CN110603646B - 隧穿场效应晶体管及其制备方法 - Google Patents

Abstract

一种隧穿场效应晶体管及其制备方法，该隧穿场效应晶体管包括：设置于衬底(11)上的半导体层(12)、设置于半导体层上阶梯状的栅介质层(13)、第一栅极(14)以及第二栅极(15)；其中，半导体层包括设置于半导体的第一掺杂类型的源区(121)、第二掺杂类型的漏区(122)，以及沟道(123)；栅介质层背对衬底的表面包括第一表面(1301)和第二表面(1302)，第一表面低于第二表面；第一栅极和第二栅极分别设置于第一表面和第二表面上，且第一表面和第二表面的高度差大于第一栅极的厚度，以使第一栅极与第二栅极不连接，实现第一栅极和第二栅极独立控制其下方的沟道的静电掺杂，且其电子的隧穿方向与栅电场方向相同，提高TFET开态时的隧穿电流。

Description

隧穿场效应晶体管及其制备方法

技术领域

本发明涉及计算机技术领域，尤其涉及一种隧穿场效应晶体管及其制备方法。

背景技术

随着集成电路的发展，金属氧化物半导体场效应晶体管(metal oxidesemiconductor filed effect transistor，MOSFET)的尺寸不断的按照“摩尔定律”进行缩小，造成集成电路片的功耗增加。为降低集成电路的功耗，可以降低MOSFET的驱动电压。降低MOSFET的驱动电压需要通过降低阈值电压来实现，但由于MOSFET亚阈值区开关特性受控于载流子扩散机制，其亚阈值摆幅的理论值最小为60mV/dec，如果线性规律降低阈值电压60mV,关钛电流会以指数规律增加一个数量级，造成集成电路的功耗能加。因此，需要提供一种具有低功耗、低亚阈值摆幅的器件代替传统的MOSFET。

隧穿场效应晶体管(tunnel field effect transistor，TFET)的开态和关态间的转换是通过源区载流子与沟道载流子的带间隧穿来实现。TFET的亚阈值摆幅理论上可以小于MOSFET亚阈值摆幅60mV/dec的理论极限，可在较低的驱动电压下实现开态和关态的转变。然而，现有技术中，TFET通常为点隧穿机制，即工作时载流子的隧穿方向与栅电场不在同一方向上，使得TFET开态电流低。

发明内容

本发明实施例提供了一种隧穿场效应晶体管及其制备方法，通过双栅独立控制控制其下方的沟道，实现隧穿方向与栅电场方向相同，提高隧穿电流。

第一方面，本发明实施例提供了一种隧穿场效应晶体管，包括：

设置于衬底上的半导体层；所述半导体层包括设置于所述半导体的第一掺杂类型的源区、第二掺杂类型的漏区，以及沟道；

阶梯状的栅介质层，设置于所述半导体层上，所述栅介质层背对所述衬底的表面包括第一表面和第二表面，所述第一表面低于第二表面；

第一栅极以及第二栅极，所述第一栅极和所述第二栅极分别设置于所述第一表面和所述第二表面上；

其中，所述第一表面和所述第二表面的高度差大于所述第一栅极的厚度，以使所述第一栅极与所述第二栅极不连接。

本发明一实施例中，所述第一栅极在所述半导体层上的投影与所述第二栅极在所述半导体层上的投影间的距离小于距离阈值。

本发明一实施例中，所述栅介质层包括第一栅介质层和第二栅介质层，所述第一栅介质层设置于所述半导体层上，所述第二栅介质层设置于所述第一栅介质层上；所述第一栅极和所述第二栅极分别设置于所述第一栅介质层和所述第二栅介质层上；所述第二栅介质层的厚度大于所述第一栅极的厚度。

本发明一实施例中，所述第一栅极的材质为单层石墨烯、双层石墨烯或多层石墨烯的一种；所述第二栅极的材质为金属、石墨烯、氧化铟锡(ITO)的一种或多种的组合。

本发明一实施例中，所述第一栅极的厚度不大于2nm。

本发明一实施例中，所述隧穿场效应晶体管还包括：设置于所述源区上的源极以及设置于所述漏区上的漏极。

本发明一实施例中，所述半导体层的材质为碳纳米管；所述第一掺杂类型为钪掺杂；所述第二掺杂类型为钯掺杂。

本发明一实施例中，所述半导体层的材质包括本征半导体、砷化铟(InAs)、砷化铟镓(InGaAs)或浅掺杂半导体中的至少一种；所述第一掺杂类型为P型重掺杂；所述第二掺杂类型为N型重掺杂。

第一方面所述的实施例中，隧穿场效应晶体管包括设置于衬底上的半导体层、设置于半导体层上阶梯状的栅介质层、第一栅极以及第二栅极；其中，半导体层包括设置于半导体的第一掺杂类型的源区、第二掺杂类型的漏区，以及沟道；栅介质层背对衬底的表面包括第一表面和第二表面，第一表面低于第二表面；第一栅极和第二栅极分别设置于第一表面和第二表面上，且第一表面和第二表面的高度差大于第一栅极的厚度，以使第一栅极与第二栅极不连接，实现第一栅极和第二栅极独立控制其下方的沟道的静电掺杂，且其电子的隧穿方向与栅电场方向相同，提高TFET开态时的隧穿电流。

而且，第一栅极与第二栅极的在沿水平方向上的距离为零或接近于零，使得感应N型区域与感应P型区域之间的隧穿距离几乎为0，进一步提高TFET开态时的隧穿电流。

第二方面，本发明实施例还提供了一种隧穿场效应晶体管的制备方法，包括：

在衬底上形成半导体层；

在所述半导体层上形成阶梯状的栅介质层，以及在所述栅介质层上形成第一栅极、第二栅极；所述第一栅极和所述第二栅极分别位于所述栅介质层背对所述衬底的第一表面和第二表面，所述第一表面低于第二表面；第一表面和所述第二表面的高度差大于所述第一栅极的厚度，以使所述第一栅极与所述第二栅极不连接；

部分去除所述栅介质层，形成第一通孔和第二通孔，以分别显露所述半导体层的源区和漏区；或，部分去除所述栅介质层，形成第一通孔和第二通孔以部分显露所述半导体层，并对所述第一通孔和所述第二通孔对应的所述半导体层分别掺杂形成源区和漏区。

本发明一实施例中，所述栅介质层包括第一栅介质层和第二栅介质层；所述在所述半导体层上形成阶梯状的栅介质层，以及在所述栅介质层上形成第一栅极、第二栅极包括：

在所述半导体层上形成第一栅介质层；

所述第一栅介质层上形成第一栅极、第二栅介质层以及在所述第二栅介质层上形成第二栅极；所述第二栅介质层的厚度大于所述第一栅极的厚度，以使所述第一栅极与所述第二栅极不连接。

本发明一实施例中，所述在所述第一栅介质层上形成第一栅极、第二栅介质层以及在所述第二栅介质层上形成第二栅极包括：

在所述第一栅介质层上形成第一导电层；

在所述第一导电层上形成第一光刻胶层；所述第一光刻胶层为负性光刻胶；

部分曝光以图案化所述第一光刻胶层；以图案化后的第一光刻胶为掩膜，去除未被所述图案化后的第一光刻胶覆盖的所述第一导电层，形成第一栅极；

在所述图案化后的第一光刻胶以及所述第一栅介质层上形成第二光刻胶层；

部分曝光以图案化所述第二光刻胶层，形成第三通孔以显露部分所述第一栅介质层以及部分所述第一光刻胶层；

以所述图案化后的第一光刻胶以及图案化后的第二光刻胶为掩膜，在所述第三通孔对应的所述第一栅介质层上依次形成第二栅介质层以及第二栅极。

本发明一实施例中，所述在所述第一栅介质层上形成第一栅极、第二栅介质层以及在所述第二栅介质层上形成第二栅极包括：

在所述第一栅介质层上依次形成第一绝缘层以及第二导电层；

在所述第二导电层上形成第一光刻胶层；所述第一光刻胶层为负性光刻胶；

部分曝光以图案化所述第一光刻胶层；以图案化后的第一光刻胶为掩膜，去除未被所述图案化后的第一光刻胶覆盖的所述第二导电层，形成第二栅极，以及去除未被所述图案化后的第一光刻胶覆盖的所述第一绝缘层，形成第二栅介质；

在所述图案化后的第一光刻胶以及所述第二栅介质层上形成第二光刻胶层；

部分曝光以图案化所述第二光刻胶层，形成第四通孔以显露部分所述第一栅介质层以及部分所述第一光刻胶层；

以所述图案化后的第一光刻胶以及图案化后的第二光刻胶为掩膜，在所述第四通孔对应的所述第一栅介质层上形成第一栅极。

本发明一实施例中，所述在所述半导体层上形成阶梯状的栅介质层，以及在所述栅介质层上形成第一栅极、第二栅极包括：

在所述半导体层上形成第二绝缘层；

在所述第二绝缘层上形成第二导电层；

在所述第二导电层上形成第一光刻胶层；所述第一光刻胶层为负性光刻胶；

部分曝光以图案化所述第一光刻胶层；以图案化后的第一光刻胶为掩膜，去除未被所述图案化后的第一光刻胶层覆盖的所述第二导电层，形成第二栅极，以及去除未被所述图案化后的第一光刻胶覆盖的所述第二绝缘层，形成阶梯状的栅介质层；

在所述图案化后的第一光刻胶以及所述栅介质层上形成第二光刻胶层；

部分曝光以图案化所述第二光刻胶层，形成第五通孔以显露部分所述栅介质层以及部分所述第一光刻胶层；

以所述图案化后的第一光刻胶以及图案化后的第二光刻胶为掩膜，在所述第五通孔对应的所述栅介质层上形成第一栅极；其中，所述第二绝缘层的蚀刻深度大于所述第一栅极的厚度。

本发明一实施例中，所述半导体层的两端包括第一掺杂区域以及第二掺杂区域，以形成源区、漏区以及沟道区；所述部分去除所述第一栅介质层，形成第一通孔和第二通孔，以分别显露所述半导体层的源区和漏区包括：

在所述第一栅极、所述第二栅极以及所述栅介质上形成第三光刻胶层；

部分曝光以图案化所述第三光刻胶层，以图案化后的第三光刻胶为掩膜，去除未被所述图案化后的第三光刻胶覆盖的所述半导体层，形成第一通孔和第二通孔，以显露所述源区以及所述漏区。

本发明一实施例中，所述制备方法还包括：所述制备方法还包括在所述源区上形成源极，以及在所述漏区形成所述漏极。

本发明一实施例中，所述半导体层的材质为碳纳米管；所述部分去除所述第一栅介质层，形成第一通孔和第二通孔以部分显露所述半导体层，并对所述第一通孔和所述第二通孔对应的所述半导体层分别掺杂形成源区和漏区包括：

在所述第一栅极、所述第二栅极以及所述第一栅介质上形成第四光刻胶层；

部分曝光以图案化所述第四光刻胶层，以图案化后的第四光刻胶层为掩膜，去除所述栅介质层中未被所述图案化后的第四光刻胶层覆盖的部分，形成第一通孔，以显露部分半导体层；

在所述第一通孔对应的所述半导体层上沉积第一金属层，以使所述第一金属层内的原子扩散至所述半导体层形成源区以及源极；

在所述源极、所述第一栅极、所述第二栅极以及所述栅介质层上形成第五光刻胶层；

部分曝光以图案化所述第五光刻胶层，以图案化后的第五光刻胶层为掩膜，去除所述栅介质层中未被所述图案化后的第五光刻胶覆盖的部分，形成第二通孔，以显露部分所述半导体层；

在所述第二通孔对应的所述半导体层上沉积第二金属层，以使所述第二金属层内的原子扩散至所述半导体层形成漏区以及漏极。

本发明一实施例中，所述第一栅极的材质为单层石墨烯、双层石墨烯或多层石墨烯的一种；所述第二栅极的材质为金属、石墨烯、氧化铟锡(ITO)的一种或多种的组合。

本发明一实施例中，所述第一栅极的厚度不大于2nm。

第二方面所述的实施例中，通过在衬底上形成半导体层；在半导体层上形成阶梯状的栅介质层，以及在栅介质层上形成第一栅极、第二栅极；第一栅极和第二栅极分别位于栅介质层背对衬底的第一表面和第二表面，第一表面低于第二表面；第一表面和第二表面的高度差大于第一栅极的厚度，以使第一栅极与第二栅极不连接；以及部分去除栅介质层，形成第一通孔和第二通孔，以分别显露半导体层的源区和漏区；或，部分去除栅介质层，形成第一通孔和第二通孔以部分显露半导体层，并对第一通孔和第二通孔对应的半导体层分别掺杂形成源区和漏区，实现TFET的制备。制备的TFET中第一栅极与第二栅极不连接，，可实现第一栅极和第二栅极独立控制其下方的沟道的静电掺杂，且其电子的隧穿方向与栅电场方向相同，提高TFET开态时的隧穿电流。

而且，第一栅极与第二栅极的在沿水平方向上的距离为零或接近于零，使得感应N型区域与感应P型区域之间的隧穿距离几乎为0，进一步提高TFET开态时的隧穿电流。

第三方面，本发明实施例还提供了一种阵列基板，该阵列基板包括至少一个如第一方面所示的隧穿场效应晶体管。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。

图1是本发明实施例提供的一种隧穿场效应晶体管的第一结构示意图；

图2A是本发明实施例提供的一种隧穿场效应晶体管的第二结构示意图；

图2B是本发明实施例提供的一种隧穿场效应晶体管的俯视图；

图3是本发明实施例提供的一种隧穿场效应晶体管的第三结构示意图；

图4是本发明实施例提供的一种隧穿场效应晶体管的制备方法的流程示意图；

图5是本发明实施例提供的形成半导体层的剖面示意图；

图6是本发明实施例提供的形成栅介质层、第一栅极和第二栅极的第一实施方式的流程示意图；

图7A-7H是本发明实施例提供的形成栅介质层、第一栅极和第二栅极的第一实施方式中各个流程的剖面示意图；

图8是本发明实施例提供的形成栅介质层、第一栅极和第二栅极的第二实施方式的流程示意图；

图9是本发明实施例提供的形成栅介质层、第一栅极和第二栅极的第三实施方式的流程示意图；

图10A-10H是本发明实施例提供的形成栅介质层、第一栅极和第二栅极的第三实施方式中各个流程的剖面示意图；

图11是本发明实施例提供的在TFET的制备流程中形成的一种TFET的剖面示意图；

图12A-12E是本发明实施例提供的形成第一通孔和第二通孔的流程剖面图；

图13是本发明实施例提供的形成第一通孔和第二通孔的流程示意图；

图14A-14J是本发明另一实施例提供的形成第一通孔和第二通孔的流程剖面图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

请参阅图1，图1是本发明实施例提供的一种隧穿场效应晶体管的第一结构示意图，该隧穿场效应晶体管(TFET)包括：设置于衬底11上的半导体层12、阶梯状的栅介质层13、第一栅极14以及第二栅极15。其中，半导体层12包括设置于半导体层12两端的第一掺杂类型的源区121、第二掺杂类型的漏区122，以及沟道123；阶梯状的栅介质层13设置于半导体层12上，栅介质层13背对衬底11的表面包括第一表面1301和第二表面1302，且第一表面1301低于第二表面1302。第一栅极14和第二栅极分别设置于第一表面1301和第二表面1302上；第一表面1301和第二表面1302的高度差大于第一栅极14的厚度，以使第一栅极14与第二栅极15不连接，使得在隧穿场效应晶体管工作时，第一栅极14和第二栅极15可以独立控制其下方的沟道123的静电掺杂。

本发明一实施例中，栅介质层可以为多层膜结构，请参阅图2A，图2A是本发明实施例提供的一种隧穿场效应晶体管的第二结构示意图。如图2A所示，栅介质层可以包括第一栅介质层131和第二栅介质层132，第一栅介质层131设置于半导体层12上，第二栅介质层132设置于第一栅介质层131上；第一栅极14和第二栅极15分别设置于第一栅介质层131和第二栅介质层132上；第二栅介质层132的厚度大于第一栅极14的厚度，以使第一栅极14与第二栅极15不连接，使得在隧穿场效应晶体管工作时，第一栅极14和第二栅极15可以独立控制其下方的沟道123的静电掺杂。

如图1或图2A所示的TFET，若源区121为N型掺杂时，则漏区122为P型掺杂，在TFET开态时，源区121接地(即该晶体管的零电位参考点)，漏区122施加负电压，第一栅极14施加正电压，第二栅极15施加负电压，由于静电感应，第一栅极14对应的沟道123的上表面感应出N型载流子(感应电子)形成感应N型区域，第二栅极15对应的沟道123的上表面感应出P型载流子(感应空穴)形成感应P型区域，沟道123中形成感应P-N结，源区121的电子可以注入到沟道123中形成的感应N型区域，注入到感应N型区域的电子隧穿进入感应N型区域的价带，进而进入漏区122，产生带间隧穿电流。在TFET关态时，第一栅极14或第二栅极15不施加电压，则沟道123中不能形成感应P-N结，不产生隧穿电流。

需要说明的是，感应N型区域为沟道123中由于静电感应产生的N型掺杂区域；感应P型区域为沟道123中由于静电感应产生的P型掺杂区域；感应P-N结为感应N型区域和感应P型区域形成的P-N结。

可以理解，源区121和与漏区122的位置可以互换，源区121和与漏区122的掺杂类型也可以互换。对应图1所示的TFET，在源区121和与漏区122的掺杂类型可以互换后，源区121和与漏区122施加的电压极性也互换，控制TFET开态时，第一栅极14和第二栅极15施加的电压极性也互换，也就是说，源区121为P型掺杂时，则漏区122为N型掺杂，在TFET开态时，源区121接地，漏区122施加正电压，第一栅极14施加负电压，第二栅极15施加正电压。

可以理解，电子隧穿几率和其隧穿距离成指数衰减关系，隧穿距离越小，电子隧穿几率越大，隧穿电流越大。对于图1或图2A所示的TFET，隧穿距离为感应N型区域与感应P型区域之间的距离。

本发明一实施例中，所述第一栅极在所述半导体层上的投影与所述第二栅极在所述半导体层上的投影间的距离小于距离阈值。该阈值可以是1nm、5nm等。

本发明一实施例中，第一栅极的一端对准第一表面临近第二表面的一端；第二栅极的一端对准第一表面临近第二表面的一端，请参阅图2B所示的对应于图2A的隧穿场效应晶体管的俯视图，在x方向上，第一栅极14与第二栅极15的距离为0或几乎为0，进而使得感应N型区域与感应P型区域之间的隧穿距离几乎为0，提高TFET开态时的隧穿电流。

需要说明的是，第一栅极14或第二栅极15的材质可以是金属、石墨烯、氧化铟锡(ITO)等导电材料的一种或多种的组合。

本发明一实施例中，第一栅极14的材质为单层石墨烯、双层石墨烯或多层石墨烯等的一种，以降低第一栅极14的厚度。

本发明一实施例中，第一栅极14的厚度小于第二栅极的厚度，第一栅极14的厚度可以不大于2nm。

可以理解，第一栅介质层13或第二栅介质层14的材质可以是HfO2、ZrO2、Al2O3、SiO2、Si3N4等绝缘材料中的任意一种或者多种的组合。

请参阅图3，图3是本发明实施例提供的一种隧穿场效应晶体管的第三结构示意图本发明一实施例中，该TFET还可以包括：设置于源区121上的源极16以及设置于漏区122上的漏极17。其中，源极16或漏极的17的材质可以是

本发明一实施例中，半导体层12的材质为碳纳米管；第一掺杂类型为N型掺杂，比如在碳纳米管中掺杂金属钪；第二掺杂类型可以P型掺杂，比如在碳纳米管中掺杂金属钯。可以理解，对于TFET，源区121与漏区122掺杂金属的功函数不同。例如，如图2A所示的TFET，源区121掺杂低功函数的金属钪，漏区122掺杂高功函数的金属钯，如此在TFET工作时，源区121的电子可以注入到沟道123中形成的感应N型区域，注入到感应N型区域的电子隧穿进入感应N型区域的价带，进而进入漏区122，形成隧穿电流。

本发明一实施例中，半导体层12的材质包括本征半导体、砷化铟(InAs)、砷化铟镓(InGaAs)或浅掺杂半导体中的至少一种；第一掺杂类型为P型重掺杂；第二掺杂类型为N型重掺杂。

可以理解，本征半导体可以是本征硅半导体，本征锗半导体；浅掺杂半导体可以是微量掺杂硼(B)、氮(N)、磷(P)等元素的本征半导体。其中，第一掺杂类型不同于第二掺杂类型，第一掺杂类型或第二掺杂类型可以是P型重掺杂或N型重掺杂。

上述发明实施例，隧穿场效应晶体管包括设置于衬底上的半导体层、设置于半导体层上阶梯状的栅介质层、第一栅极以及第二栅极；其中，半导体层包括设置于半导体的第一掺杂类型的源区、第二掺杂类型的漏区，以及沟道；栅介质层背对衬底的表面包括第一表面和第二表面，第一表面低于第二表面；第一栅极和第二栅极分别设置于第一表面和第二表面上，且第一表面和第二表面的高度差大于第一栅极的厚度，以使第一栅极与第二栅极不连接，实现第一栅极和第二栅极独立控制其下方的沟道的静电掺杂，且其电子的隧穿方向与栅电场方向相同，提高TFET开态时的隧穿电流。

而且，第一栅极与第二栅极的在沿水平方向上的距离为零或接近于零，使得感应N型区域与感应P型区域之间的隧穿距离几乎为0，进一步提高TFET开态时的隧穿电流。

下面介绍制备上述本发明实施例提供的TFET的制备方法，请参阅图4，图4是本发明实施例提供的一种隧穿场效应晶体管的制备方法的流程示意图。该制备方法可以包括以下步骤：

S1：在衬底11上形成半导体层12。请参阅图5，图5是本发明实施例提供的形成半导体层的剖面示意图。图5以半导体层12为碳纳米管为例来说明。

其中，衬底11可以是覆盖二氧化硅的硅片、石英等绝缘体材料衬底，也可以聚酰亚胺塑料、聚醚醚酮或透明导电涤纶等高分子材料构成的柔性基板。

在半导体层12为碳纳米管时，可以通过化学气相沉积法在衬底11的表面生长碳纳米管层；或者，通过旋涂法将碳纳米管分散到衬底11上。

需要说明的是，在半导体层12为本征硅半导体、本征锗半导体、砷化铟(InAs)、砷化铟镓(InGaAs)或或浅掺杂半导体时，形成的半导体层12还包括源区、漏区以及沟道，请参阅图1、图2A或图3所示的TFET的结构示意图，半导体层12包括设置于半导体层12两端的第一掺杂类型的源区121、第二掺杂类型的漏区122，以及沟道123。半导体层12可以通过现有技术中现有的制备方法在衬底11上形成半导体层12，本发明不在赘述。

S2：在半导体层上形成阶梯状的栅介质层，以及在栅介质层上形成第一栅极、第二栅极。其中，第一栅极和第二栅极分别位于栅介质层背对衬底的第一表面和第二表面，第一表面低于第二表面；第一表面和第二表面的高度差大于第一栅极的厚度，以使第一栅极与第二栅极不连接。

其中，阶梯状的栅介质层可以为多层结构，也可以是一体结构。步骤S2可以包括多种实施方式，下面分别介绍其中的几种实施方式，可以理解，本申请不限于以下的几种实施方式。

第一实施方式：

栅介质层为多层结构，比如第一栅介质层包括第一栅介质层和第二栅介质层；请参阅图6，图6是本发明实施例提供的形成栅介质层、第一栅极和第二栅极的第一实施方式的流程示意图。请一并参阅图7A-7H所示的本发明实施例提供的形成栅介质层、第一栅极和第二栅极的第一实施方式中各个流程的剖面示意图。

步骤S211：在半导体层上形成第一栅介质层。请参阅图7A。

其中，第一栅介质层121可以的材质可以是HfO2、ZrO2、Al2O3、SiO2、Si3N4等绝缘材料中的任意一种或者多种的组合。

具体地，通过原子层沉积法、物理气相沉积或化学气相沉积等方法在半导体层12上沉积绝缘材料，比如ZrO2，形成第一栅介质层13。

步骤S212：在第一栅介质层131上形成第一导电层701。请参阅7B。

其中，第一导电层701可以是金属、石墨烯、氧化铟锡(ITO)等导电材料。具体地，可以通过物理气相沉积法在第一导电层701上沉积形成金属层或ITO层，或者，通过旋涂法等将石墨烯转移到第一导电层701上。本发明实施例以第一导电层701为石墨烯为例来说明。可以通过旋涂法在第一栅介质层131上制备石墨烯构成第一导电层701。

步骤S213：在第一导电层701上形成第一光刻胶层702。第一光刻胶层702为负性光刻胶。

可以通过旋涂法，在第一导电层701上形成第一光刻胶层702。

步骤S214：部分曝光以图案化第一光刻胶层702。请参阅图7C。

具体地，通过光罩部分曝光第一光刻胶层702，通过显影液去除未被曝光的光刻胶，而被曝光的光刻胶，即图案化后的第一光刻胶层702保留在第一导电层701上。

步骤S215：以图案化后的第一光刻胶702为掩膜，去除未被第一导电层701中未被图案化后的第一光刻胶702覆盖的部分，形成第一栅极。请参阅图7D。

具体地，以图案化后的第一光刻胶702为掩膜，通过蚀刻工艺，比如氧等离子可是去除未被光刻胶覆盖的石墨烯，保留在第一栅介质层131上的石墨烯即为第一栅极14。

可以理解，第一光刻胶702作为掩膜，可以在蚀刻过程中保护其下方覆盖的石墨烯。

步骤S216：在图案化后的第一光刻胶702以及第一栅介质层131上形成第二光刻胶层703。

具体地，保留图案化后的第一光刻胶72，在图案化后的第一光刻胶702以及第一栅介质层131上涂布第二光刻胶层703。

步骤S217：部分曝光以图案化第二光刻胶层703，形成第三通孔704以显露部分第一栅介质层131以及部分第一光刻胶层702。请参阅图7E。

其中，第二光刻胶层703可以是负光刻胶，也可以是正光刻胶。本发明实施例以负光刻胶为例，具体地，通过光罩部分曝光第二光刻胶层703，通过显影液去除未被曝光的光刻胶，而被曝光的光刻胶，即图案化后的第二光刻胶层703保留在第一栅介质层131上，形成第三通孔704以显露部分第一栅介质层131以及部分第一光刻胶层，以保证后续形成的第二栅介质层可以贴合第一栅极14，使得第一栅极14与第二栅极15自对准，即第一栅极14与第二栅极15在平行于TFET剖面的方向上距离为0或接近于0，以减小隧穿距离，提高TFET隧穿电流。

步骤S218：以图案化后的第一光刻胶702以及图案化后的第二光刻胶层703为掩膜，在第三通孔704对应的第一栅介质层131上依次形成第二栅介质层132以及第二栅极15。请参阅图7F以及图7G。

其中，第二栅介质层132的材质可以与第一栅介质层131的材质一致，也可以不一致。第二栅介质层132的材质可以是HfO2、ZrO2、Al2O3、SiO2、Si3N4等绝缘材料中的任意一种或者多种的组合。第二栅极15的材质可以是金属、金属合金、石墨烯、氧化铟锡(ITO)等导电材料。

具体地，可以通过物理气相沉积法，比如电子束蒸镀法或热蒸发镀膜法在第一栅介质层131上依次沉积Al2O3层、金属Pd层。

通过该方法形成的第二栅介质层132与第二栅极15自对准，第一栅极14的一端紧贴第二栅介质层132，进而使得第一栅极14与第二栅极15在半导体层12上的投影间的距离小于距离阈值，甚至为0或接近于0。

步骤S219：剥离第一光刻胶层702以及第二光刻胶层703。

具体地，在光刻胶对应去胶剂中将第一光刻胶层702以及第二光刻胶层703溶解掉，使得第一光刻胶层702以及第二光刻胶层703剥离TFET，用丙酮、异丙醇、去离子水分别进行冲洗，并甩干，获得剥离第一光刻胶层702以及第二光刻胶层703后的TFET，如图7H。

第二实施方式：

栅介质层为多层结构，比如第一栅介质层包括第一栅介质层和第二栅介质层。与第一实施方式不同的是，第二实施方式，先制备第二栅介质层以及第二栅极，后制备第一栅极。各个步骤与第一实施方式的原理上类似，可参见第一实施方式中相关描述。请参阅图8，图8是本发明实施例提供的形成栅介质层、第一栅极和第二栅极的第二实施方式的流程示意图。

步骤S221：在半导体层上形成第一栅介质层。

步骤S222：在第一栅介质层上依次形成第一绝缘层以及第二导电层。

具体地，该第一绝缘层的材质可以与第一栅介质层的材质一致，也可以不一致。第一绝缘层的材质可以是HfO2、ZrO2、Al2O3、SiO2、Si3N4等绝缘材料中的任意一种或者多种的组合。

第二导电层的材质可以是金属、金属合金、石墨烯、氧化铟锡(ITO)等导电材料。

具体地，通过原子层沉积法、物理气相沉积或化学气相沉积等方法在第一栅介质层上沉积绝缘材料，比如氧化铝，形成绝缘层。进一步地，沉积金属Pd层，形成第二导电层。

步骤S223：在第二导电层上形成第一光刻胶层。第一光刻胶层为负性光刻胶。

步骤S224：部分曝光以图案化第一光刻胶层。

步骤S225：以图案化后的第一光刻胶为掩膜，去除未被图案化后的第一光刻胶覆盖的第二导电层，形成第二栅极，以及去除未被图案化后的第一光刻胶覆盖的第一绝缘层，形成第二栅介质层。

具体地，以图案化后的第一光刻胶为掩膜，可以通过蚀刻工艺，比如氧等离子刻蚀去除未被光刻胶覆盖的Pd层，保留在绝缘层上的Pd层即为第二栅极；继续蚀刻去除未被光刻胶覆盖的绝缘层，保留在第一栅介质层上的第一绝缘层即为第二栅介质层。

步骤S226：在图案化后的第一光刻胶以及第二栅介质层上形成第二光刻胶层。

步骤S227：部分曝光以图案化第二光刻胶层，形成第四通孔以显露部分第一栅介质层以及部分第一光刻胶层。

步骤S228：以图案化后的第一光刻胶层以及图案化后的第二光刻胶层为掩膜，在第四通孔对应的第一栅介质层上形成第一栅极。

步骤S229：剥离第一光刻胶层以及第二光刻胶层。

第三实施方式：

本发明实施例中，栅介质层为单层结构。可以通过图案化工艺形成阶梯状的栅介质层。请参阅图9，图9是本发明实施例提供的形成栅介质层、第一栅极和第二栅极的第三实施方式的流程示意图。请一并参阅图10A-10H，图10A-10H是本发明实施例提供的形成栅介质层、第一栅极和第二栅极的第三实施方式中各个流程的剖面示意图。

步骤S231：在半导体层上形成第二绝缘层1001。请参阅图10A。

其中，第二绝缘层1001的材质可以是HfO2、ZrO2、Al2O3、SiO2、Si3N4等绝缘材料中的任意一种或者多种的组合。具体地，可以通过物理气相沉积法，比如电子束蒸镀法或热蒸发镀膜法在半导体层12上沉积Al2O3层。

步骤S232：在第二绝缘层上形成第二导电层。请参阅图10B。

其中，第二导电层1002的材质可以是金属、金属合金、石墨烯、氧化铟锡(ITO)等导电材料。具体地，可以通过原子层沉积法、物理气相沉积或化学气相沉积等方法在第二绝缘层1001上沉积金属Pd层，形成第二导电层1002。

步骤S233：在第二导电层上形成第一光刻胶层。其中，第一光刻胶层为负性光刻胶。

步骤S234：部分曝光以图案化第一光刻胶层。请参阅图10C。

具体地，通过光罩部分曝光第一光刻胶层1003，通过显影液去除未被曝光的光刻胶，而被曝光的光刻胶，即图案化后的第一光刻胶层1003保留在第二导电层1002上。

步骤S235：以图案化后的第一光刻胶为掩膜，去除未被图案化后的第一光刻胶层覆盖的部分第二导电层，形成第二栅极，以及去除第二绝缘层中未被图案化后的第一光刻胶覆盖的部分，形成阶梯状的栅介质层。请参阅图10D以及图10E。

具体地，以图案化后的第一光刻胶为掩膜，可以通过蚀刻工艺，比如氧等离子刻蚀去除未被第一光刻胶覆盖的第二导电层1002，保留在第二绝缘层1001上的第二导电层1002即为第二栅极15，如图10D所示；继续蚀刻去除未被第一光刻胶1003覆盖的预设深度的第二绝缘层1001，保留在半导体层12上的第二绝缘层1001即为阶梯状的栅介质层13。其中，预设深度小于第二绝缘层1001的厚度，如图10E所示。

步骤S236：在图案化后的第一光刻胶层1003及栅介质层13上形成第二光刻胶层1004。

步骤S237：部分曝光以图案化第二光刻胶层1004，形成第五通孔1005以显露部分栅介质层以及部分第二光刻胶层，以保证后续形成的第一栅极14可以与第二栅极15在平行于衬底表面的方向上的距离为0。如图10F所示。

具体地，通过光罩部分曝光第二光刻胶层1004，通过显影液去除未被曝光的光刻胶，形成第五通孔1005，而被曝光的光刻胶，即图案化后的第二光刻胶层1004保留在栅介质层13上。

步骤S238：以图案化后的第一光刻胶层1003以及图案化后的第二光刻胶层1004为掩膜，在第五通孔1005对应的栅介质层13上形成第一栅极14。如图10G所示，其中，第二绝缘层的蚀刻深度(即预设深度)大于第一栅极14的厚度。

其中，第一栅极14的材质可以金属、金属合金、石墨烯、氧化铟锡(ITO)等导电材料。具体地，可以通过原子层沉积法、物理气相沉积或化学气相沉积等方法在栅介质层13上沉积金属Pd层，形成第一栅极14。

本发明一实施例中，第一栅极14的材质可以单层石墨烯、双层石墨烯或多层石墨烯等。可以通过旋涂法在栅介质层13上制备石墨烯构成的第一栅极14。

步骤S239：剥离第一光刻胶以及第二光刻胶。如图10H所示。

S3：部分去除栅介质层，形成第一通孔和第二通孔，以分别显露半导体层的源区和漏区。

在半导体层为本征硅半导体，本征锗半导体、砷化铟、砷化铟镓或浅掺杂半导体时，形成的半导体层包括源区、漏区以及沟道。请参阅图11，图11为半导体层为本征半导体、砷化铟、砷化铟镓或浅掺杂半导体等时，经过步骤S2后形成的一种TFET的剖面示意图。可以理解，步骤S2后形成的一种TFET还可以包括其他结构。如图11所示，半导体层12包括源区121、漏区122以及沟道123。步骤S3可以在图11所示的TFET基础上制备。

具体地，请参阅图12A-12E所示的本发明实施例提供的形成第一通孔和第二通孔的流程剖面图。步骤S3可以包括以下步骤：

在第一栅极14、第二栅极15以及栅介质13上形成第三光刻胶层1201。请参阅图12A。

部分曝光以图案化第三光刻胶层1201。请参阅图12B。

以图案化后的第三光刻胶1201为掩膜，去除未被图案化后的第三光刻胶1201覆盖的半导体层12，形成第一通孔1202和第二通孔1203，以显露源区121以及漏区122。请参阅图12C。

剥离第三光刻胶层1201。请参阅图12D。

本发明一实施例中，步骤S3之后，制备方法还包括在源区121上形成源极16，以及在漏区122形成漏极17。请参阅图12E。

本发明实施例中，源极和漏极的的材质可以不同，形成源极和漏极的方法可以参见步骤S4中形成源极和漏极的方法，本发明不在赘述。

S4：部分去除栅介质层，形成第一通孔和第二通孔以部分显露半导体层，并对第一通孔和第二通孔对应的半导体层分别掺杂形成源区和漏区。

在半导体层的材质为碳纳米管时，请参阅图13，图13是本发明另一实施例提供的形成第一通孔和第二通孔的流程示意图。请一并参阅图14A-14J是本发明另一实施例提供的形成第一通孔和第二通孔的流程剖面图

需要说明的是，图14A-14J是以图7H所示的TFET为基础的制备流程剖面图。可以理解，本发明也可以以步骤S2的第一实施方式、第二实施方式或第三实施方式，以及其他未给出的实施方式获得的TFET为基础，通过14A-14J所示的制备流程或其他制备流程来实现TFET的制备。

步骤S4可以包括：

步骤S41：在第一栅极14、第二栅极15以及栅介质层13上形成第四光刻胶层1401。参见图14A。

具体地，步骤S2之后，在第一栅极14、第二栅极15以及第一栅介质1311上涂布第四光刻胶层1401。

步骤S42：部分曝光以图案化第四光刻胶层1401,形成第六通孔1402。参见图14B。

具体地，第四光刻胶层可以是正光刻胶或负光刻胶。以第四光刻胶层为正光刻胶为例，通过光罩部分曝光第四光刻胶层1401，通过显影液去除被曝光的光刻胶，形成第六通孔1402，而未被曝光的光刻胶，即图案化后的第四光刻胶层1401保留在第一栅介质1311上。

步骤S43：以图案化后的第四光刻胶层1401为掩膜，去除栅介质层13中未被图案化后的第四光刻层1401胶覆盖的部分，形成第一通孔1403，以显露部分半导体层12。参见图14C。

具体地，图案化后的第四光刻胶层1401为掩膜，通过湿法腐蚀去除栅介质层13中未被图案化后的第四光刻层1401胶覆盖的部分，形成第一通孔1403，由于湿法腐蚀的各向同性的特征，使得实际被腐蚀掉的栅介质层13的宽度(即第一通孔1403的宽度)大于第六通孔1402的宽度。

步骤S44：在第一通孔1403对应的半导体层上沉积第一金属层1404，以使第一金属层1404内的原子扩散至半导体层形成源区121以及源极16。参见图14D。

具体地，可以通过电子束蒸镀或热蒸镀法在第一通孔1403对应的半导体层上沉积第一金属层1404，比如金属钪层。金属钪原子扩散至半导体型碳纳米管中，形成源区121，位于半导体层12上的金属钪层形成源极16。进而，可以剥离第四光刻胶层1401。参见图14E。

步骤S45：在源极16、第一栅极14、第二栅极15以及栅介质13上形成第五光刻胶层1405。参见图14F。

步骤S46：部分曝光以图案化第五光刻胶层1405，形成第七通孔1406。参见图14G。

具体可参见步骤S42中相关描述，本发明不再赘述。

步骤S47：以图案化后的第五光刻胶1405为掩膜，去除栅介质层中未被图案化后的第五光刻胶层1405覆盖的部分，形成第二通孔1407，以显露部分半导体层12。参见图14H。

具体可参见步骤S43中相关描述，本发明不再赘述。

步骤S48：在第二通孔1407对应的半导体层12上沉积第二金属层1408，以使第二金属层1408内的原子扩散至半导体层12形成漏区122以及漏极17。参见图14I。

具体可参见步骤S44中相关描述，本发明不再赘述。需要说明的是，第二金属层1408包含的金属的功函数不同于第一金属层1404包含的金属的功函数，以实现半导体层12非对称掺杂。

步骤S49：剥离第五光刻胶层1405。参见图14J。

应该理解，在本发明各个实施例中，所述图案化即是指构图工艺，可包括光刻工艺，或包括光刻工艺以及刻蚀步骤，或还可以包括打印、喷墨等其他用于形成预定图形的工艺。光刻工艺是指包括成膜、曝光、显影、剥离等工艺过程并利用光刻胶、掩模板、曝光机等形成图形的工艺。可根据本发明中所形成的结构选择相应的构图工艺。

应该理解，在本发明各个实施例中，蚀刻工艺包括干刻工艺和湿刻工艺。其中，干刻工艺是通过被刻蚀材料与等离子体中的粒子之间的化学反应、物理反应，使被刻蚀材料腐蚀去除的过程。干刻的方式包括等离子体刻蚀、反应离子刻蚀或电感耦合等离子体刻蚀等。湿刻工艺是通过化学刻蚀液和被刻蚀物质之间的化学反应将被刻蚀物质剥离下来的刻蚀方法。可根据本发明中所形成的结构选择相应的蚀刻工艺。

需要说明的是，本发明各个实施例描述的流程图仅仅为一个实施例。在不偏离本发明的精神的情况下，各个流程图中的步骤可以有多种方式修改或变化，比如不同次序地执行流程图中的步骤，或删除、增加或修改某些步骤。

上述TFET的制备方法，通过在衬底上形成半导体层；在半导体层上形成阶梯状的栅介质层，以及在栅介质层上形成第一栅极、第二栅极；第一栅极和第二栅极分别位于栅介质层背对衬底的第一表面和第二表面，第一表面低于第二表面；第一表面和第二表面的高度差大于第一栅极的厚度，以使第一栅极与第二栅极不连接；以及部分去除栅介质层，形成第一通孔和第二通孔，以分别显露半导体层的源区和漏区；或，部分去除栅介质层，形成第一通孔和第二通孔以部分显露半导体层，并对第一通孔和第二通孔对应的半导体层分别掺杂形成源区和漏区，实现TFET的制备。制备的TFET中第一栅极与第二栅极不连接，，可实现第一栅极和第二栅极独立控制其下方的沟道的静电掺杂，且其电子的隧穿方向与栅电场方向相同，提高TFET开态时的隧穿电流。

而且，第一栅极与第二栅极的在沿水平方向上的距离为零或接近于零，使得感应N型区域与感应P型区域之间的隧穿距离几乎为0，进一步提高TFET开态时的隧穿电流。

本发明实施例中所使用的技术术语仅用于说明特定实施例而并不旨在限定本发明。在本文中，单数形式“一”、“该”及“所述”用于同时包括复数形式，除非上下文中明确另行说明。进一步地，在说明书中所使用的用于“包括”和/或“包含”是指存在所述特征、整体、步骤、操作、元件和/或构件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、元件和/或构件。

在所附权利要求中对应结构、材料、动作以及所有装置或者步骤以及功能元件的等同形式(如果存在的话)旨在包括结合其他明确要求的元件用于执行该功能的任何结构、材料或动作。本发明的描述出于实施例和描述的目的被给出，但并不旨在是穷举的或者将被发明限制在所公开的形式。

Claims (18)

1.一种隧穿场效应晶体管，其特征在于，包括：

设置于衬底上的半导体层；所述半导体层包括设置于所述半导体层的第一掺杂类型的源区、第二掺杂类型的漏区，以及沟道；

阶梯状的栅介质层，设置于所述半导体层上，所述栅介质层背对所述衬底的表面包括第一表面和第二表面，所述第一表面低于第二表面；

第一栅极以及第二栅极，所述第一栅极和所述第二栅极分别设置于所述第一表面和所述第二表面上；

其中，所述第一表面和所述第二表面的高度差大于所述第一栅极的厚度，以使所述第一栅极与所述第二栅极不连接。

2.如权利要求1所述的隧穿场效应晶体管，其特征在于，所述第一栅极在所述半导体层上的投影与所述第二栅极在所述半导体层上的投影间的距离小于距离阈值。

3.如权利要求1所述的隧穿场效应晶体管，其特征在于，所述栅介质层包括第一栅介质层和第二栅介质层，所述第一栅介质层设置于所述半导体层上，所述第二栅介质层设置于所述第一栅介质层上；所述第一栅极和所述第二栅极分别设置于所述第一栅介质层和所述第二栅介质层上；所述第二栅介质层的厚度大于所述第一栅极的厚度。

4.如权利要求1所述的隧穿场效应晶体管，其特征在于，所述第一栅极的材质为单层石墨烯、双层石墨烯或多层石墨烯的一种；所述第二栅极的材质为金属、石墨烯、氧化铟锡(ITO)的一种或多种的组合。

5.如权利要求1所述的隧穿场效应晶体管，其特征在于，所述第一栅极的厚度不大于2nm。

6.如权利要求1所述的隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管还包括：设置于所述源区上的源极以及设置于所述漏区上的漏极。

7.如权利要求1-6任一权利要求所述的隧穿场效应晶体管，其特征在于，所述半导体层的材质为碳纳米管；所述第一掺杂类型为钪掺杂；所述第二掺杂类型为钯掺杂。

8.如权利要求1-6任一权利要求所述的隧穿场效应晶体管，其特征在于，所述半导体层的材质包括本征半导体、砷化铟(InAs)、砷化铟镓(InGaAs)或浅掺杂半导体中的至少一种；所述第一掺杂类型为P型重掺杂；所述第二掺杂类型为N型重掺杂。

9.一种隧穿场效应晶体管的制备方法，其特征在于，包括：

在衬底上形成半导体层；

在所述半导体层上形成阶梯状的栅介质层，以及在所述栅介质层上形成第一栅极、第二栅极；所述第一栅极和所述第二栅极分别位于所述栅介质层背对所述衬底的第一表面和第二表面，所述第一表面低于第二表面；第一表面和所述第二表面的高度差大于所述第一栅极的厚度，以使所述第一栅极与所述第二栅极不连接；

部分去除所述栅介质层，形成第一通孔和第二通孔，以分别显露所述半导体层的源区和漏区；或，部分去除所述栅介质层，形成第一通孔和第二通孔以部分显露所述半导体层，并对所述第一通孔和所述第二通孔对应的所述半导体层分别掺杂形成源区和漏区。

10.如权利要求9所述的制备方法，其特征在于，所述栅介质层包括第一栅介质层和第二栅介质层；所述在所述半导体层上形成阶梯状的栅介质层，以及在所述栅介质层上形成第一栅极、第二栅极包括：

在所述半导体层上形成第一栅介质层；

所述第一栅介质层上形成第一栅极、第二栅介质层以及在所述第二栅介质层上形成第二栅极；所述第二栅介质层的厚度大于所述第一栅极的厚度，以使所述第一栅极与所述第二栅极不连接。

11.如权利要求10所述的制备方法，其特征在于，所述在所述第一栅介质层上形成第一栅极、第二栅介质层以及在所述第二栅介质层上形成第二栅极包括：

在所述第一栅介质层上形成第一导电层；

在所述第一导电层上形成第一光刻胶层；所述第一光刻胶层为负性光刻胶；

部分曝光以图案化所述第一光刻胶层；以图案化后的第一光刻胶为掩膜，去除未被所述图案化后的第一光刻胶覆盖的所述第一导电层，形成第一栅极；

在所述图案化后的第一光刻胶以及所述第一栅介质层上形成第二光刻胶层；

部分曝光以图案化所述第二光刻胶层，形成第三通孔以显露部分所述第一栅介质层以及部分所述第一光刻胶层；

以所述图案化后的第一光刻胶以及图案化后的第二光刻胶为掩膜，在所述第三通孔对应的所述第一栅介质层上依次形成第二栅介质层以及第二栅极。

12.如权利要求10所述的制备方法，其特征在于，所述在所述第一栅介质层上形成第一栅极、第二栅介质层以及在所述第二栅介质层上形成第二栅极包括：

在所述第一栅介质层上依次形成第一绝缘层以及第二导电层；

在所述第二导电层上形成第一光刻胶层；所述第一光刻胶层为负性光刻胶；

部分曝光以图案化所述第一光刻胶层；以图案化后的第一光刻胶为掩膜，去除未被所述图案化后的第一光刻胶覆盖的所述第二导电层，形成第二栅极，以及去除未被所述图案化后的第一光刻胶覆盖的所述第一绝缘层，形成第二栅介质；

在所述图案化后的第一光刻胶以及所述第二栅介质层上形成第二光刻胶层；

部分曝光以图案化所述第二光刻胶层，形成第四通孔以显露部分所述第一栅介质层以及部分所述第一光刻胶层；

以所述图案化后的第一光刻胶以及图案化后的第二光刻胶为掩膜，在所述第四通孔对应的所述第一栅介质层上形成第一栅极。

13.如权利要求9所述的制备方法，其特征在于，所述在所述半导体层上形成阶梯状的栅介质层，以及在所述栅介质层上形成第一栅极、第二栅极包括：

在所述半导体层上形成第二绝缘层；

在所述第二绝缘层上形成第二导电层；

在所述第二导电层上形成第一光刻胶层；所述第一光刻胶层为负性光刻胶；

部分曝光以图案化所述第一光刻胶层；以图案化后的第一光刻胶为掩膜，去除未被所述图案化后的第一光刻胶层覆盖的所述第二导电层，形成第二栅极，以及去除未被所述图案化后的第一光刻胶覆盖的所述第二绝缘层，形成阶梯状的栅介质层；

在所述图案化后的第一光刻胶以及所述栅介质层上形成第二光刻胶层；

部分曝光以图案化所述第二光刻胶层，形成第五通孔以显露部分所述栅介质层以及部分所述第一光刻胶层；

以所述图案化后的第一光刻胶以及图案化后的第二光刻胶为掩膜，在所述第五通孔对应的所述栅介质层上形成第一栅极；其中，所述第二绝缘层的蚀刻深度大于所述第一栅极的厚度。

14.如权利要求9-13任一权利要求所述的制备方法，其特征在于，所述半导体层的两端包括第一掺杂区域以及第二掺杂区域，以形成源区、漏区以及沟道区；所述部分去除所述栅介质层，形成第一通孔和第二通孔，以分别显露所述半导体层的源区和漏区包括：

在所述第一栅极、所述第二栅极以及所述栅介质上形成第三光刻胶层；

部分曝光以图案化所述第三光刻胶层，以图案化后的第三光刻胶为掩膜，去除未被所述图案化后的第三光刻胶覆盖的所述半导体层，形成第一通孔和第二通孔，以显露所述源区以及所述漏区。

15.如权利要求14所述的制备方法，其特征在于，所述制备方法还包括：所述制备方法还包括在所述源区上形成源极，以及在所述漏区形成漏极。

16.如权利要求9-13任一权利要求所述的制备方法，其特征在于，所述半导体层的材质为碳纳米管；所述部分去除所述栅介质层，形成第一通孔和第二通孔以部分显露所述半导体层，并对所述第一通孔和所述第二通孔对应的所述半导体层分别掺杂形成源区和漏区包括：

在所述第一栅极、所述第二栅极以及所述栅介质层上形成第四光刻胶层；

部分曝光以图案化所述第四光刻胶层，以图案化后的第四光刻胶层为掩膜，去除所述栅介质层中未被所述图案化后的第四光刻胶层覆盖的部分，形成第一通孔，以显露部分半导体层；

在所述第一通孔对应的所述半导体层上沉积第一金属层，以使所述第一金属层内的原子扩散至所述半导体层形成源区以及源极；

在所述源极、所述第一栅极、所述第二栅极以及所述栅介质层上形成第五光刻胶层；

部分曝光以图案化所述第五光刻胶层，以图案化后的第五光刻胶层为掩膜，去除所述栅介质层中未被所述图案化后的第五光刻胶覆盖的部分，形成第二通孔，以显露部分所述半导体层；

在所述第二通孔对应的所述半导体层上沉积第二金属层，以使所述第二金属层内的原子扩散至所述半导体层形成漏区以及漏极。

17.如权利要求9-13任一权利要求所述的制备方法，其特征在于，所述第一栅极的材质为单层石墨烯、双层石墨烯或多层石墨烯的一种；所述第二栅极的材质为金属、石墨烯、氧化铟锡(ITO)的一种或多种的组合。

18.如权利要求9-13任一权利要求所述的制备方法，其特征在于，所述第一栅极的厚度不大于2nm。

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