CN107045972B - 高密度三维集成电容器 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 310
- 239000000758 substrate Substances 0.000 claims abstract description 256
- 229910052751 metal Inorganic materials 0.000 claims abstract description 81
- 239000002184 metal Substances 0.000 claims abstract description 70
- 238000000034 method Methods 0.000 claims description 100
- 239000000463 material Substances 0.000 claims description 55
- 239000003989 dielectric material Substances 0.000 claims description 28
- 238000004519 manufacturing process Methods 0.000 claims description 22
- 238000004377 microelectronic Methods 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000011521 glass Substances 0.000 claims description 5
- 239000000919 ceramic Substances 0.000 claims description 4
- 230000009969 flowable effect Effects 0.000 claims description 4
- 238000007747 plating Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 290
- 239000011248 coating agent Substances 0.000 description 11
- 238000000576 coating method Methods 0.000 description 11
- 238000000151 deposition Methods 0.000 description 10
- 230000008021 deposition Effects 0.000 description 9
- 238000000227 grinding Methods 0.000 description 8
- 238000001652 electrophoretic deposition Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910010272 inorganic material Inorganic materials 0.000 description 4
- 239000011147 inorganic material Substances 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000000712 assembly Effects 0.000 description 3
- 238000000429 assembly Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000003754 machining Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000000608 laser ablation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- HBVFXTAPOLSOPB-UHFFFAOYSA-N nickel vanadium Chemical compound [V].[Ni] HBVFXTAPOLSOPB-UHFFFAOYSA-N 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910018054 Ni-Cu Inorganic materials 0.000 description 1
- 229910018481 Ni—Cu Inorganic materials 0.000 description 1
- 229910004353 Ti-Cu Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- WCERXPKXJMFQNQ-UHFFFAOYSA-N [Ti].[Ni].[Cu] Chemical compound [Ti].[Ni].[Cu] WCERXPKXJMFQNQ-UHFFFAOYSA-N 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000498 ball milling Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- YOCUPQPZWBBYIX-UHFFFAOYSA-N copper nickel Chemical compound [Ni].[Cu] YOCUPQPZWBBYIX-UHFFFAOYSA-N 0.000 description 1
- IUYOGGFTLHZHEG-UHFFFAOYSA-N copper titanium Chemical compound [Ti].[Cu] IUYOGGFTLHZHEG-UHFFFAOYSA-N 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 239000000374 eutectic mixture Substances 0.000 description 1
- -1 for example Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000004814 polyurethane Substances 0.000 description 1
- 229920002635 polyurethane Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 239000004416 thermosoftening plastic Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6616—Vertical connections, e.g. vias
- H01L2223/6622—Coaxial feed-throughs in active or passive substrates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
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Abstract
本发明公开了一种高密度三维集成电容器,包括基板,具有第一表面、远离所述第一表面的第二表面、及在所述第一表面与所述第二表面之间延伸的贯通开口;第一金属元件,在所述第一表面暴露,并延伸至所述贯通开口内;第二金属元件,在所述第二表面暴露,并延伸至所述贯通开口内,所述第一金属元件和所述第二金属元件可与第一电位和第二电位电连接;电容器介电层,至少在所述贯通开口内使所述第一金属元件与所述第二金属元件相互分隔开并绝缘,所述电容器介电层具有起伏的形状。
Description
本申请为申请号201180067151.3的中国发明专利申请的分案申请,原申请的申请日为2011年12月09日,国际申请号为PCT/US2011/064219,发明名称为“高密度三维集成电容器”。该原申请是申请号为12/964049、申请日为2010年12月9日的美国专利申请的继续申请,其公开的内容以引用的方式并入本文。
技术领域
本发明涉及半导体芯片内或特定类型的如为半导体、玻璃、陶瓷或其他热膨胀系数(CTE)相对低的材料的基板内的电容器,制造这种电容器的方法,及这种电容器中应用的元器件。
背景技术
电容器一般在信号线内或者在电源线内用于噪声抑制。在电源线内,通过沿电源线安装大量电容器而降低阻抗水平,可实现噪声抑制。这种电容器的安装可使系统的尺寸及成本增加,因为安装电容器的成本可能比电容器本身的成本还要高。
电容器可设置在具有有源电路元件的半导体芯片、即“有源芯片“上,或可设置在包含无源电路元件、用于向有源芯片安装的无源芯片上,无源电路元件如电容器、电感器、电阻器等。
常规的硅电容可为两种基本类型。第一种类型用于为动态随机存储器(DRAM)芯片中的每个位存储电荷。第二种类型为无源芯片上的电容器,其中首要重点放在平面电容器具有非常薄的介电材料上,且以单层或多层形式的介电材料具有非常高的介电常数。当应用于去耦电容用途时,这两种类型的常规电容器都会具有局限性。第一种类型的电容器可能不适于高电容用途,因为这种类型的电容器通常意味着用于在位级应用,因此特意设计为具有非常小的尺寸。第一种类型典型地缺少作为去耦电容器储存或供应足够电流所需的特征。第二种类型的电容器可能具有低的电容密度及低的品质因数(效能)。
在微电子芯片内、半导体基板内或具有相对低CTE如玻璃或陶瓷材料的基板内的电容器的设计中,进一步改进将是可取的。
发明内容
根据本发明的方面,具有用于与电路元器件或微电子元件电互连的电极的元器件可包括,基板和与基板形成接触的第一电容器。基板可基本上由热膨胀系数小于10ppm/℃的材料组成。基板可具有第一表面、与第一表面相对的第二表面、及从第一表面向下延伸的开口。第一电容器可包括为第一板和第二板的第一对导电板,及为第三板和第四板的第二对导电板。每个板可沿开口的内表面延伸。
第一板可覆盖内表面。第三板可覆盖第一板,且可通过第一电容器介电层使二者分隔开。第二板可覆盖第三板,且可通过第二介电层使二者分隔开。第四板可覆盖第二板,且可通过第三电容器介电层使二者分隔开。第一电容器可包括第一电极和第二电极。第一电极可在第一表面的第一位置暴露,且可与第一对板电连接。第二电极可在第一表面和第二表面中一个上与第一位置间隔开的第二位置暴露,且可与第二对板电连接。第一电容器可包括分别在间隔开的第三位置和第四位置暴露的第三电极和第四电极。第三电极可与第一对板电连接。第四电极可与第二对板电连接。
在特定实施例中,使每个板与至少一个相邻板分隔开的每个介电层可为,介电常数k 至少为3的介电层。在一个实施例中,开口内没有被第一对板、第二对板及介电层占据的一部分,可被介电材料所填充。在示例性的实施例中,基板可基本上由半导体、玻璃和陶瓷组成的群组中选择的一种材料组成。在特定实施例中,第一电容器可具有至少1皮法的电容。在一个实施例中,沿第一表面的方向,开口可具有至少为5微米的宽度。在示例性的实施例中,沿垂直于第一表面的方向,开口可具有至少为10微米的深度。
在一个实施例中,开口可具有截头圆锥的形状,开口的内表面相对于基板第一表面以小于80度的角度延伸。在特定实施例中,第二电极可在第一表面暴露。在示例性的实施例中,第一对板可具有在第一位置与第三位置之间延伸的长尺寸,且第二对板可具有在第二位置与第四位置之间延伸的长尺寸。在一个实施例中,第三电极和第四电极与相应第一对板和第二对板之间的连接,可为第一电容器提供电感的降低。
在示例性的实施例中,开口具有基本平行于第一表面而延伸的长度尺寸,及基本平行于第一表面且基本垂直于长度尺寸而延伸的宽度尺寸,长度尺寸大于宽度尺寸。在特定实施例中,开口可具有基本平行于第一表面而延伸的长度尺寸、及基本平行于第一表面且基本垂直于长度尺寸而延伸的宽度尺寸,长度尺寸基本等于宽度尺寸。在一个实施例中,基板可具有与第一表面相对的第二表面,且开口可只部分地穿过基板的厚度从第一表面朝着第二表面延伸。
根据本发明的方面,具有用于与电路元器件或微电子元件电互连的电极的元器件可包括,基板和与基板形成接触的第一电容器。基板可基本上由热膨胀系数小于10ppm/℃的材料组成。基板可具有第一表面,与第一表面相对的第二表面,及贯穿基板厚度在第一表面与第二表面之间延伸的开口。第一电容器可包括为第一板和第二板的第一对导电板,及为第三板和第四板的第二对导电板。每个板可沿开口的内表面延伸。
第一板可覆盖内表面。第三板可覆盖第一板,且可通过第一电容器介电层使二者分隔开。第二板可覆盖第三板,且可通过第二介电层使二者分隔开。第四板可覆盖第二板,且可通过第三电容介电层使二者分隔开。第一电容器可包括第一电极和第二电极。第一电极可在第一表面的第一位置暴露,且可与第一对板电连接。第二电极可在第一表面和第二表面中一个上暴露,且可与第二对板电连接。
在示例性的实施例中,第一对板和第二对板可穿过开口在第一表面与第二表面之间延伸。在一个实施例中,第一电容器可进一步包括在第二表面暴露、且分别与第一对板和第二对板电连接的第三电极和第四电极,第二电极在第一表面暴露。在特定实施例中,第一电容器的第一对板和第二对板、及第二电容器的第一对板和第二对板,可穿过开口在第一表面与第二表面之间延伸,在开口内第一电容器与第二电容器相互电绝缘。在一个实施例中,每个电容器的第一对板和第二对板可不在第一表面之上或不在第二表面之下延伸,第二电极在第二表面暴露。在示例性的实施例中,第一板可基本上由第一金属组成,且第二板可基本上由不同于第一金属的第二金属组成。
根据本发明另一方面,具有用于与电路元器件或微电子元件电互连的电极的元器件可包括,基板和与基板形成接触的电容器。基板可基本上由热膨胀系数小于10ppm/℃的材料组成。基板可具有第一表面,与第一表面相对的第二表面,及从第一表面向下延伸的复数个开口。电容器可包括为第一板和第二板的第一对导电板,及为第三板和第四板的第二对导电板。每个板可沿每个开口的内表面及沿在复数个开口中每个开口之间的基板部分而延伸。
第一板可覆盖内表面。第三板可覆盖第一板,且可通过第一电容器介电层使二者分隔开。第二板可覆盖第三板,且可通过第二介电层使二者分隔开。第四板可覆盖第二板,且可通过第三电容器介电层使二者分隔开。第一电容器可包括第一电极和第二电极。第一电极可在第一表面暴露,且可与第一对板电连接。第二电极可在第一表面和第二表面中一个上暴露,且可与第二对板电连接。
在一个实施例中,复数个开口中每个开口内没有被第一对板、第二对板及介电层占据的一部分可被介电材料所填充。在示例性的实施例中,复数个开口中每个可都只部分地穿过基板的厚度从第一表面朝第二表面延伸。
根据本发明另一方面,具有用于与电路元器件或微电子元件电互连的电极的元器件可包括,基板和电容器。基板可基本上由热膨胀系数小于10ppm/℃的材料组成。基板可具有第一表面,与第一表面相对的第二表面、及在第一表面的开口,沿第一表面的方向,开口具有至少一个大于5微米的尺寸,开口从第一表面向下延伸。电容器可包括分别与第一电位和第二电位可连接的第一导电板和第二导电板。第一板和第二板可沿开口的内表面延伸。
第一板与第二板可通过介电层而相互分隔开。电容器可包括第一电极和第二电极。第一电极可在第一表面的第一位置暴露,且可与第一板电连接。第二电极可在第一表面和第二表面中一个的与第一位置间隔开的第二位置暴露,且可与第二板电连接。电容器可包括分别在间隔开的第三位置和第四位置暴露的第三电极和第四电极。第三电极可与第一板电连接。第四电极可与第二板电连接。
在示例性的实施例中,第二电极可在第一表面暴露。在一个实施例中,第一板可具有在第一位置与第三位置之间延伸的长尺寸,且第二板可具有在第二位置与第四位置之间延伸的长尺寸。
根据本发明另一方面,具有用于与电路元器件或微电子元件电互连的电极的元器件可包括,基板和电容器。基板可基本上由热膨胀系数小于10ppm/℃的材料组成。基板可具有第一表面、与第一表面相对的第二表面、及在第一表面的开口,沿第一表面的方向,开口具有至少一个大于5微米的尺寸,开口从第一表面向下延伸。电容器可包括分别与第一电位和第二电位可连接的第一导电板和第二导电板。第一板和第二板可沿开口的内表面延伸。第一板与第二板可通过介电层而相互分隔开。第一板可接地至基板。电容器可包括第一电极和第二电极。第一电极可在第一表面暴露,且可与第一板电连接。第二电极可在第一表面和第二表面中一个上暴露,且可与第二板电连接。
根据本发明的方面,具有用于与电路元器件或微电子元件电互连的电极的元器件可包括,基板和电容器。基板可基本上由热膨胀系数小于10ppm/℃的材料组成。基板可具有第一表面、与第一表面相对的第二表面、及在第一表面的开口,沿第一表面的方向,开口具有至少一个大于5微米的尺寸,开口从第一表面向下延伸。电容器可包括分别与第一电位和第二电位可连接的第一导电板和第二导电板。第一板可为基板的导电部分,从开口内表面向内延伸。第二板可沿开口内表面延伸。第一板与第二板可通过介电层而相互分隔开。电容器可包括第一电极和第二电极。第一电极可在第一表面暴露,且可与第一板电连接。第二电极可在第一表面和第二表面中一个上暴露,且可与第二板电连接。
根据本发明另一方面。具有用于与电路元器件或微电子元件电互连的电极的元器件可包括,基板与电容器。基板可基本上由热膨胀系数小于10ppm/℃的材料组成。基板可具有第一表面、与第一表面相对的第二表面、及在第一表面的开口,沿第一表面的方向,开口具有至少一个大于5微米的尺寸,开口从第一表面向下延伸。开口可贯穿基板厚度在第一表面与第二表面之间延伸。电容器可包括分别与第一电位和第二电位可连接的第一导电板和第二导电板。第一板和第二板可沿开口的内表面延伸。第一板与第二板可通过介电层而相互分隔开。电容器可包括第一电极和第二电极。第一电极可在第一表面暴露,且可与第一板电连接。第二电极可在第一表面和第二表面中一个上暴露,且可与第二板电连接。
在特定实施例中,第一板和第二板可穿过开口在第一表面与第二表面之间延伸。在一个实施例中,电容器还可包括在第二表面暴露、且分别与第一对板和第二对板电连接的第三电极和第四电极,第二电极在第一表面暴露。
根据本发明又一方面,电容器可包括基板、第一金属元件和第二金属元件、第一电极和第二电极、及电容器介电层,基板具有第一表面、远离第一表面的第二表面、及在第一表面与第二表面之间延伸的贯通开口。第一金属元件可在第一表面暴露,并可延伸至贯通开口内。第一电极可与第一金属元件连接。第二金属元件可在第二表面暴露,并可延伸至贯通开口内。第二电极可与第二金属元件连接。第一电极和第二电极可与第一电位和第二电位可连接。至少在贯通开口内,电容器介电层可使第一金属元件与第二金属元件相互分隔开并绝缘。电容器介电层可具有起伏的形状。
在特定实施例中,电容器介电层可具有至少为3的介电常数k。在示例性的实施例中,电容器介电层的上表面和下表面可都具有至少为第一表面与第二表面之间开口高度三倍的长度。在一个实施例中,第一金属元件和第二金属元件中每个都可具有与电容器介电层表面的轮廓一致的表面。在特定实施例中,开口内没有被第一金属元件、第二金属元件及电容器介电层占据的一部分,可被介电材料所填充。
在示例性的实施例中,第一金属元件和第二金属元件中每个都具有被介电材料分隔开的第一部分和与第一部分基本平行的相邻第二部分。在一个实施例中,第一金属元件和第二金属元件可分别包括复数个第一板和复数个第二板,第一板和第二板中每个都延伸至开口内。在特定实施例中,沿第一表面的方向,第一板和第二板中每个都可具有至少为5微米的宽度。
根据本发明又一方面,电容器结构可包括基板、第一金属元件、第二金属元件、第三金属元件、第四金属元件、第一电极、第二电极、第三电极、第四电极、及绝缘介电层,基板具有第一表面、远离第一表面的第二表面、及在第一表面与第二表面之间延伸的贯通开口。第一金属元件和第二金属元件可在第一表面暴露,并可延伸至贯通开口内。至少在贯通开口内,第一电容器介电层可使第一金属元件与第二金属元件相互分隔开并绝缘。第三金属元件和第四金属元件可在第二表面暴露,并可延伸至贯通开口内。至少在贯通开口内,第二电容器介电层可使第三金属元件与第四金属元件相互分隔开并绝缘。第一电极、第二电极、第三电极和第四电极可分别与第一金属元件、第二金属元件、第三金属元件和第四金属元件连接,第一电极和第三电极可分别与第一电位和第二电位连接。至少在贯通开口内,绝缘介电层可使第二金属元件与第三金属元件相互分隔开并绝缘。绝缘介电层可具有起伏的形状。
在一个实施例中,第一金属元件、第二金属元件和第一电容器介电层可限定第一电容器,第三金属元件、第四金属元件和第二电容器介电层可限定第二电容器。在特定实施例中,第二电极和第四电极可分别与第三电位和第四电位可连接。在示例性的实施例中,开口内没有被金属元件和介电层占据的一部分可被介电材料所填充。在一个实施例中,第一金属元件和第四金属元件中每个都可具有被介电材料分隔开的第一部分和与第一部分基本平行的相邻第二部分。
在特定实施例中,第一电容器介电层和第二电容器介电层中每个都具有至少为3的介电常数k。在一个实施例中,在开口内,绝缘介电层的上表面和下表面中每个都可具有至少为第一表面与第二表面之间开口高度三倍的至少一个尺寸。在示例性的实施例中,第一板和第二板可分别包括在第一表面暴露的第五电极和第六电极,第三板和第四板可分别包括在第二表面暴露的第七电极和第八电极。
根据本发明又一方面,制造具有用于与电路元件或微电子元件电互连的电极的元器件的方法可包括:从基板的第一表面去除材料,以形成从第一表面朝与第一表面相对的第二表面延伸的复数个第一开口的步骤,基板基本上由热膨胀系数小于10ppm/℃的材料组成,第一开口限定起伏的内表面;形成覆盖内表面的介电层的步骤,介电层具有背对内表面的起伏的第一表面;形成覆盖介电层第一表面、并延伸至每个第一开口内的第一导电元件的步骤;去除复数个第一开口中相邻开口之间的基板材料,使得介电层的起伏的第二表面暴露,以形成从第二表面朝第一表面延伸的复数个第二开口的步骤;及形成覆盖介电层第二表面、并延伸至每个第二开口内的第二导电元件的步骤。
在示例性的实施例中,该方法可进一步包括,形成分别与第一导电元件和第二导电元件连接的第一电极和第二电极的步骤。第一电极和第二电极可分别在第一表面和第二表面暴露。第一电极和第二电极可分别与第一电位和第二电位连接。在一个实施例中,在每个第一开口内暴露的内表面上,通过水溶液电镀可流动的介电材料,可进行形成介电层的步骤。在特定实施例中,该方法可进一步包括,在去除复数个第一开口中相邻开口之间的基板材料的步骤之前,进行从基板的第二表面去除材料的步骤,使得第一表面与第二表面之间的基板厚度缩减。在示例性的实施例中,可进行从第二表面去除基板材料的步骤,使得第一导电元件的表面可在第二表面暴露。
在特定实施例中,形成第一导电元件的步骤可包括,形成复数个第一板,每个第一板都延伸至相应的一个第一开口内。形成第二导电元件的步骤可包括,形成复数个第二板,每个第二板都延伸至相应的一个第二开口内。在一个实施例中,形成介电层的步骤可形成电容器介电层。在示例性的实施例中,形成介电层的步骤可形成绝缘介电层。在特定实施例中,该方法可进一步包括:至少在每个第一开口内形成覆盖第一导电元件表面的第一电容器介电层的步骤;至少在每个第二开口内形成覆盖第二导电元件表面的第二电容器介电层的步骤;至少在每个第一开口内形成覆盖第一电容器介电层表面的第三导电元件的步骤;及至少在每个第二开口内形成覆盖第二电容器介电层表面的第四导电元件的步骤。
在一个实施例中,该方法可进一步包括,形成分别与第三导电元件和第四导电元件连接的第三电极和第四电极的步骤。第三电极和第四电极可分别在第一表面和第二表面暴露。第三电极和第四电极可分别与第三电位和第四电位可连接。在特定实施例中,该方法可进一步包括:形成覆盖第三导电元件的第一介电区域的步骤,使得第一介电区域填充每个第一开口内没有被第一导电板、第三导电板和第一电容器介电层占据的至少一部分;及形成覆盖第四导电元件的第二介电区域的步骤,使得第二介电区域填充每个第二开口内没有被第二导电板、第四导电板和第二电容器介电层占据的至少一部分。
根据本发明另一方面提供了系统,包含连同其他电子器件的根据本发明之前方面的电容器结构、根据本发明之前方面的集成芯片,或二者。例如,系统可设置在可为便携式外壳的单个外壳内。与同类常规系统相比,根据本发明此方面优选实施例的系统可更紧凑。
附图说明
图1是说明根据本发明实施例元器件的截面图。
图2A至图2E是说明根据图1所示本发明实施例制造阶段的截面图。
图3A和图3B是说明根据实施例元器件的截面图和相应的俯视平面图。
图4是说明根据另一实施例元器件的截面图。
图5A和图5B是说明根据实施例元器件的截面图和相应的俯视平面图。
图5C是说明根据另一实施例元器件的截面图。
图6A和图6B是说明根据实施例元器件的截面图和相应的俯视平面图。
图7A和图7B是说明根据实施例元器件的截面图和相应的俯视平面图。
图8A至图8F是说明根据图7A和图7B所示本发明实施例制造阶段的截面图。
图9是说明根据另一实施例元器件的截面图。
图10A至图10G是说明根据图9所示本发明实施例制造阶段的截面图。
图11是说明根据另一实施例元器件的截面图。
图12A至图12D是说明根据图11所示本发明实施例制造阶段的截面图。
图13是说明根据另一实施例电容器的截面图。
图14A至图14G是说明根据图13所示本发明实施例制造阶段的截面图。
图15是说明根据另一实施例电容器的截面图。
图16A至图16D是说明根据图15所示本发明实施例制造阶段的截面图。
图17是说明根据另一实施例电容器的截面图。
图18是说明根据另一实施例电容器的截面图。
图19A至图19M是说明根据图18所示本发明实施例制造阶段的截面图。
图20A至图20C是可与图1、图3A和图7A所示元器件相对应的可选择的俯视平面图。
图20D是可与图1、图3A、图7A、图11、图13和图15所示元器件相对应的俯视平面图。
图21是根据本发明一个实施例系统的示意图。
具体实施方式
电容器可由导体组成,相对于电流的流动,导体的宽度越大,电感可越低。获得较低电感的另一种方式可为,具有比较靠近输入/输出层的电容器接地层。在如本文的一个或多个实施例的两端电容器中,电容器内的接地面可通过迹线和/或通路与外部接地层连接。根据本文一个或多个实施例形成的另一类型的电容器,为具有内部接地层的三端电容器。相对于两端电容器,三端电容器可大幅度地降低电感,因此可具有显著提高的噪声消除性能。
参照图1,根据本发明实施例的元器件10包括,基板20和与基板形成接触的电容器40。基板20可具有从平坦的第一表面21向下部分地穿过基板、朝与第一表面相对的平坦的第二表面22延伸的开口30。电容器40包括绝缘介电层50、第一对导电板60、第二对导电板70、及复数个电容器介电层80,介电层50覆盖开口30的内表面31和下表面32及第一表面21的一部分,复数个电容器介电层80使板60、70中每个与至少一个相邻板分隔开。至少在开口30内,介电区域90覆盖板60、70和介电层50、80。
在一些实施例中,元器件10可为半导体芯片、晶圆、介电基板、或类似物。基板20优选地具有小于10×10-6/℃(或ppm/℃)的热膨胀系数(“CTE”)。在特定实施例中,基板20可具有小于7×10-6/℃的CTE。基板20优选地基本上由如半导体、玻璃或陶瓷等的无机材料组成。在基板20由如硅等半导体制成的实施例中,复数个有源半导体器件(如晶体管、二极管等)可设置在有源半导体区域内,有源半导体区域位于第一表面21或第二表面22上,和/或位于第一表面21或第二表面22下方。第一表面21与第二表面22之间的基板20厚度典型地小于200微米、且可显著地更小,例如130微米、70微米或甚至更小。
在图1中,平行于第一表面21的方向本文称为“水平”或“横向”方向,而垂直于第一表面的方向本文称为向上或向下的方向,且本文也称为“竖直”方向。本文所指的方向参照结构的参照系。因此,相对于通常或重力参照系,这些方向可位于任意方向。声明一个特征与另一特征相比,位于“表面上方”较高的高度,意味着这两个特征都以同一正交方向偏离该表面,但沿该同一正交方向该一个特征比该另一个特征距该表面的距离更远。相反地,声明一个特征与另一个特征相比,位于“表面上方”较低高度,意味着这两个特征都以同一正交方向偏离该表面,但沿该同一正交方向该一个特征比该另一个特征距该表面的距离更近。
基板20可进一步包括覆盖第一表面21和/或第二表面22的介电层(未示出)。这种介电层可使导电元件与基板20电绝缘。这种介电层可称为基板20的“钝化层”。钝化层可包括无机介电材料、有机介电材料或二者。介电层可包括电沉积的保形涂层或其他介电材料,例如,如焊料掩模材料等的光成像聚合物材料。
元器件10可包括与基板20形成接触、并在基板的第一表面21和/或第二表面22暴露的一个或多个电容器40。尽管在图中没有特别地示出,基板20内的有源半导体器件可与电容器40电连接。每个电容器40可至少部分地在一个或多个开口30内形成。
开口30可具有任意俯视形状,例如包括,圆形(如图3B所示)、椭圆形、方形、矩形(即如图20C所示的通道形状)、或图20A、图20B和图20C所示的其他形状。在一些示例中,开口30可具有任意的三维形状,例如包括、圆柱体、立方体、棱柱或截头圆锥的形状,及其他。
开口30从第一表面21部分地穿过基板20朝第二表面22延伸。开口30的内表面31可从第一表面21以任意角度穿过基板20而延伸。优选地,内表面31从第一表面21相对于由第一表面21所限定的水平面、以0度与80度之间的角度延伸。内表面31可具有恒定的斜度或变化的斜度。例如,当内表面31进一步朝第二表面22深入时,内表面31相对于由第一表面21所限定的水平面的角度或斜度的绝对值可减小(即正、负幅度变小)。
绝缘介电层50覆盖开口30的内表面31,以对于基板20和导电板60、70提供良好的介电隔离。绝缘介电层50可包括无机介电材料、有机介电材料、或二者。在特定实施例中,绝缘介电层50可包括柔性介电材料。
第一对导电板60包括,覆盖绝缘介电层50的第一板61、和覆盖第一板且与第一板电连接的第二板62。第一板61和第二板62可与在基板20的第一表面21暴露的第一电极 63连接,第一电极63可与第一电位连接。
第二对导电板70包括,覆盖第一板61的第三板71、和覆盖第二板62且与第三板电连接的第四板72。第三板71和第四板72可与在基板20的第一表面21暴露的第二电极73 连接,第二电极73可与第二电位连接。
导电板60、70和电极63、73(及本文描述的任意其他导电元件)可由任意导电金属制成,例如包括,铜或金。
在本文应用的,声明导电元件“暴露在”基板的表面或者覆盖该基板表面的介电元件的表面,指的是导电元件可与一理论点接触,所述理论点以垂直于该介电元件表面的方向、从介电元件外向该介电元件表面移动。因此,暴露在基板表面上的电极或其他导电元件可从该表面突出、可与该表面平齐、或可相对该表面凹陷并通过基板内的孔或凹坑暴露。
因为基本上用于形成导电元件的任何技术都可用于形成本文所描述的导电元件,所以可应用在共同拥有的申请号为12/842669、申请日为2010年7月23日的美国专利申请中更详细地论述的特定技术,该专利申请公开的内容以引用的方式并入本文。这些技术可包括,例如采用激光或采用如研磨或喷砂等的机械加工工艺,选择性地处理表面,使得沿将要形成导电元件的路线的该部分表面,处理为与表面的其他部分不同。例如,可采用激光或机械加工工艺,从表面只沿特定路线烧蚀或去除如牺牲层等的材料,因此形成沿该路线延伸的凹槽。然后可在凹槽内沉积如催化剂等的材料,并可在凹槽内沉积一层或多层金属层。
每个电极63、73(及本文所描述的任意其他电极)都可具有任意的俯视形状,例如包括,如图3B所示的圆弧形、圆垫形、椭圆形、方形、三角形、或更复杂的形状,如图 20D所示的形状。每个电极63、73都可具有任意的三维形状,例如包括,截头圆锥形的导电柱。可采用的导电柱的示例,如在共同拥有的申请号为12/832376、申请日为2010年7月 8日的美国专利申请中所示及所描述。
通过导电块(未示出),每个电极63、73(或本文描述的任意其他电极)可与元器件10外部的元器件连接。这种导电块可包含熔点相对低的易熔金属,如焊料、锡或包括复数种金属的低共熔混合物。替代地,这种导电块可包括可湿性金属,如铜或其他贵金属或非贵金属,具有高于焊料或其他易熔金属的熔点。这种可湿性金属可与相应的特征、例如互连元件的易熔金属特征接合。在特定实施例中,这种导电块可包括在介质中散布的导电材料,例如导电膏,如填充金属的膏、填充焊料的膏,或包括各向同性的导电粘接剂或各向异性的导电粘接剂。
复数个电容器介电层80可使板60、70中每个板与至少一个相邻板分隔开。每个电容器介电层80(及本文所描述的所有其他电容器介电层)可具有至少为3的介电常数k。在图1所示的实施例中,电容器介电层80中的第一电容器介电层81覆盖第一板61,并在第一板与第三板71之间延伸。电容器介电层80中的第二电容器介电层82覆盖第三板71,并在第三板与第二板62之间延伸。电容器介电层80中的第三电容器介电层83可覆盖第二板 62,并在第二板与第四板72之间延伸。
在所示的实施例中,至少在开口30内,介电区域90覆盖板60、70和介电层50、 80。介电区域90可对于基板20提供良好的介电隔离。介电区域90可为柔性的,具有足够低的弹性模量和足够厚度,使得模量与厚度的乘积可提供柔性。
在所示的实施例中,介电区域90的外表面91位于由基板20第一表面21所限定平面的上方。在其他实施例中(未示出),介电区域90的外表面91可位于由基板20第一表面21所限定的平面上,或介电区域的外表面可凹陷而低于由基板第一表面所限定的平面。
现在参照图2A至图2E,描述元器件10(图1)的制造方法。如图2A所示,可形成从基板20的第一表面21向下朝第二表面22延伸的开口30。例如,在第一表面21的需要保留部分上形成掩模层后,开口30可通过选择性地蚀刻基板20而形成。例如,可沉积并图案化光致抗蚀剂层(photoresist layer)等的光致成像层(photoimageable layer),以只覆盖部分的第一表面21,之后可进行定时蚀刻过程以形成开口30。
从第一表面21向下朝第二表面22延伸的开口30内表面31,可为倾斜的,即可沿与暴露表面不是正交(直角)的角度延伸,如图2A所示。如各向同性蚀刻工艺的湿蚀刻工艺,和应用锥形刀片锯,及其他方法,都可用于形成具有倾斜内表面31的凹陷30。激光烧蚀、机械球磨、化学蚀刻、等离子蚀刻、朝基板20引入精细研磨粒子流、及其他,也可用于形成具有倾斜内表面31的凹陷30(或本文描述的任意其他孔或开口)。
替代地,凹陷30的内表面不是倾斜的,而是可沿竖直或基本竖直的方向从第一表面 21向下以相对于暴露表面基本为直角的角度延伸。各向异性的蚀刻工艺、激光烧蚀、机械去除工艺,例如研磨、超声波加工、朝基板20引入精细研磨粒子流、及其他,都可用于形成具有基本竖直内表面的凹陷30。
此后,如图2B所示,在开口30的内表面31和下表面32、及基板20第一表面21的一部分上形成绝缘介电层50。各种方法都可用于形成介电层50。在一个示例中,可流动介电材料在基板20的第一表面21上涂敷,然后在“旋涂”操作过程中,可流动材料更均匀地沿暴露表面分布,随后是可包括加热的干燥周期。在另一示例中,介电材料的热塑性膜可铺在第一表面21上,然后加热组件,或在真空环境中加热,即放置在低于外界压力的环境中加热。在另一示例中,可采用气相沉积,以形成绝缘介电层50。
在又一示例中,包括基板20的组件可浸入介电材料沉积槽中,以形成保形的介电涂层或绝缘介电层50。在本文中应用的“保形涂层”("conformal coating")是指,特定材料的涂层与将涂敷的表面的轮廓一致,例如当绝缘介电层50与开口30内表面31的轮廓一致时。可采用电化学沉积方法以形成保形的介电层50,例如包括,电泳沉积或电解沉积。
在一个示例中,可采用电泳沉积技术以形成保形的介电涂层,使得保形的介电涂层只在组件暴露的导电和半导电的表面上沉积。在沉积过程中,半导体器件晶圆可保持在所需的电位,电极浸入槽中以使槽保持在不同的所需电位。然后在适当的条件下,组件保持在槽中充足的时间,以在基板的暴露的导电或半导电的表面上形成电沉积的保形介电层50,包括但不限于沿着开口30的内表面31。只要在待涂敷表面与槽之间保持足够强的电场,电泳沉积就会发生。因为电泳沉积的涂层为自限制的,在涂层达到沉积过程中如电压、浓度等参数确定的特定厚度后,沉积过程就会停止。
电泳沉积在组件的导电和/或半导电外表面上形成了连续的厚度均匀的保形涂层。另外,电泳涂层可沉积为涂层不在覆盖基板20的第一表面21的剩余钝化层上形成,由于它的介电(非导电)性能。换言之,电泳沉积的特性为其不在覆盖导体的介电材料层上形成,假设该介电材料层具有保证其介电性能的足够厚度。典型地,电泳沉积将不在厚度大于约10 微米至几十微米的介电层上发生。保形介电层50可由阴极环氧树脂沉积的反应源(precursor)形成。替代地,可应用聚氨酯或丙烯酸沉积的反应源。各种电泳涂层的反应源的成分及供应原料的来源在下面的表1中列出。
表1
在另一示例中,可电解形成介电层。除了沉积层的厚度不受其上形成沉积层的导电或半导电表面限制以外,这种过程与电泳沉积类似。以这种方式,可形成电解沉积的介电层,并达到根据需要所选择的厚度,处理时间是所获得厚度的影响因素。
此后,如图2C所示出的,可形成至少在开口30内覆盖绝缘介电层50的第一导电板61,使得第一导电板的形状与内表面31及下表面32的轮廓一致。为形成第一板61(及本文描述的任意其他导电元件),示例性的方法包括沉积金属层,通过在基板20及开口30的暴露表面上一次或多次喷射原生金属层(primary metal layer)、电镀或机械沉积的方法而沉积。机械沉积可包括在高速下引入加热的金属微粒流至待涂敷表面的步骤。例如,这个步骤可通过在第一表面21、内表面31及下表面32上包层沉积(blanket deposition)而进行。在一个实施例中,原生金属层包括铝或基本上由铝组成。在另一特定实施例中,原生金属层包括铜或基本上由铜组成。在又一实施例中,原生金属层包括钛或基本上由钛组成。一种或多种其他示例金属也可在形成第一板61(及本文描述的任意其他导电元件)的过程中应用。在特定示例中,可在上述表面中的一个或多个表面上形成包括复数个金属层的堆叠。例如,这种层叠的金属层可包括,钛层伴有覆盖在钛层上的铜层(钛-铜,Ti-Cu)、镍层伴有覆盖在镍层上的铜层(镍-铜,Ni-Cu)、以类似的方式设置的镍-钛-铜(Ni-Ti-Cu)的堆叠、或镍-钒(Ni-V)的堆叠。
此后,如图2D所示,可形成覆盖第一导电板61的第一电容器介电层81,并可形成覆盖第一电容器介电层的第三导电板71。第一电容器介电层81可以与参照绝缘介电层50 在上文描述类似的方式形成。第三导电板71可以与参照第一导电板61在上文描述类似的方式形成。
此后,如图2E所示,可形成覆盖第三导电板71的第二电容器介电层82、覆盖第二电容器介电层的第二导电板62、覆盖第二导电板的第三电容器介电层83、及覆盖第三电容器介电层的第四导电板72。第二电容器介电层82和第三电容器介电层83可以与参照绝缘介电层50在上文描述类似的方式形成。第二导电板62和第四导电板72可以与参照第一导电板61在上文描述类似的方式形成。
第二导电板62可形成为,使得其外侧部66越过第一电容器介电层81的外侧边缘84和第二电容器介电层82的外侧边缘85而横向延伸,并使得外侧部66与第一板61的外侧部65接触,从而形成第一电极63。第四导电板72可形成为,使得其外侧部76越过第二电容器介电层82的外侧边缘86和第三电容器介电层83的外侧边缘87而横向延伸,并使得外侧部76与第三板71的外侧部75接触,从而形成第二电极73。
此后,再次参照图1,介电区域90可形成在开口30内,并部分地覆盖基板20的第一表面21。介电区域90可包括无机材料、聚合物材料或二者。可选择地,介电区域90可形成为,使得区域的暴露外表面91与基板20的第一表面21共面或基本共面。例如,可在开口30内沉积自平面化的介电材料,如通过分配(dispensing)或制版(stenciling)过程而沉积。在另一示例中,在形成介电区域后,可采用研磨(grinding)、磨光(lapping)或抛光(polishing)过程对介电层90的外表面91进行处理,以平面化介电区域的外表面。介电区域90可沉积为,使得第一电极63和第二电极73在介电区域的外表面91暴露。
图3A和图3B示出图1至图2E中元器件的变例,具有替代的电极布置。除了元器件110包括四个电极以外,元器件110与上述的元器件10类似。第一导电板161和第二导电板162可与在基板120的第一表面121暴露的第一电极163和第二电极164连接,第一电极和第二电极可与第一电位连接。第一对板160可具有在第一电极163和第二电极164的位置之间延伸的长尺寸L1。第三导电板171和第四导电板172可与在基板120的第一表面121 暴露的第三电极173和第四电极174连接,第三电极和第四电极可与第二电位连接。第二对板170可具有在第三电极173和第四电极174的位置之间延伸的长尺寸L2。
图4示出了图3A和图3B中元器件的变例,具有替代的布置。除了元器件110′在复数个开口130a、130b(统称开口130)上延伸以外,元器件110′与上述的元器件110类似。第一对板160′和第二对板170′中每个都沿每个开口130的内表面131和下表面132 延伸、并沿每个开口之间基板120的第一表面121的部分123延伸。
第三导电板171′和第四导电板172′可与在基板120的第一表面121暴露的第三电极173′和第四电极174′连接,第三电极和第四电极可与第二电位连接。第二对板170′可具有在第三电极173′和第四电极174′的位置之间、横过开口130a、130b并横过位于开口130之间基板120的部分123而延伸的长尺寸L2′。
与图3A和图3B所示的元器件110类似,第一电极和第二电极可能在图4所示的侧剖视图中不可见,因为沿基本垂直于第二对板170′的长尺寸L2′的方向,第一对板160′可具有在第一电极和第二电极的位置之间延伸的长尺寸。
参照图5A和图5B,根据本发明实施例的元器件210包括基板220和与基板形成接触的电容器240。基板220具有从第一表面221向下部分地穿过基板、朝与第一表面相对的第二表面222延伸的开口230。电容器240包括覆盖开口230内表面231的绝缘介电层 250、覆盖绝缘介电层的第一导电板260、第二导电板270、及使第一板与第二板相互分隔开的电容器介电层280。可选择地,介电区域(未示出)可至少在开口230内覆盖板260、270 和介电层250、280。优选地,沿基板220第一表面221的方向,开口230具有大于5微米的宽度W。
在这个实施例中,第一板260可与在基板220的第一表面221暴露的第一电极263和第二电极264连接,第一电极和第二电极可与第一电位连接。第二板270可与在基板220的第一表面221暴露的第三电极273和第四电极274连接,第三电极和第四电极可与第二电位连接。第一板260具有在第一电极263和第二电极264的位置之间延伸的长尺寸L3。第二板270可具有在第三电极273和第四电极274的位置之间延伸的长尺寸L4。
图5C示出了图5A和图5B中元器件的变例,具有替代的布置。除了第一板260′与基板220形成接触,使得第一板接地至基板以外,元器件210′与上述的元器件210类似。在图5C所示的实施例中,没有在第一板206′与内表面231及下表面232之间延伸的绝缘介电层。通过电容器介电层280′,第一板260′和第二板270′可相互分隔开并绝缘。
图6A和图6B示示了图5C中元器件的变例,具有替代的布置。除了第一板260″为基板220″的导电部分、从开口230的内表面231和/或下表面232向内延伸以外,元器件 210″与上述的元器件210′类似。在图6A和图6B所示的实施例中,第一板260″可通过掺杂基板220″临近开口230的内表面231和/或下表面232的部分而形成。在特定实施例中,例如,由如硅等半导体制成的基板220″,可用硼或砷掺杂,以生成第一导电板 260″。第一板260″和第二板270″可通过电容器介电层280″相互分隔开并绝缘。
参照图7A,根据本发明实施例的元器件310包括,基板320和与基板形成接触的电容器340。基板320具有贯穿基板在平坦的第一表面321和与第一表面相对的平坦的第二表面322之间延伸的贯通开口330。电容器340包括覆盖开口330内表面331及第一表面321 和第二表面322一部分的绝缘介电层350,第一对导电板360、第二对导电板370及使板 360、370中每个板与至少一个相邻板分隔开的复数个电容器介电层380。至少在开口330 内,介电区域390覆盖板360、370和介电层350、380。
基板320与参照图1至图2E在上文所述的基板20类似。元器件310可包括与基板320形成接触、并在基板的第一表面321和/或第二表面322暴露的一个或多个电容器340。尽管在图中没有特别地示出,基板320内的有源半导体器件可与电容器340导电连接。每个电容器340可至少部分地在一个或多个贯通开口330内形成。
贯通开口330可具有任意俯视形状,例如包括,圆形(如图7B所示)、椭圆形、方形、矩形(即图20C所示的通道形状)或图20A、图20B及图20D所示的其他形状。在一些示例中,贯通开口330可具有任意三维形状,例如包括,圆柱体、立方体、棱柱或截头圆锥形状,及其他。
贯通开口330的内表面331可从第一表面321以任意角度穿过基板320而延伸。优选地,内表面331从第一表面321以相对于由第一表面所限定的水平面大约90度的角度延伸。在内表面331与第一表面321及第二表面322相交的位置,贯通开口330具有圆角边缘 333,但在其他实施例中,边缘333可替代地为倒角或基本为直角。内表面331可具有恒定的斜度或变化的斜度。例如,当内表面331朝第二表面322进一步深入时,内表面331相对于由第一表面321所限定的水平面的角度或斜度的绝对值可减小(即正、负幅度变小)。
与图1所示的绝缘介电层50类似,绝缘介电层350覆盖贯通开口330的内表面331及第一表面321和第二表面322的一部分,以对于基板320和导电板360、370提供良好的介电隔离。
第一对导电板360包括覆盖绝缘介电层350的第一板361和覆盖第一板且与第一板电连接的第二板362。第一板361和第二板362可每个都与在基板320的第一表面321暴露的第一电极363和第二电极364连接,第一电极和第二电极可与第一电位连接。
第二对导电板370包括覆盖第一板361的第三板371和覆盖第二板362且与第三板电连接的第四板372。第三板371和第四板372可每个都与在基板320的第二表面322暴露的第三电极373和第四电极374连接,第三电极和第四电极可与第二电位连接。
复数个电容器介电层380使板360、370中每个板与至少一个相邻板分隔开。在图7A所示的实施例中,电容器介电层380中的第一电容器介电层381覆盖第一板361、并在第一板和第三板371之间延伸。电容器介电层380中的第二电容器介电层382覆盖第三板371、并在第三板与第二板362之间延伸。电容器介电层380中的第三电容器介电层383覆盖第二板362、并在第二板与第四板372之间延伸。
与图1所示的介电区域90类似,介电区域390至少在贯通开口330内覆盖板360、370和介电层350、380。对于基板320,介电区域390可提供良好的介电隔离。
如图7A所示,介电区域390的第一外表面391位于由基板320的主表面321所限定的平面的上方,介电区域的第二外表面392位于由基板320的第二表面322所限定的平面的上方。在其他实施例中(未示出),介电区域390的第一表面391和第二表面392可分别位于由基板320的第一表面321和第二表面322所限定的平面上,或者介电区域的外表面可凹陷而低于由基板的第一表面和第二表面所限定的平面。
如图7A所示,电容器340具有在第一表面321暴露、并与第一对板360连接的第一电极363和第二电极364,及在第二表面322暴露、并与第二对板370连接的第三电极373 和第四电极374,第一电极和第二电极可与第一电位连接,第三电极和第四电极可与第二电位连接。
在特定实施例中,如图7B所示,电容器340可进一步包括在第一表面321暴露、并与第二对板370连接的第五电极375和第六电极376,第五电极和第六电极可与第二电位连接,从而第二对板与在第一表面321和第二表面322中每个上暴露的分隔开的一对电极连接。电容器340可进一步包括在第二表面322暴露、并与第一对板360连接(以与图7B所示类似布置)的第七电极和第八电极(未示出),第七电极和第八电极可与第一电位连接,从而第一对板可与在第一表面321和第二表面322中每个上暴露的分隔开的一对电极连接。
在第一表面321,第一对板360可具有沿第一表面在第一电极363和第二电极364的位置之间延伸的长尺寸L5,且第二对板370可具有沿第一表面在第五电极375和第六电极376的位置之间延伸的长尺寸L6,长尺寸L5、L6大致相互垂直。在第二表面322,第二对板370可具有沿第二表面在第三电极373和第四电极374的位置之间延伸的长尺寸L7,第一对板360可具有沿第二表面在第七电极和第八电极的位置之间延伸、并与长尺寸L7大致垂直的长尺寸(未示出,但与图7B所示的长尺寸L6类似)。
如图7A和图7B所示,元器件310包括与基板320形成接触、并穿过贯通开口330 的单个电容器340,从而第一对板360和第二对板370围绕贯通开口的内表面331延伸。例如,开口330具有圆形或椭圆形横截面,第一对板360和第二对板370可具有围绕开口330 而延伸的环形形状。
在特定实施例中,元器件310可包括独立的第一电容器和第二电容器340,每个电容器包含各自的元器件区域A或B,绝缘介电区域390在二者之间延伸。在具有两个独立电容器的这种元器件中,第一电容器的板360、370可与第二电容器的板360、370通过在两个电容器之间延伸的绝缘间隙而分隔开。例如,这种双电容器的元器件可具有根据图20A至图 20C中一个的顶面视图,其中位于开口相对侧的第一电容器与第二电容器之间具有间隙(间隙的精确位置在图7A中不可见)。
现在参照图8A至图8F,描述元器件310(图7A至图7B)的制造方法。如图8A所示,可形成贯穿基板厚度从第一表面321向第二表面322延伸、或从第二表面向第一表面延伸的贯通开口330。贯通开口330可采用参照图2A在上文所述类似的方法形成。
此后,如图8B所示,在贯通开口330的内表面331及基板320的第一表面321和第二表面322的一部分上形成绝缘介电层350。绝缘介电层350可采用参照图2B在上文所述类似的方法形成。
此后,如图8C所示,可至少在贯通开口330内,形成覆盖绝缘介电层350的第一导电板361,使得第一导电板的轮廓与内表面331及第一表面321和第二表面322的一部分的轮廓一致。第一板361可采用参照图2C在上文所述类似的方法形成。
此后,如图8D所示,可形成覆盖第一导电板361的第一电容器介电层381,并可形成覆盖第一电容器介电层的第三导电板371。第一电容器介电层381可采用参照绝缘介电层50(图2B)在上文所述类似的方法形成。第三导电板371可采用参照第一导电板61(图 2C)在上文所述类似的方法形成。从图8E(与图8D对应的一种可能实施例的顶面视图) 可以看出,内表面331具有圆形横截面,第一板361和第三板371可形成为具有围绕内表面 331的环形形状。
图8F示出了图8D中部分形成的元器件的变例,在第二表面322具有替代的电容器布置。在图8E中可见的元器件310′的截面图中,第一导电板361′越过第一电容器介电层381′的外侧边缘384′、385′而延伸,第一电容器介电层覆盖相应的第一表面321和第二表面322。第三导电板371′没有越过外侧边缘384′、385′延伸,使得第一板361′沿第一表面321延伸的长尺寸L5′与沿第二表面322延伸的长尺寸L8,可基本设置在同一竖直面内。在此实施例中,与第一对板连接的第一电极、第二电极、第七电极和第八电极,可设置在同一竖直面内。
此后,再次参照图7A,可形成覆盖第三导电板371的第二电容器介电层382、覆盖第二电容器介电层的第二导电板362、覆盖第二导电板的第三电容器介电层383、及覆盖第三电容器介电层的第四导电板372。第二电容器介电层382和第三电容器介电层383可采用参照绝缘介电层50(图2B)在上文所述类似的方法形成。第二导电板362和第四导电板 372可采用参照第一导电板61(图2C)在上文所述类似的方法形成。
此后,介电区域390可形成在贯通开口330的内部,并部分地覆盖第一表面321和第二表面322。介电区域390可包括无机材料、聚合物材料或二者。介电区域390可采用参照介电区域90(图1)在上文所述类似的方法形成。可沉积介电区域390,使得第一电极 363、第二电极364、第五电极375和第六电极376在介电区域的第一外表面391暴露,且第三电极373、第四电极374、第七电极和第八电极(图7A和图7B未示出)在第二外表面 392暴露。
参照图9,根据本发明实施例的元器件410包括,基板420和与基板形成接触的电容器440a、440b(统称电容器440)。基板420具有贯通开口430a、430b(统称贯通开口 430),穿过基板在平坦的第一表面421和与第一表面相对的平坦的第二表面422之间延伸。每个电容器包括绝缘介电层450、第一对导电板460、第二对导电板470及复数个电容器介电层480,绝缘介电层覆盖相应的贯通开口430的内表面431以及第一表面421和第二表面422的一部分,电容器介电层使板460、470中每个板与至少一个相邻板分隔开。至少在每个相应开口430内,介电区域490覆盖板460、470和介电层450、480。
基板420与参照图1至图2E在上文所述的基板20类似。每个贯通开口430与参照图7A至图8F在上文所述的贯通开口330类似。每个贯通开口430的内表面431可分别从第一表面421以任意角度穿过基板420延伸。优选地,内表面431从第一表面421以相对于由第一表面所限定的水平面大约为90度的角度延伸。在内表面431与第一表面421及第二表面422相交的位置,贯通开口430具有基本为直角的边缘433,但在其他实施例中,边缘 433可替代地为倒角或圆角。内表面431可具有恒定的斜度或变化的斜度。例如,当内表面 431进一步朝第二表面422深入时,内表面431相对于由第一表面421所限定的水平面的角度或斜度的绝对值可减小(即正、负幅度变小)。
与图1所示的绝缘介电层50类似,每个绝缘介电层450覆盖相应贯通开口430的内表面431及第一表面421和第二表面422一部分,以对于基板420和导电板460、470提供良好的介电隔离。
第一对导电板460包括覆盖绝缘介电层450的第一板461和覆盖第一板的第二板462。在基板420的第一表面421,第一板461可与在第一表面暴露的第一电极463a和第二电极464a连接,第一电极和第二电极可与第一电位连接。第二板462可与在第一表面421 暴露、并可与第一电位连接的第三电极463b和第四电极464b连接。在基板420的第二表面422,第一板461还可与在第二表面暴露的第五电极465a和第六电极466a连接,第五电极和第六电极可与第一电位连接。第二板462还可与在第二表面422暴露、并可与第一电位连接的第七电极465b和第八电极466b连接。
尽管在图9中没有示出,例如通过第一电极463a和第三电极463b接合而成为单个电极、和/或通过第二电极464a和第四电极464b接合在一起而成为单个电极,和/或通过第五电极465a和第七电极465b接合在一起而成为单个电极,和/或通过第六电极466a和第八电极466b接合在一起而成为单个电极,第一对导电板460可相互电连接。
第二对导电板470包括覆盖第一板461的第三板471和覆盖第二板462的第四板472。在基板420的第一表面421,第三板471可与在第一表面暴露的第九电极473a和第十电极474a连接,第九电极和第十电极可与第二电位连接。第四板472可与在第一表面421 暴露、并可与第二电位连接的第十一电极473b和第十二电极474b连接。在基板420的第二表面422,第三板471还可与在第二表面暴露的第十三电极475a和第十四电极476a连接,第十三电极和第十四电极可与第二电位连接。第四板472还可与在第二表面422暴露、并可与第二电位连接的第十五电极475b和第十六电极476b连接。
尽管在图9中没有示出,例如通过第九电极473a和第十一电极473b接合而成为单个电极、和/或通过第十电极474a和第十二电极474b接合在一起而成为单个电极、和/或通过第十三电极475a和第十五电极475b接合在一起而成为单个电极、和/或通过第十四电极476a和第十六电极476b接合在一起而成为单个电极,第二对导电板470可相互电连接。
复数个电容器介电层480可使板460、470中每个板与至少一个相邻板分隔开。电容器介电层480中的第一电容器介电层481覆盖第一板461,并在第一板与第三板471之间延伸。电容器介电层480中的第二电容器介电层482覆盖第三板471,并在第三板与第二板 462之间延伸。电容器介电层480中的第三电容器介电层483覆盖第二板462,并在第二板与第四板472之间延伸。
与图1所示的介电区域90类似,至少在相应贯通开口430内,每个介电区域490覆盖板460、470和介电层450、480。对于基板420,每个介电区域490可提供良好的介电隔离。
与图8E所示的元器件310′类似,第一导电板461越过第一电容器介电层481覆盖第一表面421的外侧边缘484a、484b而延伸,且第一导电板越过第一电容器介电层481覆盖第二表面422的外侧边缘485a、485b而延伸。第三导电板471没有越过外侧边缘484a、 484b、485a、485b而延伸,使得第一板461沿第一表面421延伸的长尺寸L9与沿第二表面 422延伸的长尺寸L10可基本位于同一竖直面。类似地,第二导电板462、第三导电板471 和第四导电板472中每个都越过相应的覆盖介电层482、483或覆盖介电区域490的相应外侧边缘而延伸,使得每个板沿第一表面和第二表面延伸的长尺寸可大约位于同一竖直平面内。在这种实施例中,与第一对板连接的第一电极463a至第八电极466b,和/或与第二对板连接的第九电极473a至第十六电极476b,可位于同一竖直面内。替代地,相对于第一电极至第十六电极以外的其他任意电极,第一电极至第十六电极463a~466b、473a~476b中任意或每个都可位于单独的竖直面内。
如图9所示,元器件410包括与基板420形成接触、并穿过相应贯通开口430a、 430b的一个电容器440a和一个电容器440b,从而每个电容器的第一对板460和第二对板 470围绕相应贯通开口的内表面431而延伸。例如,开口430具有圆形或椭圆形的横截面,第一对板460和第二对板470可具有围绕开口430延伸的环形形状。
在特定实施例中,元器件410可包括穿过单个贯通开口430a而延伸的独立的第一电容器和第二电容器440a,每个电容器包含元器件的相应区域C或D,绝缘介电区域490在二者之间延伸。在具有穿过单个贯通开口430a而延伸的两个独立电容器的这种元器件中,通过在两个电容器之间延伸的绝缘间隙,第一电容器的板460、470可与第二电容器的板 460、470分隔开。例如,这种双电容元器件可具有根据图20A至图20C中一个的顶部视图,其中位于开口330a相对侧的第一电容器与第二电容器之间具有间隙(间隙的确切位置在图9中不可见)。
现在参照图10A至图10G,描述元器件410(图9)的制造方法。如图10A所示,贯通开口430a和430b可形成为贯穿基板420的厚度从第一表面421朝第二表面422、或从第二表面朝第一表面延伸。贯通开口430可采用与参照图2A在上文所述类似的方法而形成。
此后,如图10B所示,在每个贯通开口430的内表面431、基板420的第一表面421 和第二表面422的一部分上,包括沿第一表面和第二表面在贯通开口430a、430b之间的部分423、424,形成绝缘介电层450。绝缘介电层450可采用参照图2B在上文所述类似的方法形成。
此后,如图10C所示,可至少在贯通开口430内形成覆盖绝缘介电层450的第一导电板461,使得第一板的轮廓与内表面431及第一表面421和第二表面422的一部分的轮廓一致。第一板461可采用参照图2C在上文所述类似的方法形成。
此后,如图10D所示,可形成覆盖第一导电板461的第一电容器介电层481。第一电容器介电层481可采用参照绝缘介电层50(图2B)在上文所述类似的方法形成。此后,如图10E所示,可形成覆盖第一电容器介电层481的第三导电板471。第三导电板471可采用参照第一导电板61(图2C)在上文所述类似的方法形成。
此后,如图10F所示,可形成覆盖第三导电板471的第二电容器介电层482、覆盖第二电容器介电层的第二导电板462、覆盖第二导电板的第三电容器介电层483、及覆盖第三电容器介电层的第四导电板472。第二电容器介电层482和第三电容器介电层483可采用参照绝缘介电层50(图2B)在上文所述类似的方法形成。第二导电板462和第四导电板472 可采用参照第一导电板61(图2C)在上文所述类似的方法形成。
此后,如图10G所示,可通过从第一板460、第二板470和介电层450、480去除部分材料,而暴露第一电极至第十六电极463a~466b、473a~476b(或第一板460和第二板 470的可与各电极连接的外侧边缘)。例如,在材料需要保留的部分处形成掩模层后,通过选择性蚀刻第一板460、第二板470和介电层450、480,而去除目标部分的材料。可替代地,目标部分的材料可采用参照从基板20去除材料(图2A)在上文所述类似的方法而去除。在优选实施例中,第一电极至第十六电极463a~466b、473a~476b可分别相对于正面 421和背面422以0度与90度之间的角度α暴露,例如,大约为45度。在角度α为45度的示例中,第一电极至第十六电极463a~466b、473a~476b中每个都可具有背对相应的第一表面421或第二表面422的暴露外表面401。
此后,再次参照图9,介电区域490可形成在每个贯通开口430内,并部分地覆盖第一表面421和第二表面422。介电区域490可包括无机材料、聚合物材料、或二者。介电区域490可采用参照介电区域90(图1)在上文所述类似的方法形成。介电区域490可沉积为,使得第一电极463a至第四电极464b、第九电极473a至第十二电极474b可在介电区域的第一外表面491暴露,而第五电极465a至第八电极466b、第十三电极475a至第十六电极 476b可在第二外表面492暴露。
参照图11,根据本发明实施例的元器件510包括基板520和与基板形成接触的电容器540a、540b(统称电容器540)。基板520具有穿过基板在平坦的第一表面521和与第一表面相对的平坦的第二表面522之间延伸的贯通开口530a、530b(统称贯通开口530)。每个电容器540都包括绝缘介电层550、第一对导电板560、第二对导电板570及复数个电容器介电层580,绝缘介电层550覆盖相应开口530的内表面531、第一表面521和第二表面 522的一部分,电容器介电层580使板560、570中每个板都与至少一个相邻板分隔开。介电区域590占据每个相应开口530内没有被板560、570和介电层550、580占据的剩余容积。
基板520、每个贯通开口530、每个贯通开口的内表面531、绝缘介电层550及复数个电容器介电层580,都与参照图9至图10G在上文所述的元器件410的相应元件类似。
第一对导电板560包括在相应开口530内覆盖绝缘介电层550的第一板561和覆盖第一板的第二板562。在基板520的第一表面521,第一对板560可与在第一表面暴露的单个的第一电极563连接,第一电极可与第一电位连接。可选择地,第一电极563可为在第一表面暴露的复数个电极,使得除了用于与电容器540外部的另一元件互连而暴露的部分之外,第一电极在内表面531之间延伸的其他部分,可被介电层覆盖。
第二对导电板570可包括覆盖第一板561的第三板571和覆盖第二板562的第四板572。在基板520的第二表面522,第二对板570可与在第二表面暴露的单个第二电极573 连接,第二电极可与第二电位连接。可选择地,第二电极573可为在第二表面暴露的复数个电极,使得除了用于与电容器540外部的另一元件互连而暴露的部分之外,第二电极在内表面531之间延伸的其他部分,可被介电层覆盖。
每个介电区域590占据相应开口530内没有被板560、570和介电层550、580占据的剩余容积。在第四板572与第一电极563之间,每个介电区域590可提供良好的介电隔离。
元器件510进一步包括复数个介电部分593a、593b(统称介电部分593),每个介电部分593a在相应第一板560的各远端边缘569与第二电极573之间延伸,且每个介电部分593b在相应第二板570的各远端边缘579与第一电极563之间延伸。
在一个实施例中,开口530具有圆形或椭圆形的横截面,第一对板560和第二对板570可具有围绕相应开口延伸的环形形状。在特定实施例中,元器件510可包括两组穿过单个贯通开口530a而延伸的第一对板560和第二对板570,每组的第一对板和第二对板包含元器件相应的区域E或F,绝缘介电区域590在二者之间延伸。
现在参照图12A至图12D,描述元器件510(图11)的制造方法。元器件510的制造方法可参照图10A至图10F所示的元器件410在上文所述的步骤而开始。此后,如图 12A所示,第一对板560和第二对板570,介电层550、580,及介电区域590可相对于基板 520的第一表面521和第二表面522而平面化。例如,可对第一表面521及第二表面522采用研磨、磨光、抛光、或其组合的过程,以使元器件510平面化。
此后,如图12B所示,可通过从第一对板和第二对板去除邻近相应的第二表面和第一表面的部分材料,使第一对板560的远端边缘569和第二对板570的远端边缘579,可部分地凹陷而低于由基板520相应的第二表面522和第一表面521所限定的平面,从而形成在远端边缘569、579与相应的第二表面和第一表面之间延伸的复数个凹陷594。例如,可通过选择性蚀刻第一板560和第二板570,去除目标部分的材料。可替代地,目标部分的材料可采用参照从基板20去除材料(图2A)在上文所述类似的方法而去除。
第一对板560的远端边缘569可凹陷而低于第二表面522,使得第一对板与随后在第二表面形成的第二电极573(图11)不接触,而且第二对板570的远端边缘579可凹陷而低于第一表面521,使得第二对板与随后在第一表面形成的第一电极563(图11)不接触。
此后,如图12C所示,可在各凹陷594内形成介电部分593,且介电部分可相对于基板520的第一表面521和第二表面522平面化。例如,可对第一表面521和第二表面522采用研磨、磨光、抛光、或其组合的过程,以使介电部分593平面化。替代地,可采用自平面化介电材料,以形成介电部分593。
此后,如图12D所示,在图12A所示的步骤中已去除的绝缘介电层550的部分可在基板520第一表面521和第二表面522的部分上再次形成,包括沿第一表面和第二表面位于贯通开口530a、530b之间的部分523、524。例如,可采用参照图2B在上文所述类似的方法,形成绝缘介电层550的这些部分。
此后,再次参照图11,可分别在基板520的第一表面521和第二表面522上形成第一电极563和第二电极573。第一电极563可第一表面521上形成,使得第一电极与第一对板560连接,但通过复数个介电部分593b,第一电极与第二对板570的远端579分隔开。第二电极573可第二表面522上形成,使得第二电极与第二对板570连接,但通过复数个介电部分593a,第二电极与第一对板560的远端569分隔开。第一电极563和第二电极573 中每个都可形成为,使得在各贯通开口530a、530b之间,它们至少部分地覆盖基板520的部分523、524。例如,采用参照图2C在上文所述类似的方法,可形成第一电极563和第二电极573。
参照图13,根据本发明实施例的元器件610包括,基板620和与基板形成接触的电容器640。基板620具有穿过基板在平坦的第一表面621和与第一表面相对的平坦的第二表面622之间延伸的贯通开口630。电容器640包括绝缘介电层650、第一导电元件660和第二导电元件670(或第一金属元件和第二金属元件)、及电容器介电层680,绝缘介电层 650覆盖开口630的基板边界表面631(或内表面)及第一表面621和第二表面622的一部分,电容器介电层680使第一导电元件与第二导电元件分隔开,并具有起伏的形状。
基板620、贯通开口630、贯通开口的基板边界表面631(或内表面)、及绝缘介电层650与参照图9至图10G在上文所述的元器件410的相应元件类似。
第一导电元件660包括在开口630内覆盖绝缘介电层650的第一复数个竖直延伸的板661。在基板620的第一表面621,第一复数个板660可与在第一表面暴露的单个第一电极663连接,第一电极可与第一电位连接。沿第一表面621的方向,每个第一板661可具有至少为5微米的宽度。可选择地,第一电极663可为在第一表面暴露的复数个电极,使得除了用于与电容器640外部的另一元件互连而暴露的部分之外,第一电极在复数个电极之间延伸的其他部分,可被介电层覆盖。
第二导电元件670包括第二复数个竖直延伸的板671,每个第二板在相邻的第一板661之间延伸。在基板620的第二表面622,第二复数个板671可与在第二表面暴露的单个第二电极673连接,第二电极可与第二电位连接。沿第一表面621的方向,每个第二板671 可具有至少为5微米的宽度。可选择地,第二电极673可为在第二表面暴露的复数个电极,使得除了用于与电容器640外部的另一元件互连而暴露的部分之外,第二电极在复数个电极之间延伸的其他部分,可被介电层覆盖。
电容器介电层680可使第一导电元件660和第二导电元件670相互分隔开并绝缘。至少在开口630内,电容器介电层680可具有起伏的形状。在本文中应用的,电容器介电层具有“起伏”的形状,指的是介电层具有波浪式的形状,使得与波动方向(如图13所示的“X”方向)平行的假想线601,至少与介电层相交三次。在特定实施例中,电容器介电层 680(及本文描述的其他起伏的介电层)起伏的第一表面636和起伏的第二表面638中每个表面,沿各表面具有的长度,至少为第一表面631与第二表面632之间的开口630高度H 的三倍。
在一个实施例中,开口630具有圆形或椭圆形的横截面,第一复数个板661和第二复数个板671可具有在开口630内延伸的环形形状。在特定实施例中,开口630具有方形或矩形的横截面形状,第一复数个板661和第二复数个板671可具有基本相互平行、并与开口630的基板边界表面631平行而延伸的平面形状。
现在参照图14A至图14G,描述元器件610(图13)的制造方法。如图14A所示,可从基板620的第一表面621去除材料,以形成从第一表面朝第二表面622延伸的复数个第一开口634,第一开口限定了起伏的内表面635和基板边界表面631。基板边界表面631限定了第一开口634内后来将形成贯通开口630(图13)边界的暴露表面的部分。第一开口 634可采用参照图2A在上文所述类似的方法形成。
此后,如图14B所示,可形成绝缘介电层650和电容器介电层680。绝缘介电层650形成为,覆盖基板边界表面631和第一表面621的一部分,而电容器介电层680形成为,覆盖起伏的内表面635。电容器介电层680具有背对内表面635的起伏的第一表面636。介电层650、680可采用参照图2B在上文所述类似的方法形成。在特定实施例中,例如,介电层650、680可在单个形成过程中由相同介电材料制成。在另一实施例中,例如,介电层 650、680可在各自的形成过程中由不同介电材料制成。
此后,如图14C所示,可形成覆盖起伏的第一表面636、并延伸至每个第一开口634内的第一导电元件660。第一导电元件660可包括第一复数个竖直延伸的板661和第一电极663,第一电极在第一表面621暴露。第一导电元件660可采用参照图2C在上文所述类似的方法形成。
此后,如图14D所示,第一表面621与第二表面622之间的基板620厚度可缩减,从而暴露第一复数个板661的远端边缘669。可采用对第二表面622研磨、磨光、抛光、或其组合的过程,使基板620的厚度缩减。在这个步骤中,作为示例,基板620的初始厚度 T1(图14C所示)可从约700微米缩减至约130微米或更小的厚度T2(图14D所示)。
此后,如图14E所示,除了第二表面上需要形成复数个第二开口637(图14F)的部分以外,可形成覆盖第二表面622其他部分的绝缘介电层650的附加部分651。绝缘介电层 650的附加部分651可采用参照图2B在上文所述类似的方法形成。
此后,如图14F所示,可从基板620的第二表面622去除材料,以暴露电容器介电层680的起伏第二表面638,从而形成从第二表面朝第一表面621延伸的复数个第二开口 637。第二开口637可采用参照图2A在上文所述类似的方法形成。
此后,如图14G所示,可形成覆盖第一复数个板661的远端边缘669的电容器介电层680的附加部分681。介电层680的附加部分可采用参照图2B在上文所述类似的方法形成。
此后,再次参照图13,可形成覆盖电容器介电层680的第二表面638、并延伸至每个第二开口637内的第二导电元件670。第二导电元件670可包括第二复数个竖直延伸的板671和第二电极673,第二电极在第二表面622暴露。第二导电元件670可采用参照图2C 在上文所述类似的方法形成。
图15示出了图13中元器件的变例,具有替代的布置。除了元器件610′包括的第一导电元件660′具有第一复数个竖直延伸板661′,而第一复数个板中每个都具有呈圆角的、且低于第二表面622而凹陷的远端边缘669′之外,元器件610′与上述的元器件610 类似。
现在参照图16A至图16D,描述元器件610′(图15)的制造方法。元器件610′的制造方法可以参照图14A至图14C所示元器件610在上文所述的步骤而开始。此后,如图 16A所示,第一表面621与第二表面622之间的基板620厚度可缩减。但是,第一复数个板 661′的远端边缘669′没有暴露,从而基板的部分624仍保留在第一复数个板的远端边缘与第二表面622之间。可采用对第二表面622研磨、磨光、抛光、或其组合的过程,使基板 620的厚度缩减。在这个步骤中,作为示例,基板620的初始厚度T1(图14C)可从约700 微米缩减至约130微米或更小的厚度T3(图16A所示)。
此后,如图16B所示,可在基板620第二表面622需要保留第二表面剩余部分的位置涂敷掩模层626。例如,可为如光致抗蚀剂层等光致成像层的掩模层626,可沉积并图案化,以只覆盖部分的第二表面622。
此后,如图16C所示,可从基板620的第二表面622去除材料,以暴露电容器介电层680′的起伏第二表面638′,从而形成从第二表面朝第一表面621延伸的复数个第二开口637′。第二开口637′可采用参照图2A在上文所述类似的方法形成。
此后,如图16D所示,可去除掩模层626,并可形成绝缘介电层650′的附加部分651′,其覆盖第二表面622和基板边界表面631的暴露部分631′。绝缘介电层650′的附加部分651′可采用参照图2B在上文所述类似的方法形成。
此后,再次参照图15,可形成覆盖电容器介电层680′的第二表面638′、并延伸至每个第二开口637′内的第二导电元件670′。第二导电元件670′可包括第二复数个竖直延伸板671′和第二电极673′,第二电极可在第二表面622暴露。第二导电元件670′可采用参照图2C在上文所述类似的方法形成。
图17示出了图13中元器件的另一变例,具有替代的布置。除了元器件610″包括的第一导电元件660″和第二导电元件670″(或第一金属元件和第二金属元件)具有与电容器介电层680″的表面轮廓一致的表面,而介电区域690a、690b(统称介电区域690)填充开口630″内没有被第一导电元件、第二导电元件和电容器介电层占据的部分以外,元器件 610″与上述的元器件610类似。
第一导电元件660″具有第一表面661″,其覆盖并与电容器介电层680″的起伏第一表面636″的轮廓一致。第一介电区域690a填充开口630″的没有被第一导电元件、第二导电元件和电容器介电层占据的部分,从而第一介电区域使第一导电元件660″的第一部分662a″与其相邻的第二部分662b″分隔开,第二部分662b″基本与第一部分平行。在基板 620的第一表面621,第一导电元件660″可与在第一表面暴露的第一电极663″和第二电极 664″连接,第一电极和第二电极可与第一电位连接。
第二导电元件670″具有第二表面671″,其覆盖并与电容器介电层680″的起伏第二表面638″的轮廓一致。第二介电区域690b填充开口630″的没有被第一导电元件、第二导电元件和电容器介电层占据的部分,从而第二介电区域使第二导电元件670″的第一部分672a″与其相邻的第二部分672b″分隔开,第二部分672b″基本与第一部分平行。在基板 620的第二表面622,第二导电元件670″可与在第二表面暴露的第三电极673″和第四电极 674″连接,第三电极和第四电极可与第二电位连接。
参照图18,根据本发明实施例的电容器结构710包括,基板720和与基板形成接触的第一电容器740a和第二电容器740b(统称电容器740)。基板720具有穿过基板在平坦的第一表面721和与第一表面相对的平坦的第二表面722之间延伸的贯通开口730。电容器结构710进一步包括,在第一电容器740a与第二电容器740b之间延伸的绝缘介电层750,其覆盖开口730的基板边界表面731及第一表面721和第二表面722的一部分。
第一电容器740a包括第一导电元件760和第二导电元件761(或第一金属元件和第二金属元件),电容器介电层780a在二者之间延伸。第二电容器740b包括第三导电元件 770和第四导电元件771(或第三金属元件和第四金属元件),电容器介电层780b在二者之间延伸。第一介电区域790a和第二介电区域790b(统称介电区域790)占据开口730内没有被导电元件760、761、770、771和介电层750、780a、780b占据的剩余容积。
基板720、贯通开口730和贯通开口的基板边界表面731(或内表面),与参照图9 至图10G在上文所述的元器件710的相应元件类似。
至少在开口730内,绝缘介电层750可使第一电容器740a与第二电容器740b相互分隔开并绝缘。在特定实施例中,至少在开口730内,绝缘介电层750可使第一导电元件760 与第三导电元件770相互分隔开并绝缘。至少在开口730内,绝缘介电层750可具有起伏的形状。
在开口730内,第一导电元件760和第二导电元件761覆盖绝缘介电层750的起伏第一表面736。至少在开口730内,第一电容器介电材料780a可使第一导电元件760与第二导电元件761相互分隔开并绝缘。在基板720的第一表面721,第一导电元件760可与在第一表面暴露的第一电极763a和第二电极763b连接,第一电极和第二电极可与第一电位连接。在基板720的第一表面721,第二导电元件761可与在第一表面暴露的第三电极764a 和第四电极764b连接,第三电极和第四电极可与第二电位连接。第一介电区域790a填充开口730内没有被导电元件和介电层占据的部分,从而第一介电区域使第二导电元件761的第一部分762a与其相邻的第二部分762b分隔开,第二部分762b基本与第一部分平行。
在开口730内,第三导电元件770和第四导电元件771覆盖绝缘介电层750的起伏第二表面738。至少在开口730内,第二电容器介电层780b可使第三导电元件770与第四导电元件771相互分隔开并绝缘。在基板720的第二表面722,第三导电元件770可与在第二表面暴露的第五电极773a和第六电极773b连接,第五电极和第六电极可与第三电位连接。在基板720的第二表面722,第四导电元件771可与在第二表面暴露的第七电极774a 和第八电极774b连接,第七电极和第八电极可与第四电位连接。第二介电区域790b填充开口730内没有被导电元件和介电层占据的部分,从而第二介电区域使第四导电元件771的第一部分772a与其相邻的第二部分772b分隔开,第二部分772b基本与第一部分平行。
现在参照图19A至图19M,描述元器件710(图18)的制造方法。如图19A所示,可从基板720的第一表面721去除材料,以形成从第一表面朝第二表面722延伸的复数个第一开口734,第一开口限定起伏的内表面735和基板边界表面731(与图14A类似)。第一开口734可采用参照图2A在上文所述类似的方法形成。
此后,如图19B所示,可形成覆盖起伏内表面735、基板边界表面731和第一表面721一部分的绝缘介电层750。绝缘介电层750具有背对内表面735的起伏第一表面736。绝缘介电层750可采用参照图2B在上文所述类似的方法形成。
此后,如图19C所示,可形成覆盖绝缘介电层750的起伏的第一表面736、并延伸至每个第一开口734内的第一导电元件760。第一导电元件760可具有起伏的形状,并可限定与起伏的第一表面736轮廓一致的表面。第一导电元件760可采用参照图2C在上文所述类似的方法形成。第一导电元件760可与第一电极763a和第二电极763b连接,第一电极和第二电极在第一表面721暴露。
此后,如图19D所示,可形成覆盖第一导电元件760、并延伸至每个第一开口734内的第一电容器介电层780a。电容器介电层780a的外侧边缘781a、782a可形成为,使得第一导电元件760的端部760a、760b可越过外侧边缘781a、782a而横向延伸,从而端部760a、 760b可在第一表面721暴露,用于分别与第一电极763a和第二电极763b连接,或可分别用作第一电极和第二电极。第一电容器介电层780a可采用参照图2B在上文所述类似的方法形成。
此后,如图19E所示,可形成覆盖第一电容器介电层780a、并延伸至每个第一开口734内的第二导电元件761。第二导电元件761可具有起伏的形状。第二导电元件761可采用参照图2C在上文所述类似的方法形成。第二导电元件761可与第三电极764a和第四电极764b连接,第三电极和第四电极在第一表面721暴露。
此后,如图19F所示,第一介电区域790a可形成在每个第一开口734内,并部分地覆盖基板720的第一表面721。第一介电区域790a可采用参照介电区域90(图1)在上文所述类似的方法形成。第一介电区域790a可沉积为,使得第一电极763a、第二电极764a、第三电极763b和第四电极764b可在第一介电区域的外表面791a暴露。
此后,如图19G所示,在第一表面721与第二表面722之间的基板720厚度可缩减。但是,绝缘介电层750的起伏第二表面738没有暴露,从而基板的部分724仍保留在绝缘介电层与第二表面722之间。可采用研磨、磨光、抛光、或其组合的过程,使基板720的厚度缩减。在这个步骤中,作为示例,基板720的初始厚度T4(图19F所示)可从约700 微米缩减至约130微米或更小的厚度T5(图19G所示)。
此后,如图19H所示,以参照图16B在上文所述类似的方式,可在基板720的第二表面722的需要保留第二表面的剩余部分的位置施加掩模层726。
此后,图19I所示,可从基板720的第二表面722去除材料,以暴露绝缘介电层750的起伏的第二表面738,从而形成从第二表面朝第一表面721延伸的复数个第二开口737。第二开口737可采用参照图2A在上文所述类似的方法形成。
此后,如图19J所示,可去除掩模层726,并可形成绝缘介电层750的附加部分 751,其覆盖第二表面722和基板边界表面731的暴露部分731′(图19I)。绝缘介电层 750的附加部分751可采用参照图2B在上文所述类似的方法形成。
此后,如图19K所示,可形成覆盖绝缘介电层750起伏的第二表面738、并延伸至每个第二开口737内的第三导电元件770。第三导电元件770可具有起伏的形状,并可限定与起伏第二表面738轮廓一致的表面。第三导电元件770可采用参照图2C在上文所述类似的方法形成。第三导电元件770可与第五电极773a和第六电极773b连接,第五电极和第六电极在第二表面722暴露。
此后,如图19L所示,可形成覆盖第三导电元件770、并延伸至每个第二开口737内的第二电容器介电层780b。电容器介电层780b的外侧边缘781b、782b可形成为,使得第三导电元件770的端部770a、770b可越过外侧边缘781b、782b而横向延伸,从而端部 770a、770b可在第二表面722暴露,用于分别与第五电极773a和第六电极773b连接,或可分别用作第五电极和第六电极。第二电容器介电层780b可采用参照图2B在上文所述类似的方法形成。
此后,如图19M所示,可形成覆盖第二电容器介电层780b、并延伸至每个第二开口737内的第四导电元件771。第四导电元件771可具有起伏的形状。第四导电元件771可采用参照图2C在上文所述类似的方法形成。第四导电元件771可与第七电极774a和第八电极774b连接,第七电极和第八电极在第二表面722暴露。
此后,再次参照图18,第二介电区域790b可形成在每个第二开口737内,并部分地覆盖基板720的第二表面722。第二介电区域790b可采用参照介电区域90(图1)在上文所述类似的方法形成。第二介电区域790b可沉积为,使得第五电极773a、第六电极774a、第七电极773b和第八电极774b可在第二介电区域的外表面791b暴露。
图20A示出了可与图1和图7A所示的元器件对应的示例的俯视平面图。根据本发明实施例的电容器810包括,基板820和与基板形成接触的复数个电容器840。基板820包括从平坦的第一表面821向下延伸的复数个基本为圆形的开口830。每个电容器840包括第一对导电板860和第二对导电板870。至少在各开口830内,介电区域890覆盖板860、870。
在一个实施例中(例如,对应于图1所示的实施例),第一对板860可与在基板820的第一表面821暴露的第一电极863连接,第一电极可与第一电位连接。第二对板870可与在基板820的第一表面821暴露的第二电极873连接,第二电极可与第二电位连接。
在替代实施例(例如,对应于图7A所示的实施例)中,单个基本为圆形的贯通开口830′在基板820的第一表面821和与第一表面相对的第二平坦表面之间延伸,第一电容器840a和第二电容器840b可穿过该贯通开口830′而延伸。在这个实施例中,第一电容器 840a的第一对板860a可与在第一表面821暴露的第一电极863a连接,第二电容器840b的第二对板860b可与在第一表面821暴露的第二电极863b连接。第一电容器的第二对板可与在第二表面暴露的第二电极连接,第二电容器的第二对板可与在第二表面暴露的第二电极连接。
图20B示出了可与图3A和图7A所示的元器件对应的另一示例的俯视平面图。根据本发明实施例的电容器910包括,基板920和与基板形成接触的复数个电容器940。基板 920具有从平坦的第一表面921向下延伸的复数个基本为方形的开口930。每个电容器940 包括第一对导电板960和第二对导电板970。至少在各开口930内,介电区域990覆盖板960、970。
在一个实施例中(例如,对应于图3A所示的实施例),第一对板960可与在基板 920的第一表面921暴露的第一电极963和第二电极964连接,第一电极和第二电极可与第一电位连接。第二对板970可与在第一表面921暴露的第三电极973和第四电极974连接。
在一个实施例(例如,对应于图7A所示的实施例)中,第一对板960′可与在基板920的第一表面921暴露的第一电极963′和第二电极964′、及在与第一表面相对的基板第二平坦表面(图20B未示出)暴露的第三电极和第四电极连接,而第一电极、第二电极、第三电极和第四电极可与第一电位连接。第二对板970′可与在基板920的第一表面 921暴露的第五电极973′和第六电极974′、及在第二平坦表面暴露的第七电极和第八电极连接,而第五电极、第六电极、第七电极和第八电极可与第二电位连接。
图20C示出了可与图1和图7A所示元器件对应的示例的俯视平面图。根据本发明实施例的电容器1010包括,基板1020和与基板形成接触的复数个电容器1040。基板1020具有从平坦的第一表面1021向下延伸的复数个基本为矩形或通道形状的开口1030。每个电容器1040包括第一对导电板1060和第二对导电板1070。至少在各开口1030内,介电区域 1090覆盖板1060、1070。
在一个实施例中(例如,对应于图1所示的实施例),第一对板1060可与在基板1020的第一表面1021暴露的第一电极1063连接,第一电极可与第一电位连接。第二对板1070可与在基板1020的第一表面1021暴露的第二电极1073连接,第二电极可与第二电位连接。
在替代实施例(例如,对应于图7A所示的实施例)中,单个基本为矩形或通道形状的贯通开口1030′在基板1020的第一表面1021与第一表面相对的第二平坦表面之间延伸,第一电容器1040a和第二电容器1040b可穿过该贯通开口1030′而延伸。在该实施例中,第一电容器1040a的第一对板1060a可与在第一表面1021暴露的第一电极1063a连接,第二电容器1040b的第二对板1060b可与在第一表面1021暴露的第二电极 1063b连接。第一电容器的第二对板可与在第二表面暴露的第二电极连接,第二电容器的第二对板可与在第二表面暴露的第二电极连接。
图20D示出了可与图1、图3A、图7A、图11、图13和图15所示的元器件对应的另一示例的俯视平面图。根据本发明实施例的元器件1110包括,基板1120和与基板形成接触的复数个电容器1140。基板1120具有从平坦的第一表面1121向下延伸的复数个开口 1130。复数个开口1130可包括,具有正方形形状的开口1130a、具有圆形形状的开口 1130b、具有矩形形状的开口1130c及具有不规则形状的开口1130d、1130e。示例电容器 1140f可穿过复数个开口1130f而延伸。
上述的微电子组件可在不同的电子系统的构造中利用,如图21所示。例如,根据本发明进一步实施例的系统1200包括如上文所述的微电子组件1206与其他电子元器件1208和1210配合使用。在描述的示例中,元器件1208为半导体芯片,而元器件1210为显示屏,但任意其他元器件都可应用。当然,尽管为清楚图示起见,在图21中只描述了两个附加元器件,系统可包括任意数量的这种元器件。微电子组件1206可为上述的任意组件。在另一变例中,任意数量的这种微电子组件都可应用。
微电子组件1206和元器件1208、1210都安装至以虚线示意性地描绘的共同外壳1201内,且彼此电互连以形成所需的电路。在所示的示例性系统中,系统包括如柔性印刷电路板等的电路板1202,且电路板包括使元器件之间彼此互连的大量导电体1204,其中在图21中只示出了一个。但是,这只是示例,任意适当的用于形成电连接的结构都可应用。
外壳1201作为便携式外壳而描述,具有用于如移动电话或个人数字助理等的类型,显示屏1210暴露在外壳的表面。其中结构1206包括如成像芯片等的光敏元件,还可配置镜头1211或其他光学器件,以提供光至结构的路线。同样,图21内所示的简化系统只是示例,其他系统,包括一般视为固定结构的系统,如台式计算机、路由器及类似的结构,都可应用上述的结构而制成。
本文公开的开口或导电元件可通过以下专利申请中非常详细描述的过程而形成,如在共同待决、共同转让的专利申请号分别为12/842587、12/842612、12/842651、 12/842669、12/842692和12/842717,申请日都为2010年7月23日的美国专利申请中,及在申请公开号为2008/0246136的已公开的美国专利申请公开说明书中,所有这些专利申请公开的内容以引用的方式并入本文。
尽管本发明参照特定实施例进行描述,可以理解的是,这些实施例只是说明本发明的原理和应用。因此,应理解为,在不偏离由附加的权利要求书所限定的本发明实质和范围的情况下,说明的实施例可做出许多修改及可设计出其他布置。
可是理解的是,各从属权利要求及其阐述的特征可以与存在于最初权利要求书中的不同的方式组合。也可理解的是,与单个实施例结合进行描述的特征可与其他已描述的实施例共用。
Claims (34)
1.制造元器件的方法,所述元器件具有用于与电路元器件或微电子元件电互连的电极,所述方法包括:
从基板的第一表面去除材料,所述基板由热膨胀系数小于10ppm/℃的材料组成,所述基板具有与所述第一表面相对的第二表面,所述去除材料的步骤形成从所述第一表面向下延伸的开口;及
形成与所述基板接触的第一电容器,包括:
形成作为第一板和第二板的第一对导电板和作为第三板和第四板的第二对导电板,每个板沿所述开口的内表面延伸,其中所述第一板形成为覆盖所述内表面,所述第三板形成为覆盖所述第一板且通过第一电容器介电层使二者分隔开,所述第二板形成为覆盖所述第三板且通过第二介电层使二者分隔开,所述第四板形成为覆盖所述第二板且通过第三电容器介电层使二者分隔开;
形成第一电极和第二电极,所述第一电极在所述第一表面的第一位置暴露,且与所述第一对导电板电连接,所述第二电极在所述第一表面和所述第二表面中一个上与所述第一位置间隔开的第二位置暴露,且与所述第二对导电板电连接;及
形成第三电极和第四电极,分别在间隔开的第三位置和第四位置暴露,所述第三电极与所述第一对导电板电连接,所述第四电极与所述第二对导电板电连接。
2.根据权利要求1所述的方法,其中使每个板与至少一个相邻板分隔开的每个介电层为介电常数k至少为3的介电层。
3.根据权利要求1所述的方法,其中所述开口内没有被所述第一对导电板、所述第二对导电板及所述第一电容器介电层、第二介电层和第三电容器介电层占据的一部分,被介电材料所填充。
4.根据权利要求1所述的方法,其中所述基板由半导体、玻璃和陶瓷组成的群组中选择的一种材料组成。
5.根据权利要求1所述的方法,其中所述第一电容器具有至少1皮法的电容。
6.根据权利要求1所述的方法,其中沿所述第一表面的方向,所述开口具有至少为5微米的宽度。
7.根据权利要求6所述的方法,其中沿垂直于所述第一表面的方向,所述开口具有至少为10微米的深度。
8.根据权利要求1所述的方法,其中所述开口具有截头圆锥的形状,所述开口的内表面相对于所述基板的第一表面以小于80度的角度延伸。
9.根据权利要求1所述的方法,其中所述第二电极在所述第一表面暴露。
10.根据权利要求9所述的方法,其中所述第一对导电板具有在所述第一位置与所述第三位置之间延伸的长尺寸,且所述第二对导电板具有在所述第二位置与所述第四位置之间延伸的长尺寸。
11.根据权利要求9所述的方法,其中所述第三电极和所述第四电极与相应的所述第一对导电板和所述第二对导电板之间的连接,为所述第一电容器提供电感的降低。
12.根据权利要求1所述的方法,其中所述开口具有平行于所述第一表面而延伸的长度尺寸,及平行于所述第一表面且垂直于所述长度尺寸而延伸的宽度尺寸,所述长度尺寸大于所述宽度尺寸。
13.根据权利要求1所述的方法,其中所述开口具有平行于所述第一表面而延伸的长度尺寸、及平行于所述第一表面且垂直于所述长度尺寸而延伸的宽度尺寸,所述长度尺寸等于所述宽度尺寸。
14.根据权利要求1所述的方法,其中所述基板具有与所述第一表面相对的第二表面,且所述开口只部分地穿过所述基板的厚度从所述第一表面朝所述第二表面延伸。
15.制造元器件的方法,所述元器件具有用于与电路元器件或微电子元件电互连的电极,所述方法包括:
从基板去除材料,所述基板由热膨胀系数小于10ppm/℃的材料组成,所述基板具有第一表面以及与所述第一表面相对的第二表面,所述去除材料的步骤形成贯穿所述基板的厚度在所述第一表面与所述第二表面之间延伸的开口;及
形成与所述基板接触的第一电容器,包括:
形成作为第一板和第二板的第一对导电板和作为第三板和第四板的第二对导电板,每个板都沿所述开口的内表面延伸,其中所述第一板形成为覆盖所述内表面,所述第三板形成为覆盖所述第一板且通过第一电容器介电层使二者分隔开,所述第二板形成为覆盖所述第三板且通过第二介电层使二者分隔开,所述第四板形成为覆盖所述第二板且通过第三电容介电层使二者分隔开;及
形成第一电极和第二电极,所述第一电极在所述第一表面的第一位置暴露,且与所述第一对导电板电连接,所述第二电极在所述第一表面和所述第二表面中一个上暴露,且与所述第二对导电板电连接,其中所述第一对导电板和所述第二对导电板穿过所述开口在所述第一表面与所述第二表面之间延伸。
16.根据权利要求15所述的方法,其中所述第一电容器进一步包括在所述第二表面暴露、且分别与所述第一对导电板和所述第二对导电板电连接的第三电极和第四电极,所述第二电极在所述第一表面暴露。
17.根据权利要求15所述的方法,其中所述第一电容器的第一对导电板和第二对导电板、及第二电容器的第一对导电板和第二对导电板,穿过所述开口在所述第一表面与所述第二表面之间延伸,在所述开口内所述第一电容器与所述第二电容器相互电绝缘。
18.根据权利要求17所述的方法,其中每个电容器的第一对导电板和第二对导电板不在所述第一表面之上或不在所述第二表面之下延伸,所述第二电极在所述第二表面暴露。
19.根据权利要求18所述的方法,其中所述第一板由第一金属组成,且所述第二板由不同于所述第一金属的第二金属组成。
20.制造元器件的方法,所述元器件具有用于与电路元器件或微电子元件电互连的电极,所述方法包括:
从基板的第一表面去除材料,所述基板由热膨胀系数小于10ppm/℃的材料组成,所述基板具有与所述第一表面相对的第二表面,所述去除材料的步骤形成从所述第一表面向下延伸的复数个开口;及
形成与所述基板接触的电容器,包括:
形成作为第一板和第二板的第一对导电板和作为第三板和第四板的第二对导电板,每个板都沿每个开口的内表面及沿在所述复数个开口中每个开口之间的基板部分而延伸,其中所述第一板形成为覆盖所述内表面,所述第三板形成为覆盖所述第一板且通过第一电容器介电层使二者分隔开,所述第二板形成为覆盖所述第三板且通过第二介电层使二者分隔开,所述第四板形成为覆盖所述第二板且通过第三电容器介电层使二者分隔开;及
形成第一电极和第二电极,所述第一电极在所述第一表面暴露,且与所述第一对导电板电连接,所述第二电极在所述第一表面和所述第二表面中一个上暴露,且与所述第二对导电板电连接。
21.根据权利要求20所述的方法,其中所述复数个开口中每个开口内没有被所述第一对导电板、所述第二对导电板及所述第一电容器介电层、第二介电层和第三电容器介电层占据的一部分,被介电材料所填充。
22.根据权利要求20所述的方法,其中所述复数个开口中每个都只部分地穿过所述基板的厚度从所述第一表面朝所述第二表面延伸。
23.制造元器件的方法,所述元器件具有用于与电路元器件或微电子元件电互连的电极,所述方法包括:
从基板去除材料,所述基板由热膨胀系数小于10ppm/℃的材料组成,所述基板具有第一表面和与所述第一表面相对的第二表面,所述去除材料的步骤在所述第一表面形成开口,沿所述第一表面的方向,所述开口具有至少一个大于5微米的尺寸,所述开口从所述第一表面向下延伸;及
形成电容器,包括:
形成导电的第一板和第二板,能分别与第一电位和第二电位连接,所述第一板和所述第二板沿所述开口的内表面延伸,所述第一板与所述第二板通过介电层而相互分隔开,其中所述第一板和所述第二板形成为穿过同一个所述开口在所述第一表面与所述第二表面之间延伸;
形成第一电极和第二电极,所述第一电极在所述第一表面的第一位置暴露,且与所述第一板电连接,所述第二电极在所述第一表面和所述第二表面中一个的与所述第一位置间隔开的第二位置暴露,且与所述第二板电连接;及
形成第三电极和第四电极,分别在间隔开的第三位置和第四位置暴露,所述第三电极与所述第一板电连接,所述第四电极与所述第二板电连接。
24.根据权利要求23所述的方法,其中所述第二电极在所述第一表面暴露。
25.根据权利要求24所述的方法,其中所述第一板具有在所述第一位置与所述第三位置之间延伸的长尺寸,且所述第二板具有在所述第二位置与所述第四位置之间延伸的长尺寸。
26.电容器,包括:
基板,具有第一表面、远离所述第一表面的第二表面、及在所述第一表面与所述第二表面之间延伸的贯通开口;
第一金属元件,在所述第一表面暴露,并延伸至所述贯通开口内;
第二金属元件,在所述第二表面暴露,并延伸至所述贯通开口内,所述第一金属元件和所述第二金属元件能够与第一电位和第二电位电连接;
电容器介电层,至少在所述贯通开口内使所述第一金属元件与所述第二金属元件相互分隔开并绝缘,所述电容器介电层具有波浪式起伏的形状,使得与波动方向平行的假想线至少与所述电容器介电层相交三次。
27.根据权利要求26所述的电容器,其中所述第一金属元件和所述第二金属元件分别包括复数个第一板和复数个第二板,所述第一板和所述第二板中每个都延伸至所述开口内。
28.根据权利要求27所述的电容器,其中沿所述第一表面的方向,所述第一板和所述第二板中每个都具有至少为5微米的宽度。
29.根据权利要求27所述的电容器,其中所述第一板和第二板都不在所述第一表面之上或所述第二表面之下延伸。
30.制造元器件的方法,所述元器件具有用于与电路元件或微电子元件电互连的电极,所述方法包括:
从基板的第一表面去除材料,以形成从所述第一表面朝与所述第一表面相对的第二表面延伸的复数个第一开口,所述基板基本上由有效热膨胀系数小于10ppm/℃的材料组成,所述第一开口限定波浪式起伏的内表面,使得与波动方向平行的假想线至少与所述波浪式起伏的内表面相交三次;
形成覆盖所述内表面的电容器介电层,所述电容器介电层具有背对所述内表面的波浪式起伏的第一表面,使得与波动方向平行的假想线至少与所述波浪式起伏的第一表面相交三次;
形成覆盖所述电容器介电层的第一表面并延伸至每个第一开口内的第一金属元件;
去除所述复数个第一开口中相邻开口之间的基板材料,从而暴露所述电容器介电层的波浪式起伏的第二表面,使得与波动方向平行的假想线至少与所述波浪式起伏的第二表面相交三次,以形成从所述第二表面朝所述第一表面延伸的复数个第二开口;及
形成覆盖所述电容器介电层的第二表面并延伸至每个第二开口内的第二金属元件。
31.根据权利要求30所述的方法,其中通过在每个第一开口内暴露的内表面上水溶液电镀可流动的介电材料,进行形成电容器介电层的步骤。
32.根据权利要求30所述的方法,其中进一步包括,在去除所述复数个第一开口中相邻开口之间的所述基板材料的步骤之前,从所述基板的第二表面去除材料,使得所述第一表面与所述第二表面之间的基板厚度缩减。
33.根据权利要求32所述的方法,其中进行去除所述复数个第一开口中相邻开口之间的所述基板材料的步骤,使得所述第一金属元件的表面在所述第二表面暴露。
34.根据权利要求30所述的方法,其中形成第一金属元件的步骤包括,形成复数个第一板,每个第一板都延伸至相应的一个第一开口内,而形成第二金属元件的步骤包括,形成复数个第二板,每个第二板都延伸至相应的一个第二开口内。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/964,049 US8502340B2 (en) | 2010-12-09 | 2010-12-09 | High density three-dimensional integrated capacitors |
US12/964,049 | 2010-12-09 | ||
CN201180067151.3A CN103348443B (zh) | 2010-12-09 | 2011-12-09 | 高密度三维集成电容器 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201180067151.3A Division CN103348443B (zh) | 2010-12-09 | 2011-12-09 | 高密度三维集成电容器 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107045972A CN107045972A (zh) | 2017-08-15 |
CN107045972B true CN107045972B (zh) | 2020-05-05 |
Family
ID=44509621
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201180067146.2A Active CN103348442B (zh) | 2010-12-09 | 2011-07-14 | 高密度三维集成电容器 |
CN201710096957.4A Active CN107045972B (zh) | 2010-12-09 | 2011-12-09 | 高密度三维集成电容器 |
CN201180067151.3A Active CN103348443B (zh) | 2010-12-09 | 2011-12-09 | 高密度三维集成电容器 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201180067146.2A Active CN103348442B (zh) | 2010-12-09 | 2011-07-14 | 高密度三维集成电容器 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201180067151.3A Active CN103348443B (zh) | 2010-12-09 | 2011-12-09 | 高密度三维集成电容器 |
Country Status (7)
Country | Link |
---|---|
US (5) | US8502340B2 (zh) |
EP (3) | EP2649639B1 (zh) |
JP (3) | JP5895000B2 (zh) |
KR (4) | KR101108947B1 (zh) |
CN (3) | CN103348442B (zh) |
TW (1) | TWI479522B (zh) |
WO (2) | WO2012078213A1 (zh) |
Families Citing this family (73)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8502340B2 (en) * | 2010-12-09 | 2013-08-06 | Tessera, Inc. | High density three-dimensional integrated capacitors |
US8492874B2 (en) * | 2011-02-04 | 2013-07-23 | Qualcomm Incorporated | High density metal-insulator-metal trench capacitor |
TWI447764B (zh) * | 2012-06-28 | 2014-08-01 | Hon Hai Prec Ind Co Ltd | 電容及具有該電容的多層電路板 |
FR2993397A1 (fr) * | 2012-07-16 | 2014-01-17 | St Microelectronics Sa | Dispositif semi-conducteur comprenant un condensateur integre et procede de fabrication |
CN103578761B (zh) * | 2012-07-24 | 2016-08-03 | 深圳市耀德科技股份有限公司 | 电容及具有该电容的多层电路板 |
US9258907B2 (en) | 2012-08-09 | 2016-02-09 | Lockheed Martin Corporation | Conformal 3D non-planar multi-layer circuitry |
KR101422923B1 (ko) * | 2012-09-28 | 2014-07-23 | 삼성전기주식회사 | 커패시터 및 이의 제조 방법 |
TW201426844A (zh) * | 2012-12-28 | 2014-07-01 | Metal Ind Res & Dev Ct | 微流道結構的製造方法 |
JP5401617B1 (ja) * | 2013-01-24 | 2014-01-29 | 有限会社 ナプラ | 受動素子内蔵基板 |
TWI640428B (zh) * | 2013-02-27 | 2018-11-11 | 拜耳材料科學股份有限公司 | 以丙烯酸酯為基底之保護塗層與黏著劑 |
US8772745B1 (en) | 2013-03-14 | 2014-07-08 | Lockheed Martin Corporation | X-ray obscuration film and related techniques |
US9385177B2 (en) * | 2013-10-31 | 2016-07-05 | Stmicroelectronics, Inc. | Technique for fabrication of microelectronic capacitors and resistors |
CN104733492B (zh) * | 2013-12-23 | 2018-11-13 | 昆山工研院新型平板显示技术中心有限公司 | 一种有机发光显示装置及其制备方法 |
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- 2011-10-13 KR KR1020110104752A patent/KR20120064611A/ko not_active Application Discontinuation
- 2011-12-09 EP EP22187946.3A patent/EP4102585A3/en active Pending
- 2011-12-09 WO PCT/US2011/064219 patent/WO2012079013A1/en active Application Filing
- 2011-12-09 CN CN201710096957.4A patent/CN107045972B/zh active Active
- 2011-12-09 TW TW100145646A patent/TWI479522B/zh not_active IP Right Cessation
- 2011-12-09 JP JP2013543385A patent/JP2014506001A/ja active Pending
- 2011-12-09 EP EP11813468.3A patent/EP2649640B1/en active Active
- 2011-12-09 CN CN201180067151.3A patent/CN103348443B/zh active Active
-
2013
- 2013-07-30 US US13/954,455 patent/US9431475B2/en active Active
-
2016
- 2016-02-29 JP JP2016037049A patent/JP6329977B2/ja active Active
- 2016-06-30 US US15/198,524 patent/US10157978B2/en active Active
-
2018
- 2018-12-13 US US16/219,225 patent/US11004930B2/en active Active
-
2021
- 2021-05-10 US US17/316,102 patent/US20210265460A1/en active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |