KR102460449B1 - 고주파 캐패시터 및 이의 제조방법 - Google Patents
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Abstract
본 발명의 일실시예에 따르면, 캐패시터를 형성하기 위한 기판을 준비하는 준비 단계, 상기 기판의 상면에 유전체층을 형성하는 유전체층 형성단계, 상기 유전체층의 상면에 상부전극을 형성하는 상부구조 형성단계, 및 상기 유전체층의 하면이 노출되도록 상기 기판의 하면의 일부를 제거하고 상기 유전체층의 하면에 하부전극을 형성하는 하부구조 형성단계를 포함하는, 고주파 캐패시터의 제조 방법을 제공하며, 고주파 캐패시터는 표면이 균일한 유전체층 및 두꺼운 상부전극과 하부전극을 포함하므로 고주파수에서도 높은 품질계수(Q)를 가질 수 있다.
Description
본 발명은 고주파 캐패시터 및 이의 제조방법에 관한 것이다.
정보통신 기술의 발달에 의해 고주파 대역을 이용한 통신이 이용되고 있다. 통신에 사용되는 신호의 주파수가 높아짐에 따라, 통신 장비를 구성하는 각종 수동 소자들도 고주파 신호에 적합한 개발이 요구되고 있다. 캐패시터의 품질계수(Q)는 저장되는 에너지와 등가 저항에 의해 소비되는 에너지의 비율로, 주파수(w)에 의해 반비례하는 특성이 있다. 따라서 주파수가 높아질수록 품질계수(Q)가 낮아지는 문제가 있고, 캐패시터의 품질계수(Q)의 향상을 위하여 다양한 연구가 진행되고 있다.
본 발명의 일실시예에 따른 목적은, 표면이 균일하고 두꺼운 유전체층 및 두꺼운 하부전극이 형성된 고주파 캐패시터를 제공하기 위한 것이다.
또한, 본 발명의 일실시예에 따른 목적은, 기판의 일면에 표면이 균일하고 두꺼운 유전체층을 형성하고, 상부전극을 유전체층 상에 형성한 다음, 기판의 타면을 제거하여 유전체층의 아래에 두꺼운 하부전극을 형성하는 고주파 캐패시터의 제조방법을 제공하기 위한 것이다.
본 발명의 일실시예에 따른 고주파 캐패시터는, 상면과 하면이 관통된 수용부를 포함하는 기판, 상기 기판의 수용부에 형성된 유전체층, 상기 유전체층의 상면에 형성된 상부전극, 및 상기 유전체층의 하면에 형성된 하부전극을 포함하고, 상기 기판의 수용부는 상기 하부전극을 형성하기 위하여 상기 기판의 일부가 제거되어 형성될 수 있다.
또한, 상기 유전체층은 상기 기판의 상면에서 하면 방향으로 형성되는 하나 이상의 트렌치 구조를 포함할 수 있다.
또한, 상기 상부전극의 상면을 커버하여 보호하는 절연층, 상기 하부전극에 연결되어 외부 회로와 접촉하는 제1 패드, 상기 상부전극에 연결되어 외부 회로와 접촉하는 제2 패드, 및 상기 하부전극의 하면을 커버하여 보호하는 보호층을 더 포함할 수 있다.
또한, 상기 하부전극의 두께는 상기 상부전극의 두께와 동일하거나 더 두꺼울 수 있다.
본 발명의 일실시예에 따른 고주파 캐패시터 제조 방법은, 캐패시터를 형성하기 위한 기판을 준비하는 준비단계, 상기 기판의 상면에 유전체층을 형성하는 유전체층 형성단계, 상기 유전체층의 상면에 상부전극을 형성하는 상부전극 형성단계, 상기 유전체층의 하면의 적어도 일부가 노출되도록 상기 기판의 적어도 일부를 제거하는 유전체층 노출단계, 및 상기 유전체층의 하면에 하부전극을 형성하는 하부전극 형성단계를 포함할 수 있다.
또한, 상기 준비 단계는 상기 기판을 준비하는 기판 준비단계, 및 상기 유전체층의 형태를 결정하기 위하여, 상기 기판의 일면에 복수의 트렌치를 형성하는 트렌치 형성단계를 포함할 수 있다.
또한, 상기 유전체층 형성단계는 상기 기판이 실리콘 재질인 경우 열산화 공정 또는 화학기상증착 공정을 이용하여 상기 유전체층을 형성하고, 상기 기판이 감광성 유리 재질인 경우 화학기상증착 공정을 이용하여 상기 유전체층을 형성할 수 있다.
또한, 본 발명의 일실시예에 따른 고주파 캐패시터 제조 방법은, 상기 상부전극 형성단계 이후에, 상기 상부전극의 상면에 절연층을 형성하는 절연층 형성단계, 상기 절연층 형성단계 이후에, 상기 상부전극의 상면에 연결되도록 형성되는 제1 패드 및 상기 하부전극이 형성될 영역에 형성되는 제2 패드를 형성하는 상측패드 형성단계, 및 상기 하부전극 형성단계 이후에, 상기 하부전극의 하면에 보호층을 형성하는 보호층 형성단계를 더 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 고주파 캐패시터 제조 방법은, 상기 상부전극 형성단계 이후에, 상기 상부전극의 상면에 절연층을 형성하는 절연층 형성단계, 상기 하부전극 형성단계 이후에, 상기 하부전극을 커버하여 보호하는 보호층을 형성하는 보호층 형성단계, 및 상기 보호층 형성단계 이후에, 상기 상부전극의 하면과 연결되도록 형성되는 제1 패드 및 상기 하부전극의 하면과 연결되도록 형성되는 제2 패드를 형성하는 하측패드 형성단계를 더 포함할 수 있다.
또한, 상기 준비 단계는 상기 기판이 감광성 유리 재질인 경우 상기 트렌치 형성단계 이후에 수행되며, 상기 유전체층 노출단계에서 제거될 기판의 일부에 감광 및 열처리를 수행하는 제거영역 전처리단계를 더 포함할 수 있다.
또한, 상기 유전체층 노출단계는 상기 유전체층의 하면이 노출되도록 상기 기판을 전부 제거할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일실시예에 따르면, 표면이 균일하고 두꺼운 유전체층을 형성하여 캐패시터의 내전압을 향상시킬 수 있고, 두꺼운 하부전극을 형성하여 캐패시터의 저항을 감소시켜 품질계수를 향상시킬 수 있다.
또한, 본 발명의 일실시예에 따르면, 기판의 일면에 유전체층을 형성하므로 유전체층의 표면을 균일하게 형성할 수 있고, 기판의 타면을 제거하여 드러난 유전체층의 하면에 하부전극을 형성하으므로 하부전극을 두껍게 형성할 수 있다.
도 1은 본 발명의 일실시예에 따른 고주파 캐패시터의 평면도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3 내지 도 9는 본 발명의 일실시예에 따른 실리콘 기판을 이용한 고주파 캐패시터의 제조 방법의 각 단계를 나타내는 도면이다.
도 10 내지 도 19은 본 발명의 일실시예에 따른 감광성 유리 기판을 이용한 고주파 캐패시터의 제조 방법의 각 단계를 나타내는 도면이다.
도 20 내지 도 23은 본 발명의 일실시예에 따른 패드가 하측에 형성된 고주파 캐패시터의 제조 방법의 각 단계를 나타내는 도면이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3 내지 도 9는 본 발명의 일실시예에 따른 실리콘 기판을 이용한 고주파 캐패시터의 제조 방법의 각 단계를 나타내는 도면이다.
도 10 내지 도 19은 본 발명의 일실시예에 따른 감광성 유리 기판을 이용한 고주파 캐패시터의 제조 방법의 각 단계를 나타내는 도면이다.
도 20 내지 도 23은 본 발명의 일실시예에 따른 패드가 하측에 형성된 고주파 캐패시터의 제조 방법의 각 단계를 나타내는 도면이다.
본 발명의 일실시예의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명의 일실시예를 설명함에 있어서, 본 발명의 일실시예의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여, 본 발명의 일실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 고주파 캐패시터(100)의 평면도이다. 도 2는 도 1의 A-A'에 따른 단면도이다. 도 1에서 절연층(140)은 생략하여 도시하였다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 고주파 캐패시터(100)는, 상면(110a)과 하면(110b)이 관통된 수용부(112)를 포함하는 기판(110), 기판(110)의 수용부(112)에 형성된 유전체층(120), 유전체층(120)의 상면(120a)에 형성된 상부전극(130), 및 유전체층(120)의 하면(120b)에 형성된 하부전극(160)을 포함할 수 있고, 기판(110)의 수용부(112)는 하부전극(160)을 형성하기 위하여 기판(110)의 일부가 제거되어 형성될 수 있다. 그리고, 본 발명의 일실시예에 따른 고주파 캐패시터(100)는, 상부전극(130)의 상면(130a)을 커버하여 보호하는 절연층(140), 하부전극(160)에 연결되어 외부 회로와 접촉하는 제1 패드(151), 상부전극(130)에 연결되어 외부 회로와 접촉하는 제2 패드(152), 및 하부전극(160)의 하면을 커버하여 보호하는 보호층(170)을 더 포함할 수 있다. 외부 회로는 고주파 캐패시터(100)가 실장되는 PCB 기판이나 각종 패키지 등을 포함할 수 있다.
기판(110)은 내부에 유전체층(120), 상부전극(130), 하부전극(160)이 포함되는 수용부(112)가 형성될 수 있다. 수용부(112)는 기판(110)의 일부에 형성될 수 있다. 수용부(112)는 기판(110)의 상면(110a)과 하면(110b)이 관통된 홀 형상일 수 있다. 수용부(112)는 캐패시터가 형성될 영역(113)에 대응하는 크기로 형성될 수 있다. 수용부(112)의 내측에는 유전체층(120), 상부전극(130), 하부전극(160)이 포함될 수 있다. 기판(110)은 실리콘(Si) 또는 감광성 유리(Photosensitive Glass) 등으로 형성될 수 있다. 기판(110)은 반도체 제조 공정이 적용될 수 있는 다양한 재질로 형성될 수 있다.
유전체층(120)은 유전율이 높은 재질로 형성될 수 있다. 유전체층(120)은 이산화실리콘(SiO2) 박막, 실리콘 산화물(silicon oxide) 박막, 또는 실리콘 질화물(silicon nitride) 박막, 또는 실리콘 산화물과 실리콘 질화물 박막의 조합으로 이루어질 수 있다.
유전체층(120)의 상면(120a)에는 상부전극(130)이 형성되고, 유전체층(120)의 하면(120b)에는 하부전극(160)이 형성되어 캐패시터 구조를 형성할 수 있다. 캐패시터는 유전체층(120)의 두께가 두꺼울수록 높은 내전압 특성을 가질 수 있고, 유전체층(120)의 상면(120a) 및 하면(120b)이 균일할수록 높은 내전압 특성을 가질 수 있다. 내전압 특성이 높다는 것은 상부전극(130)과 하부전극(160) 사이에 전압을 인가할 때 유전체층(120)이 파괴되지 않고 견딜 수 있는 전압이 높다는 것을 의미한다. 본 발명의 일실시예에 따른 유전체층(120)은 높은 내전압 특성을 갖기 위하여, 상면(120a)과 하면(120b)이 균일하고, 두께가 두껍게 형성될 수 있다.
상부전극(130)은 유전체층(120)의 상면(120a)에 형성될 수 있다. 상부전극(130)은 구리(Cu), 알루미늄(Al), 은(Ag) 등의 전기전도도가 높은 재질로 형성될 수 있다. 상부전극(130)의 두께가 두꺼울수록 캐패시터의 등가저항이 낮아진다. 상부전극(130)은 유전체층(120)의 상면(120a)에 형성되므로 유전체층(120)의 상면(120a)의 균일성에 영향을 미치지 않고, 따라서 상부전극(130)은 두껍게 형성될 수 있다. 본 발명의 일실시예에 따른 상부전극(130)의 두께는 10㎛ 이상일 수 있다.
하부전극(160)은 유전체층(120)의 하면(120b)에 형성될 수 있다. 하부전극(160)은 구리(Cu), 알루미늄(Al), 은(Ag) 등의 전기전도도가 높은 재질로 형성될 수 있다. 하부전극(160)의 두께가 두꺼울수록 캐패시터의 등가저항이 낮아진다. 본 발명의 일실시예에 따른 하부전극(160)의 두께는 10㎛ 이상일 수 있다. 하부전극(160)의 두께는 상부전극(130)의 두께보다 얇게 형성될 수 있다. 캐패시터의 등가저항을 낮추기 위하여, 하부전극(160)의 두께는 상부전극(130)의 두께와 동일하거나 더 두껍게 형성될 수 있다.
절연층(140)은 상부전극(130)을 커버하도록 기판(110) 상에 형성될 수 있다. 절연층(140)은 전기절연성을 갖는 재질로 형성될 수 있다. 절연층(140)의 일부는 상부전극(130)의 상면(130a), 기판(110)의 상면(110a), 또는 유전체층(120)의 상면(120a)에 형성될 수 있다. 절연층(140)은 제1 패드(151) 및 제2 패드(152)가 형성될 위치의 일부가 제거된 오픈홀(141)을 복수개 포함할 수 있다.
제1 패드(151)는 하부전극(160)에 연결되도록 상기 절연층(140)의 오픈홀(141)에 형성될 수 있다. 제1 패드(151)는 패드연결부(131)에 연결되고, 패드연결부(131)는 하부전극(160)에 연결되어, 제1 패드(151)과 하부전극(160)이 전기적으로 연결될 수 있다. 제2 패드(152)는 상부전극(130)에 연결되도록 상기 절연층(140)의 오픈홀(141)에 형성될 수 있다. 제1 패드(151) 및 제2 패드(152)는 외부 회로와 전기적으로 연결될 수 있다.
보호층(170)은 하부전극(160)의 하면(160b)을 커버하도록 형성될 수 있다. 보호층(170)은 전기절연성을 갖는 재질로 형성될 수 있다. 보호층(170)은 기판(110)의 하면(110b)을 더 커버하도록 형성될 수 있다. 보호층(170)은 하면(170b)이 평평하게 형성될 수 있다.
본 발명의 일실시예에 따른 고주파 캐패시터(100)의 유전체층(120)은 기판(110)의 상면에서 하면 방향으로 형성되는 하나 이상의 트렌치(111) 구조를 포함할 수 있다. 트렌치(111) 구조는 기판(110)의 상면(110a)에서 하면(110b) 방향으로 오목하게 형성될 수 있다. 기판(110)의 상면(110a)을 내려다보며 관찰한 트렌치(111) 구조는 원형, 직사각형, 육각형 등 다양한 평면을 가질 수 있다. 유전체층(120)이 트렌치(111) 구조를 갖는 경우, 동일한 기판(110) 면적에서 캐패시터 면적을 증가시킬 수 있다.
이하에서 본 발명의 일실시예에 따른 고주파 캐패시터의 제조 방법을 설명한다.
도 3 내지 도 9는 본 발명의 일실시예에 따른 실리콘 기판(110)을 이용한 고주파 캐패시터의 제조 방법의 각 단계를 나타내는 도면이다.
본 발명의 일실시예에 따른 고주파 캐패시터의 제조 방법은, 캐패시터를 형성하기 위한 기판(110)을 준비하는 준비단계, 기판(110)의 상면에 유전체층(120)을 형성하는 유전체층 형성단계, 유전체층(120)의 상면에 상부전극(130)을 형성하는 상부전극 형성단계, 유전체층(120)의 하면의 적어도 일부가 노출되도록 기판(110)의 적어도 일부를 제거하는 유전체층 노출단계, 및 유전체층(120)의 하면에 하부전극(160)을 형성하는 하부전극 형성단계를 포함할 수 있다.
먼저 도 3 및 도 4를 참조한다. 도 3 및 도 4는 준비 단계를 나타내는 도면이고, 도 3은 기판 준비 단계를 나타내며, 도 4는 트렌치 형성단계를 나타낸다.
준비 단계는 기판(110)을 준비하는 기판 준비 단계, 및 유전체층(120)의 형태를 결정하기 위하여, 기판(110)의 일면에 복수의 트렌치(111)를 형성하는 트렌치 형성단계를 포함할 수 있다. 도 3에 도시된 바와 같이, 기판 준비 단계에서 실리콘 재질의 기판(110)을 준비한다. 다음으로, 도 4에 도시된 바와 같이, 트렌치 형성단계에서 기판(110)에 트렌치(111)를 형성한다. 트렌치 형성단계는 실리콘 재질의 기판(110)을 딥-반응성 이온 에칭(Deep Reactive Ion Etching, DRIE) 공정을 이용하여 수행될 수 있다. 트렌치(111)는 기판(110)의 상면에서 하면 방향으로 복수개 형성될 수 있다. 트렌치(111)의 깊이(H)와 직경(D)의 비는 5:1 이상으로 형성될 수 있다. 트렌치(111)의 깊이(H)와 직경(D)의 비는 10:1 이하로 형성될 수 있다. 트렌치(111)의 깊이(H)가 직경(D)에 비하여 깊을수록 동일한 기판(110) 면적에서 캐패시터 면적을 증가시켜 품질지수(Q)를 향상시킬 수 있다.
트렌치 형성단계를 수행하면, 기판(110)의 상면에는 복수의 트렌치(111)가 형성된다.
다음으로 도 4 및 도 5를 참조한다. 도 5는 유전체층 형성단계를 나타내는 도면이다.
유전체층 형성단계는 기판(110) 상에 유전물질을 균일한 층으로 형성하는 과정이다. 유전체층 형성단계는 기판(110)이 실리콘 재질인 경우 열산화(thermal oxidation) 공정 또는 화학기상증착(CVD) 공정을 이용하여 유전체층(120)을 형성할 수 있다.
유전체층 형성단계에서 열산화 공정을 이용하면 실리콘 기판(110)의 상면(110a)에 이산화실리콘(SiO2) 박막이 형성되어 유전체층(120)이 형성된다. 이산화실리콘 박막은 실리콘 기판(110)의 상면에 노출된 실리콘과 산소가 만나 형성되므로, 기판(110)의 상면의 윤곽(shape)에 따라 유전체층(120)이 형성된다. 유전체층(120)은 트렌치(111)의 내면(111a)과 기판(110)의 상면(110a)에 균일하게 형성된다. 본 명세서에서 기판(110)의 상면(110a)은 트렌치(111)의 내면(111a)을 포함한다. 트렌치(111)의 내면(111a)은 기판(110)의 상면(110a)이 기판(110) 내부 방향으로 연장된 구조이기 때문이다.
유전체층 형성단계는 플라즈마 화학 기상 증착(Plasma Enhaced Chemical Vapor Deposition, PECVD) 또는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, LPCVD) 공정을 이용하여 유전체층(120)을 형성할 수도 있다. PECVD 또는 LPCVD 공정을 이용하면 기판(110)의 상면에 실리콘 산화물(silicon oxide) 박막, 실리콘 질화물(silicon nitride) 박막, 또는 실리콘 산화물 박막과 실리콘 질화물 박막이 조합된 유전체층(120)을 형성할 수 있다. PECVD 공정 또는 LPCVD 공정을 이용하여 기판(110)의 상면에 유전체층(120)을 형성하면, 기판(110)의 상면의 윤곽에 따라 유전체층(120)이 균일한 두께로 형성될 수 있다.
열산화 공정, PECVD 공정, LPCVD 공정의 지속시간을 조절하여 유전체층(120)의 두께를 조절할 수 있다. 본 발명의 일실시예에 따른 고주파 캐패시터(100)가 높은 내전압을 갖기 위하여, 일반적인 캐패시터에 비하여 유전체층(120)의 두께(120T)를 두껍게 형성할 수 있다.
도 5 및 도 6을 참조한다. 도 6은 상부전극, 절연층, 제1 패드 및 제2 패드가 형성된 상태를 나타내는 도면이다.
상부전극 형성단계에서, 상부전극(130)은 유전체층(120)의 상면(120a)에 형성될 수 있다. 상부전극(130)은 유전체층(120)의 상면(120a)에 금속 시드층(미도시)을 형성하고, 금속 시드층 상에 전기도금을 수행하는 방식으로 형성될 수 있다. 상부전극(130)은 트렌치(111)의 내부를 채우고, 기판(110)의 상면(110a)에 정해진 두께로 형성될 수 있다. 상부전극(130)은 두껍게 형성될 수 있다. 예를 들어, 상부전극(130)은 20㎛ 이상의 두께(130T)로 형성될 수 있다. 상부전극(130)의 두께(130T)가 두꺼우면 두께가 얇은 경우에 비하여 상대적으로 저항이 낮아지므로 캐패시터의 품질계수(Q)가 향상될 수 있다.
상부전극 형성단계에서, 제1 패드(151)가 형성될 위치에 패드연결부(131)가 더 형성될 수 있다. 패드연결부(131)는 제1 패드(151)와 하부전극(160)을 전기적으로 연결할 수 있다. 패드연결부(131)는 상부전극(130)과 동일한 전기전도성을 갖는 재질로 형성될 수 있다. 패드연결부(131)는 상부전극(130)과 이격되도록 형성된다.
고주파 캐패시터 제조방법은 상부전극(130)의 상면에 절연층(140)을 형성하는 절연층 형성단계, 상부전극(140)의 상면에 연결되도록 형성되는 제1 패드(151) 및 상기 하부전극(160)이 형성될 영역에 형성되는 제2 패드(152)를 형성하는 상측패드 형성단계를 더 포함할 수 있다.
절연층 형성단계에서, 상부전극(130)와 유전체층(120)을 커버하도록 기판(110)의 상면(110a) 상에 절연체층이 형성될 수 있다. 절연층 형성단계에서 제1 패드(151)가 형성될 위치에 형성된 패드연결부(131)와 제2 패드(152)가 형성될 위치에는 절연층(140)을 형성하지 않거나, 형성된 절연층(140)을 제거하여 오픈홀(141)을 형성할 수 있다.
상측패드 형성단계에서, 절연층(140)에 형성된 오픈부에 전기전도성 재질을 형성하여 제1 패드(151) 및 제2 패드(152)를 형성한다. 제1 패드(151) 및 제2 패드(152)는 전기도금을 이용하여 형성될 수 있다. 제1 패드(151)는 패드연결부(131) 상에 형성되며, 제2 패드(152)는 오픈홀(141)에 의해 노출된 상부전극(130)의 일부 상에 형성될 수 있다.
다음으로 도 6, 도 7, 및 도 8을 참조한다. 도 7은 유전체층 노출단계를 나타내는 도면이고 도 8은 하부전극 형성단계를 나타내는 도면이다.
도 7에 도시된 바와 같이, 유전체층 노출단계는 기판(110)의 일부를 하면(110b)으로부터 유전체층(120)까지 제거하여 유전체층(120)의 하면(120b)을 노출시키는 과정이다. 유전체층 노출단계에서 제거되는 기판(110)의 일부는 캐패시터가 형성될 영역(113)에 해당하는 부분이다. 캐패시터가 형성될 영역(113)은 이미 유전체층(120)과 상부전극(130)이 형성되어 있다. 캐패시터가 형성될 영역(113)에 해당하는 기판(110)의 일부를 제거하면, 기판(110)의 상하가 관통되는 수용부(112)가 형성될 수 있다. 준비 단계에서 기판(110)에 트렌치(111)가 형성되어 기판(110)의 일부가 제거되었고, 유전체층 노출단계에서 유전체층(120) 아래의 기판(110)의 일부가 제거되어, 그 결과 기판(110)의 상면(110a)과 하면(110b)이 모두 제거된 수용부(112)가 형성된다. 이때, 수용부(112)의 상부에는 이미 유전체층(120)과 상부구조가 형성된 상태이다.
유전체층 노출단계에서, 에칭(etching) 공정으로 기판(110)의 하면(110b)의 일부를 제거할 수 있다. 기판(110)의 상면(110a)에는 이산화실리콘 박막, 실리콘 산화물 박막, 실리콘 질화물 박막, 이들의 조합으로 형성된 유전체층(120)이 형성되어 있고, 유전체층(120)은 실리콘 기판(110)에 비하여 식각선택성이 매우 높다. 따라서 기판(110)의 상면(110a)과 유전체층(120) 사이에 별도의 보호층(170)을 형성하지 않더라도, 유전체층 노출단계에서 수행되는 에칭 공정에 의해 유전체층(120)의 하면(120b)이 손상되지 않을 수 있다. 예를 들어, 기판(110)의 하면(110a)에서 상면(110b) 방향으로 식각이 진행되는 과정에서 트렌치(111)의 하단에 형성된 유전체층(120)이 노출된다. 노출된 유전체층(120)은 식각되지 않고 실리콘 기판(110)만 계속 식각되어 실리콘 기판(110)의 상면(110a)까지 제거될 수 있다.
도 8에 도시된 하부전극 형성단계는 유전체층 노출단계에서 노출된 유전체층(120)의 하면(120b) 상에 하부전극(160)을 형성하는 과정이다. 하부전극 형성단계에서, 기판(110)의 수용부(112) 내면(112a)과 유전체층(120)의 하면(120b) 상에 시드층을 형성하고 전기도금을 하여 하부전극(160)을 형성할 수 있다. 하부전극(160)은 트렌치(111)의 사이에 채워지도록 형성되고, 트렌치(111)를 둘러싸도록 형성될 수 있다. 하부전극(160)의 일부는 패드연결부(131)의 하면(131b)에 형성되어, 제1 패드(151)와 하부전극(160)이 전기적으로 연결될 수 있다. 하부전극(160)의 일부는 기판(110)의 수용부(112)의 내면(112a)에 이어지도록 형성되어, 유전체와 상부구조와 기판(110)을 지지할 수 있다. 하부전극(160)은 두께가 두껍게 형성될 수 있다. 예를 들어, 하부전극(160)은 20㎛ 이상의 두께로 형성될 수 있다. 하부전극(160)의 두께가 두꺼우면 상대적으로 저항이 낮아지므로 캐패시터의 품질계수(Q)가 향상될 수 있다.
다음으로, 도 9를 참조한다. 도 9는 보호층(170) 형성단계를 나타내는 도면이다.
고주파 캐패시터 제조방법은 하부전극 형성단계 이후에, 하부전극(160)의 하면에 보호층(170)을 형성하는 보호층(170) 형성단계를 더 포함할 수 있다. 보호층(170) 형성단계는 하부전극(160)의 하면(160b)에 하부전극(160)을 보호하는 층을 형성하는 과정이다. 보호층(170) 형성단계에서, 하부전극(160)의 하면(160b)과 기판(110)의 하면(110b)을 커버하도록 보호층(170)을 형성하되, 기판(110)의 수용부(112) 공간을 채우도록 보호층(170)을 형성할 수 있다.
이상으로 기판(110)의 재질이 실리콘인 경우에 본 발명의 일실시예에 따른 고주파 캐패시터의 제조 방법을 설명하였다. 이하에서 기판(110)의 재질이 감광성 유리인 경우에 본 발명의 일실시예에 따른 고주파 캐패시터의 제조 방법을 설명한다. 감광성 유리 기판을 이용한 고주파 캐패시터의 제조 방법은 실리콘 기판(110)을 이용한 고주파 캐패시터의 제조 방법과 크게 다르지 않으므로, 중복되는 부분은 생략하여 설명한다.
도 10 내지 도 19는 본 발명의 일실시예에 따른 감광성 유리 기판을 이용한 고주파 캐패시터의 제조 방법의 각 단계를 나타내는 도면이다.
먼저 도 10, 도 11, 및 도 12를 참조한다. 도 10는 감광 단계, 도 11는 열처리 단계, 도 12는 결정 제거 단계를 나타내는 도면이다.
준비 단계는 기판 준비 단계, 및 트렌치 형성단계를 포함한다. 도 10에 도시된 바와 같이, 기판 준비 단계에서 감광성 유리 재질의 기판(110)을 준비한다. 다음으로, 트렌치 형성단계는, 감광성 유리 기판(110)의 상면(110a)에 트렌치(111)가 형성될 영역을 개방한 마스크(M)를 이용하여 감광을 수행하는 감광 단계, 기판(110)을 열처리하여 기판(110)의 감광된 부분(P1)을 결정화하는 열처리 단계, 및 기판(110)의 결정화된 부분(P2)을 제거하여 트렌치(111)를 형성하는 결정 제거 단계를 포함할 수 있다.
도 10에 도시된 바와 같이, 감광 단계에서, 감광성 유리 기판(110)의 원하는 영역에 자외선(UV)을 선택적으로 조사하면, 자외선이 조사되어 물성이 변화한 감광된 부분(P1)이 형성된다. 이때 마스크(M)는 감광성 유리 기판(110)의 상면(110a)에서 하면(110b)으로 형성되는 트렌치(111)에 해당하는 영역에 자외선이 조사되도록 형성된다.
도 11에 도시된 바와 같이, 열처리 단계에서, 감광성 유리 기판(110)에 열처리를 수행하면 감광된 부분(P1)이 결정화 되어 결정화된 부분(P2)가 형성된다.
도 12에 도시된 바와 같이, 결정 제거 단계에서 불산(HF) 등의 산성 식각액을 이용하여 감광성 유리 기판(110)의 결정화된 부분(P2)을 제거할 수 있다. 감광성 유리 기판(110)에서 결정화된 부분(P2)은 결정화되지 않은 부분에 비하여 20배에서 50배까지 빠른 식각 속도로 식각이 진행된다. 따라서 높은 정밀도로 트렌치(111) 구조를 형성할 수 있다.
다음으로 도 13 및 14를 참조한다. 도 13은 제거영역 전처리단계의 감광단계를 나타내는 도면이다. 도 14는 제거영역 전처리단계의 열처리단계를 나타내는 도면이다.
고주파 캐패시터 제조방법은, 기판(110)이 감광성 유리 재질인 경우 트렌치 형성단계 이후에 수행되며, 유전체층 노출단계에서 제거될 기판(110)의 일부에 감광 및 열처리를 수행하는 제거영역 전처리단계를 더 포함할 수 있다. 제거영역 전처리단계는 감광단계 및 열처리단계를 포함할 수 있다.
도 13에 도시된 바와 같이, 제거영역 전처리단계의 감광단계는 감광성 유리 기판(110)에 마스크(M)를 이용하여 자외선을 조사하는 과정이다. 마스크(M)는 감광성 유리 기판(110)에서 캐패시터가 형성될 영역(113)에 해당하는 부분에 자외선이 조사되도록 형성된다. 감광성 유리 기판(110)의 캐패시터가 형성될 영역(113)에 해당하는 부분에 자외선이 조사되어 해당 부분(P3)은 감광성 유리의 물성이 변화된다.
도 14에 도시된 바와 같이, 제거영역 전처리단계의 열처리 단계에서, 감광성 유리 기판(110)에 열처리를 수행하면 감광된 부분(P3)이 결정화 되어 결정화된 부분(P4)이 형성된다. 즉, 캐패시터가 형성될 영역(113)에 해당하는 기판(110)의 일부가 결정화된 부분(P4)이 된다. 유전체층(120) 및 상부전극(140)을 형성한 다음 감광성 유리 기판(110)의 캐패시터가 형성될 영역(113)을 제거하기 위하여 감광 및 열처리를 수행하는 경우, 열처리 과정에 의해 유전체층 및 상부전극의 변형 가능성이 있으므로, 유전체층이 형성되기 전에 미리 감광 및 열처리 과정을 수행한다.
다음으로 도 14 및 도 15를 참조한다. 도 15는 유전체층 형성단계를 나타내는 도면이다.
유전체층 형성단계에서, PECVD 공정 또는 LPCVD 공정을 이용하여 감광성 유리 기판(110)의 상면(110a)에 유전체층(120)을 형성할 수 있다. 감광성 유리 기판(110)의 상면(110a)에 형성되는 유전체층(120)은 실리콘 산화물 박막, 실리콘 질화물 박막, 이들의 조합을 포함할 수 있다. 유전체층(120)에 관한 중복되는 설명은 생략한다.
고주파 캐패시터의 제조 방법은, 준비 단계와 유전체층 형성단계 사이에 감광성 유리 기판(110)의 상면(110a)에 식각정지층(미도시)을 형성하는 식각정지층 형성단계를 더 포함할 수 있다. 식각정지층 형성단계를 더 수행하는 경우, 식각정지층은 감광성 유리 기판(110)의 상면(110a)에 형성되고, 유전체층(120)은 식각정지층의 상면에 형성된다. 식각정지층은 금속 박막으로 형성될 수 있다. 식각정지층은 두께가 두꺼울 필요가 없다. 식각정지층은 두께가 얇아도 되므로 상면을 균일하게 형성할 수 있다. 따라서 식각정지층의 상면에 유전체층(120)을 형성하는 경우 유전체층(120)의 하면(120b)이 균일하게 형성될 수 있다.
도 16은 상부전극(130), 절연층(140), 제1 패드(151), 제2 패드(152)가 형성된 상태를 나타내는 도면이다. 도 17에 도시된 바와 같이, 유전체층(120)이 형성된 다음, 상부전극(130) 상에 절연층(140), 제1 패드(151), 제2 패드(152)를 형성하는 과정은 도 6을 참조하여 설명한 바와 유사하므로 생략한다.
다음으로 도 16, 및 도 17을 참조한다. 도 17은 유전체층 노출단계에서 기판의 하면 일부가 제거된 상태를 나타낸 도면이다.
도 16을 참조하면, 캐패시터가 형성될 영역(113)에 해당하는 감광성 유리 기판(110)의 일부(P4)는 자외선이 조사되고 열처리가 수행되어 자외선이 조사된 부분이 결정화된 상태이다. 여기에서, 유전체층 노출단계는 산성 식각액을 이용하여 결정화된 부분(P4)을 제거하는 것이다.
도 17을 참조하면, 감광성 유리 기판(110)의 결정화된 부분이 제거되면, 유전체층(120)의 하면(120b)이 노출된다. 유전체층(120)은 실리콘 산화물 또는 실리콘 질화물을 포함하므로 감광성 유리 기판(110)을 식각하는 과정에서 유전체층(120)의 하면(120b)이 손상되지 않을 수 있다. 다만, 유전체층(120)의 하면(120b)의 균일성을 더 잘 보호하기 위하여, 식각정지층이 형성된 경우 감광성 유리 기판(110)을 식각하는 과정에서 식각정지층에 의해 식각이 정지되므로 유전체층(120)의 하면(120b)이 보호될 수 있다.
도 18을 참조한다. 도 18은 하부전극 형성단계를 나타내는 도면이다.
하부전극 형성단계는 감광성 유리 기판(110)의 일부가 하면(110b)으로부터 제거됨에 따라 노출되는 유전체층(120)의 하면(120b) 또는 식각정지층(미도시)의 하면 상에 형성된다. 식각정지층은 전기전도성을 갖는 금속 재질로 형성되므로 식각정지층의 하면에 금속 재질의 하부전극(160)을 곧바로 형성할 수 있다. 실리콘 기판(110)을 이용한 고주파 캐패시터의 제조 방법의 하부전극 형성단계와 동일한 설명은 생략한다.
다음으로, 도 19를 참조한다. 도 18는 보호층(170) 형성단계를 나타내는 도면이다. 하부전극 형성단계 이후에 수행되는 보호층(170) 형성단계는 도 9를 참조하여 설명한 과정과 유사하므로 구체적인 설명은 생략한다.
도 20 내지 도 23은 본 발명의 일실시예에 따른 패드가 하측에 형성된 고주파 캐패시터의 제조 방법의 각 단계를 나타내는 도면이다. 상술한 실리콘 기판을 이용한 고주파 캐패시터의 제조 방법과, 감광성 유리 기판을 이용한 고주파 캐패시터의 제조 방법은 제1 패드 및 제2 패드가 상측에 형성되는 구조이다. 본 발명의 일실시예에 따른 고주파 캐패시터는 외부회로와 연결을 위한 제1 패드 및 제2 패드가 상측뿐만 아니라 하측에도 형성될 수 있다.
도 3 내지 도 5를 참조하여 설명한 준비단계 및 유전체층 형성단계를 수행한 다음, 유전체층(120)의 상면에 상부전극(130)을 형성하는 상부전극 형성단계를 수행한다. 상부전극 형성단계는 도 6을 참조하여 설명한 내용과 유사하므로 자세한 설명은 생략한다.
도 5 및 도 20을 참조한다. 도 20은 상부전극(130)의 상면에 절연층(140)이 형성된 상태를 나타내는 도면이다.
제1 패드(151) 및 제2 패드(152)가 하측에 형성되는 고주파 캐패시터를 제조하는, 고주파 캐패시터의 제조 방법은, 상부전극 형성단계 이후에, 상부전극(130)의 상면에 절연층(140)을 형성하는 절연층 형성단계를 더 포함할 수 있다.
절연층 형성단계는, 상부전극(130)과 유전체층(120)을 커버하도록 기판(110) 상에 절연층(140)을 형성하는 과정이다. 여기에서 절연층(140)은 보호층(170)과 동일한 재질과 제조방법으로 형성될 수 있다.
도 20 및 도 21을 참조한다. 도 21은 유전체층 노출단계를 나타내는 도면이다.
유전체층 노출단계에서 유전체층(120)의 하면(120b)이 노출되도록 기판(110)이 전부 제거될 수 있다. 도 7, 및 도 17에서 기판(110)의 일부만을 제거한 것과 달리, 본 발명의 일실시예에 따른 고주파 캐패시터 제조방법은 유전체층 노출단계에서 기판(110)을 전부 제거할 수도 있다. 기판(110)을 전부 제거하면, 실리콘 또는 감광성 유리 재질의 기판(110)과 전기전도성 재질인 상부전극(130)이나 하부전극(160)의 팽창 특성 차이에 따라 발생할 수 있는 스트레스나 휨을 예방할 수 있다. 기판(110)이 모두 제거되면 전체적인 고주파 캐패시터의 두께를 얇게 형성할 수 있는 이점이 있다.
기판(110)을 모두 제거하는 유전체층 노출단계는 기판(110)의 재질이 실리콘이거나 감광성 유리인 경우 모두에 적용될 수 잇다. 예를 들어, 실리콘 기판(110)인 경우 도 7에서 식각 범위를 기판(110) 전체에 적용할 수 있다. 또한, 감광성 유리 기판(110)인 경우 도 13에서 기판(110)의 전체에 자외선을 조사하고, 도 14에서 열처리를 수행하면 기판(110)의 전부가 결정화된 부분(P4)이 되며, 도 17에서 산성 식각액으로 결정화된 감광성 유리 기판(110)을 모두 제거할 수 있다.
기판(110)을 모두 제거하더라도, 유전체층(120)의 상면(120a)에 상부전극(130)이 형성되어 있고, 상부전극(130)과 유전체층(120)의 상면을 커버하는 절연층(140)이 형성되어 있으므로, 기판(110)을 제거하더라도 유전체층(120)이 지지될 수 있다.
도 21 및 도 22를 참조한다. 도 22는 하부전극 형성단계를 나타내는 도면이다. 하부전극 형성단계에서 유전체층(120)의 하면(120b)에 하부전극(160)을 형성하는 과정은 도 8 및 도 17을 참조하여 설명한 내용과 유사하므로 자세한 설명은 생략한다.
도 22 및 도 23을 참조한다. 도 23은 보호층(170), 제1 패드(151), 제2 패드(152)를 유전체층(120)의 하측에 형성한 상태를 나타내는 도면이다.
고주파 캐패시터의 제조 방법은, 하부전극 형성단계 이후에, 하부전극(160)을 커버하여 보호하는 보호층(170)을 형성하는 보호층 형성단계, 및 보호층 형성단계 이후에, 상부전극(130)의 하면(130b)과 연결되도록 형성되는 제1 패드(151) 및 하부전극(160)의 하면(160b)과 연결되도록 형성되는 제2 패드(152)를 형성하는 하측패드 형성단계를 더 포함할 수 있다.
보호층 형성단계에서, 보호층(170)은 하부전극(160)의 하면(160b)을 커버하고, 유전체층(120)과 절연층(140)까지 커버하도록 일체로 형성될 수 있다. 이때, 보호층(170)에는 제1 패드(151)와 제2 패드(152)가 형성되기 위한 공간이 함께 형성될 수 있다. 즉, 보호층(170)은 하부전극(160)의 하면(160b) 일부를 노출하고, 상부전극(130)의 하면(130b)의 일부를 노출하도록 형성된다.
하측패드 형성단계에서, 제1 패드(151)는 보호층(170)에 의해 커버되지 않은 하부전극(160)의 하면(160b)에 연결되도록 형성되고, 제2 패드(152)는 보호층(170)에 의해 커버되지 않은 상부전극(130)의 하면(130b)에 연결되도록 형성될 수 있다. 제1 패드(151)와 제2 패드(152)가 캐패시터의 상측 또는 하측에 형성되는 구조는 캐패시터가 상면 실장 또는 하면 실장인지에 따라 선택될 수 있다.
상술한 바와 같이, 본 발명의 일실시예에 따른 고주파 캐패시터(100)는 실리콘 기판(110) 또는 감광성 유리 기판(110)을 이용하여 제조될 수 있다. 종래의 캐패시터 제조 방법은 기판에 트렌치를 형성한 다음, 하부전극을 형성하고, 하부전극 상에 유전체층을 형성하는 과정을 수행한다. 하부전극을 두껍게 형성하여야 캐패시터의 등가저항을 낮출 수 있고 품질계수(Q)를 향상시킬 수 있으나, 종래의 캐패시터 제조 방법으로 하부전극을 두껍게 형성하는 경우 전기도금의 특성상 하부전극의 상면이 균일하지 않고 거칠게 형성되고, 하부전극(160)의 상면이 균일하지 않으므로 유전체층(120)이 균일하게 형성되지 않아서 내전압이 낮아지는 문제가 존재한다. 종래의 캐패시터 제조 방법에서 유전체층(120)의 균일성을 높이기 위해서는 하부전극(160)의 상면을 균일하게 형성할 필요가 있고, 하부전극(160)의 상면을 균일하게 형성하기 위해서는 하부전극(160)의 두께를 얇게 형성하여야 하는데, 하부전극(160)의 두께를 얇게 형성하면 캐패시터의 등가저항이 상승하여 품질지수(Q)가 하락한다.
본 발명의 일실시예에 따른 고주파 캐패시터의 제조 방법은, 기판(110) 상에 유전체층(120)을 형성하기 때문에 유전체층(120)의 하면(120b)을 균일하게 형성할 수 있고, 유전체층(120)의 하면(120b)이 노출되도록 기판(110)의 하면(110b)의 일부를 제거하는 과정에서도 식각선택성에 의해 유전체층(120)의 하면(120b)의 균일성이 유지되며, 유전체층(120)의 하면(120b) 상에 하부전극(160)을 형성하기 때문에 하부전극(160)의 두께를 두껍게 형성하더라도 유전체층(120)의 균일성에 영향을 미치지 않는다. 즉, 균일한 유전체층(120)을 획득할 수 있으므로 높은 내전압을 달성할 수 있고, 두꺼운 상부전극(130) 및 하부전극(160)을 획득할 수 있으므로 등가저항이 낮아서 품질계수(Q)가 높은 고주파 캐패시터(100)를 제조할 수 있다.
또한, 본 발명의 일실시예에 따른 고주파 캐패시터의 제조 방법은, 기판(110)의 상면(110a)에 트렌치(111)를 형성한 다음 유전체층(120)을 형성하므로 유전체층(120)이 복수의 트렌치(111) 구조를 포함하도록 형성된다. 그리고, 유전체층(120)의 상면(120a)에 상부전극(130)이 형성되고, 유전체층(130)의 하면(120b)에 하부전극(160)이 형성되기 때문에, 유전체층(120)의 트렌치(111)에 따라 상부전극(130)의 하면(130b) 및 하부전극(160)의 상면(160a)도 트렌치(111) 구조로 형성되고, 캐패시터의 면적이 증가되며 품질계수(Q)가 향상될 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 고주파 캐패시터
110: 기판
111: 트렌치
112: 수용부
113: 캐패시터 영역
120: 유전체층
130: 상부전극
131: 패드연결부
140: 절연층
141: 오픈홀
151: 제1 패드
152: 제2 패드
160: 하부전극
170: 보호층
M: 마스크
110: 기판
111: 트렌치
112: 수용부
113: 캐패시터 영역
120: 유전체층
130: 상부전극
131: 패드연결부
140: 절연층
141: 오픈홀
151: 제1 패드
152: 제2 패드
160: 하부전극
170: 보호층
M: 마스크
Claims (11)
- 상면과 하면이 관통된 수용부를 포함하는 기판;
상기 기판의 수용부에 형성된 유전체층;
상기 유전체층의 상면에 형성된 상부전극;
상기 상부전극의 상면에 형성되는 절연층;
상기 유전체층의 하면에 형성된 하부전극;
상기 하부전극의 하면을 커버하여 보호하는 보호층;
상기 상부전극의 하면과 연결되도록 형성되는 제1 패드; 및
상기 하부전극의 하면과 연결되도록 형성되는 제2 패드를 포함하고,
상기 기판의 수용부는 상기 하부전극을 형성하기 위하여 상기 기판의 일부가 제거되어 형성되는, 고주파 캐패시터. - 청구항 1에 있어서,
상기 유전체층은
하나 이상의 트렌치 구조를 포함하는, 고주파 캐패시터. - 삭제
- 청구항 1에 있어서,
상기 하부전극의 두께는
상기 상부전극의 두께와 동일하거나 더 두꺼운, 고주파 캐패시터. - 캐패시터를 형성하기 위한 기판을 준비하는 준비단계;
상기 기판의 상면에 유전체층을 형성하는 유전체층 형성단계;
상기 유전체층의 상면에 상부전극을 형성하는 상부전극 형성단계;
상기 상부전극의 상면에 절연층을 형성하는 절연층 형성단계;
상기 유전체층의 하면의 적어도 일부가 노출되도록 상기 기판의 적어도 일부를 제거하는 유전체층 노출단계;
상기 유전체층의 하면에 하부전극을 형성하는 하부전극 형성단계;
상기 하부전극을 커버하여 보호하는 보호층을 형성하는 보호층 형성단계; 및
상기 보호층 형성단계 이후에, 상기 상부전극의 하면과 연결되도록 형성되는 제1 패드 및 상기 하부전극의 하면과 연결되도록 형성되는 제2 패드를 형성하는 하측패드 형성단계를 포함하는, 고주파 캐패시터의 제조 방법. - 청구항 5에 있어서,
상기 준비 단계는
상기 기판을 준비하는 기판 준비단계; 및
상기 유전체층의 형태를 결정하기 위하여, 상기 기판의 일면에 복수의 트렌치를 형성하는 트렌치 형성단계를 포함하는, 고주파 캐패시터의 제조 방법. - 청구항 5에 있어서,
상기 유전체층 형성단계는
상기 기판이 실리콘 재질인 경우 열산화 공정 또는 화학기상증착 공정을 이용하여 상기 유전체층을 형성하고, 상기 기판이 감광성 유리 재질인 경우 화학기상증착 공정을 이용하여 상기 유전체층을 형성하는, 고주파 캐패시터의 제조 방법. - 삭제
- 삭제
- 청구항 6에 있어서,
상기 준비 단계는
상기 기판이 감광성 유리 재질인 경우 상기 트렌치 형성단계 이후에 수행되며, 상기 유전체층 노출단계에서 제거될 기판의 일부에 감광 및 열처리를 수행하는 제거영역 전처리단계를 더 포함하는, 고주파 캐패시터의 제조 방법. - 청구항 5에 있어서,
상기 유전체층 노출단계는
상기 유전체층의 하면이 노출되도록 상기 기판을 전부 제거하는, 고주파 캐패시터의 제조방법.
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|---|---|---|---|
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|---|---|---|---|
| KR1020210042278A KR102460449B1 (ko) | 2021-03-31 | 2021-03-31 | 고주파 캐패시터 및 이의 제조방법 |
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| JP2015038962A (ja) * | 2013-07-16 | 2015-02-26 | ソニー株式会社 | 配線基板および配線基板の製造方法、並びに、部品内蔵ガラス基板および部品内蔵ガラス基板の製造方法。 |
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2021
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2022
- 2022-03-30 US US17/709,338 patent/US12014881B2/en active Active
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| JP2015038962A (ja) * | 2013-07-16 | 2015-02-26 | ソニー株式会社 | 配線基板および配線基板の製造方法、並びに、部品内蔵ガラス基板および部品内蔵ガラス基板の製造方法。 |
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