CN118099094A - 包括使用蚀刻掩模限定切割线的获得集成器件的方法 - Google Patents

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Abstract

本发明提供了一种包括使用蚀刻掩模限定切割线的获得集成器件的方法。一种用于获得集成器件的方法，包括：在衬底上方形成金属屏障层(102)；在金属屏障层上形成可阳极氧化金属层；对可阳极氧化金属层的第一区域和第二区域进行阳极氧化，以分别获得第一多孔区域(PRA)和第二多孔区域(PRB)，该第一多孔区域(PRA)和该第二多孔区域(PRB)两者包括从多孔区域的顶表面垂直于多孔区域的顶表面向金属屏障层延伸的多个基本上直的孔(105)；在至少第一多孔区域(PRA)上方形成蚀刻掩模(107)，该蚀刻掩模(107)在第二多孔区域上方具有开口(OP)；通过蚀刻掩模的开口对第二多孔区域的孔的底端进行蚀刻，以获得形成器件区域的孔、以及形成切割线的第一多孔区域中的孔，该集成器件至少由切割线限定。

Description

包括使用蚀刻掩模限定切割线的获得集成器件的方法
技术领域
本发明涉及集成领域，并且更具体地，涉及电气器件、相关半导体产品及其制造方法。
背景技术
诸如电容器的电子部件可以以各种形式集成到半导体产品中。例如，可以通过形成由电介质层分开的两个平面电极而在半导体衬底上方形成平面电容器。然而，平面电容器提供低电容密度，这意味着高值电容将消耗硅的显著的面积。
为了克服该问题，已经提出形成三维结构来增加电容器的电容。使用三维(3D)电容器已经实现了每m2一法拉数量级的电容密度。
3D电容器包括呈现浮雕的功能电极(例如，功能电极包括呈现浮雕的表面或者功能电极形成在诸如孔、洞、沟槽或柱的浮雕上)。通常，可以通过使用深反应离子蚀刻来形成导电3D结构，然后进行电介质和导电材料的后续沉积步骤以形成电容器。文献WO2007125510公开了用于形成这样的3D电容器的方法。
还已经提出了在通过对导电层进行阳极氧化形成的多孔绝缘结构的内部形成电容器，这样的结构在文献WO 2015/063420中公开。
包括这样的多孔结构的集成器件还可能包括沿其外围的多孔结构，即其中机械刀片已经被用于切割在同一衬底上形成的多个集成器件。已经观察到，机械刀片的使用在多孔结构的层面上产生不规则的锯齿状边缘。
图1A和图1B是以不同放大率获取的包括已经被切割的多个集成器件的晶片的一部分的图像。从图中可以观察到，集成器件的边缘(刀片穿过的地方)是锯齿状且不规则的。
本发明的发明人已经观察到，锯齿状且不规则的边缘是由在刀片穿过时衬底的多孔材料分裂的碎片引起的。
期望避免这些缺陷，因为他们可能使切割之后的集成器件的机械性能劣化。
已经通过在机械刀片切割之前进行激光开槽来克服该缺陷。该解决方案并不令人满意，因为它需要实施附加处理步骤。该解决方案的其他缺点包括成本、持续时间、以及激光可能对开槽区域附近的集成电路造成的损坏。实际上，激光热可能削弱下方材料直到衬底(例如硅)，这使切割之后管芯的机械性能劣化。实际上，在使用激光开槽时已经观察到发生具有分裂的材料的碎片的其他类型的缺陷。
需要避免出现分裂的碎片的解决方案，该解决方案耗时较少并且具有有限数目的附加处理步骤。
此外，应当注意，不期望将可阳极氧化材料留在切割线上。例如，如果使用铝，在切割厚铝层时，机械刀片可能会被卡住。多孔材料更容易切割开。
本发明是鉴于上述问题而作出的。
发明内容
本发明提供一种用于获得集成器件的方法，包括：
在衬底上方形成金属屏障层；
在金属屏障层上形成可阳极氧化金属层；
对可阳极氧化金属层的第一区域和第二区域进行阳极氧化，以分别获得第一多孔区域和第二多孔区域，该第一多孔区域和该第二多孔区域两者包括从多孔区域的顶表面垂直于多孔区域的顶表面向金属屏障层延伸的多个基本上直的孔；
在至少第一多孔区域上方形成蚀刻掩模(例如硬掩模)，该蚀刻掩模在第二多孔区域上方具有开口；
通过蚀刻掩模的开口对第二多孔区域的孔的底端进行蚀刻，以获得形成器件区域的孔、以及形成切割线的第一多孔区域中的孔，该集成器件至少由切割线限定(在平面水平平面例如各层延伸的平面上)。
获得集成器件还可以包括附加步骤以获得至少通过切割线切割的结构(例如制造部件)。此外，集成器件可以与器件区域基本上重合。器件区域可以容纳诸如电容器、电阻器或电感器的部件。实际上，器件区域将由本领域技术人员识别为能够容纳部件的集成器件的中心区域。
切割线还可以由本领域技术人员识别为沿集成器件的至少一个边缘或所有边缘的部分。通常，切割线被布置成限定多个集成器件的网格(例如，此处，切割线限定集成器件并因此围绕集成器件)。
已经观察到上面的方法限制了缺陷例如关于图1A和图1B所描述的缺陷的出现。
在上面的方法中，衬底可以包含不同材料的堆叠，例如半导体层(通常，硅或玻璃晶片)和导电层(例如，包括可阳极氧化材料)的堆叠。在该布置中，导电层可以是衬底中的顶层，例如与金属屏障层接触。
由于金属屏障用于防止下方衬底(其可以包括可阳极氧化材料)的阳极氧化，阳极氧化处理在孔的底端处产生屏障层的材料的氧化物，这随后可以防止阳极氧化流体和孔进入下方衬底。由于可能期望具有在器件区域中形成的部件，这些部件形成在孔内部延伸并电连接至屏障层的导电结构，因此通常在蚀刻步骤中去除在孔的底部处的氧化物封堵物。该蚀刻步骤借助于蚀刻掩模(有时被称为硬掩模)来执行，该蚀刻掩模对器件区域中的部件进行限定。应当注意，器件区域包括通至金属屏障层的孔，以使得能够形成电连接至屏障层的器件。
本发明的发明人已经观察到，在该蚀刻掩模覆盖机械刀片将用于切割集成电路的孔时，在随后的切割步骤期间防止分裂的碎片的出现。这是由于在切割区域中的孔的底部处存在氧化物封堵物，该氧化物封堵物充当阳极多孔氧化物与金属屏障层之间的锚定点。防止了呈碎片形式的阳极多孔氧化物的分层。
此处，其中孔的底端未被蚀刻的切割线将受益于氧化物封堵物的存在。该方法的另一优点在于孔包括氧化物封堵物的部分的视觉方面：这些孔的色调与其中这些封堵物已经被去除的部分的色调不同。这便于确保氧化物封堵物已经从应当制造器件的区域中的孔的底端适当地去除。应当注意，在没有这种不同的视觉方面的情况下，无法确认氧化物封堵物已经被去除。
本领域的技术人员将能够选择金属屏障层的材料和要进行阳极氧化的金属的材料，从而形成直的孔。此外，阳极氧化掩模具有要选择的材料，以便在蚀刻孔的底端时不受影响。
蚀刻孔的底端可以包括到达金属屏障层，例如通过去除氧化物封堵物到达金属屏障层。
根据特定的实施方式，该方法包括至少通过切割线对要切割的结构进行切割，以获得切割后的集成器件。
在切割之前，集成器件虽然已经完成，但在其侧面附接至已经与要切割的集成器件一起形成的其他集成器件。
切割在第二多孔部分周围的多孔部分中执行。
根据特定的实施方式，切割包括执行机械刀片切割。
特别地，该实施方式可以在不使用激光开槽方法的情况下实施。例如，仅使用机械刀片切割来执行切割。因此，需要的制造步骤更少，并且避免与使用激光开槽相关联的缺陷。
根据特定的实施方式，孔(例如，多孔区域的到达金属屏障层的所有孔)的底端被金属屏障层的氧化物封堵物(氧化物封堵物的材料是屏障层的金属的氧化物)封堵，并且其中，通过蚀刻掩模的开口对第二多孔区域的孔的底端进行蚀刻包括去除可通过开口达到的孔(即，第二多孔部分的孔)的氧化物封堵物。
因此，在器件区域中，存在在其底端处不包括氧化物封堵物的一组孔，这些孔(或这些孔的一部分)可通过开口达到。
根据特定的实施方式，该方法包括形成阳极氧化掩模(也被称为硬掩模)，该阳极氧化掩模具有限定第一多孔区域和第二多孔区域的至少一个阳极氧化开口(针对两个区域可以存在单个开口，针对每个多孔区域可以存在一个开口，或者针对可能包括子区域的两个多孔区域可以存在多于两个的开口)。
在该特定的实施方式中，形成阳极氧化掩模(有时被称为硬掩模)。该掩模保持在蚀刻硬掩模下方的位置中，并且蚀刻掩模的开口位于阳极氧化掩模的至少一个开口内。阳极氧化掩模通常可以包括针对第一多孔区域和针对第二多孔区域的开口，其中可以在集成器件内部形成部件。
根据特定的实施方式，阳极氧化掩模具有限定第一多孔区域的第一开口以及与第一开口分开的、限定第二多孔区域的第二开口。
根据特定的实施方式，该方法包括在器件区域的一组孔内部沉积包括底部电极层、电介质层和顶部电极层的堆叠结构，以形成集成器件的电容器。
该特定的实施方式包括形成集成器件的电容器。形成电容器可以在蚀刻步骤(孔的底端的蚀刻步骤)已经执行之后并且在随后的切割步骤之前执行。
应当注意，该组孔可以包括可通过开口达到的所有孔(在该情况下，形成仅一个电容器)。可替选地，该组孔仅包括可通过开口达到的孔的一部分，使得集成器件可以包括除电容器之外的附加部件。例如，如果集成器件包括多个部件，则这些部件可以在形成第二开口和第二多孔区域的多个开口中形成。
本发明不限于包括电容器的集成器件，还可以在器件区域中形成其他部件，例如，电阻器、电感器、传感器等。
根据特定的实施方式，第一多孔区域围绕第二多孔区域。
该特定的实施方式使得能够确保围绕集成器件的切割线(通常呈矩形形状)包括在孔的底端具有氧化物封堵物的孔，使得切割引起较平整的输出。
根据特定的实施方式，该方法包括在蚀刻掩模上方形成钝化层，该钝化层在切割线的层面上具有开口。
集成器件可以由钝化层覆盖，并且已经观察到在切割线的层面上去除该层(例如通过对钝化层进行图案化)引起改进的切割。
根据特定的实施方式，获得多个集成器件，所述集成器件由被布置成网格的切割线限定。
例如，该方法包括在衬底上方形成单个金属屏障层，该衬底将用于在所有器件的切割之前支承所有器件。该单个金属屏障可以被图案化。
例如，该方法包括针对所有器件形成单个可阳极氧化金属层。
例如，该方法包括单个阳极氧化步骤，以获得多孔区域(例如，切割线所在的区域和每个器件所在的内部)。
例如，该方法包括在具有网格形状的多孔区域的一部分上方形成单个蚀刻掩模，以限定多个器件区域，蚀刻掩模在每个器件区域内部具有开口，该开口通至每个器件区域的多孔区域的另一部分。
例如，该方法包括通过每个器件区域的开口对孔的底端进行蚀刻，以获得限定集成器件的要切割的结构。
本发明还提供了一种集成器件，包括：
衬底；
在衬底上方的金属屏障层；
包括阳极氧化的金属的第一多孔区域以及第二多孔区域的层，第一多孔区域和第二多孔区域两者包括从多孔区域的顶表面垂直于多孔区域的顶表面向金属屏障层延伸的多个基本上直的孔，
其中，第一多孔区域的孔的底端被金属屏障的氧化物封堵物封堵，第二多孔区域的孔的底端被蚀刻并到达金属屏障以形成器件区域；
并且其中，第一多孔区域中的孔形成切割线。
该集成器件可以被配置成实施上面定义的方法的所有实施方式。
根据特定的实施方式，该器件包括在至少第一多孔区域上方的蚀刻掩模，该蚀刻掩模在第二多孔区域上方具有开口，其中，可通过开口达到的第二多孔区域的孔的底端被金属屏障的氧化物封堵物封堵。
根据特定的实施方式，第一多孔区域围绕第二多孔区域。
根据特定的实施方式，该器件包括在器件区域的一组孔内部包括底部电极层、电介质层和顶部电极层的堆叠结构，以形成集成器件的电容器。
根据特定的实施方式，集成器件被切割。
例如，集成器件不附接至另一集成器件。
附图说明
参照附图，根据仅通过说明而非限制的方式给出的本发明的某些实施方式的以下描述，本发明的另外的特征和优点将变得明显，在附图中：
-已经描述的图1A和图1B示出了锯齿状且不规则的边缘，
-图2是基部结构的截面，
-图3是在已经执行蚀刻步骤之后的图2的基部结构的截面，
-图4是在已经形成电容器之后的图3的结构的截面，
-图5是在已经形成附加开口之后的图4的结构的截面，
-图6是要切割的结构的俯视图，
-图7是切割后的结构的截面，
-图8是集成器件的俯视图，以及
-图9A和图9B示出了平整的边缘。
具体实施方式
现在将描述用于获得集成器件的方法。本方法特别适用于包括由多孔阳极氧化金属制成的多孔区域的集成器件，所述多孔区域容纳利用在孔壁上获得的极高表面积的部件，例如电容器。本发明不限于包括电容器的器件，因为其他器件(电阻器、电感器)可以形成在多孔区域的孔的内部。
图2示出了将从其获得集成电路的基部结构100。
在该图中，衬底101用于支承集成电路。衬底101可以包括半导体衬底(例如，硅衬底)或者包含玻璃或聚合物材料的衬底。衬底101还可以包括导电层，例如包含铝的导电层，例如位于衬底的顶部处(在图中)的导电层。
在衬底上方(例如，在衬底的导电层上方)，已经形成金属屏障层102。该屏障层是阳极氧化屏障层，并且可以包含钨、钛(Ti)或钽(Ta)。
在金属屏障层上形成可阳极氧化金属层。选择该可阳极氧化金属层的材料，以便能够在阳极氧化期间产生直的孔，这些直的孔从暴露于阳极氧化流体的表面(图中的顶表面)基本上垂直延伸。在本说明书中并且通过示例的方式，可阳极氧化金属层包含铝(可替选地，可阳极氧化金属层还可以包含其他金属，例如，钛或钽)。通过示例的方式，铝层的厚度可以从几微米到几十微米。
在图中，已经进行选择性阳极氧化处理以获得层ML，该层ML包括铝部分103(未被阳极氧化的部分)和阳极氧化物部分104(铝的阳极氧化物)。在阳极氧化物部分中，已经形成孔105，并且这些孔是基本上直的孔，其从多孔区域的顶表面垂直于多孔区域的顶表面向金属屏障层延伸。
此处，到达金属屏障层102的孔在它们的底端处被包含金属屏障层的材料的氧化物的氧化物封堵物PG封堵。
为了获得选择性蚀刻，在可阳极氧化金属层上方已经形成阳极氧化掩模106并对其进行图案化，其中开口限定多孔区域的若干部分。更准确地说，在第二多孔区域PRB周围获得第一多孔区域PRA。可以使用申请WO 2019/202046中公开的方法借助于硬掩模/阳极氧化掩模执行要进行阳极氧化的区域的限定。
在示出的示例中，第一多孔区域PRA完全围绕第二多孔区域PRB，如在图6(俯视图)中将出现的。本发明不限于完全围绕，并且还包括部分围绕，例如其中第一多孔区域仅布置在第二多孔区域的一侧上。
此外，在示出的示例中，第一多孔区域PRA与第二多孔区域PRB分开，因为未阳极氧化的金属部分103将第一多孔区域与第二多孔区域分开。两个多孔区域还可以是连续的，形成在阳极氧化掩模的单个开口中(其中在两个区域之间没有未阳极氧化的金属留下)。
随后，在该结构上方已经沉积蚀刻掩模107，以覆盖第一多孔区域的孔，但是在第二多孔区域PRB的一部分上方具有开口OP。更准确地说，开口OP通至第二多孔区域的中间部分，以便仅通至到达金属屏障层102的直的孔。
随后，可以在可通过开口OP达到的孔内部进行蚀刻，以去除在孔105的底部处形成的氧化物封堵物(如图3所示，在孔的底部处去除氧化物封堵物在钨中留下凹部)。例如，如果在孔内部形成电容器结构，则底部电极将与金属屏障层电接触，因为氧化物已经被去除(以及如果在金属屏障层下方存在导电层，则与导电层电接触)。
由于在围绕第二多孔部分PRB的多孔部分PRA上方不存在蚀刻掩模的开口，因此在该多孔部分中未执行对氧化物封堵物的蚀刻。
形成蚀刻掩模以覆盖部分PRA的孔限定了围绕器件区域(即，将获得集成器件的区域)的切割线DL。
本发明的发明人已经观察到，氧化物封堵物的存在增加了多孔材料对金属屏障层的粘附性。因此，当刀片穿过时，多孔材料不会分裂。
图4示出了通过在可通过开口OP达到的第二多孔部分的孔内部(以及还在蚀刻掩模107的一部分上方)沉积包括底部电极层、电介质层和顶部电极层的堆叠结构来形成电容器110之后的图3的结构。沉积堆叠结构的层可以使用ALD处理或者以保形方式沉积材料(以便符合孔的形状)的其他方法执行。
由于氧化物封堵物已经被去除，电容器110的底部电极与金属屏障层102电接触。
在该阶段，获得限定集成器件ID的要切割的结构(虽然仍未切割，但在该阶段，认为集成器件是在其主要部件已经形成时获得；对于其他集成器件，可以形成其他器件部件)。
图5示出了在已经形成顶部钝化层109之后的图4的器件。钝化层109包括在切割线的层面上的开口OPP，以便于切割。
应当注意，在层109下方，可以形成附加互连层(金属层和其间的绝缘层)。为了简单起见，在图中未表示这些层。
图6示出了从顶部观察的结构，其中使用参照图2至图5描述的步骤形成多个集成器件。实际上，图5中所示的结构是沿图6中所示的线II的截面。相同的附图标记用于指代图2至图5以及图6中的相同的元素。特别地，灰色部分与被阳极氧化掩模106覆盖并包含铝的未阳极氧化的材料103相对应。阴影部分与包括电容器110的器件区域相对应。透明部分与被蚀刻掩模107覆盖的多孔材料相对应，并且包括切割线DL(以及每个电容器的外围、在每个铝部分内部)。
图6的结构可以是较大晶片(例如，已经使用了具有晶片形状的硅衬底)的一部分。如在图中可以观察到的，切割线被布置成网格，以限定多个集成器件。切割线穿过蚀刻掩模存在的部分，并且因此切割线穿过具有如下孔的第一多孔区域，这些孔在它们的底端处包括氧化物封堵物。这导致在进行机械刀片切割时避免了阳极多孔氧化物的分裂的碎片。
图7示出了在没有进行激光开槽的情况下进行机械刀片切割之后的图5的结构。集成器件ID现在是切割后的集成器件。蚀刻硬掩模在集成器件的整个外围周围可接近。
图8是切割后的器件的俯视图。
图9A和图9B是以不同放大率获取的包括多个集成器件的晶片的一部分的图像，所述多个集成器件已经根据参照图2至8描述的方法被切割。如在图中可以观察到的，集成器件的边缘(刀片穿过的地方)是直的和规则的，这是由于在孔的底部处存在氧化物封堵物。

Claims (15)

1.一种用于获得集成器件的方法，包括：
在衬底上方形成金属屏障层(102)；
在所述金属屏障层上形成可阳极氧化金属层；
对所述可阳极氧化金属层的第一区域和第二区域进行阳极氧化，以分别获得第一多孔区域(PRA)和第二多孔区域(PRB)，所述第一多孔区域(PRA)和所述第二多孔区域(PRB)两者包括从所述多孔区域的顶表面垂直于所述多孔区域的顶表面向所述金属屏障层延伸的多个基本上直的孔(105)；
在至少所述第一多孔区域(PRA)上方形成蚀刻掩模(107)，所述蚀刻掩模(107)在所述第二多孔区域上方具有开口(OP)；
通过所述蚀刻掩模的开口对所述第二多孔区域的孔的底端进行蚀刻，以获得形成器件区域的孔、以及形成切割线的所述第一多孔区域中的孔，所述集成器件至少由所述切割线限定。
2.根据权利要求1所述的方法，还包括至少通过所述切割线对要切割的结构进行切割，以获得切割后的集成器件。
3.根据权利要求2所述的方法，其中，切割包括执行机械刀片切割。
4.根据权利要求1至3中任一项所述的方法，其中，所述孔的底端被所述金属屏障层的氧化物封堵物(PG)封堵，并且其中，通过所述蚀刻掩模的开口对所述第二多孔区域的孔的底端进行蚀刻包括去除能够通过所述开口达到的所述孔的所述氧化物封堵物。
5.根据权利要求1至4中任一项所述的方法，包括形成阳极氧化掩模(106)，所述阳极氧化掩模(106)具有限定所述第一多孔区域和所述第二多孔区域的至少一个阳极氧化开口。
6.根据权利要求5所述的方法，其中，所述阳极氧化掩模具有限定所述第一多孔区域的第一开口以及与所述第一开口分开的、限定所述第二多孔区域的第二开口。
7.根据权利要求1至6中任一项所述的方法，包括在所述器件区域的一组孔内部沉积包括底部电极层、电介质层和顶部电极层的堆叠结构，以形成所述集成器件的电容器。
8.根据权利要求1至7中任一项所述的方法，其中，所述第一多孔区域围绕所述第二多孔区域。
9.根据权利要求1至8中任一项所述的方法，包括在所述蚀刻掩模上方形成钝化层，所述钝化层在所述切割线的层面上具有开口。
10.根据权利要求1至9中任一项所述的方法，其中，获得多个集成器件，所述集成器件由被布置成网格的切割线限定。
11.一种集成器件，包括：
衬底(101)；
在所述衬底上方的金属屏障层(102)；
包括阳极氧化的金属的第一多孔区域(PRA)以及第二多孔区域(PRB)的层(ML)，所述第一多孔区域(PRA)和所述第二多孔区域(PRB)两者包括从所述多孔区域的顶表面垂直于所述多孔区域的顶表面向所述金属屏障层延伸的多个基本上直的孔(105)，
其中，所述第一多孔区域的孔的底端被所述金属屏障的氧化物封堵物封堵，所述第二多孔区域的孔的底端被蚀刻并到达所述金属屏障以形成器件区域，
并且其中，所述第一多孔区域中的孔形成切割线。
12.根据权利要求10所述的器件，包括在至少所述第一多孔区域上方的蚀刻掩模(106)，所述蚀刻掩模(106)在所述第二多孔区域上方具有开口，其中，能够通过所述开口达到的所述第二多孔区域的孔的底端被所述金属屏障的氧化物封堵物封堵。
13.根据权利要求11或12所述的器件，其中，所述第一多孔区域围绕所述第二多孔区域。
14.根据权利要求11至13中任一项所述的器件，包括在所述器件区域的一组孔内部包括底部电极层、电介质层和顶部电极层的堆叠结构，以形成所述集成器件的电容器。
15.根据权利要求11至14中任一项所述的器件，其中，所述集成器件被切割。
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EP3567645A1 (en) * 2018-05-11 2019-11-13 Murata Manufacturing Co., Ltd. Porous region structure and method of manufacture thereof
EP3848988A1 (en) * 2020-01-09 2021-07-14 Murata Manufacturing Co., Ltd. Method of fabricating a semiconductor structure with improved dicing properties
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