CN111937144B - 电容器及其制作方法 - Google Patents

电容器及其制作方法 Download PDF

Info

Publication number
CN111937144B
CN111937144B CN201980000343.9A CN201980000343A CN111937144B CN 111937144 B CN111937144 B CN 111937144B CN 201980000343 A CN201980000343 A CN 201980000343A CN 111937144 B CN111937144 B CN 111937144B
Authority
CN
China
Prior art keywords
layer
electrode
conductive
semiconductor substrate
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980000343.9A
Other languages
English (en)
Other versions
CN111937144A (zh
Inventor
陆斌
沈健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Goodix Technology Co Ltd
Original Assignee
Shenzhen Goodix Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Goodix Technology Co Ltd filed Critical Shenzhen Goodix Technology Co Ltd
Publication of CN111937144A publication Critical patent/CN111937144A/zh
Application granted granted Critical
Publication of CN111937144B publication Critical patent/CN111937144B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/085—Vapour deposited
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/10—Metal-oxide dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1272—Semiconductive ceramic capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
    • H01G4/385—Single unit multiple capacitors, e.g. dual capacitor in one coil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种电容器(100)及其制作方法，电容器(100)包括：半导体衬底(110)；第一绝缘层(120)，设置于半导体衬底(110)的下方；第一沟槽组(10)，设置于半导体衬底(110)和第一绝缘层(120)，第一沟槽组(10)包括至少两个第一沟槽，至少两个第一沟槽自半导体衬底(110)的上表面向下贯穿半导体衬底(110)且进入第一绝缘层(120)，且至少两个第一沟槽的底部连通，以形成位于第一绝缘层(120)的第一空腔结构(30)；叠层结构(130)，设置在半导体衬底(110)上方、第一沟槽组(10)内和第一空腔结构(30)内，叠层结构(130)包括n层绝缘层和n层导电层，m层绝缘层和n层导电层形成导电层与绝缘层彼此相邻的结构，m和n为正整数；第一电极层(140)，电连接至n层导电层中的所有奇数层导电层；第二电极层(150)，电连接至n层导电层中的所有偶数层导电层。

Description

电容器及其制作方法
技术领域
本申请涉及电容器领域，并且更具体地，涉及电容器及其制作方法。
背景技术
电容器在电路中可以起到旁路、滤波、去耦等作用，是保证电路正常运转的不可或缺的一部分。随着现代电子系统不断向多功能、高集成、低功耗、微型化发展，现有的电容器制造技术已经难以满足各类高端应用的多样化需求。
晶圆级三维(3D)电容器是近年来出现的一种利用半导体加工技术在硅晶圆上制造的新型电容器。相比于常用的多层陶瓷电容器，晶圆级三维电容器在芯片的最小厚度、频率响应、温度系数等方面具有显著的优点。在对器件体积追求极致的消费类电子，或者对器件性能和可靠性要求严苛的医疗、车载、航天电子等领域，晶圆级3D电容器具有十分广泛的应用场景。
然而，目前晶圆级3D电容器的容值密度仍然有限，如何提高电容器的容值密度，成为一个亟待解决的技术问题。
发明内容
本申请提供一种电容器及其制作方法，能够提高电容器的容值密度。
第一方面，提供了一种电容器，该电容器包括：
半导体衬底；
第一绝缘层，设置于该半导体衬底的下方；
第一沟槽组，设置于该半导体衬底和该第一绝缘层，该第一沟槽组包括至少两个第一沟槽，该至少两个第一沟槽自该半导体衬底的上表面向下贯穿该半导体衬底且进入该第一绝缘层，且该至少两个第一沟槽的底部连通，以形成位于该第一绝缘层的第一空腔结构；
叠层结构，设置在该半导体衬底上方、该第一沟槽组内和该第一空腔结构内，该叠层结构包括m层绝缘层和n层导电层，该m层绝缘层和该n层导电层形成导电层与绝缘层彼此相邻的结构，以使该m层绝缘层中相应的绝缘层将该n层导电层彼此电隔离，m和n为正整数；
第一电极层，电连接至设置于该第一沟槽组内的该n层导电层中的所有奇数层导电层；
第二电极层，电连接至设置于该第一沟槽组内的该n层导电层中的所有偶数层导电层。
需要说明的是，叠层结构设置在第一空腔结构内，能够在第一空腔结构中形成一个面积较大的导电平台，便于制备第一电极层。
因此，在本申请实施例提供的电容器中，采用导电层与绝缘层交替堆叠的叠层结构，并设置在半导体衬底上方、第一沟槽组内和第一空腔结构内，能够在较小器件尺寸的情况下得到较大的电容值，从而能够提高电容器的容值密度。
可选地，本申请实施例提供的电容器为晶圆级3D硅电容器，具有小尺寸、高容量的特点，并且具有优异的性能和稳定性，且电容密度高。同时，本申请实施例所述的电容器在电路中可以起到旁路、滤波、去耦等作用。
可选地，该半导体衬底以n型或p型重掺杂的低电阻率硅晶圆为最佳。也可以选用高电阻率晶圆，但在制备好该沟槽组之后，需要对半导体衬底上表面(正面)以及该沟槽组表面掺杂，形成重掺杂的低电阻率导电层。
需要说明的是，在该叠层结构中，该m层绝缘层的顺序可以是：在沟槽组内，与半导体衬底的距离从小到大或者从大到小的顺序。同理，该n层导电层的顺序也可以是：在沟槽组内，与半导体衬底的距离从小到大或者从大到小的顺序。为了便于描述，在本申请实施例中该m层绝缘层和该n层导电层的顺序以在沟槽组内与半导体衬底的距离从小到大的顺序为例进行说明。
在一些可能的实现方式中，该第一电极层通过至少一个第一通孔结构电连接至设置于该第一沟槽组内的该n层导电层中的所有奇数层导电层。
在一些可能的实现方式中，该第二电极层通过至少一个第二通孔结构电连接至设置于该第一沟槽组内的该n层导电层中的所有偶数层导电层。
在一些可能的实现方式中，该第一电极层还电连接至该半导体衬底。
在一些可能的实现方式中，该第一电极层通过至少一个第三通孔结构电连接至该半导体衬底。
在一些可能的实现方式中，该第二电极层还电连接至该半导体衬底。
在一些可能的实现方式中，该第二电极层通过至少一个第四通孔结构电连接至该半导体衬底。
在一些可能的实现方式中，该m层绝缘层中相应的绝缘层将该n层导电层与该半导体衬底电隔离。
在一些可能的实现方式中，该n层导电层中的部分或者全部导电层设置在该第一空腔结构内。
在一些可能的实现方式中，位于该第一沟槽组底部和该第一空腔结构底部的导电层下方未设置绝缘层。
在一些可能的实现方式中，该电容器还包括：
第一导电层，设置于该第一绝缘层的下方，且该第一导电层包括相互分离的第一导电区域和第二导电区域，该第一导电区域形成该第一电极层，该第二导电区域形成该第二电极层。
可选地，该第一导电区域与该第二导电区域之间通过空气进行隔离。
在一些可能的实现方式中，该电容器还包括：
基底，设置于该第一绝缘层与该第一导电层之间，且该基底与该半导体衬底和该第一绝缘层形成SOI衬底；
第二绝缘层，设置于该第一导电层与该基底之间，以将该第一导电层与该基底隔离。
可选地，在该第二电极层电连接至设置于该第一沟槽组内的该n层导电层中的所有偶数层导电层和该半导体衬底，且该第二电极层通过该半导体衬底电连接至设置于该第一沟槽组内的该n层导电层中的所有偶数层导电层的情况下，该第一电极层可以通过至少一个第一通孔结构电连接设置于该第一沟槽组内的所述n层导电层中的所有奇数层导电层，该第二电极层可以通过至少一个第四通孔结构电连接该半导体衬底。具体地，该至少一个第一通孔结构，设置于该基底，并自该基底的下表面向上形成，以露出设置于该第一沟槽组内的该n层导电层中的所有奇数层导电层，且该第一导电层设置于该第一通孔结构内，以使该第一电极层与设置于该第一沟槽组内的所述n层导电层中的所有奇数层导电层电连接；该至少一个第四通孔结构，设置于该基底和该第一绝缘层，并自该基底的下表面向上形成，以露出该半导体衬底，且该第一导电层设置于该第四通孔结构内，以使该第二电极层与该半导体衬底电连接。
在一些可能的实现方式中，该第一电极层设置于该第一绝缘层的下方，以及该第二电极层设置于该叠层结构的上方。
在一些可能的实现方式中，该叠层结构包括：
第二导电层，设置在该半导体衬底上方、该第一沟槽组内和该第一空腔结构内，且该第二导电层与该第一电极层电连接；
第三绝缘层，设置于该半导体衬底与该第二导电层之间，以将该第二导电层与该半导体衬底隔离；
第三导电层，设置在该半导体衬底上方和该第一沟槽组内，且该第三导电层与该第二电极层电连接；
第四绝缘层，设置于该第二导电层与该第三导电层之间，以将该第二导电层与该第三导电层隔离；
其中，位于该第一沟槽组底部和该第一空腔结构底部的该第二导电层的下方未设置该第三绝缘层。
在一些可能的实现方式中，该叠层结构包括：
第二导电层，设置在该半导体衬底上方、该第一沟槽组内和该第一空腔结构内，且该第二导电层与该第一电极层电连接；
第三绝缘层，设置于该半导体衬底与该第二导电层之间，以将该第二导电层与该半导体衬底隔离；
第三导电层，设置在该半导体衬底上方、该第一沟槽组内和该第一空腔结构内，且该第三导电层与该第二电极层电连接；
第四绝缘层，设置于该第二导电层与该第三导电层之间，以将该第二导电层与该第三导电层隔离；
其中，位于该第一沟槽组底部和该第一空腔结构底部的该第二导电层的下方未设置该第三绝缘层。
在一些可能的实现方式中，该电容器还包括：
第五绝缘层，设置在该半导体衬底和该第三导电层的上方；
互联结构，设置于该第五绝缘层内和该第五绝缘层的上表面，用于电连接该第三导电层与该半导体衬底。
可选地，该互联结构包括设置于该第五绝缘层的上表面的第一金属层和设置于该第五绝缘层内的至少两个导电通道，且该至少两个导电通道中的一部分连接该第三导电层，另一部分连接该半导体衬底。
例如，该第一金属层为铜层。
在一些可能的实现方式中，该互联结构通过设置于该第五绝缘层内的至少两个导电通道电连接该第三导电层和该半导体衬底。
在一些可能的实现方式中，该电容器还包括：
刻蚀停止层，设置于该第五绝缘层与该半导体衬底之间，以及设置于该第五绝缘层与该第三导电层之间，该至少两个导电通道贯穿该刻蚀停止层。
需要说明的是，该刻蚀停止层相对于该第五绝缘层更耐刻蚀，在刻蚀该至少两个导电通道时，可以将导电通道的底部停留在不同深度的刻蚀停止层上，再利用干法或者湿法工艺去除导电通道底部露出的部分刻蚀停止层，以使该至少两个导电通道贯穿该刻蚀停止层。
因此，设置该刻蚀停止层可以更好地控制刻蚀进程，以形成该至少两个导电通道。
例如，该刻蚀停止层可以是氮化硅层。
在一些可能的实现方式中，该第二电极层通过与该第二导电层电连接的该半导体衬底电连接至设置于该第一沟槽组内的该第二导电层。即该第二电极层电连接至设置于该第一沟槽组内的该n层导电层中的所有偶数层导电层和该半导体衬底。
也就是说，该第二电极层电连接该半导体衬底，该半导体衬底通过该第二金属互联结构电连接该第二导电层，也即该第二电极层电连接该第二导电层。
在一些可能的实现方式中，该第二电极层通过至少一个第四通孔结构电连接至该半导体衬底。具体地，该至少一个第四通孔结构，设置于该第一绝缘层，并自该第一绝缘层的下表面向上形成，以露出该半导体衬底。可选地，该第二导电层设置于该第四通孔结构内，以使该第二电极层与该半导体衬底电连接。
在一些可能的实现方式中，该电容器还包括：第二沟槽组、第三电极层和第四电极层，其中，
该第二沟槽组设置于该半导体衬底和该第一绝缘层，该第二沟槽组包括至少两个第二沟槽，该至少两个第二沟槽自该半导体衬底的上表面向下贯穿该半导体衬底且进入该第一绝缘层，且该至少两个第二沟槽的底部连通，以形成位于该第一绝缘层的第二空腔结构；
该叠层结构还设置于该第二沟槽组内和该第二空腔结构内，且设置于该第二沟槽组内的该叠层结构与设置于该第一沟槽组内的该叠层结构之间不存在电连接的导电层；
该第三电极层电连接至设置于该第二沟槽组内的该n层导电层中的所有奇数层导电层，该第四电极电连接至设置于该第二沟槽组内的该n层导电层中的所有偶数层导电层。
在一些可能的实现方式中，
该第三电极与该第一电极为同一电极，且该第四电极与该第二电极为同一电极；或者
该第三电极与该第一电极为不同的电极，且该第四电极与该第二电极为同一电极；或者
该第三电极与该第一电极为同一电极，且该第四电极与该第二电极为不同的电极；或者
该第三电极与该第一电极为不同的电极，且该第四电极与该第二电极也为不同的电极。
在一些可能的实现方式中，该n层绝缘层中的每个绝缘层包括以下至少一层：
硅的氧化物层、硅的氮化物层、硅的氮氧化物层、金属的氧化物层、金属的氮化物层和金属的氮氧化物层。
在一些可能的实现方式中，该n层导电层中的每个导电层包括以下至少一层：
重掺杂多晶硅层、碳基材料层、金属层、氮化钛层和氮化钽层。
可选地，上述金属层可以是铝(Al)层、钨(W)层、铜(Cu)层、钛(Ti)层、钽(Ta)层、铂(Pt)层、钌(Ru)层、铱(Ir)层、铑(Rh)层中的至少一层。
第二方面，提供了一种电容器的制作方法，包括：
提供绝缘体上半导体(Silicon on Insulator，SOI)衬底，该SOI衬底包括半导体衬底、第一绝缘层和基底，该第一绝缘层设置于该半导体衬底与该基底之间；
在该SOI衬底上制备第一沟槽组，该第一沟槽组包括至少两个第一沟槽，该至少两个第一沟槽自该半导体衬底的上表面向下贯穿该半导体衬底且进入该第一绝缘层，且该至少两个第一沟槽的底部连通，以形成位于该第一绝缘层的第一空腔结构；
在该半导体衬底上方、该第一沟槽组内和该第一空腔结构内制备叠层结构，其中，该叠层结构包括m层绝缘层和n层导电层，该m层绝缘层和该n层导电层形成导电层与绝缘层彼此相邻的结构，以使所述m层绝缘层中相应的绝缘层将所述n层导电层彼此电隔离，m和n为正整数；
制备第一电极层和第二电极层，其中，该第一电极层电连接至位于该第一沟槽组内的该n层导电层中的所有奇数层导电层，该第二电极层电连接至位于该第一沟槽组内的该n层导电层中的所有偶数层导电层。
因此，在本申请实施例提供的电容器的制作方法中，通过制备叠层结构的方式，可以得到包括较多导电层和绝缘层的叠层结构，增大电容器的电容值，并且，利用第一沟槽组形成的叠层结构可以进一步增大电容器的电容值，从而能够提高电容器的容值密度。
在一些可能的实现方式中，该在该SOI衬底上制备第一沟槽组，包括：
对该SOI衬底进行刻蚀处理，以在该SOI衬底中形成该第一沟槽组，以及去除该至少两个第一沟槽底部露出的部分该第一绝缘层，以形成连通该至少两个第一沟槽底部的该第一空腔结构。
可选地，利用深反应离子刻蚀(Deep Reactive Ion Etch，DRIE)对该SOI衬底进行刻蚀处理，以在该SOI衬底中形成该第一沟槽组。
在一些可能的实现方式中，该SOI衬底中的该第一绝缘层和该半导体衬底之间形成有该第一空腔结构；
该在该SOI衬底上制备第一沟槽组，包括：
对该SOI衬底进行刻蚀处理，以在该SOI衬底中形成该第一沟槽组，且该第一空腔结构连通该至少两个第一沟槽的底部。
可选地，利用DRIE对该SOI衬底进行刻蚀处理，以在该SOI衬底中形成该第一沟槽组。
在一些可能的实现方式中，该方法还包括：
制备至少一个第一通孔结构，以使该第一电极层通过该至少一个第一通孔结构电连接至位于该第一沟槽组内的该n层导电层中的所有奇数层导电层。
在一些可能的实现方式中，该方法还包括：
制备至少一个第二通孔结构，以使该第二电极层通过该至少一个第二通孔结构电连接至位于该第一沟槽组内的该n层导电层中的所有偶数层导电层。
在一些可能的实现方式中，该第一电极层还电连接至该半导体衬底。
在一些可能的实现方式中，该方法还包括：
制备至少一个第三通孔结构，以使该第一电极层通过该至少一个第三通孔结构电连接至该半导体衬底。
在一些可能的实现方式中，该第二电极层还电连接至该半导体衬底。
在一些可能的实现方式中，该方法还包括：
制备至少一个第四通孔结构，以使该第二电极层通过该至少一个第四通孔结构电连接至该半导体衬底。
在一些可能的实现方式中，该m层绝缘层中相应的绝缘层将该n层导电层与该半导体衬底电隔离。
在一些可能的实现方式中，该n层导电层中的部分或者全部导电层设置在该第一空腔结构内。
在一些可能的实现方式中，该方法还包括：
去除该基底，以露出该第一绝缘层以及位于该第一沟槽组底部和该第一空腔结构底部的绝缘层；
去除位于该第一沟槽组底部和该第一空腔结构底部的绝缘层，以露出位于该第一沟槽组底部和该第一空腔结构底部的导电层。
在一些可能的实现方式中，该方法还包括：
在该第一绝缘层的下方沉积第一导电层；
该制备第一电极层和第二电极层，包括：
对该第一导电层进行刻蚀处理，以形成相互分离的第一导电区域和第二导电区域，该第一导电区域形成该第一电极层，该第二导电区域形成该第二电极层。
在一些可能的实现方式中，该方法还包括：
在该基底下方沉积第二绝缘层；
在该第二绝缘层的下表面沉积第一导电层，且该第二绝缘层将该第一导电层与该基底隔离；
该制备第一电极层和第二电极层，包括：
对该第一导电层进行刻蚀处理，以形成相互分离的第一导电区域和第二导电区域，该第一导电区域形成该第一电极层，该第二导电区域形成该第二电极层。
在一些可能的实现方式中，该制备第一电极层和第二电极层，包括：
在该第一绝缘层的下方沉积该第一电极层，以及
在该叠层结构的上方沉积该第二电极层。
在一些可能的实现方式中，该叠层结构包括：第二导电层、第三导电层、第三绝缘层和第四绝缘层；
该在该半导体衬底上方、该第一沟槽组内和该第一空腔结构内制备叠层结构，包括：
在该半导体衬底上表面、该第一沟槽组内表面和该第一空腔结构内表面沉积该第三绝缘层；
在该第三绝缘层上表面和内表面沉积该第二导电层；
在该第二导电层上表面和内表面，以及该半导体衬底的上表面沉积该第四绝缘层；
在该第四绝缘层上表面和内表面，以及该半导体衬底的上表面沉积该第三导电层；
对该第三绝缘层、该第二导电层、该第四绝缘层和该第三导电层进行光刻处理，以露出该半导体衬底的上表面。
在一些可能的实现方式中，该方法还包括：
在该半导体衬底和该第三导电层的上方沉积第五绝缘层；
在该第五绝缘层内和该第五绝缘层的上表面制备第二金属互联结构，以电连接该第三导电层与该半导体衬底。
在一些可能的实现方式中，该互联结构包括设置于该第五绝缘层的上表面的第一金属层和设置于该第五绝缘层内的至少两个导电通道，且该至少两个导电通道中的一部分连接该第三导电层，另一部分连接该半导体衬底；
该在该第五绝缘层内和该第五绝缘层的上表面制备互联结构，包括：
在该第五绝缘层的上表面沉积该第一金属层；
对该第五绝缘层进行刻蚀处理，以形成至少两个通道；
在该至少两个通道内沉积导电材料，以形成该至少两个导电通道。
在一些可能的实现方式中，在沉积该第五绝缘层之前，该方法还包括：
在该半导体衬底和该第三导电层的上方沉积刻蚀停止层；
该对该第五绝缘层进行刻蚀处理，以形成至少两个通道，包括：
对该第五绝缘层进行刻蚀处理，以在该刻蚀停止层上方形成该至少两个通道，以及去除该至少两个通道底部露出的部分该刻蚀停止层，以露出该半导体衬底和/或该第三导电层。
在一些可能的实现方式中，该方法还包括：
去除该基底，以露出该第一绝缘层和该第三绝缘层；
去除该第一沟槽组底部和该第一空腔结构底部的该第三绝缘层，以露出该第二导电层。
在一些可能的实现方式中，该方法还包括：
对该第一绝缘层进行刻蚀处理，以形成至少一个第四通孔结构，该第四通孔结构自该第一绝缘层的下表面向上形成，以露出该半导体衬底，且该第一导电层设置于该第四通孔结构内，以使该第二电极层与该半导体衬底电连接。
在一些可能的实现方式中，该方法还包括：
对该基底进行刻蚀处理，以形成至少一个第一通孔结构和至少一个第四通孔结构，其中，该至少一个第一通孔结构自该基底的下表面向上形成，以露出该第二导电层；该至少一个第四通孔结构自该基底的下表面向上形成，以露出该半导体衬底；
在该基底下方，以及该第一通孔结构和该第四通孔结构内表面沉积第二绝缘层；
去除该第一通孔结构底部的该第二绝缘层，以露出该第二导电层，以及去除该第四通孔结构底部的该第二绝缘层，以露出该半导体衬底；
在该第二绝缘层的下表面和内表面沉积第一导电层；
该制备第一电极层和第二电极层，包括：
对该第一导电层进行刻蚀处理，以形成相互分离的第一导电区域和第二导电区域，且该第一通孔结构位于该第二导电区域，该第四通孔结构位于该第一导电区域，该第一导电区域形成该第一电极层，该第二导电区域形成该第二电极层。
在一些可能的实现方式中，该方法还包括：
在该SOI衬底上制备第二沟槽组，该第二沟槽组包括至少两个第二沟槽，该至少两个第二沟槽自该半导体衬底的上表面向下贯穿该半导体衬底且进入该第一绝缘层，且该至少两个第二沟槽的底部连通，以形成位于该第一绝缘层的第二空腔结构；
在该半导体衬底上方、该第二沟槽组内和该第二空腔结构内制备该叠层结构，且位于该第二沟槽组内的该叠层结构与位于该第一沟槽组内的该叠层结构之间不存在电连接的导电层；
制备第三电极层和第四电极层，其中，该第三电极层电连接至位于该第二沟槽组内的该n层导电层中的所有奇数层导电层，该第四电极层电连接至位于该第二沟槽组内的该n层导电层中的所有偶数层导电层。
在一些可能的实现方式中，
该第三电极与该第一电极为同一电极，且该第四电极与该第二电极为同一电极；或者
该第三电极与该第一电极为不同的电极，且该第四电极与该第二电极为同一电极；或者
该第三电极与该第一电极为同一电极，且该第四电极与该第二电极为不同的电极；或者
该第三电极与该第一电极为不同的电极，且该第四电极与该第二电极也为不同的电极。
附图说明
图1是根据本申请实施例的一种电容器的示意性结构图。
图2是根据本申请实施例的又一种电容器的示意性结构图。
图3是根据本申请实施例的又一种电容器的示意性结构图。
图4是根据本申请实施例的再一种电容器的示意性结构图。
图5是根据本申请实施例的再一种电容器的示意性结构图。
图6是根据本申请实施例的再一种电容器的示意性结构图。
图7是根据本申请实施例的再一种电容器的示意性结构图。
图8是根据本申请实施例的再一种电容器的示意性结构图。
图9是根据本申请实施例的一种电容器的制作方法的示意性流程图。
图10a至图10u是本申请实施例的一种电容器的制作方法的示意图。
图11是根据本申请实施例的另一种电容器的制作方法的示意性流程图。
图12a至图12m是本申请实施例的另一种电容器的制作方法的示意图。
具体实施方式
下面将结合附图，对本申请实施例中的技术方案进行描述。
应理解，本申请实施例的电容器在电路中可以起到旁路、滤波、去耦等作用。
本申请实施例所述的电容器可以是3D硅电容器，3D硅电容器是一种基于半导体晶圆加工技术的新型电容器。与传统的MLCC(多层陶瓷电容)相比，3D硅电容器具有小尺寸、高精度、高稳定性、长寿命等优点。其基本的加工流程需要先在晶圆或衬底上加工出高深宽比的深孔(Via)、沟槽(Trench)、柱状(Pillar)、墙状(Wall)等3D结构，接着在3D结构表面沉积绝缘薄膜和低电阻率导电材料依次制作电容的下电极、电介质层和上电极。
现阶段的3D硅电容器，借鉴DRAM制造中的一些多层嵌套的概念，在3D结构表面交替沉积导体和绝缘体材料，以此制作多个电容纵向堆叠的结构，再在硅衬底正面用不同的连接方式将所有电容并联，最后形成一个大容值的电容器。然而，目前晶圆级3D电容器的容值密度仍然有限。在此背景下，本申请提出了一种新型的电容器的结构和制作方法，可以提高电容器的容值密度。
以下，结合图1至图8，详细介绍本申请实施例的电容器。
应理解，图1至图8中的电容器仅仅只是示例，电容器所包括的沟槽组的数量和每个沟槽组所包括的沟槽数量并不局限于图1至图8中的电容器所示，可以根据实际需要确定。同时，在图1至图8的实施例中，沟槽的延伸方向是以垂直于半导体衬底(晶圆)的方向作为示例进行说明，在本申请实施例中，沟槽的延伸方向还可以是一些其他的方向，例如，满足与垂直于半导体衬底(晶圆)的方向的夹角小于预设值的所有方向。
需要说明的是，为便于理解，在以下示出的实施例中，对于不同实施例中示出的结构中，相同的结构采用相同的附图标记，并且为了简洁，省略对相同结构的详细说明。
图1是本申请一个实施例的电容器100的一种可能的结构图。如图1所示，该电容器100包括半导体衬底110、第一绝缘层120、叠层结构130、第一电极层140、第二电极层150。
具体地，如图1所示，在该电容器100中，该第一绝缘层120设置于该半导体衬底110的下方；在该半导体衬底110和该第一绝缘层120内设置有第一沟槽组10，该第一沟槽组10包括至少两个第一沟槽，该至少两个第一沟槽自该半导体衬底110的上表面向下贯穿该半导体衬底110且进入该第一绝缘层120，且该至少两个第一沟槽的底部连通，以形成位于该第一绝缘层120的第一空腔结构30；该叠层结构130设置在该半导体衬底110上方、该第一沟槽组10内和该第一空腔结构30内，该叠层结构130包括m层绝缘层和n层导电层，该m层绝缘层和该n层导电层形成导电层与绝缘层彼此相邻的结构，以使该m层绝缘层中相应的绝缘层将该n层导电层彼此电隔离，m和n为正整数；该第一电极层140电连接至设置于该第一沟槽组10内的该n层导电层中的所有奇数层导电层；该第二电极层150电连接至设置于该第一沟槽组10内的该n层导电层中的所有偶数层导电层。
即在本申请实施例中，该n层导电层中相邻两个导电层之间电隔离。以及m和n的具体数值可以根据实际需要灵活配置，只需满足该n层导电层中相邻两个导电层之间电隔离。
需要说明的是，在本申请实施例中，采用导电层与绝缘层交替堆叠的叠层结构，能够在较小器件尺寸的情况下得到较大的电容值，从而能够提高电容器的容值密度。进一步地，该叠层结构130设置在第一空腔结构30内，能够在第一空腔结构30中形成一个面积较大的导电平台，便于制备设置于该第一绝缘层下方的电极层。
可选地，在本申请实施例中，该半导体衬底110以n型或p型重掺杂的低电阻率硅晶圆为最佳。也可以选用高电阻率晶圆，但在制作好该第一沟槽组10之后，需要对半导体衬底110上表面(正面)以及该第一沟槽组10表面掺杂，形成重掺杂的低电阻率导电层。
需要说明的是，在本申请实施例中，该m层绝缘层的顺序可以是：在沟槽组内，与半导体衬底的距离从小到大或者从大到小的顺序。同理，该n层导电层的顺序也可以是：在沟槽组内，与半导体衬底的距离从小到大或者从大到小的顺序。为了便于描述，在本申请实施例中所涉及的该m层绝缘层和该n层导电层的顺序以在沟槽组内与半导体衬底的距离从小到大的顺序为例进行说明。
可选地，该半导体衬底110和该第一绝缘层120可以是SOI衬底的一部分，例如，这一SOI衬底包括半导体衬底、第一绝缘层和基底，第一绝缘层设置于半导体衬底与基底之间。
可选地，本申请实施例中，该电容器100还包括第二沟槽组20、第三电极220和第四电极230。
具体地，如图1所示，该第二沟槽组20设置于该半导体衬底110和该第一绝缘层120，该第二沟槽组20包括至少两个第二沟槽，该至少两个第二沟槽自该半导体衬底110的上表面向下贯穿该半导体衬底110且进入该第一绝缘层120，且该至少两个第二沟槽的底部连通，以形成位于该第一绝缘层120的第二空腔结构31；该叠层结构130还设置于该第二沟槽组20内和该第二空腔结构31内，且设置于该第二沟槽组20内的该叠层结构130与设置于该第一沟槽组10内的该叠层结构130之间不存在电连接的导电层。该第三电极220电连接至设置于该第二沟槽组20内的该n层导电层中的所有奇数层导电层，该第四电极230电连接至设置于该第二沟槽组20内的该n层导电层中的所有偶数层导电层。
可选地，该第三电极220与该第一电极140为同一电极，且该第四电极230与该第二电极150为同一电极。即设置于该第一沟槽组10内的叠层结构130所形成的等效电容与设置于该第二沟槽组20内的叠层结构130所形成的等效电容并联连接。
可选地，该第三电极220与该第一电极140为不同的电极，且该第四电极230与该第二电极150为同一电极。即设置于该第一沟槽组10内的叠层结构130所形成的等效电容与设置于该第二沟槽组20内的叠层结构130所形成的等效电容串联连接。
可选地，该第三电极220与该第一电极140为同一电极，且该第四电极230与该第二电极150为不同的电极。即设置于该第一沟槽组10内的叠层结构130所形成的等效电容与设置于该第二沟槽组20内的叠层结构130所形成的等效电容串联连接。
可选地，该第三电极220与该第一电极140为不同的电极，且该第四电极230与该第二电极150也为不同的电极。即设置于该第一沟槽组10内的叠层结构130所形成的等效电容与设置于该第二沟槽组20内的叠层结构130所形成的等效电容为两个独立电容。
需要说明的是，在本申请实施例中，在该电容器100中可以包括更多的沟槽组，其设置方式可以参考该第二沟槽组20，当然，在该电容器100中也可以包括更多的电极，其与沟槽组内的叠层结构130的连接方式可以参考该第三电极220和该第四电极230，为了简洁，在此不再赘述。
需要说明的是，本申请实施例以同时存在第一沟槽组10和第二沟槽组20为例进行说明，以及仅以该第三电极220与该第一电极140为同一电极且该第四电极230与该第二电极150也为同一电极为例进行说明。
本申请实施例中，该半导体衬底110中设置的沟槽组中不同的沟槽组的横截面的形状可以相同，也可以不同。更进一步的，在沟槽组内，不同的沟槽的横截面的形状可以相同，也可以不同。
需要注意的是，在本申请实施例中，该半导体衬底110中设置的沟槽组的深宽可以根据实际需要灵活设置，并且在该半导体衬底110中设置的沟槽组中不同的沟槽组的深度可以相同，也可以不同。在本申请实施例中，该半导体衬底110的厚度也可以根据实际需要灵活设置，例如，在该半导体衬底110的厚度因太厚而不能满足需求时，可以对该半导体衬底110进行减薄处理，以满足电容器制备需求。
需要说明的是，本申请实施例中对该半导体衬底110中设置的沟槽的横截面的尺寸不做限定，例如，该第一沟槽可以为横截面上长和宽尺寸相差较小的孔，或者也可以为长和宽尺寸相差较大的沟槽，或者还可以是柱状(Pillar)或墙状(Wall)3D结构。这里横截面可以理解为与半导体衬底表面平行的截面，而图1中则是沿着半导体衬底纵向的截面。
应理解，本申请实施例中的绝缘层也可以称为电介质层。
可选地，该第一电极层140和该第二电极层150的材料可以采用各种导电材料，例如金属铜。可选地，该第三电极220和该第四电极230的材料也可以采用各种导电材料，例如金属铜。
需要说明的是，本申请实施例仅以相邻两个第一沟槽为该第一沟槽组10为例进行说明，以及本申请实施例仅以相邻两个第二沟槽为该第二沟槽组20为例进行说明。
可选地，该第一绝缘层120的材料可以是有机的聚合物材料，包括聚酰亚胺(Polyimide)，帕里纶(Parylene)，苯并环丁烯(BCB)等；也可以是一些无机材料，包括旋转涂布玻璃(Spin on glass，SOG)，未掺杂硅玻璃(Undoped Silicon Glass，USG)，硼硅玻璃(boro-silicate glass，BSG)，磷硅玻璃(phospho-silicate glass，PSG)，硼磷硅玻璃(boro-phospho-silicate glass，BPSG)，由四乙氧基硅烷(Tetraethyl Orthosilicate，TEOS)合成的硅氧化物，硅的氧化物、氮化物，陶瓷；还可以是上述材料的组合。
可选地，该n层绝缘层中的每个绝缘层包括以下至少一层：
硅的氧化物层、硅的氮化物层、硅的氮氧化物层、金属的氧化物层、金属的氮化物层和金属的氮氧化物层。
也就是说，该叠层结构130中的绝缘层的材料可以是硅的氧化物，硅的氮化物，硅的氮氧化物，金属的氧化物，金属的氮化物和金属的氮氧化物等，例如二氧化硅，氮化硅，或者高介电常数材料，包括氧化铝，氧化铪，氧化锆，二氧化钛，Y2O3，La2O3，HfSiO4，LaAlO3，SrTiO3，LaLuO3等；也可以是上述一种材料或多种材料的组合。具体绝缘材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整。当然，该叠层结构130中的绝缘层还可以包括一些其他具有高介电常数特性的材料层，本申请实施例对此不作限定。
可选地，该n层导电层中的每个导电层包括以下至少一层：
重掺杂多晶硅层、碳基材料层、金属层、氮化钛层和氮化钽层。
也就是说，该叠层结构130中的导电层的材料可以是重掺杂多晶硅，碳材料，或者是铝、钨、铜、钛(Ti)、钽(Ta)、铂(Pt)、钌(Ru)、铱(Ir)、铑(Rh)等各类金属，也可以是氮化钛、氮化钽等低电阻率的化合物，或者是上述几种导电材料的叠层、组合。
可选地，在本申请实施例中，该第一电极层140通过至少一个第一通孔结构40电连接至设置于该第一沟槽组10内的该n层导电层中的所有奇数层导电层。当然，该第一电极层140也可以通过一个金属互联结构电连接至设置于该第一沟槽组10内的该n层导电层中的所有奇数层导电层，本申请实施例对此不作限定。
需要说明的是，该至少一个第一通孔结构40内设置该第一电极层140，从而可以实现该第一电极层140与设置于该第一沟槽组10内的该n层导电层中的所有奇数层导电层电连接的目的。当然，该至少一个第一通孔结构40内也可以设置其他的导电材料，以实现该第一电极层140与设置于该第一沟槽组10内的该n层导电层中的所有奇数层导电层电连接的目的。
应理解，该至少一个第一通孔结构40的形状和数量可以根据该电容器100的制作工艺具体确定，本申请实施例对此不作限定。
可选地，在本申请实施例中，该第二电极层150通过至少一个第二通孔结构41电连接至设置于该第一沟槽组10内的该n层导电层中的所有偶数层导电层。当然，该第二电极层150也可以通过一个金属互联结构电连接至设置于该第一沟槽组10内的该n层导电层中的所有偶数层导电层，本申请实施例对此不作限定。
需要说明的是，该至少一个第二通孔结构41内设置该第二电极层150，从而可以实现该第二电极层150与设置于该第一沟槽组10内的该n层导电层中的所有偶数层导电层电连接的目的。当然，该至少一个第二通孔结构41内也可以设置其他的导电材料，以实现该第二电极层150与设置于该第一沟槽组10内的该n层导电层中的所有偶数层导电层电连接的目的。
应理解，该至少一个第二通孔结构41的形状和数量可以根据该电容器100的制作工艺具体确定，本申请实施例对此不作限定。
可选地，在本申请实施例中，该第三电极220也可以通过至少一个第五通孔结构44电连接至设置于该第二沟槽组20内的该n层导电层中的所有奇数层导电层。该第四电极230也可以通过至少一个第六通孔结构45电连接至设置于该第二沟槽组20内的该n层导电层中的所有偶数层导电层。
需要说明的是，该至少一个第五通孔结构44和该至少一个第六通孔结构45的具体设置方式可以参考第一通孔结构40或者第二通孔结构41，在此不再赘述。
可选地，在本申请实施例中，位于该第一沟槽组10底部和该第一空腔结构30底部的导电层下方未设置绝缘层。这样的设计可以使得设置于该第一绝缘层120下方的电极层直接与位于该第一沟槽组10底部和该第一空腔结构30底部的导电层电连接。同理，位于该第二沟槽组20底部和该第二空腔结构31底部的导电层下方未设置绝缘层。这样的设计可以使得设置于该第一绝缘层120下方的电极层直接与位于该第二沟槽组20底部和该第二空腔结构31底部的导电层电连接。
可选地，该叠层结构130设置有台阶结构，该至少一个第一通孔结构40设置于该台阶结构上，以使该第一电极140通过该至少一个第一通孔结构40与该n层导电层中的所有奇数层导电层电连接；该至少一个第二通孔结构41也设置于该台阶结构上，以使该第二电极150通过该至少一个第二通孔结构41与该n层导电层中的所有偶数层导电层电连接。该第五通孔结构44和该第六通孔结构45的设置与该第一通孔结构40和该第二通孔结构41类似。
需要说明的是，该台阶结构的设置，便于不同导电层之间的连接隔离。
可选地，在本申请实施例中，该n层导电层中的部分或者全部导电层设置在该第一空腔结构30内。即在该叠层结构130中，可以是该n层导电层中的部分导电层设置在该半导体衬底110上方、该第一沟槽组10内和该第一空腔结构30内，其余部分仅设置在该半导体衬底110上方和该第一沟槽组10内。也可以是该n层导电层中的全部导电层都设置在该半导体衬底110上方、该第一沟槽组10内和该第一空腔结构30内。同理，该n层导电层中的部分或者全部导电层设置在该第二空腔结构31内。即在该叠层结构130中，可以是该n层导电层中的部分导电层设置在该半导体衬底110上方、该第二沟槽组20内和该第二空腔结构31内，其余部分仅设置在该半导体衬底110上方和该第二沟槽组20内。也可以是该n层导电层中的全部导电层都设置在该半导体衬底110上方、该第二沟槽组20内和该第二空腔结构31内。
需要说明的是，在该n层导电层中的全部导电层设置在该第一空腔结构30和/或该第二空腔结构31内的情况下，可以进一步增大电容密度。
可选地，假设m＝2，n＝2，即，叠层结构130可以包括2层导电层，例如图1和图2中示出的第二导电层131和第三导电层132，以及2层绝缘层，例如图1和图2中示出的第三绝缘层133和第四绝缘层134。
需要说明的是，m＝2，n＝2仅仅只是示例，在本申请实施例中，n可以是大于或者等于2的整数，例如5，10等，本申请实施例对比不作限定。
可选地，如图1所示，该第二导电层131设置在该半导体衬底110上方、该第一沟槽组10内、该第一空腔结构30内、该第二沟槽组20内和该第二空腔结构31内，而该第三导电层132仅设置在该半导体衬底110上方、该第一沟槽组10内和该第二沟槽组20内。具体地，该第二导电层131设置在该半导体衬底110上方、该第一沟槽组10内、该第一空腔结构30内、该第二沟槽组20内和该第二空腔结构31内；该第三绝缘层133设置于该半导体衬底110与该第二导电层131之间，以将该第二导电层131与该半导体衬底110隔离；该第三导电层132设置在该半导体衬底110上方、该第一沟槽组10内和该第二沟槽组20内；该第四绝缘层134设置于该第二导电层131与该第三导电层132之间，以将该第二导电层131与该第三导电层132隔离。
需要说明的是，在如图1所示的电容器100中，该第三绝缘层133也可以不设置，即该第二导电层131可以直接与该半导体衬底110接触。
需要注意的是，如图1所示，设置于该第一沟槽组10内的叠层结构130与设置于该第二沟槽组20内的叠层结构130完全独立。
可选地，如图2所示，该第二导电层131和该第三导电层132都设置在该半导体衬底110上方、该第一沟槽组10内、该第一空腔结构30内、该第二沟槽组20内和该第二空腔结构31内。具体地，该第二导电层131设置在该半导体衬底110上方、该第一沟槽组10内、该第一空腔结构30内、该第二沟槽组20内和该第二空腔结构31内；该第三绝缘层133设置于该半导体衬底110与该第二导电层131之间，以将该第二导电层131与该半导体衬底110隔离；该第三导电层132设置在该半导体衬底110上方、该第一沟槽组10内、该第一空腔结构30内、该第二沟槽组20内和该第二空腔结构31内；该第四绝缘层134设置于该第二导电层131与该第三导电层132之间，以将该第二导电层131与该第三导电层132隔离。
需要说明的是，在如图2所示的电容器100中，该第三绝缘层133也可以不设置，即该第二导电层131可以直接与该半导体衬底110接触。
需要注意的是，如图2所示，设置于该第一沟槽组10内的叠层结构130与设置于该第二沟槽组20内的叠层结构130完全独立。
可选地，该电容器100还包括：刻蚀停止层160和第五绝缘层170。
具体地，如图1和图2所示，该刻蚀停止层160设置在该半导体衬底110和该第二导电层132的上方；该第五绝缘层170设置于该刻蚀停止层160的上表面。
可选地，如图1和图2所示，该第一电极层140与该第三电极层220为同一电极，该第二电极层150与该第四电极层230为同一电极。具体地，该第一电极层140(该第三电极层220)设置于该第一绝缘层120的下方，且该第一电极层140通过第一通孔结构40电连接至该第一沟槽组10内的该第二导电层131，以及该第三电极层220通过第五通孔结构44电连接至该第二沟槽组20内的该第二导电层131。具体地，该第一通孔结构40设置于该第三绝缘层133内，且该第一电极层140设置于该第一通孔结构40内，以使该第一电极层140通过第一通孔结构40电连接至该第一沟槽组10内的该第二导电层131。该第五通孔结构44设置于该第三绝缘层133内，且该第三电极层220设置于该第五通孔结构44内，以使该第五电极层220通过第五通孔结构44电连接至该第二沟槽组20内的该第二导电层131。当然，若未设置该第三绝缘层133，即该第二导电层131直接与该半导体衬底110接触，此时，该第一电极层140(该第三电极层220)可以直接电连接至该第二导电层131。
可选地，如图1和图2所示，该第二电极层150(该第四电极层230)设置于该第五绝缘层170的上方，且该第二电极层150通过第二通孔结构41电连接至该第一沟槽组10内的该第三导电层132，以及该第四电极层230通过第六通孔结构45电连接至该第二沟槽组20内的该第三导电层132。具体地，该第二通孔结构41(第六通孔结构45)设置于该第五绝缘层170内，且贯穿该刻蚀停止层160，该第二电极层150(该第四电极层230)设置于该第二通孔结构50内，以使该第二电极层150通过第二通孔结构41(第六通孔结构45)电连接至该第三导电层132。
需要说明的是，该刻蚀停止层160相对于该第五绝缘层170更耐刻蚀，在刻蚀该第二通孔结构41(第六通孔结构45)时，可以将通孔结构的底部停留在不同深度的刻蚀停止层上，再利用干法或者湿法工艺去除通孔结构底部露出的部分刻蚀停止层160，以使通孔结构贯穿该刻蚀停止层160。例如，该第五绝缘层170的材料为二氧化硅，该刻蚀停止层160的材料为氮化硅。
因此，设置该刻蚀停止层可以更好地控制刻蚀进程，以形成通孔结构。
可选地，该第五绝缘层170的材料可以是有机的聚合物材料，包括聚酰亚胺(Polyimide)，帕里纶(Parylene)，苯并环丁烯(BCB)等；也可以是一些无机材料，包括SOG，USG，BSG，PSG，BPSG，由TEOS合成的硅氧化物，硅的氧化物、氮化物，陶瓷；还可以是上述材料的组合。
在具体实现上，例如，在如图1和图2所示的电容器100中(n＝2)，设置有第一沟槽组10和第二沟槽组20，在该第一沟槽组10内，该第二导电层131、该第四绝缘层134和该第三导电层132可以构成电容器A(电容C1)，在该第二沟槽组20内，该第二导电层131、该第四绝缘层134和该第三导电层132可以构成电容器B(电容C2)，该电容器A和该电容器B并联，因此，该电容器100的电容C可以是C＝C1+C2。
可选地，在一些实施例中，该第一电极层140还电连接至该半导体衬底110。即该第一电极层140电连接至设置于该第一沟槽组10内的该n层导电层中的所有奇数层导电层和该半导体衬底110。
可选地，该第一电极层140通过至少一个第三通孔结构42电连接至该半导体衬底110。当然，该第一电极层140也可以直接电连接至该半导体衬底110。
可选地，在一些实施例中，该第三电极层220还电连接至该半导体衬底110。即该第三电极层220电连接至设置于该第二沟槽组20内的该n层导电层中的所有奇数层导电层和该半导体衬底110。
可选地，该第三电极层220通过至少一个第三通孔结构42电连接至该半导体衬底110。当然，该第三电极层220也可以直接电连接至该半导体衬底110。
具体地，假设m＝1，n＝2，即，叠层结构130可以包括2层导电层，例如图3和图4中示出的第二导电层131和第三导电层132，以及1层绝缘层，例如图3和图4中示出的第四绝缘层134。该第三电极220与该第一电极140为同一电极，且设置于该第一绝缘层120下方，该第四电极230与该第二电极150也为同一电极，且设置于该第五绝缘层170的上方。
可选地，如图3所示，该第二导电层131设置在该半导体衬底110上方、该第一沟槽组10内、该第一空腔结构30内、该第二沟槽组20内和该第二空腔结构31内，而该第三导电层132仅设置在该半导体衬底110上方、该第一沟槽组10和该第二沟槽组20内。具体地，该第二导电层131设置在该半导体衬底110上方、该第一沟槽组10内、该第一空腔结构30内、该第二沟槽组20内和该第二空腔结构31内；该第三导电层132设置在该半导体衬底110上方、该第一沟槽组10内和该第二沟槽组20内；该第四绝缘层134设置于该第二导电层131与该第三导电层132之间，以将该第二导电层131与该第三导电层132隔离；并且，位于该第一沟槽组10底部和该第一空腔结构30底部的该第二导电层131的下方未设置该第三绝缘层133，同样，位于该第二沟槽组20底部和该第二空腔结构31底部的该第二导电层131的下方也未设置该第三绝缘层133。
可选地，如图4所示，该第二导电层131和该第三导电层132都设置在该半导体衬底110上方、该第一沟槽组10内、该第一空腔结构30内、该第二沟槽组20内和该第二空腔结构31内。具体地，该第二导电层131设置在该半导体衬底110上方、该第一沟槽组10内、该第一空腔结构30内、该第二沟槽组20内和该第二空腔结构31内；该第三导电层132设置在该半导体衬底110上方、该第一沟槽组10内、该空腔结构30内、该第二沟槽组20内和该第二空腔结构31内；该第四绝缘层134设置于该第二导电层131与该第三导电层132之间，以将该第二导电层131与该第三导电层132隔离；并且，位于该第一沟槽组10底部和该第一空腔结构30底部的该第二导电层131的下方未设置该第三绝缘层133，同样，位于该第二沟槽组20底部和该第二空腔结构31底部的该第二导电层131的下方也未设置该第三绝缘层133。
可选地，如图3和图4所示，该第一电极层140(第三电极层220)设置于该第一绝缘层120的下方，该第一电极层140(第三电极层220)直接电连接至该第二导电层131，以及通过该第二导电层131电连接至该半导体衬底110。
可选地，如图3和图4所示，该第二电极层150(第四电极层230)设置于该第五绝缘层170的上方，且该第二电极层150通过第二通孔结构41电连接至该第一沟槽组10内的该第三导电层132，以及第四电极层230通过第六通孔结构45电连接至该第二沟槽组20内的该第三导电层132。具体地，该第二通孔结构41(第六通孔结构45)设置于该第五绝缘层170内，且贯穿该刻蚀停止层160，该第二电极层150设置于该第二通孔结构41内，以使该第二电极层150通过第二通孔结构41电连接至该第一沟槽组10内的该第三导电层132；该第四电极层230设置于该第六通孔结构45内，以使该第二电极层150通过第六通孔结构45电连接至该第二沟槽组20内的该第三导电层132。
需要说明的是，在如图3和图4所示的电容器100中，该第一电极层140电连接的是该半导体衬底110中具有低电阻率的导电区域。
在具体实现上，在如图3和图4所示的电容器100中(n＝2)，设置有第一沟槽组10和第二沟槽组20，在该第一沟槽组10内，该第二导电层131、该第四绝缘层134和该第三导电层132可以构成电容器A(电容C1)，在该第二沟槽组20内，该第二导电层131、该第四绝缘层134和该第三导电层132可以构成电容器B(电容C2)，该电容器A和该电容器B并联，因此，该电容器100的电容C可以是C＝C1+C2。
应理解，除了未设置第三绝缘层133、第一通孔结构40和第五通孔结构44，以及第一电极层140(第三电极层220)的设置不同外，图3和图1的其他设置相同，为了简洁，不再赘述。同理，除了未设置第三绝缘层133、第一通孔结构40和第五通孔结构44，以及第一电极层140(第三电极层220)的设置不同外，图4和图2的其他设置相同，为了简洁，不再赘述。
可选地，在一些实施例中，该第二电极层150还电连接至该半导体衬底110。即该第二电极层150电连接至该n层导电层中的所有偶数层导电层和该半导体衬底110。
可选地，该第二电极层150通过至少一个第四通孔结构70电连接至该半导体衬底110。当然，该第二电极层150也可以直接电连接至该半导体衬底110。
可选地，在一些实施例中，该第四电极层230还电连接至该半导体衬底110。即该第四电极层230电连接至设置于该第二沟槽组20内的该n层导电层中的所有偶数层导电层和该半导体衬底110。
可选地，该第四电极层230通过至少一个第四通孔结构43电连接至该半导体衬底110。当然，该第四电极层230也可以直接电连接至该半导体衬底110。
可选地，假设m＝2，n＝2，即，叠层结构130可以包括2层导电层，例如图5中示出的第二导电层131和第三导电层132，以及2层绝缘层，例如图5中示出的第三绝缘层133和第四绝缘层134。该第三电极220与该第一电极140为同一电极，且设置于该第一绝缘层120下方，该第四电极230与该第二电极150也为同一电极，且也设置于该第一绝缘层120下方。
可选地，如图5所示，该第二导电层131设置在该半导体衬底110上方、该第一沟槽组10内、该第一空腔结构30内、该第二沟槽组20内、该第二空腔结构31内，而该第三导电层132仅设置在该半导体衬底110上方、该第一沟槽组10内和该第二沟槽组20内。具体地，该第二导电层131设置在该半导体衬底110上方、该第一沟槽组10内、该空腔结构30内、该第二沟槽组20内、该第二空腔结构31内；该第三绝缘层133设置于该半导体衬底110与该第二导电层131之间，以将该第二导电层131与该半导体衬底110隔离；该第三导电层132设置在该半导体衬底110上方、该第一沟槽组10内和该第二沟槽组20内；该第四绝缘层134设置于该第二导电层131与该第三导电层132之间，以将该第二导电层131与该第三导电层132隔离；并且，位于该第一沟槽组10底部和该第一空腔结构30底部的该第二导电层131的下方未设置该第三绝缘层133，同样，位于该第二沟槽组20底部和该第二空腔结构31底部的该第二导电层131的下方未设置该第三绝缘层133。
需要说明的是，位于该第一沟槽组10底部和该第一空腔结构30底部的该第二导电层131的下方未设置该第三绝缘层133，设置于该第一绝缘层120的下方的第一电极层140可以直接与位于该第一沟槽组10内的该第二导电层131电连接，减少在该第三绝缘层133中刻蚀该第一通孔结构40的步骤，从而可以简化电容器的制备流程。同理，位于该第二沟槽组20底部和该第二空腔结构31底部的该第二导电层131的下方未设置该第三绝缘层133，设置于该第一绝缘层120的下方的第三电极层220可以直接与位于该第二沟槽组20内的该第二导电层131电连接，减少在该第三绝缘层133中刻蚀该第五通孔结构44的步骤，从而可以简化电容器的制备流程。
可选地，如图5所示，该电容器100还包括：互联结构180。具体地，该互联结构180包括设置于该第五绝缘层170的上表面的第一金属层181和设置于该第五绝缘层170内的至少两个导电通道182，以及该至少两个导电通道182贯穿该刻蚀停止层160，并且该至少两个导电通道182中的一部分连接该第三导电层132，另一部分连接该半导体衬底110。也就是说，该互联结构180通过该至少两个导电通道182电连接该第三导电层132和该半导体衬底110。
需要说明的是，该刻蚀停止层160相对于该第五绝缘层170更耐刻蚀，在刻蚀该至少两个导电通道182时，可以将导电通道182的底部停留在不同深度的刻蚀停止层上，再利用干法或者湿法工艺去除导电通道182底部露出的部分刻蚀停止层160，以使该至少两个导电通道182贯穿该刻蚀停止层160。例如，该第五绝缘层170的材料为二氧化硅，该蚀停止层160的材料为氮化硅。
因此，设置该刻蚀停止层可以更好地控制刻蚀进程，以形成该至少两个导电通道。
可选地，该第一金属层181的材料可以采用各种导电金属材料，例如铜。
可选地，该导电通道182的材料可以采用各种导电金属材料，例如钨。
可选地，如图5所示，该第二电极层150(第四电极层230)可以通过与该第三导电层132电连接的该半导体衬底110电连接至该第三导电层132。也就是说，该第二电极层150(第四电极层230)电连接该半导体衬底110，该半导体衬底110通过该互联结构180电连接该第三导电层132，也即该第二电极层150(第四电极层230)电连接该第三导电层132。
可选地，如图5所示，该第一电极层140(第三电极层220)和该第二电极层150(第四电极层230)直接设置在该第一绝缘层120的下方。具体地，该电容器100还包括：第一导电层190。该第一导电层190设置于该第一绝缘层120的下方，且该第一导电层190包括相互分离的第一导电区域和第二导电区域，该第一导电区域形成该第一电极层140(第三电极层220)，该第二导电区域形成该第二电极层150(第四电极层230)。也即，该第一电极层140(第三电极层220)和该第二电极层150(第四电极层230)可以通过一次刻蚀形成，减少了刻蚀步骤。
可选地，该第一导电层190包括以下至少一层：
重掺杂多晶硅层、碳基材料层、金属层、氮化钛层和氮化钽层。
可选地，上述金属层可以是铝(Al)层、钨(W)层、铜(Cu)层、钛(Ti)层、钽(Ta)层、铂(Pt)层、钌(Ru)层、铱(Ir)层、铑(Rh)层中的至少一层。
可选地，该第一导电区域与该第二导电区域之间通过空气进行隔离。当然也可以通过一些绝缘材料进行隔离。同时，该第一导电区域与该第二导电区域之间的间距可以根据实际需要灵活设置，本申请实施例对此不作限定。
可选地，如图5所示，该第一电极层140(第三电极层220)直接与该第二导电层131电连接，该第二电极层150(第四电极层230)通过至少一个第四通孔结构43与该半导体衬底110电连接。具体地，该至少一个第四通孔结构43设置于该第一绝缘层120，并自该第一绝缘层120的下表面向上形成，以露出该半导体衬底110，且该第一导电层190设置于该第四通孔结构43内，以使该第二电极层150与该半导体衬底110电连接。
需要说明的是，该第二电极层150(第四电极层230)电连接的是该半导体衬底110中具有低电阻率的导电区域。
可选地，在一些实施例中，该第一电极层140(第三电极层220)和该第二电极层150(第四电极层230)设置在该第一绝缘层120的下方，但并未直接设置在该第一绝缘层120的下方。具体地，该电容器100还包括：基底200和第二绝缘层210。
具体地，如图6所示，该基底200设置于该第一绝缘层120与第一导电层190之间，且该基底200与该半导体衬底110和该第一绝缘层120形成SOI衬底；第二绝缘层210设置于该第一导电层190与该基底200之间，以将该第一导电层190与该基底200隔离。并且，该第一电极层140通过至少一个第一通孔结构40与该第一沟槽组10内的该第二导电层131电连接，该第三电极层220通过至少一个第五通孔结构44与该第二沟槽组20内的该第二导电层131电连接，该第二电极层150(第四电极层230)通过至少一个第四通孔结构43与该半导体衬底110电连接。
可选地，如图6所示，该至少一个第一通孔结构40设置于该基底200，并自该基底200的下表面向上形成，以露出位于该第一沟槽组10内的该第二导电层131，且该第一导电层190设置于该第一通孔结构40内，以使该第一电极层140与位于该第一沟槽组10内的该第二导电层131电连接。该至少一个第五通孔结构44设置于该基底200，并自该基底200的下表面向上形成，以露出位于该第二沟槽组20内的该第二导电层131，且该第一导电层190设置于该第五通孔结构44内，以使该第三电极层220与位于该第一沟槽组10内的该第二导电层131电连接。该至少一个第四通孔结构43设置于该基底200和该第一绝缘层120，并自该基底200的下表面向上形成，以露出该半导体衬底110，且该第一导电层190设置于该第四通孔结构43内，以使该第二电极层150(第四电极层230)与该半导体衬底110电连接。
应理解，除了基底200、第二绝缘层210、第一通孔结构40、第五通孔结构44和第四通孔结构43的设置不同外，图6和图5的其他设置相同，为了简洁，不再赘述。
可选地，该第二绝缘层210的材料可以是有机的聚合物材料，包括聚酰亚胺(Polyimide)，帕里纶(Parylene)，苯并环丁烯(BCB)等；也可以是一些无机材料，包括SOG，USG，BSG，PSG，BPSG，由TEOS合成的硅氧化物，硅的氧化物、氮化物，陶瓷；还可以是上述材料的组合。
可选地，在一些实施例中，如图7所示，第一电极层140(第三电极层220)设置于第一绝缘层120的下方，第二电极层150(第四电极层230)设置于第五绝缘层170的上方，且该第一电极层140(第三电极层220)直接与该第二导电层131电连接，该第二电极层150通过第二通孔结构41电连接该第一沟槽组10内的该第三导电层132，该第四电极层230通过第六通孔结构45电连接该第二沟槽组20内的该第三导电层132，以及该第二电极层150(第四电极层230)通过第四通孔结构43电连接该半导体衬底110。
应理解，除了第一电极层和第二电极层的设置不同之外，图7所示的电容器与图3所示的电容器的其他设置相同，在此不再赘述。
可选地，在一些实施例中，如图8所示，沟槽组10所包括的至少两个沟槽20的底部并未连通，至少两个沟槽20之间也没有形成位于第一绝缘层120的空腔结构30，而是，通过该第一电极层140直接连接至少两个沟槽20的底部，以实现该第一电极层140电连接该第二导电层131的目的。
具体地，如图8所示，该第一电极层140(第三电极层220)设置于第一沟槽组10和第二沟槽组20的下方，且该第一电极层140(第三电极层220)设置于该第一绝缘层120内，以及该第一电极层140(第三电极层220)直接电连接至该第二导电层131。该第二电极层150(第四电极层230)设置于第五绝缘层170上方，该第二电极层150通过第二通孔结构41电连接至该第一沟槽组10内的该第三导电层132，该第四电极层230通过第六通孔结构45电连接至该第二沟槽组20内的该第三导电层132，以及该第二电极层150(第四电极层230)通过第四通孔结构43电连接至该半导体衬底110。
在具体实现上，在如图5至图8所示的电容器100中(n＝2)，设置有第一沟槽组10和第二沟槽组20，在该第一沟槽组10内，该半导体衬底110、该第三绝缘层133和该第二导电层131可以构成电容器A(电容C1)，该第二导电层131、该第四绝缘层134和该第三导电层132可以构成电容器B(电容C2)，其中，该电容器A和该电容器B并联，该电容器A和该电容器B并联的等效电容为Ci＝C1+C2；在该第二沟槽组20内，该半导体衬底110、该第三绝缘层133和该第二导电层131可以构成电容器C(电容C3)，该第二导电层131、该第四绝缘层134和该第三导电层132可以构成电容器D(电容C4)，其中，该电容器C和该电容器D并联，该电容器C和该电容器D并联的等效电容为Cj＝C3+C4；因此，该电容器100的电容C可以是该等效电容Ci和该等效电容为Cj并联之后的电容，即C＝Ci+Cj。
可选地，在本申请实施例中，设置于该第一沟槽组10内的叠层结构130与设置于该第二沟槽组20内的叠层结构130也可以不同，即设置于该第一沟槽组10内的叠层结构130与设置于该第二沟槽组20内的叠层结构130可以对应不同的m和n值。
因此，在本申请实施例提供的电容器中，采用导电层与绝缘层交替堆叠的叠层结构，并设置在半导体衬底上方、沟槽组内和空腔结构内，能够在较小器件尺寸的情况下得到较大的电容值，从而能够提高电容器的容值密度。
以上描述了本申请实施例的电容器，下面描述本申请实施例的制备电容器的方法。本申请实施例的制备电容器的方法可以制备前述本申请实施例的电容器，下述实施例和前述实施例中的相关描述可以相互参考。
以下，结合图9至图12，详细介绍本申请实施例的电容器的制作方法。
应理解，图9和图12是本申请实施例的电容器的制作方法的示意性流程图，但这些步骤或操作仅是示例，本申请实施例还可以执行其他操作或者图9和图12中的各个操作的变形。
图9示出了根据本申请实施例的电容器的制作方法300的示意性流程图。应理解，图9是以同时刻蚀第一沟槽组10和第二沟槽组20，并在第一沟槽组10和第二沟槽组20内制备叠层结构130，以及同时制备第一电极140、第二电极150、第三电极220和第四电极230为例进行说明。当然，在本申请实施例中，也可以仅刻蚀第一沟槽组10、在第一沟槽组10内制备叠层结构130，以及制备第一电极140和第二电极150，其具体制备方法只需要在方法300中省去关于第二沟槽组20和第二沟槽组20对应的电极的相关描述。
具体地，如图9所示，该电容器的制作方法300包括：
步骤301，提供SOI衬底，该SOI衬底包括半导体衬底、第一绝缘层和基底，该第一绝缘层设置于该半导体衬底与该基底之间。
可选地，该SOI衬底可以如图10a所示，也可以如图10b所示。
需要说明的是，在如图10b所示的SOI衬底中，需要在该SOI衬底中预制第一空腔结构30和第二空腔结构31，即该第一绝缘层120的部分区域下沉，以使该第一绝缘层120与该半导体衬底110之间形成有第一空腔结构30和第二空腔结构31。
应理解，在该SOI衬底中预制的空腔结构的数量与需要制备的沟槽组的数量相关，例如，一个沟槽组对应一个空腔结构。
步骤302，在该SOI衬底上制备第一沟槽组和第二沟槽组，其中，该第一沟槽组包括至少两个第一沟槽，该至少两个第一沟槽自该半导体衬底的上表面向下贯穿该半导体衬底且进入该第一绝缘层，且该至少两个第一沟槽的底部连通，以形成位于该第一绝缘层的第一空腔结构；该第二沟槽组包括至少两个第二沟槽，该至少两个第二沟槽自该半导体衬底的上表面向下贯穿该半导体衬底且进入该第一绝缘层，且该至少两个第二沟槽的底部连通，以形成位于该第一绝缘层的第二空腔结构。
可选地，可以根据深反应离子刻蚀对该SOI衬底进行刻蚀处理，以在该SOI衬底中形成该第一沟槽组10和该第二沟槽组20。
具体地，假设提供的是如图10a所示的SOI衬底，首先，在如图10a所示的半导体衬底110上表面(正面)旋涂一层光刻胶，并曝光、显影，形成未覆盖光刻胶的刻蚀图形窗口。接着，通过深反应离子刻蚀，在半导体衬底110和第一绝缘层120中制作第一沟槽组10和该第二沟槽组20，如图10c所示。之后，去除该至少两个第一沟槽和该至少两个第二沟槽底部露出的部分第一绝缘层120，以形成连通该至少两个第一沟槽底部的第一空腔结构30，以及形成连通该至少两个第二沟槽底部的第二空腔结构31，如图10d所示。
可选地，该第一绝缘层120为二氧化硅，则在得到如图10c所示的结构之后，利用气态氢氟酸，经过该第一沟槽和该第二沟槽，去除该第一沟槽和该第二沟槽底部及附近的部分二氧化硅，形成一个将彼此邻近的两个第一沟槽底部连通的第一空腔结构30，以及形成一个将彼此邻近的两个第二沟槽底部连通的第二空腔结构31，如图10d所示。
具体地，假设提供的是如图10b所示的SOI衬底，首先，在如图10b所示的半导体衬底110上表面(正面)旋涂一层光刻胶，并曝光、显影，形成未覆盖光刻胶的刻蚀图形窗口。接着，通过深反应离子刻蚀，在半导体衬底110和第一绝缘层120中制作第一沟槽组10和第二沟槽组20，如图10e所示。
需要说明的是，在采用如图10b所示的SOI衬底时，可以省去去除该第一沟槽和该第二沟槽底部露出的部分该第一绝缘层120以形成该第一空腔结构30和该第二空腔结构31的步骤，降低工艺难度。
应理解，在刻蚀出该第一沟槽组10和该第二沟槽组20之后，需要去除光刻胶。
具体地，以下步骤以提供的是如图10a所示的SOI衬底为例进行说明，换句话说，以在步骤302中得到如图10d所示的结构为例进行说明。
步骤303，在该半导体衬底上方、该第一沟槽组内、该第一空腔结构内、该第二沟槽组内和该第二空腔结构内制备叠层结构，其中，该叠层结构包括m层绝缘层和n层导电层，该m层绝缘层和该n层导电层形成导电层与绝缘层彼此相邻的结构，以使该m层绝缘层中相应的绝缘层将该n层导电层彼此电隔离，m和n为正整数。
需要说明的是，位于该第二沟槽组内的该叠层结构与位于该第一沟槽组内的该叠层结构之间不存在电连接的导电层。
可选地，该n层导电层中的部分或者全部导电层设置在该第一空腔结构30内和/或该第二空腔结构31内。
可选地，该叠层结构130包括：第二导电层131、第三绝缘层133、第三导电层132和第四绝缘层134。
具体地，首先，在如图10d所示的结构中的，在该半导体衬底110上表面、该第一沟槽组10内表面、该第一空腔结构30内表面、该第二沟槽组20内表面、该第二空腔结构31内表面沉积绝缘材料，以形成该第三绝缘层133，如图10f所示。接着，在该第三绝缘层133上表面和内表面沉积导电材料，以形成该第二导电层131，如图10g所示。然后，在该第二导电层131上表面和内表面，以及该半导体衬底110的上表面沉积绝缘材料，以形成该第四绝缘层134，如图10h所示。再然后，在该第四绝缘层134上表面和内表面，以及该半导体衬底110的上表面沉积导电材料，以形成该第三导电层132，如图10i所示。最后，对该第三绝缘层133、该第二导电层131、该第四绝缘层134和该第三导电层132进行光刻处理，以露出该半导体衬底110的上表面，如图10j所示。
需要说明的是，在对该第三绝缘层133、该第二导电层131、该第四绝缘层134和该第三导电层132进行光刻处理时，可以具体包括如下操作：
首先，在如图10i所示的结构的上表面覆盖一层光敏干膜，曝光、显影后形成覆盖该第三导电层132的干膜保护层。接着，用干法刻蚀去除未覆盖光敏干膜的该第三绝缘层133、该第二导电层131、该第四绝缘层134和该第三导电层132。最后去除光敏干膜，得到如图10j所示的该第三绝缘层133、该第二导电层131、该第四绝缘层134和该第三导电层132的图形。在本步骤中，保留下所需的该第三绝缘层133、该第二导电层131、该第四绝缘层134和该第三导电层132的图案，多余部分的该第三绝缘层133、该第二导电层131、该第四绝缘层134和该第三导电层132被去除掉，以将半导体衬底110的上表面露出来。应理解，被留下的该第三绝缘层133、该第二导电层131、该第四绝缘层134和该第三导电层132的图案形状可根据电容规格需求来设计，这里不再展开叙述。
在上述沉积该第三绝缘层133的操作中，例如，可以通过热氧化法、原子层沉积(Atomic layer deposition，ALD)、化学气相沉积(CVD)等方式进行沉积。
可选地，该第三绝缘层133和/或该第四绝缘层134包括以下至少一层：硅的氧化物层、硅的氮化物层、硅的氮氧化物层、金属的氧化物层、金属的氮化物层和金属的氮氧化物层。该第三绝缘层133和/或该第四绝缘层134的材料可以是硅的氧化物，硅的氮化物，硅的氮氧化物，金属的氧化物，金属的氮化物和金属的氮氧化物等，例如二氧化硅，氮化硅，氮氧化硅，或者高介电常数材料，包括氧化铝，氧化铪，氧化锆，二氧化钛，Y2O3，La2O3，HfSiO4，LaAlO3，SrTiO3，LaLuO3等；也可以是上述一种材料或多种材料的组合。具体绝缘材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整。当然，该第三绝缘层133和/或该第四绝缘层134还可以包括一些其他具有高介电常数特性的材料层，本申请实施例对此不作限定。例如，该第三绝缘层133和/或该第四绝缘层134可以是二氧化硅/氧化铝/二氧化硅(SiO2/Al2O3/SiO2)这种含有高介电常数的材料的叠层。
在上述沉积该第二导电层131的操作中，可以通过ALD、物理气相沉积(PhysicalVapor Deposition，PVD)、有机金属化学气相沉积、蒸镀、电镀等方式进行沉积。
可选地，该第二导电层131和/或该第三导电层132包括以下至少一层：重掺杂多晶硅层、碳基材料层、金属层、氮化钛层和氮化钽层。上述金属层可以是铝(Al)层、钨(W)层、铜(Cu)层、钛(Ti)层、钽(Ta)层、铂(Pt)层、钌(Ru)层、铱(Ir)层、铑(Rh)层中的至少一层。
上述沉积该第四绝缘层134的操作可以参考沉积该第三绝缘层133的操作，上述沉积该第三导电层132的操作可以参考沉积该第二导电层131的操作，在此不再赘述。
可选地，在上述步骤303中，也可以制备如图10k所示的结构，在如图10k所示的结构中，该第二导电层131和该第三导电层132都设置于该半导体衬底110上方、该第一沟槽组10内、该第一空腔结构30内、该第二沟槽组20内和该第二空腔结构31内。
步骤304，制备第一电极层、第二电极层、第三电极层和第四电极层，其中，该第一电极层电连接至位于该第一沟槽组内的该n层导电层中的所有奇数层导电层，该第二电极层电连接至位于该第一沟槽组内的该n层导电层中的所有偶数层导电层，该第三电极层电连接至位于该第二沟槽组内的该n层导电层中的所有奇数层导电层，该第四电极层电连接至位于该第二沟槽组内的该n层导电层中的偶数层导电层。
可选地，该第三电极220与该第一电极140为同一电极，且该第四电极230与该第二电极150为同一电极。即设置于该第一沟槽组10内的叠层结构130所形成的等效电容与设置于该第二沟槽组20内的叠层结构130所形成的等效电容并联连接。
可选地，该第三电极220与该第一电极140为不同的电极，且该第四电极230与该第二电极150为同一电极。即设置于该第一沟槽组10内的叠层结构130所形成的等效电容与设置于该第二沟槽组20内的叠层结构130所形成的等效电容串联连接。
可选地，该第三电极220与该第一电极140为同一电极，且该第四电极230与该第二电极150为不同的电极。即设置于该第一沟槽组10内的叠层结构130所形成的等效电容与设置于该第二沟槽组20内的叠层结构130所形成的等效电容串联连接。
可选地，该第三电极220与该第一电极140为不同的电极，且该第四电极230与该第二电极150也为不同的电极。即设置于该第一沟槽组10内的叠层结构130所形成的等效电容与设置于该第二沟槽组20内的叠层结构130所形成的等效电容为两个独立电容。
具体地，基于上述图10j所示的结构可以制备如图1，图3，图5、图6和图7所示的电容器。基于上述图10k所示的结构可以制备如图2和图4所示的电容器，当然，基于上述图10k所示的结构也可以制备与图5、图6和图7所示的电容器中除叠层结构130之外其他设置都相同的电容器。
应理解，步骤301-304中所述各材料层的上表面是指该材料层与半导体衬底上表面基本平行的表面，而各材料层的内表面是指位于沟槽内材料层的上表面，上表面和内表面可以视为一个整体。
可选地，在本申请一个实施例中，该方法300还包括：
制备至少一个第一通孔结构40，以使该第一电极层140通过该至少一个第一通孔结构40电连接至位于该第一沟槽组10内的该n层导电层中的所有奇数层导电层。
可选地，在本申请一个实施例中，该方法300还包括：
制备至少一个第二通孔结构41，以使该第二电极层150通过至少一个第二通孔结构41电连接至位于该第一沟槽组10内的该n层导电层中的所有偶数层导电层。
可选地，在本申请一个实施例中，该方法300还包括：
制备至少一个第三通孔结构42，以使该第一电极层140通过该至少一个第三通孔结构42电连接至该半导体衬底110。
可选地，在本申请一个实施例中，该方法300还包括：
制备至少一个第四通孔结构43，以使该第二电极层150通过该至少一个第四通孔结构43电连接至该半导体衬底110。
可选地，该m层绝缘层中相应的绝缘层将该n层导电层与该半导体衬底110电隔离。
可选地，在一些实施例中，该方法300还包括：
制备至少一个第五通孔结构44，以使该第三电极层220通过该至少一个第五通孔结构44电连接至位于该第二沟槽组20内的该n层导电层中的所有奇数层导电层。
可选地，在一些实施例中，该方法300还包括：
制备至少一个第六通孔结构45，以使该第四电极层230通过至少一个第六通孔结构45电连接至位于该第二沟槽组20内的该n层导电层中的所有偶数层导电层。
以下以制备如图5和图6所示的电容器为例进行具体阐述，制备如图1至图4，以及图7所示电容器可以参考相应步骤完成，在此不再赘述。
可选地，在本申请一个实施例中，该方法300还包括：
在该半导体衬底110和该第三导电层132的上方沉积第五绝缘层170；
在该第五绝缘层170内和该第五绝缘层170的上表面制备互联结构180，以电连接该第三导电层132与该半导体衬底110。
需要说明的是，在该互联结构180电连接该第三导电层132和该半导体衬底110之后，该第二电极层150(第四电极层230)仅需电连接该互联结构180就可以电连接该第三导电层132和该半导体衬底110，或者，该第二电极层150(第四电极层230)仅需电连接该半导体衬底110就可以电连接该第三导电层132，又或者，该第二电极层150(第四电极层230)仅需电连接该第三导电层132就可以电连接该半导体衬底110。
可选地，该互联结构180包括设置于该第五绝缘层170的上表面的第一金属层181和设置于该第五绝缘层170内的至少两个导电通道182，且该至少两个导电通道182中的一部分连接该第三导电层132，另一部分连接该半导体衬底110。
具体地，在如图10j所示的结构中，首先，在该半导体衬底110和该第三导电层132的上方沉积绝缘材料，以形成该第五绝缘层170，如图10l所示；接着，在该第五绝缘层170的上表面沉积该第一金属层181，以及采用深反应离子刻蚀对该第五绝缘层170进行刻蚀处理，以形成至少两个通道，在该至少两个通道内露出该半导体衬底110和/或该第三导电层132；最后，在该至少两个通道内沉积导电材料，以形成该至少两个导电通道182，如图10m所示。
需要说明的是，该第五绝缘层170的沉积方式可以参考该第三绝缘层133的沉积方式，在此不再赘述。
可选地，该第五绝缘层170的材料可以是有机的聚合物材料，包括聚酰亚胺(Polyimide)，帕里纶(Parylene)，苯并环丁烯(BCB)等；也可以是一些无机材料，包括SOG，USG，BSG，PSG，BPSG，由TEOS合成的硅氧化物，硅的氧化物、氮化物，陶瓷；还可以是上述材料的组合。
可选地，该第一金属层181的材料可以采用各种导电金属材料，例如铜。
可选地，该导电通道182的材料可以采用各种导电金属材料，例如钨。
可选地，在沉积该第五绝缘层170之前，该方法300还包括：
在该半导体衬底110和该第三导电层132的上方沉积刻蚀停止层160。也就是说，该第五绝缘层170沉积于该刻蚀停止层160之上。
具体地，采用深反应离子刻蚀对该第五绝缘层170进行刻蚀处理，以在该刻蚀停止层160上方形成该至少两个通道，以及去除该至少两个通道底部露出的部分该刻蚀停止层160，以露出该半导体衬底110和/或该第三导电层132，接着，在该至少两个通道内沉积导电材料，以形成该至少两个导电通道182，如图10n所示。
需要说明的是，该刻蚀停止层160相对于该第五绝缘层170更耐刻蚀，在刻蚀该至少两个通道时，可以将该至少两个通道的底部停留在不同深度的刻蚀停止层上，再利用干法或者湿法工艺去除该至少两个通道底部露出的部分刻蚀停止层160，以使该至少两个通道贯穿该刻蚀停止层160，接着，在该至少两个通道内沉积导电材料，以形成该至少两个导电通道182。例如，该第五绝缘层170的材料为二氧化硅，该刻蚀停止层160的材料为氮化硅。
因此，设置该刻蚀停止层可以更好地控制刻蚀进程，以形成该至少两个导电通道。
可选地，在本申请一个实施例中，该方法300还包括：
去除该基底200，以露出该第一绝缘层120以及位于该第一沟槽组10底部、该第一空腔结构30底部、该第二沟槽组20底部和该第二空腔结构31底部的绝缘层；
去除位于该第一沟槽组10底部和该第一空腔结构30底部的绝缘层，以露出位于所述第一沟槽组底部和所述第一空腔结构底部的导电层。同理，去除位于该第二沟槽组20底部和该第二空腔结构31底部的绝缘层，以露出位于所述第二沟槽组底部和所述第二空腔结构底部的导电层。
具体地，在如图10n所示的结构中，可以利用晶圆背面减薄工艺，结合氢氧化钾(KOH)溶液腐蚀去除SOI衬底的基底200，以露出该第一绝缘层120和该第三绝缘层133，如图10o所示；接着，采用等离子刻蚀工艺，去除该第一沟槽组10底部和该第一空腔结构30底部的该第三绝缘层133，以露出位于该第一沟槽组10内的该第二导电层131，以及去除该第二沟槽组20底部和该第二空腔结构31底部的该第三绝缘层133，以露出位于该第二沟槽组20内的该第二导电层131，如图10p所示。
可选地，作为一个实施例，上述步骤304具体可以包括：
在该第一绝缘层120的下方沉积第一导电层190，以及对该第一导电层190进行刻蚀处理，以形成相互分离的第一导电区域和第二导电区域，该第一导电区域形成该第一电极层140(第三电极层220)，该第二导电区域形成该第二电极层150(第四电极层230)。
可选地，在这一实施例中，该方法300还包括：对该第一绝缘层进行刻蚀处理，以形成至少一个第四通孔结构，该第四通孔结构自该第一绝缘层的下表面向上形成，以露出该半导体衬底，且该第三导电层设置于该第四通孔结构内，以使该第二电极层与该半导体衬底电连接。
具体地，首先，在如图10p所示的结构中，采用深反应离子刻蚀对该第一绝缘层120进行刻蚀处理，以形成至少一个第四通孔结构43，该第四通孔结构43自该第一绝缘层120的下表面向上形成，以露出该半导体衬底110，如图10q所示；接着，在该第一绝缘层120的下表面和该第四通孔结构43内沉积导电材料，以形成该第一导电层190，如图10r所示；然后，在该第一导电层190的下表面覆盖一层光敏干膜，曝光、显影后形成覆盖该第一导电层190的干膜保护层；再然后，用干法刻蚀去除未覆盖光敏干膜的该第一导电层190；最后，去除光敏干膜，得到如图5所示的电容器100。需要说明的是，在经过干法刻蚀之后，该第一导电层190形成相互分离的第一导电区域和第二导电区域，该第一导电区域形成该第一电极层140(第三电极层220)，该第二导电区域形成该第二电极层150(第四电极层230)。类似的，本步骤中的该第一导电层190在预定的图案区域被保留，多余部分的该第一导电层190则被移除以形成相互独立的第一导电区域和第二导电区域。应理解，被留下的该第一导电层190的图案形状可根据电容规格需求来设计，这里不再展开叙述。
需要说明的是，在上述步骤302中，在去除该第一沟槽和该第二沟槽底部露出的部分该第一绝缘层120时，可能还存在部分未去除的该第一绝缘层120。也就是说，该第二导电层131下方可能还存在部分未去除的该第一绝缘层120，也即还可能存在第一通孔结构40和第五通孔结构44设置于这部分未去除的该第一绝缘层120内。例如，在该第一绝缘层120的厚度大于一定阈值时，就可能存在这一情况。此时，该第一电极层140通过第一通孔结构40电连接至位于该第一沟槽组10内的该第二导电层131，以及该第三电极层220通过第五通孔结构44电连接至位于该第二沟槽组20内的该第二导电层131。
可选地，在本申请一个实施例中，该方法300还包括：
对该基底200进行刻蚀处理，以形成至少一个第一通孔结构40、至少一个第五通孔结构44和至少一个第四通孔结构43，其中，该至少一个第一通孔结构40自该基底200的下表面向上形成，以露出位于该第一沟槽组10内的该第二导电层131；该至少一个第五通孔结构44自该基底200的下表面向上形成，以露出位于该第二沟槽组20内的该第二导电层131；该至少一个第四通孔结构43自该基底200的下表面向上形成，以露出该半导体衬底110；
在该基底200下方，以及该第一通孔结构40、第五通孔结构44和第四通孔结构43内表面沉积第二绝缘层210；
去除该第一通孔结构40和第五通孔结构44底部的该第二绝缘层210，以露出该第二导电层131，以及去除该第四通孔结构43底部的该第二绝缘层210，以露出该半导体衬底110；
在该第二绝缘层210的下表面和内表面沉积第一导电层190。
可选地，在这一实施例中，上述步骤304具体可以包括：
对该第一导电层190进行刻蚀处理，以形成相互分离的第一导电区域和第二导电区域，该第一导电区域形成该第一电极层(第三电极层)，该第二导电区域形成该第二电极层(第四电极层)。
具体地，在如图10n所示的结构中，首先，采用深反应离子刻蚀对该基底200进行刻蚀处理，以形成至少一个第一通孔结构40、至少一个第五通孔结构44和至少一个第四通孔结构43，其中，该至少一个第一通孔结构40自该基底200的下表面向上形成，以露出位于该第一沟槽组10内的该第二导电层131；该至少一个第五通孔结构44自该基底200的下表面向上形成，以露出位于该第二沟槽组20内的该第二导电层131；该至少一个第四通孔结构43自该基底200的下表面向上形成，以露出该半导体衬底110，如图10s所示。接着，在该基底200下方，以及该第一通孔结构40、第五通孔结构44和该第四通孔结构43内表面沉积第二绝缘层210，如图10t所示。然后，去除该第一通孔结构40和第五通孔结构44底部的该第二绝缘层210，以露出该第二导电层131，以及去除该第四通孔结构43底部的该第二绝缘层210，以露出该半导体衬底110。再然后，在该第二绝缘层210的下表面和内表面沉积导电材料，以形成该第一导电层190，如图10u所示。再然后，在该第一导电层190的下表面覆盖一层光敏干膜，曝光、显影后形成覆盖该第一导电层190的干膜保护层；再然后，用干法刻蚀去除未覆盖光敏干膜的该第一导电层190；最后，去除光敏干膜，得到如图6所示的电容器100。需要说明的是，在经过干法刻蚀之后，该第一导电层190形成相互分离的第一导电区域和第二导电区域，该第一导电区域形成该第一电极层140(第三电极层220)，该第二导电区域形成该第二电极层150(第四电极层230)。类似的，本步骤中的该第一导电层190在预定的图案区域被保留，多余部分的该第一导电层190则被移除以形成相互独立的第一导电区域和第二导电区域。应理解，被留下的该第一导电层190的图案形状可根据电容规格需求来设计，这里不再展开叙述。
因此，在本申请实施例提供的电容器的制作方法中，通过制备叠层结构的方式，可以得到包括较多导电层和绝缘层的叠层结构，增大电容器的电容值，并且，利用第一、第二沟槽组形成的叠层结构可以进一步增大电容器的电容值，从而能够提高电容器的容值密度。
图11示出了根据本申请实施例的电容器的制作方法400的示意性流程图。应理解，图11是以同时刻蚀第一沟槽组10和第二沟槽组20，并在第一沟槽组10和第二沟槽组20内制备叠层结构130，以及同时制备第一电极140、第二电极150、第三电极220和第四电极230为例进行说明。当然，在本申请实施例中，也可以仅刻蚀第一沟槽组10、在第一沟槽组10内制备叠层结构130，以及制备第一电极140和第二电极150，其具体制备方法只需要在方法300中省去关于第二沟槽组20和第二沟槽组20对应的电极的相关描述。
具体地，如图11所示，该电容器的制作方法400包括：
步骤401，对半导体衬底进行刻蚀处理，以在该半导体衬底中形成第一沟槽组和第二沟槽组，其中，该第一沟槽组包括至少两个第一沟槽，该至少两个第一沟槽自该半导体衬底的上表面向下进入该半导体衬底；该第二沟槽组包括至少两个第二沟槽，该至少两个第二沟槽自该半导体衬底的上表面向下进入该半导体衬底。
具体地，首先，在如图12a所示的半导体衬底110上表面(正面)旋涂一层光刻胶，并曝光、显影，形成未覆盖光刻胶的刻蚀图形窗口。接着，采用深反应离子刻蚀，在该半导体衬底110中形成第一沟槽组10和该第二沟槽组20，如图12b所示。
步骤402，在该半导体衬底上方、该第一沟槽组内和该第二沟槽组内制备叠层结构，其中，该叠层结构包括m层绝缘层和n层导电层，该m层绝缘层和该n层导电层形成导电层与绝缘层彼此相邻的结构，以使该m层绝缘层中相应的绝缘层将该n层导电层彼此电隔离，m和n为正整数。
可选地，假设m＝2且n＝2，该叠层结构130包括：第二导电层131、第三绝缘层133、第三导电层132和第四绝缘层134。
具体地，首先，在如图12b所示的结构中的，在该半导体衬底110上表面、该第一沟槽组10内表面和该第二沟槽组20沉积绝缘材料，以形成该第三绝缘层133，如图12c所示。接着，在该第三绝缘层133上表面和内表面沉积导电材料，以形成该第二导电层131，如图12d所示。然后，在该第二导电层131上表面和内表面，以及该半导体衬底110的上表面沉积绝缘材料，以形成该第四绝缘层134，如图12e所示。再然后，在该第四绝缘层134上表面和内表面，以及该半导体衬底110的上表面沉积导电材料，以形成该第三导电层132，如图12f所示。最后，对该第三绝缘层133、该第二导电层131、该第四绝缘层134和该第三导电层132进行光刻处理，以露出该半导体衬底110的上表面，如图12g所示。
需要说明的是，在对该第三绝缘层133、该第二导电层131、该第四绝缘层134和该第三导电层132进行光刻处理时，可以具体包括如下操作：
首先，在如图12f所示的结构的上表面覆盖一层光敏干膜，曝光、显影后形成覆盖该第三导电层132的干膜保护层。接着，用干法刻蚀去除未覆盖光敏干膜的该第三绝缘层133、该第二导电层131、该第四绝缘层134和该第三导电层132。最后去除光敏干膜，得到如图12g所示的该第三绝缘层133、该第二导电层131、该第四绝缘层134和该第三导电层132的图形。在本步骤中，保留下所需的该第三绝缘层133、该第二导电层131、该第四绝缘层134和该第三导电层132的图案，多余部分的该第三绝缘层133、该第二导电层131、该第四绝缘层134和该第三导电层132被去除掉，以将半导体衬底110的上表面露出来。应理解，被留下的该第三绝缘层133、该第二导电层131、该第四绝缘层134和该第三导电层132的图案形状可根据电容规格需求来设计，这里不再展开叙述。
在上述沉积该第三绝缘层133的操作中，例如，可以通过热氧化法、ALD、CVD等方式进行沉积。
可选地，该第三绝缘层133和/或该第四绝缘层134包括以下至少一层：硅的氧化物层、硅的氮化物层、硅的氮氧化物层、金属的氧化物层、金属的氮化物层和金属的氮氧化物层。该第三绝缘层133和/或该第四绝缘层134的材料可以是硅的氧化物，硅的氮化物，硅的氮氧化物，金属的氧化物，金属的氮化物和金属的氮氧化物等，例如二氧化硅，氮化硅，氮氧化硅，或者高介电常数材料，包括氧化铝，氧化铪，氧化锆，二氧化钛，Y2O3，La2O3，HfSiO4，LaAlO3，SrTiO3，LaLuO3等；也可以是上述一种材料或多种材料的组合。具体绝缘材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整。当然，该第三绝缘层133和/或该第四绝缘层134还可以包括一些其他具有高介电常数特性的材料层，本申请实施例对此不作限定。例如，该第三绝缘层133和/或该第四绝缘层134可以是二氧化硅/氧化铝/二氧化硅(SiO2/Al2O3/SiO2)这种含有高介电常数的材料的叠层。
在上述沉积该第二导电层131的操作中，可以通过ALD、PVD、有机金属化学气相沉积、蒸镀、电镀等方式进行沉积。
可选地，该第二导电层131和/或该第三导电层132包括以下至少一层：重掺杂多晶硅层、碳基材料层、金属层、氮化钛层和氮化钽层。上述金属层可以是铝(Al)层、钨(W)层、铜(Cu)层、钛(Ti)层、钽(Ta)层、铂(Pt)层、钌(Ru)层、铱(Ir)层、铑(Rh)层中的至少一层。
上述沉积该第四绝缘层134的操作可以参考沉积该第三绝缘层133的操作，上述沉积该第三导电层132的操作可以参考沉积该第二导电层131的操作，在此不再赘述。
步骤403，在该叠层结构上方沉积刻蚀停止层。
具体地，在如图12g所示的结构中，在该第二导电层132和该半导体衬底110上表面沉积刻蚀停止层160，如图12h所示。
需要说明的是，所述刻蚀停止层160的沉积方式可以参考该第三绝缘层131的沉积方式，在此不再赘述。
步骤404，在该刻蚀停止层上沉积第五绝缘层。
具体地，在如图12h所示的结构中，在所述刻蚀停止层160上沉积绝缘材料，以形成该第五绝缘层170，如图12i所示。
需要说明的是，该第五绝缘层170的沉积方式可以参考该第三绝缘层131的沉积方式，在此不再赘述。
可选地，该第五绝缘层170的材料可以是有机的聚合物材料，包括聚酰亚胺(Polyimide)，帕里纶(Parylene)，苯并环丁烯(BCB)等；也可以是一些无机材料，包括SOG，USG，BSG，PSG，BPSG，由TEOS合成的硅氧化物，硅的氧化物、氮化物，陶瓷；还可以是上述材料的组合。
步骤405，在该第五绝缘层内和该第五绝缘层的上表面制备第二电极层(第四电极层)，且该第二电极层电连接位于该第一沟槽组内的该n层导电层中的所有偶数层导电层和该半导体衬底，该第四电极层电连接位于该第二沟槽组内的该n层导电层中的所有偶数层导电层和该半导体衬底。
具体地，首先，在如图12i所示的结构中，采用深反应离子刻蚀对该第五绝缘层170进行刻蚀处理，以在该刻蚀停止层160上方形成该至少一个第二通孔结构41、该至少一个第六通孔结构45和至少一个第四通孔结构43，以及去除该至少一个第二通孔结构41底部露出的部分该刻蚀停止层160，以露出位于该第一沟槽组10内的该第三导电层132，去除该至少一个第六通孔结构45底部露出的部分该刻蚀停止层160，以露出位于该第二沟槽组20内的该第三导电层132，去除该至少一个第四通孔结构43底部露出的部分该刻蚀停止层160，以露出该半导体衬底110。接着，在该第五绝缘层170的上表面、该至少一个第二通孔结构50内、该至少一个第六通孔结构45内和该至少一个第四通孔结构43内沉积导电材料，以形成该第二电极层150(第四电极层230)，如图12j所示。
需要说明的是，该刻蚀停止层160相对于该第五绝缘层170更耐刻蚀，在刻蚀通孔结构时，可以将通孔结构的底部停留在不同深度的刻蚀停止层160上，再利用干法或者湿法工艺去除通孔结构底部露出的部分刻蚀停止层160，以使通孔结构贯穿该刻蚀停止层160。例如，该第五绝缘层170的材料为二氧化硅，该蚀停止层160的材料为氮化硅。
因此，设置该刻蚀停止层可以更好地控制刻蚀进程，以形成通孔结构。
步骤406，对该半导体衬底的下表面进行减薄处理，以露出该第一沟槽组和该第二沟槽组。
具体地，在如图12j所示的结构中，对该半导体衬底110的下表面进行减薄处理，以露出该第一沟槽组10和该第二沟槽组20，如图12k所示。
步骤407，在该半导体衬底的下表面沉积第一绝缘层，以覆盖该第一沟槽组和该第二沟槽组。
具体地，在如图12k所示的结构中，在该半导体衬底110的下表面沉积绝缘材料，以形成该第一绝缘层120，该第一绝缘层120覆盖该叠层结构10，如图12l所示。
步骤408，从该第一绝缘层的下表面去除部分该第一绝缘层和位于该第一沟槽和第二沟槽底部的绝缘层，以露出该n层导电层中的所有奇数层导电层。
具体地，在如图12l所示的结构中，从该第一绝缘层120的下表面去除部分该第一绝缘层120和位于该第一沟槽和该第二沟槽底部的该第三绝缘层133，以露出该第二导电层131，如图12m所示。
步骤409，在该第一绝缘层的下表面沉积第一电极层(第三电极层)，该第一电极层电连接至位于该第一沟槽组内的该n层导电层中的所有奇数层导电层，以及该第三电极层电连接至位于该第二沟槽组内的该n层导电层中的所有奇数层导电层。
具体地，在如图12m所示的结构中，在该第一绝缘层120的下表面沉积第一电极层140(第三电极层220)，以制备如图8所示的电容器100。
应理解，电容器的制作方法400中的步骤可以参考电容器的制作方法300中的相应步骤，为了简洁，在此不再赘述。
因此，在本申请实施例提供的电容器的制作方法中，通过制备叠层结构的方式，可以得到包括较多导电层和绝缘层的叠层结构，增大电容器的电容值，并且，利用至少一个沟槽组形成的叠层结构可以进一步增大电容器的电容值，从而能够提高电容器的容值密度。
下面结合一个具体地实施例对本申请的电容器的制作方法作进一步说明。为了便于理解，在该实施例中制作如图7所示的电容器。当然，利用该实施例中的电容器的制作方法还可以制作如图1至图6，以及图8所示的电容器，只是在沟槽组和电极层设计，以及绝缘层、导电层的覆盖范围等部分有所区别，为了简洁，在此不再赘述。
步骤一：提供直径300mm的SOI晶圆，例如，晶向为(100)，其中，SOI包括半导体衬底、第一绝缘层(中间绝缘层)和基底，半导体衬底为P型重掺杂单晶硅(电阻率1mΩ.cm)，第一绝缘层为500纳米厚的二氧化硅。
步骤二：在半导体衬底上表面(正面)旋涂一层光刻胶，曝光、显影后在半导体衬底上表面形成一个光刻胶的图案，通过DRIE工艺刻蚀出若干沟槽阵列(沟槽组)。沟槽开口宽度1微米、深度25微米，沟槽底部露出第一绝缘层，也即沟槽进入第一绝缘层。最后去除光刻胶。
步骤三：利用气态氢氟酸，经过沟槽，去除沟槽底部及附近的部分二氧化硅(第一绝缘层)，形成一个将彼此邻近的沟槽底部连通的空腔结构。
步骤四：用原子层沉积(ALD)工艺，在沟槽及空腔结构内表面沉积25纳米的氧化铪作为第三绝缘层。
步骤五：用低压力化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，在第三绝缘层表面沉积200纳米的重掺杂多晶硅作为第二导电层。第二导电层在空腔结构中形成一个面积较大的导电平台，便于后续工艺制作第一电极层(下电极)。
步骤六：用ALD工艺，在第二导电层表面沉积25纳米的氧化铪作为第四绝缘层。
步骤七：用LPCVD工艺，在第四绝缘层表面沉积250纳米的重掺杂多晶硅填充沟槽作为第二导电层。
步骤八：利用光刻工艺，将位于半导体衬底上表面的第三绝缘层、第四绝缘层、第二导电层和第三导电层图形化，在局部露出半导体衬底的表面。
步骤九：先利用化学气相沉积(CVD)工艺，沉积一层氮化硅作为刻蚀停止层；再用CVD工艺沉积一层二氧化硅作为第五绝缘层(层间介质层(Inter Layer Dielectric，ILD))。
步骤十：利用光刻工艺，在对应第三导电层和半导体衬底的位置，打开若干穿透第五绝缘层的导通孔。由于刻蚀停止层的材料相对于第五绝缘层更耐刻蚀，因此可以通过一个刻蚀步骤，将每个导通孔的底部停留在不同深度的刻蚀停止层上。再利用干法或者湿法工艺去除导通孔底部露出的部分刻蚀停止层。然后在导通孔中沉积一层氮化钛并用CVD工艺填充金属钨。最后利用物理气相沉积(PVD)工艺，沉积一层金属铜作为第二电极层(上电极)。
步骤十一：利用晶圆背面减薄工艺，结合KOH溶液腐蚀去除SOI的基底，露出第一绝缘层和第三绝缘层。再用等离子刻蚀工艺，去除露出表面的氧化铪(第三绝缘层)，暴露由第二导电层形成的导电平台。
步骤十二：先用PVD工艺在整个SOI晶圆背面沉积一层氮化钛和一层铜，再利用光刻形成图形，作为第一电极层(下电极)。
步骤十三：沿切割道划片，得到一个个分立的电容芯片。
需要说明的是，切割道的位置可以根据实际需要灵活设置，本申请对此不作限定。
本领域普通技术人员可以意识到，以上结合附图详细描述了本申请的优选实施方式，但是，本申请并不限于上述实施方式中的具体细节，在本申请的技术构思范围内，可以对本申请的技术方案进行多种简单变型，这些简单变型均属于本申请的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本申请对各种可能的组合方式不再另行说明。
此外，本申请的各种不同的实施方式之间也可以进行任意组合，只要其不违背本申请的思想，其同样应当视为本申请所申请的内容。

Claims (34)

1.一种电容器，其特征在于，所述电容器包括：
半导体衬底；
第一绝缘层，设置于所述半导体衬底的下方；
第一沟槽组，设置于所述半导体衬底和所述第一绝缘层，所述第一沟槽组包括至少两个第一沟槽，所述至少两个第一沟槽自所述半导体衬底的上表面向下贯穿所述半导体衬底且进入所述第一绝缘层，且所述至少两个第一沟槽的底部连通，以形成位于所述第一绝缘层的第一空腔结构；
叠层结构，设置在所述半导体衬底上方、所述第一沟槽组内和所述第一空腔结构内，所述叠层结构包括m层绝缘层和n层导电层，所述m层绝缘层和所述n层导电层形成导电层与绝缘层彼此相邻的结构，以使所述m层绝缘层中相应的绝缘层将所述n层导电层彼此电隔离，m和n为正整数；
第一电极层，电连接至设置于所述第一沟槽组内的所述n层导电层中的所有奇数层导电层；
第二电极层，电连接至设置于所述第一沟槽组内的所述n层导电层中的所有偶数层导电层。
2.根据权利要求1所述的电容器，其特征在于，所述第一电极层通过至少一个第一通孔结构电连接至设置于所述第一沟槽组内的所述n层导电层中的所有奇数层导电层。
3.根据权利要求1或2所述的电容器，其特征在于，所述第二电极层通过至少一个第二通孔结构电连接至设置于所述第一沟槽组内的所述n层导电层中的所有偶数层导电层。
4.根据权利要求1或2所述的电容器，其特征在于，所述第一电极层还电连接至所述半导体衬底。
5.根据权利要求4所述的电容器，其特征在于，所述第一电极层通过至少一个第三通孔结构电连接至所述半导体衬底。
6.根据权利要求1或2所述的电容器，其特征在于，所述第二电极层还电连接至所述半导体衬底。
7.根据权利要求6所述的电容器，其特征在于，所述第二电极层通过至少一个第四通孔结构电连接至所述半导体衬底。
8.根据权利要求4所述的电容器，其特征在于，所述m层绝缘层中相应的绝缘层将所述n层导电层与所述半导体衬底电隔离。
9.根据权利要求1或2所述的电容器，其特征在于，所述n层导电层中的部分或者全部导电层设置在所述第一空腔结构内。
10.根据权利要求1或2所述的电容器，其特征在于，位于所述第一沟槽组底部和所述第一空腔结构底部的导电层下方未设置绝缘层。
11.根据权利要求1或2所述的电容器，其特征在于，所述电容器还包括：
第一导电层，设置于所述第一绝缘层的下方，且所述第一导电层包括相互分离的第一导电区域和第二导电区域，所述第一导电区域形成所述第一电极层，所述第二导电区域形成所述第二电极层。
12.根据权利要求11所述的电容器，其特征在于，所述电容器还包括：
基底，设置于所述第一绝缘层与所述第一导电层之间，且所述基底与所述半导体衬底和所述第一绝缘层形成绝缘体上半导体SOI衬底；
第二绝缘层，设置于所述第一导电层与所述基底之间，以将所述第一导电层与所述基底隔离。
13.根据权利要求1或2所述的电容器，其特征在于，
所述第一电极层设置于所述第一绝缘层的下方，以及
所述第二电极层设置于所述叠层结构的上方。
14.根据权利要求1或2所述的电容器，其特征在于，所述电容器还包括：第二沟槽组、第三电极层和第四电极层，其中，
所述第二沟槽组设置于所述半导体衬底和所述第一绝缘层，所述第二沟槽组包括至少两个第二沟槽，所述至少两个第二沟槽自所述半导体衬底的上表面向下贯穿所述半导体衬底且进入所述第一绝缘层，且所述至少两个第二沟槽的底部连通，以形成位于所述第一绝缘层的第二空腔结构；
所述叠层结构还设置于所述第二沟槽组内和所述第二空腔结构内，且设置于所述第二沟槽组内的所述叠层结构与设置于所述第一沟槽组内的所述叠层结构之间不存在电连接的导电层；
所述第三电极层电连接至设置于所述第二沟槽组内的所述n层导电层中的所有奇数层导电层，所述第四电极电连接至设置于所述第二沟槽组内的所述n层导电层中的所有偶数层导电层。
15.根据权利要求14所述的电容器，其特征在于，
所述第三电极与所述第一电极为同一电极，且所述第四电极与所述第二电极为同一电极；或者
所述第三电极与所述第一电极为不同的电极，且所述第四电极与所述第二电极为同一电极；或者
所述第三电极与所述第一电极为同一电极，且所述第四电极与所述第二电极为不同的电极；或者
所述第三电极与所述第一电极为不同的电极，且所述第四电极与所述第二电极也为不同的电极。
16.根据权利要求1或2所述的电容器，其特征在于，所述m层绝缘层中的每个绝缘层包括以下至少一层：
硅的氧化物层、硅的氮化物层、硅的氮氧化物层、金属的氧化物层、金属的氮化物层和金属的氮氧化物层。
17.根据权利要求1或2所述的电容器，其特征在于，所述n层导电层中的每个导电层包括以下至少一层：
重掺杂多晶硅层、碳基材料层、金属层、氮化钛层和氮化钽层。
18.一种电容器的制作方法，其特征在于，包括：
提供绝缘体上半导体SOI衬底，所述SOI衬底包括半导体衬底、第一绝缘层和基底，所述第一绝缘层设置于所述半导体衬底与所述基底之间；
在所述SOI衬底上制备第一沟槽组，所述第一沟槽组包括至少两个第一沟槽，所述至少两个第一沟槽自所述半导体衬底的上表面向下贯穿所述半导体衬底且进入所述第一绝缘层，且所述至少两个第一沟槽的底部连通，以形成位于所述第一绝缘层的第一空腔结构；
在所述半导体衬底上方、所述第一沟槽组内和所述第一空腔结构内制备叠层结构，其中，所述叠层结构包括m层绝缘层和n层导电层，所述m层绝缘层和所述n层导电层形成导电层与绝缘层彼此相邻的结构，以使所述m层绝缘层中相应的绝缘层将所述n层导电层彼此电隔离，m和n为正整数；
制备第一电极层和第二电极层，其中，所述第一电极层电连接至位于所述第一沟槽组内的所述n层导电层中的所有奇数层导电层，所述第二电极层电连接至位于所述第一沟槽组内的所述n层导电层中的所有偶数层导电层。
19.根据权利要求18所述的方法，其特征在于，所述在所述SOI衬底上制备第一沟槽组，包括：
对所述SOI衬底进行刻蚀处理，以在所述SOI衬底中形成所述第一沟槽组，以及去除所述至少两个第一沟槽底部露出的部分所述第一绝缘层，以形成连通所述至少两个第一沟槽底部的所述第一空腔结构。
20.根据权利要求18所述的方法，其特征在于，所述SOI衬底中的所述第一绝缘层和所述半导体衬底之间形成有所述第一空腔结构；
所述在所述SOI衬底上制备第一沟槽组，包括：
对所述SOI衬底进行刻蚀处理，以在所述SOI衬底中形成所述第一沟槽组，且所述第一空腔结构连通所述至少两个第一沟槽的底部。
21.根据权利要求18至20中任一项所述的方法，其特征在于，所述方法还包括：
制备至少一个第一通孔结构，以使所述第一电极层通过所述至少一个第一通孔结构电连接至位于所述第一沟槽组内的所述n层导电层中的所有奇数层导电层。
22.根据权利要求18至20中任一项所述的方法，其特征在于，所述方法还包括：
制备至少一个第二通孔结构，以使所述第二电极层通过所述至少一个第二通孔结构电连接至位于所述第一沟槽组内的所述n层导电层中的所有偶数层导电层。
23.根据权利要求18至20中任一项所述的方法，其特征在于，所述第一电极层还电连接至所述半导体衬底。
24.根据权利要求23所述的方法，其特征在于，所述方法还包括：
制备至少一个第三通孔结构，以使所述第一电极层通过所述至少一个第三通孔结构电连接至所述半导体衬底。
25.根据权利要求18至20中任一项所述的方法，其特征在于，所述第二电极层还电连接至所述半导体衬底。
26.根据权利要求25所述的方法，其特征在于，所述方法还包括：
制备至少一个第四通孔结构，以使所述第二电极层通过所述至少一个第四通孔结构电连接至所述半导体衬底。
27.根据权利要求23所述的方法，其特征在于，所述m层绝缘层中相应的绝缘层将所述n层导电层与所述半导体衬底电隔离。
28.根据权利要求18至20中任一项所述的方法，其特征在于，所述n层导电层中的部分或者全部导电层设置在所述第一空腔结构内。
29.根据权利要求18至20中任一项所述的方法，其特征在于，所述方法还包括：
去除所述基底，以露出所述第一绝缘层以及位于所述第一沟槽组底部和所述第一空腔结构底部的绝缘层；
去除位于所述第一沟槽组底部和所述第一空腔结构底部的绝缘层，以露出位于所述第一沟槽组底部和所述第一空腔结构底部的导电层。
30.根据权利要求29所述的方法，其特征在于，所述方法还包括：
在所述第一绝缘层的下方沉积第一导电层；
所述制备第一电极层和第二电极层，包括：
对所述第一导电层进行刻蚀处理，以形成相互分离的第一导电区域和第二导电区域，所述第一导电区域形成所述第一电极层，所述第二导电区域形成所述第二电极层。
31.根据权利要求18至20中任一项所述的方法，其特征在于，所述方法还包括：
在所述基底下方沉积第二绝缘层；
在所述第二绝缘层的下表面沉积第一导电层，且所述第二绝缘层将所述第一导电层与所述基底隔离；
所述制备第一电极层和第二电极层，包括：
对所述第一导电层进行刻蚀处理，以形成相互分离的第一导电区域和第二导电区域，所述第一导电区域形成所述第一电极层，所述第二导电区域形成所述第二电极层。
32.根据权利要求18至20中任一项所述的方法，其特征在于，所述制备第一电极层和第二电极层，包括：
在所述第一绝缘层的下方沉积所述第一电极层，以及
在所述叠层结构的上方沉积所述第二电极层。
33.根据权利要求18至20中任一项所述的方法，其特征在于，所述方法还包括：
在所述SOI衬底上制备第二沟槽组，所述第二沟槽组包括至少两个第二沟槽，所述至少两个第二沟槽自所述半导体衬底的上表面向下贯穿所述半导体衬底且进入所述第一绝缘层，且所述至少两个第二沟槽的底部连通，以形成位于所述第一绝缘层的第二空腔结构；
在所述半导体衬底上方、所述第二沟槽组内和所述第二空腔结构内制备所述叠层结构，且位于所述第二沟槽组内的所述叠层结构与位于所述第一沟槽组内的所述叠层结构之间不存在电连接的导电层；
制备第三电极层和第四电极层，其中，所述第三电极层电连接至位于所述第二沟槽组内的所述n层导电层中的所有奇数层导电层，所述第四电极层电连接至位于所述第二沟槽组内的所述n层导电层中的所有偶数层导电层。
34.根据权利要求33所述的方法，其特征在于，
所述第三电极与所述第一电极为同一电极，且所述第四电极与所述第二电极为同一电极；或者
所述第三电极与所述第一电极为不同的电极，且所述第四电极与所述第二电极为同一电极；或者
所述第三电极与所述第一电极为同一电极，且所述第四电极与所述第二电极为不同的电极；或者
所述第三电极与所述第一电极为不同的电极，且所述第四电极与所述第二电极也为不同的电极。
CN201980000343.9A 2019-03-13 2019-03-13 电容器及其制作方法 Active CN111937144B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/078000 WO2020181527A1 (zh) 2019-03-13 2019-03-13 电容器及其制作方法

Publications (2)

Publication Number Publication Date
CN111937144A CN111937144A (zh) 2020-11-13
CN111937144B true CN111937144B (zh) 2022-06-14

Family

ID=72426338

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980000343.9A Active CN111937144B (zh) 2019-03-13 2019-03-13 电容器及其制作方法

Country Status (4)

Country Link
US (1) US11276750B2 (zh)
EP (1) EP3754704A4 (zh)
CN (1) CN111937144B (zh)
WO (1) WO2020181527A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3680934A1 (en) * 2019-01-08 2020-07-15 Murata Manufacturing Co., Ltd. Rc architectures, and methods of fabrication thereof
CN117766525B (zh) * 2024-02-22 2024-04-30 苏州苏纳光电有限公司 电容结构及电容结构的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103348443A (zh) * 2010-12-09 2013-10-09 德塞拉股份有限公司 高密度三维集成电容器
CN106158736A (zh) * 2010-08-30 2016-11-23 半导体元件工业有限责任公司 包括沟槽内的特征件的电子器件
CN106170858A (zh) * 2014-03-25 2016-11-30 Ipdia公司 电容器结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100032801A1 (en) * 2008-08-08 2010-02-11 Texas Instruments Incorporated Capacitor formed in interlevel dielectric layer
JP5141740B2 (ja) * 2010-10-04 2013-02-13 株式会社デンソー 半導体装置およびその製造方法
US9178080B2 (en) * 2012-11-26 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench structure for high density capacitor
US9647057B2 (en) * 2015-10-08 2017-05-09 Ipdia Capacitor 3D-cell and 3D-capacitor structure
EP3297024A1 (en) * 2016-09-20 2018-03-21 Ipdia 3d-capacitor structure
US10276651B2 (en) * 2017-09-01 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Low warpage high density trench capacitor
CN108389847B (zh) * 2018-05-09 2023-07-21 宁波大学 一种基于同轴硅通孔阵列的三维电容器及其制作方法
CN108987374B (zh) * 2018-06-22 2020-06-26 西安理工大学 一种基于tsv和rdl的三维电容器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158736A (zh) * 2010-08-30 2016-11-23 半导体元件工业有限责任公司 包括沟槽内的特征件的电子器件
CN103348443A (zh) * 2010-12-09 2013-10-09 德塞拉股份有限公司 高密度三维集成电容器
CN106170858A (zh) * 2014-03-25 2016-11-30 Ipdia公司 电容器结构

Also Published As

Publication number Publication date
EP3754704A4 (en) 2021-04-21
WO2020181527A1 (zh) 2020-09-17
US11276750B2 (en) 2022-03-15
US20210005708A1 (en) 2021-01-07
EP3754704A1 (en) 2020-12-23
CN111937144A (zh) 2020-11-13

Similar Documents

Publication Publication Date Title
CN110785840A (zh) 电容器及其制作方法
US11615921B2 (en) Capacitor and manufacturing method therefor
CN112602191B (zh) 电容器及其制作方法
CN112119476B (zh) 电容器及其制作方法
CN111615750B (zh) 双面电容器及其制作方法
CN111937144B (zh) 电容器及其制作方法
CN113748527B (zh) 电容器及其制作方法
US11063113B2 (en) Capacitor and method for fabricating the same
US20210020737A1 (en) Capacitor and method for producing the same
CN111630663B (zh) 电容器及其制作方法
CN112449725B (zh) 电容器及其制作方法
CN112189257A (zh) 电容器及其制作方法
US11239308B2 (en) Capacitor and method for producing capacitor
CN111971791B (zh) 电容器及其制作方法
CN211929311U (zh) 电容器
CN113748508B (zh) 电容器、电容结构、电容器的制作方法
CN111128956A (zh) 铜互连mim电容器的制造工艺和铜互连mim电容器结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant