CN117766525B - 电容结构及电容结构的制作方法 - Google Patents

Abstract

本发明公开了一种电容结构及其制作方法，电容结构包括具有间隔设置的钝化区的衬底以及依次形成于衬底表面的第一导电层、第一介质层、第二导电层、第二介质层以及第三导电层，其中，第二导电层与衬底在相邻钝化区之间相连通以形成第一电极层，第一导电层与第三导电层相连通以形成第二电极层，第一介质层与第二介质层相连通且第一介质层与钝化区相接触以隔离第一电极层和第二电极层；衬底背离钝化区的表面形成有第一电极；第三导电层的表面形成有第二电极。本发明的电容结构及电容结构的制作方法，增加了介质层和电极层的接触面积，同时又避免了采用电极保护环的方式进行其中一个电极层的引出，大幅度的减小ESR和ESL。

Description

电容结构及电容结构的制作方法

技术领域

本发明属于半导体技术领域，具体涉及一种电容结构及电容结构的制作方法。

背景技术

参考图1和图2所示，针对多层DTC（深沟槽）电容的异面电极引出，常规技术是通过在芯片边缘引出电极保护环A-seal ring。电极保护环A-seal ring的根本作用是界定出芯片区域且防止芯片在切割时造成机械损伤。通过电极保护环A-seal ring为中间媒介，将多晶硅层PS1与芯片衬底以及位于芯片背面的下电极M2连通。而芯片中心区域则直接引出N++层和多晶硅层PS2的电极至正面形成上电极M1，M1与电极保护环A-seal ring最终处于同一平面。其中，图1和图2中倾斜阴影处均为绝缘层。

为了在芯片正面的中心区域直接引出N++层和多晶硅层PS2，需要在多晶硅层PS1以及介质层D1和介质层D2上开设有多个通孔，而该设置则大大降低了作为电极层的多晶硅层PS1与多晶硅层PS2与介质层D1和介质层D2之间的接触面积，影响了电容密度。

而且，由于电极保护环A的存在，会导致有较大ESR（等效串联电阻）和ESL（等效串联电感）；由于电极保护环A的存在，也会占据芯片正面的表面面积，牺牲部分的电容密度；且电极保护环A的设计在打线时很容易因为打线偏差造成对位不准，进而导致电极保护环A-seal ring和芯片正面电极的上电极M1短接，使得上电极M1和下电极M2连接短路而导致器件失效。

公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

发明内容

本发明的目的在于提供一种电容结构及电容结构的制作方法，其能够通过相邻介质层相连通的方式增加了介质层（第一介质层和第二介质层）和电极层（第一导电层和第三导电层、第二导电层和衬底）的接触面积，同时又避免了采用电极保护环的方式进行其中一个电极层的引出，大幅度的减小ESR（等效串联电阻）和ESL（等效串联电感），且不同的电极位于不同的表面，也不会造成后续打线时短路进而导致器件失效的问题。

为了实现上述目的，本发明一具体实施例提供的了一种电容结构，包括具有间隔设置的钝化区的衬底以及依次形成于所述衬底表面的第一导电层、第一介质层、第二导电层、第二介质层以及第三导电层，其中，所述第二导电层与所述衬底在相邻钝化区之间的非钝化区域内相连通以形成第一电极层，所述第一导电层与所述第三导电层相连通以形成第二电极层，所述第一介质层与所述第二介质层相连通且所述第一介质层与所述钝化区相接触以隔离所述第一电极层和所述第二电极层；所述衬底背离所述钝化区的表面形成有第一电极；所述第三导电层的表面形成有第二电极。

在本发明的一个或多个实施例中，所述衬底包括第一区域、第二区域以及第三区域，所述第二区域包围所述第一区域设置，所述第三区域包围所述第二区域设置；

相邻所述钝化区之间的非钝化区域位于所述第一区域内，所述第二导电层与所述衬底在所述第一区域内相连通设置，所述第一介质层与所述钝化区在所述第一区域内相接触设置；

所述第一介质层与所述第二介质层在所述第二区域内相连通设置；

所述第一导电层与所述第三导电层在所述第三区域内相连通设置。

在本发明的一个或多个实施例中，所述衬底具有相对设置的第一表面和第二表面，所述钝化区自第一表面向第二表面延伸，所述第一表面上于钝化区内形成有沟槽，所述沟槽中具有由部分衬底构成的若干分立的柱状结构。

在本发明的一个或多个实施例中，所述第一导电层、第一介质层、第二导电层、第二介质层以及第三导电层均覆盖或部分覆盖所述衬底的第一表面、所述沟槽的内壁以及所述柱状结构的外表面。

在本发明的一个或多个实施例中，所述第一导电层形成于所述衬底的第一表面、所述沟槽的内壁以及所述柱状结构的外表面上，所述第一导电层上开设有与所述非钝化区域对应的第一窗口，所述第一窗口暴露出所述非钝化区域的衬底以及部分所述钝化区的衬底。

在本发明的一个或多个实施例中，所述第一介质层形成于所述第一导电层的表面且于所述第一窗口处与所述钝化区相接触以隔离所述衬底和所述第一导电层，其中，所述第一窗口和所述非钝化区域仍暴露出部分所述非钝化区域的衬底；所述第一介质层上开设有第二窗口，所述第二窗口暴露出部分所述第一导电层。

在本发明的一个或多个实施例中，所述第二窗口位于所述衬底边缘的第一表面处，所述第二窗口内填充有与所述第一导电层连通的导电材料。

在本发明的一个或多个实施例中，所述第二导电层形成于所述第一介质层的表面以及形成于所述第一窗口以及所述非钝化区域内以与所述衬底相连通形成所述第一电极层，所述第二导电层上开设有第三窗口，所述第三窗口暴露出部分所述第一介质层。

在本发明的一个或多个实施例中，所述第三窗口位于所述衬底边缘的第一表面处，且被所述第二窗口包围设置。

在本发明的一个或多个实施例中，所述第二介质层形成于所述第二导电层的表面且于所述第三窗口处与所述第一介质层相连通以隔离所述第一导电层和所述第二导电层，所述第二介质层上开设有与所述第二窗口对应的第四窗口。

在本发明的一个或多个实施例中，所述第三导电层形成于所述第二介质层的表面以及形成于所述第四窗口内且通过所述第二窗口内的导电材料与所述第一导电层相连通以形成所述第二电极层。

在本发明的一个或多个实施例中，所述衬底为P型重掺杂衬底。

在本发明的一个或多个实施例中，所述钝化区为N型扩散区。

在本发明的一个或多个实施例中，所述第一导电层为N型重掺杂多晶硅层或ALD沉积的TiN。

在本发明的一个或多个实施例中，所述第一介质层为SiN、SiO₂、ONO或者high K材料。

在本发明的一个或多个实施例中，所述第二导电层为多晶硅层或ALD沉积的TiN。

在本发明的一个或多个实施例中，所述第二介质层为SiN、SiO₂、ONO或者high K材料。

在本发明的一个或多个实施例中，所述第三导电层为多晶硅层或ALD沉积的TiN。

本发明一具体实施例还提供的了一种电容结构的制作方法，包括：

提供衬底，所述衬底具有相对设置的第一表面和第二表面；

在所述衬底的第一表面形成间隔设置的钝化区，相邻所述钝化区之间具有暴露所述衬底的非钝化区域；

在所述第一表面的钝化区内形成沟槽，所述沟槽中具有由部分衬底构成的若干分立的柱状结构；

在所述衬底的第一表面、所述沟槽的内壁以及所述柱状结构的外表面上形成第一导电层，所述第一导电层于所述衬底的非钝化区域处暴露出部分所述衬底；

在所述第一导电层的表面形成第一介质层，所述第一介质层在所述非钝化区域与所述钝化区相接触，共同作用以隔离所述第一导电层和所述衬底；

在所述第一介质层的表面形成连通所述衬底的第二导电层；

在所述第二导电层的表面形成与所述第一介质层相连通的第二介质层，所述第二介质层和所述第一介质层共同作用以隔离所述第二导电层和所述第一导电层；

在所述第二介质层的表面形成与所述第一导电层相连通的第三导电层；

在所述衬底的第二表面上形成第一电极；

在所述第三导电层的表面形成第二电极。

在本发明的一个或多个实施例中，在所述第一导电层的表面形成与所述钝化区相接触的第一介质层，包括：

在所述第一导电层上开设与所述非钝化区域对应的第一窗口，所述第一窗口暴露出所述非钝化区域的衬底以及部分所述钝化区的衬底；

在所述第一导电层的表面形成第一介质层，所述第一介质层在所述第一窗口处与被暴露的所述钝化区相接触以隔离所述衬底和所述第一导电层。

在本发明的一个或多个实施例中，在所述第一介质层上开设第二窗口，所述第二窗口暴露出部分所述第一导电层；

在所述第一介质层的表面以及所述第一窗口内形成连通所述衬底的第二导电层。

在本发明的一个或多个实施例中，在所述第二导电层上开设第三窗口，所述第三窗口暴露出部分所述第一介质层；

在所述第二导电层的表面以及所述第三窗口内形成与所述第一介质层相连通的第二介质层，以隔离所述第一导电层和所述第二导电层。

在本发明的一个或多个实施例中，在所述第二介质层上开设有与所述第二窗口对应的第四窗口；

在所述第二介质层的表面以及所述第四窗口内形成第三导电层，所述第三导电层通过所述第二窗口内的导电材料与所述第一导电层相连通。

在本发明的一个或多个实施例中，所述非钝化区域位于所述衬底中部且被所述第二窗口和第三窗口包围设置；

所述第二窗口位于所述衬底边缘的第一表面处；

所述第三窗口位于所述衬底边缘的第一表面处，且被所述第二窗口包围设置。

与现有技术相比，本发明的电容结构及电容结构的制作方法，通过对第二导电层进行开孔，连通相邻的第一介质层和第二介质层，增加了介质层（第一介质层、第二介质层）和第一电极层（第二导电层和衬底）以及和第二电极层（第一导电层和第三导电层）之间的接触面积，提高了电容密度。

本发明的电容结构及电容结构的制作方法，仅将第一导电层与第三导电层引出作为第二电极层，第二导电层直接通过衬底引出形成第一电极层，避免采用了电极保护环的方式进行第一电极层的引出，有效增加了第二电极的面积，提高了电容密度。

本发明的电容结构及电容结构的制作方法，第一电极和第二电极分别形成在不同的表面，也不会造成后续打线时电极之间短路进而导致器件失效的问题。

本发明的电容结构及电容结构的制作方法，通过结构上的设计，优化了电流的流向路径，从而大幅度减小了ESR（等效串联电阻）和ESL（等效串联电感）。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中电容结构的剖面示意图；

图2为现有技术中电容结构的俯视图。

图3为本发明一实施例中电容结构的剖面示意图；

图4为本发明一实施例中电容结构的俯视图；

图5a-图5j是本发明一实施例中电容结构的制作方法的工艺步骤示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

如背景技术所言，现有的多层DTC（深沟槽）电容，通常是在芯片边缘引出电极保护环A-seal ring，通过电极保护环A-seal ring为中间媒介，将多晶硅层PS1与芯片衬底以及位于芯片背面的下电极M2连通。而芯片中心区域则直接引出N++层和多晶硅层PS2的电极至正面形成上电极M1，M1与电极保护环A-seal ring最终处于同一平面。

但此设计存在许多弊端，例如，为了在芯片正面的中心区域直接引出N++层和多晶硅层PS2，需要在多晶硅层PS1以及介质层D1和介质层D2上开设有多个通孔，而该设置则会大大降低作为电极层的多晶硅层PS1与多晶硅层PS2与介质层D1和介质层D2之间的接触面积，影响电容密度；又如，电极保护环A的存在，会导致有较大ESR（等效串联电阻）和ESL（等效串联电感），也会占据芯片正面的表面面积，牺牲部分的电容密度，同时在打线时很容易因为打线偏差造成对位不准，进而导致电极保护环A-seal ring和芯片正面电极的上电极M1短接，使得上电极M1和下电极M2连接短路而导致器件失效。

基于此，本申请提供了一种电容结构及电容结构的制作方法，其能够通过相邻介质层相连通的方式增加了介质层（第一介质层和第二介质层）和电极层（第一导电层和第三导电层、第二导电层和衬底）的接触面积，同时又避免了采用电极保护环的方式进行其中一个电极层的引出，大幅度的减小ESR（等效串联电阻）和ESL（等效串联电感），且不同的电极位于不同的表面，也不会造成后续打线时短路进而导致器件失效的问题。

参考图3所示，本发明一实施例中的电容结构，包括衬底11，形成于衬底11上且间隔分布的钝化区20、依次形成于衬底11表面的第一导电层31、第一介质层41、第二导电层12、第二介质层42以及第三导电层32。形成于衬底11背离钝化区20的表面的第一电极51，以及，形成于第三导电层32的表面的第二电极52。其中，第二导电层12与衬底11在相邻钝化区20之间的非钝化区域21内相连通以形成第一电极层，由第一电极51引出；第一导电层31与第三导电层32相连通以形成第二电极层，由第二电极52引出；第一介质层41与第二介质层42相连通且钝化区20与第一介质层41相接触以隔离第一电极层和第二电极层。

在上述技术方案中，通过连通相邻的第一介质层41和第二介质层42，增加了第一介质层41、第二介质层42和第一电极层（第二导电层12和衬底11）以及和第二电极层（第一导电层31和第三导电层32）之间的接触面积，提高了电容密度。第一电极51和第二电极52分别形成在不同的表面上，也不会造成后续打线时电极之间短路进而导致器件失效的问题。

在一优选实施例中，衬底11包括第一区域B、第二区域C以及第三区域D，第一区域B位于衬底11的中部。第二区域C位于衬底11的边缘且包围第一区域B设置。第三区域D位于衬底11的最外围边缘且包围第二区域C设置。相邻钝化区20之间的非钝化区域位于第一区域B内。第二导电层12与衬底11在第一区域B内相连通设置；第一介质层41与钝化区20同样在第一区域B内相接触设置，且优选的两个连接位置相贴合。第一介质层41与第二介质层42在第二区域C内相连通设置；第一导电层31与第三导电层32在第三区域D内相连通设置。

第一电极51在衬底11背离钝化区20的一侧上完全覆盖第一区域B、第二区域C以及第三区域D设置。参考图4所示，第二电极52在第三导电层32上完全覆盖第一区域B、第二区域C以及第三区域D设置。

在上述技术方案中，通过衬底11对第二导电层31进行直接电极引出，避免了采用传统电极保护环的方式进行电极层的引出，使得第二电极52的覆盖面积与第一电极51的覆盖面积相同，有效增加了第二电极52的面积，提高了电容密度，同时优化了电流的流向路径，从而大幅度减小了ESR和ESL。

为了进一步提高介质层（第一介质层41、第二介质层42）与电极层（第一电极层、第二电极层）之间的接触面积，在本申请的优选实施例中，衬底11的一侧表面可以形成沟槽，沟槽位于钝化区20内。第一导电层31、第一介质层41、第二导电层12、第二介质层42以及第三导电层32均覆盖或部分覆盖衬底11形成有沟槽的一侧。

示例性的，参考图3所示，衬底11具有相对设置的第一表面11a和第二表面11b。钝化区20自第一表面11a向第二表面11b延伸。钝化区20优选为N型扩散区，通过对衬底11进行N型扩散得到。相邻钝化区20之间具有非钝化区域21。非钝化区域21可以通过在对衬底11进行N型扩散时用掩膜遮挡形成。

衬底11的第一表面11a上于钝化区20内形成有沟槽111，沟槽111中具有由部分衬底11构成的若干分立的柱状结构112。若干柱状结构112呈阵列式分布。若干柱状结构112优选为圆柱体。在柱状结构112数量相同的情况下，采用长条栅形结构可以使相邻柱状结构112之间的间距最大，容纳更多的介电层，增加电容量。衬底11优选为P型重掺杂低阻值衬底。

第一导电层31形成于衬底11的第一表面11a、沟槽111的内壁以及柱状结构112的外表面上。第一导电层31为N型重掺杂多晶硅层，可以通过LPCVD生长得到。或者，第一导电层31为TiN层，可以通过ALD沉积得到。第一导电层31上开设有与非钝化区域21对应的第一窗口311，第一窗口311在衬底11的厚度方向的投影与非钝化区域21部分重叠。第一窗口311暴露出非钝化区域21的衬底11以及该非钝化区域21周边的部分钝化区20的衬底11。

第一介质层41形成于第一导电层31的表面且于第一窗口311处与被暴露的钝化区20相接触以隔离衬底11和第一导电层31。第一介质层41通过LPCVD进行生长或者通过ALD进行沉积得到。第一介质层41的材料可以为SiN、SiO2、ONO或者high K材料。

可以理解的是，衬底11的非钝化区域21上和第一窗口311内部分会填充有第一介质层41，但第一窗口311内和非钝化区域21上仍存在一定空间暴露出部分衬底11，以使得后续第二导电层12能通过该空间与衬底11相连通，进行电极引出。

第一介质层41上开设有第二窗口411。第二窗口411位于衬底11边缘的第一表面11a处，优选的，位于衬底11的第三区域D内。第二窗口411暴露出部分第一导电层31。第二窗口411内填充有与第一导电层31连通的导电材料，同样便于后续与第三导电层32连通设置。

第二导电层12形成于第一介质层41的表面以及形成于第一窗口311内以与衬底11在非钝化区域21相连通形成第一电极层。第二导电层12优选为多晶硅层，可以由LPCVD生长形成。或者，第二导电层12为TiN层，可以通过ALD沉积得到。第二导电层12上开设有第三窗口121，第三窗口121位于衬底11边缘的第一表面11a处且位于第二窗口411围成的范围内。优选的，第三窗口121位于衬底11的第二区域C内。第三窗口121暴露出部分第一介质层41。

第二介质层42形成于第二导电层12的表面且于第三窗口121处与第一介质层41相连通以隔离第一导电层31和第二导电层12，因而使得第一导电层31作为第二电极层的一部分，第二导电层12作为第一电极层的一部分。第二介质层42通过LPCVD进行生长或者通过ALD进行沉积得到。第二介质层42的材料可以为SiN、SiO2、ONO或者high K材料。

第二介质层42上开设有与第二窗口411对应的第四窗口421。第四窗口421同样位于衬底11边缘的第一表面11a处，优选的，位于衬底11的第三区域D内。第四窗口421暴露出部分第二窗口411内的导电材料。

第三导电层32形成于第二介质层42的表面以及形成于第四窗口421内且通过第二窗口411内的导电材料与第一导电层31相连通以形成第二电极层。第三导电层32优选为多晶硅层，可以由LPCVD生长形成。或者，第三导电层32为TiN层，可以通过ALD沉积得到。

第二电极52形成在第三导电层32表面，第一电极51和第二电极52均可以由Au、Al-Cu、AlTiNiAg等金属沉积而成。

与现有技术相比，本发明的电容结构，通过连通相邻的第一介质层和第二介质层，增加了介质层（第一介质层、第二介质层）和第一电极层（第二导电层和衬底）以及和第二电极层（第一导电层和第三导电层）之间的接触面积，提高了电容密度。

本发明的电容结构，仅将第一导电层与第三导电层引出作为第二电极层，第二导电层直接通过衬底引出形成第一电极层，避免采用了电极保护环的方式进行第一电极层的引出，有效增加了第二电极的面积，提高了电容密度。

本发明的电容结构，第一电极和第二电极分别形成在不同的表面，也不会造成后续打线时电极之间短路进而导致器件失效的问题。

本发明的电容结构，通过结构上的设计，优化了电流的流向路径，从而大幅度减小了ESR（等效串联电阻）和ESL（等效串联电感）。

参考图5a至图5j所示，本发明一实施例还提供了上述电容结构的制作方法，具体包括如下步骤。

参考图5a所示，提供衬底11。衬底11优选为P型重掺杂低阻值衬底。衬底11具有相对设置的第一表面11a和第二表面11b。对衬底11的第一表面11a进行N型扩散，形成间隔设置的多个钝化区20（此实施例中为两个钝化区20），相邻钝化区20之间形成有非钝化区域21。扩散时，可以采用掩膜对无需扩散的区域-非钝化区域21进行遮挡，以在衬底11对应的位置上形成非钝化区域21。衬底11由中部向边缘被依次划分为第一区域B，第二区域C以及第三区域D。其中，第二区域C位于衬底11的边缘且包围第一区域B设置。第三区域D位于衬底11的最外围边缘且包围第二区域C设置。

参考图5b所示，在衬底11的第一表面11a上的钝化区20内分别通过深硅刻蚀形成沟槽111。沟槽111中具有由部分衬底构成的若干分立的柱状结构112。若干柱状结构112呈阵列式分布。若干柱状结构112优选为圆柱体。在柱状结构112数量相同的情况下，采用长条栅形结构可以使相邻柱状结构112之间的间距最大，容纳更多的介电层，增加电容量。

参考图5c所示，在衬底11的第一表面11a、沟槽111的内壁以及柱状结构112的外表面上通过LPCVD生长第一导电层31。第一导电层31为N型重掺杂多晶硅层。或者，第一导电层31为TiN层，可以通过ALD沉积得到。在第一导电层31上通过反应离子刻蚀（RIE）方式开设与非钝化区域21对应的第一窗口311。第一窗口311在衬底11的厚度方向的投影与非钝化区域21部分重叠，第一窗口311暴露出非钝化区域21的衬底11以及该非钝化区域21周边的部分钝化区20的衬底11。

参考图5d所示，在第一导电层31的表面通过LPCVD或者ALD沉积第一介质层41。第一介质层41的材料可以为SiN、SiO2、ONO或者high K材料。可以理解的是，第一介质层41沉积时会填充满第一窗口311，以通过第一窗口311与被暴露的钝化区20相接触，隔离衬底11和第一导电层31。但为了使得后续的第二导电层12能够与衬底11相连通且不与第一导电层31相连通，可以通过反应离子刻蚀（RIE）对第一介质层41在第一窗口311和非钝化区域21所在处进行开孔，以在第一窗口311所在处形成仅暴露非钝化区域21的衬底11的空间E。同理，为了使得后续的第三导电层32能与第一导电层31连通，通过反应离子刻蚀（RIE）对第一介质层41在衬底11边缘的第一表面11a处开孔形成第二窗口411。优选的，第二窗口411位于衬底11的第三区域D内。第二窗口411暴露出部分第一导电层31。

参考图5e所示，在第一介质层41上以及第一窗口311和非钝化区域21的空间E内通过LPCVD形成第二导电层12。第二导电层12优选为多晶硅层。或者，第二导电层12为TiN层，可以通过ALD沉积得到。第二导电层12通过空间E连通衬底11以形成第一电极层。

可以理解的是，在形成第二导电层12的过程中，第一介质层41的第二窗口411内同样会沉积有导电材料，该导电材料可以在后续步骤中作为连通第一导电层31和第三导电层32的媒介。

参考图5f所示，通过反应离子刻蚀（RIE）对第二导电层12在衬底11边缘的第一表面11a处开孔形成第三窗口121。第三窗口121位于第二窗口411围成的范围内。优选的，第三窗口121位于衬底11的第二区域C内。第三窗口121暴露出部分第一介质层41。

参考图5g所示，在第二导电层12的表面以及第三窗口121内通过LPCVD或者ALD沉积第二介质层42。第二介质层42的材料可以为SiN、SiO2、ONO或者high K材料。第二介质层42通过第三窗口121与第一介质层41相连通，以隔离第一导电层31和第二导电层12，同时也隔离第二导电层12和第二窗口411内的导电材料，因而使得第一导电层31和第二窗口411内的导电材料作为第二电极层的一部分，第二导电层12作为第一电极层的一部分。

参考图5h所示，在第二介质层42上通过反应离子刻蚀（RIE）开设有与第二窗口411对应的第四窗口421。第四窗口421同样位于衬底11边缘的第一表面11a处，优选的，位于衬底11的第三区域D内。第四窗口421暴露出部分或全部第二窗口411内的导电材料。

参考图5i所示，在第二介质层42的表面以及第四窗口421内由LPCVD生长形成形成第三导电层32，第三导电层32优选为多晶硅层。或者，可以通过ALD沉积得到第三导电层32，第三导电层32为TiN层。第三导电层32通过第二窗口411内的导电材料与第一导电层31相连通以形成第二电极层。

至此步骤，第二导电层12与衬底11相连通形成的第一电极层，与，第一导电层31、第二窗口411内的导电材料以及第三导电层32相连通形成的第二电极层，被完全隔离。

参考图5j所示，在第三导电层32的表面通过金属沉积的方式形成第二电极52。第二电极52的材料可以为Au、Al-Cu或AlTiNiAg等。

参考图3所示，通过金属沉积的方式在衬底11背离钝化区20的表面（第二表面11b）形成第一电极51。第二电极51的材料也可以为Au、Al-Cu或AlTiNiAg等。

可以理解的是，本申请中的非钝化区域、第一窗口、第二窗口、第三窗口、第四窗口的数量，每种优选为一个，尽可能减少介质层和导电层的表面积消耗，增加接触面积。

与现有技术相比，本发明的电容结构的制作方法，通过对第二导电层进行开孔，连通相邻的第一介质层和第二介质层，增加了介质层（第一介质层、第二介质层）和第一电极层（第二导电层和衬底）以及和第二电极层（第一导电层和第三导电层）之间的接触面积，提高了电容密度。

本发明的电容结构的制作方法，仅将第一导电层与第三导电层引出作为第二电极层，第二导电层直接通过衬底引出形成第一电极层，避免采用了电极保护环的方式进行第一电极层的引出，有效增加了第二电极的面积，提高了电容密度；优化了电流的流向路径，从而大幅度减小了ESR（等效串联电阻）和ESL（等效串联电感）。

本发明的电容结构的制作方法，第一电极和第二电极分别形成在不同的表面，也不会造成后续打线时电极之间短路进而导致器件失效的问题。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (18)

1.一种电容结构，其特征在于，包括具有间隔设置的钝化区的衬底以及依次形成于所述衬底表面的第一导电层、第一介质层、第二导电层、第二介质层以及第三导电层，其中，所述第二导电层与所述衬底在相邻钝化区之间的非钝化区域内相连通以形成第一电极层，所述第一导电层与所述第三导电层相连通以形成第二电极层，所述第一介质层与所述第二介质层相连通且所述第一介质层与所述钝化区相接触以隔离所述第一电极层和所述第二电极层；所述衬底背离所述钝化区的表面形成有第一电极；所述第三导电层的表面形成有第二电极。

2.根据权利要求1所述的电容结构，其特征在于，所述衬底包括第一区域、第二区域以及第三区域，所述第二区域包围所述第一区域设置，所述第三区域包围所述第二区域设置；

相邻所述钝化区之间的非钝化区域位于所述第一区域内，所述第二导电层与所述衬底在所述第一区域内相连通设置，所述第一介质层与所述钝化区在所述第一区域内相接触设置；

所述第一介质层与所述第二介质层在所述第二区域内相连通设置；

所述第一导电层与所述第三导电层在所述第三区域内相连通设置。

3.根据权利要求1所述的电容结构，其特征在于，所述衬底具有相对设置的第一表面和第二表面，所述钝化区自第一表面向第二表面延伸，所述第一表面上于钝化区内形成有沟槽，所述沟槽中具有由部分衬底构成的若干分立的柱状结构。

4.根据权利要求3所述的电容结构，其特征在于，所述第一导电层、第一介质层、第二导电层、第二介质层以及第三导电层均覆盖或部分覆盖所述衬底的第一表面、所述沟槽的内壁以及所述柱状结构的外表面。

5.根据权利要求3所述的电容结构，其特征在于，所述第一导电层形成于所述衬底的第一表面、所述沟槽的内壁以及所述柱状结构的外表面上，所述第一导电层上开设有与所述非钝化区域对应的第一窗口，所述第一窗口暴露出所述非钝化区域的衬底以及部分所述钝化区的衬底。

6.根据权利要求5所述的电容结构，其特征在于，所述第一介质层形成于所述第一导电层的表面且于所述第一窗口处与所述钝化区相接触以隔离所述衬底和所述第一导电层，其中，所述第一窗口仍暴露出部分所述非钝化区域的衬底；

所述第一介质层上开设有第二窗口，所述第二窗口暴露出部分所述第一导电层。

7.根据权利要求6所述的电容结构，其特征在于，所述第二窗口位于所述衬底边缘的第一表面处，所述第二窗口内填充有与所述第一导电层连通的导电材料。

8.根据权利要求6所述的电容结构，其特征在于，所述第二导电层形成于所述第一介质层的表面以及形成于所述第一窗口内以与所述衬底相连通形成所述第一电极层，所述第二导电层上开设有第三窗口，所述第三窗口暴露出部分所述第一介质层。

9.根据权利要求8所述的电容结构，其特征在于，所述第三窗口位于所述衬底边缘的第一表面处，且被所述第二窗口包围设置。

10.根据权利要求8所述的电容结构，其特征在于，所述第二介质层形成于所述第二导电层的表面且于所述第三窗口处与所述第一介质层相连通以隔离所述第一导电层和所述第二导电层，所述第二介质层上开设有与所述第二窗口对应的第四窗口。

11.根据权利要求10所述的电容结构，其特征在于，所述第三导电层形成于所述第二介质层的表面以及形成于所述第四窗口内且通过所述第二窗口内的导电材料与所述第一导电层相连通以形成所述第二电极层。

12.根据权利要求1所述的电容结构，其特征在于，所述衬底为P型重掺杂衬底；和/或，

所述钝化区为N型扩散区；和/或，

所述第一导电层为N型重掺杂多晶硅层或ALD沉积的TiN；和/或，

所述第一介质层为SiN、SiO₂、ONO或者high K材料；和/或，

所述第二导电层为多晶硅层或ALD沉积的TiN；和/或，

所述第二介质层为SiN、SiO₂、ONO或者high K材料；和/或，

所述第三导电层为多晶硅层或ALD沉积的TiN。

13.一种电容结构的制作方法，其特征在于，包括：

提供衬底，所述衬底具有相对设置的第一表面和第二表面；

在所述衬底的第一表面形成间隔设置的钝化区，相邻所述钝化区之间具有暴露所述衬底的非钝化区域；

在所述第一表面的钝化区内形成沟槽，所述沟槽中具有由部分衬底构成的若干分立的柱状结构；

在所述衬底的第一表面、所述沟槽的内壁以及所述柱状结构的外表面上形成第一导电层，所述第一导电层于所述衬底的非钝化区域处暴露出部分所述衬底；

在所述第一导电层的表面形成第一介质层，所述第一介质层在所述非钝化区域与所述钝化区相接触，共同作用以隔离所述第一导电层和所述衬底；

在所述第一介质层的表面形成连通所述衬底的第二导电层；

在所述第二导电层的表面形成与所述第一介质层相连通的第二介质层，所述第二介质层和所述第一介质层共同作用以隔离所述第二导电层和所述第一导电层；

在所述第二介质层的表面形成与所述第一导电层相连通的第三导电层；

在所述衬底的第二表面上形成第一电极；

在所述第三导电层的表面形成第二电极。

14.根据权利要求13所述的电容结构的制作方法，其特征在于，在所述第一导电层的表面形成与所述钝化区相接触的第一介质层，包括：

在所述第一导电层上开设与所述非钝化区域对应的第一窗口，所述第一窗口暴露出所述非钝化区域的衬底以及部分所述钝化区的衬底；

在所述第一导电层的表面形成第一介质层，所述第一介质层在所述第一窗口处与被暴露的所述钝化区相接触以隔离所述衬底和所述第一导电层。

15.根据权利要求14所述的电容结构的制作方法，其特征在于，在所述第一介质层上开设第二窗口，所述第二窗口暴露出部分所述第一导电层；

在所述第一介质层的表面以及所述第一窗口内形成连通所述衬底的第二导电层。

16.根据权利要求15所述的电容结构的制作方法，其特征在于，在所述第二导电层上开设第三窗口，所述第三窗口暴露出部分所述第一介质层；

在所述第二导电层的表面以及所述第三窗口内形成与所述第一介质层相连通的第二介质层，以隔离所述第一导电层和所述第二导电层。

17.根据权利要求16所述的电容结构的制作方法，其特征在于，在所述第二介质层上开设有与所述第二窗口对应的第四窗口；

在所述第二介质层的表面以及所述第四窗口内形成第三导电层，所述第三导电层通过所述第二窗口内的导电材料与所述第一导电层相连通。

18.根据权利要求17所述的电容结构的制作方法，其特征在于，所述非钝化区域位于所述衬底中部且被所述第二窗口和第三窗口包围设置；

所述第二窗口位于所述衬底边缘的第一表面处；

所述第三窗口位于所述衬底边缘的第一表面处，且被所述第二窗口包围设置。