WO2024123047A1 - 커패시터 부품 및 이를 구비하는 집적회로 칩 패키지 - Google Patents

커패시터 부품 및 이를 구비하는 집적회로 칩 패키지 Download PDF

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WO2024123047A1
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WO
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pore
electrode portion
dielectric
electrode
electrode layer
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PCT/KR2023/019903
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Inventor
안범모
박승호
송태환
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(주)포인트엔지니어링
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Publication date
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N97/00—Electric solid-state thin-film or thick-film devices, not otherwise provided for

Definitions

  • the present invention relates to capacitor components and integrated circuit chip packages including the same.
  • Multi-layered ceramic capacitors one of the multilayer chip electronic components, are used in various electronic devices due to their advantages of being small, high capacity, and easy to install.
  • a multilayer ceramic capacitor has a structure in which a plurality of dielectric layers and internal electrodes of different polarities are alternately disposed between the dielectric layers.
  • multilayer ceramic capacitors are also following the trend of miniaturization. Accordingly, for miniaturization, high-capacity multilayer ceramic capacitors are being implemented by thinning the dielectric layer and increasing the number of internal electrodes.
  • the multilayer ceramic capacitor includes a plurality of dielectric layers and first and second internal electrodes formed on the dielectric layers. It is formed by stacking a plurality of dielectric layers with internal electrodes formed, and the first and second internal electrodes are opposed to each other with one dielectric layer in between. It is placed.
  • Patent Document 1 Registered Patent Gazette No. 10-2192426
  • Patent Document 2 Registered Patent Gazette No. 10-2189805
  • the present invention was made to solve the problems of the prior art described above, and the purpose of the present invention is to provide a high-capacity capacitor component and an integrated circuit chip package including the same.
  • a capacitor component according to the present invention includes an anodized body having a plurality of pores; a first electrode layer including a first surface electrode portion formed on the surface of the body and a first pore electrode portion formed on an inner wall of the pore; a dielectric layer having a surface dielectric portion formed on the first surface electrode portion and a pore dielectric portion formed on the first pore electrode portion; and a second electrode layer including a second surface electrode portion formed on the surface dielectric portion and a second pore electrode portion formed on the pore dielectric portion.
  • the first pore electrode portion is formed only on a portion of the inner wall of the pore.
  • the first pore electrode portion is formed on the entire inner wall of the pore.
  • the depth of the pore dielectric portion within the pore is shallower than the depth of the first pore electrode portion and deeper than the depth of the second pore electrode portion.
  • the capacitor component according to the present invention includes an anodized body having a plurality of pores; a first upper electrode layer including a first upper surface electrode portion formed on the upper surface of the body and a first upper pore electrode portion formed on a portion of an upper inner wall of the pore; an upper dielectric layer having an upper surface dielectric portion formed on the first upper surface electrode portion and an upper pore dielectric portion formed on the first upper pore electrode portion; a second upper electrode layer including a second upper surface electrode portion formed on the upper surface dielectric portion and a second upper pore electrode portion formed on the upper pore dielectric portion; a first lower electrode layer including a first lower surface electrode portion formed on a lower surface of the body and a first lower pore electrode portion formed on a portion of a lower inner wall of the pore; a lower dielectric layer having a lower surface dielectric portion formed on the first lower surface electrode portion and a lower pore dielectric portion formed on the first lower pore electrode portion; and a second lower electrode layer including a second lower surface
  • first upper pore electrode portion and the first lower pore electrode portion are spaced apart from each other.
  • the upper pore dielectric portion and the lower pore dielectric portion are spaced apart from each other.
  • the second upper pore electrode portion and the second lower pore electrode portion are spaced apart from each other.
  • the integrated circuit chip package includes a package substrate; a semiconductor chip mounted on the package substrate; a molding portion that protects the semiconductor chip; and a capacitor component provided in or on the package substrate, wherein the capacitor component includes: an anodized body having a plurality of pores; a first electrode layer including a first surface electrode portion formed on the surface of the body and a first pore electrode portion formed on an inner wall of the pore; a dielectric layer having a surface dielectric portion formed on the first surface electrode portion and a pore dielectric portion formed on the first pore electrode portion; and a second electrode layer including a second surface electrode portion formed on the surface dielectric portion and a second pore electrode portion formed on the pore dielectric portion.
  • the present invention provides a high-capacity capacitor component and an integrated circuit chip package including the same.
  • FIG. 1 is a perspective view including a partially cut portion of a capacitor component according to a first preferred embodiment of the present invention.
  • Figure 2 is a cross-sectional view of a capacitor component according to a first preferred embodiment of the present invention.
  • Figure 3 is a perspective view of an anodized body.
  • 4A to 4D are diagrams for explaining a method of manufacturing capacitor parts according to a first preferred embodiment of the present invention.
  • Figure 5 is a cross-sectional view of a capacitor component according to a second preferred embodiment of the present invention.
  • Figure 6 is a cross-sectional view of a capacitor component according to a third preferred embodiment of the present invention.
  • Figure 7 is a cross-sectional view of a capacitor component according to a fourth preferred embodiment of the present invention.
  • Figure 8 is a cross-sectional view of an integrated circuit chip package according to a preferred embodiment of the present invention.
  • Capacitor component 100 according to the first embodiment
  • Figure 1 is a perspective view including a portion of a capacitor component according to a first preferred embodiment of the present invention
  • Fig. 2 is a cross-sectional view of a capacitor component according to a first preferred embodiment of the present invention
  • Fig. 3 is an anodic oxide film. It is a perspective view of the body
  • FIGS. 4A to 4D are diagrams for explaining a method of manufacturing capacitor parts according to the first preferred embodiment of the present invention.
  • the capacitor component 100 includes an anodized body 140, a first electrode layer 110, a dielectric layer 120, and a second electrode layer 130.
  • the anodic oxide body 140 refers to a film formed by anodizing the base metal (M), and the pores (P) are formed in the process of forming an anodic oxide film by anodizing the base metal (M). refers to the hole formed.
  • the base metal (M) is aluminum (Al) or an aluminum alloy
  • an anodic oxide film made of aluminum oxide (Al 2 0 3 ) is formed on the surface of the base metal (M).
  • the base metal (M) is not limited to this and includes Ta, Nb, Ti, Zr, Hf, Zn, W, Sb, or alloys thereof.
  • the anodized body 140 is provided with a plurality of pores (P), and the pores (P) have a length of 20 ⁇ m or more and 200 ⁇ m or less and a diameter of 10 nm or more and 1 ⁇ m or less.
  • the pitch between adjacent pores (P) has a distance of 20 nm or more and 200 nm or less.
  • a preferred embodiment of the present invention is to greatly improve the capacitance per unit volume of the capacitor component 100 by using the pores P.
  • the first electrode layer 110 includes a first surface electrode portion 111 formed on the surface of the anodized body 140 and a first pore electrode portion 113 formed on the inner wall of the pore P.
  • the first surface electrode portion 111 is a portion of the first electrode layer 110 formed on the surface side of the anodized body 140
  • the first pore electrode portion 113 is a portion of the first electrode layer 110 formed on the surface side of the anodized body 140. It is a part formed on the inner wall side of.
  • the first surface electrode portion 111 is formed entirely along the surface of the anodized body 140.
  • the first pore electrode portion 113 is formed along the inner wall of the pore (P).
  • the first electrode layer 110 is a metal film made of a first metal, a metal oxide film containing the first metal, a metal nitride film containing the first metal, a metal oxynitride film containing the first metal, or a combination thereof. It can be done.
  • the first metal may be Ti, Co, Nb, or Sn.
  • the first electrode layer 110 includes Ti, Ti oxide, Ti nitride, Ti oxynitride, Co, Co oxide, Co nitride, Co oxynitride, Nb, Nb oxide, Nb nitride, Nb oxynitride, It may include Sn, Sn oxide, Sn nitride, Sn oxynitride, or a combination thereof.
  • the first electrode layer 110 may be made of TiN, CoN, NbN, SnO 2 , or a combination thereof.
  • the dielectric layer 120 includes a surface dielectric portion 121 formed on the first surface electrode portion 111 and a pore dielectric portion 123 formed on the first pore electrode portion 113.
  • the surface dielectric portion 121 is a portion of the dielectric layer 120 formed on the surface side of the anodized body 140, and the pore dielectric portion 123 is a portion formed on the inner wall side of the pore P in the dielectric layer 120.
  • the surface dielectric portion 121 is formed along the surface of the first surface electrode portion 111, and the pore dielectric portion 123 is formed along the surface of the first pore electrode portion 113.
  • the dielectric layer 120 may be made of a metal oxide film containing a second metal.
  • the second metal may be Hf, Zr, Nb, Ce, or Ti.
  • dielectric layer 120 may be made of Al 2 O 3 , ZrO 2 , HfO 2 , Nb 2 O 5 , CeO 2 , or TiO 2 .
  • the second electrode layer 130 includes a second surface electrode portion 131 formed on the surface dielectric portion 121 and a second pore electrode portion 133 formed on the pore dielectric portion 123.
  • the second surface electrode portion 131 is a portion formed on the surface side of the anodized body 140 in the second electrode layer 130
  • the second pore electrode portion 133 is a portion of the second electrode layer 130 formed on the surface side of the anodized body 140. It is a part formed on the inner wall side of.
  • the second surface electrode portion 131 is formed along the surface of the surface dielectric portion 121
  • the second pore electrode portion 133 is formed along the surface of the dielectric pore portion 123.
  • the second electrode layer 130 is a metal film made of a first metal, a metal oxide film containing the first metal, a metal nitride film containing the first metal, a metal oxynitride film containing the first metal, or a combination thereof. It can be done.
  • the first metal may be Ti, Co, Nb, or Sn.
  • the first electrode layer 110 includes Ti, Ti oxide, Ti nitride, Ti oxynitride, Co, Co oxide, Co nitride, Co oxynitride, Nb, Nb oxide, Nb nitride, Nb oxynitride, It may include Sn, Sn oxide, Sn nitride, Sn oxynitride, or a combination thereof.
  • the first electrode layer 110 may be made of TiN, CoN, NbN, SnO 2 , or a combination thereof.
  • the capacitor component 100 is a capacitor by the first surface electrode portion 111, the surface dielectric portion 121, and the second surface electrode portion 131 provided on the surface side of the anodized body 140.
  • an additional capacitor structure is formed through the configuration of the first pore electrode portion 113, the pore dielectric portion 123, and the second pore electrode portion 133 provided on the inner side of the pore (P).
  • the capacitance per unit volume can be greatly improved.
  • the first pore electrode portion 113 is formed only on a portion of the inner wall of the pore (P). In other words, the first pore electrode portion 113 does not cover the entire inner wall of the pore P, but only a part of it. More specifically, the portion of the inner wall of the pore P that is not covered by the first pore electrode portion 113 is the central portion of the inner wall of the pore P.
  • the pore dielectric portion 123 is formed only on a portion of the inner wall of the first pore electrode portion 113. In other words, the pore dielectric portion 123 does not cover the entire inner wall of the first pore electrode portion 113, but only a part of it.
  • the second pore electrode portion 133 is formed only on a portion of the inner wall of the pore dielectric portion 123. In other words, the second pore electrode portion 133 does not cover the entire inner wall of the pore dielectric portion 123, but only a part of it.
  • the depth of the pore dielectric portion 123 is shallower than the depth of the first pore electrode portion 113 and deeper than the depth of the second pore electrode portion 133.
  • the first electrode layer 110 includes a first upper electrode layer 110a and a first lower electrode layer 11b.
  • the first upper electrode layer 110a includes a first upper surface electrode portion 111a formed on the upper surface of the anodized body 140 and a first upper pore electrode portion 113a formed on a portion of the upper inner wall of the pore P. Equipped with
  • the first lower electrode layer 110b includes a first lower surface electrode portion 111b formed on the lower surface of the anodized body 140 and a first lower pore electrode portion 113b formed on a portion of the lower inner wall of the pore P. Equipped with
  • the dielectric layer 120 includes an upper dielectric layer 120a and a lower dielectric layer 120b.
  • the upper dielectric layer 120a includes an upper surface dielectric portion 121a formed on the first upper surface electrode portion 111a and an upper pore dielectric portion 123a formed on the first upper pore electrode portion 113a.
  • the lower dielectric layer 120b includes a lower surface dielectric portion 121b formed on the first lower surface electrode portion 111b and a lower pore dielectric portion 123b formed on the first lower pore electrode portion 113b.
  • the second electrode layer 130 includes a second upper electrode layer 130a and a second lower electrode layer 130b.
  • the second upper electrode layer 130a includes a second upper surface electrode portion 131a formed on the upper surface dielectric portion 121a and a second upper pore electrode portion 133a formed on the upper pore dielectric portion 123a. .
  • the second lower electrode layer 130b includes a second lower surface electrode portion 131b formed on the lower surface dielectric portion 121b and a second lower pore electrode portion 133b formed on the lower pore dielectric portion 123b. .
  • the first upper pore electrode portion 113a and the first lower pore electrode portion 113b are spaced apart from each other.
  • the upper pore dielectric portion 123a and the lower pore dielectric portion 123b are spaced apart from each other.
  • the second upper pore electrode portion 133a and the second lower pore electrode portion 133b are spaced apart from each other.
  • a first upper electrode layer 110a, an upper dielectric layer 120a, and a second upper electrode layer 130a are provided on the upper side, and a first lower electrode layer 110b and a lower dielectric layer 120b are provided on the lower side.
  • the second lower electrode layer 130b are provided, forming a two capacitor structure on both sides of the anodized body 140.
  • These two capacitor structures can be connected in series or parallel depending on how the terminals are connected.
  • the first terminal (not shown) connects the first upper electrode layer 110a and the first lower electrode layer 110b
  • the second terminal (not shown) connects the second upper electrode layer 130a and the second lower electrode layer 130b. ) are connected to each other, the two capacitor structures are connected in parallel.
  • the first terminal (not shown) is connected to one of the first upper electrode layer 110a and the second upper electrode layer 130a
  • the second terminal (not shown) is connected to the first lower electrode layer 110b and the second upper electrode layer 110b. It is connected to any one of the lower electrode layers 130b, the other one of the first upper electrode layer 110a and the second upper electrode layer 130a, and the other one of the first lower electrode layer 110b and the second lower electrode layer 130b.
  • the two capacitor structures are connected in series.
  • the manufacturing method of the capacitor component 100 according to the first embodiment includes the steps of (i) preparing an anodic oxide body 140, (ii) a first electrode layer ( 110), (iii) forming a dielectric layer 120 on the surface of the first electrode layer 110, and (iv) forming a second electrode layer 130 on the surface of the dielectric layer 120. Includes.
  • FIG. 3 is a perspective view of the anodized body 140
  • FIG. 4A is a cross-sectional view of the anodized body 140.
  • the anodic oxide film body 140 refers to a film formed by anodizing the base metal (M), and the pore (P) refers to a hole formed in the process of forming an anodic oxide film by anodizing the base metal (M).
  • the base metal (M) is aluminum (Al) or an aluminum alloy
  • an anodic oxide film made of aluminum oxide (Al 2 0 3 ) is formed on the surface of the base metal (M).
  • the base metal (M) is not limited to this and includes Ta, Nb, Ti, Zr, Hf, Zn, W, Sb, or alloys thereof.
  • the anodic oxide film formed as above has pores (P) vertically inside. It is divided into an unformed barrier layer and a porous layer with pores (P) formed therein.
  • the pores (P) have a length of 1 nm or more and 200 ⁇ m or less and a diameter of 10 nm or more and 1 ⁇ m or less.
  • the pitch between adjacent pores (P) has a distance of 20 nm or more and 200 nm or less.
  • the pores (P) of the anodized body 140 are used, a separate process of forming a through hole is not necessary.
  • the anodic oxide film has a thermal expansion coefficient of 2 ⁇ 3ppm/°C. As a result, there is little thermal deformation due to temperature even in a high temperature environment.
  • step (ii) of forming the first electrode layer 110 on the surface and pores (P) of the anodized body 140 is performed.
  • a first electrode layer 110 is formed on the anodized body 140.
  • the first electrode layer 110 may be formed through a deposition process (CVD, PVD, ALD).
  • the first electrode layer 110 may be formed to have a thickness of 1 nm or more and 100 nm or less.
  • the first electrode layer 110 includes a first surface electrode portion 111 formed on the surface of the anodized body 140 and a first pore electrode portion 113 formed on the inner wall of the pore P.
  • the first pore electrode portion 113 is formed only on a portion of the inner wall of the pore (P).
  • step (iii) of forming the dielectric layer 120 on the surface of the first electrode layer 110 is performed.
  • a dielectric layer 120 is formed on the surface of the first electrode layer 110.
  • the dielectric layer 120 may be formed through a deposition process (CVD, PVD, ALD).
  • the dielectric layer 120 may be formed to have a thickness of 1 nm or more and 100 nm or less.
  • the dielectric layer 120 includes a surface dielectric portion 121 formed on the first surface electrode portion 111 and a pore dielectric portion 123 formed on the first pore electrode portion 113.
  • the pore dielectric portion 123 is formed only on a portion of the inner wall of the first pore electrode portion 113. Therefore, the depth of the pore dielectric portion 123 is shallower than the depth of the first pore electrode portion 113.
  • step (iv) of forming the second electrode layer 130 on the surface of the dielectric layer 120 is performed.
  • the second electrode layer 130 is formed on the surface of the dielectric layer 120.
  • the second electrode layer 130 may be formed through a deposition process (CVD, PVD, ALD).
  • the second electrode layer 130 may be formed to have a thickness of 1 nm or more and 100 nm or less.
  • the second electrode layer 130 includes a second surface electrode portion 131 formed on the surface dielectric portion 121 and a second pore electrode portion 133 formed on the pore dielectric portion 123.
  • the second pore electrode portion 133 is formed only on a portion of the inner wall of the pore dielectric portion 123. Therefore, the depth of the second pore electrode portion 133 is shallower than the depth of the pore dielectric portion 123.
  • the pores P may have space.
  • the functional material may be a metallic material or an insulating material.
  • Capacitor component (100) according to the second embodiment
  • Figure 5 is a cross-sectional view of a capacitor component 100 according to a second preferred embodiment of the present invention.
  • the first electrode layer 110, the dielectric layer 120, and the second electrode layer 130 are formed only on one side of the anodized body 140, and the first electrode layer is formed on both sides. There is a difference from the configuration of the first embodiment in which the dielectric layer 110, the dielectric layer 120, and the second electrode layer 130 are formed, and the remaining configuration is the same.
  • Capacitor component (100) according to the third embodiment
  • Figure 6 is a cross-sectional view of a capacitor component 100 according to a third preferred embodiment of the present invention.
  • the capacitor component 100 includes the first upper pore electrode portion 113a and the first lower pore electrode portion 113b in that the first upper pore electrode portion 113a and the first lower pore electrode portion 113b are connected to each other. 1
  • the configuration is different from the first embodiment in that the lower pore electrode portions 113b are spaced apart from each other, and the remaining configuration is the same.
  • the first upper electrode layer 110a includes a first upper surface electrode portion 111a formed on the upper surface of the anodized body 140 and a first upper pore electrode portion 113a formed on a portion of the upper inner wall of the pore P.
  • the first lower electrode layer 110b includes a first lower surface electrode portion 111b formed on the lower surface of the anodized body 140 and a first lower pore electrode portion 113b formed on a portion of the lower inner wall of the pore P. Equipped with
  • the dielectric layer 120 includes an upper dielectric layer 120a and a lower dielectric layer 120b.
  • the upper dielectric layer 120a includes an upper surface dielectric portion 121a formed on the first upper surface electrode portion 111a and an upper pore dielectric portion 123a formed on the first upper pore electrode portion 113a.
  • the lower dielectric layer 120b includes a lower surface dielectric portion 121b formed on the first lower surface electrode portion 111b and a lower pore dielectric portion 123b formed on the first lower pore electrode portion 113b.
  • the second electrode layer 130 includes a second upper electrode layer 130a and a second lower electrode layer 130b.
  • the second upper electrode layer 130a includes a second upper surface electrode portion 131a formed on the upper surface dielectric portion 121a and a second upper pore electrode portion 133a formed on the upper pore dielectric portion 123a.
  • the second lower electrode layer 130b includes a second lower surface electrode portion 131b formed on the lower surface dielectric portion 121b and a second lower pore electrode portion 133b formed on the lower pore dielectric portion 123b. .
  • the first upper pore electrode portion 113a and the first lower pore electrode portion 113b are connected to each other.
  • the first upper pore electrode portion 113a and the first lower pore electrode portion 113b entirely cover the inner wall of the pore P.
  • the upper pore dielectric portion 123a and the lower pore dielectric portion 123b are spaced apart from each other, and the second upper pore electrode portion 133a and the second lower pore electrode portion 133b are spaced apart from each other.
  • Capacitor component (100) according to the fourth embodiment
  • Figure 7 is a cross-sectional view of a capacitor component 100 according to a fourth preferred embodiment of the present invention.
  • the capacitor component 100 has a first upper pore electrode portion 113a and a first lower pore electrode portion 113b connected to each other, and an upper pore dielectric portion 123a and a lower pore dielectric portion 123b. ) are connected to each other, the first upper pore electrode portion 113a and the first lower pore electrode portion 113b are spaced apart from each other, and the upper pore dielectric portion 123a and the lower pore dielectric portion 123b are spaced apart from each other.
  • the first upper electrode layer 110a includes a first upper surface electrode portion 111a formed on the upper surface of the anodized body 140 and a first upper pore electrode portion 113a formed on a portion of the upper inner wall of the pore P.
  • the first lower electrode layer 110b includes a first lower surface electrode portion 111b formed on the lower surface of the anodized body 140 and a first lower pore electrode portion 113b formed on a portion of the lower inner wall of the pore P. Equipped with
  • the dielectric layer 120 includes an upper dielectric layer 120a and a lower dielectric layer 120b.
  • the upper dielectric layer 120a includes an upper surface dielectric portion 121a formed on the first upper surface electrode portion 111a and an upper pore dielectric portion 123a formed on the first upper pore electrode portion 113a.
  • the lower dielectric layer 120b includes a lower surface dielectric portion 121b formed on the first lower surface electrode portion 111b and a lower pore dielectric portion 123b formed on the first lower pore electrode portion 113b.
  • the second electrode layer 130 includes a second upper electrode layer 130a and a second lower electrode layer 130b.
  • the second upper electrode layer 130a includes a second upper surface electrode portion 131a formed on the upper surface dielectric portion 121a and a second upper pore electrode portion 133a formed on the upper pore dielectric portion 123a.
  • the second lower electrode layer 130b includes a second lower surface electrode portion 131b formed on the lower surface dielectric portion 121b and a second lower pore electrode portion 133b formed on the lower pore dielectric portion 123b. .
  • the first upper pore electrode portion 113a and the first lower pore electrode portion 113b are connected to each other.
  • the first upper pore electrode portion 113a and the first lower pore electrode portion 113b entirely cover the inner wall of the pore P.
  • the upper pore dielectric part 123a and the lower pore dielectric part 123b are connected to each other.
  • the upper pore dielectric portion 123a and the lower pore dielectric portion 123b entirely cover the first upper pore electrode portion 113a and the first lower pore electrode portion 113b.
  • the second upper pore electrode portion 133a and the second lower pore electrode portion 133b are spaced apart from each other.
  • Figure 8 is a cross-sectional view of an integrated circuit chip package 1000 with a built-in capacitor component 100 according to a preferred embodiment of the present invention.
  • the integrated circuit chip package 1000 includes a package substrate 1300, a semiconductor chip 1200 mounted on the package substrate 1300, and a molding portion ( 1100 and a capacitor component 100 provided in or on the package substrate 1300.
  • the semiconductor chip 1200 may be a logic chip including a logic circuit.
  • the logic chip may be a controller that controls memory chips.
  • the semiconductor chip 1200 may be a memory chip.
  • Memory chips may include various types of memory circuits. Memory circuits include dynamic random access memory (DRAM), static RAM (SRAM), ferromagnetic RAM (FRAM), phase change RAM (PRAM), magnetic RAM (MRAM), resistive RAM (RRAM), read only memory (ROM), and MROM. (mask ROM), programmable ROM (PROM), erasable ROM (EPROM), electrically erasable ROM (EEPROM), or a combination thereof.
  • DRAM dynamic random access memory
  • SRAM static RAM
  • FRAM ferromagnetic RAM
  • PRAM phase change RAM
  • MRAM magnetic RAM
  • RRAM resistive RAM
  • ROM read only memory
  • MROM read only memory
  • MROM read only memory
  • MROM read only memory
  • MROM read only memory
  • MROM read only memory
  • MROM read only memory
  • the package substrate 1300 includes a plurality of wiring layers 1310 configured to be electrically connected to a plurality of chip pads 1210 included in the semiconductor chip 1200, and a plurality of wiring layers 1310 adjacent to each other among the plurality of wiring layers 1310. It may include an insulating film 1320 to selectively insulate.
  • the plurality of wiring layers 1310 included in the package substrate 1300 may include Al, Cu, Sn, Ni, Au, Pt, or alloys thereof.
  • a plurality of external connection members 1600 may be connected to the package substrate 1300.
  • the package substrate 1300 includes a capacitor component 100.
  • the capacitor component 100 includes some chip pads 1210 among the plurality of chip pads 1210 included in the semiconductor chip 1200, or some wiring layers selected from among the plurality of wiring layers 1310 included in the package substrate 1300 ( 1310) may be configured to be electrically connectable.
  • the capacitor component 100 is any one selected from the capacitor component 100 according to the first to third embodiments and the capacitor component 100 having various structures modified and changed within the scope of the technical idea of the present invention. may include.

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Abstract

본 발명은 다수의 기공을 구비하는 양극산화막 바디, 상기 바디의 표면에 형성된 제1 표면 전극부 및 상기 기공의 내벽에 형성된 제1기공 전극부를 구비하는 제1전극층, 상기 제1표면 전극부 상에 형성된 표면 유전부 및 상기 제1기공 전극부 상에 형성된 기공 유전부를 구비하는 유전층, 및 상기 표면 유전부 상에 형성된 제2 표면 전극부 및 상기 기공 유전부 상에 형성된 제2기공 전극부를 구비하는 제2전극층을 포함하는 고용량의 커패시터 부품 및 이를 구비하는 집적회로 칩 패키지를 제공한다.

Description

커패시터 부품 및 이를 구비하는 집적회로 칩 패키지
본 발명은 커패시터 부품 및 이를 구비하는 집적회로 칩 패키지에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용된다. 적층 세라믹 커패시터는, 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가진다. 최근 전자기기들이 소형화되는 경향에 따라 적층 세라믹 커패시터도 소형화되는 경향을 따르고 있으며, 이에 소형화를 위해 유전체층을 박막화하고 내부 전극의 적층 수를 높임으로써 고용량의 적층 세라믹 커패시터를 구현하고 있다.
적층 세라믹 커패시터는 복수의 유전체층과 유전체층 상에 형성된 제1,2내부 전극을 포함하며 내부 전극이 형성된 복수의 유전체층이 적층되어 형성되며 제1,2내부 전극은 하나의 유전체층을 사이에 두고 서로 대향되도록 배치된다.
그러나 이러한 커패시터는 내부 전극이 2차원 평면 형태이기 때문에 정전용량을 키우는데 한계가 있다.
[선행기술문헌]
[특허문헌]
(특허문헌 1) 등록번호 제10-2192426호 등록특허공보
(특허문헌 2) 등록번호 제10-2189805호 등록특허공보
이에 본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명은 고용량의 커패시터 부품 및 이를 구비하는 집적회로 칩 패키지를 제공하는 것을 그 목적으로 한다.
상술한 목적을 달성하기 위하여, 본 발명에 따른 커패시터 부품은, 다수의 기공을 구비하는 양극산화막 바디; 상기 바디의 표면에 형성된 제1 표면 전극부 및 상기 기공의 내벽에 형성된 제1기공 전극부를 구비하는 제1전극층; 상기 제1표면 전극부 상에 형성된 표면 유전부 및 상기 제1기공 전극부 상에 형성된 기공 유전부를 구비하는 유전층; 및 상기 표면 유전부 상에 형성된 제2 표면 전극부 및 상기 기공 유전부 상에 형성된 제2기공 전극부를 구비하는 제2전극층;을 포함한다.
또한, 상기 제1기공 전극부는 상기 기공의 내벽의 일부에만 형성된다.
또한, 상기 제1기공 전극부는 상기 기공의 내벽의 전체에 형성된다.
또한, 상기 기공의 내부에서 상기 기공 유전부의 깊이는 상기 제1기공 전극부의 깊이보다 얕고 상기 제2기공 전극부의 깊이보다는 깊다.
한편, 본 발명에 따른 커패시터 부품은, 다수의 기공을 구비하는 양극산화막 바디; 상기 바디의 상부 표면에 형성된 제1 상부 표면 전극부 및 상기 기공의 상부 내벽의 일부에 형성된 제1 상부 기공 전극부를 구비하는 제1 상부 전극층; 상기 제1 상부 표면 전극부 상에 형성된 상부 표면 유전부 및 상기 제1 상부 기공 전극부 상에 형성된 상부 기공 유전부를 구비하는 상부 유전층; 상기 상부 표면 유전부 상에 형성된 제2 상부 표면 전극부 및 상기 상부 기공 유전부 상에 형성된 제2 상부 기공 전극부를 구비하는 제2 상부 전극층; 상기 바디의 하부 표면에 형성된 제1 하부 표면 전극부 및 상기 기공의 하부 내벽의 일부에 형성된 제1 하부 기공 전극부를 구비하는 제1 하부 전극층; 상기 제1 하부 표면 전극부 상에 형성된 하부 표면 유전부 및 상기 제1 하부 기공 전극부 상에 형성된 하부 기공 유전부를 구비하는 하부 유전층; 상기 하부 표면 유전부 상에 형성된 제2 하부 표면 전극부 및 상기 하부 기공 유전부 상에 형성된 제2 하부 기공 전극부를 구비하는 제2 하부 전극층;을 포함한다.
또한, 상기 제1 상부 기공 전극부와 상기 제1 하부 기공 전극부는 서로 이격된다.
또한, 상기 상부 기공 유전부와 상기 하부 기공 유전부는 서로 이격된다.
또한, 상기 제2 상부 기공 전극부와 상기 제2 하부 기공 전극부는 서로 이격된다.
한편, 본 발명에 따른 집적회로 칩 패키지는, 패키지 기판; 상기 패키지 기판 상에 실장된 반도체 칩; 상기 반도체 칩을 보호하는 몰딩부; 및 상기 패키지 기판 내에 구비되거나 상기 패키지 기판 상에 구비된 커패시터 부품을 포함하되, 상기 커패시터 부품은, 다수의 기공을 구비하는 양극산화막 바디; 상기 바디의 표면에 형성된 제1 표면 전극부 및 상기 기공의 내벽에 형성된 제1기공 전극부를 구비하는 제1전극층; 상기 제1표면 전극부 상에 형성된 표면 유전부 및 상기 제1기공 전극부 상에 형성된 기공 유전부를 구비하는 유전층; 및 상기 표면 유전부 상에 형성된 제2 표면 전극부 및 상기 기공 유전부 상에 형성된 제2기공 전극부를 구비하는 제2전극층;을 포함한다.
본 발명은 고용량의 커패시터 부품 및 이를 구비하는 집적회로 칩 패키지를 제공한다.
도 1은 본 발명의 바람직한 제1실시예에 따른 커패시터 부품의 일부가 절단된 부분을 포함한 사시도.
도 2는 본 발명의 바람직한 제1실시예에 따른 커패시터 부품의 단면도.
도 3은 양극산화막 바디의 사시도.
도 4a 내지 도 4d는 본 발명의 바람직한 제1실시예에 따른 커패시터 부품의 제조방법을 설명하기 위한 도면.
도 5는 본 발명의 바람직한 제2실시예에 따른 커패시터 부품의 단면도.
도 6은 본 발명의 바람직한 제3실시예에 따른 커패시터 부품의 단면도.
도 7은 본 발명의 바람직한 제4실시예에 따른 커패시터 부품의 단면도.
도 8은 본 발명의 바람직한 실시예에 따른 집적회로 칩 패키지의 단면도.
이하의 내용은 단지 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 발명의 원리를 구현하고 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시 예들은 원칙적으로, 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시 예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이며, 그에 따라 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시 도인 단면도 및/또는 사시도들을 참고하여 설명될 것이다. 이러한 도면들에 도시된 막 및 영역들의 두께 등은 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 또한 도면에 도시된 성형물의 개수는 예시적으로 일부만을 도면에 도시한 것이다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다.
제1실시예에 따른 커패시터 부품(100)
먼저, 본 발명의 바람직한 제1실시예에 따른 커패시터 부품(100)에 대해 살펴본다.
도 1은 본 발명의 바람직한 제1실시예에 따른 커패시터 부품의 일부가 절단된 부분을 포함한 사시도이고, 도 2는 본 발명의 바람직한 제1실시예에 따른 커패시터 부품의 단면도이며, 도 3은 양극산화막 바디의 사시도이고, 도 4a 내지 도 4d는 본 발명의 바람직한 제1실시예에 따른 커패시터 부품의 제조방법을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 커패시터 부품(100)은, 양극산화막 바디(140)와, 제1전극층(110)과, 유전층(120)과, 제2전극층(130)을 포함한다.
양극산화막 바디(140)는, 양극산화막 바디(140)는 모재 금속(M)을 양극산화하여 형성된 막을 의미하고, 기공(P)은 모재 금속(M)을 양극산화하여 양극산화막을 형성하는 과정에서 형성되는 구멍을 의미한다. 예컨대, 모재 금속(M)이 알루미늄(Al) 또는 알루미늄 합금인 경우, 모재 금속(M)을 양극산화하면 모재 금속(M)의 표면에 알루미늄 산화물(Al203) 재질의 양극산화막이 형성된다. 다만 모재 금속(M)은 이에 한정되는 것은 아니며, Ta, Nb, Ti, Zr, Hf, Zn, W, Sb 또는 이들의 합금을 포함한다,
양극산화 후, 모재 금속(M)을 제거하게 되면, 알루미늄 산화물(Al203) 재질의 양극산화막 바디(140)만이 남게 된다. 또한 배리어층을 제거하여 기공(P)이 상, 하로 개방된다. 양극산화막 바디(140)는 다수의 기공(P)을 구비하는데, 기공(P)은 20 ㎛ 이상 200 ㎛ 이하의 길이와 10 ㎚ 이상 1㎛ 이하의 직경을 가진다. 인접한 기공(P)간의 피치는 20 ㎚ 이상 200 ㎚이하의 거리를 가진다. 본 발명의 바람직한 실시예는 이러한 기공(P)을 이용하여 커패시터 부품(100)의 단위 체적당 커패시턴스를 크게 향상시키는 것이다.
제1전극층(110)은 양극산화막 바디(140)의 표면에 형성된 제1 표면 전극부(111) 및 기공(P)의 내벽에 형성된 제1기공 전극부(113)를 구비한다. 제1 표면 전극부(111)는 제1전극층(110)에서 양극산화막 바디(140)의 표면 측에 형성된 부분이고, 제1 기공 전극부(113)는 제1전극층(110)에서 기공(P)의 내벽 측에 형성된 부분이다. 제1 표면 전극부(111)는 양극산화막 바디(140)의 표면을 따라 전체적으로 형성된다. 제1 기공 전극부(113)는 기공(P)의 내벽을 따라 형성된다.
제1전극층(110)은 제1 금속으로 이루어지는 금속막, 상기 제1 금속을 포함하는 금속 산화막, 상기 제1 금속을 포함하는 금속 질화막, 상기 제1 금속을 포함하는 금속 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 금속은 Ti, Co, Nb, 또는 Sn일 수 있다. 예시적인 실시예들에서, 제1전극층(110)은 Ti, Ti 산화물, Ti 질화물, Ti 산질화물, Co, Co 산화물, Co 질화물, Co 산질화물, Nb, Nb 산화물, Nb 질화물, Nb 산질화물, Sn, Sn 산화물, Sn 질화물, Sn 산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 제1전극층(110)은 TiN, CoN, NbN, SnO2, 또는 이들의 조합으로 이루어질 수 있다.
유전층(120)은 제1표면 전극부(111) 상에 형성된 표면 유전부(121) 및 제1기공 전극부(113) 상에 형성된 기공 유전부(123)를 구비한다. 표면 유전부(121)는 유전층(120)에서 양극산화막 바디(140)의 표면 측에 형성된 부분이고, 기공 유전부(123)는 유전층(120)에서 기공(P)의 내벽 측에 형성된 부분이다. 표면 유전부(121)는 제1 표면 전극부(111)의 표면을 따라 형성되고, 기공 유전부(123)는 제1기공 전극부(113)의 표면을 따라 형성된다.
유전층(120)은 제2 금속을 포함하는 금속 산화막으로 이루어질 수 있다. 상기 제2 금속은 Hf, Zr, Nb, Ce, 또는 Ti일 수 있다. 예시적인 실시예들에서, 유전층(120)은 Al2O3, ZrO2, HfO2, Nb2O5, CeO2, 또는 TiO2로 이루어질 수 있다.
제2전극층(130)은 표면 유전부(121) 상에 형성된 제2 표면 전극부(131) 및 기공 유전부(123) 상에 형성된 제2 기공 전극부(133)를 구비한다. 제2 표면 전극부(131)는 제2전극층(130)에서 양극산화막 바디(140)의 표면 측에 형성된 부분이고, 제2 기공 전극부(133)는 제2전극층(130)에서 기공(P)의 내벽 측에 형성된 부분이다. 제2 표면 전극부(131)는 표면 유전부(121)의 표면을 따라 형성되고, 제2 기공 전극부(133)는 유전 기공부(123)의 표면을 따라 형성된다.
제2전극층(130)은 제1 금속으로 이루어지는 금속막, 상기 제1 금속을 포함하는 금속 산화막, 상기 제1 금속을 포함하는 금속 질화막, 상기 제1 금속을 포함하는 금속 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 금속은 Ti, Co, Nb, 또는 Sn일 수 있다. 예시적인 실시예들에서, 제1전극층(110)은 Ti, Ti 산화물, Ti 질화물, Ti 산질화물, Co, Co 산화물, Co 질화물, Co 산질화물, Nb, Nb 산화물, Nb 질화물, Nb 산질화물, Sn, Sn 산화물, Sn 질화물, Sn 산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 제1전극층(110)은 TiN, CoN, NbN, SnO2, 또는 이들의 조합으로 이루어질 수 있다.
본 발명에 따른 커패시터 부품(100)은 양극산화막 바디(140)의 표면 측에 구비되는 제1표면 전극부(111), 표면 유전부(121) 및 제2표면 전극부(131)에 의해 커패시터의 구조가 형성됨과 함께, 기공(P)의 내부 측에 구비되는 제1기공 전극부(113), 기공 유전부(123) 및 제2기공 전극부(133)의 구성을 통해 추가적인 커패시터의 구조가 형성됨으로써, 단위 체적당 커패시턴스를 크게 향상시킬 수 있게 된다.
한편, 제1기공 전극부(113)는 기공(P)의 내벽의 일부에만 형성된다. 다시 말해 제1기공 전극부(113)는 기공(P)의 내벽 전체를 커버하지 않고 그 일부만을 커버한다. 보다 구체적으로, 기공(P)의 내벽 중에서 제1기공 전극부(113)가 커버하지 않는 부분은 기공(P)의 내벽의 중앙부이다.
기공 유전부(123)는 제1기공 전극부(113)의 내벽 일부에만 형성된다. 다시 말해 기공 유전부(123)는 제1기공 전극부(113)의 내벽 전체를 커버하지 않고 그 일부만을 커버한다.
제2기공 전극부(133)는 기공 유전부(123)의 내벽 일부에만 형성된다. 다시 말해 제2기공 전극부(133)는 기공 유전부(123)의 내벽 전체를 커버하지 않고 그 일부만을 커버한다.
기공(P)의 내부에서 기공 유전부(123)의 깊이는 제1기공 전극부(113)의 깊이보다 얕고 제2기공 전극부(133)의 깊이보다 깊다.
도 2를 참조하면, 제1전극층(110)은 제1상부 전극층(110a)과 제1하부 전극층(11b)을 포함한다.
제1상부 전극층(110a)은 양극산화막 바디(140)의 상부 표면에 형성된 제1 상부 표면 전극부(111a)와 기공(P)의 상부 내벽의 일부에 형성된 제1 상부 기공 전극부(113a)를 구비한다.
제1하부 전극층(110b)은 양극산화막 바디(140)의 하부 표면에 형성된 제1 하부 표면 전극부(111b)와 기공(P)의 하부 내벽의 일부에 형성된 제1 하부 기공 전극부(113b)를 구비한다.
유전층(120)은 상부 유전층(120a)과 하부 유전층(120b)을 포함한다.
상부 유전층(120a)은 제1 상부 표면 전극부(111a) 상에 형성된 상부 표면 유전부(121a)와 제1 상부 기공 전극부(113a) 상에 형성된 상부 기공 유전부(123a)를 구비한다.
하부 유전층(120b)은 제1 하부 표면 전극부(111b) 상에 형성된 하부 표면 유전부(121b)와 제1 하부 기공 전극부(113b) 상에 형성된 하부 기공 유전부(123b)를 구비한다.
제2전극층(130)은 제2상부 전극층(130a)과 제2하부 전극층(130b)을 포함한다.
제2상부 전극층(130a)은 상부 표면 유전부(121a) 상에 형성된 제2 상부 표면 전극부(131a)와 상부 기공 유전부(123a) 상에 형성된 제2 상부 기공 전극부(133a)를 구비한다.
제2하부 전극층(130b)은 하부 표면 유전부(121b) 상에 형성된 제2 하부 표면 전극부(131b)와 하부 기공 유전부(123b) 상에 형성된 제2 하부 기공 전극부(133b)를 구비한다.
제1 상부 기공 전극부(113a)와 제1 하부 기공 전극부(113b)는 서로 이격된다.
상부 기공 유전부(123a)와 하부 기공 유전부(123b)는 서로 이격된다.
제2 상부 기공 전극부(133a)와 제2 하부 기공 전극부(133b)는 서로 이격된다.
양극산화막 바디(140)를 기준으로 상부 측에는 제1상부 전극층(110a), 상부 유전층(120a) 및 제2상부 전극층(130a)이 구비되고, 하부 측에는 제1하부 전극층(110b), 하부 유전층(120b) 및 제2하부 전극층(130b)이 구비됨에 따라 양극산화막 바디(140)의 양면으로 2개의 커패시터 구조가 된다. 이들 2개의 커패시터 구조는 단자를 연결하는 방식에 따라 직렬 또는 병렬 연결이 가능하다. 제1단자(미도시)가 제1상부 전극층(110a)과 제1하부 전극층(110b)을 서로 연결하고, 제2단자(미도시)가 제2상부 전극층(130a)과 제2하부 전극층(130b)을 서로 연결하면, 2개의 커패시터 구조는 병렬 연결된다. 한편, 제1단자(미도시)가 제1상부 전극층(110a)과 제2상부 전극층(130a) 중 어느 하나와 연결되고, 제2단자(미도시)는 제1하부 전극층(110b)과 제2하부 전극층(130b) 중 어느 하나와 연결되며, 제1상부 전극층(110a)과 제2상부 전극층(130a) 중 나머지 하나와 제1하부 전극층(110b)과 제2하부 전극층(130b) 중 나머지 하나를 서로 연결하면, 2개의 커패시터 구조는 직렬 연결된다.
이하 도 3 내지 도 4d를 참조하여, 본 발명의 바람직한 제1 실시예에 따른 커패시터 부품(100)의 제조방법에 대해서 설명한다. 이하의 제조방법의 설명에서 제1 실시예에 따른 커패시터 부품(100)의 구성이 더욱 명확해 질 수 있다.
제1 실시예에 따른 커패시터 부품(100)의 제조방법은 (i) 양극산화막 바디(140)를 마련하는 단계, (ii) 양극산화막 바디(140)의 표면 및 기공(P)에 제1전극층(110)을 형성하는 단계, (iii) 제1전극층(110)의 표면에 유전층(120)을 형성하는 단계, 및 (iv) 유전층(120)의 표면에 제2전극층(130)을 형성하는 단계를 포함한다.
먼저 (i) 양극산화막 바디(140)를 마련하는 단계를 수행한다.
도 3은 양극산화막 바디(140)의 사시도이고, 도 4a는 양극산화막 바디(140)의 단면도이다.
양극산화막 바디(140)는 모재 금속(M)을 양극산화하여 형성된 막을 의미하고, 기공(P)은 모재 금속(M)을 양극산화하여 양극산화막을 형성하는 과정에서 형성되는 구멍을 의미한다. 예컨대, 모재 금속(M)이 알루미늄(Al) 또는 알루미늄 합금인 경우, 모재 금속(M)을 양극산화하면 모재 금속(M)의 표면에 알루미늄 산화물(Al203) 재질의 양극산화막이 형성된다. 다만 모재 금속(M)은 이에 한정되는 것은 아니며, Ta, Nb, Ti, Zr, Hf, Zn, W, Sb 또는 이들의 합금을 포함한다, 위와 같이 형성된 양극산화막은 수직적으로 내부에 기공(P)이 형성되지 않은 배리어층과, 내부에 기공(P)이 형성된 다공층으로 구분된다.
양극산화 후, 모재 금속(M)을 제거하게 되면, 알루미늄 산화물(Al203) 재질의 양극산화막 바디(140)만이 남게 된다. 또한 배리어층을 제거하여 기공(P)의 상, 하부가 모두 개구되도록 한다. 기공(P)은 1 ㎛ 이상 200 ㎛ 이하의 길이와 10 ㎚ 이상 1㎛ 이하의 직경을 가진다. 인접한 기공(P)간의 피치는 20 ㎚ 이상 200 ㎚이하의 거리를 가진다.
본 발명에서는 양극산화막 바디(140)의 기공(P)을 이용하기 때문에 별도로 관통홀을 형성하는 공정이 불필요하다. 양극산화막은 2~3ppm/℃의 열팽창 계수를 갖는다. 이로 인해 고온의 환경에서도, 온도에 의한 열변형이 적다.
다음으로, (ii) 양극산화막 바디(140)의 표면 및 기공(P)에 제1전극층(110)을 형성하는 단계를 수행한다.
도 4b를 참조하면, 양극산화막 바디(140)에 제1전극층(110)을 형성한다. 제1전극층(110)은 증착공정(CVD, PVD, ALD)을 통해 형성될 수 있다. 제1전극층(110)은 1㎚ 이상 100㎚ 이하의 두께로 형성될 수 있다.
제1전극층(110)은 양극산화막 바디(140)의 표면에 형성된 제1 표면 전극부(111) 및 기공(P)의 내벽에 형성된 제1기공 전극부(113)를 구비한다. 제1기공 전극부(113)는 기공(P)의 내벽의 일부에만 형성된다.
다음으로, (iii) 제1전극층(110)의 표면에 유전층(120)을 형성하는 단계를 수행한다.
도 4c를 참조하면, 제1전극층(110)의 표면 상에 유전층(120)을 형성한다. 유전층(120)은 증착공정(CVD, PVD, ALD)을 통해 형성될 수 있다. 유전층(120)은 1㎚ 이상 100㎚ 이하의 두께로 형성될 수 있다.
유전층(120)은 제1표면 전극부(111) 상에 형성된 표면 유전부(121) 및 제1기공 전극부(113) 상에 형성된 기공 유전부(123)를 구비한다. 기공 유전부(123)는 제1기공 전극부(113)의 내벽 일부에만 형성된다. 따라서 기공 유전부(123)의 깊이는 제1기공 전극부(113)의 깊이보다 얕다.
다음으로, (iv) 유전층(120)의 표면에 제2전극층(130)을 형성하는 단계를 수행한다.
도 4d를 참조하면, 유전층(120)의 표면 상에 제2전극층(130)을 형성한다. 제2전극층(130)은 증착공정(CVD, PVD, ALD)을 통해 형성될 수 있다. 제2전극층(130)은 1㎚ 이상 100㎚ 이하의 두께로 형성될 수 있다.
제2전극층(130)은 표면 유전부(121) 상에 형성된 제2 표면 전극부(131) 및 기공 유전부(123) 상에 형성된 제2 기공 전극부(133)를 구비한다. 제2기공 전극부(133)는 기공 유전부(123)의 내벽 일부에만 형성된다. 따라서 제2기공 전극부(133)의 깊이는 기공 유전부(123)의 깊이보다 얕다.
위와 같은 일련의 과정을 통해 커패시터 부품(100)의 제작이 완료된다. 다만, 제2전극층(130)을 형성한 이후에도 기공(P)은 공간을 구비할 수 있다. 제2전극층(130)을 형성한 이후에도 기공(P)에 공간이 구비되는 경우에 따르면, 해당 공간을 통해 제1전극층(110), 유전층(120) 및 제2전극층(130)이 열팽창 할 때 여유 공간을 제공할 수 있고, 해당 공간을 통해 공냉식으로 커패시터 부품(100)을 냉각할 수도 있다. 한편, 제2전극층(130)을 형성한 이후에 기공(P)의 공간에 기능성 물질을 충진할 수도 있다. 여기서 기능성 물질은 금속 물질이거나 절연 물질일 수 있다.
제2실시예에 따른 커패시터 부품(100)
다음으로, 본 발명에 따른 제2실시예에 대해 살펴본다. 단, 이하 설명되는 실시예들은 상기 제1실시예와 비교하여 특징적인 구성요소들을 중심으로 설명하겠으며, 제1실시예와 동일하거나 유사한 구성요소들에 대한 설명은 생략한다.
도 5는 본 발명의 바람직한 제2실시예에 따른 커패시터 부품(100)의 단면도이다.
제2실시예에 따른 커패시터 부품(100)은 양극산화막 바디(140)의 일면에만 제1전극층(110), 유전층(120) 및 제2전극층(130)이 형성된다는 점에서, 양면에 제1전극층(110), 유전층(120) 및 제2전극층(130)이 형성되는 제1실시예의 구성과 차이가 있고 그 나머지 구성은 동일하다.
제3실시예에 따른 커패시터 부품(100)
다음으로, 본 발명에 따른 제3실시예에 대해 살펴본다. 단, 이하 설명되는 실시예들은 상기 제1실시예와 비교하여 특징적인 구성요소들을 중심으로 설명하겠으며, 제1실시예와 동일하거나 유사한 구성요소들에 대한 설명은 생략한다.
도 6은 본 발명의 바람직한 제3실시예에 따른 커패시터 부품(100)의 단면도이다.
제3실시예에 따른 커패시터 부품(100)은 제1상부 기공 전극부(113a)와 제1하부 기공 전극부(113b)가 서로 연결되어 있다는 점에서, 제1상부 기공 전극부(113a)와 제1하부 기공 전극부(113b)가 서로 이격된 제1실시예의 구성과 차이가 있고 그 나머지 구성은 동일하다.
제1상부 전극층(110a)은 양극산화막 바디(140)의 상부 표면에 형성된 제1 상부 표면 전극부(111a)와 기공(P)의 상부 내벽의 일부에 형성된 제1 상부 기공 전극부(113a)를 구비한다. 제1하부 전극층(110b)은 양극산화막 바디(140)의 하부 표면에 형성된 제1 하부 표면 전극부(111b)와 기공(P)의 하부 내벽의 일부에 형성된 제1 하부 기공 전극부(113b)를 구비한다.
유전층(120)은 상부 유전층(120a)과 하부 유전층(120b)을 포함한다. 상부 유전층(120a)은 제1 상부 표면 전극부(111a) 상에 형성된 상부 표면 유전부(121a)와 제1 상부 기공 전극부(113a) 상에 형성된 상부 기공 유전부(123a)를 구비한다. 하부 유전층(120b)은 제1 하부 표면 전극부(111b) 상에 형성된 하부 표면 유전부(121b)와 제1 하부 기공 전극부(113b) 상에 형성된 하부 기공 유전부(123b)를 구비한다.
제2전극층(130)은 제2상부 전극층(130a)과 제2하부 전극층(130b)을 포함한다. 제2상부 전극층(130a)은 상부 표면 유전부(121a) 상에 형성된 제2 상부 표면 전극부(131a)와 상부 기공 유전부(123a) 상에 형성된 제2 상부 기공 전극부(133a)를 구비한다. 제2하부 전극층(130b)은 하부 표면 유전부(121b) 상에 형성된 제2 하부 표면 전극부(131b)와 하부 기공 유전부(123b) 상에 형성된 제2 하부 기공 전극부(133b)를 구비한다.
제1 상부 기공 전극부(113a)와 제1 하부 기공 전극부(113b)는 서로 연결된다. 제1 상부 기공 전극부(113a)와 제1 하부 기공 전극부(113b)는 기공(P)의 내벽을 전체적으로 커버한다.
상부 기공 유전부(123a)와 하부 기공 유전부(123b)는 서로 이격되고, 제2 상부 기공 전극부(133a)와 제2 하부 기공 전극부(133b)는 서로 이격된다.
제4실시예에 따른 커패시터 부품(100)
다음으로, 본 발명에 따른 제4실시예에 대해 살펴본다. 단, 이하 설명되는 실시예들은 상기 제1실시예와 비교하여 특징적인 구성요소들을 중심으로 설명하겠으며, 제1실시예와 동일하거나 유사한 구성요소들에 대한 설명은 생략한다.
도 7은 본 발명의 바람직한 제4실시예에 따른 커패시터 부품(100)의 단면도이다.
제4실시예에 따른 커패시터 부품(100)은 제1상부 기공 전극부(113a)와 제1하부 기공 전극부(113b)가 서로 연결되고, 상부 기공 유전부(123a)와 하부 기공 유전부(123b)가 서로 연결되어 있다는 점에서, 제1상부 기공 전극부(113a)와 제1하부 기공 전극부(113b)가 서로 이격되고, 상부 기공 유전부(123a)와 하부 기공 유전부(123b)가 이격된 제1실시예의 구성과 차이가 있고 그 나머지 구성은 동일하다.
제1상부 전극층(110a)은 양극산화막 바디(140)의 상부 표면에 형성된 제1 상부 표면 전극부(111a)와 기공(P)의 상부 내벽의 일부에 형성된 제1 상부 기공 전극부(113a)를 구비한다. 제1하부 전극층(110b)은 양극산화막 바디(140)의 하부 표면에 형성된 제1 하부 표면 전극부(111b)와 기공(P)의 하부 내벽의 일부에 형성된 제1 하부 기공 전극부(113b)를 구비한다.
유전층(120)은 상부 유전층(120a)과 하부 유전층(120b)을 포함한다. 상부 유전층(120a)은 제1 상부 표면 전극부(111a) 상에 형성된 상부 표면 유전부(121a)와 제1 상부 기공 전극부(113a) 상에 형성된 상부 기공 유전부(123a)를 구비한다. 하부 유전층(120b)은 제1 하부 표면 전극부(111b) 상에 형성된 하부 표면 유전부(121b)와 제1 하부 기공 전극부(113b) 상에 형성된 하부 기공 유전부(123b)를 구비한다.
제2전극층(130)은 제2상부 전극층(130a)과 제2하부 전극층(130b)을 포함한다. 제2상부 전극층(130a)은 상부 표면 유전부(121a) 상에 형성된 제2 상부 표면 전극부(131a)와 상부 기공 유전부(123a) 상에 형성된 제2 상부 기공 전극부(133a)를 구비한다. 제2하부 전극층(130b)은 하부 표면 유전부(121b) 상에 형성된 제2 하부 표면 전극부(131b)와 하부 기공 유전부(123b) 상에 형성된 제2 하부 기공 전극부(133b)를 구비한다.
제1 상부 기공 전극부(113a)와 제1 하부 기공 전극부(113b)는 서로 연결된다. 제1 상부 기공 전극부(113a)와 제1 하부 기공 전극부(113b)는 기공(P)의 내벽을 전체적으로 커버한다.
상부 기공 유전부(123a)와 하부 기공 유전부(123b)는 서로 연결된다. 상부 기공 유전부(123a)와 하부 기공 유전부(123b)는 제1 상부 기공 전극부(113a)와 제1 하부 기공 전극부(113b)를 전체적으로 커버한다.
제2 상부 기공 전극부(133a)와 제2 하부 기공 전극부(133b)는 서로 이격된다.
집적회로 칩 패키지(1000)
도 8은 본 발명의 바람직한 실시예에 따른 커패시터 부품(100)이 내장된 집적회로 칩 패키지(1000)의 단면도이다.
본 발명의 바람직한 실시예에 따른 집적회로 칩 패키지(1000)는 패키지 기판(1300)과, 패키지 기판(1300) 상에 실장된 반도체 칩(1200)과, 반도체 칩(1200)을 보호하는 몰딩부(1100)와, 패키지 기판(1300) 내에 구비되거나 패키지 기판(1300) 상에 구비된 커패시터 부품(100)을 포함한다.
반도체 칩(1200)은 로직 회로를 포함하는 로직 칩일 수 있다. 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다. 다른 예시적인 실시예들에서, 반도체 칩(1200)은 메모리 칩일 수 있다. 메모리 칩은 다양한 형태의 메모리 회로를 포함할 수 있다. 메모리 회로는 DRAM(Dynamic Random access memory), SRAM(static RAM), FRAM(ferromagnetic RAM), PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(resistive RAM), ROM(read only memory), MROM(mask ROM), PROM(programmable ROM), EPROM(erasable ROM), EEPROM(electrically erasable ROM), 또는 이들의 조합으로 이루어질 수 있다.
패키지 기판(1300)은 반도체 칩(1200)에 포함된 복수의 칩 패드(1210)와 전기적으로 연결되도록 구성된 복수의 배선층(1310)과, 복수의 배선층(1310) 중 서로 인접한 복수의 배선층(1310)을 선택적으로 절연하기 위한 절연막(1320)을 포함할 수 있다. 패키지 기판(1300)에 포함된 복수의 배선층(1310)은 Al, Cu, Sn, Ni, Au, Pt, 또는 이들의 합금을 포함할 수 있다. 복수의 외부 접속 부재(1600)가 패키지 기판(1300)에 연결될 수 있다.
패키지 기판(1300)은 커패시터 부품(100)를 포함한다. 커패시터 부품(100)은 반도체 칩(1200)에 포함된 복수의 칩 패드(1210) 중 일부 칩 패드(1210), 또는 패키지 기판(1300)에 포함된 복수의 배선층(1310) 중에서 선택되는 일부 배선층(1310)에 전기적으로 연결 가능하도록 구성될 수 있다. 커패시터 부품(100)는 제1내지 제3실시예에 따른 커패시터 부품(100)과, 이들 로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 커패시터 부품(100) 중에서 선택되는 어느 하나를 포함할 수 있다.
전술한 바와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 또는 변형하여 실시할 수 있다.
[부호의 설명]
100: 커패시터 부품
110: 제1전극층
120 : 유전층
130: 제2전극층
140: 양극산화막 바디

Claims (9)

  1. 다수의 기공을 구비하는 양극산화막 바디;
    상기 바디의 표면에 형성된 제1 표면 전극부 및 상기 기공의 내벽에 형성된 제1기공 전극부를 구비하는 제1전극층;
    상기 제1표면 전극부 상에 형성된 표면 유전부 및 상기 제1기공 전극부 상에 형성된 기공 유전부를 구비하는 유전층; 및
    상기 표면 유전부 상에 형성된 제2 표면 전극부 및 상기 기공 유전부 상에 형성된 제2기공 전극부를 구비하는 제2전극층;을 포함하는 커패시터 부품.
  2. 제1항에 있어서,
    상기 제1기공 전극부는 상기 기공의 내벽의 일부에만 형성되는, 커패시터 부품.
  3. 제1항에 있어서,
    상기 제1기공 전극부는 상기 기공의 내벽의 전체에 형성되는, 커패시터 부품.
  4. 제1항에 있어서,
    상기 기공의 내부에서 상기 기공 유전부의 깊이는 상기 제1기공 전극부의 깊이보다 얕고 상기 제2기공 전극부의 깊이보다는 깊은, 커패시터 부품.
  5. 다수의 기공을 구비하는 양극산화막 바디;
    상기 바디의 상부 표면에 형성된 제1 상부 표면 전극부 및 상기 기공의 상부 내벽의 일부에 형성된 제1 상부 기공 전극부를 구비하는 제1 상부 전극층;
    상기 제1 상부 표면 전극부 상에 형성된 상부 표면 유전부 및 상기 제1 상부 기공 전극부 상에 형성된 상부 기공 유전부를 구비하는 상부 유전층;
    상기 상부 표면 유전부 상에 형성된 제2 상부 표면 전극부 및 상기 상부 기공 유전부 상에 형성된 제2 상부 기공 전극부를 구비하는 제2 상부 전극층;
    상기 바디의 하부 표면에 형성된 제1 하부 표면 전극부 및 상기 기공의 하부 내벽의 일부에 형성된 제1 하부 기공 전극부를 구비하는 제1 하부 전극층;
    상기 제1 하부 표면 전극부 상에 형성된 하부 표면 유전부 및 상기 제1 하부 기공 전극부 상에 형성된 하부 기공 유전부를 구비하는 하부 유전층; 및
    상기 하부 표면 유전부 상에 형성된 제2 하부 표면 전극부 및 상기 하부 기공 유전부 상에 형성된 제2 하부 기공 전극부를 구비하는 제2 하부 전극층;을 포함하는, 커패시터 부품.
  6. 제5항에 있어서,
    상기 제1 상부 기공 전극부와 상기 제1 하부 기공 전극부는 서로 이격되는, 커패시터 부품.
  7. 제5항에 있어서,
    상기 상부 기공 유전부와 상기 하부 기공 유전부는 서로 이격되는, 커패시터 부품.
  8. 제5항에 있어서,
    상기 제2 상부 기공 전극부와 상기 제2 하부 기공 전극부는 서로 이격되는, 커패시터 부품.
  9. 패키지 기판;
    상기 패키지 기판 상에 실장된 반도체 칩;
    상기 반도체 칩을 보호하는 몰딩부; 및
    상기 패키지 기판 내에 구비되거나 상기 패키지 기판 상에 구비된 커패시터 부품을 포함하되,
    상기 커패시터 부품은,
    다수의 기공을 구비하는 양극산화막 바디;
    상기 바디의 표면에 형성된 제1 표면 전극부 및 상기 기공의 내벽에 형성된 제1기공 전극부를 구비하는 제1전극층;
    상기 제1표면 전극부 상에 형성된 표면 유전부 및 상기 제1기공 전극부 상에 형성된 기공 유전부를 구비하는 유전층; 및
    상기 표면 유전부 상에 형성된 제2 표면 전극부 및 상기 기공 유전부 상에 형성된 제2기공 전극부를 구비하는 제2전극층;을 포함하는, 집적회로 칩 패키지.
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