KR20120127460A - 반도체 기판을 갖는 패키지 조립체 - Google Patents

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KR20120127460A
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semiconductor
semiconductor die
die
attached
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쉬안-밍 리우
세해트 수타르드자
알버트 우
추안-쳉 쳉
치엔-추안 웨이
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Abstract

본 개시내용의 실시예는 방법을 제공하는바, 이 방법은, 반도체 물질을 포함하는 반도체 기판을 제공하는 단계와, 상기 반도체 기판 위에 유전체 층을 형성하는 단계와, 상기 유전체 층 위에 상호연결 층을 형성하는 단계와, 상기 반도체 기판에 반도체 다이를 부착하는 단계와, 그리고 상기 상호연결 층에 상기 반도체 다이의 활성면을 전기적으로 연결하는 단계를 포함하며, 상기 상호연결 층은 상기 반도체 다이의 전기적 신호를 라우팅하기 위한 것이다. 다른 실시예들이 설명 및/또는 청구될 수 있다.

Description

반도체 기판을 갖는 패키지 조립체{PACKAGE ASSEMBLY HAVING A SEMICONDUCTOR SUBSTRATE}
관련 출원의 상호 참조
본 발명은 본 명세서와 일치하지 않는 부분이 있다면 이 부분을 제외하고 그 전체 내용이 각종 목적을 위해 본 명세서에 완전히 병합되는, 2010년 1월 18일에 출원된 미국 가특허출원번호 제61/295,925호, 2010년 4월 27일에 출원된 미국 가특허출원번호 제61/328,556호, 2010년 5월 11일에 출원된 미국 가특허출원번호 제61/333,542호, 2010년 5월 21일에 출원된 미국 가특허출원번호 제61/347,156호, 2010년 6월 2일에 출원된 미국 가특허출원번호 제61/350,852호에 대한 우선권을 청구하는 2010년 12월 20일에 출원된 미국 특허출원번호 제12/973,249호에 대한 우선권을 청구한다.
본 발명의 실시예는 집적 회로 분야에 관한 것이며, 보다 상세하게는 패키지 조립체를 위한 반도체 기판의 기술, 구조 및 구성에 관한 것이다.
본 명세서에 제공되는 배경 기술은 본 발명의 상황을 일반적으로 제시하기 위한 것이다. 출원시 종래 기술로서 인정받을 수 없는 기술적 측면뿐만 아니라 본 배경기술 부분에서 설명되는 정도에서 현재 명명된 발명자들의 업적은 본 발명에 대한 종래 기술로서 명시적으로나 암시적으로 인정돼서는 안 된다.
트랜지스터와 같은 집적 회로 디바이스는 크기 규모가 점점 더 작아지는 반도체 다이(die) 위에 형성된다. 반도체 다이의 크기의 축소는 반도체 다이로의 또는 반도체 다이로부터의 전기적 신호를 라우팅하는데 현재 사용되는 종래의 기판 제조 및/또는 패키지 조립체 기술 및 구성에 문제를 야기하고 있다. 예를 들어, 적층 기판 기술은 반도체 다이 위에 형성된 상호연결부(interconnect) 또는 다른 신호 라우팅 특징부(signal-routing feature)의 더 미세한 피치(pitch)에 대응하도록 기판 위에 충분히 작은 특징부를 생성하지 못할 수 있다.
일 실시예에서, 본 개시내용은 방법을 제공하는바, 이 방법은 반도체 물질을 포함하는 반도체 기판을 제공하는 단계, 상기 반도체 기판 위에 유전체 층을 형성하는 단계, 상기 유전체 층 위에 상호연결 층을 형성하는 단계, 상기 반도체 기판에 반도체 다이를 부착하는 단계, 그리고 상기 상호연결 층에 상기 반도체 다이의 활성면을 전기적으로 연결하는 단계를 포함하며, 상기 상호연결 층은 상기 반도체 다이의 전기적 신호를 라우팅하도록 구성된다.
다른 실시예에서, 본 개시내용은 장치를 제공하는바, 이 장치는 반도체 물질을 포함하는 반도체 기판, 상기 반도체 기판 위에 형성된 유전체 층, 상기 유전체 층 위에 형성된 상호연결 층, 그리고 상기 반도체 기판에 부착된 반도체 다이를 포함하며, 상기 반도체 다이의 활성면은 상기 상호연결 층에 전기적으로 연결되고, 상기 상호연결 층은 상기 반도체 다이의 전기적 신호를 라우팅하기 위한 것이다.
본 발명의 실시예는 첨부 도면을 참조하여 이하 상세한 설명에 의해 용이하게 이해될 수 있을 것이다. 설명의 용이함을 위해 동일한 참조 부호는 동일한 구조적 요소를 나타낸다. 본 명세서에 있는 실시예는 예시를 위해 제시된 것일 뿐 첨부 도면의 특징으로 본 발명을 제한하기 위한 것이 아니다.
도 1은 반도체 기판을 사용하는 예시적인 패키지 조립체를 개략적으로 나타낸 도면이다.
도 2a 내지 도 2c는 여러 공정 동작 후의 반도체 기판을 개략적으로 나타낸 도면이다.
도 3a 내지 도 3d는 여러 공정 동작 후의 반도체 기판을 사용하는 패키지 조립체를 개략적으로 나타낸 도면이다.
도 4a 및 도 4b는 여러 공정 동작 후의 도 3b의 패키지 조립체를 개략적으로 나타낸 도면이다.
도 5a 내지 도 5g는 여러 공정 동작 후의 도 3a의 패키지 조립체를 개략적으로 나타낸 도면이다.
도 6 내지 도 11은 반도체 기판을 사용하는 여러 패키지 조립체 구성을 개략적으로 나타낸 도면이다.
도 12는 반도체 기판을 사용하여 패키지 조립체를 제조하는 방법의 공정 흐름도이다.
도 13은 반도체 기판을 사용하여 패키지 조립체를 제조하는 다른 방법의 공정 흐름도이다.
도 14는 반도체 기판을 사용하여 패키지 조립체를 제조하는 또 다른 방법의 공정 흐름도이다.
본 발명의 실시예는 반도체 기판을 사용하는 집적 회로(Integrated Circuit, IC) 패키지 조립체(이하 본 명세서에서 "패키지 조립체"라고 지칭됨)를 위한 기술, 구조 및 구성을 기술한다. 이하 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면이 참조되는 바, 도면에서 동일한 참조 부호는 도면 전체에 걸쳐 동일한 부분을 나타낸다. 다른 실시예들이 사용될 수 있으며 본 발명의 범위를 벗어남이 없이 구조적 또는 논리적 변경이 이루어질 수 있다. 그러므로, 이하 상세한 설명은 본 발명을 제한하려는 의미에서 이루어진 것이 아니고, 그리고 본 실시예의 범위는 첨부되는 특허청구범위와 그 균등물에 의해 한정된다.
본 설명은 위로/아래로, 위에/아래에, 및/또는 상부/하부와 같은 원근법을 기반으로 하는 설명을 사용할 수 있다. 이러한 설명은 단순히 설명을 용이하게 하기 위해 사용된 것일 뿐 본 명세서에 기술된 실시예의 적용을 임의의 특정 배향으로 제한하려는 것이 아니다.
본 개시내용에 있어, 어구 "A/B"는 A 또는 B를 의미한다. 본 개시내용에 있어, 어구 "A 및/또는 B"는 "(A), (B), 또는 (A 및 B)"를 의미한다. 본 개시내용에 있어, 어구 "A, B, 및 C 중 적어도 하나"는 "(A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)"를 의미한다. 본 개시내용에 있어, 어구 "(A)B"는 "(B) 또는 (AB)"를 의미하는바, 즉 A는 선택적 요소이다.
여러 동작은 그 청구하는 바를 이해하는데 가장 유용한 방식으로 복수의 개별 동작으로 설명된다. 그러나, 설명의 순서는 이들 동작이 반드시 이러한 순서에 종속됨을 의미하는 것으로 해석돼서는 안 된다. 특히, 이들 동작은 제시된 순서로 수행되지 않을 수 있다. 기술된 동작은 기술된 실시예와는 다른 순서로 수행될 수 있다. 여러 추가적인 동작이 수행될 수 있으며 그리고/또는 기술된 동작이 추가적 실시예에서 생략될 수도 있다.
본 설명은 어구 "일 실시예에서", "실시예에서", 또는 이와 유사한 용어를 사용하는바, 그 각각은 동일하거나 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 더욱이, 본 발명의 실시예에 대해 사용되고 있는 "포함하는", "구비하는", "갖는" 등의 용어는 동의어다.
도 1은 반도체 기판(102)을 사용하는 예시적인 패키지 조립체(100)를 개략적으로 도시한다. 본 명세서에 사용된 바와 같이, 반도체 기판(102)은 예를 들어, 실리콘(Si)과 같은 반도체 물질을 실질적으로 포함하는 기판 또는 인터포저(interposer)를 말한다. 즉, 반도체 기판을 이루는 대부분의 물질은 반도체 물질이다. 반도체 물질은 결정질 및/또는 비정질 유형의 물질을 포함할 수 있다. 실리콘의 경우, 예를 들어, 실리콘은 단결정 및/또는 폴리실리콘 유형을 포함할 수 있다. 다른 실시예에서, 반도체 기판(102)은 예를 들어, 게르마늄, Ⅲ-Ⅴ족 물질, 또는 Ⅱ-Ⅵ족 물질과 같은 다른 반도체 물질을 포함할 수 있는바, 이들 또한 본 명세서에 기술되는 원리로부터 혜택을 받을 수 있다.
일반적으로, 반도체 기판(102)은 반도체 다이 또는 칩(예를 들어, 하나 이상의 반도체 다이(108)) 위에 IC 구조를 제조하기 위해 사용되는 것과 유사한 기술을 사용하여 제조된다. 예를 들어, 반도체 다이 위에 IC 디바이스를 제조하는데 잘 알려진 패터닝 공정(예를 들어, 리소그래피 및/또는 에칭) 및 증착 공정이 반도체 기판(102) 위에 구조를 형성하기 위해 사용될 수 있다. 반도체 제조 기술을 사용함으로써, 반도체 기판(102)은 적층 기판(예를 들어, 유기 기판)과 같은 다른 유형의 기판보다 더 작은 특징부를 포함할 수 있다. 반도체 기판(102)은, 크기가 계속 감소되고 있는 현재의 반도체 다이에 대해 전기적 신호의 라우팅을 용이하게 할 수 있다. 예를 들어, 일부 실시예에서, 반도체 기판(102)은 반도체 기판(102)과 하나 이상의 반도체 다이(108) 간에 최종 라인 라우팅과 미세 피치의 Si-Si 상호연결을 가능하게 한다.
반도체 기판(102)은 제 1 면(A1)과, 그리고 제 1 면(A1)의 반대쪽에 배치된 제 2 면(A2)을 포함한다. 제 1 면(A1)과 제 2 면(A2)은 일반적으로 본 명세서에 기술되는 여러 구성에 대한 설명을 용이하게 하기 위해 반도체 기판(102)의 대향하는 면을 말하며, 반도체 기판(102)의 특정 구조로의 한정을 위한 것이 아니다.
유전체 층(104)이 반도체 기판(102)의 적어도 제 1 면(A1) 위에 형성되며 또한 반도체 기판(102)의 제 2 면(A2) 위에 형성될 수 있다. 유전체 층(104)은 도시된 바와 같이 반도체 기판(102)의 하나 이상의 표면을 실질적으로 덮기 위해 예를 들어, 실리콘 이산화물(SiO2), 실리콘 질화물(SiN) 또는 실리콘 옥시질화물(SiOxNy)(여기서 x와 y는 적절한 화학양론적 값을 나타냄)과 같은 전기적으로 절연성인 물질을 증착시킴으로써 형성될 수 있다. 다른 실시예에서는, 다른 적절한 전기적으로 절연성인 물질이 사용될 수 있다. 유전체 층(104)이 예를 들어, 물리적 증기 증착(PVD), 화학적 증기 증착(CVD) 및/또는 원자 층 증착(ALD)을 포함하는 증착 기술을 사용하여 형성될 수 있다. 다른 실시예에서는 다른 적절한 증착 기술이 사용될 수 있다.
유전체 층(104)이 반도체 기판(102) 위에 형성되는 특징부에 대해 전기적 절연을 제공할 수 있다. 예를 들어, 유전체 층(104)은 유전체 층(104) 위에 형성된 전기적으로 전도성인 특징부(예를 들어, 하나 이상의 상호연결 층(106))와 반도체 기판(102)의 반도체 물질(예를 들어, 실리콘) 간의 단락을 방지하기 위해 사용될 수 있다. 유전체 층(104)은 반도체 기판(102) 위에 하나 이상의 디바이스(예를 들어, 도 2c의 커패시터(222))의 형성시 게이트 유전체로서 또한 사용될 수 있다.
하나 이상의 상호연결 층(106)이, 유전체 층(104) 위에 형성되어 반도체 기판(102)에 연결된 하나 이상의 반도체 다이(108)로의 그리고/또는 이러한 반도체 다이(108)로부터의 전기적 신호(예를 들어, 입력/출력(I/O) 신호 및/또는 파워/접지 신호와 같은 것)를 라우팅한다. 하나 이상의 상호연결 층(106)은 예를 들어, 금속(예를 들어, 구리 또는 알루미늄) 또는 도핑된 반도체 물질(예를 들어, 도핑된 폴리실리콘)과 같은 전기적으로 전도성인 물질을 증착 및/또는 패터닝함으로써 형성될 수 있다. 다른 실시예에서는, 다른 적절한 전기적으로 전도성인 물질이 사용될 수 있다. 하나 이상의 상호연결 층(106)은 전기적 신호를 라우팅하기 위해 여러 구조(예를 들어, 패드(pad), 랜드(land), 또는 트레이스(trace)와 같은 것)를 포함할 수 있다. 도시되지는 않았지만, 예를 들어 폴리이미드와 같은 전기적으로 절연성인 물질을 포함하는 패시베이션 층(passivation layer)이, 하나 이상의 상호연결 층(106) 위에 증착될 수 있고, 그리고 하나 이상의 상호연결 층(106)에 하나 이상의 반도체 다이(108)를 전기적으로 용이하게 연결하기 위해 패시베이션 층에 개구가 제공되도록 패터닝될 수 있다.
하나 이상의 반도체 다이(108)가, 도시된 바와 같이, 예를 들어, 플립-칩(flip-chip) 구성을 포함하는 임의의 적절한 구성을 사용하여 반도체 기판(102)의 제 1 면(A1)에 부착된다. 다른 실시예에서는, 예를 들어, 와이어 본딩(wire-bonding) 구성과 같은 다른 적절한 다이 부착 구성이 사용될 수 있다.
도시된 실시예에서, 하나 이상의 범프(bump)(110)가 하나 이상의 반도체 다이(108) 위에 형성되고 하나 이상의 상호연결 층(106)에 본딩된다. 하나 이상의 범프(110)는 일반적으로, 하나 이상의 반도체 다이(108)의 전기적 신호를 라우팅하기 위해 예를 들어 솔더(solder) 또는 다른 금속과 같은 전기적으로 전도성인 물질을 포함한다. 다양한 실시예에 따르면, 하나 이상의 범프(110)는 납, 금, 주석, 구리 또는 무연 물질 또는 이들의 조합을 포함한다. 하나 이상의 범프(110)는 구형, 원통형, 직사각형 또는 다른 형상을 포함하는 여러 형상을 가질 수 있고, 예를 들어, 붕괴 제어형 칩 접속(Controlled Collapse Chip Connect)(C4) 공정, 스터드 범핑(stud-bumping) 또는 다른 적절한 범핑 공정과 같은 범핑 공정을 사용하여 형성될 수 있다.
하나 이상의 반도체 다이(108)가 웨이퍼 형태 또는 싱귤레이션 형태(singulated form)에 있는 동안 하나 이상의 범프(110)가 하나 이상의 반도체 다이(108) 위에 형성될 수 있다. 반도체 기판(102)이 웨이퍼 형태 또는 싱귤레이션 형태에 있는 동안 하나 이상의 반도체 다이(108)가 반도체 기판(102)에 부착될 수 있다.
하나 이상의 반도체 다이(108)는 일반적으로 로직 및/또는 메모리에 대한 트랜지스터와 같은 복수의 집적 회로(IC) 디바이스(미도시)가 형성되는 면을 포함하는 활성면(active side)과, 활성면의 반대쪽에 배치된 비활성면(inactive side)을 구비한다. 하나 이상의 반도체 다이(108)의 활성면은 하나 이상의 상호연결 층(106)에 전기적으로 연결된다. 도시된 실시예에서, 하나 이상의 반도체 다이(108)의 활성면은 하나 이상의 범프(110)를 사용하여 하나 이상의 상호연결 층(106)에 연결된다. 다른 실시예에서, 하나 이상의 반도체 다이(108)의 활성면은 예를 들어 하나 이상의 본딩 와이어(예를 들어, 도 9의 하나 이상의 본딩 와이어(934))와 같은 다른 구조를 사용하여 하나 이상의 상호연결 층(106)에 전기적으로 연결된다.
예를 들어, 하나 이상의 솔더 볼(112)이나 범프(예를 들어, 도 5a의 하나 이상의 범프(520))와 같은 하나 이상의 패키지 상호연결 구조가 하나 이상의 반도체 다이(108)의 전기적 신호를 더 라우팅하기 위하여 하나 이상의 상호연결 층(106) 위에 형성될 수 있다. 하나 이상의 패키지 상호연결 구조는 일반적으로 전기적으로 전도성인 물질을 포함한다. 일부 실시예에서, 하나 이상의 패키지 상호연결 구조는 도시된 바와 같이 반도체 기판(102)의 주변 부분에 인접하게 배치되고, 하나 이상의 반도체 다이(108)는 반도체 기판(102)의 중심 부분에 인접하게 배치된다. 하나 이상의 패키지 상호연결 구조는 구형, 평면형, 다각형 또는 이들의 조합을 포함하는 여러 형태로 형성될 수 있다.
다양한 실시예에 따르면, 하나 이상의 반도체 다이(108)와 반도체 기판(102)은 서로 연결되어 패키지 조립체를 형성하게 된다. 패키지 조립체(100)는 하나 이상의 반도체 다이(108)의 전기적 신호를 더 라우팅하기 위해 하나 이상의 패키지 상호연결 구조를 사용하여 모듈이나 인쇄 회로 기판(PCB)(150)(예를 들어, 마더보드)과 같은 다른 전기적 디바이스에 전기적으로 연결될 수 있다. 도시된 바와 같이 하나 이상의 반도체 다이(108)와 인쇄 회로 기판(150) 사이에 갭(gap)을 제공하기 위해 일부 실시예에서 하나 이상의 패키지 상호연결 구조(예를 들어, 하나 이상의 솔더 볼(112))가 크기조절될 수 있다.
도 2a 내지 도 2c는 여러 공정 동작 후의 반도체 기판(102)을 개략적으로 도시한다. 도 2a를 참조하면, 반도체 물질을 포함하는 반도체 기판(102)이 도시된다. 반도체 기판(102)은 예를 들어, 제 1 면(A1)과 제 2 면(A2) 위에 예를 들어 대향하는 평평한 표면들을 포함할 수 있다. 반도체 기판(102)은 예를 들어 단결정 또는 다결정 반도체 물질의 잉곳(ingot)으로부터 절단될 수 있다. 반도체 기판(102)은 도 2a 내지 도 2c를 관련하여 기술된 공정 동안에는 일반적으로 웨이퍼 형태에 있지만 싱귤레이션 형태에 있을 수 있다.
도 2b를 참조하면, 반도체 기판(102)의 적어도 제 1 면(A1) 위에 유전체 층(104)을 형성한 이후의 반도체 기판(102)이 도시된다. 일부 실시예에서, 유전체 층(104)은 제 1 면(A1)에 추가하여 제 2 면(A2) 위에 형성될 수 있다.
도 2c를 참조하면, 반도체 기판(102)의 제 1 면(A1) 위에 배치된 유전체 층(104) 위에 하나 이상의 상호연결 층(106)을 형성한 후의 반도체 기판(102)이 도시된다. 패시베이션 층(미도시)이 하나 이상의 상호연결 층(106) 위에 증착될 수 있고, 그리고 하나 이상의 상호연결 층(106)에 하나 이상의 반도체 다이(예를 들어, 도 1의 하나 이상의 반도체 다이(108))를 전기적으로 연결하기 위한 개구가 제공되도록 패터닝될 수 있다.
다양한 실시예에 따르면, IC 디바이스 및/또는 수동 디바이스를 포함하는 하나 이상의 디바이스가 반도체 기판(102)의 제 1 면(A1) 위에 형성될 수 있다. 예를 들어, 예시적인 커패시터(222) 및 예시적인 정전기 방전(Electro-Static Discharge, ESD) 방지 디바이스(224)가 반도체 기판(102)의 영역(275)에, 도시된 바와 같이, 반도체 기판(102) 위에 형성될 수 있다. 영역(275)의 확대도가 영역(277)에 도시되어 있으며, 여기에 커패시터(222)와 ESD 방지 디바이스(224)가 보다 상세히 도시되어 있다.
커패시터(222)는 예를 들어 하나 이상의 반도체 다이의 파워/접지 신호와 같은 전기적 신호와 관련된 잡음을 감소시키기 위한 디커플링 커패시터(de-coupling capacitor)일 수 있다. 커패시터(222)는 예를 들어, 반도체 기판(102)에 형성된 소스 영역(S)과 드레인 영역(D)을 구비하는 금속 산화물 반도체(MOS) 구조를 포함할 수 있다. 소스 영역(S)과 드레인 영역(D)은 예를 들어 반도체 기판(102)의 반도체 물질의 전기 전도도를 변경시키는 도핑 공정 혹은 주입 공정을 사용함으로써 형성될 수 있다. 일부 실시예에서, 소스 영역(S) 및/또는 드레인 영역(D)에는, P-형 기판에 N-형 접합을 형성하기 위한 도펀트가 주입된다. 다른 실시예에서는, N-형 기판에 P-형 접합이 사용될 수 있다. 다양한 실시예에 따르면, 소스 영역(S)과 드레인 영역(D)은 도 2b의 유전체 층(104)을 형성하기 전에 형성된다. 유전체 층(104)은 MOS 구조에 대해 게이트 유전체로서의 기능을 할 수 있으며, 이 경우 하나 이상의 상호연결 층(106)은 MOS 구조의 게이트 전극으로서의 기능을 한다. 게이트 전극은 예를 들어 도핑된 폴리실리콘이나 금속을 포함할 수 있다. 다른 실시예에서는, 반도체 기판(102)에 커패시터(222)를 형성하기 위해 다른 적절한 기술이 사용될 수 있다.
ESD 방지 디바이스(224)는 예를 들어 정전기 방전을 방지하기 위해 다이오드를 포함할 수 있다. ESD 방지 디바이스(224)는, 일부 실시예에서 P-형 기판일 수 있는 반도체 기판(102)에 N-형 영역을 생성하기 위해 예를 들어, 도핑 공정 혹은 주입 공정에 의해 형성될 수 있다. 다른 실시예에서는, N-형 기판에 P-형 영역이 형성될 수 있다. ESD 방지 디바이스(224)는 예를 들어 MOS 또는 바이폴라 디바이스를 형성하는 것과 관련된 기술을 사용하여 형성될 수 있다. 다양한 실시예에 따르면, ESD 방지 디바이스(224)는 상보형 MOS(Complementary MOS, CMOS), 바이폴라, 과도 전압 억제(Transient Voltage Suppression, TVS) 및/또는 제너 다이오드(Zener diode) 또는 금속 산화물 바리스터(Metal Oxide Varistor, MOV)를 포함한다. 다른 실시예에서, ESD 방지 디바이스(224)는 정전기 방전을 방지하는 다른 적절한 디바이스를 포함할 수 있다.
도 3a 내지 도 3d는 여러 공정 동작 후의 반도체 기판(102)을 사용하는 패키지 조립체를 개략적으로 도시한다. 도 3a를 참조하면, 하나 이상의 반도체 다이(108)를 플립-칩 구성으로 반도체 기판(102)의 제 1 면(A1)에 부착한 후의 패키지 조립체(300A)가 도시된다. 일부 실시예에서, 하나 이상의 범프(110)는 하나 이상의 반도체 다이(108)의 활성면 위에 형성되고, 후속적으로 하나 이상의 상호연결 층(106)에 본딩되어 하나 이상의 반도체 다이(108)의 전기적 신호를 위한 전기적 경로를 제공하게 된다. 반도체 기판(102)이 웨이퍼 형태나 싱귤레이션 형태에 있을 때 하나 이상의 반도체 다이(108)가 반도체 기판(102)에 부착될 수 있다.
도 3b를 참조하면, 하나 이상의 반도체 다이(108)와 반도체 기판(102) 사이의 영역을 실질적으로 충전(fill)하기 위해 언더필 물질(underfill material)(314)을 증착한 후의 패키지 조립체(300B)가 도시된다. 다양한 실시예에 따르면, 언더필 물질(314)은 액체 분사 혹은 주입 공정에 의해 액체 형태로 증착된다. 언더필 물질(314)은 예를 들어, 에폭시 또는 다른 적절한 전기적으로 절연성인 물질을 포함할 수 있다. 언더필 물질(314)은 일반적으로 하나 이상의 반도체 다이(108)와 반도체 기판(102) 사이에 접착력을 증가시키며, 하나 이상의 반도체 범프들 간에 추가적인 전기적 절연을 제공하고, 그리고/또는 습기와 산화로부터 하나 이상의 범프(110)를 보호한다.
도 3c를 참조하면, 하나 이상의 반도체 다이(108)를 실질적으로 밀봉하기 위해 몰딩 화합물(316)을 증착한 후의 패키지 조립체(300C)가 도시된다. 몰딩 화합물(316)은 일반적으로 처리 과정과 관련된 습기, 산화 또는 칩핑(chipping)으로부터 하나 이상의 반도체 다이(108)를 보호한다. 몰딩 화합물(316)은 도시된 바와 같이 언더필 물질(314)과 함께 사용될 수 있는바, 이러한 경우는 몰딩 화합물(316)을 위해 사용되는 물질이 (예를 들어, 하나 이상의 범프(110)의 피치가 작아서) 영역을 용이하게 충전하지 못하는 경우이다. 다양한 실시예에 따르면, 몰딩 화합물(316)은, 몰드(mold)에 고체 형태(예를 들어, 분말)의 수지(예를 들어, 열경화성 수지)를 증착하고 열 및/또는 압력을 가하여 수지를 용융시킴으로써 형성된다. 일부 실시예에서, 몰딩 화합물(316)은 언더필 물질(314)과 동일한 물질이 아니다.
도 3d를 참조하면, 하나 이상의 반도체 다이(108)의 전기적 신호를 더 라우팅하기 위해 상호연결 층(106) 위에 솔더볼(112) 또는 범프와 같은 하나 이상의 패키지 상호연결 구조를 형성한 후의 패키지 조립체(300D)가 도시된다. 예를 들어, 솔더 볼(112)은 하나 이상의 상호연결 층(106)의 접합 패드와 같은 지정된 위치에 인쇄될 수 있거나 전기적으로 도금될 수 있거나 배치될 수 있다. 하나 이상의 패키지 상호연결 구조는 예를 들어 단일 행이나 복수의 행으로 배열될 수 있고 패키지 조립체(300D)의 주변 부분이나 중심 부분을 포함하는 다양한 위치에 형성될 수 있다. 일부 실시예에서, 패키지 조립체(300D)는 최종 패키지 조립체다. 최종 패키지 조립체는 인쇄 회로 기판(예를 들어, 도 1의 인쇄 회로 기판(150))과 같은 다른 컴포넌트 위에 장착되기에 용이한 조립체다.
도 3b 내지 도 3d와 연계되어 기술되는 동작들이 웨이퍼 형태의 반도체 기판(102)에 대해 수행될 때, 반도체 기판(102)은 적절한 싱귤레이션 공정에 의해 더 싱귤레이션된다. 다양한 실시예에 따르면, 반도체 기판(102)은 도 3a, 도 3b, 도 3c 또는 도 3d와 연계하여 기술된 동작 후에 싱귤레이션될 수 있다.
일부 실시예에서, 하나 이상의 패키지 상호연결 구조(예를 들어, 하나 이상의 솔더 볼(112))가 패키지 조립체(300A)의 반도체 기판(102) 위에 형성되어 최종 패키지 조립체를 형성할 수 있다. 패키지 조립체(300A)를 사용하는 최종 패키지 조립체는 언더필 물질 및/또는 몰딩 화합물의 사용과 관련된 비용을 절감할 수 있다. 일부 실시예에서, 반도체 기판(102)은 하나 이상의 반도체 다이(108)의 물질과 실질적으로 동일한 열팽창계수(Coefficient of Thermal Expansion, CTE)를 갖는 물질을 포함한다. 예를 들어, 반도체 기판(102)과 하나 이상의 반도체 다이(108)는 모두 실리콘을 포함할 수 있다. 이러한 경우에, 일반적으로 언더필 물질(314) 및/또는 몰딩 화합물(316)에 의해 완화되는 열 팽창 응력은, 반도체 기판(102)과 하나 이상의 반도체 다이(108)가 동일한 CTE를 갖기 때문에, 감소된다. 따라서, CTE가 반도체 기판(102)과 하나 이상의 반도체 다이(108)에 대해 유사하거나 동일할 때, 언더필 물질(314) 및/또는 몰딩 화합물(316)은 전혀 사용되지 않을 수 있다.
일부 실시예에서, 하나 이상의 패키지 상호연결 구조(예를 들어, 하나 이상의 솔더 볼(112))가 패키지 조립체(300B)의 반도체 기판(102) 위에 형성되어 최종 패키지 조립체가 형성될 수 있다. 언더필 물질(314)을 사용하는 최종 패키지 조립체는 패키지 조립체(300B)의 하나 이상의 범프(110)와 관련된 솔더 조인트(solder joint)와 같은 조인트의 신뢰성을 증가시킬 수 있다.
도 4a 내지 도 4b는 여러 공정 동작 후의 도 3b의 패키지 조립체(300B)를 개략적으로 도시한다. 패키지 조립체(300B)가 이러한 실시예의 원리를 설명하는 하나의 예로서 사용되고 있지만, 이 원리는 예를 들어 패키지 조립체(300A)를 포함하는 본 명세서에서 기술되는 다른 패키지 조립체에도 적절히 적용될 수 있다.
도 4a를 참조하면, 도시된 바와 같이, 하나 이상의 상호연결 층(106) 위에 하나 이상의 패키지 상호연결 구조(예를 들어, 솔더 볼(112))의 형성, 그리고 하나 이상의 반도체 다이(108)의 비활성면 위에 하나 이상의 열 발산 구조(예를 들어, 솔더 볼(418))의 형성 이후의 패키지 조립체(400A)가 도시된다. 다른 실시예에서, 하나 이상의 패키지 상호연결 구조와 하나 이상의 열 발산 구조는 예를 들어 범프와 같은 다른 유형의 구조를 포함할 수 있다. 하나 이상의 열 발산 구조는 일반적으로 열 발산을 위한 열적 경로를 제공하기 위해 예를 들어 금속과 같은 열 전도성 물질을 포함한다. 하나 이상의 패키지 상호연결 구조와 하나 이상의 열 발산 구조는, 실질적으로 동일 평면 상에 있는 각각의 표면을 갖도록 크기조절될 수 있다. 예를 들어, 솔더 볼(112)과 솔더 볼(418)은, 인쇄 회로 기판(예를 들어, 도 4b의 인쇄 회로 기판(150))과 같은 실질적으로 평평한 표면으로의 용이한 연결을 위해, 실질적으로 동일 평면(419)에 있는 표면을 갖도록 크기조절될 수 있다. 일부 실시예에서, 솔더 볼(112)의 크기는 도시된 바와 같이 솔더 볼(418)의 크기보다 더 크다.
도 4a와 연계되어 기술된 동작은 반도체 기판(102)이 웨이퍼 형태 또는 싱귤레이션 형태에 있을 때 수행될 수 있다. 만약 웨이퍼 형태에 있다면, 반도체 기판(102)은 인쇄 회로 기판 위에 패키지 조립체(400A)를 장착하기 전에 싱귤레이션된다.
도 4b를 참조하면, 하나 이상의 패키지 상호연결 구조(예를 들어, 하나 이상의 솔더 볼(112))와 하나 이상의 열 발산 구조(예를 들어 하나 이상의 솔더 볼(418))를 인쇄 회로 기판(150)에 부착한 후의 패키지 조립체(400B)가 도시된다. 다양한 실시예에 따르면, 패키지 조립체(400B)는 표면 실장 기술(Surface Mount Technology, SMT)을 사용하여 인쇄 회로 기판(150) 위에 장착된다.
도 5a 내지 도 5g는 여러 공정 동작 후 도 3a의 패키지 조립체(300A)를 개략적으로 도시한다. 패키지 조립체(300A)가 이러한 실시예의 원리를 설명하는 하나의 예로서 사용되고 있지만, 이 원리는 본 명세서에 기술되는 다른 패키지 조립체에도 적절히 적용될 수 있다.
도 5a를 참조하면, 하나 이상의 상호연결 층(106) 위에 하나 이상의 패키지 상호연결 구조(예를 들어, 하나 이상의 범프(520))를 형성한 후의 패키지 조립체(500A)가 도시된다. 하나 이상의 범프(520)가 예를 들어, 반도체 기판(102)의 하나 이상의 상호연결 층(106) 위에 하나 이상의 범프(520)를 인쇄하거나 도금하거나 배치함으로써 형성될 수 있다. 하나 이상의 범프(520)는 원형 형상을 형성하도록 리플로우(reflow)될 수 있으나, 그 형상이 이러한 원형 형상으로만 한정되는 것은 아니다. 다른 실시예에서, 하나 이상의 범프(520)는 평평한 형상과 같은 다른 형상을 가질 수 있다. 하나 이상의 범프(520)는 예를 들어, 납, 금, 주석, 구리, 혹은 무연 물질 또는 이들의 조합과 같은 임의의 적절한 전기적으로 전도성인 물질을 사용하여 형성될 수 있다.
하나 이상의 패키지 상호연결 구조는 도 5a에 도시된 하나 이상의 범프(520)와는 다른 유형의 구조를 포함할 수 있다. 예를 들어, 다른 실시예에서, 하나 이상의 패키지 상호연결 구조는 솔더 볼(예를 들어, 도 1의 솔더 볼(112))을 포함할 수 있다.
도 5b를 참조하면, 하나 이상의 반도체 다이(108)와 반도체 기판(102) 사이의 영역을 실질적으로 충전하기 위해 몰딩 화합물(316)을 증착한 후의 패키지 조립체(500B)가 도시된다. 몰딩 화합물(316)로 이러한 영역을 충전하는 것은 반도체 기판(102)의 제조와 관련된 비용 및 공정 단계를 절감할 수 있다. 일반적으로, 언더필 물질(예를 들어, 도 3c의 언더필 물질(314))은 몰딩 화합물(316)보다 더 비싸다.
몰딩 화합물(316)은 하나 이상의 반도체 다이(108)를 실질적으로 밀봉하기 위해 더 증착된다. 일부 실시예에서, 몰딩 화합물(316)은 웨이퍼 형태 또는 싱귤레이션 형태에 있을 수 있는 반도체 기판(102)의 제 1 면(A1) 위의 표면을 실질적으로 덮도록 증착된다. 반도체 기판(102)이 웨이퍼 형태에 있다면, 몰딩 화합물(316)은 반도체 기판(102)의 제 1 면(A1)과 대응하는 웨이퍼의 전체 표면을 오버몰딩(overmolding)하도록 증착될 수 있다. 증착된 몰딩 화합물(316)은 응력/휨 제어(stress/warpage control)를 위해 더 작은 블록이나 영역으로 더 분할될 수 있다. 예를 들어, 몰딩 화합물(316)의 일부분은 잘 알려진 에칭 및/또는 리소그래피 공정을 사용하여 패터닝될 수 있거나 웨이퍼 상의 각각의 반도체 기판 유닛의 주변 에지(peripheral edge)에서 제거될 수 있다.
도 5c를 참조하면, 몰딩 화합물(316)에 하나 이상의 개구(526)를 형성한 후의 패키지 조립체(500C)가 도시된다. 다양한 실시예에 따르면, 하나 이상의 개구(526)가, 하나 이상의 패키지 상호연결 구조(예를 들어, 하나 이상의 범프(520))를 노출시키도록 형성된다. 하나 이상의 개구(526)는 레이저 식각이나 에칭 공정을 사용하여 형성될 수 있다. 이들 실시예에서, 하나 이상의 패키지 상호연결 구조는 하나 이상의 개구(526)의 형성 동안 에칭 정지 혹은 레이저 정지 물질을 제공한다.
도 5d를 참조하면, 하나 이상의 개구(예를 들어, 도 5c의 하나 이상의 개구(526))를 실질적으로 충전하기 위해 전기적으로 전도성인 물질(예를 들어, 하나 이상의 솔더 볼(112))을 증착한 후의 패키지 조립체(500D)가 도시된다. 도시된 실시예에서, 하나 이상의 솔더 볼(112)은 하나 이상의 상호연결 층(106)에 전기적으로 연결된 하나 이상의 범프(520)에 전기적으로 연결된다. 하나 이상의 솔더볼(112)은 예를 들어 패키지 조립체(500D)에 대해 패키지 상호연결 구조를 제공하기 위해 배치 및 리플로우될 수 있다. 즉, 패키지 상호연결 구조는 도시된 바와 같이 연결된 하나 이상의 솔더 볼(112)과 하나 이상의 범프(520)를 포함할 수 있다.
다른 실시예에서, 하나 이상의 솔더 볼(112)은 하나 이상의 상호연결 층(106) 위에 직접 형성된다. 즉, 일부 실시예에서, 하나 이상의 범프(520)는 전혀 형성되지 않으며, 하나 이상의 솔더 볼(112)이 하나 이상의 개구를 통해 하나 이상의 상호연결 층(106)에 직접 본딩된다.
하나 이상의 범프(520)가 도시된 바와 같이 하나 이상의 솔더 볼(112)과 함께 사용될 때, 하나 이상의 솔더 볼(112)은 하나 이상의 범프(520)를 사용하지 않는 패키지 조립체에서 사용되는 솔더 볼보다 더 작을 수 있다. 하나 이상의 범프(520)에 의해 제공되는 추가적인 높이로 인해 더 작은 크기의 하나 이상의 솔더 볼(112)의 사용이 용이하게 되는바, 이는 하나 이상의 개구를 충전하는데 더 적은 솔더 볼 물질이 필요하기 때문이다.
하나 이상의 솔더 볼(112)은 하나 이상의 반도체 다이(108)의 전기적 신호를 더 라우팅하도록 구성된 여러 행의 솔더 볼을 포함할 수 있다. 패키지 상호연결 구조는 다른 유형의 구조를 포함할 수 있다. 예를 들어, 일부 실시예에서, 하나 이상의 반도체 다이(108)의 전기적 신호를 라우팅하기 위해, 하나 이상의 포스트 구조(post structure)가 하나 이상의 개구에 형성된다.
일부 실시예에서, 패키지 상호연결 구조(예를 들어, 하나 이상의 솔더 볼(112))가 인쇄 회로 기판(예를 들어, 도 1의 인쇄 회로 기판(150))에 부착된다. 다양한 실시예에 따르면, 패키지 조립체(500D)는 최종 패키지 조립체다.
일부 실시예에서, 반도체 기판(102)은 웨이퍼 형태에 있고 웨이퍼의 배면(예를 들어, 반도체 기판(102)의 제 2 면(A2))은 더 작은 패키지 조립체를 제공하기 위해 더 얇아진다. 예를 들어 그라인딩(grinding) 또는 에칭과 같은 잘 알려진 기계적 및/또는 화학적 웨이퍼 박화 공정(thinning process)을 사용하여 웨이퍼의 배면으로부터 물질이 제거될 수 있다.
도 5e를 참조하면, 반도체 기판(102)의 제 2 면(A2)을 실질적으로 덮기 위해 몰딩 화합물(316)을 형성한 후의 패키지 조립체(500E)가 도시된다. 제 2 면(A2) 위에 배치된 몰딩 화합물(316)은 예를 들어 반도체 기판(102)의 제 1 면(A1) 위에 배치된 몰딩 화합물(316)과 관련된 응력을 상쇄시켜, 패키지 조립체(500E)에 대한 응력 및/또는 휨을 감소시키기 위해 사용될 수 있다. 일부 실시예에서, 몰딩 화합물(316)은 반도체 기판(102)이 웨이퍼 형태에 있을 때 싱귤레이션 전에 반도체 기판(102)의 제 2 면(A2) 위에 증착된다. 일부 실시예에서, 패키지 조립체(500E)는 최종 패키지 조립체다.
도 5f를 참조하면, 패키지 조립체(500F)가 도시되는바, 이 경우 일부 실시예에서, 몰딩 화합물(316)은 반도체 기판(102)의 제 1 면(A1) 위에 하나 이상의 반도체 다이(108)의 비활성면과 실질적으로 동일한 평면에 있거나 혹은 이보다 더 낮은 표면을 갖도록 형성된다. 일 실시예에서, 패키지 조립체(500F)는 하나 이상의 반도체 다이(108)를 노출시키기 위해 도 5b의 패키지 조립체(500B)의 몰딩 화합물(316)의 물질을 제거함으로써 형성된다. 이러한 물질 제거는 예를 들어 연마 공정(polishing process)에 의해 수행될 수 있다. 다른 실시예에서, 패키지 조립체(500F)의 몰딩 화합물(316)은, 하나 이상의 반도체 다이(108)의 비활성면과 실질적으로 동일한 표면에 있거나 혹은 이보다 더 낮은 몰딩 화합물(316)의 표면을 제공하도록 구성된 몰드를 사용하여 형성된다. 일부 실시예에서, 패키지 조립체(500F)는 최종 패키지 조립체다.
도 5g를 참조하면, 도시된 바와 같이 하나 이상의 반도체 다이(108)의 비활성면 위에 하나 이상의 열 발산 구조(예를 들어, 솔더 볼(518))를 형성한 후의 패키지 조립체(500G)가 도시된다. 하나 이상의 열 발산 구조는 일반적으로 열 발산을 위한 열적 경로를 제공하는 예를 들어 금속(예를 들어, 솔더)과 같은 열 전도성 물질을 포함한다. 하나 이상의 패키지 상호연결 구조(예를 들어, 하나 이상의 솔더 볼(112)) 및 하나 이상의 열 발산 구조(예를 들어, 솔더 볼(518))는, 보이는 바와 같이, 실질적으로 동일 평면에 있는 표면을 갖도록 크기조절될 수 있다. 예를 들어, 솔더 볼(112) 및 솔더 볼(518)은 인쇄 회로 기판(예를 들어, 도 4b의 인쇄 회로 기판(150))과 같은 실질적으로 평평한 표면으로의 용이한 연결을 위해, 실질적으로 동일 평면(519)에 있는 표면을 갖도록 크기조절될 수 있다. 일부 실시예에서, 솔더 볼(112)의 크기는, 도시된 바와 같이, 솔더 볼(518)의 크기보다 더 크다. 다른 실시예에서, 솔더 볼(112, 518)은 동일 평면(519)에 있지 않은 표면을 갖도록 형성될 수 있다.
하나 이상의 솔더 볼(518)은, 하나 이상의 반도체 다이(108)의 비활성면을 노출시키기 위해, 예를 들어 도 5b의 패키지 조립체(500B) 또는 도 5d의 패키지 조립체(500D)의 몰딩 화합물(316)에 하나 이상의 개구를 형성함으로써 형성될 수 있다. 하나 이상의 개구는 레이저 식각이나 에칭 공정을 사용하여 형성될 수 있다. 하나 이상의 반도체 다이(108)의 비활성면은 레이저 정지 또는 에칭 정지 물질로서의 기능을 할 수 있다. 하나 이상의 개구를 형성한 후에, 하나 이상의 솔더 볼(518)이, 하나 이상의 반도체 다이(108) 위의 하나 이상의 개구를 실질적으로 충전하도록 증착될 수 있다. 일부 실시예에서, 패키지 조립체(500G)는 최종 패키지 조립체다.
도 6 내지 도 11은 반도체 기판(102)을 사용하는 여러 패키지 조립체 구성을 개략적으로 도시한다. 도 6을 참조하면, 반도체 기판(102)의 제 2 면(A2) 위에 몰딩 화합물(316)을 형성한 후의 패키지 조립체(600)가 도시된다. 몰딩 화합물(316)은 반도체 기판(102)의 제 2 면(A2)을 실질적으로 덮도록 증착될 수 있다. 몰딩 화합물(316)은 반도체 기판(102)을 보호하거나 강화하도록 형성될 수 있다. 예를 들어, 몰딩 화합물(316)은, 본 명세서에 기술된 패키지 조립 동작 동안 반도체 기판(102)의 처리시 발생할 수 있는 칩핑이나 다른 손상으로부터 반도체 기판(102)을 보호하기 위해, 반도체 기판(102)에 하나 이상의 반도체 다이(108)를 부착하기 전에 형성될 수 있다. 일부 실시예에서, 몰딩 화합물(316)은 반도체 기판(102)이, 싱귤레이션되기 전 웨이퍼 형태에 있을 때, 반도체 기판(102)의 제 2 면(A2) 위에 증착된다.
도 7을 참조하면, 반도체 기판(102)의 제 2 면(A2)에 히트 스프레더(heat spreader)(730)를 부착한 후의 패키지 조립체(700)가 도시된다. 히트 스프레더(730)는, 금속 판과 같은, 열 제거를 용이하게 하는 구조를 포함한다. 히트 스프레더(730)는 열 전도성 접착제를 사용하여 반도체 기판(102)의 제 2 면(A2)에 열적으로 연결될 수 있다. 히트 스프레더(730)는 반도체 기판(102)이 웨이퍼 형태 혹은 싱귤레이션 형태에 있을 때 부착될 수 있다. 다른 실시예에서, 히트 스프레더(703)는 하나 이상의 상호연결 층(106)을 형성하는데 사용된 것과 유사한 증착 공정을 사용하여 형성될 수 있다.
도 8을 참조하면, 개선된 열 발산을 위해 표면적을 증가시키기 위해 반도체 기판(102)의 제 2 면(A2)으로부터 반도체 물질의 일부분을 제거한 후의 패키지 조립체(800)가 도시된다. 다양한 실시예에 따르면, 홀이나 채널과 같은 하나 이상의 리세스 영역(832)이 반도체 기판(102)의 제 2 면(A2) 위의 표면에 형성된다. 하나 이상의 리세스 영역(832)이 예를 들어 에칭 공정을 포함하는 임의의 적절한 기술에 따라 형성될 수 있다. 하나 이상의 리세스 영역(832)의 프로파일은 다른 실시예에서 도시된 형성과는 다른 형상을 가질 수 있다. 금속 층과 같은 열 전도성 층(미도시)이, 열 발산을 증가시키기 위해, 하나 이상의 리세스 영역(832)을 갖는 표면 위에 증착될 수 있다.
도 9a를 참조하면, 패키지 조립체(900A)가, 와이어 본딩 구성으로 반도체 기판(102)에 부착된 하나 이상의 반도체 다이(108)를 포함한다. 하나 이상의 반도체 다이(108)의 비활성면이 접착제를 사용하여 반도체 기판(102)의 제 1 면(A1)에 부착되고, 상기 하나 이상의 반도체 다이의 활성면이 하나 이상의 본딩 와이어(934)를 사용하여 하나 이상의 상호연결 층(106)에 전기적으로 연결된다. 접착제는 에폭시와 같은 임의의 적절한 다이 부착 물질을 포함할 수 있다. 하나 이상의 본딩 와이어(934)는 일반적으로 하나 이상의 반도체 다이(108)의 전기적 신호를 라우팅하기 위해 금속과 같은 전기적으로 전도성인 물질을 포함한다. 하나 이상의 본딩 와이어(934)는 예를 들어 볼 본딩(ball-bonding) 또는 웨지 본딩(wedge-bonding) 공정을 사용하여 형성될 수 있다.
일 실시예에서, 본딩 와이어(934a)는 도시된 바와 같이 제 2 반도체 다이의 활성면에 제 1 반도체 다이의 활성면을 전기적으로 연결하도록 형성된다. 하나 이상의 본딩 와이어(934)는 제 1 반도체 다이와 제 2 반도체 다이 사이에 배치된 하나 이상의 상호연결 층(106)에 반도체 다이의 활성면을 전기적으로 연결하는 본딩 와이어(934b)를 더 포함할 수 있다. 몰딩 화합물(316)은 도시된 바와 같이 하나 이상의 반도체 다이(108)와 하나 이상의 본딩 와이어(934)를 실질적으로 밀봉하도록 형성된다.
도 9b는 도 9a에 도시된 바와 같이 패키지 조립체(900A)와 유사한 패키지 조립체(900B)를 도시한다. 패키지 조립체(900B)에서, 전도성 물질로 충전되는 관통 실리콘 비아(through-silicon via)와 같은 비아(938)는, 반도체 다이(108)로부터 외부 컴포넌트로의 전기적 연결을 제공하는데 사용된다. 이들 비아(938)는 파워 및 접지 연결을 제공하기 위해 사용될 수 있다.
도 10a를 참조하면, 패키지 조립체(1000A)는, 플립-칩과 와이어 본딩의 혼합 구성으로 반도체 기판(102)에 부착된 하나 이상의 반도체 다이(108A, 108B)를 포함한다. 예를 들어, 하나 이상의 반도체 다이(108A, 108B) 중 제 1 반도체 다이는 하나 이상의 범프(110)를 사용하여 플립-칩 구성으로 반도체 기판(102)에 부착되고, 하나 이상의 반도체 다이(108A, 108B) 중 제 2 반도체 다이는 하나 이상의 본딩 와이어(934)를 사용하여 와이어 본딩 구성으로 반도체 기판(102)에 부착된다. 몰딩 화합물(316)은 도시된 바와 같이 하나 이상의 반도체 다이(108A, 108B)와 하나 이상의 본딩 와이어(934)를 실질적으로 밀봉하도록 형성된다.
도 10b는 도 10a에 도시된 바와 같이 패키지 조립체(1000A)와 유사한 패키지 조립체(1000B)를 도시한다. 패키지 조립체(1000B)에서, 전도성 물질로 충전되는 관통 실리콘 비아와 같은 비아(938)는, 반도체 다이(108B)로부터 외부 컴포넌트로의 전기적 연결을 제공하는데 사용된다. 이들 비아(938)는 파워 및 접지 연결을 제공하기 위해 사용될 수 있다.
도 11을 참조하면, 패키지 조립체(1100)는, 플립-칩과 와이어 본딩의 적층 구성으로 반도체 기판(102)에 부착된 하나 이상의 반도체 다이(108)를 포함한다. 하나 이상의 반도체 다이(108) 중 제 1 반도체 다이는 플립-칩 구성으로 반도체 기판(102)에 부착된다. 제 1 반도체 다이의 활성면은 도시된 바와 같이 하나 이상의 범프(110)를 사용하여 하나 이상의 상호연결 층(106)에 전기적으로 연결된다. 하나 이상의 반도체 다이(108) 중 제 2 반도체 다이의 비활성면은 도시된 바와 같이 접착제(936)를 사용하여 제 1 반도체 다이에 부착된다. 일부 실시예에서, 더미 실리콘(dummy silicon)과 같은 스페이서(spacer)(미도시)가 제 1 반도체 다이와 제 2 반도체 다이 사이에 위치될 수 있다. 제 2 반도체 다이의 활성면은 하나 이상의 본딩 와이어(934)를 사용하여 하나 이상의 상호연결 층(106)에 전기적으로 연결된다. 다른 실시예에서, 전도성 물질로 충전되는 관통 실리콘 비아와 같은 비아(미도시)는, 몰딩 화합물(316)을 통해 제 2 반도체 다이의 활성면을 외부 컴포넌트에 연결하는데 사용될 수 있다. 비아들은 파워와 및 접지 연결을 제공하기 위해 사용될 수 있다.
일부 실시예에서, 제 2 반도체 다이의 활성면은, 제 1 반도체 다이의 비활성면에 제 2 반도체 다이의 활성면을 전기적으로 연결하기 위해 본딩 와이어(934c)를 사용함으로써, 그리고 하나 이상의 상호연결 층(106)에 제 1 본딩 와이어(934c)를 전기적으로 연결하기 위해 본딩 와이어(934d)를 사용함으로써, 하나 이상의 상호연결 층(106)에 전기적으로 연결된다. 몰딩 화합물(316)은 도시된 바와 같이 하나 이상의 반도체 다이(108)와 하나 이상의 본딩 와이어(934)를 실질적으로 밀봉하도록 형성된다. 도시되지는 않았으나, 다른 실시예에서, 하나 이상의 반도체 다이(108)의 하부 반도체 다이는 와이어 본딩 구성으로 반도체 기판(102)에 연결될 수 있고, 하나 이상의 반도체 다이(108)의 상부 반도체 다이는 플립-칩 구성으로 하부 반도체 다이에 연결될 수 있다.
도 6 내지 도 11과 연계하여 설명된 기술 및 구성은 본 명세서에서 설명되는 다른 실시예와 적절히 결합될 수 있다. 예를 들어, 일부 실시예에서, 도 6 내지 도 8의 패키지 조립체에 대해 설명된 기술 및 구성은 도 1, 도 3a 내지 도 3d, 도 4a 내지 도 4b, 도 5a 내지 도 5g 또는 도 9 내지 도 11의 패키지 조립체에 대해서도 수행될 수 있다. 일부 실시예에서, 도 9 내지 도 11의 패키지 조립체에 대해 설명된 기술 및 구성은 예를 들어 도 1, 도 3a 내지 도 3d, 도 4a 내지 도 4b, 도 5a 내지 도 5g 또는 도 6 내지 도 8의 패키지 조립체에 대해서도 수행될 수 있다. 본 명세서에 설명되는 기술 및 구성의 다른 적절한 조합이 다른 실시예에서 사용될 수 있다.
도 12는 반도체 기판(예를 들어, 도 1의 반도체 기판(102))을 사용하여 패키지 조립체(예를 들어, 도 1의 패키지 조립체(100))를 제조하는 방법(1200)의 공정 흐름도이다. 단계(1202)에서, 방법(1200)은 반도체 물질을 포함하는 반도체 기판을 제공하는 단계를 포함한다. 반도체 기판은 일반적으로 제 1 면(예를 들어, 도 2의 제 1 면(A1))과, 제 1 면의 반대쪽에 배치된 제 2 면(예를 들어, 도 2a의 제 2 면(A2))을 갖는다. 일부 실시예에서, 하나 이상의 디바이스가 반도체 다이를 반도체 기판에 부착하기 전에 반도체 기판의 제 1 면(예를 들어, 도 1의 제 1 면(A1)) 위에 형성된다. 예를 들어, 커패시터(예를 들어, 도 2c의 커패시터(222)) 또는 ESD 방지 디바이스(예를 들어, 도 2c의 ESD 방지 디바이스(224))가 반도체 기판의 제 1 면 위에 형성될 수 있다. 하나 이상의 디바이스가, 도 2c와 연계하여 설명된 기술 그리고 방법(1200)의 단계(1204) 및 단계(1206)와 연계하여 더 설명되는 기술을 사용하여 형성될 수 있다.
단계(1204)에서, 방법(1200)은 반도체 기판의 적어도 하나의 면(예를 들어, 제 1 면(A1)) 위에 유전체 층(예를 들어, 도 1의 유전체 층(104))을 형성하는 단계를 더 포함한다. 유전체 층은 일부 실시예에서 반도체 기판의 반대쪽 면(예를 들어, 제 2 면(A2))에 더 형성될 수 있다.
유전체 층(104)은 도시된 바와 같이 반도체 기판(102)의 하나 이상의 표면을 실질적으로 덮기 위해 예를 들어 실리콘 이산화물(SiO2), 실리콘 질화물(SiN) 또는 실리콘 옥시질화물(SiOxNy)과 같은 전기적으로 절연성인 물질을 증착함으로써 형성될 수 있다. 다른 실시예에서, 다른 적절히 전기적으로 절연성인 물질이 사용될 수 있다.
유전체 층(104)이 예를 들어, 물리적 증기 증착(PVD), 화학적 증기 증착(CVD) 및/또는 원자층 증착(ALD)을 포함하는 적절한 증착 기술을 사용함으로써 형성될 수 있다. 다른 실시예에서, 다른 적절한 증착 기술이 사용될 수 있다. 유전체 층(104)은 반도체 기판(102) 위에 하나 이상의 디바이스(예를 들어, 도 2c의 커패시터(222) 또는 ESD 방지 디바이스(224))를 형성할 때 유전체(예를 들어, 게이트 유전체)로서 사용될 수 있다.
단계(1206)에서, 방법(1200)은 반도체 기판의 제 1 면 상의 유전체 층 위에 하나 이상의 상호연결 층(예를 들어, 도 1의 하나 이상의 상호연결 층(106))을 형성하는 단계를 더 포함한다. 하나 이상의 상호연결 층은, 하나 이상의 반도체 다이(예를 들어, 도 1의 하나 이상의 반도체 다이(108))로의 및/또는 하나 이상의 반도체 다이로부터의, 예를 들어, 입력/출력(I/O) 신호 및/또는 파워/접지 신호와 같은 전기적 신호를 라우팅하는데 사용될 수 있다.
하나 이상의 상호연결 층은 예를 들어, 금속(예를 들어, 구리 또는 알루미늄)과 같은 전기적으로 전도성인 물질 또는 도핑된 반도체 물질(예를 들어, 도핑된 폴리실리콘)을 증착 및/또는 패터닝함으로써 형성될 수 있다. 다른 실시예에서, 다른 적절한 전기적으로 전도성인 물질이 사용될 수 있다.
하나 이상의 상호연결 층은, 예를 들어, 패드, 랜드 또는 트레이스와 같은, 전기적 신호를 라우팅하기 위한 여러 구조를 포함할 수 있다. 예를 들어, 폴리이미드와 같은 전기적으로 절연성인 물질을 포함하는 패시베이션 층이 하나 이상의 상호연결 층에 증착될 수 있고 그리고 하나 이상의 상호연결 층에 하나 이상의 반도체 다이를 전기적으로 용이하게 연결하기 위해 패시베이션 층에 개구가 제공되도록 패터닝될 수 있다.
하나 이상의 상호연결 층은 반도체 기판 위에 하나 이상의 디바이스를 형성할 때 전극 물질로 사용될 수 있다. 예를 들어, 전극 물질은 하나 이상의 디바이스에 대한 게이트 전극으로서의 역할을 할 수 있다.
단계(1208)에서, 방법(1200)은 반도체 기판에 반도체 다이(예를 들어, 도 1의 하나 이상의 반도체 다이(108))를 부착하는 단계를 더 포함한다. 본 명세서에서 설명된 바와 같이, 하나 이상의 반도체 다이는 다양한 구성으로 반도체 기판의 제 1 면에 부착될 수 있다.
일 실시예에서, 반도체 다이는 (예를 들어, 도 1의 패키지 조립체(100)에 도시된 바와 같이) 플립-칩 구성으로 반도체 기판의 제 1 면에 부착된다. 플립-칩 구성에서, 반도체 다이의 활성면은 일반적으로 하나 이상의 범프(예를 들어, 도 1의 하나 이상의 범프(110))를 사용하여 반도체 기판의 제 1 면에 부착된다.
다른 실시예에서, 반도체 다이는 (예를 들어, 도 9의 패키지 조립체(900)에 도시된 바와 같이) 와이어 본딩 구성으로 반도체 기판의 제 1 면에 부착된다. 와이어 본딩 구성에서, 반도체 다이의 비활성면은 접착제를 사용하여 반도체의 제 1 면에 부착된다.
또 다른 실시예에서, (예를 들어, 도 10의 패키지 조립체(1000)에 도시된 바와 같이) 반도체 다이는 플립-칩 구성으로 반도체 기판에 부착되고, 다른 반도체 다이는 와이어 본딩 구성으로 반도체 기판에 부착된다. 또 다른 실시예에서, (도 11의 패키지 조립체(1100)에 도시된 바와 같이) 반도체 다이의 활성면은 플립-칩 구성으로 반도체 기판의 제 1 면에 부착되고, 다른 반도체 다이의 비활성면은 접착제를 사용하여 반도체 다이에 부착된다.
단계(1210)에서, 방법(1200)은 하나 이상의 상호연결 층에 반도체 다이의 활성면을 전기적으로 연결하는 단계를 더 포함한다. 일 실시예에서, 반도체 다이의 활성면은 하나 이상의 범프를 사용하여 하나 이상의 상호연결 층에 전기적으로 연결된다. 다른 실시예에서, 반도체 다이의 활성면은 하나 이상의 본딩 와이어(예를 들어, 도 9의 하나 이상의 본딩 와이어(934))를 사용하여 하나 이상의 상호연결 층에 전기적으로 연결된다. 이들 기술의 조합이 다른 실시예에서 사용될 수 있다.
단계(1212)에서, 방법(1200)은 언더필 물질(예를 들어, 도 3b의 언더필 물질(314)) 및/또는 몰딩 화합물(예를 들어, 도 3c, 도 5b 또는 도 9의 몰딩 화합물(316))을 증착하는 단계를 더 포함한다. 언더필 물질은 일반적으로 반도체 다이와 반도체 기판 사이의 영역을 실질적으로 충전하도록 증착된다. 다양한 실시예에 따르면, 언더필 물질은 액체 분사 혹은 주입 공정에 의해 액체 형태로 증착된다. 언더필 물질은 예를 들어 에폭시 또는 다른 적절한 전기적으로 절연성인 물질을 포함할 수 있다.
몰딩 화합물은 일반적으로 반도체 다이를 실질적으로 밀봉하도록 증착된다. 와이어 본딩 구성에서, 몰딩 화합물은 하나 이상의 본딩 와이어를 실질적으로 밀봉하도록 증착된다. 다양한 실시예에 따르면, 몰딩 화합물은, 몰드에 고체 형태(예를 들어, 분말)의 수지(예를 들어, 열경화성 수지)를 증착하고 열 및/또는 압력을 가하여 수지를 용융시킴으로써 형성된다. 일부 실시예에서, 몰딩 화합물은 언더필 물질과 동일한 물질이 아니다.
플립-칩 구성에서, 몰딩 화합물은 (예를 들어, 도 3c에 도시된 바와 같이) 언더필 물질과 함께 사용될 수 있다. 플립-칩 구성의 다른 실시예에서, 몰딩 화합물은 언더필 영역을 충전하도록 증착될 수 있다. 즉, 일부 실시예에서, 언더필 물질은 사용되지 않으며, 몰딩 화합물이 (예를 들어, 도 5b에 도시된 바와 같이) 반도체 다이와 반도체 기판 사이의 영역을 실질적으로 충전하도록 증착된다. 일부 실시예에서, 몰딩 화합물은 (예를 들어, 도 3c에 도시된 바와 같이) 반도체 기판의 제 1 면의 일부분만을 덮도록 형성된다. 다른 실시예에서, 몰딩 화합물은 (예를 들어, 도 5b에 도시된 바와 같이) 반도체 기판의 제 1 면 전체를 실질적으로 덮도록 형성된다.
단계(1214)에서, 방법(1200)은 반도체 기판으로의 및/또는 반도체 기판으로부터의, 반도체 다이의 전기적 신호를 라우팅하기 위해 하나 이상의 상호연결 층 위에 하나 이상의 패키지 상호연결 구조를 형성하는 단계를 더 포함한다. 일부 실시예에서, 하나 이상의 패키지 상호연결 구조는 하나 이상의 솔더 볼(예를 들어, 도 3d 또는 도 5d의 하나 이상의 솔더볼(112))을 포함한다. 하나 이상의 솔더 볼은 예를 들어, 반도체 기판의 하나 이상의 상호연결 층 위에 하나 이상의 솔더 볼을 인쇄하거나 도금하거나 배치함으로써 형성될 수 있다. 하나 이상의 솔더 볼과 하나 이상의 상호연결 층 간의 연결을 형성하기 위해 리플로우 공정이 사용될 수 있다. 일부 실시예에서, 하나 이상의 솔더 볼은 본 명세서에 기술된 바와 같이 몰딩 화합물에 형성된 하나 이상의 개구(예를 들어, 도 5c의 하나 이상의 개구(526))를 통해 하나 이상의 상호연결 층에 부착되거나 전기적으로 연결될 수 있다.
일부 실시예에서, 하나 이상의 패키지 상호연결 구조는 하나 이상의 범프(예를 들어, 도 5a의 하나 이상의 범프(520))를 포함한다. 하나 이상의 범프는 예를 들어, 반도체 기판의 하나 이상의 상호연결 층 위에 하나 이상의 범프를 인쇄하거나 도금하거나 배치함으로써 형성될 수 있다. 하나 이상의 범프는 원형 형상을 형성하도록 리플로우될 수 있다. 하나 이상의 범프는 평면 형상과 같은 다른 형상을 가질 수 있다. 하나 이상의 범프는 예를 들어, 납, 금, 주석, 구리 또는 무연 물질 또는 이들의 조합과 같은 임의의 적절한 전기적으로 전도성인 물질을 사용하여 형성될 수 있다. 하나 이상의 패키지 상호연결 구조는 (예를 들어, 도 5d에 도시된 바와 같이) 하나 이상의 범프와 하나 이상의 솔더 볼의 조합을 포함할 수 있다. 하나 이상의 패키지 상호연결 구조는 인쇄 회로 기판(예를 들어, 도 1의 인쇄 회로 기판(150))에 전기적으로 연결될 수 있다.
단계(1216)에서, 방법(1200)은 열 발산을 증가시키고, 반도체 기판을 보호/강화하고, 반도체 기판의 휨을 상쇄 및/또는 감소시키기 위해 추가적인 동작을 수행하는 단계를 더 포함한다. 일부 실시예에서, 하나 이상의 열 발산 구조(예를 들어, 도 4a 또는 도 5g 각각의 하나 이상의 솔더 볼(418 또는 518))가, 본 명세서에 기술된 바와 같이, 반도체 다이로부터 열을 발산시키기 위한 열적 경로를 제공하기 위해 반도체 다이의 비활성면 위에 형성된다. 열 발산을 위한 하나 이상의 열 발산 구조가, 하나 이상의 패키지 상호연결부로서 동시에 형성될 수 있고, 후속적으로 하나 이상의 패키지 상호연결부를 인쇄 회로 기판에 연결하기 위한 표면 실장 공정 동안, 인쇄 회로 기판(예를 들어, 도 4b의 인쇄 회로 기판(150))에 부착될 수 있다.
일부 실시예에서, 히트 스프레더(예를 들어, 도 7의 히트 스프레더(730))가 기판의 제 2 면에 열적으로 연결된다. 히트 스프레더는 예를 들어 열적으로 전도성인 화합물을 사용함으로써 부착될 수 있다. 다른 실시예에서, 하나 이상의 리세스 영역(예를 들어, 도 8의 하나 이상의 리세스 영역(832))이, 반도체 기판의 제 2 면의 표면적을 증가시키기 위해 반도체 기판의 제 2 면으로부터 반도체 물질의 일부분을 제거함으로써 형성된다. 증가된 표면적은 반도체 기판의 제 2 면으로부터의 열 제거를 용이하게 한다.
일 실시예에서, 몰딩 화합물이 (예를 들어, 도 6에 도시된 바와 같이) 반도체 기판의 제 2 면을 실질적으로 덮도록 형성된다. 몰딩 화합물은 칩핑 또는 다른 환경적 유해로부터 반도체 기판을 보호 및/또는 강화하는데 사용될 수 있다. 일부 실시예에서, 몰딩 화합물은 (예를 들어, 도 5e에 도시된 바와 같이) 반도체 기판의 제 1 면 위에 형성된 몰딩 화합물과 관련된 휨을 상쇄 및/또는 방지하기 위해 반도체 기판의 제 2 면 위에 형성된다. 방법(1200)과 연계되어 기술된 동작은 본 상세한 설명에서 설명된 기술에 대한 다른 적절한 실시예를 포함할 수 있다.
도 13은 반도체 기판(예를 들어, 도 4b의 반도체 기판(102))을 사용하여 패키지 조립체(예를 들어, 도 4b의 패키지 조립체(400B))를 제조하는 다른 방법(1300)의 공정 흐름도이다. 단계(1302, 1304, 1306)에서, 방법(1300)은 각각, 반도체 물질을 포함하는 반도체 기판을 제공하는 단계, 상기 반도체 기판의 적어도 하나의 면 위에 유전체 층을 형성하는 단계, 상기 유전체 층 위에 하나 이상의 상호연결 층을 형성하는 단계를 포함하는바, 이것은 방법(1200)의 단계(1202, 1204, 1206)와 연계하여 이미 설명된 실시예와 부합할 수 있다.
단계(1308)에서, 방법(1300)은 하나 이상의 범프(예를 들어, 도 3a의 하나 이상의 범프(110))를 사용하여 상호연결 층에 하나 이상의 반도체 다이(예를 들어, 도 3a의 반도체 다이(108))를 연결하는 단계를 더 포함한다. 하나 이상의 반도체 다이는 예를 들어 반도체 다이의 활성면이 하나 이상의 범프를 사용하여 반도체 기판에 연결되는 플립-칩 구성으로 구성될 수 있다.
단계(1310)에서, 방법(1300)은 반도체 다이와 반도체 기판 사이의 영역을 실질적으로 충전하도록 언더필 물질(예를 들어, 도 3b의 언더필 물질(314))을 증착하는 단계를 더 포함한다. 다양한 실시예에 따르면, 언더필 물질은 액체 분사 또는 주입 공정에 의해 액체 형태로 증착된다. 몰딩 화합물(예를 들어, 도 3c의 몰딩 화합물(316))은 또한 하나 이상의 반도체 다이를 실질적으로 밀봉하도록 형성될 수 있다. 언더필 물질과 몰딩 화합물은 일반적으로 본 명세서에 기술된 실시예와 부합한다.
단계(1312)에서, 방법(1300)은 하나 이상의 패키지 상호연결 구조(예를 들어, 도 3d의 솔더 볼(112)) 및/또는 하나 이상의 열 발산 구조(예를 들어, 도 4a의 하나 이상의 솔더 볼(418))를 형성하는 단계를 더 포함한다. 하나 이상의 패키지 상호연결 구조는 하나 이상의 상호연결 층에 전기적으로 연결된다. 일부 실시예에서, 하나 이상의 패키지 상호연결 구조가 하나 이상의 상호연결 층 위에 형성된다. 하나 이상의 열 발산 구조는 일반적으로 열 발산을 위한 열적 경로를 제공하기 위해 하나 이상의 반도체 다이의 비활성면 위에 형성된다. 하나 이상의 패키지 상호연결 구조와 하나 이상의 열 발산 구조는 실질적으로 동일 평면(예를 들어, 도 4a의 평면(419))에 있는 각각의 표면을 갖도록 크기조절될 수 있다.
단계(1314)에서, 방법(1300)은 하나 이상의 패키지 상호연결 구조 및/또는 하나 이상의 열 발산 구조를 인쇄 회로 기판(예를 들어, 도 4b의 인쇄 회로 기판(150))에 연결하는 단계를 더 포함한다. 인쇄 회로 기판은 일부 실시예에서 마더보드일 수 있다. 하나 이상의 패키지 상호연결 구조 및/또는 하나 이상의 열 발산 구조는 다른 실시예에서 다른 패키지 조립체와 같은 다른 전자 디바이스에 연결될 수 있다.
도 14는 반도체 기판(예를 들어, 도 5g의 반도체 기판(102))을 사용하여 패키지 조립체(예를 들어, 도 5g의 패키지 조립체(500G))를 제조하는 또 다른 방법(1400)의 공정 흐름도이다. 단계(1402, 1404, 1406)에서, 방법(1400)은 각각, 반도체 물질을 포함하는 반도체 기판을 제공하는 단계, 상기 반도체 기판의 적어도 하나의 면 위에 유전체 층을 형성하는 단계, 상기 유전체 층 위에 하나 이상의 상호연결 층을 형성하는 단계를 포함하며, 이것은 방법(1200)의 단계(1202, 1204, 1206)와 연계하여 이미 설명된 실시예와 부합할 수 있다.
단계(1408)에서, 방법(1400)은 하나 이상의 범프(예를 들어, 도 5a의 하나 이상의 범프(110))를 사용하여 상호연결 층에 하나 이상의 반도체 다이(예를 들어, 도 5a의 반도체 다이(108))를 연결하는 단계를 더 포함한다. 하나 이상의 반도체 다이는 예를 들어 반도체 다이의 활성면이 하나 이상의 범프를 사용하여 반도체 기판에 연결되는 플립-칩 구성으로 구성될 수 있다.
단계(1410)에서, 방법(1400)은 일부 실시예에서 하나 이상의 상호연결 층 위에 하나 이상의 추가적인 범프(예를 들어, 도 5a의 하나 이상의 범프(520))를 형성하는 단계를 더 포함한다. 하나 이상의 추가적인 범프는 일반적으로 몰딩 화합물이 적층되기 전에 형성된다.
단계(1412)에서, 방법(1400)은 반도체 다이와 반도체 기판 사이의 영역을 충전하도록 몰딩 화합물(예를 들어, 도 5b의 몰딩 화합물(316))을 증착하는 단계를 더 포함한다. 일부 실시예에서, 몰딩 화합물은 하나 이상의 반도체 다이를 실질적으로 밀봉하도록 증착된다. 몰딩 화합물의 일부분은 하나 이상의 반도체 다이의 표면을 노출시키기 위해 잘 알려진 기계적 및/또는 화학적 공정에 의해 리세스될 수 있다.
몰딩 화합물은 몰드에 고체 형태의 수지를 증착하고 후속적으로 열 및/또는 압력을 가하여 수지를 용융시킴으로써 형성될 수 있다. 다양한 실시예에 따르면, 몰딩 화합물은 반도체 기판이 웨이퍼 형태에 있을 때 웨이퍼의 전체 표면을 오버몰딩하도록 증착된다. 증착된 몰딩 화합물은, 몰딩 화합물과 웨이퍼 간의 응력을 감소시키기 위해 더 작은 블록이나 영역으로 분할될 수 있다.
반도체 다이가 반도체 기판의 제 1 면에 연결되는 일부 실시예에서, 몰딩 화합물은 반도체 기판의 제 2 면을 실질적으로 덮도록 형성되고, 여기서 제 2 면은 반도체 기판의 제 1 면의 반대쪽에 배치된다. 몰딩 화합물이 이러한 방식으로 사용될 수 있어 반도체 기판의 제 1 면 위에 배치되는 몰딩 화합물과 관련된 응력 및/또는 휨을 감소시킬 수 있다.
단계(1414)에서, 방법(1400)은 하나 이상의 패키지 상호연결 구조(예를 들어, 도 5g의 솔더 볼(112)) 및/또는 하나 이상의 열 발산 구조(예를 들어, 도 5g의 하나 이상의 솔더볼(518))를 형성하는 단계를 더 포함한다. 하나 이상의 패키지 상호연결 구조가 하나 이상의 상호연결 층에 전기적으로 연결된다. 일부 실시예에서, 하나 이상의 패키지 상호연결 구조가 하나 이상의 상호연결 층 위에 형성된다. 하나 이상의 추가적인 범프(예를 들어, 도 5d의 하나 이상의 범프(520))가 형성되는 다른 실시예에서, 하나 이상의 패키지 상호연결 구조는 하나 이상의 추가적인 범프 위에 형성된다. 예를 들어, 하나 이상의 개구(예를 들어, 도 5c의 하나 이상의 개구(526))가 하나 이상의 추가적인 범프를 노출시키기 위해 에칭 공정 혹은 레이저 공정을 사용하여 몰딩 화합물에 형성될 수 있다. 하나 이상의 추가적인 범프는 레이저 혹은 에칭 정지 물질로서의 기능을 할 수 있다. 후속적으로, 하나 이상의 패키지 상호연결 구조가 하나 이상의 개구 내의 노출된 하나 이상의 추가적인 범프 위에 형성될 수 있다.
하나 이상의 열 발산 구조가, 일반적으로 열 발산을 위한 열적 경로를 제공하기 위해 하나 이상의 반도체 다이의 비활성면 위에 형성된다. 하나 이상의 개구가, 하나 이상의 반도체 다이 위에 하나 이상의 열 발산 구조의 형성이 가능하도록 하기 위해 하나 이상의 반도체 다이의 비활성 면을 노출시키도록 몰딩 화합물에 형성될 수 있다. 하나 이상의 패키지 상호연결 구조와 하나 이상의 열 발산 구조는 실질적으로 동일한 평면(예를 들어, 도 5g의 평면(519))에 있는 각각의 표면을 갖도록 크기조절될 수 있다. 후속적으로 반도체 기판은 그라인딩 또는 에칭 공정에 의해 얇게 될 수 있다.
단계(1416)에서, 방법(1400)은 하나 이상의 상호연결 구조 및/또는 하나 이상의 열 발산 구조를 인쇄 회로 기판(예를 들어, 도 4b의 인쇄 회로 기판(150))에 연결하는 단계를 더 포함한다. 인쇄 회로 기판은 일부 실시예에서 마더보드일 수 있다. 하나 이상의 패키지 상호연결 구조 및/또는 하나 이상의 열 발산 구조는 다른 실시예에서 다른 패키지 조립체와 같은 다른 전자 디바이스에 연결될 수 있다.
특정 실시예가 본 명세서에서 도시 및 기술되고 있지만, 동일한 목적을 달성하도록 의도된 여러 다양한 대안적 및/또는 균등한 실시예 혹은 구현예가 본 개시내용의 범위를 벗어남이 없이 본 명세서의 도시 및 기술된 실시예를 대신하여 사용될 수 있다. 본 개시내용은 본 명세서에서 기술된 실시예의 임의의 변경 혹은 변형을 포괄하도록 의도된 것이다. 따라서, 본 명세서에 기술되는 실시예는 특허청구범위 및 그 균등범위에 의해서만 제한되도록 명백히 의도되었다.

Claims (23)

  1. 반도체 물질을 포함하는 반도체 기판을 제공하는 단계와;
    상기 반도체 기판 위에 유전체 층을 형성하는 단계와;
    상기 유전체 층 위에 상호연결 층(interconnect layer)을 형성하는 단계와;
    상기 반도체 기판에 반도체 다이(semiconductor die)를 부착하는 단계와; 그리고
    상기 반도체 다이의 활성면(active side)을 상기 상호연결 층에 전기적으로 연결하는 단계를 포함하여 구성되고,
    상기 상호연결 층은 상기 반도체 다이의 전기적 신호(electrical signal)를 라우팅(routing)하기 위한 것인 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 반도체 다이는 플립-칩 구성(flip-chip configuration)으로 상기 반도체 기판에 부착되고,
    상기 반도체 다이의 활성면은 하나 이상의 범프(bump)를 사용하여 상기 상호연결 층에 전기적으로 연결되는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 반도체 다이는 와이어 본딩 구성(wire-bonding configuration)으로 상기 반도체 기판에 부착되고,
    상기 반도체 다이의 비활성면(inactive side)은 접착제를 사용하여 상기 반도체 기판에 부착되며,
    상기 반도체 다이의 활성면은 하나 이상의 본딩 와이어(bonding wire)를 사용하여 상기 상호연결 층에 전기적으로 연결되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 반도체 다이를 실질적으로 밀봉하기 위해 몰딩 화합물(molding compound)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 반도체 다이는 상기 반도체 기판의 제 1 면에 부착되고,
    상기 방법은, 상기 반도체 기판의 제 2 면을 실질적으로 덮도록 몰딩 화합물을 형성하는 단계를 더 포함하고, 상기 제 2 면은 상기 반도체 기판의 상기 제 1 면의 반대쪽에 배치된 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 반도체 다이는 상기 반도체 기판의 제 1 면에 부착되고,
    상기 방법은, 상기 반도체 기판의 제 2 면에 히트 스프레더(heat spreader)를 열적으로 연결하는 단계를 더 포함하고, 상기 제 2 면은 상기 반도체 기판의 상기 제 1 면의 반대쪽에 배치된 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 반도체 다이는 상기 반도체 기판의 제 1 면에 부착되고,
    상기 방법은, 상기 반도체 기판의 제 2 면의 표면적을 증가시키기 위해 상기 반도체 기판의 제 2 면으로부터 상기 반도체 물질의 일부분을 제거하는 단계를 더 포함하고, 상기 제 2 면은 상기 반도체 기판의 상기 제 1 면의 반대쪽에 배치된 것을 특징으로 하는 방법.
  8. 제1항에 있어서,
    상기 반도체 다이는 제 1 반도체 다이이고,
    상기 방법은, 상기 상호연결 층에 제 2 반도체 다이의 활성면을 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    상기 제 2 반도체 다이의 비활성면은 접착제를 사용하여 상기 제 1 반도체 다이에 부착되고,
    상기 제 2 반도체 다이의 활성면은 하나 이상의 본딩 와이어를 사용하여 상기 상호연결 층에 전기적으로 연결되는 것을 특징으로 하는 방법.
  10. 제1항에 있어서,
    상기 반도체 기판 위에 디커플링 커패시터(de-coupling capacitor)를 형성하는 단계와; 그리고
    정전기 방전(Electro-Static Discharge, ESD)을 방지하기 위해 상기 반도체 기판 위에 정전기 방전(ESD) 방지 디바이스를 형성하는 단계를 포함하고,
    상기 디커플링 커패시터 및 상기 ESD 방지 디바이스는, 상기 반도체 다이를 상기 반도체 기판에 부착하기 전에, 형성되는 것을 특징으로 하는 방법.
  11. 반도체 물질을 포함하는 반도체 기판과;
    상기 반도체 기판 위에 형성된 유전체 층과;
    상기 유전체 층 위에 형성된 상호연결 층과; 그리고
    상기 반도체 기판에 부착된 반도체 다이를 포함하여 구성되고,
    상기 반도체 다이의 활성면은 상기 상호연결 층에 전기적으로 연결되고, 상기 상호연결 층은 상기 반도체 다이의 전기적 신호를 라우팅하기 위한 것인 것을 특징으로 하는 장치.
  12. 제11항에 있어서,
    상기 반도체 다이는 플립-칩 구성으로 상기 반도체 기판에 부착되고,
    상기 반도체 다이의 활성면은 하나 이상의 범프를 사용하여 상기 상호연결 층에 전기적으로 연결되는 것을 특징으로 하는 장치.
  13. 제11항에 있어서,
    상기 반도체 다이는 와이어 본딩 구성으로 상기 반도체 기판에 부착되고,
    상기 반도체 다이의 비활성면은 접착제를 사용하여 상기 반도체 기판에 부착되며,
    상기 반도체 다이의 활성면은 하나 이상의 본딩 와이어를 사용하여 상기 상호연결 층에 전기적으로 연결되는 것을 특징으로 하는 장치.
  14. 제11항에 있어서,
    상기 반도체 다이의 전기적 신호를 더 라우팅하기 위해 상기 상호연결 층에 형성된 하나 이상의 패키지 상호연결 구조(package interconnect structure)를 더 포함하는 것을 특징으로 하는 장치.
  15. 제14항에 있어서,
    인쇄 회로 기판을 더 포함하며, 상기 반도체 기판은 (i) 상기 인쇄 회로 기판 위에 장착되고, (ii) 상기 하나 이상의 패키지 상호연결 구조를 사용하여 상기 인쇄 회로 기판에 전기적으로 연결되는 것을 특징으로 하는 장치.
  16. 제11항에 있어서,
    상기 반도체 다이를 실질적으로 밀봉하도록 배치된 몰딩 화합물을 더 포함하는 것을 특징으로 하는 장치.
  17. 제11항에 있어서,
    상기 반도체 다이는 상기 반도체 기판의 제 1 면에 부착되며,
    상기 장치는, 상기 반도체 기판의 제 2 면을 실질적으로 덮도록 배치된 몰딩 화합물을 더 포함하며, 상기 제 2 면은 상기 반도체 기판의 상기 제 1 면의 반대쪽에 배치된 것을 특징으로 하는 장치.
  18. 제11항에 있어서,
    상기 반도체 다이는 상기 반도체 기판의 제 1 면에 부착되고,
    상기 장치는, 상기 반도체 기판의 제 2 면에 열적으로 연결된 히트 스프레더를 더 포함하며, 상기 제 2 면은 상기 반도체 기판의 상기 제 1 면의 반대쪽에 배치된 것을 특징으로 하는 장치.
  19. 제11항에 있어서,
    상기 반도체 다이는 상기 반도체 기판의 제 1 면에 부착되고,
    상기 장치는, 상기 반도체 기판의 제 2 면의 표면적을 증가시키기 위해 상기 반도체 기판의 제 2 면에 형성된 하나 이상의 리세스 영역(recessed region)을 더 포함하는 것을 특징으로 하는 장치.
  20. 제11항에 있어서,
    상기 반도체 다이는 제 1 반도체 다이이며,
    상기 장치는, 제 2 반도체 다이를 더 포함하고, 상기 제 2 반도체 다이의 활성면은 상기 상호연결 층에 전기적으로 연결되는 것을 특징으로 하는 장치.
  21. 제20항에 있어서,
    상기 제 2 반도체 다이의 비활성면은 접착제를 사용하여 상기 제 1 반도체 다이에 부착되고,
    상기 제 2 반도체 다이의 활성면은 하나 이상의 본딩 와이어를 사용하여 상기 상호연결 층에 전기적으로 연결되는 것을 특징으로 하는 장치.
  22. 제11항에 있어서,
    상기 반도체 기판은,
    상기 전기적 신호와 관련된 잡음을 감소시키기 위해, 상기 반도체 기판 위에 형성된 디커플링 커패시터와; 그리고
    정전기 방전을 방지하기 위해, 상기 반도체 기판 위에 형성된 정전기 방전(ESD) 방지 디바이스를 포함하는 것을 특징으로 하는 장치.
  23. 제11항에 있어서,
    상기 반도체 기판은 실리콘을 포함하고,
    상기 반도체 다이는 실리콘을 포함하며,
    상기 유전체 층은, 실리콘 이산화물(SiO2)과 실리콘 질화물(SiN)과 실리콘 옥시질화물(SiOxNy) 중 적어도 하나를 포함하고, 그리고
    상기 상호연결 층은 금속을 포함하는 것을 특징으로 하는 장치.
KR1020127021633A 2010-01-18 2010-12-21 반도체 기판을 갖는 패키지 조립체 KR20120127460A (ko)

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