KR100921888B1 - 관통 와이어 인터커넥트들을 갖는 반도체 컴포넌트들을제조하기 위한 방법 및 시스템 - Google Patents

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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L2224/85909—Post-treatment of the connector or wire bonding area
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Abstract

관통 와이어 인터커넥트(102)를 갖는 반도체 컴포넌트(86)를 제조하기 위한 방법은 회로면(62), 뒷면(64), 및 관통 비아(76)를 갖는 기판(54)을 제공하는 단계를 포함한다. 본 방법은 비아(76)를 통해 와이어(14)를 스레딩하는 단계, 뒷면(64) 상의 와이어(14)에 콘택트(90)를 형성하는 단계, 회로면(62) 상의 와이어(14)에 본딩 콘택트(92)를 형성하는 단계, 및 다음으로 와이어(14)를 본딩 콘택트(92)로부터 절단하는 단계도 포함한다. 관통 와이어 인터커넥트(102)는 비아(76) 내의 와이어(14), 뒷면(64) 상의 콘택트(90) 및 회로면(62) 상의 본딩 콘택트(92)를 포함한다. 뒷면(64) 상의 콘택트(90) 및 회로면(62) 상의 본딩 콘택트(92)는 다수 컴포넌트들(86-1, 86-2, 86-3)이 인접 컴포넌트들 사이에 전기 접속들(170)을 갖는 상태로 적층될 수 있게 한다. 본 방법을 수행하기 위한 시스템(120)은 비아(76) 및 비아(76)를 통해 와이어(14)를 스레딩하고 콘택트(90) 및 본딩 콘택트(92)를 형성하도록 구성된 본딩 모세관(12)를 갖는 와이어 본더(10)를 갖는 기판(54)을 포함한다. 반도체 컴포넌트(86)는 칩 스케일 컴포넌트들, 웨이퍼 스케일 컴포넌트들, 적층 컴포넌트들(146), 또는 다른 반도체 컴포넌트들(156)을 전기적으로 수용하거나 테스트하기 위한 인터커넥트 컴포넌트들(86I)을 형성하는데 사용될 수 있다.
반도체 컴포넌트, 관통 와이어 인터커넥트, 관통 비아, 콘택트, 본딩 콘택트, 본딩 모세관, 적층 컴포넌트

Description

관통 와이어 인터커넥트들을 갖는 반도체 컴포넌트들을 제조하기 위한 방법 및 시스템{METHOD AND SYSTEM FOR FABRICATING SEMICONDUCTOR COMPONENTS WITH THROUGH WIRE INTERCONNECTS}
본 발명은 일반적으로 반도체 패키징에 관한 것이며, 구체적으로는, 관통 와이어 인터커넥터들을 갖는 반도체 컴포넌트들을 제조하기 위한 방법 및 시스템에 관한 것이다. 본 발명은 또한 본 방법 및 시스템을 이용하여 제조된 관통 와이어 인터커넥트들을 갖는 반도체 컴포넌트들에 관한 것이다.
반도체 컴포넌트는 다양한 반도체 디바이스들 및 집적 회로들을 포함하고 있는 반도체 기판을 포함한다. 통상적으로, 반도체 기판은 반도체 웨이퍼로부터 단품화된 반도체 다이를 포함한다. 예를 들어, 칩 스케일 반도체 컴포넌트는 지지 및 보호 구성 요소들을 그리고 외부 신호 전송 시스템이 제공되는 반도체 다이를 포함한다. 반도체 컴포넌트들은 다수 반도체 기판들을 적층 어레이 또는 평면 어레이로 포함할 수도 있다. 예를 들어, SIP(system in a package)은 플라스틱 바디(body)에 패키징된 다수 반도체 다이들을 포함한다. 반도체 컴포넌트는 반도체 기판을 전기적으로 수용하도록 구성된, 모듈 기판, 테스트 기판, 또는 PCB(printed circuit board)와 같은, 지지 기판도 포함할 수 있다.
반도체 컴포넌트들이 점점 작아지고 높은 수준의 입/출력 구성들을 가짐에 따라, 상이한 신호 전송 시스템들을 구현하기 위해 인터커넥터들의 상이한 유형들이 개발되어 왔다. 인터커넥트들은 신호들을 x 및 y 방향들로 전송하기 위해 반도체 기판 "상에(on)" 형성될 수 있다. 인터커넥트들은 신호들을 z 방향으로 전송하기 위해 반도체 기판 "내에(in)" 또는 신호들을 x, y 및 z 방향들로 전송하기 위해 반도체 기판 "외부에(external)" 형성될 수도 있다.
예를 들어, 반도체 컴포넌트의 회로면 "상"의 도체들과 같은, 표면 인터커넥트들은 집적 회로들을 회로면 상의 터미널 콘택트들과 전기적으로 접속시키는데 사용될 수 있다. 반도체 기판 "내"에 형성되어 금속 충전된 비아들(metal filled vias)과 같은, 비아 인터커넥트들은 집적 회로들을 반도체 기판 뒷면 상의 터미널 콘택트들에 전기적으로 접속시키는데 사용될 수 있다. 반도체 기판에 본딩된 와이어들과 같은, 와이어 인터커넥트들은 집적 회로들을 컴포넌트를 위한 지지 기판 상의 "외부" 터미널 콘택트들에 전기적으로 접속시키는데 사용될 수 있다.
반도체 컴포넌트들, 특히, 칩 스케일 컴포넌트들을 제조함에 있어서, 높은 전기 도전율 및 낮은 기생 용량을 갖는 인터커넥트들이 신호 전송 시스템에 최상의 성능을 제공한다. 또한, 종래의 장비 및 기술들을 사용해, 인터커넥트들이 고밀도 어레이들로 제조될 수 있는 것이 바람직하다. 또한, 인터커넥트들은 가능한 작은 공간 및 가능한 적은 추가 구성 요소들을 필요로 하는 것이 바람직하다. 이러한 관점에서, 인터커넥트들의 상이한 유형들 각각은 이점들 및 단점들을 가진다.
비아 인터커넥트들의 한가지 중요한 이점은, 그것들이, 그렇지 않다면 사용 되지 않는 반도체 기판에서의 공간을 차지한다는 것이다. 이것은 작은 고집적(highly integrated) 반도체 컴포넌트들의 제조를 용이하게 한다. 비아 인터커넥트들의 단점들로는 비교적 낮은 전기 도전율, 비교적 높은 용량, 및 비교적 낮은, 특히, 온도 순환(temperature cycling)에서의 비교적 낮은 신뢰도를 들 수 있다. 또한, 비아 인터커넥트들은, 시드 및 도금 금속 배선(metallization) 장비를 이용하여 비아들을 충전하는 것과 같은, 고비용 제조 기술들을 필요로 할 수 있다.
한편, 와이어 인터커넥트들은 추가적인 공간 및 절연을 필요로 하지만, 비아 인터커넥트들보다 높은 전기 도전율 및 낮은 용량을 가진다. 또한, 와이어 인터커넥트들은 발달된 경제적이고 로버스트한 와이어 본딩 프로세스들 및 장비를 이용하여 형성될 수 있다.
본 발명은 관통 와이어 인터커넥트들을 갖는 반도체 컴포넌트들을 제조하기 위한 방법 및 시스템에 관한 것이다. 관통 와이어 인터커넥트들은 비아 인터커넥트들과 와이어 인터커넥트들 양자의 양태들을 조합하는 하이브리드(hybrids)이다. 또한, 본 발명은, 칩 스케일 컴포넌트들, 웨이퍼 스케일 컴포넌트들, 적층 컴포넌트들, 및 본 방법 및 시스템을 이용하여 제조된 관통 와이어 인터커넥트들을 갖는 인터커넥트 컴포넌트들을 포함하는, 반도체 컴포넌트들에 관한 것이다.
발명의 개요
본 발명에 따르면, 관통 와이어 인터커넥트들을 갖는 반도체 컴포넌트들을 제조하기 위한 방법 및 시스템이 제공된다. 또한, 관통 와이어 인터커넥트들을 갖는 개선된 반도체 컴포넌트들도 제공된다.
본 방법은 회로면(청구범위에서의 제1 측면), 뒷면(청구범위에서의 제2 측면), 및 관통 비아를 갖는 기판에 대해 수행된다. 본 방법의 단계들은 본딩 모세관 및 본딩 모세관을 비아에 정렬하도록 구성된 정렬 시스템을 갖는 종래의 와이어 본더(wire bonder)를 이용하여 수행될 수 있다. 본 방법은, 비아를 통해 와이어를 스레딩하는 단계, 뒷면에 인접한 와이어 상에 뒷면 콘택트를 형성하는 단계, 회로면 상의 와이어 상에 본딩 콘택트(bonded contact)를 형성하는 단계, 본딩 콘택트로부터 와이어를 절단하는 단계, 및 선택적으로 본딩 콘택트 상에 스터드 범프(stud bump)를 형성하는 단계를 포함한다.
본 방법은 뒷면 상의 콘택트 및 회로면 상의 본딩 콘택트를 갖는 비아 내의 와이어를 포함하는 관통 와이어 인터커넥트를 형성한다. 관통 와이어 인터커넥트는 기판을 관통하는 전기 및 열 경로들을 제공하는데 사용될 수 있다. 관통 와이어 인터커넥트는, 그것이 적층 컴포넌트들 사이에 본딩 구조 및 도전성 경로를 제공하므로, 다수 반도체 컴포넌트들을 적층하는데 사용될 수도 있다. 또한, 와이어는 종래의 금속 충전 비아들보다 높은 도전율 및 낮은 용량을 갖는다. 또한, 와이어는 와이어와 기판 사이의 열 팽창에서의 변화들을 수용하기 위해 비아 내에서 움직이도록 구성될 수도 있다. 대안으로, 비아는, 와이어를 비아에 고정시키며 컴포넌트에서 소정 기능을 수행하는 재료로 충전될 수도 있다. 예를 들어, 재료는, 기판으로의 또는 인접 와이어들로의 와이어의 용량성 커플링을 변경하도록 구성된 유전성 재료를 포함할 수 있다. 재료는 와이어를 구조적으로 신장시키거나 지지하는데 사용될 수도 있고 와이어를 기판으로부터 전기적으로 절연시키는데 사용될 수도 있다. 또한, 재료는, 능동 전기 구성 요소들로부터 떨어져 있는 것과 같이, 기판을 관통하여 열을 전도하도록 구성된 열 전도성 재료를 포함할 수 있다.
대안의 실시예의 적층 방법은 스페이서들 및 정렬된 비아들을 갖는 이격된 기판들의 스택에 대해 수행된다. 본 적층 방법은 정렬된 비아들을 통해 와이어를 스레딩하는 단계, 와이어 상에 콘택트를 형성하는 단계, 콘택트를 스택의 제1 바깥쪽 기판에 대하여 풀링(pulling)하는 단계, 스택의 제2 바깥쪽 기판 상에 본딩 콘택트를 형성하는 단계, 및 기판들과 정렬된 비아들 내의 와이어 사이에 본딩 접속들(bonded connections)을 형성하는 단계를 포함한다. 본 적층 방법은 스택의 기판들 모두를 상호 접속시키는 적층 관통 와이어 인터커넥트를 형성한다. 본 적층 방법은 인접 기판들 사이의 공간을 이용하여 측면 와이어를 적층 관통 와이어 인터커넥트로 스레딩하고 본딩하는 단계도 포함할 수 있다.
본 시스템은 회로면, 뒷면, 및 비아를 갖는 기판을 포함한다. 본 시스템은 와이어를 스레딩하고, 본딩하며, 절단하기 위한 본딩 모세관을 갖는 와이어 본더, 와이어를 조작하기 위한 클램프들 또는 와이어 스레드 메커니즘, 및 와이어 상에 콘택트를 형성하기 위한 완드(wand)도 포함한다.
대안의 실시예의 시스템은 회로면 상의 본딩 콘택트 상에 스터드 범프를 또는 대안으로 뒷면 상의 콘택트 상에 스터드 범프를 형성하도록 구성된 스터드 범퍼와 결합된 와이어 본더를 포함한다. 또 다른 대안의 실시예의 시스템은 기판의 회로면으로부터 단계들을 수행하도록 구성된 제1 본딩 모세관 및 기판의 뒷면으로부터 단계들을 수행하도록 구성된 제2 본딩 모세관을 갖는 와이어 본더를 포함한다. 또 다른 대안의 실시예의 시스템은 측면 피드 본딩 모세관(side feed bonding capillary) 및 적층 기판들 사이에 측면 와이어를 본딩하도록 구성된 레이저를 갖는 와이어 본더를 포함한다. 또한, 측면 피드 본딩 모세관은 수직으로 배향된 표면들상의 본딩을 위해 약 90° 각도로 회전할 수 있다.
반도체 컴포넌트는 기판 및 관통 와이어 인터커넥트를 포함한다. 관통 와이어 인터커넥트는 회로면 상의 본딩 콘택트 및 뒷면 상의 콘택트를 갖는 비아 내의 와이어를 포함한다. 다수 반도체 컴포넌트들은 적층되어, 인접 컴포넌트들 상의 회로면 상의 본딩 콘택트들과 뒷면 상의 콘택트들 사이에 본딩 접속들을 갖는 적층 컴포넌트를 형성할 수 있다.
대안의 실시예의 인터커넥트 컴포넌트는 DUT(device under test) 상의 테스트 패드들과 비본딩(non bonded) 전기 접속들을 형성하도록 구성된 뒷면 상의 콘택트 또는 별도 콘택터(contactor)를 갖는 관통 와이어 인터커넥트를 포함한다. 대안의 실시예의 적층 어레이 반도체 컴포넌트는 단일 관통 와이어 인터커넥트에 의해 상호 접속된 적층 반도체 기판들을 포함한다.
대안의 실시예의 측면 와이어 반도체 컴포넌트는, 기판들, 측면 와이어 인터커넥트, 및 측면 탑재(side mounted) 컴포넌트를 포함한다. 또한, 적층 기판들은 열 싱크(heat sink)를 포함할 수 있고, 측면 탑재 컴포넌트는 냉각 어셈블리를 포함할 수 있다. 대안의 실시예의 압착 범프(compressed bump) 반도체 컴포넌트는 압착된 와이어 범프 형태의 본딩 콘택트를 갖는 관통 와이어 인터커넥트를 포함한다. 대안의 실시예의 유기 반도체 컴포넌트는 유기 기판 및 기판 상의 콘택트들에 본딩된 관통 와이어 인터커넥트를 포함한다. 대안으로, 유기 기판은 세라믹 기판 또는 금속 기판을 포함할 수 있다. 대안의 실시예의 플렉스 회로(flex circuit) 반도체 컴포넌트는 그에 부착된 플렉스 회로 및 플렉스 회로에 본딩된 관통 와이어 인터커넥트를 갖는 기판을 포함한다.
도 1A 내지 도 1H는 본 발명의 방법에서의 셋업 단계들을 예시하는 시스템의 구성 요소들의 개략적인 단면도들.
도 2A 내지 도 2L은 본 발명의 방법에서의 단계들을 예시하는 시스템의 구성 요소들의 개략적인 단면도들.
도 3A는 본 시스템의 반도체 웨이퍼를 예시하는 도 2A의 라인 3A-3A를 따라 취해진 개략적인 평면도.
도 3B는 본 시스템의 반도체 기판을 예시하는 도 3A의 라인 3B-3B를 따라 취해진 개략적인 확대 평면도.
도 3C는 반도체 기판의 구성 요소들을 예시하는 도 3B의 라인 3C-3C를 따라 취해진 개략적인 확대 단면도.
도 3D는 본 방법의 스레드 단계의 다음에 위치하는 반도체 기판의 구성 요소들을 예시하는 도 2C의 라인 3D-3D를 따라 취해진 개략적인 확대 평면도.
도 3E는 본 방법의 본딩 콘택트 형성 단계의 다음에 위치하는 반도체 기판의 구성 요소들을 예시하는 도 2G의 라인 3E-3E를 따라 취해진 개략적인 확대 평면도.
도 3F는 본 방법의 스터드 범프 형성 단계의 다음에 위치하는 반도체 기판의 구성 요소들을 예시하는 도 2K의 라인 3F-3F를 따라 취해진 개략적인 확대 평면도.
도 3G는 본 방법의 새로운 사이클 이전의 반도체 기판의 구성 요소들을 예시하는 도 2I의 라인 3G-3G를 따라 취해진 개략적인 확대 평면도.
도 3H는 본 방법의 스터드 범프 형성 단계의 다음에 위치하는 반도체 기판의 구성 요소들을 예시하는 도 3F의 라인 3H-3H를 따라 취해진 개략적인 확대 단면도.
도 3I는 본 방법의 선택적인 와이어 캡슐화 단계(encapsulating step)의 다음에 위치하는 반도체 기판의 구성 요소들을 예시하는 도 3H와 등가인 개략적인 확대 단면도.
도 3J는 본 방법의 선택적인 터미널 콘택트 형성 단계의 다음에 위치하는 반도체 기판의 구성 요소들을 예시하는 도 3H와 등가인 개략적인 확대 단면도.
도 4A는 본 발명의 방법을 수행하기 위한 시스템의 블록도.
도 4B는 본 발명의 방법을 수행하기 위한 대안의 실시예의 시스템의 블록도.
도 5A 및 도 5B는 본 발명의 방법을 수행하기 위한 또 다른 대안의 실시예의 시스템의 개략적인 단면도들.
도 6은 본 발명의 방법을 수행하기 위한 또 다른 대안의 실시예의 시스템의 개략적인 단면도.
도 7A는 본 발명의 방법을 수행하기 위한 또 다른 대안의 실시예의 시스템의 개략적인 단면도.
도 7B는 도 7A의 라인 7B를 따라 취해진 도 7A의 확대된 부분.
도 8은 본 발명에 따라 구성된 적층 컴포넌트의 개략적인 단면도.
도 9는 본 발명에 따라 구성된 교차 적층 컴포넌트(stacked, staggered component)의 개략적인 단면도.
도 10은 본 발명에 따라 구성된 적층 다이 컴포넌트의 개략적인 단면도.
도 11A 및 도 11B는 본 발명에 따라 구성된 인터커넥트 컴포넌트의 개략적인 단면도들.
도 12는 본 발명에 따라 구성된 콘택터를 갖는 인터커넥트 컴포넌트의 개략적인 단면도.
도 13A 내지 도 13F는 본 발명의 대안의 실시예 적층 방법에서의 단계들을 예시하는 개략적인 단면도들.
도 13G는 도 13F의 라인 13G-13G를 따라 취해진 절단된 절연층(cut away insulating layer)의 도면.
도 14는 본 적층 방법을 이용하여 구성된 적층 어레이 반도체 컴포넌트 및 모듈 반도체 컴포넌트의 개략적인 단면도.
도 15A 내지 도 15D는 본 적층 방법을 이용하여 구성된 적층 어레이 측면 구성 요소 반도체 컴포넌트들 및 모듈 반도체 컴포넌트들의 개략적인 단면도들.
도 16은 대안의 실시예의 루프 와이어(looped wire) 반도체 컴포넌트의 개략적인 단면도.
도 17은 대안의 실시예의 유기 기판 반도체 컴포넌트의 개략적인 단면도.
도 18은 대안의 실시예의 플렉스 회로 반도체 컴포넌트의 개략적인 단면도.
바람직한 실시예들의 상세한 설명
본 명세서에서 사용되는 바와 같이, "반도체 컴포넌트"는 반도체 다이를 포함하거나 반도체 다이와 전기적 접속들을 형성하는 전자 구성 요소를 의미한다.
본 명세서에서 사용되는 바와 같이, "웨이퍼 레벨"은, 다수 컴포넌트들을 포함하고 있는, 반도체 웨이퍼와 같은, 구성 요소에 대해 수행되는 프로세스를 의미한다.
본 명세서에서 사용되는 바와 같이, "다이 레벨"은 단품화된 반도체 다이 또는 패키지와 같은 단품화된 구성 요소에 대해 수행되는 프로세스를 의미한다.
본 명세서에서 사용되는 바와 같이, "칩 스케일"은 반도체 다이의 아웃라인과 대략적으로 동일한 사이즈의 아웃라인을 갖는 반도체 컴포넌트를 의미한다.
도 1A 내지 도 1H를 참조하면, 본 발명의 방법에서의 셋업 단계들이 예시된다. 본 발명의 방법을 수행하기 위해, 와이어 본더(10)(도 1A)가 제공될 수 있다. 바람직하게도, 와이어 본더(10)(도 1A)는 초미세 피치(예를 들어, < 65㎛) 와이어 본딩 프로세스를 수행하도록 구성된다. 적당한 와이어 본더들은 PA주 Willow Grove의 Kulicke & Soffa Industries Inc. 및 CA주 Petaluma의 SPT(Small Precision Tools)에 의해 제조된다. 적당한 일 와이어 본더는, 약 65㎛ 미만의 피치들에서 약 +/-5㎛의 총 본드 배치 정확도를 갖는, Kulicke & Soffa Industries Inc.에 의해 제조된, 모델 "8098" 대면적 볼 본더(large area ball bonder)이다.
와이어 본더(10)는 와이어(14)의 연속적인 길이를 기판(22)(도 1C) 상의 제1 콘택트(20A)(도 1C)에 본딩하도록 구성된 본딩 모세관(12)을 포함한다. 셋업 단계들을 수행하기 위해, 제1 콘택트(2OA)(도 1C) 및 기판(22)(도 1C)은 더미들(dummies) 또는 셋업 구성 요소들을 포함할 수 있다. 본딩 와이어(14)의 대표적인 직경은 약 12㎛ 내지 약 150㎛일 수 있다. 또한, 본딩 와이어(14)는, 땜납 합금들, 금, 금 합금들, 구리, 구리 합금들, 은, 은 합금들, 알루미늄, 알루미늄-실리콘 합금들, 및 알루미늄-마그네슘 합금들과 같은, 반도체 패키징에 사용되는 종래의 와이어 재료를 포함할 수 있다. 또한, 와이어(14)는, 납과 같은, 유해 물질 사용 제한(RoHS)를 포함하고 있지 않은 금속 또는 금속 합금을 포함할 수 있다. 예시적인 무-RoHS 금속들(RoHS free-metals)로는, 97.5%Sn2.5%Ag와 같은, 무-납 땜납들(lead free solders)을 들 수 있다. 다른 무-RoHS 금속들로는 금, 구리 및, 반짝이는 금층으로 코팅된 구리과 같은, 이 금속들의 합금들을 들 수 있다. 또한, 와이어(14)의 녹는점은 바람직하게도 기판 콘택트(20A)의 녹는점보다 높아야 한다.
도 1A에 도시된 바와 같이, 본딩 모세관(12)은 제어기(24)(도 1A)로부터의 신호들에 반응하여 x, y 및 z 방향들로 움직일 수 있다. 부연되는 바와 같이, 본딩 모세관(12)은, 90°회전이 측면 와이어 본딩을 허용하도록 구성될 수도 있다. 본딩 모세관(12)은 와이어(14) 직경의 약 2배인 내부 직경을 갖는 연장된 개구부(36)(elongated opening) 및 확대된 모떼기(chamfered) 터미널 부분(36A)을 포함한다. 와이어 본더(10)는, 제어기(24)로부터의 신호들에 반응하여 와어이(14) 둘레를 열고 닫도록 구성된, 본딩 모세관(12)과 동작 가능하게 연관된, 와이어 클램프들(16)도 포함한다.
또한 도 1A에 도시된 바와 같이, 와이어 클램프들(16)은 와이어(14)를 와이어 클램프들(16) 및 본딩 모세관(12)쪽으로 공급하도록 구성된 와이어 피드 메커니즘(17)과 동작 가능하게 연관된다. 와이어 피드 메커니즘(17)은, 상술된 Kulicke & Soffa로부터의 모델 "8098" 대면적 볼 본더에 통합된 것과 같은, 표준 와이어 피드 메커니즘을 포함할 수도 있다. 대안으로는, 부연되는 바와 같이, 와이어 피드 메커니즘(17)이, 롤러 피드 메커니즘과 같은, 기계식 와이어 피더 메커니즘 또는 선형 모션 클램프 및 피드 메커니즘을 포함할 수도 있다.
또한 도 1A에 도시된 바와 같이, 와이어 본더(10)는 본딩 모세관(12) 및 제1 콘택트(20A)(도 1C)의 위치들을 확인하고 본딩 모세관(12)을 제1 콘택트(20A)(도 1C)에 정렬시키기 위해 이 위치들에 관한 정보를 제어기(24)에 제공하도록 구성된 정렬 시스템(26)도 포함한다. 상기 구성에 대한 대안으로서, 본딩 모세관(12)은 정지 구성 요소를 포함할 수 있는 한편, 기판(22) 및 제1 콘택트(20A)가 적당한 메커니즘(도시되지 않음)을 이용하여 이동되어 정렬된다.
와이어 본더(10)는 와이어(14)의 터미널 부분(32)(도 1A)에 콘택트 볼(30)(도 1B)을 형성하기 위해 전자 스파크(28)(도 1B)를 발생시키도록 구성된 전자 플레임 오프(EFO) 완드(18)(도 1B)도 포함한다. 콘택트 볼(30)(도 1B)을 본 기술분야에서는 "프리 에어 볼(FAB)"라고도 한다.
처음에는, 도 1A에 도시된 바와 같이, 와이어(14)가 본딩 모세관(12)으로부터 연장하는 와이어(14)의 터미널 부분(32)으로써 본딩 모세관(12)을 통해 스레드된다.
다음으로는, 도 1B에 도시된 바와 같이, 전자 플레임 오프(EFO) 완드(18)가 동작되어 본딩 와이어(14)의 터미널 부분(32)(도 1A)에 콘택트 볼(30)을 형성한다. 콘택트 볼(30)의 직경은 와이어(14)의 직경에 의존할 것이고, 와이어(14) 직경의 2배 내지 4배가 대표적이다. 또한, 콘택트 볼(30)의 직경은 본딩 모세관(12) 내의 개구부(36)의 모떼기 부분(36A)과 대략적으로 동일할 것이다.
다음으로는, 도 1C에 도시된 바와 같이, 본딩 모세관(12)은, 화살표(34)로 표시되는 바와 같이, 기판(22) 상의 제1 콘택트(20A)를 향해 z 방향으로 이동되는데, 이것은 콘택트 볼(30)을 모떼기 개구부(36)(도 1A)에 포획한다.
다음으로는, 도 1D에 도시된 바와 같이, 선택된 힘으로써 콘택트 볼(30)이 제1 콘택트(20A)에 대하여 눌러지고, 초음파 에너지가 인가되어 콘택트 볼(30)을 제1 콘택트(20A)에 본딩하여 본딩 콘택트(38)(도 1E)를 형성한다.
다음으로는, 도 1E에 도시된 바와 같이, 와이어 클램프들(16)이 열리고, 본딩 모세관(12)은, 화살표들(40, 42)로 표시되는 바와 같이, x 및 z 방향들(그리고 필요하다면 y 방향)으로 이동되어 루핑 단계(looping step)를 수행한다.
다음으로는, 도 1F에 도시된 바와 같이, 선택된 힘으로써 본딩 모세관(12)이 기판(22) 상의 제2 콘택트(20B)에 대하여 와이어(14)의 중간 부분(44)을 누른다. 또한, 초음파 에너지가 인가되어 와이어(14)와 제2 콘택트(20B) 사이에 스티치 본드(48)(도 1G)의 형태로 제2 본딩 콘택트를 형성한다.
다음으로는, 도 1G에 도시된 바와 같이, 본딩 모세관(12)이, 화살표(48)로 표시되는 바와 같이, 선택된 거리를 위해 제2 콘택트(20B)로부터 멀어지는 z 방향 으로 이동되는 한편, 와이어 클램프들(16)은 열린 상태를 유지한다.
다음으로는, 도 1H에 도시된 바와 같이, 와이어 클램프들(16)이 닫히는데, 이것은 본딩 모세관(12)의 움직임과 협력하여 와이어(14)의 터미널 부분(50)을 제2 콘택트(20B)로부터 절단한다. 또한, 이 절단 단계는 제1 콘택트(20A)(도 1E)에 본딩된 본딩 콘택트(38)(도 1E) 및 제2 콘택트(20B)(도 1G)에 본딩된 스티치 본드(46)(도 1H)를 갖는 와이어 본딩된 와이어(52)를 형성한다.
또한 도 1H에 도시된 바와 같이, 와이어(14)의 터미널 부분(50)은 본딩 모세관(12) 끝에서부터 와이어(14) 끝까지의 거리인 테일 길이(TL)를 가진다. 테일 길이(TL)의 값은 본딩 모세관(12)의 움직임에 의해 그리고 와이어 클램프들(16)의 닫힘 타이밍에 의해 판정된다. 절단하는 단계는, 테일 길이(TL)가 대략적으로 반도체 기판(54)의 두께(T)(도 2A) + 콘택트 볼(30)(도 1B)의 직경 + 선택된 가시 거리(clearance distance)와 동일하도록 수행된다. 선택적인 추가 단계로서, 와이어(14)의 터미널 부분(50)은 와이어(14)의 후속적인 스레드를 용이하게 하기 위해, PFO(partial flame off)와 같은, 프로세스를 이용하여 평탄화되고 둥굴게 될 수 있다.
도 2A 내지 도 2I 및 도 3A 내지 도 3G를 참조하면, 본 발명에 따른, 반도체 컴포넌트(86)(도 3J)를 제조하기 위한 방법에서의 단계들이 예시된다.
도 3A에 도시된 바와 같이, 예시적 실시예에서, 본 방법은 복수의 반도체 기판들(54)을 포함하고 있는 반도체 웨이퍼(56)(도 3A)에 대한 웨이퍼 레벨에서 수행된다. 그러나, 본 발명의 방법이, 단품화된 베어 다이들(bare dice) 및 KGD(known good dice)와 같은, 단품화된 기판들에 대한 다이 레벨에서 수행될 수도 있음을 이해해야 한다. 또한, 예시적 실시예에서, 반도체 웨이퍼(56)는, 실리콘 또는 GaAs(gallium arsenide)와 같은, 반도체 재료를 포함한다. 또한, 반도체 기판들(54)은, 메모리, 애플리케이션 특정, 또는 이미징 및 이미지 감지와 같은, 소정의 전기 구성을 갖는 반도체 다이들의 형태이다. 그러나, 본 발명의 방법은 세라믹, 플라스틱, 테이프, PCB(printed circuit board), 금속 리드프레임, 또는 플렉스 회로 기판들을 포함하는, 다른 기판들에 대해 수행될 수도 있음을 이해해야 한다.
도 3B 및 도 3C에 도시된 바와 같이, 반도체 기판(54)은 회로면(62)(청구범위의 일부에서는 "제1 측면") 및 뒷면(64)(청구범위의 일부에서는 "제2 측면")을 포함한다. 또한, 반도체 기판(54)은, 예시적 실시예에서는 디바이스 본드 패드들을 포함하는 회로면(62) 상에 복수의 기판 콘택트들(58)을 포함한다. 기판 콘택트들(58)은, 알루미늄과 같은, 높은 도전성의 와이어 본딩 가능 금속, 구리와 같은, 와이어 본딩 가능 및 땜납 가능 금속, 또는 땜납 코팅된 금속들과 같은, 금속들의 조합을 포함할 수 있다. 간략화를 위해, 반도체 기판(54)은 5개의 기판 콘택트들(58)만이 일렬로 정렬되어 있는 것으로 도시되어 있다. 그러나, 실제의 실시에서, 반도체 기판(54)은, 중앙 어레이, 에지 어레이 또는 영역 어레이와 같은, 소망의 구성으로 정렬된 수십개의 기판 콘택트들(58)을 포함할 수 있다.
도 3C에 도시된 바와 같이, 기판 콘택트들(58)은 반도체 기판(54)의 회로면(62) 상의 내부 도체들과 전기적으로 통신한다. 또한, 내부 도체들(60)은 반도 체 기판(54) 내의 집적 회로들(66)과 전기 통신한다. 또한, 회로면(62) 상의 다이 패시베이션층(die passivation layer)(68)은 내부 도체들(60) 및 집적 회로들(66)을 보호한다. 다이 패시베이션층(68)은, BPSG(borophosphosilicate glass), 폴리머 또는 옥사이드와 같은, 전기 절연 재료를 포함할 수 있다. 내부 도체들(60), 집적 회로들(66), 및 패시베이션층(68)을 포함하는, 반도체 기판(54)의 모든 구성 요소들은 주지의 반도체 제조 프로세스들을 이용하여 형성될 수 있다.
도 3B 및 도 3C에 도시된 바와 같이, 반도체 기판(54)은 기판 콘택트들(58)과 전기적으로 통신하는 복수개의 연장된 재분배 층(RDL: redistribution layer) 콘택트들(70)도 포함한다. RDL 콘택트들(70)은 회로면(62) 상의 패터닝된 RDL에 의해 형성된다. RDL 콘택트들(70)은, 알루미늄과 같은, 높은 도전성의 와이어 본딩 가능 금속, 구리와 같은, 와이어 본딩 가능 및 땜납 가능 금속, 또는 땜납 코팅된 금속들과 같은, 금속들의 조합을 포함할 수 있다.
RDL들은 반도체 제조에서 기판 콘택트들(58)의 표준 패턴들을 터미널 콘택트들을 위한 영역 어레이들로 재분배하는데 널리 사용된다. 예시적인 RDL은 "팬아웃(fan out)" 또는 "팬인(fan in)" RDL 도체들 및 터미널 콘택트 패드들을 포함할 수도 있다. 기판 콘택트들(58)의 패턴을 재분배하는 것에 추가하여, RDL 콘택트들(70)은, 반도체 기판(54)의 프로브 테스팅과 같은, 테스팅을 위한 추가 접속점들을 제공한다. 본 명세서에 참고 문헌으로써 포함되어 있는, 발명의 명칭이 "Bumped Semiconductor Component Having Test Pads, And Method And System For Testing Bumped Semiconductor Components"인 미국특허 제6,380,555 B1호는 추가 테스트 패드들을 갖는 예시적인 RDL 회로를 개시하고 있다.
RDL 콘택트들(70)(도 3C)은 기판 콘택트들(58)과 동일한 금속 또는 대안으로는 기판 콘택트들(58)과 상이한 금속들을 포함할 수 있다. 또한, RDL 콘택트들(70)은 후속적인 와이어 본딩 단계를 용이하게 하도록 구성된, 낮은 녹는점의 무-납 땜납 합금과 같은, 추가적인 땜납층을 포함할 수도 있다. 또한, 추가적인 땜납층은 와이어(14)의 녹는점보다 낮은 온도에서 녹도록 구성될 수 있고, 그에 따라, 와이어는, 와이어 본딩 동안, 그것의 강도를 좀더 양호하게 유지할 수 있다.
또한, 반도체 기판(54)은 RDL 콘택트들(70)과 다이 패시베이션층(68) 사이에 내부 RDL 절연층(72)을 포함하고 내부 RLD 절연층(72) 및 RDL 콘택트들(70) 상에 외부 RDL 절연층(74)을 포함한다. 내부 RDL 절연층(72) 및 외부 RDL 절연층(74)은, 폴리이미드와 같은, 전기 절연 폴리머를 포함할 수 있다. 또한, 외부 RDL 절연층(74)은, RDL 콘택트들(70)의 부분들과 정렬하는 개구부들(116) 및 기판 콘택트들(58)과 정렬하는 개구부들(117)을 포함한다. 다른 옵션으로서, 개구부들(116 및 117)은 연장된 단일 개구부들로 조합될 수도 있다.
또한 도 3B 및 도 3C에 도시된 바와 같이, 관통 비아들(76)은 RDL 콘택트들(70), 기판 콘택트들(58), 및 반도체 기판(54)을 통해 그 뒷면까지 연장한다. 비아들(76)은 그것에 관한 내부 직경들 상에 형성된 비아 절연층들(78)(도 3C)을 포함하는데, 비아 절연층들(78)은 비아들(76)을 집적 회로들(66) 및 반도체 기판(54)에 포함되어 있는 다른 전기 구성 요소들로부터 전기 절연한다. 절연층들(78)은 폴리머(예를 들어, 폴리이미드 또는 파릴렌) 또는 옥사이드(예를 들어, SiO2)와 같은 전기 절연 재료를 포함할 수 있다.
비아들(76)(도 3C)은 에칭 프로세스, 레이저 머시닝 프로세스(laser machining process), 이온 밀링 프로세스, 기계식 프로세스(예를 들어, 드릴링, 그라인딩, 마모), 또는 이 프로세스들 중 어떤 것의 조합들을 이용하여 형성될 수 있다. 예를 들어, 비아들(76)은, RIE(reactive ion etching) 프로세스와 같은, 건식 에칭 프로세스를 이용하여 형성될 수 있다.
비아들(76)을 형성하기 위한 다른 방법은 에칭 프로세스와 레이저 머시닝 프로세스를 조합한다. 예를 들어, 에칭 마스크(도시되지 않음) 및 에칭 프로세스는 RDL 콘택트들(70) 및 기판 콘택트들(58)을 관통하는 비아들(76)을 형성하는데 사용될 수 있다. RDL 콘택트들(70) 및 기판 콘택트들(58)의 재료에 따라, 습식 에칭제가 사용될 수 있다. 알루미늄으로 이루어진 RDL 콘택트들(70) 및 기판 콘택트들(58)의 경우, 적당한 일 습식 에칭제는 H3PO4이다. RDL 콘택트들(70) 및 기판 콘택트들(58)을 관통하여 에칭하는 것에 수반하여, 레이저 머시닝 프로세스가 반도체 기판(54)을 관통하는 비아들(76)을 형성하는데 사용될 수 있다. 레이저 머시닝 단계를 수행하기 위한 적당한 일 레이저 시스템은 Ireland주 Dublin의 XSIL LTD에 의해 제조되고 모델 번호 XISE 200으로 지정된다. 레이저 머시닝 단계를 수행하기 위한 적당한 다른 레이저 시스템은 OR주 Portland의 Electro Scientific, Inc.에 의해 제조되고 모델 번호 2700으로 지정된다. 레이저 머시닝 단계에 수반하여, 비아들(76)이 적당한 습식 또는 건식 에칭제를 이용하여 세정되는 세정 단계가 수행 될 수 있다. 실리콘을 포함하는 반도체 기판(54)에 적당한 일 습식 에칭제는 TMAH(tetramethylammoniumhydroxide)이다.
절연층(78)(도 3C) 또한, 폴리머 성막 또는 옥사이드 성장과 같은, 본 기술분야에 공지되어 있는 기술들을 이용하여 형성될 수 있다. 각각의 절연층(78)은 비아(76)의 직경보다 작은 두께를 가지므로, 비아(76)의 측벽들(100)(도 3D)만이 코팅된다. 절연층들(78)을 위한 두께 범위는 .10㎛ 내지 100㎛ 또는 그 이상일 수 있다.
절연층들(78)(도 3C)을 형성하기 위해, 파릴렌 폴리머들이 약 0.1 torr의 압력들에서 진공 금속 배선과 유사한 프로세스에 의해 증기 상태로부터 증착될 수 있다. 적당한 폴리머들로는 파릴렌 C, 파릴렌 N, 및 파릴렌 D를 들 수 있다. 파릴렌은 AZ주 Tempe의 Advanced Coating으로부터 입수 가능하다. 적당한 일 성막 장치는 IN주 Indianapolis의 Specialty Coating Systems에 의해 제조되어 모델 PDS 2010 LABCOATER 2로서 지정된 휴대용 파릴렌 성막 시스템이다. 다른 일례로서, 실리콘 다이옥사이드는, 비아들(76) 내의 반도체 기판(54)을 상승된 온도(예를 들어, 95O℃)의 산소에 노출시킴으로써 성장될 수 있다.
비아들(76) 및 절연층들(78)을 형성하기 위한 적당한 다른 프로세스들은, 본 명세서에 참고 문헌으로써 포함되어 있는, 발명의 명칭이 "Semiconductor Component With Backside Contacts And Method Of Fabrication"인 미국특허 제6,828,175 B2호에 개시되어 있다.
각각의 비아(76)(도 3C)는 와이어(14)(도 2A) 외부 직경의 약 1.5 내지 3배 인 선택된 내부 직경을 가진다. 예시적 실시예에서, 와이어(14)(도 2A)는 약 25㎛의 외부 직경을 갖고, 비아들(76)(도 3C)은 약 50㎛의 직경을 가진다. 또한, 각 비아(76)(도 3C)의 길이는 반도체 기판(54)(도 3C)의 전체 두께(T)에 의존한다. 반도체 기판(54)(도 3C)의 두께를 위한 대표적인 범위는, 웨이퍼(56)(도 3A)가 표준 두께를 갖는지 아니면 얇아졌는지의 여부에 따라 약 50㎛ 내지 725㎛가 될 수 있다. 또한, 두께(T)는, 반도체 기판(54)(도 3C)을 형성하는 반도체 재료의 두께 및 반도체 기판(54)(도 3C) 상의 RDL 절연층들(72, 74)(도 3C)과 같은 추가적인 임의 구성 요소들의 두께를 포함할 것이다.
도 2A에 도시된 바와 같이, 본딩 모세관(12)이 처음에는, 테일 길이(TL)를 갖는 와이어(14)의 터미널 부분(50)으로써 앞서 기술된 바와 같이 셋업된다. 또한, 와이어(14)의 터미널 부분(50)이 선택된 비아(76)의 중앙에 정렬되는 위치로 본딩 모세관(12)이 이동되는 정렬 단계가 수행된다. 정렬 단계는 정렬 시스템(26)(도 1A) 및 기판 콘택트들(58)의 위치들에 대한 정보를 포함하고 있는 프로그램이 로딩된 제어기(24)(도 1A)를 이용하여 수행될 수 있다. 또한, 비아(76)의 직경은 정렬 시스템(26)(도 1A)의 정렬 허용오차들(tolerances)을 수용할 수 있도록 와이어(14)의 직경에 비해 충분히 커야 한다.
다음으로는, 도 2B에 도시된 바와 같이, 와이어(14)의 터미널 부분(50)을 비아(76)를 관통하여 스레딩하기 위해 본딩 모세관(12)이 화살표(88)(도 2A) 방향의 아래쪽으로 이동되는 스레드 단계가 수행된다. 테일 길이(TL)(도 2A)가 적당하게 선택되면, 와이어(14)의 터미널 부분(50)은 반도체 컴포넌트(54)의 뒷면(64)으로부 터 소정 거리만큼 돌출한다.
테일 길이(TL)(도 2A)의 와이어(14) 터미널 부분(50)을 비아(76)쪽으로 스레딩함으로써 스레드 단계를 수행하는 것에 대한 대안으로서, 본딩 모세관(12)은 와이어(14)의 끝이 본딩 모세관(12) 내의 개구부(36)(도 1A)의 모떼기 부분(36A)(도 1A)과 같은 높이가 되도록 셋업될 수 있다. 이어서, 개구부(36)(도 1A)는 비아(76)에 맞추어 정렬될 수 있고, 와이어 피드 메커니즘(17)(도 1A)은, 와이어(14)의 끝이 반도체 기판(54)(도 2A)의 뒷면(64)(도 3C)으로부터 돌출할 때까지 와이어(14)의 끝을 비아(76)를 통해 공급하도록 조작될 수 있다. 이 경우, 와이어 피드 메커니즘(17)은, 롤러 피드 메커니즘 또는 선형 모션 클램프와 같은, 기계식 와이어 피딩 메커니즘을 포함할 수 있다. 이 정렬은, 선택된 테일 길이(TL)의 터미널 부분(50)을 정렬하고 비아(76)를 통해 완전한 테일 길이(full tail length)(TL)를 스레딩하는 것이 어려울 수도 있는 근접한 허용오차 애플리케이션들에 사용될 수 있다.
또한 도 2B에 도시되어 있는 바와 같이, 와이어 본더(10)(도 1A)의 EFO 완드(18)가 와이어(14)의 터미널 부분(50) 끝에 콘택트 볼(90)을 형성하는데 사용되는 볼 형성 단계가 수행된다. 콘택트 볼(90) 또한, 비아(76)의 내부 직경보다 큰 외부 직경을 가진다. 볼 형성 단계는, 콘택트 볼(90)의 직경이 비아(76) 직경의 약 2 내지 4배가 되도록 프로그램 가능한 EFO 프로세스 파라미터들을 이용하여 제어될 수 있다. 또한, 전자 스파크가 와이어로만 진행한다는 것을 보장하기 위한 준비들이 이루어질 수 있다. 예를 들어, EFO 완드(18)는, 전자 스파크가 반도체 웨이퍼(56)와 접촉하는 것을 방지하는 접지된 금속 차폐를 포함할 수 있다. 또한, 와이어(14)는 전자 스파크가 반도체 웨이퍼(56) 또는 반도체 기판(54)으로 점프하지 않는다는 것을 보장하기 위해 와이어 본더(10)(도 1A)로 접지될 수 있다. 다른 대안으로서, 볼 형성 단계는, 본 기술분야에 공지되어 있는 바와 같이, 수소 가스 토치(torch)와 같은, 가스 형성 토치를 이용하여 수행될 수도 있다.
다음으로는, 도 2C에 도시된 바와 같이, 본딩 모세관(12)이 화살표(94)로 표시되는 바와 같이 위쪽으로 이동되는 풀링 및 웨징 단계(pulling and wedging step)가 수행된다. 본딩 모세관(12)의 움직임은 화살표(96)로 표시되는 바와 같이 콘택트 볼(90)도 이동시켜 콘택트 볼(90)을 비아(76)에 웨징한다. 풀링 및 웨징 단계는 와이어 클램프들(16)이 닫힌 상태에서 수행되고, 앞서 설명되고 도 1C에 도시된 볼 포착 단계와 실질적으로 유사하다. 그러나, 이 경우에는, 콘택트 볼(90)이, 본딩 모세관(12)에 의해 포착되는 것이 아니라, 뒷면(64)(도 3C)에 대하여 풀링되고 본딩 모세관(12)에 의해 가해지는 힘으로써 비아(76)에 웨징된다. 반도체 기판(54) 위아래의 가스 압력들도 콘택트 볼(90)을 비아(76)쪽으로 이동시켜 웨징하는데 사용될 수 있다.
도 3D는 풀링 및 웨징 단계 다음에 위치하는 비아 내의 와이어(14)를 예시한다. 콘택트 볼(90)(도 2C)은 비아(76)(도 2C)쪽으로 웨징되지만, 와이어(14)(도 3D)는 비아(76)(도 2C)의 측벽(100)(도 3D)에 부착되지 않는다. 이러한 정렬에 의해, 와이어(14)는 비아(76) 내에서 자유롭게 움직이고, 그에 따라, 완성된 컴포넌트(86)(도 3J)에서, 온도 순환 동안, 와이어(14)와 반도체 기판(54)의 상이한 TCE(thermal coefficients of expansion)로 인한 스트레스들은 발생되지 않는다.
다음으로는, 도 2D에 도시된 바와 같이, 와이어 클램프들(16)이 열리고 본딩 모세관(12)이 RDL 콘택트(70)(도 3C)와의 정렬을 위해 x 및 z 방향들로(그리고 필요하다면 y 방향으로도) 이동되는 루핑 단계가 수행된다. 루핑 단계는, 실질적으로 도 1F의 루핑 단계를 위해 앞서 설명되고 도시된 바와 같이, 정렬 시스템(26)(도 1A) 및 제어기(24)(도 1A)를 이용하여 수행될 수 있다. 이 경우, 제어기(24)(도 1A)에는 RDL 콘택트들(70)의 위치들에 대한 정보를 포함하고 있는 프로그램이 로딩된다. 또한 앞서 기술된 바와 같이, 와이어 클램프들(16)은 루핑 단계 동안 열려진 상태를 유지한다.
다음으로는, 도 2E에 도시된 바와 같이, 와이어(14)의 중간 부분과 RDL 콘택트(70) 사이에 본딩 콘택트(92)(도 2F)가 형성되는 본딩 콘택트 형성 단계가 수행된다. 예시적 실시예에서, 본딩 콘택트(92)는, 실질적으로 도 1G에서 앞서 설명되고 도시된 바와 같이, 모세관 도구(12)에 의해 가해지는 압력 및 초음파 에너지를 이용하여 형성되는 스티치 본드를 포함한다. 또한 앞서 기술된 바와 같이, 와이어 클램프들(16)은 본딩 콘택트 형성 단계 동안 열려진 상태를 유지한다.
다음으로는, 도 2F 및 도 2G에 도시된 바와 같이, 와이어 클램프들이 닫히고 본딩 모세관(12)이 화살표(98)(도 2F)로 표시되는 바와 같이 이동되어 와이어(14)를 본딩 콘택트(92)로부터 절단하는 절단 단계가 수행된다. 절단 단계는 실질적으로 도 1H의 절단 단계를 위해 앞서 설명되고 도시된 바와 같이 수행될 수 있다. 이 절단 단계는, 본딩 모세관(12)으로부터 돌출하는 와이어(14)의 터미널 부 분(110)(도 2G)을 형성한다. 앞서 기술된 바와 같이, 열 또는 부분적인 전자 플레임 오프(EFO)를 이용하여 터미널 부분(110)을 평탄화하기 위한 선택적인 추가적 평탄화 단계가 수행될 수 있다.
도 3E는 결과적인 관통 와이어 인터커넥트(102)를 예시한다. 관통 와이어 인터커넥트(102)는 반도체 기판(54)의 회로면(62) 상의 RDL 콘택트(70)에 본딩된 본딩 콘택트(92)를 포함한다. 또한, 관통 와이어 인터커넥트(102)는 반도체 기판(54) 뒷면(64)(도 2F) 상의 비아(76)에 웨징된 콘택트 볼(90)(도 2F)을 포함한다.
다음으로는, 도 2H 내지 도 2K에 도시된 바와 같이, 본딩 콘택트(92) 상에 스터드 범프(106)(도 2K)를 형성하기 위한 선택적인 추가적 스터드 범핑 단계들이 수행될 수 있다. 스터드 범프(106)(도 2K)는, 관통 와이어 인터커넥트(102)에 외부 접촉점을 제공하는 것에 추가하여, 본딩 콘택트(92)를 위한 시큐리티 본드(security bond)도 제공한다.
도 2H 내지 도 2K에서, 스터드 범핑 단계들은 동일한 와이어 본더(10)(도 1A)를 이용하여 수행된다. 그러나, 다음에서 부연되는 바와 같이, 와이어 본더(10)는 반도체 기판(54)의 회로면(62)에 대해 동작하는 제1 본딩 모세관(12A)(도 5A 및 도 5B) 및 반도체 기판(54)의 뒷면(64)에 대해 동작하는 제2 본딩 모세관(12B)(도 5A 및 도 5B)의 2개의 본딩 모세관들을 갖도록 변경될 수 있다.
단일 와이어 본더(10)(도 1A)를 사용하는 대안으로서, 스터드 범프(106)(도 2K)를 형성하기 위해 별도의 스터드 범퍼(124)(도 4B)가 사용될 수도 있다. 적당 한 일 스터드 범퍼가 PA주 Willow Grove의 Kulicke & Soffa Industries Inc.에 의해 제조된 고속 대면적(high speed large area) 스터드 범퍼인 "WAFER PRO PLUS"이다. 별도 스터드 범퍼에 의해, 와이어(14)는, 땜납 합금, 구리, 알루미늄 또는 팔라듐과 같은, 표준 재료를 포함할 수 있고, 스터드 범프(106)(도 2K)는, 금과 같은, 비산화 재료를 포함할 수 있다.
도 2H를 참조하면, 예시적 실시예에서, 와이어 본더(10)(도 1A)의 EFO 완드(18)는, 실질적으로 도 1B에서 앞서 설명되고 도시된 바와 같이, 와이어(14)의 터미널 부분(110)(도 2G)에 콘택트 볼(108)(도 2H)을 형성하는데 사용된다.
다음으로는, 도 2I에 도시된 바와 같이, 본딩 모세관(12)은, 실질적으로 도 1C에서 설명되고 도시된 바와 같이, 콘택트 볼(108)을 포착하도록 이동된다. 콘택트 볼(108)의 포착에 수반하여, 본딩 모세관은 본딩 콘택트(92)에 정렬되고, 본딩 모세관(12)은, 화살표(104)로 표시되는 바와 같이, 본딩 콘택트(92)를 향해 이동된다.
다음으로는, 도 2J에 도시된 바와 같이, 힘 및 초음파 에너지가, 화살표(112)로 표시되는 바와 같이, 본딩 모세관(12)에 의해 인가되어 콘택트 볼(108)을 본딩 콘택트(92)에 본딩한다.
다음으로는, 도 2K에 도시된 바와 같이, 본딩 모세관(12)은, 본딩 콘택트(92)에 스터드 범프(106)(도 2K)를 남기면서, 화살표(114)로 표시되는 바와 같이, 본딩 콘택트(92)로부터 멀어지도록 이동된다. 또한, 본딩 모세관(12)은 와이어 클램프들(16)이 열려진 상태에서 선택된 거리를 이동하므로, 선택된 테일 길 이(TL)(도 2A)를 갖는 터미널 부분(50)(도 2L)이 형성된다. 도 3F는 스터드 범프(106)를 갖는 관통 와이어 인터커넥트(102)를 평면도로 예시한다. 도 3H는 스터드 범프(106)를 갖는 관통 와이어 인터커넥트(102)를 단면도로 예시한다.
다음으로는, 도 2L에 도시된 바와 같이, 본딩 모세관(12)이 이동되어 다른 비아(76)와 정렬되고, 도 2B 내지 도 2K의 단계들이 필요한만큼 반복된다. 도 3G는 후속 스레드 단계 이전의 후속 비아(76), 기판 콘택트(58) 및 RDL 콘택트(70)를 예시한다.
도 3I를 참조하면, 선택적인 와이어 캡슐화 단계가 수행된 이후의 관통 와이어 인터커넥트(102) 및 반도체 기판(54)이 단면도로 예시된다. 도 3I에서는, 비아(76) 내의 관통 와이어 인터커넥트(102) 부분을 캡슐화하기 위해 와이어 캡슐화제(80)가 비아(76) 내에 성막되었다. 와이어 캡슐화제(80)는 모세관 주입 또는 스크린 프린팅(screen printing)과 같은 적당한 프로세스를 이용하여 비아(76)에 성막된, UV 또는 열 경화 가능 에폭시와 같은, 폴리머를 포함할 수 있다. 성막에 수반하여, 와이어 캡슐화제(80)는 단단하게 경화될 수 있다. 와이어 캡슐화제(80)는, 잠금 기능(locking function)을 수행하고, 관통 와이어 인터커넥트(102)와 반도체 기판(54) 사이에 전기 절연 유전체 재료의 다른 한 층을 제공하면서, 관통 와이어 인터커넥트(102)를 비아(76)에 부착한다. 또한, 와이어 캡슐화제(80)는 콘택트 볼(90)을 전기적으로 절연하여 콘택트 볼(90)과 반도체 기판(54) 사이의 단락을 방지한다. 와이어 캡슐화제(80)는 관통 와이어 인터커넥트(102)의 용량(capacitance)을 조정하도록 구성될 수도 있다.
다른 대안으로서, 와이어 스윕(wire sweep)을 방지하기 위해 노-스윕(no-sweep) 캡슐화제(246)(도 13G)가 관통 와이어 인터커넥트들(102) 상에 성막될 수 있다. 예를 들어, Kulicke & Soffa는 "NOSWEEP" 캡슐화제라는 상표명으로, 와이어 본더(10)(도 1A)의 동작 동안 도포되어 경화될 수 있는 제품을 제조한다.
도 3J를 참조하면, 선택적인 단계가 수행된 이후의 관통 와이어 인터커넥트(102) 및 반도체 기판(54)이 확대된 단면도로 예시된다. 선택적인 단계 동안, 플립 칩 땜납 볼들(OLB 볼들) 또는 FCOM 볼들과 같은, 터미널 콘택트들(84)이 관통 와이어 인터커넥트(102)와 전기적으로 통신하는 반도체 기판(54) 상에 형성된다. 도 3J에서는, 도체들(82) 및 터미널 콘택트 본딩 패드들(118)이 본딩 콘택트들(92) 및 RDL 패드들(70)과 전기적으로 통신하는 바깥쪽 RDL 절연층(74) 상에 형성되었다. 또한, 터미널 콘택트들(84)이 터미널 콘택트 본딩 패드들(118) 상에 형성되었다. 도 3J에서는, 도체들(82) 및 터미널 콘택트 본딩 패드들(118)이 예시적 목적들을 위해 별도 층들로서 도시된다. 그러나, 도체들(82) 및 터미널 콘택트 본딩 패드들(118)은 RDL 패드들(70)을 형성하는 RDL(redistribution layer)의 일부인 것이 바람직하고, 도 2A에 도시된 스레드 단계 이전에 형성되는 것이 바람직하다. 또한, 터미널 콘택트들(84)은 RDL 콘택트들(70)과 동일한 두께를 갖는 RDL 도체들까지 일직선으로 바깥쪽 RDL 절연층(74)을 관통하는 개구부들에 탑재될 수도 있다.
도체들(82)(도 3J) 및 터미널 콘택트 본딩 패드들(118)(도 3J)은, 마스크를 관통하는 에칭 또는 성막과 같은, 금속 배선 프로세스(metallization process)를 이용하여 높은 도전성 금속으로 형성될 수 있다. 또한, 도체들(82)(도 3J)은 실질 적으로 도시된 팬아웃 구성 또는 팬인 구성을 가질 수도 있다. 또한, 터미널 콘택트 본딩 패드들(118)(도 3J) 및 터미널 콘택트들(84)(도 3J)은, 그리드 어레이, 가장자리 어레이 또는 중앙 어레이와 같은, 영역 어레이로 형성될 수도 있다.
터미널 콘택트들(84)(도 3J)은 땜납 볼 본딩 또는 스터드 범핑과 같은 적당한 프로세스를 이용하여 형성될 수 있다. 다음에서 부연되는 바와 같이, 터미널 콘택트들(84)은 회로 보드 또는 다른 지지 기판에 외부 접속점들 및 플립 칩 본딩 구조들을 제공하는데 사용될 수 있다. 선택적 추가 단계들에 수반하여, 반도체 기판(54)(도 3A)은 커팅, 시어링(shearing), 에칭 또는 물 분사법(water jetting)과 같은 적당한 프로세스를 이용하여 웨이퍼(56)(도 3A)로부터 단품화될 수 있다.
도 3J에 도시된 바와 같이, 완성된 반도체 컴포넌트(86)는 집적 회로들(66)을 포함하고 있는 반도체 기판(54)을 포함한다. 또한, 반도체 컴포넌트(86)는 기판 콘택트들(58), RDL 콘택트들(70) 및 집적 회로들(66)과 전기적으로 통신하는 관통 와이어 인터커넥트(102)를 포함한다. 관통 와이어 인터커넥트(102)는 반도체 기판(54) 뒷면(64)(도 2F)의 비아(76)에 웨징된 콘택트 볼(90)(도 2F)을 포함한다. 관통 와이어 인터커넥트(102)는 회로면(62) 상의 RDL 콘택트(70) 상에 스터드 범프(106)를 갖는 본딩 콘택트(92)도 포함한다. 부연되는 바와 같이, 콘택트 볼(90) 및 본딩 콘택트(92)는 반도체 컴포넌트(86)가 다른 컴포넌트들 상에 적층될 수 있게 한다. 반도체 컴포넌트(86)는 관통 와이어 인터커넥트(102) 및 집적 회로들(66)과 전기적으로 통신하는 회로면(62) 상의 터미널 콘택트들(84)도 포함한다. 또한, 반도체 컴포넌트(86)는 반도체 기판(54)의 그것과 정합하는 칩 스케일 아웃 라인을 가진다.
도 4A를 참조하면, 본 발명의 방법을 수행하기 위한 시스템(120)이 블록도로 예시된다. 시스템(120)은 본딩 모세관(12)(도 1A), 와이어 클램프들(16)(도 1A), 정렬 시스템(26)(도 1A), 제어기(24)(도 1A) 및 EFO 완드(18)(도 1B)를 포함하는 와이어 본더(10)를 포함한다. 이 구성 요소들 각각은 실질적으로 앞서 기술된 바와 같이 기능한다. 시스템은 비아(76), RDL 콘택트들(70), 및 앞서 기술된 나머지 구성 요소들 모두를 갖는 반도체 기판(54)을 포함하고 있는 반도체 웨이퍼(56)도 포함한다.
도 4B를 참조하면, 대안의 실시예의 시스템(122)은 본질적으로 시스템(120)(도 4A)과 동일한 구성 요소들을 포함하지만, 본딩 콘택트들(92)(도 2K) 상에 스터드 범프들(106)(도 2K)이 형성되는 스터드 범핑 단계를 수행하기 위한 스터드 범퍼(124)도 포함한다.
도 5A를 참조하면, 대안의 실시예의 시스템(126)은, 실질적으로 앞서 기술된 와이어 본더(10)(도 1A)와 등가인 와이어 본더(1OA)를 포함한다. 그러나, 와이어 본더(1OA)는 반도체 기판(54)의 회로면(62)으로부터 본 발명의 단계들을 수행하도록 구성된 제1 본딩 모세관(12A) 및 반도체 기판(54)의 뒷면(64)으로부터 본 발명의 단계들을 수행하도록 구성된 제2 본딩 모세관(12B)을 포함한다. 예를 들어, 제2 본딩 모세관(12B)은 콘택트 볼(90)을 형성한 다음, 화살표(128)로 표시되는 바와 같이, 콘택트 볼(90)에 압력을 가하여 콘택트 볼(90)을 비아(76)에 웨징하는데 사용될 수 있다. 마찬가지로, 비아(76)가 금속층을 포함하면, 제2 본딩 모세관(12B) 은 초음파 또는 열에너지를 이용하여 콘택트 볼(90)을 금속층에 본딩하는데 사용될 수도 있다.
도 5B를 참조하면, 다른 대안으로서, 시스템(126) 및 제2 본딩 모세관(12B)은 콘택트 볼(90) "상에" 또는 콘택트 볼(90) "대신에" 스터드 범프(106A)를 형성하는데 사용될 수 있다. 스터드 범프(106A)는 실질적으로 앞서 기술된 스터드 범프(106)(도 3H)와 등가일 수 있다. 또한, 스터드 범프(106A)는 적층 컴포넌트들을 상호 접속시키는데 사용될 수 있다.
도 6을 참조하면, 대안의 실시예의 시스템(130)은 2개의 본딩 모세관들(12A, 12B)을 포함하고, 화살표(134)로 표시되는 바와 같이 이동 가능한 푸셔 메커니즘(pusher mechanism)(132)도 포함한다. 푸셔 메커니즘(132)은 콘택트 볼(90)을 반도체 기판(54) 상의 뒷면 콘택트(136) 상으로 푸시하는데 사용될 수 있다. 그 다음, 제2 본딩 모세관(12B)은 콘택트 볼(90)을 뒷면 콘택트(136)에 본딩하기 위해 화살표(138)로 표시되는 바와 같이 이동될 수 있다.
도 7A 및 도 7B를 참조하면, 대안의 실시예의 시스템(144)은 실질적으로 앞서 기술된 바와 같이 구성된 2개의 본딩 모세관들(12A, 12B)을 포함한다. 시스템(144)은 약 25㎛ 내지 200㎛의 두께를 갖는 박형 반도체 기판(54T)을 갖는 박형 반도체 웨이퍼(56T)도 포함한다. 박형 반도체 기판(54T)은, 실질적으로 비아(76)(도 2A) 및 RDL 콘택트(70)(도 2A)를 위해 앞서 기술된 바와 같이 구성되는 비아(76T) 및 RDL 콘택트(7OT)를 포함한다. 그러나, 비아(76T)는 RDL 콘택트(7OT)를 통해 연장하지 않으며, 비아(76T)의 길이는 콘택트 볼(90T)의 직경과 거의 동일하 다. 제2 모세관(12B)은, 실질적으로 앞서 기술된 바와 같이, 와이어(14)로부터 콘택트 볼(9OT)을 형성하고 콘택트 볼(9OT)(및, 필요하다면, 와이어(14)의 다른 끝)을 본딩하도록 구성된다. 그러나, 이 경우, 제1 본딩 모세관(12A)은, 화살표(140)로 표시되는 바와 같이, 제2 본딩 모세관(12B)의 압력에 대항하는 "뒤대기(backing)", "지지(support)" 또는 "모루(anvil)" 모세관으로서 구성된다. 대안의 실시예의 시스템(144)에 의해서도, RDL 콘택트(7OT)는 관통 홀을 포함할 수 있고, 관통 홀로 인해, 본딩 모세관(12A)은 홀을 통해 와이어(14)를 공급하고, FAB(free air ball)를 형성하며, 와이어(14)를 빼 내어 와이어 루프를 형성한 다음, RDL 콘택트(70T)의 표면 상에 시큐리티 또는 스터드 본드를 형성할 수 있다. 본딩 모세관들(12A, 12B) 양자가 RDL 콘택트(7OT)의 바깥쪽 및 안쪽 표면들에 본드를 형성할 수 있거나 RDL 콘택트(7OT)를 관통하는 와이어 리벳(wire rivet)을 형성할 수 있다. 다른 옵션으로서, 제2 본딩 모세관(12B)은, 콘택트 볼(9OT)이 RDL 콘택트(7OT)의 뒷면에 웰딩(welding)될 수 있게 하기 위한 전기 도전성 스팟 웰더(electrically conductive spot welder)로서 구성될 수도 있다.
도 8을 참조하면, 본 발명에 따라 구성된 적층 컴포넌트(146)가 예시된다. 적층 컴포넌트(146)는 뒷면(64) 상에 콘택트 볼들(90)을 갖는 관통 와이어 인터커넥트(102) 및 회로면(62) 상에 도체들(82) 및 터미널 콘택트들(84)을 갖는 반도체 컴포넌트(86)를 포함한다. 또한, 3개의 개별 반도체 컴포넌트들(86-1, 86-2 및 86-3)이 반도체 컴포넌트(86) 상에 적층된다. 반도체 컴포넌트들(86-1, 86-2 및 86-3)은 실질적으로 반도체 컴포넌트(86)와 동일하지만, 터미널 콘택트들(84) 또는 도체들(82)을 포함하지 않는다. 인접 컴포넌트들 상의 볼들(90) 또는 스터드 범프들(106A)(도 5B) 및 관통 와이어 인터커넥트들(102)은 그 사이에 본딩 인터커넥트 접속들(bonded interconnect connections)(170)을 형성하면서 서로 본딩된다. 본딩 인터커넥트 접속들(170)은 관통 와이어 인터커넥트들(102)의 콘택트 볼들(90)과 와이어들 사이에 형성된 땜납 접합들, 기계식 접속들, 웰딩 접속들, 또는 도전성 폴리머 접속들을 포함할 수 있다. 또한, 인접 컴포넌트들 사이의 갭들(164)에 하부 충전 재료(162)(도 10)가 형성될 수도 있다.
도 9를 참조하면, 본 발명에 따라 구성된 적층 컴포넌트(154)가 예시된다. 적층 컴포넌트(154)는 뒷면(64) 상에 콘택트 볼들(90)을 갖는 관통 와이어 인터커넥트들(102) 및 회로면(62) 상에 도체들(82) 및 터미널 콘택트들(84)을 갖는 반도체 컴포넌트(86)를 포함한다. 또한, 3개의 개별 반도체 컴포넌트들(86-1S, 86-2S 및 86-3S)이 반도체 컴포넌트(86) 상에 적층된다. 반도체 컴포넌트들(86-1S, 86-2S 및 86-3S)은 실질적으로 반도체 컴포넌트(86)와 동일하지만, 터미널 콘택트들(84)을 포함하지 않는다. 또한, 인접 컴포넌트들 상의 콘택트 볼들(90) 또는 스터드 범프들(106A)(도 5B) 및 관통 와이어 인터커넥트들(102)은 그 사이에 본딩 인터커넥트 접속들(172)을 형성하면서 서로 본딩된다. 그러나, 이 실시예에서, 본딩 인터커넥트 접속들(172)은 인접한 콘택트 볼들(90) 또는 스터드 범프들(106A)(도 5B)과 본딩 콘택트들(92)(도 3J)의 스터드 범프들(106) 사이에 위치한다. 본딩 인터커넥트 접속들(172)은 콘택트 볼들(90)과 스터드 범프들(106) 사이에 형성된 땜납 접합들, 기계식 접속들, 웰딩 접속들, 또는 도전성 폴리머 접속들을 포함할 수 있다. 이 실시예에서, 반도체 컴포넌트들(86, 86-1S, 86-2S 및 86-3S)은 대략 스터드 범프들(106)과 비아들(76) 사이의 거리와 동일한 거리만큼 엇갈린다. 도 9에서, 인접 컴포넌트들 사이의 오프셋은, 이 거리가 통상적으로 약 100-300㎛의 차수일 뿐이므로, 공통의 척도를 갖지 않는다.
도 10을 참조하면, 적층 다이 컴포넌트(148)는, 반도체 컴포넌트(86)에 적층되어 본딩된 반도체 다이(150)를 포함한다. 반도체 다이(150)는, 그 사이에 본딩 인터커넥트 접속들(174)을 형성하면서, 관통 와이어 인터커넥트들(102)의 콘택트 볼들(90) 또는 스터드 범프들(106A)(도 5B)에 본딩된 다이 콘택트들(152)을 포함한다. 본딩 인터커넥트 접속들(174)은 콘택트 볼들(90) 또는 스터드 범프들(106A)(도 5B)과 다이 콘택트들(152) 사이에 형성된 땜납 접합들, 기계식 접속들, 웰딩 접속들, 또는 도전성 폴리머 접속들을 포함할 수 있다. 또한, 경화 가능 폴리머와 같은 하부 충전층(162)이 반도체 컴포넌트(86)와 반도체 다이(150) 사이에 형성될 수 있다.
적층 컴포넌트들 146(도 8), 154(도 9) 및 148(도 10) 모두가 단품화된 컴포넌트인 반도체 컴포넌트(86)로써 구성되지만, 반도체 컴포넌트(86)는 반도체 웨이퍼(56)(도 3A) 상에 포함될 수 있으므로, 웨이퍼 스케일 적층 컴포넌트들이 제공될 수도 있음을 이해해야 한다.
도 11A 및 도 11B를 참조하면, 다른 예시적 인터커넥트 컴포넌트(86I)가 예시된다. 인터커넥트 컴포넌트(86I)는, 실질적으로 반도체 컴포넌트(86)(도 3J)와 동일하지만, 테스트 신호들을 터미널 콘택트들(84)로부터 관통 와이어 인터커넥 트(102)를 관통하여 볼들(90) 또는 스터드 범프들(106A)(도 5B)로 전도하도록 구성된다. 도 11A에 도시된 바와 같이, 반도체 다이 또는 웨이퍼와 같은, DUT(device under test)(156)는 테스트 패드들(160)을 포함한다. 화살표(158)로 표시되는 바와 같이, DUT(156)는 프로브 테스터 또는 싱글 다이 캐리어와 같은 적당한 장치를 이용하여 인터커넥트 기판(86I)과 접촉하도록 이동될 수 있다. 이 실시예에서, 인터커넥트 컴포넌트(86I)는, DUT(156)와 비본딩 전기 접속들(176)(도 11B)을 형성하도록 구성된 수동 구성 요소(passive element)일 수 있으므로, 반드시 집적 회로들(66)(도 3C)을 포함할 필요는 없다. 또한, 인터커넥트 컴포넌트(86I)가 반드시 반도체 재료로 이루어질 필요는 없지만, 세라믹, 플라스틱 재료 또는 복합 재료를 포함할 수 있다. 또한, 이 실시예에서, 관통 와이어 인터커넥트(102)는 선택적으로, 루프가 약화되지 않으면서 휘어질 수 있게 하는 상태로, 비아(76) 내에서 자유롭게 이동할 수 있다. 이 경우, 관통 와이어 인터커넥트(102)는 언로드 상태에서 인터커넥트 컴포넌트(86I)의 바깥쪽 표면으로부터 떨어진 위치에 볼(90)을 유지하기에 충분할 정도로 탄력성이 좋을 수 있다. 다른 대안으로서, 볼(90)은 z-방향에서 위아래로 자유롭게 움직일 수 있는 상태에서, 관통 와이어 인터커넥트(102)는 앞서 기술된 바와 같이 비아(76) 내에서 캡슐화될 수도 있다. 또한, 볼(90)은 높은 전기 전도율을 갖는 내마모성 금속으로 도금될 수도 있다. 이 경우, 볼(90)은, 비아 캡슐화제가 관통 와이어 인터커넥트(102)를 보호하고 관통 와이어 인터커넥트(102)가 휘어지는 것을 방지하는 상태에서, 프로브 카드들 및 KGD(known good die) 테스트 소켓들에서의 사용을 위한 미니 "POGO PIN"으로 기능할 수 있다.
도 12를 참조하면, 다른 예시적 인터커넥트 컴포넌트(86IC)가 예시된다. 인터커넥트 컴포넌트(86IC)는 실질적으로 인터커넥트 컴포넌트(86I)(도 11A)와 동일하다. 그러나, 인터커넥트 컴포넌트(86IC)는 DUT(156) 상의 테스트 콘택트들(160)과 비본딩 전기 접속들(178)을 형성하도록 구성된, 관통 와이어 인터커넥트들(102)과 전기적으로 통신하는, 개별 테스트 콘택터들(186)을 포함한다. 테스트 콘택터들(168)은, 본 명세서에 참고 문헌으로써 포함되어 있는, 발명의 명칭이 "Method For Fabricating A Self Limiting Silicon Based Interconnect For Testing Bare Semiconductor Dice"인 미국특허 제5,483,741호에 개시되어 있는 바와 같이, 관통하는 돌기물들에 의해 돋아진 콘택트들(raised contacts)을 포함할 수 있다. 대안으로, 테스트 콘택터들(168)은, 본 명세서에 참고 문헌으로써 포함되어 있는, 발명의 명칭이 "Interconnect For Making Temporary Electrical Connections With Bumped Semiconductor Components"인 미국특허 제5,931,685호에 개시되어 있는 바와 같이 구성될 수 있다.
도 13A 내지 도 13G를 참조하면, 적층 어레이 컴포넌트(86SA)(도 13E)를 형성하기 위한 다른 예시적 적층 방법에서의 단계들이 예시된다. 선행 실시예에서와 같이, 적층 방법은 복수의 반도체 기판들(54)을 포함하고 있는 반도체 웨이퍼(56)(도 3A)에 대해 웨이퍼 레벨에서 수행될 수 있다. 대안으로, 적층 방법은, 베어 다이들 또는 KGD(known good dice)와 같은, 단품화된 반도체 기판들(54)에 대해 수행될 수도 있다.
처음에는, 도 13A에 도시된 바와 같이, 4개의 반도체 기판들(54A 내지 54D) 이 그 사이에 스페이서들(182)이 위치하는 상태로 적층되어 적층 어레이(180)를 형성한다. 적층 어레이(180)(도 13A)의 최상단 기판은 본 명세서에서 제1 바깥쪽 기판(54A)이라고 명명된다. 적층 어레이(180)(도 13A)의 최하단 기판은 본 명세서에서 제2 바깥쪽 기판(54D)이라고 명명된다. 적층 어레이(180)(도 13A)의 중간 기판들(54B 및 54C)은 본 명세서에서 안쪽 반도체 기판들(54B 및 54C)로서 명명된다.
스페이서들(182)(도 13A)은 땜납과 같은 금속 또는, 에폭시 또는 레지스트와 같은, 폴리머를 포함할 수 있다. 스페이서들(182)은 반도체 기판들(54A 내지 54D) 상에 직접적으로 또는 반도체 기판들(54A 내지 54D) 상의 특수 패드들(도시되지 않음) 상에, 스터드 범핑, 볼 본딩, 스크린 프린팅, 도트 슈팅(dot shooting), 노즐 성막, 또는 광 패터닝과 같은, 프로세스를 이용하여 형성될 수 있다. 예시적 실시예에서는, 반도체 기판들(54A 내지 54D)의 코너들에 인접하게 배치된 4개의 스페이서들(182)(도 13G)이 존재한다.
스페이서들(182)(도 13A)은 인접한 반도체 기판들(54A 내지 54D) 사이에, 스페이서들(182)의 높이와 동일한 간격(S)을 갖는 공간들(214A 내지 214C)(도 13A)을 형성한다. 간격(S)을 위한 대표적인 범위는 10㎛ 내지 100㎛에 이를 수 있다. 공간들(214A 내지 214C)(도 13A)을 형성하는 이외에, 스페이서들(182)(도 13A)은 또한, 반도체 기판들(54A 내지 54D)을 같은 높이가 되게 하여 기울어지는 것을 방지한다. 스페이서들(182)(도 13A)은 반도체 기판들(54A 내지 54D)을 서로에 대해 정렬하는데도 도움이 된다. 부연되는 바와 같이, 스페이서들(182)(도 13A)은 바람직하게도 반도체 기판들(54A 내지 54D) 사이에서 약간의 상대적 움직임 또는 측면 이 동을 허용한다. 또한, 스페이서들(182)은 반도체 기판들(54A 내지 54D)을 서로에 관하여 움직이게 하기 위한 베어링들(bearings)을 제공하도록 구성될 수 있다. 또한, 완성된 컴포넌트(86SA)(도 13E)에서, 스페이서들(182)은 반도체 기판들(54A 내지 54D) 사이에, 기계적, 전기적 또는 자기적 영향들로부터의 보호를 제공하도록(예를 들어, 전기적 접지 평면을 추가하거나 기판들을 부유 자기 필드들로부터 차폐하도록) 구성될 수 있는 재료를 제공한다.
스페이서들(182)에 의해 생성된 공간들(214A 내지 214C)(도 13A)은 본 방법의 단계들 전체에 걸쳐 유지될 뿐만 아니라 완성된 반도체 컴포넌트(86SA)(도 13A)에서도 유지된다. 부연되는 바와 같이, 공간들(214A 내지 214C)(도 13A)은, a.) 인접한 반도체 기판들(54A 내지 54D) 사이에 재료(예를 들어, 땜납)의 컬럼(column) 형성을 허용하는 것에 의한 본딩 및 b.) 레이저 빔을 위한 액세스를 제공하는 것에 의한 레이저 머시닝(laser machining)과 같은, 본 방법의 다른 단계들의 실행을 용이하게 한다. 또한, 완성된 컴포넌트(86SA)(도 13E)에서, 공간들(214A 내지 214C)(도 13A)은 반도체 기판들(54A 내지 54D)을 냉각시키거나 가열하기 위한 또는, 하부 충전층과 같은, 재료 또는 열전도성 재료를 반도체 기판들(54A 내지 54D) 사이에 배치하기 위한 유체들을 허용한다.
각각의 반도체 기판(54A 내지 54D)(도 13A)은, 실질적으로 반도체 기판(54)(도 3A) 상의 관통 비아(76)(도 3C) 및 기판 콘택트(58)(도 3C)를 위해 앞서 기술된 바와 같이, 기판 콘택트(58A 내지 58D)(도 13A)를 관통하여 형성된 관통 비아(76A 내지 76D)(도 13A)도 포함한다. 또한, 기판 콘택트들(58A 내지 58D)(도 13A)은 집적 회로들(66)(도 3C)과 전기적으로 통신할 수 있고, 실질적으로 앞서 기술된 바와 같은 절연층들(78)(도 3C)을 포함할 수 있다.
제1 바깥쪽 반도체 기판(54A)(도 13A) 또한, 실질적으로 RDL 콘택트들(70)(도 3B)을 위해 앞서 기술된 바와 같은 RDL 콘택트들(70A)(도 13A)을 포함한다. 또한, 제1 바깥쪽 반도체 기판(54A)(도 13A)은, 실질적으로 도체들(82)(도 3J) 및 터미널 콘택트들(84)(도 3J)을 위해 앞서 기술된 바와 같이, RDL 콘택트들(7OA)(도 13A)과 전기적으로 통신하는 도체들(82A)(도 13A) 및 터미널 콘택트들(84A)(도 13A)을 포함한다. 앞서 기술된 바와 같이, 도체들(82A)은 RDL 콘택트들(70A)을 형성하는 동일한 RDL의 일부일 수 있다.
안쪽 반도체 기판들(54B 및 54C)(도 13A) 및 제2 바깥쪽 반도체 기판(54D) 또한, 그들의 기판 콘택트들(58B 내지 58D)(도 13A) 상에 본딩 구성 요소들(184)(도 13A)을 포함한다. 본딩 구성 요소들(184)(도 13A)은 사이즈 및 형태에서 관통 비아들(76B 내지 76D)에 대응되는 관통 개구부들을 갖는 원형 또는 다각형 도넛들(donuts)을 포함할 수 있다. 대안으로, 본딩 구성 요소들(184)(도 13A)은 기판 콘택트들(58B 내지 58D) 상에 단순히 재료의 도트들 또는 무더기들(dots or mounds)을 포함할 수도 있다. 본딩 구성 요소들(184)은, 니켈, 니켈 합금, 땜납 합금, 금 또는 금 합금과 같은, 녹는점이 낮은 금속으로 이루어질 수 있다. 대안으로, 본딩 구성 요소들(184)은 전도성 폴리머 재료로 이루어질 수도 있다. 또한, 본딩 구성 요소들(184)은, 스크린 프린팅, 마스크를 관통하는 성막, 리플로우(reflow) 또는 폴리머 경화와 같은, 적당한 프로세스를 이용하여 형성될 수 있 다. 부연되는 바와 같이, 설명된 가열 단계 및 시프트 단계에 수반하여, 본딩 구성 요소들(184)은 기판 콘택트들(58B 내지 58D)과 와이어(14) 사이에 본딩 접속들(186)(도 13E)을 형성한다.
또한 도 13A에 도시된 바와 같이, 병목(bottle neck) 본딩 모세관(12BN)이 제공된다. 또한, 와이어 피드 메커니즘(17BN)은, 실질적으로 와이어 피드 메커니즘(17)(도 1A)을 위해 앞서 기술된 바와 같이, 본딩 모세관(12BN)과 동작 가능하게 연관된다. 와이어 피드 메커니즘(17BN)은, 간략화를 위해 도 13A 내지 도 13F에 도시되어 있지 않은 클램프들(16)(도 1A)과도 동작 가능하게 연관될 수 있다. 본 방법의 이 실시예는 병목 본딩 모세관(12BN)으로써 설명되지만, 본딩 모세관(12)(도 1A) 또는 레이저도 사용될 수 있다.
본딩 모세관(12BN)(도 13A)은, 초미세 피치(예를 들어, < 65㎛) 와이어 본딩 프로세스를 수행하도록 구성된 앞서 기술된 본딩 모세관(12)(도 1A)과 같은, 와이어 본더의 구성 요소를 포함할 수 있다. 적당한 병목 본딩 모세관들은 CA주 Petaluma의 SPT(Small Precision Tools)에 의해 제조된다. 적당한 일 본딩 모세관은 SBN(molded slim line bottleneck) 모세관으로 지정된다. PA주 Willow Grove의 Kulicke & Soffa Industries Inc. 또한 적당한 본딩 모세관들을 제조한다.
처음에는, 도 13A에 도시된 바와 같이, 반도체 기판들(54A 내지 54D)이 정렬되고 부착되어 적층 어레이(180)를 형성한다. 적층 어레이(180)에서, 관통 비아들(76A) 모두는 플러스 또는 마이너스 5 내지 10㎛의 허용오차 내에서 공통 종축(216)을 따라 정렬된다. 반도체 기판들(54A 내지 54D)의 정렬 및 스페이서 들(182)의 형성은, 정렬자 본더들, 기계식 고정물들 및 리플로우 오븐들과 같은, 본 기술분야에 공지되어 있는 장비 및 기술들을 이용하여 실현될 수 있다. 또한, 본딩 모세관(12BN)은 제1 바깥쪽 반도체 기판(54A) 내의 비아(76A)와 정렬된다.
다음으로는, 도 13B에 도시된 바와 같이, 와이어(14)의 끝(218)이 제2 바깥쪽 반도체 기판(54D)의 뒷면(64D)으로부터 돌출하도록, 와이어 피드 메커니즘(17BN)을 동작시켜 와이어(14)를 정렬된 비아들(76A 내지 76D)을 통해 스레딩함으로써 스레드 단계가 수행된다. 대안으로, 스레드 단계는, 실질적으로 도 2A에서 앞서 기술된 바와 같이, 와이어(14)의 테일 길이(TL)(도 2A)를 형성한 다음 본딩 모세관(12)을 z-방향으로 이동시킴으로써 수행될 수도 있다.
다음으로는, 도 13C에 도시된 바와 같이, EFO 완드(18)가, 실질적으로 도 2B에서 앞서 기술되고 도시된 바와 같이, 와이어(14)의 터미널 부분에 콘택트 볼(90)을 형성하는데 사용되는 볼 형성 단계가 수행된다.
다음으로는, 도 13D에 도시된 바와 같이, 풀링 및 웨징 단계가 수행되어 콘택트 볼(90)을 제2 바깥쪽 반도체 기판(54D)의 뒷면(64D)에 대하여 풀링하고 콘택트 볼(90)을 비아(76D)에 웨징한다.
또한 도 13D에 도시된 바와 같이, 본딩 콘택트(92)가 제1 바깥쪽 반도체 기판(54A) 상의 RDL 콘택트(7OA)에 형성되는 스티치 본딩 단계가 수행된다. 또한, 절단 단계가 실질적으로 앞서 기술된 바와 같이 수행되어 본딩 콘택트(92)로부터 와이어(14)를 절단한다. 완성된 관통 와이어 인터커넥트(102SA)(도 13D)는 정렬된 비아들(76A 내지 76D)을 관통하여 스레드된 와이어(14)의 길이를 포함한다. 또한, 관통 와이어 인터커넥트(102SA)는 제2 바깥쪽 반도체 컴포넌트(54D)의 뒷면(64D) 상의 콘택트 볼(90) 및 제1 바깥쪽 반도체 기판(54A) 상의 RDL 콘택트(7OA) 상의 본딩 콘택트(92)를 포함한다.
다음으로는, 도 13E에 도시된 바와 같이, 본딩 구성 요소들(184)이 와이어(14)에 본딩되어 본딩 접속들(186)을 형성하는 본딩 단계가 수행된다. 그러나, 본딩 단계 이전에, 중간 반도체 기판들(54B, 54C)이 화살표들(210, 212)로 표시되는 바와 같이 반대 방향으로 (또는 동일한 방향으로) 시프트되는 시프트 단계가 수행될 수 있다. 시프트 단계는 푸셔 로드(pusher rod)와 같은 적당한 메커니즘을 이용하여 수행될 수 있다. 시프트 단계는 와이어(14)를 핀칭(pinching)하여, 정렬된 비아들(58A 내지 58D) 및 본딩 구성 요소들(184)과 접촉한다. 시프트 단계는, 비아들(58A 내지 58D)의 정렬이 수 미크론만큼만 시프트되도록 수행되는 것이 바람직하다. 예를 들어, 10㎛ 내지 30㎛의 총 시프트를 위해, 안쪽 반도체 기판(54B)은 5㎛ 내지 15㎛만큼 오른쪽으로 시프트될 수 있고, 안쪽 반도체 기판(54C)은 5㎛ 내지 15㎛만큼 왼쪽으로 시프트될 수 있다. 앞서 언급된 바와 같이, 스페이서들(182)은 베어링 표면들을 제공함으로써 시프트 단계를 용이하게 하도록 구성될 수 있다.
도 13F에 도시된 바와 같이, 본딩 단계는 반도체 기판들(54A 내지 54D) 사이의 공간들(214A, 214B, 214C)(도 13A)을 통해 레이저 빔(222)을 유도하도록 구성된 레이저(220)를 이용하여 수행될 수 있다. 또한, 레이저 빔(222)을 본딩 구성 요소들(184)(도 13D)에, 한번에 하나씩, 포커싱하여, 본딩 구성 요소들(184)을 녹이고 리플로우하기 위한 국지화된 가열을 제공한다. 리플로우된 본딩 구성 요소들(184)은 기판 콘택트들(58B 내지 58D)과 와이어(14) 사이에 본딩 접속들(186)을 형성한다. 완성된 관통 와이어 인터커넥트(102SA)(도 13E)에서, 본딩 접속들(186)은 전기적으로 그리고 구조적으로 반도체 기판들(54A 내지 54D)을 서로 접속시킨다. 레이저 머시닝 단계를 수행하기 위한 적당한 레이저 시스템들은 Ireland주 Dublin의 XSIL LTD 및 OR주 Portland의 Electro Scientific, Inc.에 의해 제조된다.
도 13E에 도시된 바와 같이, 완성된 적층 어레이 반도체 컴포넌트(86SA)은 적층 어레이(180) 및, 반도체 기판들(54A 내지 54D)을 전기적으로 접속시키는 관통 와이어 인터커넥트(102SA)를 포함한다. 반도체 기판(54A 내지 54D)이 반도체 다이들를 포함한다면, 적층 어레이 반도체 컴포넌트(86SA)를 SOD(stack of die)라고 할 수 있다.
도 14에 도시된 바와 같이, 적층 모듈 반도체 컴포넌트(86M)는 적층 어레이 반도체 컴포넌트(86SA) 및, 이미저 모듈(imager module) 또는 메모리-마이크로프로세서 모듈과 같은, 모듈을 형성하기 위해 지지 기판(192)에 탑재된 CPU 컴포넌트(190)를 포함한다. 또한, 적층 모듈 반도체 컴포넌트(86M)의 터미널 콘택트들(84A)(도 13E)은 지지 기판(192) 상의 전극들(194)에 본딩될 수 있다. 또한, 개구부(196)를 통하여 배치된 선택적인 추가적 관통 와이어 인터커넥트(198)(도 14)는 지지 기판(192) 상의 다른 구성 요소들을 적층 어레이(180) 상의 선택된 접촉점들에 전기적으로 접속시키는데 사용될 수 있다.
도 13F 및 도 13G를 참조하면, 선택적인 추가적 측면 와이어 피드 및 본드 단계가 수행되어 측면 와이어 인터커넥트들(188)을 포함하는 측면 와이어 반도체 컴포넌트(86SF)를 형성할 수 있다. 이 경우, 측면 피드 본딩 모세관(12SF) 및 연관된 와이어 피드 메커니즘(17SF)이 사용되어 안쪽 반도체 기판들(54B 및 54C) 사이의 공간(214B) 내에 와이어들(188)을 스레드할 수 있다. 또한, 레이저(220)가 사용되어 공간(214B)을 통해 레이저 빔(222)을 유도하여, 측면 와이어들(188)을 본딩 접속들(186)에 본딩할 수 있다.
측면 와이어 피드 및 본드 단계는 적층 어레이(180)(도 13F)를 90도 회전시키고 측면 피드 본딩 모세관(12SF)을 공간(214B)에 정렬시킴으로써 수행될 수 있다. 측면 피딩은 공간(214B)의 치수들에 의해 자체 도파(self guiding)될 수 있거나, 패턴 레지스트와 같은, 정렬 구조가 공간(214B)에 형성될 수 있다. 다른 대안으로서, x-선 비젼 시스템(x-ray vision system)과 같은 실시간 정렬 시스템이 사용되어, 동맥을 통해 카테터(catheter)를 스레딩하기 위한 의료 절차의 방식으로 와이어(14)의 경로를 조정할 수 있다. 또 다른 대안으로서, 측면 피딩은 와이어(14)가 본딩 구성 요소들(184)(도 13D)을 터치하는 지점을 감지하도록 구성된 전기 감지 시스템을 이용하여 수행될 수도 있다. 또 다른 대안으로서, 측면 피딩은 공간(214B)을 통해 와이어(14)를 유도하도록 구성된 측면 피드 본딩 모세관(12SF)에 부착된 도파관을 이용하여 수행될 수도 있다.
또한, 측면 와이어 피드 및 본드 단계 동안, 레이저(220)(도 13F)는 측면 피드 본딩 모세관(12SF)(도 13F)과 함께 동작되어 본딩 접속들(186)(도 13G)을 형성할 수 있다. 예를 들어, 레이저(220)는, 측면 와이어(188)가 용융 재료로 푸시됨 에 따라, 본딩 구성 요소(184)(도 13D)를 녹이도록 발화할 수 있다. 그 다음, 용융 재료의 냉각은 본딩 접속들(186)(도 13G)을 형성한다. 또한, UV 경화 가능 에폭시 또는 파릴렌과 같은, 경화 가능 폴리머로 이루어진 지지층(246)이 공간(214B)에 형성되어 측면 와이어들(188)(도 13G)의 움직임 및 와이어 스윕을 방지할 수 있다. 종래의 하부 충전 재료들이 사용되어 지지층(246)을 형성할 수 있다. 지지층(246)을 형성하기 위한 적당한 일 재료는 "NOSWEEP" 캡슐화제라는 상표명으로 Kulicke & Soffa에 의해 판매되는 앞서 기술된 와이어 스윕 캡슐화제이다.
도 15A에 도시된 바와 같이, 측면 와이어 반도체 컴포넌트(86SF)는, 커패시터, 다른 반도체 기판, 반도체 패키지 또는 냉각 어셈블리와 같은 측면 탑재 구성 요소(206)를 포함할 수 있다. 또한, 완성된 측면 피드 관통 와이어 인터커넥트(102SF)는 측면 탑재 구성 요소(206)에 본딩된 측면 와이어(188)를 포함한다. 또한 도 15A에 도시된 바와 같이, 반도체 컴포넌트(86N)는, 실질적으로 모듈 컴포넌트(86M)(도 14)를 위해 설명된 바와 같이, 측면 와이어 반도체 컴포넌트(86SF) 및 지지 기판(202)에 탑재된 CPU 컴포넌트(190)를 포함한다. 도 15B에 도시된 바와 같이, 반도체 컴포넌트(86N)는 CPU 컴포넌트(190) 및 와이어(14)에 본딩된 제1 측면 와이어(188) 및 제2 측면 와이어(188A)를 포함할 수 있다. 이 경우, 측면 탑재 구성 요소(206)의 개구부(248)는 제2 측면 와이어(188A)를 본딩하기 위해 레이저 빔(222)(도 13F)으로의 액세스를 제공한다. 또한, 본딩 모세관(12SF)(도 13F)은 도 13F에 도시된 위치로부터 90°만큼 회전하도록 구성될 수 있다. 도 15C에 도시된 바와 같이, CPU 컴포넌트(190)는 라이저 기판(riser substrate)(250) 및 라 이저 기판(250)에 본딩된 제2 측면 와이어(188B)도 포함할 수 있다. 라이저 기판(250)은, 요구되는 구성의 도체들 및 와이어 본드 패드들을 가진, PCB(printed circuit board), 세라믹 기판, 플라스틱 기판, 금속 기판, 또는 다른 구성 요소를 포함할 수 있다. 도 15D에 도시된 바와 같이, 측면 와이어 반도체 컴포넌트(86SF)는 열 싱크(252)도 포함할 수 있다. 또한 도 15D에 도시된 바와 같이, 측면 탑재 구성 요소(206)는 냉각 팬(256)을 갖는 냉각 어셈블리(254)를 포함할 수 있다. 다른 대안으로서, 측면 탑재 구성 요소(206)는 (NORTHBRIDGE 칩셋 또는 IHA(INTEL HUB ARCHITECTURE) 칩셋처럼) CPU를 메모리 버퍼-브리징(buffer-bridging) 디바이스에 하우징하는 기판을 포함할 수 있다. 또한, 측면 탑재 구성 요소(206)는 냉각 어셈블리(254)에 부착된 측면 탑재 가능 CPU 패키지를 탑재하기 위한 소켓도 포함할 수 있다.
도 16을 참조하면, 다른 예시적 루프 와이어 반도체 컴포넌트(86LW)가 예시된다. 루프 와이어 반도체 컴포넌트(86LW)는 반도체 기판(54), 비아(76), 절연층(78), 기판 콘택트(58), 내부 도체(90), 집적 회로들(66), 및 패시베이션층(68)을 포함하는데, 이들 모두는 실질적으로 앞서 기술된 바와 같이 구성된다.
루프 와이어 반도체 컴포넌트(86LW)(도 16)도 와이어(14)를 루프 와이어(224)(도 16)로 루핑함으로써 형성되는 관통 와이어 인터커넥트(102LW)(도 16)를 포함하며, 이어서 루프 와이어(224)(도 16)는 압착되어 압착 범프(226)(도 16)를 형성한다. 루프 와이어(224)는 본딩 모세관(12)(도 2A)을 이용하여 형성되고 범프(226)로 압착될 수 있다. 또한, 루프 와이어 반도체 컴포넌트(86LW)(도 16)가 적층 컴포넌트(146)(도 8)와 유사한 적층 컴포넌트를 제조하는데 사용될 수 있다. 이 경우, 관통 와이어 인터커넥트(102LW)가 사용되어, 인접한 루프 와이어 반도체 컴포넌트들(86LW) 사이에 본딩 접속들을 형성할 수 있다.
도 17을 참조하면, 다른 예시적 유기 기판 반도체 컴포넌트(86OS)가 예시된다. 반도체 컴포넌트(86OS)는, 회로 보드 재료, 유리 충전 폴리머 또는 플라스틱과 같은, 유기 재료로 이루어진 유기 기판(54OS)을 포함한다. 이 실시예에서, 반도체 컴포넌트(860S)는 PCB, 플렉스 회로, TAB 테이프, 리드프레임(leadframe), BOC 반도체 패키지, COB 반도체 패키지, 또는 칩 스케일 반도체 패키지의 형태일 수 있다.
반도체 컴포넌트(86OS)(도 17)는 와이어 본딩 가능 콘택트(230)(도 17) 및 폴리머 절연층(234)(도 17)을 갖는 도전성 트레이스(228)(도 17)도 포함한다. 반도체 컴포넌트(86OS)(도 17)는 또한, 실질적으로 관통 와이어 인터커넥트(102)(도 3E)를 위해 앞서 기술된 바와 같이, 유기 기판(54OS)(도 17)의 관통 비아(76OS)(도 17)에 형성된 관통 와이어 인터커넥트(102OS)(도 17)를 포함한다. 관통 와이어 인터커넥트(102OS)(도 17)는 유기 기판(54OS)(도 17) 및 선택적으로 유기 기판(54OS)(도 17) 상의 뒷면 콘택트(232)(도 17)와 접촉하는 콘택트 볼(90OS)(도 17)을 포함한다. 관통 와이어 인터커넥트(102OS)는, 또한 도전성 트레이스(228)(도 17)에 본딩된 스티치 본드(46OS)(도 17)를 포함한다.
도 18을 참조하면, 다른 예시적 플렉스 회로 반도체 컴포넌트(86FC)가 예시된다. 반도체 컴포넌트(86FC)는 그에 부착된 플렉스 회로(236)를 갖는 기판(54FC) 을 포함한다. 기판(54FC)은 세라믹, 플라스틱, 금속, 또는 반도체 재료를 포함할 수 있다. 플렉스 회로(236)는 가요성 폴리머 재료(예를 들어, 폴리이미드 테이프)로 형성된 유전체층들(238) 및 유전체층들(238, 240) 사이에 샌드위치된 도전성 트레이스(244)를 포함한다. 또한, 접착층(242)이 플렉스 회로(236)를 기판(54FC)에 부착한다.
반도체 컴포넌트(86FC)(도 18)는, 또한, 실질적으로 관통 와이어 인터커넥트(102)(도 3E)를 위해 앞서 기술된 바와 같이, 기판(54FS)(도 18)의 관통 비아(76FS)(도 18)에 형성된 관통 와이어 인터커넥트(102FS)(도 18)를 포함한다. 관통 와이어 인터커넥트(102FS)(도 18)는 기판(54FS)(도 18)과 접촉하는 콘택트 볼(90FS)(도 18) 및 도전성 트레이스(244)(도 18)에 본딩된 스티치 본드(46FS)(도 18)를 포함한다. 반도체 컴포넌트(86FC)는 프로브 카드 또는 KGD(known good die) 캐리어로서 구성된 테스트 인터커넥트로 사용될 수 있다. 이 경우, 와이어(14)는, 실질적으로 도 11A 및 도 11B의 콘택트 볼(90)을 위해 앞서 기술된 바와 같이, 콘택트 볼(90FS)에 의해 DUT의 테스트 패드와 접촉하여 자유롭게 움직일 수 있는 상태에서, 비아(76FS) 내에서 캡슐화될 수 있다.
따라서, 본 발명은 반도체 컴포넌트들을 제조하기 위한 방법 및 시스템 뿐만 아니라 개선된 반도체 컴포넌트들을 제공한다. 본 발명은 임의의 바람직한 실시예들을 참조하여 설명되었지만, 첨부 청구범위에 의해 정의되는 본 발명의 범위를 벗어나지 않으면서 임의의 변경들 및 변형들이 이루어질 수 있음이 본 기술분야의 숙련자들에게 명백할 것이다.

Claims (117)

  1. 반도체 컴포넌트를 제조하기 위한 방법으로서,
    제1 측면, 제2 측면, 상기 제1 측면 상의 기판 콘택트 및 상기 기판 콘택트 및 기판을 통해 상기 제1 측면으로부터 상기 제2 측면으로 연장하는 비아를 갖는 기판을 제공하는 단계; 및
    상기 기판 상에, 상기 제1 측면으로부터 상기 제2 측면으로 연장하는 상기 비아 내의 와이어, 상기 제2 측면에 인접한 상기 와이어 상의 콘택트, 상기 비아로부터 상기 기판 콘택트로 연장하는 상기 와이어의 루프 부분 및 상기 와이어와 상기 기판 콘택트 사이에 본딩 콘택트를 포함하는 관통 와이어 인터커넥트(through wire interconnect)를 형성하는 단계를 포함하고,
    상기 관통 와이어 인터커넥트를 형성하는 단계는, 상기 비아를 통해 상기 와이어를 스레딩하는(threading) 단계, 상기 제2 측면으로부터 상기 와이어 상의 콘택트를 형성하는 단계, 상기 비아로부터 상기 기판 콘택트로 상기 와이어를 루핑하는 단계, 상기 제1 측면으로부터 상기 와이어 상에 상기 본딩 콘택트를 형성하는 단계, 및 이후 상기 본딩 콘택트로부터 상기 와이어를 절단하는(severing) 단계를 포함하는 반도체 컴포넌트를 제조하기 위한 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 기판은 상기 기판 콘택트와 전기적으로 통신하는 적어도 하나의 회로를 포함하는 반도체 컴포넌트를 제조하기 위한 방법.
  4. 제1항에 있어서,
    상기 콘택트는 적어도 하나의 집적 회로를 갖는 반도체 기판을 전기적으로 수용하도록 구성되는 반도체 컴포넌트를 제조하기 위한 방법.
  5. 제1항에 있어서,
    상기 기판 상에 상기 관통 와이어 인터커넥트에 본딩된 제2 콘택트를 갖는 제2 기판을 적층하는 단계를 더 포함하는 반도체 컴포넌트를 제조하기 위한 방법.
  6. 제1항에 있어서,
    상기 기판 상에 상기 관통 와이어 인터커넥트에 본딩된 제2 관통 와이어 인터커넥트를 갖는 제2 기판을 적층하는 단계를 더 포함하는 반도체 컴포넌트를 제조하기 위한 방법.
  7. 제1항에 있어서,
    상기 제1 측면 상에 상기 기판 콘택트와 전기적으로 통신하는 터미널 콘택트를 형성하는 단계를 더 포함하는 반도체 컴포넌트를 제조하기 위한 방법.
  8. 반도체 컴포넌트를 제조하기 위한 방법으로서,
    제1 측면, 상기 제1 측면 상의 기판 콘택트, 제2 측면, 및 상기 기판 콘택트 및 기판을 통해 상기 제1 측면으로부터 상기 제2 측면으로 연장하는 비아를 갖는 제1 기판을 제공하는 단계;
    상기 비아 내에 일부를 갖는 와이어, 상기 제2 측면에 인접한 상기 비아 내에 웨징된(wedged) 상기 와이어 상의 콘택트, 상기 기판 콘택트 위의 상기 와이어의 루프 부분, 및 상기 기판 콘택트 상의 본딩 콘택트를 포함하는 상기 제1 기판 상의 관통 와이어 인터커넥트를 제공하는 단계; 및
    제2 기판 상에 상기 관통 와이어 인터커넥트와 제2 콘택트 사이에 본딩 접속을 형성함으로써 제1 반도체 기판에 상기 제2 기판을 본딩하는 단계
    를 포함하는 반도체 컴포넌트를 제조하기 위한 방법.
  9. 제8항에 있어서,
    상기 제2 콘택트는 콘택트 볼에 본딩된 제2 관통 와이어 인터커넥트 상에 제2 본딩 콘택트를 포함하는 반도체 컴포넌트를 제조하기 위한 방법.
  10. 제8항에 있어서,
    상기 제1 기판 및 상기 제2 기판은 반도체 다이스 또는 반도체 웨이퍼들을 포함하는 반도체 컴포넌트를 제조하기 위한 방법.
  11. 삭제
  12. 삭제
  13. 적층 반도체 컴포넌트를 제조하기 위한 방법으로서,
    정렬된 비아들을 갖는 기판들의 스택을 제공하는 단계;
    상기 정렬된 비아들을 통해 와이어를 스레딩하는 단계;
    상기 스택의 제1 바깥쪽 기판에 인접한 와이어 상에 본딩 콘택트를 형성하는 단계;
    상기 스택의 제2 바깥쪽 기판에 인접한 와이어 상에 콘택트를 형성하는 단계; 및
    상기 기판들과 상기 비아들 내의 와이어 사이에 본딩 접속들을 형성하는 단계
    를 포함하는 적층 반도체 컴포넌트를 제조하기 위한 방법.
  14. 제13항에 있어서,
    상기 본딩 접속들을 형성하는 단계 동안, 상기 스택의 선택된 기판들을 시프트하여, 상기 와이어를 상기 선택된 기판들 상의 본딩 재료에 대하여 핀칭(pinching)하는 단계를 더 포함하는 적층 반도체 컴포넌트를 제조하기 위한 방법.
  15. 제13항에 있어서,
    상기 스택 내의 상기 기판들을 이격시키도록 구성된 스페이서들을 제공하는 단계를 더 포함하는 적층 반도체 컴포넌트를 제조하기 위한 방법.
  16. 제13항에 있어서,
    상기 기판들 사이의 제2 와이어를 상기 와이어에 본딩하는 단계를 더 포함하는 적층 반도체 컴포넌트를 제조하기 위한 방법.
  17. 적층 반도체 컴포넌트를 제조하기 위한 방법으로서,
    집적 회로들, 상기 집적 회로들과 전기적으로 통신하는 기판 콘택트들 및 정렬된 관통 비아들을 포함하는 반도체 기판들의 스택을 제공하는 단계 - 상기 스택은 제1 측면 및 제1 기판 콘택트와 전기적으로 통신하는 상기 제1 측면 상의 콘택트를 갖는 제1 바깥쪽 기판, 제2 기판 콘택트를 갖는 안쪽 기판, 및 제2 측면 및 상기 제2 측면 상의 제3 기판 콘택트를 갖는 제2 바깥쪽 기판을 포함함 -; 및
    상기 정렬된 비아들을 통해 와이어를 스레딩하는 단계;
    상기 제2 측면 상의 상기 와이어 상에 콘택트를 형성하는 단계;
    상기 와이어와 상기 콘택트 사이에 본딩 콘택트를 형성하는 단계; 및
    상기 본딩 콘택드로부터 상기 와이어를 절단하는 단계
    를 포함하는 적층 반도체 컴포넌트를 제조하기 위한 방법.
  18. 제17항에 있어서,
    상기 제2 기판 콘택트와 상기 와이어 사이에 제1 본딩 접속을 형성하는 단계를 더 포함하는 적층 반도체 컴포넌트를 제조하기 위한 방법.
  19. 제17항에 있어서,
    상기 제3 기판 콘택트와 상기 와이어 사이에 제2 본딩 접속을 형성하는 단계를 더 포함하는 적층 반도체 컴포넌트를 제조하기 위한 방법.
  20. 제17항에 있어서,
    상기 와이어에 본딩된 인접 기판들 사이에 측면 와이어를 형성하는 단계를 더 포함하는 적층 반도체 컴포넌트를 제조하기 위한 방법.
  21. 반도체 컴포넌트로서,
    회로면, 뒷면, 집적 회로, 상기 집적 회로와 전기적으로 통신하는 기판 콘택트, 및 상기 기판 콘택트와 전기적으로 통신하는 상기 회로면 상의 콘택트를 갖는 반도체 기판;
    상기 콘택트 및 상기 기판 콘택트를 통한 상기 뒷면으로의 비아, 상기 비아 내의 와이어, 상기 뒷면에 인접한 상기 비아 내의 상기 와이어 상의 콘택트 볼, 상기 와이어와 상기 콘택트 사이의 상기 회로면 상의 본딩 콘택트, 및 상기 본딩 콘택트 상의 스터드 범프(stud bump)를 포함하는 반도체 기판 상의 관통 와이어 인터커넥트를 포함하는 반도체 컴포넌트.
  22. 삭제
  23. 제21항에 있어서,
    상기 비아 내에 상기 와이어를 캡슐화하는 캡슐화제(encapsulant)를 더 포함하는 반도체 컴포넌트.
  24. 제21항에 있어서,
    상기 반도체 기판 상에 상기 콘택트 볼에 본딩된 제2 관통 와이어 인터커넥트를 갖는 제2 반도체 기판을 더 포함하는 반도체 컴포넌트.
  25. 제21항에 있어서,
    상기 반도체 기판 상에 상기 콘택트 볼에 본딩된 제2 본딩 콘택트와의 제2 관통 와이어 인터커넥트를 갖는 제2 반도체 기판을 더 포함하는 반도체 컴포넌트.
  26. 제21항에 있어서,
    영역 어레이 내 상기 회로면 상에, 복수의 관통 와이어 인터커넥트들 및 상기 관통 와이어 인터커넥트들과 전기적으로 통신하는 복수의 터미널 콘택트들을 더 포함하는 반도체 컴포넌트.
  27. 반도체 컴포넌트로서,
    집적 회로들, 상기 집적 회로들과 전기적으로 통신하는 기판 콘택트들 및 정렬된 관통 비아들을 포함하는 반도체 기판들의 스택 - 상기 스택은, 제1 측면 및 제1 기판 콘택트와 전기적으로 통신하는 상기 제1 측면 상의 콘택트를 갖는 제1 바깥쪽 기판, 제2 기판 콘택트를 갖는 안쪽 기판, 및 제2 측면 및 상기 제2 측면 상의 제3 기판 콘택트를 갖는 제2 바깥쪽 기판을 포함함 -;
    상기 정렬된 비아들을 관통한 와이어;
    상기 제2 측면 상의 상기 와이어 상의 콘택트; 및
    상기 와이어와 상기 콘택트 사이의 본딩 콘택트
    를 포함하는 반도체 컴포넌트.
  28. 제27항에 있어서,
    상기 제2 기판 콘택트와 상기 와이어 사이에 제1 본딩 접속을 더 포함하는 반도체 컴포넌트.
  29. 제27항에 있어서,
    상기 제3 기판 콘택트와 상기 와이어 사이에 제2 본딩 접속을 더 포함하는 반도체 컴포넌트.
  30. 반도체 컴포넌트를 제조하기 위한 장치로서,
    집적 회로들, 상기 집적 회로들과 전기적으로 통신하는 기판 콘택트들 및 정렬된 관통 비아들을 포함하는 기판들의 스택 - 상기 스택은, 제1 측면 및 제1 기판 콘택트와 전기적으로 통신하는 상기 제1 측면 상의 콘택트를 갖는 제1 바깥쪽 기판, 제2 기판 콘택트를 갖는 안쪽 기판, 및 제2 측면 및 상기 제2 측면 상의 제3 기판 콘택트를 갖는 제2 바깥쪽 기판을 포함함 -; 및
    와이어를 상기 정렬된 비아들을 통해 스레딩하고, 상기 제2 측면에 인접한 상기 와이어 상에 콘택트 볼을 형성하며, 상기 와이어와 상기 콘택트 사이에 본딩 콘택트를 형성하고, 상기 와이어를 상기 본딩 콘택트로부터 절단하도록 구성된 적어도 하나의 본딩 모세관(bonding capillary)
    을 포함하는 반도체 컴포넌트를 제조하기 위한 장치.
  31. 제30항에 있어서,
    상기 기판들을 이격시키도록 구성된 복수의 스페이서들을 더 포함하는 반도체 컴포넌트를 제조하기 위한 장치.
  32. 제30항에 있어서,
    상기 기판들 사이에 레이저 빔을 유도하도록 구성된 레이저를 더 포함하는 반도체 컴포넌트를 제조하기 위한 장치.
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