KR100797130B1 - 실리콘 카바이드에 비아를 형성하는 방법과 결과 장치 및회로 - Google Patents

실리콘 카바이드에 비아를 형성하는 방법과 결과 장치 및회로 Download PDF

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Abstract

바람직하지 못한 인덕턴스를 유발할 수 있는 배선 결합을 갖지 않는 실리콘 카바이드 기판상에 집적 회로를 제조하는 방법을 기재한다. 방법은 장치용으로 적어도 하나의 금속 접촉부를 갖는 실리콘 카바이드 기판의 제1 면에 반도체 장치를 제조하는 단계를 포함한다. 기판의 대향하는 제2 면을 실질적으로 투명해질 때까지 연마하고 폴리싱한다. 이어, 제1 면상의 금속 접촉부에 대향하는 비아(via)용 소정 위치를 정의하도록 실리콘 카바이드 기판의 폴리싱된 제2 면을 마스킹한다. 식각이 제1 면상의 금속 접촉부에 도달할 때까지 마스킹된 위치를 통과하여 비아를 형성하도록 식각한다. 기판의 제2 면에서 기판의 제1 면상의 금속 접촉부와 장치에 이르기까지 전기 접촉부(electrical contact)를 형성하도록 비아를 금속화한다.
배선결합, 비아, 접촉부, 식각, 도포, 현상, 노광, 금속화, 마스크, 플라즈마, 습식, 건식, ITO, SiC

Description

실리콘 카바이드에 비아를 형성하는 방법과 결과 장치 및 회로 {METHOD OF FORMING VIAS IN SILICON CARBIDE AND RESULTING DEVICES AND CIRCUITS}
본 발명은 반도체 물질에 형성되는 집적 회로에 관한 것으로서, 특히 반도체 기판 및 결과 구조물에 비아 개구(via opening)를 형성하는 방법에 관한 것이다. 또한, 본 발명은 비아(via)를 이용하여 실리콘 카바이드(silicon carbide; SiC)로 단일칩 마이크로파 집적 회로(monolithic microwave integrated circuit; MMIC)를 형성하는 것에 관한 것이다.
본 발명은 집적 회로에 비아 개구(via opening; via)를 형성하는 것에 관한 것으로서, 특히 단일칩 마이크로파 집적 회로의 제조 및 사용에 있어서 실리콘 카바이드의 전자적, 열적 그리고 기계적 속성을 이용하기 위하여 실리콘 카바이드에 그러한 비아를 제조하는 것에 관한 것이다.
MMIC
가장 일반적인 의미로는 단일칩 마이크로파 집적 회로는 하나의 집적 회로이다. 즉, 복수의 장치로 구성된 하나의 회로이며, 이 회로의 모든 구성요소는 단일 반도체 기판 위에 형성되며 마이크로파 주파수에서 동작되도록 설계된다. 집적 회로에는 일반적으로 있는 경우로서, 단일 기판에 장치 및 회로 구성요소를 위치시키 는 이점은 면적을 줄이는 것이 그 하나이다. 작은 회로 크기는 전자 회로와 그러한 회로를 포함하는 최종 사용 장치(end-use device)에 있어서 수많은 이점을 제공한다. 일반적으로, 최종 사용 장치는 일정한 기능을 제공하면서 더 작아지거나, 또는 특정 크기의 장치에 더 많은 회로와 기능을 추가할 수 있으며, 이러한 장점을 원하는 대로 결합할 수 있다. 전자공학적인 관점에서 보면, 집적 회로는 별개의 회로를 배선 결합하였을 때 발생할 수 있는 기생 용량 손실 문제를 줄이거나 제거할 수 있도록 한다. 이러한 장점은 개별 구성요소가 "배선(wired)" 결합되는 회로에 비하여 개선된 대역폭으로 동작할 수 있게 한다.
무선 통신 시스템은 집적 회로 및 관련 상업 기술에 최근 그리고 신속한 성장을 나타내는 분야 중 하나이다. 그러한 시스템은 셀룰러 무선 통신 시스템을 예로 들 수 있으나 이에 한정되지 않는다. 그러한 전화에 가입한 사용자의 수는 지속적으로 증가할 것이고 가까운 미래에 4억 5천만을 넘어설 것이라는 예측이다. 그러한 기술의 성장은 장치의 소형화, 더 적은 전력 소비 및 제조의 용이함을 필요로 한다. 이러한 바람직한 장점은 기지국, 릴레이 및 교환국(relay and switching station)은 물론 셀룰러 폰과 같은 최종 사용자 장치에 적용된다.
당업자가 인식하는 바와 같이, 많은 무선 장치, 특히 셀룰러 폰 시스템은 전자기 스펙트럼의 마이크로파 주파수에서 동작한다. "마이크로파"라는 용어는 다소 임의적이고 다양한 분류 또는 주파수 사이의 경계가 유사한 임의성이 있지만, 마이크로파 주파수에 대한 예시적인 선택은 약 3,000 내지 300,000 미크론(μ) 사이의 파장과 그에 대응하는 1 내지 100 기가헤르쯔(GHz) 사이의 주파수를 포함한다.
또한, 당업자가 인식하는 바와 같이, 이러한 소정의 주파수는 임의의 반도체 물질에 의하여 가장 용이하게 생성되거나 지원될 수 있다. 예를 들면, 개별적인 실리콘 기반 장치는 마이크로파 주파수에서 동작할 수 있지만, 실리콘 기반 집적 회로는 전자 이동도가 낮으며 약 3-4Ghz 이상의 주파수에 대하여는 호응이 좋지 못하다. 실리콘 본래의 도전성(conductivity)은 고주파수로 전달되는 이득(gain)을 또한 제한한다.
따라서, 마이크로파 주파수에서 상업용으로 성공적으로 동작하는 장치는 다른 물질, 그 중에서 갈륨 아서나이드(gallium arsenide; GaAs)로 형성하는 것이 바람직하다. 갈륨 아서나이드는 마이크로파 회로와 단일칩 마이크로파 집적 회로에 대하여 실리콘보다 높은 전자 이동도와 더 뛰어난 절연성을 포함하는 소정의 이점을 제공한다.
마이크로파 장치와 마이크로파 통신에 대한 주파수 요건으로 인하여, 실리콘 카바이드는 그러한 장치와 회로에 대한 바람직한 후보 물질이다. 실리콘 카바이드는 모든 형태의 전자 장치에 수 많은 이점을 제공하며 마이크로파 주파수 장치 및 단일칩 마이크로파 집적 회로에 특정한 이점을 제공한다. 실리콘 카바이드는 매우 넓은 밴드 갭(band gap)(예를 들면, Si에서 1.12eV 및 GaAs에서 1.42eV에 비하여 300K에서 알파 SiC에서는 2.996eV)과 높은 전자 이동도를 가지며, 물리적으로 매우 견고하며 특히 다른 반도체 물질과 비교하여 뛰어난 열적 안정성을 갖는다. 예를 들면, 실리콘은 녹는점이 1415℃(GaAs는 1238℃)인 반면, 실리콘 카바이드는 적어도 약 2000℃에 이르기까지는 거의 분해되지 않는다. 또 다른 요인으로서, 실리콘 카바이드는 반도체 물질 또는 반절연 물질로서 형성될 수 있다. 절연 또는 반절연 기판은 종종 MMIC에 필요하므로, 이는 실리콘 카바이드의 특히 유리한 특징이다.
MMIC는 후면 금속 연마면(backside metallic ground plane)으로 조립되고, 그 접촉은 MMIC의 여러 포인트, 예를 들면 전송선의 단말(termination)에서 이루어질 수 있다. 통상적으로, 이는 배선 결합으로 이루어져 왔다. 배선 결합 기술은 다른 주파수로 동작하는 다른 장치에 사용될 수 있지만, 실리콘 카바이드 장치의 마이크로파 주파수에서는 불리하다. 특히, 배선은 실리콘 카바이드 장치가 동작할 수 있는 마이크로파 주파수에서는 바람직하지 못한 인덕턴스(inductance)를 유발하는 경향이 있다. 10GHz 이상의 주파수에서는 배선 결합은 피해야만 한다. 따라서, 그러한 배선 결합은 실리콘 카바이드 기반 MMIC에서 피하는 것이 바람직하며 때로는 피해야만 한다.
배선 결합을 대체하는 도전성 비아(즉, 금속으로 채워지거나 도포된 비아 개구)를 사용하는 것이 이 문제에 대한 해결책이다. 하지만, 지금까지 비아를 절개하는 것은 견고한 물리적 특성으로 인하여 다소 어려우며, 상기한 바와 같이, 그것은 대부분의 다른 목적을 위해 유리하다.
식각 및 식각액
식각은 화학적 또는 물리적 반응 또는 둘 다로 물질(예를 들면, 기판 상의 박막 또는 기판 그 자체)을 제거하는 공정이다. 식각의 두 가지 중요한 범주가 있는데, 습식과 건식이 그것이다. 습식 식각에서는 화학 용액을 사용하고, 건식 식각에서는 플라즈마를 사용한다. 실리콘 카바이드는 그 자체의 안정성과 높은 결합 력 때문에 습식 식각에는 빠르게 반응하지 않는다. 따라서, 실리콘 카바이드를 식각하는 데에는 주로 건식 식각을 이용한다.
건식 식각에서, 플라즈마 방전(plasma discharge)은 저압 기체에 에너지[통상, 무선 주파수(RF)에서의 전자기 방사 또는 마이크로파 주파수]를 전달하여 형성된다. 기체는 그 플라즈마 상태가 기판 물질을 식각하도록 선택된다. 다양한 불소 화합물(예를 들면, CF4, SF6, C4F8)은 실리콘 카바이드를 식각하는데 이용되며 상이한 플라즈마 반응기(reactor) 시스템은 산소(O2), 수소(H2) 또는 아르곤(Ar)과 같은 기체 첨가물을 사용한다. 플라즈마는 기체 분자와 그 분해된 입자, 즉, 전자, 이온, 중성자(neutral radical) 등을 포함한다. 중성자는 음으로 대전된 기판을 향하여 이동하는 양이온이 물리적 충격으로 식각을 도우면서 물질과 화학적으로 반응하여 제거함으로써 식각하는 역할을 한다.
반응성 이온 식각(reactive ion etching; RIE) 시스템은 한 개의 RF 발생기를 사용한다. RF 전력은 하나의 전극[웨이퍼가 위치하는 "척(chuck)"]에 입력되어 이 전극과 접지 전극 사이에 방전이 발생한다. 이러한 시스템에서, RF 에너지 커플링(coupling)의 저장성 특질(capacitive nature)은 플라즈마의 밀도를 제한하여 실리콘 카바이드의 식각률을 낮춘다. RIE 시스템에서, 플라즈마 밀도와 이온 에너지는 결합되어 있으며 따로 조절할 수가 없다. RF 입력 전력을 증가시키면, 플라즈마 밀도와 이온 에너지 모두 증가한다. 그 결과, RIE 시스템은 실리콘 카바이드의 비아를 식각하는데 바람직한 높은 밀도와 낮은 에너지의 플라즈마를 생성할 수 없다.
유도 결합 플라즈마(inductively coupled plasma; ICP) 시스템에서는 두 개의 RF 발생기를 사용한다. 하나는 비도전성 방전 챔버를 둘러싼 코일에 전력을 공급한다. 다른 하나는 웨이퍼가 위치한 전극(척)에 전력을 공급한다. 이러한 시스템에서, RF 에너지 커플링의 유도성 특질은 에너지 커플링의 효율을 증가시키고 따라서 플라즈마의 밀도를 증가시킨다. 또한, 플라즈마 밀도를 코일 RF 전력으로 개별적으로 조절할 수 있는 한편, 이온 에너지는 척의 RF 전력으로 개별적으로 조절할 수 있다. 따라서, ICP 시스템은 실리콘 카바이드의 비아를 식각하는데 바람직한 고밀도 저에너지의 플라즈마를 발생시킬 수 있다.
식각은 식각할 필요가 없는 웨이퍼의 영역을 마스킹(mask)하여 웨이퍼의 선택 영역에 대하여 행한다. 기판(식각되는 물질)의 식각률과 마스크 물질의 식각률의 비를 식각의 "선택도(selectivity)"라 한다. 깊은 식각과 신뢰성있는 패턴 전사를 위하여, 높은 선택도의 식각이 바람직하다.
식각은 일반적으로 수직 및 수평 방향 모두에서 진행된다. 수직 방향은 마스킹되지 않은 영역의 식각 깊이로 측정될 수 있으며, 수평 방향은 마스크 영역 아래의 언더컷(undercut)으로 측정될 수 있다. 이방성(anisotropy) 정도는 수평 식각률 대 수직 식각률의 비가 1(unity)에서 얼마나 벗어나느냐이다. 수직 방향의 식각률이 수평 방향의 식각률보다 큰 경우, 그 식각을 이방성이라 한다. 그 반대를 등방성(isotropic)이라 한다. 실리콘 카바이드의 높은 결합력으로 인하여, 수평 방향의 이온 충격이 없이는 식각되지 않는다. 그 결과, 실리콘 카바이드의 건 식 식각은 일반적으로 이방성이다.
대조적으로, ICP 시스템의 실리콘(Si)의 식각은 일반적으로 등방성이다. 이는 실리콘의 낮은 결합력과 이로 인하여 수평 방향으로 용이하게 식각되기 때문이다. 실리콘 식각은 측벽 보호와 식각 단계와 증착 단계를 바꾼 보쉬(Bosch) 공정을 이용하면 이방성이 될 수 있다.
SiC 식각에 대하여 ICP와 ECR(electron cyclotron resonace; 전자 싸이클로트론 공명) 소스를 이용하면, RIE에 비하여 높은 식각비를 얻는다. ICP와 ECR 시스템은 더 낮은 동작 압력(예를 들면, 1 내지 20 밀리토르), 더 높은 플라즈마 밀도(1011 내지 1012 cm-3)와 RIE 시스템에서 더 낮은 에너지를 이용한다. 이러한 파라미터를 조합하면 높은 SiC 식각률과 최소의 식각 마스크 침식을 얻을 수 있다. RIE 시스템은 높은 압력(10 내지 300 밀리토르), 낮은 플라즈마 밀도(1010cm-3)와 높은 이온 에너지를 이용하고 SiC 결합을 파괴하여 식각한다. 하지만, 높은 이온 에너지와 낮은 플라즈마 밀도로 인해 마스크 침식과 식각률이 낮아진다.
맥다니엘(McDaniel) 등에 의한 "Comparison of Dry Etch Chemistries for SiC", J.Vac. Sci. Technol. A., 15(3), 885(1997)의 과학 논문에 게재된 바와 같이, 과학자들은 ECR 플라즈마를 이용한 SiC 식각에 성공하였다. 과학적 연구를 통해 높은 이온 밀도의 CF4/O2 또는 SF6/O2의 ECR 방전은 RIE보다 훨씬 높은 식각률을 나타낸다고 밝혀졌다. RIE와 비교하였을 때, ECR 식각 동안에 NF3 또는 SF6 중 하 나에 산소를 첨가하는 이점은 없었다.
높은 밀도의 SiC 플라즈마 식각에 대하여 플라즈마 혼합 기체를 이용하려는 이전의 시도는 염소(Cl2), 브롬(Br2), 또는 요오드(I2)계 기체를 사용하는 것을 포함한다. 하지만, 불소계 기체를 사용하면 더 높은 식각률을 얻는다. 예를 들면, 홍(Hong) 등의 "Plasma Chemistries for High Density Plasma Etching of SiC", J. Electronic Materials, Vol. 28, No. 3, 196(1996)은 고밀도 이온 플라즈마 도구(즉, ECR 및 ICP)에서 SF6, Cl2, ICl 및 IBr을 포함하는 여러 플라즈마 혼합 기체(chemistry)를 이용한 6H-SiC의 건식 식각에 대하여 논의하고 있다. 이러한 노력은 SF6 플라즈마에 있어서 분당 0.45㎛의 식각률을 달성하였다. 이와는 달리, ECR 및 ICP 소스에서 Cl2, ICl 및 IBr 계 혼합 기체는 분당 0.08㎛ (분당 800Å)의 낮은 식각률을 보였다. 불소계 혼합 기체가 최고의 속도를 생성하고, 따라서 고밀도 플라즈마 조건하에서 SiC에 대한 가장 바람직한 식각률을 낳는다는 것을 발견하였다. 불행하게도, 불소계 혼합 기체는 감광막 마스크에 비하여 SiC에 대한 낮은 선택도를 보였다.
왕(Wang) 등이, "Inductively Coupled Plasma Etching of Bulk 6H-SiC and Thin-film SiCN in NF3 Chemistries", J. Vac. Sci. Tehnol. A, 16(4)(1998)에 게재한 유도 결합 플라즈마 NF3/O2 및 NF3/Ar 방전에서 6H p+ 및 n+ SiC와 박막 SiC0.5N0.5의 식각 특성에 있어서, 분당 3.5㎛의 식각률을 달성하였다.
또 다른 과학 논문에서, 카오(Cao) 등의, "Etching of SiC Using Inductively Coupled Plasma", J Electrochem. Soc., Vol, No.10(1998)은 분당 20 표준 큐빅 센티미터(standard cubic centimeter per minute; sccm)와 9sccm의 유동 속도에서 CF4와 O2 기체를 이용한 ECR 플라즈마에서, 각각 분당 약 0.05㎛의 SiC 식각률을 달성한 플라즈마 식각을 논의한다. 공정은 평활한 저부면을 갖는 14㎛ 깊이 트렌치(trench)를 보였다. 또한, 낮은 챔버 압력(즉, 7밀리토르)은 깊은 식각 트렌칭동안 마이크로 마스킹 효과를 최소화하였다. 카오 등의 조사에서, 기판 비아는 10V에서 유지되었고 코일 전력은 700W에서 유지되었다.
상기에서 논의한 기술의 관점에서, SiC 비아 식각의 주목적은 식각 마스크의 침식을 최소화하면서 적정한 비율로 SiC를 식각하는 공정을 발견하는 것이다. 이러한 목적에 영향을 미치는 요인은 마스크 물질의 선택, 플라즈마 혼합 기체, 플라즈마 밀도 및 이온 에너지 등이 있다. SiC에 비아를 식각할 때의 2차적인 목적은 평활한 식각면을 얻는 것이다.
따라서, 식각 마스크의 침식을 최소화하면서 적정하게 빠른 속도로 SiC를 식각하는 공정이 필요하다.
또한, 충분한 깊이와, 비아 트렌치(via trench)의 저부에 평활면을 생기게 하는 적정한 속도에서 SiC 내 비아를 식각하는 방법이 필요하다.
또한, 실리콘 카바이드 기반 MMIC의 제조를 용이하게 하도록 반도체 실리콘 카바이드에 적절한 비아를 사용하는 기술과, 실리콘 카바이드 기반 MMIC로 형성될 수 있는 최종 사용 장치가 필요하다.
따라서, 본 발명의 목적은 식각되는 실리콘 카바이드와 마스크 물질을 바람직하게 차별화하는 방법으로 실리콘 카바이드 내 및 전체를 통하여 비아를 식각하는 방법을 제공하는 것이다.
본 발명은 제1면과 기판의 대향면에 제2 면을 갖는 실리콘 카바이드 기판에 비아를 식각하는 방법으로 이러한 목적을 충족시킨다. 그 방법은 실리콘 카바이드 기판의 제1면의 소정 위치에 도전성 식각 방지 물질(conductive etch stop material)을 위치시키는 단계, 도전성 식각 방지 물질에 대한 소정 위치와 대향하는 비아용 소정 위치를 정의하도록 실리콘 카바이드 기판의 제2면을 마스킹하는 단계, 식각된 비아가 기판을 완전히 통과하여 도전성 식각 방지 물질에 도달할 때까지 마스킹된 제2 면으로부터 기판에서 비아를 식각하는 단계, 도전성 식각 방지 물질을 기판의 제2 면에 연결시키는 단계를 포함한다.
다른 특징에서, 본 발명은 고주파수에서 인덕턴스를 유발할 수 있는 배선 결합의 필요성을 감소시키면서 실리콘 카바이드 기판에 집적 회로를 제조하는 방법을 포함한다.
다른 특징에서, 본 발명은 제1 면과 제2 면을 갖는 실리콘 카바이드 기판, 실리콘 카바이드 기판을 완전히 통과하여 뻗어있는 비아(via), 그리고 비아를 통과하여 실리콘 카바이드 기판의 전면과 후면을 연결시키는 도전성 접촉부(conductive contact)를 포함하는 회로 전구체(circuit precursor)를 포함한다.
또 다른 특징에서, 본 발명은 대향하는 제1 면과 제2 면을 각각 갖는 반 절연 실리콘 카바이드 기판, 기판의 제1 면에 형성되며 복수의 도전성 금속 접촉부를 포함하는 마이크로파 회로, 각각이 도전성 접촉부 중 하나에서 종결되면서 기판을 완전히 통과하여 뻗어있는 복수의 비아, 그리고 실리콘 카바이드 기판의 제1 면과 제2 면 사이에 완전한 전기 경로를 형성하도록 각 비아 내의 도전체를 포함하는 단일칩 마이크로파 집적 회로(MMIC)를 포함한다.
본 발명의 이러한 그리고 다른 목적과 이점은 상세한 설명과 첨부한 도면과 함께 보다 완전하게 이해될 것이다.
도 1 내지 도 11은 본 발명에 따라 실리콘 카바이드 기판을 통하여 비아를 형성하는 방법을 도시하는 단면도이다.
도 12는 본 발명에 따라 실리콘 카바이드 기판에 형성된 비아의 스캐닝 전자 마이크로그래프(scanning electron micrograph; SEM)이다.
제1 특징에서, 본 발명은 고주파 장치 및 회로에 전기적 접촉부를 형성하는데 배선 결합을 사용할 때 MMIC의 특징인 인덕턴스(inductance) 문제를 감소시키는 방법으로 실리콘 카바이드 기판에 형성되는 집적 회로, 특히 단일칩 마이크로파 집적 회로를 가능하게 하는 소정 물질-실리콘 카바이드-에 비아를 형성하는 방법이다.
도 1 내지 도 11은 본 발명의 방법의 특징의 기본 단계를 연속적으로 도시한 다. 다소 일반적으로 설명하고, 이어 소정의 상세한 실험예를 기재한다. MMIC의 배경 기술과 그 기능은 당업자에게 공지되어 있으므로, 본 발명을 강조하기 위한 필요 이외에는 상세히 설명하지 않는다. 유사하게, 몇몇 공정 단계는 이미 공지되어 있으므로, 단순히 명명만 하고 상세한 설명은 하지 않는다. 하지만, 본 발명의 신규하고 비자명한 특징은 충분히 상세하게 설명하여 실험이 없이도 본 발명을 성공적으로 실시할게 있게 한다.
도 1은 괄호(21)로 나타낸 장치 부분을 포함하는 실리콘 카바이드 기판(20)의 단면도이다. 상기한 바와 같이, 본 발명의 목적은 SiC 기판(20)에 비아를 형성하고, 그 비아를 이용하여 기판(20)과 장치(21)까지 전기 경로를 형성하는 것이다. 설명의 목적으로, 도 1 내지 도 11은 단일 장치의 단일 접촉하는 단일 비아를 도시한다. 그럼에도 불구하고, 본 발명의 방법과 그 결과 구조물은 회로를 형성하는 여러 장치에 수 많은 비아를 형성하는 것에 보다 일반적으로 적용될 수 있음을 알 것이다. 하지만, 본 발명의 몇몇 단계는 도시를 단순화함으로써 더욱 명백하게 이해될 수 있을 것이다.
따라서, 도 1은 넓은 의미에서 소스부(22), 게이트부(23) 및 드레인부(24)를 갖는 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor; MESFET)와 같은 장치를 도시하고자 한다. 바람직한 실시예에서, 특히 마이크로파 주파수 장치용으로, 소스(22), 게이트(23) 및 드레인(24)은 실리콘 카바이드와 같은 넓은 밴드갭 물질, 갈륨 니트라이드(Galium nitride; GaN)와 같은 III-V족 질화물, 그리고 이와 관련된 2급, 3급, 4급 III-V족 화합물(예를 들면, ALGaN, InAlGaN)로 형성될 수 있다.
장치는 각각 제1면(26)과 제2면(27)을 갖는 실리콘 카바이드 기판(20)에 형성된다.
도 2는 도 1과 동일한 장치를 도시하지만, 제1 면(26) 상의 위치에 도전성 접촉부(25)를 갖는다. MESFET과 같은 장치에 익숙한 자는 게이트(23)와 드레인(24)에도 접촉부가 있음을 알 것이다. 하지만, 상기한 바와 같이, 관련 정보를 단순하게 나타낼 목적으로 그러한 접촉부는 도 1 내지 도 11에 도시하지 않는다. 실리콘 카바이드의 일부에 장치를 전체적으로 형성할 때, 전체 부분이 기판(20)으로 간주될 수 있음을 알 것이다.
이와는 달리, 본 발명에서 벗어나지 않는 방식으로, 기판은 장치 부분(21)이 형성되는 하나 이상의 에피택셜층(epitaxial layers; "에피층")을 포함할 수 있다. 그러한 실시예에서, 제1 면(26)은 에피택셜층의 상부면(도 1 내지 도 4의 방향에서)이라 한다. 반도체 물질, 특히 실리콘 카바이드의 성장에 익숙한 자는 동일한 물질로 만들어지더라도 기판과 에피택셜층을 사용하면 기판에 비하여 에피택셜층에 개선된 결정 격자를 얻을 수 있는 방법(대부분의 환경에서)을 제공함을 알 것이다. 에피층을 사용하기 때문에, 제조 방법과 그 결과 구조물은 당업자에게 널리 인식되어 있으며, 그 차이는 본 발명에 대하여 최소 또는 부존재하므로, "기판"이라는 용어는 그 구조물이 에피층을 포함하는 것으로 이해하면서 여기서는 이러한 구조물을 의미하는 것으로 사용한다.
도 2는 바람직한 실시예서는 ITO(indium-tin-oxide) 접촉부(25)인 도전성 식 각 방지 물질을 실리콘 카바이드 기판(20)의 제1 면(26)의 소정 위치에 놓은 것을 나타낸다.
도 3은 장치에 고품질의 접촉부를 형성하기 위하여 ITO 접촉부(25)는 이 실시예에서는 금(gold)인 금속(30)으로 더 도포한다.
여기서, 본 발명의 장점 중 하나를 알 수 있다. 식각 방지제로서 도전성 ITO를 사용하면 식각 단계의 전후에 다른 식각 방지 물질을 추가 제거할 필요가 없다. 대신, ITO는 비아를 식각하기 전의 장치 또는 회로에 단지 포함된다. ITO 식각 방지재는 이중의 역할을 수행하는데, 공정 환경에 도입되는 물질의 수를 줄이고 또한 필요한 공정 단계를 줄인다. 당업자에게 공지된 바와 같이, 더 적은 공정과 물질을 사용하면서 원하는 구조물을 형성하는 것이 일반적으로 유리하다. 또한, 추가되고 제거되는 이질적인 식각 방지 물질을 제거하는 것은 특히 유리하다.
도 4는 소스(22), 게이트(23), 드레인(24)과 소스 접촉부(25)로 간략히 도시한 장치를 도시하고 있는데, 이장치는 바람직하게는 폴리이마이드(polyimide)인 보호 폴리머층(protective polymer layer)(31)으로 도포된다. 폴리이마이드층(31)은 그 하부의 장치를 보호하고, 후속 제조 단계에서의 적절한 처리를 위하여 전구체(precursor)에 대하여 레벨링 효과(leveling effect)를 제공한다.
도 5는 다음 단계에서 폴리머가 도포된 제1 면(26)을 플래튼(platen)(32)에 탑재시킨다. 플래튼(32)은 실리콘 카바이드로 형성하는 것이 바람직하며, 여기서는 전기적인 이점보다는 기계적 열적 특성을 위한 것이다. 통상적으로, 탑재 접착제(mounting adhesive)(33)는 플래튼(32)에 폴리이마이드 도포면(31)을 고정시키는 데 사용된다. 탑재 접착제는 후속 공정 단계 동안에 그 단계에서 유지되고 동시에 간섭을 피하면서 실리콘 카바이드 플래튼(32)에 고정되는 폴리이마이드 도포 장치와 기판을 유지시키는 임의의 적절한 물질일 수 있다. 그러한 접착제는 당업자에게 공지되어 있으며 여기서는 상세히 설명하지 않는다.
도 6은 바람직한 방법의 다음 단계에서, 반도체 기판(20)을 실질적으로 투명해질 때까지 연마하고 폴리싱(polishing)한다. 연마 및 폴리싱은 적어도 세 가지 이유로 실시된다. 첫째, 실리콘 카바이드를 관통하는 식각은 어떤 상황에서는 어려우므로, 실리콘 카바이드의 두께를 최소화하면 전 식각 공정을 수월하게 할 수 있다. 둘째, 실질적으로 투명해질 때까지 연마하고 폴리싱함으로써, 나머지 도면에서 설명하는 바와 같이 원하는 방식으로 비아에 대한 적절한 위치를 배치하고 접촉부(25)까지 식각하도록 기판의 제2 면(27)에서 금속 접촉부(25)까지의 적절한 광 경로를 정의할 수 있다. 셋째, 얇아진 기판(즉, 작아진 질량)은 결과 장치 또는 MMIC에 열적 이점을 제공한다.
본 발명에 따르면, 비아를 식각할 때, 전면 식각 방지 패드는 집적 회로를 형성하는 복수층을 연결하여 원하는 기능을 회로가 수행하도록 도전성이어야 한다. 또한, 샘플의 후면 상의 식각 마스크는 전면 식각 방지제와 함께 샘플의 광 배향(optical alignment)(시각 배향 포함)을 허용하도록 투명한 것이 바람직하다.
도 7은 본 발명의 바람직한 방법의 다음 단계에서, 기판(20)의 제2 면(21)을 ITO 층으로 도포한 것을 나타낸다. 적어도 두 가지의 이유로 ITO를 선택하고 포함한다. 첫째, IOT 층(34)은 투명하게 형성되어, 본 발명의 발명은 반도체 설계 및 제조에 사용되는 통상의 마이크로리소그라피(microlithography)와 마스킹 기술을 적용할 수 있다. 둘째, 식각 공정 동안에 바람직하고 필요한 방식으로 식각액은 SiC와 ITO를 구별하므로, ITO는 SiC에 대하여 양호한 마스킹 물질을 제공한다.
다른 실시예에서, 기판의 제2 면(21) 상의 층은 산화 마그네슘(MgO)을 포함할 수 있으며, 이는 ITO와 동일한 이점인 선택도와 투명도를 제공한다. MgO에 익숙한 자는 매우 높은 녹는점(2800℃)을 가지면서 매우 밀집된 형태로 생성될 수 있음을 알 것이다.
ITO 층은 이어 적절한 감광막층(35)으로 도포된다. 감광막 화합물은 당업자에게 공지되어 있으므로 상세히 설명하지는 않으나, 적절한 감광막 물질은 ITO 층(34) 상의 증착(deposition)과 공존하여야 하며, 노광과 현상시 적절한 정의 레벨(level of definition)을 제공하여야 하며, 감광막이 위치할 때 발생하는 공정 단계와 간섭하지 않아야 한다.
도 8은 감광막(35)을 마스킹, 노광 및 현상한 후의 전구체 구조물을 도시하며, 그 단계들은 공정과 물질들의 나머지와 일치하는 경우 종래의 방식으로 수행될 수 있다. 감광막을 절개하면 IOT 층(34)이 소정의 개구(36)를 감광막층(35)에 형성하여 ITO 층(34)을 적절히 노출시키고, 이어 도 9에 도시한 바와 같이, 적절한 비아(37)를 형성할 수 있다. 본 발명의 바람직한 실시예에서, ITO 층은 보론 트리클로라이드(boron trichloride; BCl3) 혼합 기체를 이용한 반응성 이온 식각으로 식각된다.
도 9에 도시한 바와 같이, 비아는 식각 단계에서 형성되며, 특이한 것에 대하여 이후에 잠깐 설명하지만, 유도 결합 플라즈마에서 수행되는 것이 바람직하며, SF6에서 실시하는 것이 가장 바람직하다.
특히 유리한 단계에서, 본 발명의 방법은 식각 방지제로서 원래의 도전성 접촉부(25)를 포함한다. 이렇게 하면, 본 발명의 방법은 추가 단계 및 추가 물질을 사용하지 않게 되어 별개의 식각 방지재를 추가하거나 제거할 필요가 없다. 다시 한번 강조하면, 도면은 오직 하나의 비아만을 도시하였지만, 그러한 것은 설명을 위한 것이고 본 발명은 복수개의 비아를 절개하는데 유익하다.
도 10은 바람직한 실시예에서, 식각된 트렌치의 바닥 및 벽을 따른 순서로 3개의 금속층, 즉 티타늄, 플래티늄 및 금("Ti/Pt/Au")으로 비아를 먼저 스퍼터 도포(sputter-coat)한다. 이러한 도포를 도 10에 도면부호 40으로 도시한다. 도포(40)는 금속(41), 바람직하게는 금으로 전기 도금하여 기판(20)의 제2 면(27)에서 제1 면(26)까지, 특히 장치 부분(21)의 일부인 접촉부(25)까지 완성된 접촉 형태를 형성한다. 바람직한 실시예에서, 감광막층(35)과 ITO 층(34)에 Ti/Pt/Au 도포재(40)로 스퍼터 도포하는 단계와 금(41)으로 전기 도금하는 단계 이전에 모두 제거된다. 장치 선구체는 플래튼(32)에서 이후 제거되며 보호 폴리이마이드층(31)을 제거하여 도 11에 도시한 결과 장치를 제조한다.
도 12는 본 발명에 따른 4 밀(mil)(1000mil=1인치) 실리콘 카바이드 웨이퍼에 식각된 지름 100 미크론 비아 홀(via hole)의 SEM 마이크로그래프이다. 도 1 내지 도 11은 그림을 도시하였지만 도 12는 사진이며, 비교에 의하면, 도 12에 도시한 상부면은 도면의 제2 면(27)에 해당한다. 당업자에게 공지된 바와 같이, 이러한 두께의 실리콘 카바이드 기판에 이러한 지름의 비아를 위치시킬 수 있으면, 원하는 실리콘 카바이드 기판에 광대역 고주파수 MMIC를 형성할 수 있다.
본 발명은 100 내지 200 미크론 두께로 실리콘 카바이드 기판을 통하여 지름 약 25 내지 200 미크론의 비아를 식각하는 방법이다. 본 발명의 식각 공정은 분당 약 0.5 내지 0.8 미크론의 식각률, 150의 식각 마스크에 대한 선택도 및 90 내지 99%의 이방성을 나타낸다.
실리콘 카바이드에 비아를 식각하는 중심 문제는 식각 마스크의 침식을 최소화하면서 적절한 속도로(예를 들면, 0.5μ/min) 높은 안정도와 높은 결합력을 갖는 실리콘 카바이드를 식각하는 식각 공정을 찾아내는 것이다.
본 발명은 마스크 물질, 플라즈마 파라미터 및 혼합 기체를 선택함으로써 이러한 정반대의 요구 조건을 충족시킨다.
본 발명에 있어서, ITO는 여러 가지 이유로 실리콘 카바이드 내의 비아용 식각 마스크로 바람직하다. 첫째, ITO는 안정하며 가장 효율적이며 실리콘 카바이드 식각용으로 바람직한 불소 혼합 기체에서 식각되지 않는다. 둘째, 다른 견고한 금속 마스크와는 달리, ITO는 실리콘 카바이드 결합을 파괴하기에 충분한 이온 에너지에서 스퍼터링되지 않으며, 따라서 실리콘 카바이드를 식각할 수 있다. 셋째, ITO는 투명하며, 이는 웨이퍼를 통하여 에지 패드(edge pad)에 식각 마스크를 배치시킨다. 넷째, ITO는 도전성이며 식각을 방지하는 물질로서 작용하므로 식각 방지 재용으로 사용된다.
상기한 바와 같이, 실리콘 카바이드에 비아 식각을 위한 최고의 식각 마스크 물질 중 하나는 ITO이다. ITO 식각 마스크는 다음과 같이 패터닝된다. 웨이퍼는 먼저 ITO로 블랭킷(blanket) 도포되고 이어 감광막으로 도포된다. 감광막은 UV광으로 마스크를 통하여 노광되고 노광 영역을 고화시켜 마스크 패턴을 감광막에 전사한다. 감광막은 염소 혼합 기체에서 후속하는 ITO 식각에서 마스크로 작용하여, ITO 상에 포토마스크의 패턴을 전사한다. 이어, ITO는 염소 혼합 기체에서 실리콘 카바이드 비아의 후속 식각에서 마스크로 작용한다.
유도 결합 플라즈마(ICP)는 여러 이유로 실리콘 카바이드에 비아를 식각하는 고밀도 SF6 플라즈마를 발생시키는데 이용된다. 첫째, 식각 마스크의 침식을 최소화하면서 실리콘 카바이드에서 높은 식각률을 달성하려면, 고밀도와 저에너지의 플라즈마가 필요하다. ICP를 사용하는 것은 이러한 목적을 위하여 중요한데, 이는 고밀도 플라즈마를 발생시키기 때문이며, 코일 전력을 조절함으로써 플라즈마의 밀도를 조절할 수 있도록 하고 척의 전력을 조절함으로써 이온 에너지를 개별적으로 조절할 수 있다. 플라즈마 밀도를 최대화하기 위하여 높은 코일 전력(600-1500W, 바람직하게는 800W)을 선택한다.
본 발명의 중요한 점은 ITO 또는 MgO 식각 마스크의 침식을 최소로 유지하면서 실리콘 카바이드의 식각률을 최대화하는 ICP 시스템에 척의 전력을 사용하는 것이다. ICP 시스템에서 척의 전력이 증가할수록, 실리콘 카바이드의 식각률이 증가하고, 이러한 증가는 높은 전력에서 보다 낮은 척의 전력에서 훨씬 더 두드러진다. 척의 전력이 증가할수록, ITO 또는 MgO 식각 마스크의 침식률은 최소화되어 초기에는 증가하지 않는다. 더 높은 척의 전력에서, 식각률은 급격하게 증가한다. 따라서, 본 발명은 한편으로는 SiC 식각률을 최대화하면서 한편으로는 SiC와 ITO 식각 마스크의 식각률 차이를 최대화한다. 바람직한 실시예에서, 이러한 척의 전력 레벨에 있어서, 현재 바람직한 전력은 단위 면적당 1 내지 2 와트(Wcm-2) 사이로 정해진다.
실리콘 카바이드에 비아를 식각하기 위하여 본 발명은 그러한 목적을 위한 불소 혼합 기체 중에서 SF6 혼합 기체가 가장 효율적이므로 이를 이용한다. 본 발명은 임의의 기체 첨가물을 사용하지는 않는데, 첨가물이 실리콘 카바이드의 식각률을 낮추고 스퍼터링에 의한 마스크 식각을 가속시키기 때문이다. 본 발명은 1 내지 5 밀리토르의 압력, 바람직하게는 3 밀리토르에서 SF6를 사용한다. 유사하게, 기체는 약 5 내지 100 sccm, 바람직하게는 10 sccm의 속도로 공급된다.
SF6의 사용을 좀 더 살펴보면, SF6는 NF3 또는 CF4(약 70:1)에 비하여 SiC 대 ITO의 마스크 선택도(약 150:1)가 높다고 나타났다. 상기한 바와 같이, SiC를 식각하는 종래의 방법은 Ar 및 CF4/O2로 희석한 NF3 또는 SF6 사용을 포함한다. 하지만, Ar 또는 O2 내지 SF6 또는 NF3의 첨가는 SiC에서 식각률을 낮추고 낮은 불소의 비율과 더 높은 이온 충격으로 인하여 마스크 침식을 증가시킨다. 따라서, 추가 기체 없이 SF6의 사용하는 것은 본 발명의 ITO 마스크에 대하여 증가된 식각률과 높 은 선택도를 달성하는데 바람직하다.
비아의 식각률은 기판 또는 박막에 적용되는 온도를 올림으로써 증가될 수 있다. 온도의 상승은 샘플을 냉각시키는 작용을 하는 샘플의 후면으로의 헬륨의 흐름을 정지시킴으로써 달성될 수 있다. 이와는 달리, 후면 압력은 약 1 내지 10 토르로 유지된다. 식각률에 영향을 미치는 화학 반응(예를 들면, 분자 결합의 파괴)은 기체 흐름과 챔버 압력을 상승시킴으로써 증가될 수 있다.
비아 식각에 영향을 미치는 화학 반응에서의 증가는 증가된 측방 식각으로 나타나고, 이어 비아의 측벽 기울기를 증가시킨다. 화학 반응에서의 증가는 또한 식각률과 ITO 마스크 침식의 증가를 가져온다. 또한, 강화된 화학 반응은 스파이킹(spiking)과 표면 결함을 가져온다.
발명의 배경에서 인용한 참증으로 예시한 바와 같이, 유도 결합 플라즈마를 발생시키는데 이용되는 장비와 공정은 당업자에게 공지되어 있다. 따라서, 여기서 기재한 기술은 당업자가 실험이 없이도 실시할 수 있다.
실험예:
바람직한 실시예에서, 본 발명은 ICP에 SF6를 이용하여 SiC에 비아를 건식 식각하는 방법을 포함할 수 있다. 본 발명의 특정한 실시예에서, 건식 식각은 Plasma-Therm Incorporated에서 제조한 모델 790 ICP 시스템에서 행하여졌다.
이 시스템에서, 웨이퍼를 공정 챔버의 헬륨 냉각 척(He-cooled chuck)상에 위치시키고, 웨이퍼를 고정시킨 후 공정 챔버를 터보 및 기계 펌프로 10-5 토르까지 압력을 낮춘다. 분당 5 내지 20 입방 센티미터의 전자 SF6를 공정 챔버에 주입하고 터보 펌프 위의 버터플라이 밸브를 잠궈서 2 내지 5 밀리토르의 동작 압력을 얻는다. 이어, 전력을 공급하여 플라즈마를 발생시킨다. 이 시스템은 2개의 무선 주파수 전력원을 사용한다. 하나는 척에 연결되어 기판에 도달하는 이온의 에너지를 제어하고 1 내지 2W/cm2 사이에 설정된다. 다른 하나는 세라믹 공정 챔버를 둘러싼 3 권선 코일(three turn coil)에 연결되어 주 플라즈마 발생 전력을 제공하고 플라즈마 밀도를 조절하며 800 내지 1200W로 설정된다.
비아를 식각하기 전에, SiC 기판을 ITO로 도포한 후 표준 포토리소그라피로 감광막으로 패터닝한다. ITO는 감광막이 식각 마스크인 염소 혼합 기체에서 건식 식각된다. 비아는 이어 ITO가 식각 마스크인 불소 혼합 기체에서 SiC에 식각된다. 비아 건식 식각 공정은 매우 이방적인 성질을 가지며, 분당 0.5 내지 0.8 미크론의 SiC 식각률과 100 내지 150의 식각 마스크 선택도를 갖는다.
명세서에서, 본 발명의 전형적인 실시예를 기재하고 소정의 용어를 사용하였지만, 포괄적이고 설명의 의미로만 사용되었을 뿐, 제한하려는 것은 아니며 본 발명의 범위는 다음의 청구범위에 의하여 정해진다.

Claims (38)

  1. 실리콘 카바이드(silicon carbide)로 형성되는 반도체 장치로서,
    실질적으로 투명하며, 제1 면(26)과 제2 면(27)을 갖는 실리콘 카바이드 기판(20),
    상기 실리콘 카바이드 기판을 완전히 통과하여 뻗어있는 비아(via)(37),
    상기 실리콘 카바이드 기판의 제1 면상의 상기 비아 위에 형성되어 있고, 전기적 접촉부를 포함하는 도전성 접촉부(conductive contact)(25),
    상기 기판상에 형성되는 장치(22, 24),
    상기 반도체 장치의 적어도 일부와, 상기 장치에 대한 상기 도전성 접촉부가 위치하는, 상기 기판의 제1 면상의 실리콘 카바이드 에피층(epilayer),
    상기 장치를 포함하여 상기 에피층 전체를 덮는 폴리머 도포재(polymer coating)(31), 그리고
    폴리싱된(polished) 투명한 상기 기판의 상기 제2 면에 위치하면서 ITO(indium-tin-oxide)와 MgO(magnesium oxide)로 구성되는 군에서 선택되는 투명층(34)
    을 포함하는, 반도체 장치.
  2. 실리콘 카바이드로 형성되는 반도체 장치로서,
    실질적으로 투명하며, 제1 면(26)과 제2 면(27)을 갖는 실리콘 카바이드 기판(20),
    상기 실리콘 카바이드 기판을 완전히 통과하여 뻗어있는 도전성 비아(via)(40, 41),
    상기 실리콘 카바이드 기판의 제1 면상의 상기 비아에 형성되어 있고 전기적 접촉부를 포함하는 도전성 접촉부(conductive contact)(25),
    전기적 연결을 위해 상기 도전성 접촉부와 연결되며, 상기 기판상에 형성되는 장치(22, 24),
    상기 반도체 장치의 적어도 일부와, 상기 장치에 대한 상기 도전성 접촉부가 위치하는, 상기 기판의 제1 면상의 실리콘 카바이드 에피층(epilayer), 그리고
    상기 장치를 포함하여 상기 에피층 전체를 덮는 폴리머 도포재(31),
    을 포함하는, 반도체 장치.
  3. 제 1항에서,
    상기 투명층은 ITO(indium-tin-oxide)층이며, 상기 반도체 장치는 상기 ITO층 위에 감광막층을 더 포함하는, 반도체 장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 비아는 상기 감광막에서 전구체를 관통하여 상기 장치용 상기 도전성 접촉부까지 통과하여 뻗어있는, 반도체 장치.
  5. 제 1항 또는 제 2항에서,
    상기 실리콘 카바이드 기판의 적어도 일부는 반 절연성(semi-insulating)인 반도체 장치.
  6. 제 1항 또는 제 2항에서,
    상기 도전성 접촉부는 ITO를 포함하는, 반도체 장치.
  7. 제 1항 또는 제 2항에서,
    상기 실리콘 카바이드 기판을 완전히 통과하여 뻗어있는 복수의 비아를 포함하고, 각 비아는 상기 기판의 제1 면상에서 상기 기판 내의 장치까지 전기 접촉부를 형성하는 도전성 접촉부로 덮여 있는, 반도체 장치.
  8. 제 1항 또는 제 2항에서,
    상기 실리콘 카바이드 기판은 반 절연성이고,
    상기 제1 면에 형성되는 복수의 도전성 접촉부를 포함하며 상기 제1 면상 또는 내에 형성되는 마이크로파 회로, 및
    상기 실리콘 카바이드 기판의 상기 제1 면과 제2 면 사이에 완전한 전기 경로를 형성하도록 상기 도전성 접촉부 중 하나에서 각각이 종결되며 상기 기판을 완전히 통과하여 뻗어있는 복수의 비아를 포함하는,
    반도체 장치.
  9. 제 8항에서
    상기 마이크로파 회로는 단일칩 마이크로파 집적 회로(monolithic microwave integrated circuit)인, 반도체 장치.
  10. 제9항에서,
    상기 적어도 하나의 에피층에 형성되는 상기 마이크로파 회로의 적어도 일부,
    상기 에피층에 형성되는 도전성 접촉부, 그리고
    상기 기판과 상기 에피층을 통과하여 상기 접촉부까지 뻗어있는 비아
    를 더 포함하는, 반도체 장치.
  11. 제1 면과 대향면에 제2 면을 갖는 실리콘 카바이드 기판(20)에 장치를 제조하는 방법으로서,
    상기 실리콘 카바이드 기판의 제1 면상의 소정 위치에 도전성 식각 방지 물질(25)을 위치시키는 단계,
    상기 기판의 제2 면을 연마하는 단계,
    상기 기판(20)이 실질적으로 투명해지도록 상기 연마면을 폴리싱하는 단계,
    ITO와 MgO로 구성되는 군에서 선택되는 물질로 이루어진 투명층(34)을 상기 폴리싱된 면상에 위치시키는 단계,
    상기 투명 ITO층에 감광막(35)을 위치시키는 단계,
    상기 감광막을 현상하여 상기 기판의 대향면상에 상기 도전성 식각 방지 물질과 광학적으로 배향되는 지점에서 절개되도록 하는 마스크를 상기 감광막상에 광학적으로 배치하는 단계,
    상기 기판을 완전히 통과하여 상기 도전성 식각 방지 물질에 이르기까지 상기 마스킹된 제2 면부터 상기 기판에 비아(37)를 식각하는 단계, 그리고
    상기 제1 면상의 식각 방지 물질을 상기 제1 면상의 장치(22, 24)에 혼합시키는 단계
    를 포함하는 제조 방법.
  12. 제11항에서,
    상기 도전성 식각 방지 물질은 상기 기판의 마스킹 단계와 식각 단계 이전에 상기 장치에 혼합되는 제조 방법.
  13. 제11항에서,
    상기 장치까지 도전성 연결부(conductive connection)를 형성하도록 상기 비아를 금속화하는 단계를 포함하는 제조 방법.
  14. 제11항에서,
    인덕턴스를 유발할 수 있는 배선 결합을 갖지 않는 실리콘 카바이드 기판상에 집적 회로를 제조하는 방법으로서,
    상기 식각 방지 물질이 형성된 적어도 하나의 장치용 금속 접촉부를 갖는 상기 실리콘 카바이드 기판의 제1 면상에 반도체 장치를 제조하는 단계, 그리고
    상기 기판의 제2 면에서부터 상기 기판의 제1 면상의 상기 금속 접촉부와 상기 장치에 이르기까지 전기 접촉부를 형성하도록 상기 비아를 금속화하는 단계
    를 포함하는 제조 방법.
  15. 제14항에서,
    상기 제1 면상에 상기 금속 접촉부를 제조하는 단계는 상기 제1 면상에 ITO를 증착하는 단계를 포함하는 제조 방법.
  16. 제15항에서,
    상기 ITO 접촉부를 금 도포재(gold coating)로 도포하는 단계를 더 포함하는 제조 방법.
  17. 제11항에서,
    상기 비아를 식각하는 단계는 유도 커플 플라즈마(inductively coupled plasma) 시스템에서 평방 센티미터당 약 1 내지 2 와트의 척 파워(chuck power)로 상기 실리콘 카바이드 기판을 식각하는 단계를 포함하는, 제조 방법.
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