JPH088272A - 低熱インピーダンス集積回路 - Google Patents

低熱インピーダンス集積回路

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JPH088272A
JPH088272A JP33200294A JP33200294A JPH088272A JP H088272 A JPH088272 A JP H088272A JP 33200294 A JP33200294 A JP 33200294A JP 33200294 A JP33200294 A JP 33200294A JP H088272 A JPH088272 A JP H088272A
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JP
Japan
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ground plane
contact
photoresist
mmic
integrated circuit
Prior art date
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Pending
Application number
JP33200294A
Other languages
English (en)
Inventor
Darrell G Hill
ジー．ヒル ダレル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Filing date
Publication date
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Abstract

(57)【要約】 （修正有） 【目的】 シルバー・バンプＭＭＩＣフリップ・チップ
のマウント工程における位置決め困難の問題を解決し
て、高い冷却効果を得る。 【構成】 裏面の接点３１２とマイクロ片３０８やコン
デンサなどの随意の受動要素とを備える前側接地面３０
６を有する集積回路であって、この前側接地面は、ヘテ
ロ接合や電界効果トランジスタなどの能動接合から熱を
直接放散させて高い冷却効果を得ている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は電子装置に関し、特に
集積回路放熱構造およびその製造方法に関する。
【０００２】
【従来の技術】トランジスタと集積回路の改善された動
作への連続した要求により、トランジスタ寸法の縮小化
と、動作電力密度の増加をもたらしている。これらの事
項が熱放出の問題を悪化させ、バイポーラトランジスタ
ではホットスポット（ｈｏｔｓｐｏｔ）の発達による二
次降伏の恐れからトランジスタを安全動作領域（通常、
二次元のコレクタ電圧−コレクタ電流グラフ上で定義さ
れる）での使用に制限している。当然、この安全動作領
域は熱設計に依存し、トランジスタ結合は動作中に熱を
発生し、半導体材料とパッケージング材料はこの熱を周
囲環境またはヒートシンクに伝達する。
【０００３】ワット数に対して放出されるジャンクショ
ン温度上昇の比は熱抵抗（熱インピーダンス）と呼ば
れ、この典型的な例は１４０ピンのプラスチック矩形フ
ラットパックのシリコン集積回路では２０℃／Ｗであ
り、８ピン小型外形プラスチック・パッケージ（ｓｍａ
ｌｌ ｏｕｔｌｉｎｅ ｐｌａｓｔｉｃ ｐａｃｋａｇ
ｅ）のシリコン集積回路では１５０℃／Ｗ、またモノリ
シック・マイクロウェーブ集積回路（ＭＭＩＣ）のガリ
ウム砒素（ＧａＡＳ）ヘテロ・ジャンクション・バイポ
ーラ・トランジスタ（ＨＢＴ）では１０℃／Ｗである。
この熱抵抗はチップ面積と相関関係があるので、正確な
比較の為には同じサイズのチップが必要となる。図１
は、ＭＭＩＣ１００の立断面図を示し、ＭＥＳＦＥＴ１
０４の２つのソース領域を接続してビアホールを通り接
地面１０８に至るエアーブリッジ１０２、マイクロスト
リップ伝送ライン１０８、同軸ケーブルに接続可能なア
ルミナ基板１２０上のリード１２２へのワイヤ結線１１
０を示す。ここで、接地面は典型的にヒートシンクに接
触し、ＭＭＩＣ１００のＧａＡｓ基板はおよそ１００μ
ｍの厚さである。ＧａＡｓベースのＨＢＴｓとＭＥＳＦ
ＥＴｓの高い熱抵抗は、一部に、シリコンはＧａＡｓよ
りも熱導電性が３倍高いことによる。
【０００４】ＧａＡｓベースのＨＢＴｓの熱放出制限は
ＭＭＩＣ１００でも問題となり、実際のところ、熱抵抗
を下げるために大きな領域に広がったデバイスが求めら
れている。これは集積密度を制限する。シリコン集積回
路のフリップチップ・ボンディングは、従来のワイヤ・
ボンディングやテープ・オートメーティッド・ボンディ
ング（ＴＡＢ）に比較して高密度の相互接続を可能とす
る。フリップ・チップ・ボンディングでは基板の表面の
ボンディング・パッド上のソルダ・バンプはキャリア基
板のソルダ・ウェッタブル・メタライゼーション（Ｓｏ
ｌｄｅｒ−ｗｅｔｔａｂｌｅ ｍｅｔａｌｉｚａｔｉｏ
ｎ）と位置が揃っており、ハンダの溶融が同時に全ての
ハンダ接続（ｓｏｌｄｅｒ ｂｏｎｄｓ）を形成する。
例えば、ピッカリングらの（Ｐｉｃｋｅｒｉｎｇ ｅｔ
ａｌ．）の８，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈ Ａ
１５０３（１９９０）はリフロー・ボンディング・プロ
セス（ｒｅｆｌｏｗ ｂｏｎｄｉｎｇ ｐｒｏｃｅｓ
ｓ）について記述する。ワイヤ結線とは異なり、フリッ
プ・チップ・ボンド・パッドは基板の前面のどこに位置
しても良く、このため集積回路の配置を単純化した。
【０００５】ウオングらのＧａＡｓ ＭＭＩＣのための
フリップ・チップ製造技術、ＧａＡｓマンテック会議抄
録２４０（１９９３）（Ｗｏｎｇ ｅｔ ａｌ，Ｆｌｉ
ｐＣｈｉｐ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｔｅｃｈｎ
ｏｌｏｇｙ ｆｏｒ ＧａＡｓ ＭＭＩＣ，ＧａＡｓ
Ｍａｎｔｅｃｈ Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｃｅｅ
ｄｉｎｇｓ ２４０（１９９３）），ではフリップ・チ
ップをＧａＡｓ ＭＭＩＣのワイヤ結線に替わるものと
し、さらに単一基板上のＭＭＩ自動ハイブリッド・モジ
ュール組立を可能としている。特にウオングらは、標準
的なＭＭＩＣ製造に従う一方（すなわち、パターン化さ
れたイオン・インプランテーション、オーミック及びゲ
ート・メタライゼーション、マイクロストリップ及びグ
ランド・プレーン・メタライゼーション、エアー・ブリ
ッジ）、ウエーファの薄膜化を除き、接地、入出力及び
熱放出の必要な箇所にシルバー・バンプを形成した。こ
のバンプは高さ７５μｍで直径１５０μｍであり、サー
マル・バンプもＭＥＳＦＥＴソース・エアー・ブリッジ
の頂点を覆って熱を除去する。図２（寸法は不正確）は
絶縁基板２２０に位置決めしたフリップ・チップＭＭＩ
Ｃ２００を示し、シルバー・バンプがＭＭＩＣ基板を基
板２２０に保持し、バンプ２１０は入出力パッド２１２
を基板リード２２２に接続し、サーマル・バンプ２１１
はＭＥＳＦＥＴ２０４のソースに接続されたエアー・ブ
リッジ２０２からの熱を放出する。この各種のバンプ
（２１０、２１１及び他は省略）は底部の高さが異なる
ために、その頂点のＧａＡｓ表面からの高さが異なり、
基板２２０はバンプ上に押し下げられて（変形し）全て
の異なるバンプと接触する。
【０００６】
【発明が解決しようとする課題】しかしながら、このＭ
ＭＩＣフリップ・チップによれば、パターン化された入
出力パッド及び配線、熱放出エリアを有する基板と、Ｍ
ＭＩＣと基板の位置合わせを必要とする。従来のシリコ
ン集積回路フリップ・チップではリフロー・ソルダ・バ
ンプで位置決めを行うが、図２のフリップ・チップでは
シルバー・バンプの高い融点と非可鍛性のために適用で
きない。
【０００７】
【課題を解決するための手段】この発明によれば、能動
素子サイド（前面）接地面と、裏面コンタクト・パッド
及び伝送ライン、抵抗及びコンデンサの様な附加的受動
素子を有する集積回路が提供される。この発明によれ
ば、従来のフリップ・チップの位置決めの問題を解決し
て、前面の接地面を介した良好なヒート・シンクが達成
できる。
【０００８】
【実施例】第１好適実施例の概要 図３には、第１好適実施例のモノリシックマイクロ波集
積回路（ＭＭＩＣ）３００の横断面の正面図が図示され
ており、このＭＭＩＣ３００は、アルミナ基板３３０上
のリード３３２にボンディング処理されると共に、ヒー
トシンク（放熱器）３２０に取付られた接地面３０６を
有している。このＭＭＩＣ３００には、ＭＥＳＦＥＴ３
０４が設けられており、これには、これ自身のソースコ
ンタクト（接点）上にエアーブリッジを形成する接地面
３０６が設けられている。このＭＥＳＦＥＴ３０４のド
レインおよびゲートによって、例えば３１４のような挿
通メタライズ（金属化）ビアを、裏面側の入力／出力パ
ッド３１２とワイヤボンド３１０とに接続する。従っ
て、このＭＭＩＣ３００によって、図１のＭＭＩＣ１０
０のワイヤボンディングおよびフリップ・チップＭＭＩ
Ｃ２００のソースエアーブリッジへのダイレクトサーマ
ル（熱的）コンタクトを組合わせることができる。更
に、このＭＭＩＣ３００によって、前面側の上のダイレ
クト全体コンタクト用の前面接地面が得られると共に、
全体の放熱が得られ、図２のＭＭＩＣ２００のようなフ
リップチップＭＭＩＣ２００では必要なヒートシンク基
板パターン処理および整列を回避できる。この前面の接
地面によって、裏面のマイクロストリップラインおよび
入力／出力パッドが必要となるが、これらコンポーネッ
トは、裏面の接地面に存在しているものをパターニング
するだけで容易に製造できるものである。
【０００９】要約すると、このＭＭＩＣ３００によっ
て、フリップチップのようなパターン化されたパッドを
整列させることなく、このフリップチップＭＭＩＣ２０
０より相当有効な前面の放熱が達成できる。以下の各項
目で表わすように、ＭＭＩＣ３００、これに類似した他
のＭＭＩＣおよびディスクリートデバイスを、ＭＥＳＦ
ＥＴおよびＨＢＴの両方に対する標準的な前面処理の後
に、簡単な処理ステップで製造できる。
【００１０】ヘテロ接合バイポーラトランジスタ 本発明の第１好適実施例の製造方法によって、前面接地
面付きディスクリート（個別）マルチフィンガヘテロ接
合バイポーラトランジスタ（ＨＢＴ）を形成する。この
製造方法は、図４〜図２１の横断面の正面図で示された
各ステップより構成されている。簡単のため、これら図
面には、２つのエミッタフィンガ、４つのベースコンタ
クトフィンガおよび３つのコレクタコンタクトフィンガ
のみを有するＨＢＴ（ヘテロ接合バイポーラトランジス
タ）が開示されている。一般に、高出力マイクロ波ＨＢ
Ｔには、これらより更に多くのエミッタ、ゲート、コレ
クタフィンガが設けられている。
【００１１】（１） ６２５μｍ厚で（１００）指向型
半絶縁ＧａＡｓウエファ４５０で開始。
【００１２】有機金属分子線エピタキシィ（ＭＯＭＢ
Ｅ）または、有機金属化学蒸着（ＭＯＣＶＤ）によるエ
ピタキシャル的な成長法で、表Ｉに表わされた層をウエ
ファ４５０上に成長させる。ＭＤＭＢＥに対して、元素
ＧａおよびＡｌソースによって、ＩＶ族の種が得られ、
ならびに、ブチルアリシンの３級化合物とブチルフォス
ファリンの３級化合物とによって、クラッキングの後
に、Ｖ族の種が得られる。錫の元素によってｎ型ドーピ
ングが得られ、ならびにベリリウムの元素によってｐ型
ドーピングが得られる。また、ＭＯＣＶＤに対しては、
トリメチルガリウム、トリメチルアルミニウムおよびブ
チルアリシンの３級化合物をジシランと一緒に利用する
ことによって、シリコンのｎ型ドーピングが得られ、な
らびに、カーボンテトラコロライドによって、炭素のｐ
型ドーピングが得られる。
【００１３】
【表１】
【００１４】ここで、ｘは０〜０．３５まで変化し、こ
れらドーピングした層の全体の厚さは、僅か３μｍのみ
であり、個々の層のすべては、これら図面に表われてい
ない。
【００１５】（２） フォトレジスト上でスピン（回
転）させると共に、これをパターニング処理して、活性
（アクティブ）デバイス領域上の位置を規定する。次
に、プロトン（陽子）または酸素を注入して、結晶ダメ
ージを作り、これによって、この活性領域外のウエファ
４５０上の層の領域のすべてを、半絶縁処理する。次
に、これらパターン処理したフォトレジストをはがす。
【００１６】（３） フォトレジスト上でスピンさせる
と共に、これをパターン処理して、エミッタコンタクト
４０２用の位置を規定すると共に、金属を蒸発させると
共にリフトオフ（除去）して、これらエミッタコンタク
トを形成する。この金属には、３つのサブ層が含まれて
いる。即ち、第１サブ層としてゲルマニウム（Ｇｅ）、
次にニッケル（Ｎｉ）、最後に金のサブ層で、表面にボ
ンド接続またはメッキ処理できる。この金属は、約２９
０ｎｍの全体厚を有する。次に、硫酸（Ｈ２Ｓ
Ｏ４）４、過酸化水素（Ｈ２Ｏ２）３、水の混合液で、
湿式エッチング処理して、エミッタ層４０４の部分を除
去する。これら部分は、ベース層４０６までのエミッタ
コンタクト４０２によって保護されていない。このエッ
チング処理速度は、成分材料の濃度を変化させることに
よって広範囲に変化できる。特に、水に対する酸（高濃
度の）と過酸化水素の体積比が１対８対１６０の混合液
によって、約３００ｎｍ／分のエッチング速度となるの
に対して、３対１対１の体積比では、約２０００ｎｍ／
分のエッチング速度となる。これらエミッタ領域の各々
は、２μｍ×３０μｍの寸法を有し、等方性湿式エッチ
ングを用いたとしても、このエッチングによって、アン
ダーカットされたエミッタコンタクト４０２を重ねられ
ない。図４の平面図に示したように、ウエファ中に、１
個のダイエリアが包含されており、図５は、図４のｂ−
ｂ線に沿った横断面の正面図である。ここで、活性領域
は、図４の破線で表示されており、図５の垂直方向のス
ケール（他の同様の横断面においても）は、明瞭のため
に誇張されている。
【００１７】（４） フォトレジスト上でスピンさせる
と共に、これをパターン処理して、ベースコンタクト４
０８の位置を規定し、（Ｔｉ／Ｐｔ／Ａｕから成る２９
０ｎｍ厚の）金属を蒸発させると共に除去し、ベースコ
ンタクト４０８を形成する。このベースコンタクト４０
８には、上述のエミッタコンタクト４０２に隣接したフ
ィンガが含まれており、これらフィンガの各々は、１μ
ｍ×３０μｍの寸法を有する。次に、フォトレジスト上
でスピンさせると共に、これをパターン処理して、コレ
クタコンタクトリセス４２０を規定する。このパターン
処理したフォトレジストをエッチングマスクとして利用
して、硫酸／過酸化エッチングをＧａＡｓベース層４０
６を介して実行すると共に、グレーディング層を付加し
たコレクタ層４１０を介してエッチングして、ｎ＋＋Ｇ
ａＡｓサブコレクタ層４１２中で停止する。また、図６
の平面図および図６のＣ−Ｃ線に沿った横断面図が図７
に示されている。このパターン処理したフォトレジスト
が図６〜図７に示されていないが、次のステップのため
に残っている。
【００１８】（５） コレクタコンタクトリセス（孔）
４２０をエッチングするためのステップ（４）のパター
ン処理されたフォトレジストを利用して、（Ｇｅ／Ｎｉ
／Ａｕから成り２０９ｎｍ厚の）金属を蒸発させると共
に除去して、コレクタコンタクト４１４を形成する。こ
のコレクタコンタクトには、ベースコンタクトフィンガ
に隣接したフィンガが設けられていると共に、これらコ
レクタフインガの各々の寸法は、２μｍ×３０μｍのと
なる。このコレクタコンタクトリセス４２０の湿ったエ
ッチングによってこのパターン処理されたフォトレジス
トをアンダーカットすると共に、従って、コレクタコン
タクト４１４は、このリセス４２０の端部より僅かに離
間する。次に、このパターン処理されたフォトレジスト
をはぐ。このことによって、図８の平面図で示したよう
に、ウエファ４５０の前面上にＨＢＴデバイスが完成さ
れる。また、このＨＢＴデバイスは、図８のｆ−ｆ線に
沿った断面図９にも図示されている。ベースコンタクト
４０８とコレクタコンタクト４１４の両方共、ベースお
よびコレクタコンタクトフィンガから離れた部分におい
て、Ｔｉ／Ｃｒ／Ｐｔ／Ａｕの厚さ５００ｎｍのものを
除去することによって厚みを有するようになる。クロム
は、以下のように、ビアエッチングステップにおけるエ
ッチストップとして作用する。
【００１９】（６） 化学蒸着（ＣＶＤ）によって、窒
化珪素（Ｓｉ３Ｎ４）４５５をウエファ４５０の前面全
体に亘って、２００ｎｍの厚さで堆積させる。この窒化
物は、パッシ・バント（不活性物）として作用すると共
に、このウエファ用の保護層として作用する。次に、フ
ォトレジスト上でスピンさせると共に、これをパターン
処理して、ウエファ４５０上の第１レベルメタル（金
属）用の配置を規定する。この第１レベルメタルによっ
て、ウエファ４５０全体部分が、ＨＢＴからカバーさ
れ、これに加えて、エミッタコンタクトカバーする（こ
のＨＢＴには、ベースおよびコレクタコンタクトが設け
られている）。次に、反応性イオンエッチングにより、
窒化物４５５を、パターン処理されたフォトレジストを
エッチングマスクとして移用して処理する。次に、第１
レベルメタル（Ｔｉ／Ｐｔ／Ａｕで２９０ｎｍ厚）を蒸
着させて、アセトン中で分解によって、このパターン処
理済みフォトレジスト（メタルも含む）を除去する。図
１０の平面図、およびこれのｈ−ｈ線およびｉ−ｉ線に
沿った横断面図１１および１２を参照。これら図面で
は、先行する図面に対して寸法を減縮して示している。
これは、ダイス−ツ−ビ（ｄｉｃｅ−ｔｏ−ｂｅ）に当
接した端部に加えてダイ−ツ−ビ（ｄｉｅ−ｔｏ−ｂ
ｅ）全体を含んだウエファ４５０の部分を図示するため
である。
【００２０】（７） フォトレジスト４７０上でスピン
させて、これをパターン処理して、接地面直接接触領域
を規定する。ウエファ４５０の表面の大部分は、エミッ
タコンタクト４０２のように、接地面に直接接触してい
る。本質的には、このフォトレジスト４７０は、前記ス
テップから窒化物４５５を丁度カバーしている。このパ
ターン処理したフォトレジストを硬く焼付けして、垂直
の側壁を崩すように僅かに流動させる。次に、Ｔｉ／Ａ
ｕ（１００ｎｍ）の薄い層上に蒸着させ、次に、層４７
２から金の薄い（５０ｎｍ）層上にキズを付け、この層
４７２は、厚い金のメッキ用の基礎となる。フォトレジ
スト４７０の流動化によって、連続的な薄いメタル（金
属）層４７２が確保される。次に、フォトレジスト層４
７４上でスピンさせると共に、これをパターン処理し
て、エミッタコンタクトのエアーブリッジ（実質的に
は、活性領域上に）の配置を規定すると共に、この第１
レベルメタルをメサの廻りに露出させるが、ダイス−ツ
−ビ間の筆記線を包囲する。図１１〜１２の断面と同様
の断面が、図１３〜１４に示されており、２つのフォト
レジスト層に加えて薄い金が表わされている。図１３の
右側部分にフォトレジスト４７４の一片が筆記線を包囲
している。
【００２１】（８） 薄いメタル４７２の露出した部分
を初期層として利用することによって、約３μｍの厚み
の金を電気メッキする。このことによって、エアーブリ
ッジ４７６が形成され、このブリッジ４７６によって、
エミッタコンタクト４０２を金４７８で接続し、この金
４７８は、メサから離間した第１レベルメタル４６０上
にメッキされる。メッキ処理後、フォトレジスト４７４
をはがし、薄いメタル４７２およびフォトレジスト４７
０を露出させる。図１５〜１６を参照すると同一断面が
図示されており、また図１３〜１４を参照。
【００２２】（９） ポリイミド（１〜３μｍの厚さ）
の層を堆積する。この層によって、エアーブリッジ４７
６をカバーする。次に、フォトレジスト上でスピンさ
せ、それをパターン処理して、次に、露出したポリイミ
ド４８５をエッチング処理して、これを所定位置内で除
去することによって、下側層の金（エアーブリッジ４７
６およびメタル４７８）の部分を露出させる。しかし、
タイズ端部の領域には、ポリイミドを残す。このフォト
レジストおよび電気メッキ金４８８をはがす。これは、
一般的には１０μｍの厚さまではがし、これによってチ
ップを載置するのに好適な厚みとなる。メタル層４７２
のチタニウムによって、このメッキ中に、エアブリッジ
４７６の底面から金のメッキが下方向へ進むのを防止す
る。従って、この接地面は、２つのメッキ層、即ち、エ
アーブリッジ４７６上の金４８８と金４７８から成って
いる。このメッキが完了すると、ダイス端部の領域内の
ポリイミドを除去し、ウエファへの記入が実行される。
図１７〜１８には、図１３〜１４の断面と同様な断面が
図示されていると共に、図１９は、図１０に類似した平
面が図示されている。このメッキ処理された表面は、エ
アーブリッジ４７６における最高点と共に、ほぼ平坦で
ある。これによって、これらエアーブリッジにおける良
好なサーマル（熱的）コンタクトがヒートシンクに対し
て確立でき、これによって、フリップチップを載置する
ための接地面に対して押付けられる。
【００２３】（１０） ワックスの層を利用して、前面
の接地面金プレート４８８と一緒にウエファ４５０を水
晶キャリア４９０上に載置する。メタル４７８上よりエ
アーブリッジ４７６上の金４８８の大きな高さを有する
ことは、図２０のへこみによって指示されているよう
に、このエアーブリッジ上における薄いワックスを意味
する。次に、ウエファ４５０を裏面から約１００μｍの
厚さまで薄くする。次に、フォトレジスト（裏面上の）
上でスピンさせ、これをパターン処理して、５０μｍの
直径を有するテーパー付きビア４９０を規定して、ベー
スコンタクト４０８まで延在させると共に、コレクタコ
ンタクト４１４ならびにエアーブリッジ４７６の端部近
傍の前面の接地面まで延在させる。次に、このビアをエ
ッチングして、前述のベースおよびコレクタコンタクト
用のステップ（５）で適用したクロム層上でエッチング
処理を停止させると共に、接地面までのビアに対する重
ねられた金４７８または第１レベルメタル中でエッチン
グ処理を停止させる。これは、ＣＣｌ２Ｆ２を有する反
応性イオンエッチング（ＲＩＥ）を利用する。続いて、
このフォトレジストをはぐ。次に、２０ｎｍの金に続い
て、２０ｎｍのチタニウムをスパッタリング処理して、
金裏面まで処理する（ビアを含む）。次に、フォトレジ
スト上でスピンさせると共に、つれをパターン処理し
て、ボンドパッド４９２〜４９３用の位置を規定すると
共に、これらのパッド間およびコレクタおよびベースコ
ンタクト用のビア４９０間を相互接続ならびに裏面接地
４９４の位置を規定する。最後に、金を３μｍの厚さに
電気メッキし、このメタル層をビアまで下方向に延在さ
せて、ベースコンタクトおよびコレクタコンタクトと、
前面の接地面とを接続すると共に、このフォトレジスト
と、Ｔｉ／Ａｕの４０ｎｍ厚の露出部分をはぐ。図１２
の断面と同様に、図２０には横断面が表わされており、
また、図２１には、裏面の平面図が表わされている。こ
こで、２つの裏面の接地４９４は、センタ リード ボ
ンド パッド４９２（コレクタコンタクト４１４に接続
されている）を有する同一平面導波管用の接地として作
用すると共に、センタ リード ボンド パッド４９３
（ベースコンタクト４０８に接続されている）を有する
同一平面導波管用の接地として作用する。本例の場合に
は、図３のアルミナ基板は、それの上面上で同一平面導
波管を有しており、これは、ボンド パッド４９２と４
９３と一緒に導波管にワイヤボンディングされている。
他の実施例には、この裏面の規定およびメッキ処理にお
いて、伝送ラインやインダクタやコンデンサプレートの
ような要素が包含されている。
【００２４】（１１） ウエファ４５０を水晶キャリア
から除去し、ビニールテープ上に載置し、筆記線を記入
してダイスに切断する。次に、各ダイには、（前面に）
金４８８（およびＨＢＴのエミッタ）を載置することが
でき、これには、金−錫半田または他の付着方法を駆使
して、金やダイヤモンドのように、低熱抵抗ベースプレ
ートまで載置できる。ボンドパッド４９２（およびＨＢ
Ｔベースおよびコレクタまでの）電気的コンタクトは、
図３で示したように、ワイヤボンド３１０およびヒート
シンク上の前面接地面４８８によって、ボールボンディ
ング処理でき、このヒートシンクは図３のヒートシンク
３２０上の接地面３０６に対応する。図２０には、図３
と比較した時の上側部分が現われている。これによっ
て、この製造方法が完了する。
【００２５】また本発明の他の製造方法の実施例によれ
ば、種々のステップの差替えが含まれる。例えば、パタ
ーン処理されたフォトレジストまたは誘電体を利用し
て、前述した選択メッキ処理の代りに、パターン処理さ
れたフォトレジストおよびエッチングに続いて、均一な
堆積または金属のメッキ処理が実行される。
【００２６】更に、上述のステップ（７）〜（９）にお
ける前面の接地面メタル４７６〜４７８および４８８を
形成する二相メッキ処理を、以下のような、単相メッキ
処理で置換できる。即ち、ステップ６（図１１〜１２の
横断面図）の後に、薄い（５０ｎｍ）金の層を全体に亘
ってスパッタリング処理する。次に、フォトレジスト上
でスピンさせ、これをパターン処理して、前面の接地面
５８８と直接接触する領域のすべてを露出させる。次
に、金を電気メッキして、前面の接地面５８８（５〜１
５μｍ厚）を形成する。次に、このフォトレジストおよ
び、露出させた薄い金をはぐ。図２２参照。最後に、ス
テップ（１０）と（１１）とを続行する。
【００２７】しかし乍ら、この２ステップ接地面メッキ
処理には、以下のような利点がある。即ち、最初のメッ
キのエアーブリッジは、比較的薄いもので、従って、厚
いパターン処理したフォトレジストを必要としない利点
がある。また、エアーブリッジには、比較的小さな領域
が存在するので、フォトレジストおよび薄いメタル４７
２を容易にはぐことができる。また、第２ステップの厚
いメッキ処理には、ポリイミドカバレージが利用される
と共に、連続的にメッキされる領域と共に、パターン無
しメッキ用の厚いフォトレジスタが不要となる。
【００２８】ＨＢＴおよびＦＥＴを有するＭＭＩＣ 前述したＨＢＴ用の製造方法の実施例は、例えば、電界
効果トランジスタ（ＦＥＴ）のような他のタイプのデバ
イスを含んだものにも容易に応用できる。例えば、ＨＢ
Ｔをメサエッチによって、半絶縁性ウエファまで分離す
ることもでき、これには、第１レベルメタルのステップ
およびエッチング処理に先立って、このＨＢＴの周りを
マスクするフォトレジストを必要とする。次に、これら
ＦＥＴを製造し、続く製造ステップを第１レベルメダル
まで続行する。特に、ＦＥＴソース／ドレインおよびチ
ャネル領域を、ソース／ドレインオーミックメタルの除
去、および、追加されたクロム層と一緒にゲートメタル
の除去ステップに続いて、植設する。ここでは、裏面か
らのビアが薄いメタルまで到来するようになる。この代
りに、これらＦＥＴによって、ＨＢＴ層の下側またはこ
れに対して、元来、成長しているドープ層を利用でき、
また、エピタキシャル過剰成長を利用できる。複数のＨ
ＢＴおよび／またはＦＥＴを有するＭＭＩＣを、非接地
式のエミッタ、ベース、コレクタ、ソース、ドレインお
よびゲートの各コンタクトを有して形成することもで
き、これらコンタクトは、以下で説明するように、裏面
に対して、ビアによって接続される。
【００２９】裏面の受動素子付きＭＭＩＣ また、上述した前面の製造方法の実施例を、受動素子の
製造と組合せることもできる。即ち、抵抗、伝送ライン
（前面の接地面または同一平面導波管を利用したマイク
ロストリップライン）、インダクタ、相互接続線のよう
な受動素子の製造と共に、ビアによって前面デバイスま
で接続されたボンドパッドおよび裏面の製造を組合せる
ことができる。特に、このような製造方法の好適実施例
としては、以下のステップが包含されている。
【００３０】（１） ＨＢＴやＦＥＴのような前面の能
動デバイスを、メッキ処理された前面の接地面と一緒
に、前述の半絶縁性ＧａＡｓウエファ６００の製造時に
説明したように形成する。図２３は、メサ分離型ＨＢＴ
６０２の簡単な横断面図を表わし、これには、非接地型
のコレクタコンタクト６０４およびベースコンタクト６
０６ならびに、接地面６２０とＦＥＴ６１２に当接した
エミッタコンタクト６０８と、この接地面６２０に当接
したソースコンタクト６１４を有する非接地型ドレイン
コンタクト６１６と、この図面の外側に存在するゲート
コンタクトとが設けられている。これらコレクタコンタ
クト６０４、ベースコンタクト６０６、ゲートコンタク
トおよびドレインコンタクト６１６の各々には、ビアを
形成するためのエッチングストップ用のクロム層が設け
られている。窒化物６２２によって、これら非接地型の
コンタクトがカバーされている。
【００３１】（２） ウエハー６００を前面接地面６２
０でクオーツキャリア（ｑｕａｒｔｚ ｃａｒｒｅｉ
ｒ）に取付け、ウエハーを１００μｍの厚さまで薄くす
る、この厚みでマイクロストリップが裏面上に形成され
て接地面６２０に近接し、伝送ラインとなる。ウエハー
６００の裏面にフォトレジストをスピンオンし、前面の
非接地デバイスのコンタクトまでのビアホールの位置を
位置決めする。次に、パータン化したフォトレジストを
エッチマスクとしてテーパ付きのビアホールをエッチす
る。エッチはコンタクトのクロミウム層で停止する。フ
ォトレジストを剥離する。次に薄い（５０ｎｍ）Ｔｉ／
Ａｕ層を裏面全体にスパッターし、この金属層はビアホ
ールの側面までに延在する。次に、フォトレジストをス
ピンオンし、伝送路（マイクロストリップ又は共平面導
波管（ｃｏｐｌａｎａｒ ｗａｖｅ ｇｕｉｄｅ））、
インダクタ、キャパシタ底板、相互接続（ビアホール内
まで延在するものを含む）及びボンドパッドの位置決め
をするようにパターンニングする。金６３０を３μｍの
厚さにプレートしてマイクロストリップライン、インダ
クター、キャパシタ、底板、相互接続、ボンドパッドを
形成する。パターン化したフォトレジストを剥離し、露
出した薄い金を除去する。図２３ｂ参照。
【００３２】（３） キャパシタ誘電体の層６３４を裏
面全体に積層する；この誘電体は５０ｎｍの厚みの窒化
物でも良い。次にフォトレジストをスピンオンし、薄膜
抵抗６３６の位置決めをしてパターンニングする。次に
薄膜抵抗材（窒化タンタル、クロミウムニッケル）をス
パッターし、パターン化されたフォトレジストと抵抗材
をリフトオフする。フォトレジストをスピンオンし、キ
ャパシタ誘電体６３４を通してコンタクトウインドウ６
３８を定義する様にパターンニングする；こうしたウイ
ンドウはマイクロストリップラインと以前に形成された
相互接続へのコンタクトオープニングを有する場合もあ
る。次に、パターン化されたフォトレジストを用い反応
性イオンエッチで誘電体６３４を通したコンタクトウイ
ンドウ６３８を形成する。最後に、フォトレジストをス
ピンオンし、キャパシタ頂板６４０（底板６４１の反対
側）、薄膜抵抗６３６の端部へのコンタクト６４２及び
コンタクトウインドウ６３８を挿通する物を含む必要と
する相互接続を規定するようにパターンニングする。メ
タル６４４（Ｔｉ／Ｐｔ／Ａｕ等）を蒸着し、パターン
化されたフォトレジストをリフトオフしてこれらの要素
を形成する。図２３Ｃ参照。これで、ウエハー６００は
クオーツキャリアから取り外し可能で、接地面６２０と
ともにヒートシンクに取付け可能となり、裏面のボンド
パッドが電気接続のためにワイヤボンドされる。
【００３３】前面に受動素子を備えたＭＭＩＣ 前面に能動装置（ＨＢＴｓ及び／又はＦＥＴｓ）を形成
する後であってグランドプレーンをメッキする前に、抵
抗器やコンデンサ等の受動素子をウエハの前面に形成す
ることができる。特に、既述のステップ６において、窒
化物４５５の被着後であってパターンニング並びにエッ
チング及び第１のレベルの金属のリフトオフの前に、フ
ォトレジストをスピンオンしさらにこれをパターンニン
グして薄膜レジスタ７０２の位置を規定する。次に、窒
化タンタルやクロム化ニッケルの様な薄膜抵抗器の材料
をスパッタし、パターンニングされたフォトレジストを
リフトオフする。そして、フォトレジストをスピンオン
しさらにこれをパターンニングして抵抗コンタクト７０
４の位置及び下側コンデンサプレート７０６の位置を規
定する。次に、３００ｎｍのＴｉ／Ｐｔ／Ａｕをスパッ
タしパターンニングされたフォトレジストをリフトオフ
して抵抗コンタクト７０４、下側コンデンサプレート７
０６及び相互接続を形成する。続いて、フォトレジスト
をスピンオンしてさらにこれをパターンニングして第１
レベルメタルの位置を規定する。次に、パターンニング
されたフォトレジストとこれに引き続くそのエパポレー
ションにより窒化物４５５を反応イオンエッチし、そし
て第１レベルメタル４６０（２９０ｎｍのＴｉ／Ｐｔ／
Ａｕ）をリフトオフする。次に、コンデンサの誘電体７
５５（５０ｎｍの窒化シリコン）をデポジットし、フォ
トレジストをスピンオンしてさらにこれをパターンニン
グして上側コンデンサプレート７０８の位置を規定す
る。そして、メタルをエパポレートするとともにリフト
オフして上側コンデンサプレート７０８を形成する。
【００３４】最後に、スピン・オン・フォトレジスト
（ｓｐｉｎ ｏｎ ｐｈｏｔｏｒｅｓｉｓｔ）してパタ
ーン化し、直接接地面コンタクトすべきでない領域を保
護する。これにより、第１レベルメタル４６０の上のナ
イトライド７５５と接地すべき相互接続の他の領域を露
出する。次いで、フォトレジストを堅焼き（Ｈａｒｄｂ
ａｋｅ）して流し、コーナーを円くする。次いでパター
ン化されたフォトレジストを用いてナイトライド７５５
を反応（ｒｅａｔｉｖｅ）イオンエッチして下のメタル
を露出する。次いで、Ｔｉ／Ａｕ（１００ｎｍ）の蒸
着、プレーティング（ｐｌａｔｉｎｇ）によりステップ
（７）を継続する。第２４図は、第１５図と類似で、抵
抗７０２と容量７０６−７０８を有する１つのフィンガ
ーＨＢＴ７７０を示している。背面へのビアホールは、
メタルへのクロームエッチを用いて抵抗７０２と容量プ
レート７０６−７０８への相互接続を行うことで達成さ
れる。
【００３５】変形と効果 好ましい実施例は、本発明の特徴、つまり裏面コンタク
ト及び表面及び／又は裏面の受動素子を介する表面接地
面の特徴の１つ又はいくつかは残して、種々に変形する
ことができる。例えば、デバイスのデメンションやレイ
アウトが変えられる。半導体物質は、他のＩＩＩ−Ｖ化
合物、例えばＩｎｐ，ＧａＡｓＰ，ＩｎＧａＡｓ，Ｉｎ
ＡｌＧａＡ，更に他の半導体一般、例えばシリコン、ゲ
ルマニウム、シリコン・ゲルマニウム合金、ＨｇＣｄＴ
ｅのようなＩＩ−ＶＩ化合物、又はシリコン・カーバイ
ド、ダイアモンドでおき換えても良い。半絶縁（ｓｅｍ
ｉ−ｉｎｓｕｌａｔｉｎｇ）ウェーハは、絶縁体上半導
体基板あるいはボンデイドウエーハによっておき換え可
能である。集積デバイスは、ホモ結合バイポーラ、ダブ
ル・ヘテロ結合バイポーラジャンクションＦＥＴ、サイ
リスタ等を含む。
【００３６】以上の説明に関して更に以下の項を開示す
る。
【００３７】（１） 集積回路であって、（ａ） 基板
の前表面に形成される少なくとも１つのトランジスタ
と、（ｂ） 前記前表面の上にあり、前記前表に結合さ
れる接地面と、（ｃ） 前記基板の前記前表面の裏側
の、裏表面にあるボンドパッドと、（ｄ） 前記基板を
通り、前記少なくとも１つのトランジスタを前記パッド
に結合する導電ビアホールと、を備える集積回路。
【００３８】（２）（ａ） 前記裏表面にあり、前記ボ
ンドパッドに結合する少なくとも１つの受動要素を更に
含む、第１項記載の集積回路。
【００３９】（３）（ａ） 前記少なくとも１つの受動
要素は伝送線路である、第２項記載の集積回路。
【００４０】（４）（ａ） 前記前表面にあり、前記ト
ランジスタに結合される少なくとも１つの受動要素を更
に備える、第２項器記載の集積回路。
【００４１】（５）（ａ） 前記トランジスタは垂直ヘ
テロ接合バイポーラトランジスタであり、（ｂ） 前記
トランジスタのエミッタ接点は前記接地面に接続する、
第１項記載の集積回路。
【００４２】（６）（ａ） 前記接地面は前記トランジ
スタの上のエアブリッジを含み、前記エミッタ接点に接
続し、（ｂ） 前記ビアホールは前記ボンドパッドを
トランジスタのベース接点に接続する、第５項記載の集
積回路。
【００４３】（７）（ａ） 前記トランジスタは、Ａｌ
ｘＧａ１−ｘＡｓ層を含むエミッタと、ＧａＡＳ層を含
むベースと、ＧａＡｓ層を含むコレクタを備え、（ｂ）
前記基板は半絶縁ＧａＡｓである、第６項記載の集積
回路。
【００４４】（８）（ａ） 前記トランジスタは電界効
果トランジスタであり、（ｂ） 前記トランジスタのソ
ース接点は前記接地面に接続する、第１項記載の集積回
路。
【００４５】（９）（ａ） 基板の前表面にあるヘテロ
接合バイポーラトランジスタと、（ｂ） 前記前表面の
上にあり、前記前表面に接続される接地面と、（ｃ）
前記接地面に接続される前記トランジスタのエミッタ接
点と、（ｄ） 前記基板の前記前表面の裏側の、裏表面
にある第１および第２ボンドパッドと、（ｅ） 前記基
板を通る第１および第２ビアホールとを備え、前記第１
ビアホールは前記トランジスタのベース接点を前記第１
ボンドパッドに結合し、第２ビアホールは前記トランジ
スタのコレクタ接点を前記第２ボンドパッドに結合す
る、集積回路。
【００４６】（１０）（ａ） 前記裏表面にあり、前記
第１および第２ボンドパッドの近くに設けられる第１お
よび第２接地線と、（ｂ） 前記基板を通り前記第１お
よび第２接地線を前記接地面に接続する第３および第４
ビアホールとを備え、前記第１ボンドパッドと前記第１
および第２接地線とは第１共面導波管を形成し、前記第
２ボンドパッドと前記第１および第２接地線とは第２共
面導波管を形成する、第９項記載の集積回路。
【００４７】（１１）（ａ） 前記トランジスタは多重
並列エミッタ接点、ベース接点、コレクタ接点を備え
る、第９項記載の集積回路。
【００４８】（１２）（ａ） 前記トランジスタは、Ａ
ｌｘＧａ１−ｘＡｓ層を含むエミッタと、ＧａＡｓ層を
含むベースと、ＧａＡｓ層を含むコレクタを備え、
（ｂ） 前記基板は半絶縁ＧａＡｓである、第９項記載
の集積回路。
【００４９】（１３） 集積回路を製作する方法であっ
て、（ａ） 基板の前表面にトランジスタを形成し、
（ｂ） 前記前表面の上に、前記前表面に接続して接地
面を形成し、（ｃ） 前記基板を通るビアホールを形成
し、（ｄ） 前記基板の前記前表面の裏にある裏表面
に、前記ビアホールを通して前記トランジスタに結合す
るボンドパッドを形成する、段階を含む方法。
【００５０】（１４）（ａ） 第１３項の段階（ｂ）で
の接地面の形成は電気メッキを含む、第１３項記載の方
法。
【００５１】（１５）（ａ） 前記電気メッキは、前記
前表面とトランジスタの上にパターン化されたフォトレ
ジストレジストマスクを用いた第１メッキおよびパター
ン化されたフォトレジストマスクを用いない第２メッキ
と、前記第１メッキにより形成される金属構造からのメ
ッキとを含む、第１４項記載の方法。
【００５２】（１６）（ａ） 前記裏表面に受動要素を
形成して前記トランジスタに結合する、段階を更に含
む、第１３項記載の方法。
【００５３】（１７）（ａ） 前記前表面に、接地面の
前記形成に先立って受動要素を形成して前記トランジス
タに結合する、段階を更に含む、第１３項記載の方法。
【００５４】（１８） 裏面の接点３１２とマイクロ片
３０８やコンデンサなどの随意の受動要素とを備える前
側接地面３０６集積回路。前側接地面は、ヘテロ接合や
電界効果トランジスタなどの能動接合から熱を直接放散
させる。
【図面の簡単な説明】
【図１】公知のＭＭＩＣの立断面図。
【図２】公知のＭＭＩＣの立断面図。
【図３】この発明の第１の実施例のＭＭＩＣの立断面
図。
【図４】ＭＭＩＣを製造する方法の第１実施例のステッ
プの平面及び立断面図。
【図５】ＭＭＩＣを製造する方法の第１実施例のステッ
プの平面及び立断面図。
【図６】ＭＭＩＣを製造する方法の第１実施例のステッ
プの平面及び立断面図。
【図７】ＭＭＩＣを製造する方法の第１実施例のステッ
プの平面及び立断面図。
【図８】ＭＭＩＣを製造する方法の第１実施例のステッ
プの平面及び立断面図。
【図９】ＭＭＩＣを製造する方法の第１実施例のステッ
プの平面及び立断面図。
【図１０】ＭＭＩＣを製造する方法の第１実施例のステ
ップの平面及び立断面図。
【図１１】ＭＭＩＣを製造する方法の第１実施例のステ
ップの平面及び立断面図。
【図１２】ＭＭＩＣを製造する方法の第１実施例のステ
ップの平面及び立断面図。
【図１３】ＭＭＩＣを製造する方法の第１実施例のステ
ップの平面及び立断面図。
【図１４】ＭＭＩＣを製造する方法の第１実施例のステ
ップの平面及び立断面図。
【図１５】ＭＭＩＣを製造する方法の第１実施例のステ
ップの平面及び立断面図。
【図１６】ＭＭＩＣを製造する方法の第１実施例のステ
ップの平面及び立断面図。
【図１７】ＭＭＩＣを製造する方法の第１実施例のステ
ップの平面及び立断面図。
【図１８】ＭＭＩＣを製造する方法の第１実施例のステ
ップの平面及び立断面図。
【図１９】ＭＭＩＣを製造する方法の第１実施例のステ
ップの平面及び立断面図。
【図２０】ＭＭＩＣを製造する方法の第１実施例のステ
ップの平面及び立断面図。
【図２１】ＭＭＩＣを製造する方法の第１実施例のステ
ップの平面及び立断面図。
【図２２】さらに好ましい製造方法のステップの立断面
図。
【図２３】裏面の受動素子を含む好ましい実施例の製造
方法のステップの立断面図。
【図２４】前面の受動素子を示す立断面図。
【符号の説明】
１００ ＭＭＩＣ １０２ エアーブリッジ １０４ ＭＥＳＦＥＴ １０８ マイクロストリップ １１０ ワイヤ ボンド １１２ Ｉ／Ｏパッド １２０ アルミナ ２００ ＭＭＩＣ ２０２ エアーブリッジ ２０４ ＭＥＳＦＥＴ ２０６ 接地面 ２０８ マイクロストリップ ２１０ バンプボンド ２１１ サーマルバンプ ２１２ Ｉ／Ｏパッド ２２０ 基板 ２２２ リード ３００ ＭＭＩＣ ３０４ ＭＥＳＦＥＴ ３０６ 接地面 ３０８ マイクロストリップ ３１０ ワイヤボンド ３１４ ビア ４０２ エミッタコンタクト ４０８ ベースフィンガコンタクト ４１４ コレクタコンタクト ４２０ リセス ４５５ 窒化物 ４６０ メタル ４７０ フォトレジスト ４７６ エアーブリッジ ４８８ 金 ４９０ ビア ４９４ 裏面接地 ６０４ コレクタコンタクト ６０６ ベースコンタクト ６０８ エミッタ ６１４ ソースコンタクト ６１６ ドレインコンタクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｕ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 集積回路であって、 （ａ） 基板の前表面に形成される少なくとも１つのト
    ランジスタと、 （ｂ） 前記前表面の上にあり、前記前表に結合される
    接地面と、 （ｃ） 前記基板の前記前表面の裏側の、裏表面にある
    ボンドパッドと、 （ｄ） 前記基板を通り、前記少なくとも１つのトラン
    ジスタを前記パッドに結合する導電ビアホールと、を備
    える集積回路。
  2. 【請求項２】 集積回路を製作する方法であって、 （ａ） 基板の前表面にトランジスタを形成し、 （ｂ） 前記前表面の上に、前記前表面に接続して接地
    面を形成し、 （ｃ） 前記基板を通るビアホールを形成し、 （ｄ） 前記基板の前記前表面の裏にある裏表面に、前
    記ビアホールを通して前記トランジスタに結合するボン
    ドパッドを形成する、段階を含む方法。
JP33200294A 1993-11-30 1994-11-30 低熱インピーダンス集積回路 Pending JPH088272A (ja)

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