KR100788863B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 시스템 온 유리 등에 대한 적용 시에, TFT의 트랜지스터 특성을 높은 레벨로 균질화하고, 특히, 주변회로 영역에서 이동도가 우수하며 고속 구동이 가능한 TFT를 실현하는 것을 과제로 한다.
본 발명은 유리기판(1) 상에서 a-Si막(2)을 선형(리본 형상)(도 1a) 또는 섬 형상(아일랜드 형상)(도 1b)으로 패터닝하고, a-Si막(2) 표면 또는 유리기판(1) 뒷면에 대하여, CW 레이저(3)로부터 시간에 대하여 연속적으로 출력하는 에너지 빔을 화살표 방향으로 조사 주사하여, a-Si막(2)을 결정화한다.
반도체 박막, 유리기판, 채널 영역, TFT 아일랜드

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1은 제 1 실시형태에서 반도체 박막의 결정화 상태를 나타내는 개략 평면도.
도 2는 리본 형상으로 패터닝된 반도체 박막의 상태를 나타내는 현미경 사진.
도 3은 TFT 아일랜드(island)가 형성된 상태를 나타내는 현미경 사진.
도 4는 CW 레이저에 의해 결정화된 반도체 박막의 상태를 나타내는 SEM 사진.
도 5는 CW 레이저에 의해 결정화된 엑시머 패턴으로 된 반도체 박막의 상태를 나타내는 현미경 사진.
도 6은 반도체 박막 근방의 SIMS 분석을 나타내는 특성도.
도 7은 반도체 박막 근방의 단면(斷面) TEM을 나타내는 현미경 사진.
도 8은 제 1 실시형태에 따른 TFT의 제조 방법을 공정 순서로 나타내는 개략 단면도.
도 9는 도 8에 이어서 제 1 실시형태에 따른 TFT의 제조 방법을 공정 순서로 나타내는 개략 단면도.
도 10은 도 9에 이어서 제 1 실시형태에 따른 TFT의 제조 방법을 공정 순서로 나타내는 개략 단면도.
도 11은 도 10에 이어서 제 1 실시형태에 따른 TFT의 제조 방법을 공정 순서로 나타내는 개략 단면도.
도 12는 반도체 박막의 결정 패턴과 이동도와의 관계를 나타내는 특성도.
도 13은 반도체 박막의 플로우(flow) 패턴과 이동도와의 관계를 나타내는 현미경 사진.
도 14는 제 1 실시형태의 변형예 1에서 리본 형상의 각 반도체 박막 및 위치 마커(marker)를 나타내는 개략 평면도.
도 15는 제 1 실시형태의 변형예 2에서 반도체 박막의 상태를 나타내는 개략 평면도.
도 16은 제 1 실시형태의 변형예 3에서 반도체 박막의 상태를 나타내는 개관도.
도 17은 제 1 실시형태의 변형예 4에서 반도체 박막의 상태를 나타내는 개략 평면도.
도 18은 제 1 실시형태의 변형예 5에서 반도체 박막의 상태를 나타내는 개관도.
도 19는 제 2 실시형태에서의 DPSS 레이저 장치를 나타내는 개관도.
도 20은 제 2 실시형태의 변형예 1에서의 DPSS 레이저 장치를 나타내는 개관도.
도 21은 제 2 실시형태의 변형예 2에서의 DPSS 레이저 장치를 나타내는 개관도.
도 22는 제 3 실시형태에 의한 DPSS 레이저 장치 구성의 일부를 나타내는 개관도.
도 23은 4대의 DPSS 레이저(41)를 이용하여 합계 28개의 서브(sub)-빔(beam)을 발생시킨 상태를 나타내는 개관도.
도 24는 DPSS 레이저(41)를 이용한 다른 조사(照射) 방법을 나타내는 개관도.
도 25는 반도체 박막의 TFT를 형성하는 영역만을 선택적으로 결정화하는 상태를 나타내는 개관도.
도 26은 제 3 실시형태의 변형예에서 사용하는 DPSS 레이저 장치의 조명계를 나타내는 개관도.
도 27은 제 4 실시형태에 의한 DPSS 레이저 장치의 주요 구성을 나타내는 개관도.
도 28은 화소 영역에서의 TFT 배치 예를 나타내는 개관도.
도 29는 제 4 실시형태의 변형예 2에 의한 DPSS 레이저 장치의 주요 구성을 나타내는 개관도.
도 30은 제 4 실시형태의 변형예 3에 의한 DPSS 레이저 장치의 주요 구성을 나타내는 개관도.
도 31은 제 4 실시형태의 변형예 4에 의한 DPSS 레이저 장치의 주요 구성을 나타내는 개관도.
도 32는 SiN 또는 SiON을 버퍼층 재료로서 사용한 경우의 해당 버퍼층과 Si층에서의 수소 농도 분포를 조사한 결과를 나타내는 특성도.
도 33은 a-Si막의 박리가 발생한 상태를 나타내는 현미경 사진.
도 34는 유리기판 상에 버퍼층을 개재시켜 a-Si막이 형성된 상태를 나타내는 개략 단면도.
도 35는 500℃에서 2시간의 열처리 후의 유리기판/SiN/SiO2/a-Si 구조의 SIMS 분석 결과를 나타내는 특성도.
도 36은 결정화 후의 반도체 박막을 나타내는 현미경 사진.
도 37은 종래의 엑시머 레이저를 이용하여 실리콘막을 결정화한 상태를 나타내는 AFM 현미경 사진.
* 도면의 주요부분에 대한 부호의 설명
1, 21, 91 : 유리기판
2, 70, 93 : 반도체 박막(a-Si막)
3 : CW 레이저
4 : 채널 영역
5 : 소스/드레인
6 : TFT 아일랜드(island)
11 : 동작 반도체 박막
22 : SiO2 버퍼층
23 : 게이트 산화막(실리콘 산화막)
24, 32 : 게이트 전극(알루미늄막)
25 : 층간절연막
26 : 콘택트 홀
27 : 배선(금속막)
31 : 위치 마커(marker)
32 : 슬릿
33 : 세선(細線) 패턴
41 : DPSS 레이저
42 : 광학계
43 : XY 스테이지(stage)
51 : 회절격자
52, 64 : 시준(collimator) 렌즈
53, 65 : 집광(集光) 렌즈
54 : 반도체 박막 리본
61, 63 : 고정 미러(mirror)
62 : 가동(可動) 미러
71 : 광학계
72 : 초퍼(chopper)
73, 75, 82 : 미러
74 : 영역
76, 81, 84 : 차폐판
83 : 다각형(polygon) 미러
92 : 버퍼층
92a : SiN 또는 SiON으로 이루어진 박막
92b : SiO2막
본 발명은 반도체 장치 및 그 제조 방법, 반도체 제조 장치에 관한 것으로, 특히, 무(無)알카리 유리 등의 비정질 기판 상에 각각 복수의 박막 트랜지스터를 구비하여 이루어진 화소 영역 및 그 주변회로 영역이 설치되어 이루어진 반도체 장치, 이른바 시스템 온 패널에 적용시키는 것이 가장 적합하다.
박막 트랜지스터(TFT:Thin Film Transistor)는 매우 얇고 미세한 동작 반도체 박막으로 형성되는 것이기 때문에, 최근의 대면적화 요청을 고려하여 대화면 액정 패널 등에 대한 탑재가 검토되고 있으며, 특히, 시스템 온 패널 등에 대한 적용이 기대되고 있다.
상기 시스템 온 패널에서는, 무알카리 유리 등의 비정질 기판 상에 복수의 다결정 반도체 TFT(특히, 다결정 실리콘 TFT(p-SiTFT))를 형성한다. 이 경우, 반도체 박막으로서 비정질 실리콘(a-Si)막을 성막한 후, 자외선(紫外線) 파장, 단(短)펄스의 엑시머 레이저를 조사함으로써, 유리기판에 영향을 주지 않고 a-Si막만을 용융 결정화시켜 동작 반도체 박막으로서 기능하는 p-Si막을 얻는 방법이 주류를 이루고 있다.
시스템 온 패널의 대면적화에 대응한 고출력 선형 빔을 출사하는 엑시머 레이저가 개발되어 있으나, 레이저 결정화에 의해 얻어지는 p-Si막은 조사 에너지 밀도뿐만 아니라 빔 프로파일 또는 막 표면 상태 등의 영향을 받기 쉬워, 결정립 직경이 큰 것을 대면적에 균일하게 형성하는 것은 어려웠다. 엑시머 레이저에 의해 결정화된 시료를 AFM으로 관찰하면, 도 37에 나타낸 바와 같이, 임의로 발생한 핵으로부터 등방적으로 성장한 결정립은 각각 정다각형에 가까운 형상을 나타내고, 결정립끼리 충돌하는 결정 입계(粒界)에 돌기가 나타나, 결정립 직경은 1㎛에 못미친다.
이와 같이, 엑시머 레이저를 이용한 결정화에 의해 얻어지는 p-Si막을 사용하여 TFT를 제작한 경우, 채널 영역에는 다수의 결정립이 포함된다. 결정립 직경이 크고 채널 내에 존재하는 입계가 적으면 이동도가 크며, 채널 영역으로 된 부분의 결정립 직경이 작고 채널 내에 입계가 다수 존재하면, 이동도가 작아지는 등과 같이 입자 직경에 의존하여 TFT의 트랜지스터 특성의 편차가 생기기 쉽다는 문제가 있다. 또한, 결정 입계에는 결함이 많아, 채널 내부에 입계가 존재함으로써 트랜지스터 특성이 억제된다. 이 기술에 의해 얻어지는 TFT의 이동도는 150㎠/Vs 정도이다.
본 발명은 상기 과제를 감안하여 안출된 것으로, 주변회로 일체형 TFT-LCD, 시스템 온 패널, 시스템 온 유리 등에 대한 적용 시에, TFT의 트랜지스터 특성을 높은 레벨로 균질화하고, 특히, 주변회로 영역에서 이동도가 우수하며 고속 구동이 가능한 TFT를 구비하여 이루어진 반도체 장치 및 그 제조 방법, 반도체 제조 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 TFT의 트랜지스터 특성을 높은 레벨로 균질화하고, 특히, 주변회로 영역에서 이동도가 우수하며 고속 구동이 가능한 TFT를 실현함에 있어서, 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔의 출력 부족을 보완하여 반도체 박막 결정화에서의 생산성을 향상시키고, 효율적인 상기 TFT를 실현할 수 있도록 하는 반도체 장치 및 그 제조 방법, 반도체 제조 장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 과제를 해결하기 위해 이하에 나타낸 모든 형태를 구비한다.
본 발명의 제 1 형태는, 기판 상에 각각 복수의 박막 트랜지스터를 갖는 화소 영역 및 그 주변회로 영역이 설치되어 이루어진 반도체 장치의 제조 방법으로서, 적어도 상기 주변회로 영역에 대해서, 해당 주변회로 영역에 형성된 반도체 박막을 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔에 의해 결정화하여, 상기 각 박막 트랜지스터의 동작 반도체 박막으로 하는 것을 특징으로 한다.
이 경우, 상기 에너지 빔의 구체적인 예로서는 CW 레이저 광, 더 나아가서는 반도체 여기(勵起)의 고체 레이저 광(DPSS 레이저 광)이 바람직하다.
이와 같이, 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔에 의해 반도체 박막을 결정화함으로써, 결정립 직경을 크게, 구체적으로는, 에너지 빔의 주사 방향을 따라 반도체 박막의 결정 상태가 결정립이 긴 유선(流線) 형상의 플로우 패턴으로 형성된다. 이 경우의 결정립 직경은 현재 사용되고 있는 엑시머 레이저 광에 의해 결정화된 경우의 10 내지 100배 크기로 된다.
상기 제 1 형태에 있어서, 상기 각 반도체 박막을 상기 기판 상에 선형 또는 섬 형상으로 패터닝하는 것이 가장 적합하다.
CW 레이저에 의한 결정화 기술은 SOI 분야에서 종래로부터 연구가 이루어져 왔으나, 유리기판에서는 열적으로 견딜 수 없다고 생각되었다. 확실히, 반도체 박막으로서 a-Si막이 전면(全面)에 성막되어 있는 상태에서 레이저를 조사하면, a-Si막의 온도 상승과 함께 유리기판의 온도도 상승하여, 크랙(crack) 등의 손상이 관찰된다. 본 발명에서는 반도체 박막을 미리 선형 또는 섬 형상으로 패터닝해 둠으로써, 유리기판의 온도가 상승하지 않아, 크랙 발생 또는 불순물의 막 중에 대한 확산 등의 발생이 방지된다. 이것에 의해, 유리 등의 비정질 기판에 TFT의 동작 반도체 박막을 형성할 때에도, CW 레이저로 대표되는 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔을 양호하게 사용하는 것이 가능해진다.
상기 제 1 형태에 있어서, 상기 기판 상에 패터닝된 상기 각 반도체 박막에 대응한 에너지 빔의 조사 위치 맞춤용 마커가 형성되어 있는 것이 가장 적합하다.
이것에 의해, 에너지 빔의 조사 위치 어긋남을 억제할 수 있고, 안정된 연속 빔의 공급에 의해 이른바 측면(lateral) 성장이 가능해지며, 큰 입자 직경의 결정립을 갖는 동작 반도체 박막을 확실하게 형성하는 것이 가능해진다.
상기 제 1 형태에 있어서, 상기 기판 상에서 패터닝된 상기 각 반도체 박막에 복수의 슬릿이 형성되어 있거나, 또는 상기 각 반도체 박막 상에 복수의 세선(細線) 형상 절연막이 형성되어 있어, 상기 슬릿의 대략 길이방향을 따라 에너지 빔을 조사하는 것이 가장 적합하다.
이 경우, 에너지 빔 조사에 의한 결정화 시에, 상기 슬릿 또는 상기 절연막(이하, 편의상 단순히 슬릿이라고 기재함)에 의해 주변부로부터 내측을 향하여 성장하는 결정립 및 입계가 방해되어, 슬릿 사이에는 상기 슬릿과 평행하게 성장하는 결정립만이 형성된다. 슬릿 사이의 영역이 충분히 좁으면, 이 영역에는 단결정이 형성된다. 이와 같이, 슬릿을 큰 입자 직경의 결정립 형성을 원하는 영역, 예를 들어, 슬릿 사이의 영역이 박막 트랜지스터의 채널 영역으로 되도록 상기 슬릿을 형성함으로써, 채널 영역을 선택적으로 단결정 상태로 할 수 있다.
상기 제 1 형태에 있어서, 상기 화소 영역과 상기 주변회로 영역에서 시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔의 조사 조건이 다르도록 하거나, 상기 화소 영역에 형성된 반도체 박막을 펄스 형태로 에너지를 출력하는 에너지 빔에 의해 결정화하고, 상기 주변회로 영역에 형성된 반도체 박막을 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔에 의해 결정화(보다 구체적으로는, 상기 화소 영역에 형성된 반도체 박막을 결정화한 후, 상기 주변회로 영역에 형성된 반도체 박막을 결정화)하거나, 상기 주변회로 영역에 형성된 반도체 박막을 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔에 의해 결정화하여 동작 반도체 박막으로 하며, 상기 화소 영역에 형성된 반도체 박막을 그대로 동작 반도체 박막으로 하는 것 등이 바람직하다.
주변회로 영역에 설치되는 박막 트랜지스터는 화소 영역의 그것에 비하여 요구 정밀도가 높아, 제작 시에 최적화가 필요하게 된다. 따라서, 확실하게 큰 입자 직경의 결정립을 갖는 동작 반도체 박막의 형성이 가능하고, 각 박막 트랜지스터의 동작 특성을 높은 레벨로 균질화할 수 있는 연속적으로 에너지를 출력하는 에너지 빔을 특히 주변회로 영역에 적용시키며, 요구 정밀도가 완화된 화소 영역에는 상기 에너지 빔의 조사 시간을 단축시키거나, 펄스 형태의 에너지 빔을 적용시키는 등과 같이 주변회로 영역과 화소 영역에서 공정에 차이를 마련한다. 이것에 의해, 매우 효율적으로 각 장소의 정밀도 요구에 알맞은 원하는 시스템 온 패널을 실현하는 것이 가능해진다.
본 발명의 제 2 형태는, 기판 상에 각각 복수의 박막 트랜지스터를 구비하여 이루어진 화소 영역 및 그 주변회로 영역이 설치되어 이루어진 반도체 장치로서, 적어도 상기 주변회로 영역을 구성하는 상기 각 박막 트랜지스터의 동작 반도체 박막은 결정립이 큰 유선 형상의 플로우 패턴 결정 상태로 형성되어 있는 것을 특징으로 한다.
이 경우, 동작 반도체 박막에는 플로우 패턴의 유선 형상에 따른 큰 결정립 상태, 바람직하게는 단결정 상태로 할 수 있기 때문에, 예를 들어, 박막 트랜지스터의 채널 영역을 단결정 상태로 하는 것이 가능해지고, 트랜지스터 특성이 매우 높은 고속 구동의 박막 트랜지스터가 실현된다.
또한, 상기 기판 상에 Si 및 N, 또는 Si, O 및 N를 포함하는 박막을 갖는 버퍼층을 개재시켜 상기 반도체 박막을 형성하고, 상기 반도체 박막의 수소 농도를 1×1O20개/㎤ 이하, 보다 바람직하게는 상기 박막의 수소 농도를 1×1O22개/㎤ 이하로 한다.
이것에 의해, 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔에 의한 결정화를 이용하여 박막 트랜지스터의 트랜지스터 특성을 높은 레벨로 균질화하는 동시에, 박막 트랜지스터를 핀 홀 또는 박리가 발생하지 않고 안정되게 형성하는 것이 가능해져, 매우 신뢰성이 높은 박막 트랜지스터가 실현된다.
본 발명의 제 3 형태는, 기판 상에 형성된 반도체 박막을 결정화하는 에너지 빔을 출사하는 반도체 제조 장치로서, 상기 에너지 빔을 시간에 대하여 연속적으로 출력하는 것이 가능하고, 조사 대상물에 상기 에너지 빔을 주사하는 기능을 가지며, 상기 에너지 빔의 출력 불안정성이 ±1%/h보다 작은 값인 것을 특징으로 한다.
이 경우, 에너지 빔의 출력 불안정성을 ±1%/h보다 작은 값, 보다 바람직하게는 상기 에너지 빔의 불안정성을 나타내는 노이즈(광 노이즈)를 0.1rms% 이하로 함으로써, 안정된 연속 빔의 공급이 가능해지고, 상기 연속 빔의 주사에 의해 다수 박막 트랜지스터의 동작 반도체 박막을 큰 입자 직경의 결정 상태(플로우 패턴)로 각각 균질하게 형성하는 것이 가능해진다.
본 발명의 제 4 형태는, 제 3 형태와 동일하게 반도체 제조 장치로서, 표면에 반도체 박막이 형성된 기판이 설치되고, 상기 기판을 상기 반도체 박막의 면내(面內) 방향에서 자유롭게 이동할 수 있도록 하는 설치수단과, 에너지 빔을 시간에 대하여 연속적으로 출력하는 기능을 갖는 레이저 발진수단과, 상기 레이저 발진수단으로부터 출사된 상기 에너지 빔을 광학적으로 복수의 서브-빔으로 분할시키는 빔 분할수단을 구비하며, 상기 각 서브-빔을 상기 반도체 박막의 각 소정 부위에 대하여 상대적으로 주사하여, 상기 각 소정 부위를 결정화하는 것을 특징으로 한다.
이 경우, 분할된 각 서브-빔에 의해 각각의 서브-빔에 대응한 반도체 박막에서의 복수의 소정 부위가 동시에 결정화되기 때문에, 다수 박막 트랜지스터의 동작 반도체 박막을 큰 입자 직경의 결정 상태(플로우 패턴)로 각각 균질하게 형성할 수 있는 동시에, 엑시머 레이저에 비하여 출력이 낮은 CW 레이저 등의 에너지 빔을 시간에 대하여 연속적으로 출력하는 기능을 갖는 레이저 발진수단에서도, 엑시머 레이저에 뒤떨어지지 않는 매우 높은 생산성을 달성하고, 효율적으로 박막 트랜지스터의 결정화를 달성하는 것이 가능해진다.
상기 제 4 형태에 있어서, 상기 각 서브-빔에 의해 상기 각 박막 트랜지스터의 형성 부위만을 결정화에 최적인 에너지 강도로 조사하며, 상기 각 박막 트랜지스터의 비(非)형성 부위를 고속으로 통과하도록 제어하는 것이 가장 적합하다. 이것에 의해, 보다 우수한 생산성이 얻어지고, 매우 효율적인 트랜지스터의 결정화가 실현된다.
본 발명의 제 5 형태는, 제 3 형태와 동일하게 반도체 제조 장치로서, 표면에 반도체 박막이 형성된 기판이 설치되고, 상기 기판을 상기 반도체 박막의 면내 방향에서 자유롭게 이동할 수 있도록 하는 설치수단과, 에너지 빔을 시간에 대하여 연속적으로 출력하는 기능을 갖는 레이저 발진수단과, 상기 에너지 빔의 통과 영역 및 차단 영역을 갖고 상기 에너지 빔을 단속적(斷續的)으로 통과시키는 단속 출사수단을 구비하며, 상기 비정질 기판을 상기 에너지 빔에 대하여 상대적으로 주사시키면서, 상기 반도체 박막에 상기 에너지 빔을 단속적으로 조사하여, 상기 각 박막 트랜지스터의 형성 부위만을 선택적으로 결정화하는 것을 특징으로 한다.
이 경우, 주로 단속 출사수단에 의해 상기 에너지 빔의 투과를 조절함으로써, 반도체 박막의 원하는 부위를 선택적으로 결정화할 수 있다. 즉, 이른바 빈틈이 없는 상태의 반도체 박막의 원하는 부위를 단속적으로 결정화할 수 있기 때문에, 빔의 조사 부위, 즉, 박막 트랜지스터의 형성 부위(리본 형상 또는 아일랜드 형상의 형성 부위)를 미리 설치해 둘 필요가 없어, 제조 공정의 삭감화 및 생산성 향상이 실현된다.
상기 제 5 형태에 있어서, 상기 반도체 박막의 상기 박막 트랜지스터 형성 부위와 다른 부위에 상기 에너지 빔을 단속적으로 조사하고, 소정 형상으로 결정화되어 이루어진 상기 박막 트랜지스터의 위치 맞춤 마커를 형성하는 것이 가장 적합하다. 이와 같이, 박막 트랜지스터 형성 부위의 결정화와 관련하여 위치 맞춤 마커를 형성함으로써, 제조 공정이 삭감되고, 효율적이며 정확한 박막 트랜지스터의 형성이 가능해진다.
또한, 상기 제 5 및 제 4 형태에 대응한 반도체 장치 및 반도체 장치의 제조 방법도 본 발명에 포함된다.
이하, 본 발명을 적용시킨 구체적인 모든 실시형태에 대해서 도면을 참조하면서 상세하게 설명한다.
(제 1 실시형태)
-시간에 대하여 연속적으로 출력하는 에너지 빔에 의한 결정화-
먼저, 본 실시형태의 주요 구성, 즉, 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔을, 여기서는 반도체 여기(勵起)(LD 여기)의 고체 레이저(DPSS 레이저)를 이용한 반도체 박막의 결정화에 대해서 개시한다.
시간에 대하여 연속된 에너지 빔을 반도체 박막, 예를 들어, 비정질 실리콘막(a-Si막)에 대하여 조사 주사함으로써, 큰 입자 직경의 폴리실리콘 결정을 형성하는 것이 가능하다. 이 때의 결정립 직경은 수㎛ 정도로 되어, 매우 큰 결정을 형성할 수 있다. 이 결정립 직경은 현재 사용되고 있는 엑시머 레이저의 10 내지 100배 크기로 된다. 따라서, 고속 동작이 요구되는 주변회로 부분의 TFT에는 매우 유리하다.
도 1 및 도 2에 나타낸 바와 같이, 버퍼 SiO2을 형성한 유리기판(1) 상에서 a-Si막(2)을 선형(리본 형상)(도 1a) 또는 섬 형상(아일랜드 형상)(도 1b)으로 패터닝하고, a-Si막(2) 표면 또는 유리기판(1) 뒷면에 대하여, CW 레이저(3)로부터 시간에 대하여 연속적으로 출력하는 에너지 빔을 화살표 방향으로 조사 주사한다. 그 후, 도 3에 나타낸 바와 같이, 리본 형상 반도체 박막(2)(도 3a) 또는 아일랜드 형상 반도체 박막(2)(도 3b)을 패터닝 및 에칭하여, 각 반도체 박막(2) 내에 채널 영역(4)을 사이에 두고 소스/드레인(5)으로 되는 영역을 갖는 TFT의 아일랜드 영역(6)을 형성한다.
아일랜드 영역(6)의 주변부에는, 주위에 대한 열확산에 의해 냉각 속도가 빠르기 때문에 미세(微細) 결정이 형성되나, 내부에서는 CW 레이저(3)의 조사 조건(에너지 및 주사 속도)을 적절히 선택함으로써 냉각 속도를 충분히 느리게 할 수 있어, 수㎛ 폭, 수십㎛ 길이의 결정립이 형성된다. 이것에 의해, 채널부의 결정립 직경을 크게 할 수 있다.
또한, 시간에 대하여 연속된 에너지 빔에 의한 결정화 기술은, SOI(Silicon On Insulator) 분야에서 종래로부터 연구가 이루어져 왔으나, 유리기판에서는 열적으로 견딜 수 없다고 생각되었다. 확실히, a-Si막이 전면에 성막되어 있는 상태에서 레이저를 조사하면, a-Si막의 온도 상승과 함께 유리기판의 온도도 상승하여, 크랙 등의 손상이 관찰되나, a-Si막을 미리 리본 형상 또는 아일랜드 형상으로 가공하여 둠으로써, 유리기판의 온도가 상승하지 않아, 크랙 발생 또는 불순물의 막 중에 대한 확산 등이 발생하지 않는다.
대면적에 걸쳐 다수의 TFT를 형성하기 위해서는, 에너지 빔의 안정성이 중요하다. 반도체 LD 여기의 고체 레이저는, 그 안정성이 0.1rms% 노이즈 이하, 에너지 안정성이 ＜±1%/h로서 다른 에너지 빔에 비하여 현저하게 우수하다.
이하, 반도체 여기(LD 여기)의 고체 레이저(DPSS 레이저)를 이용한 결정화의 구체적인 예를 나타낸다.
상기 고체 레이저의 파장은 532㎚(Nd:YVO4의 제 2 고조파, Nd:YAG의 제 2 고조파 등)이다. 이 에너지 빔 출력 안정성은 ＜0.1rms%의 노이즈, 출력의 시간 안정성은 ＜±1%/h이다. 또한, 파장은 상기 값에 한정된 것이 아니라, 반도체 박막을 결정화할 수 있는 파장을 이용하면 된다. 출력은 10W이고, 비정질 기판으로서는 NA35 유리를 이용한다. 비정질 기판의 재질은 이것에 한정된 것이 아니라, 다른 무(無)알카리 유리, 석영 유리, 실리콘 단결정, 세라믹, 플라스틱 등일 수도 있다.
유리기판과 반도체 박막 사이에 SiO2 버퍼층을 막 두께 400㎚ 정도로 형성하고 있다. 또한, 버퍼층은 이것에 한정된 것이 아니라, SiO2막과 SiN막의 적층 구조일 수도 있다. 반도체 박막은 플라즈마 CVD에 의해 형성된 실리콘 박막이다. 에너지 조사 전에 450℃에서 2시간의 열처리에 의해 탈(脫)수소를 위한 열처리를 행하고 있다. 여기서, 탈수소는 열처리에 한정된 것이 아니라, 에너지 빔을 저(低)에너지 측으로부터 점차 증가시키면서 다수회 조사하여 행할 수도 있다. 본 예에 서는 유리를 투과하여 뒷면으로부터 조사하고 있으나, 이것에 한정된 것이 아니라 반도체 박막 측으로부터 조사할 수도 있다.
에너지 빔은 사이즈가 400㎛×40㎛인 긴 선형 빔(또는 타원 빔)으로 성형되어 있다. 여기서, 에너지 빔의 사이즈 및 형상은 이것에 한정된 것이 아니라, 결정화에 필요한 최적의 크기로 조정하면 된다. 예를 들어, 빔 형상으로서는 직사각형 빔(또는 타원 빔), 선형 빔(또는 타원 빔) 등이 가장 적합하다. 또한, 긴 선형 빔(또는 타원 빔), 직사각형 빔(또는 타원 빔), 선형 빔(또는 타원 빔)은 빔 내에서 균일한 에너지 강도를 갖는 것이 바람직하나, 반드시 균일할 필요는 없으며, 빔의 중심 위치가 최고 강도를 갖는 에너지 프로파일일 수도 있다.
본 예에서는 TFT가 형성되는 실리콘 영역은 도 2와 같이 리본 형상으로 a-Si막(2)이 패터닝되어 있고, 인접하는 리본 형상의 a-Si막(2) 사이는 소정 거리로 분리되어, a-Si막(2)이 존재하지 않는 영역이 존재한다. 이와 같이 a-Si막(2)의 배치를 구성함으로써, NA35 유리기판(1)에 대한 열 손상을 대폭으로 저감시키는 것이 가능해진다. 또한, a-Si막은 리본 형상에 한정된 것이 아니라, 아일랜드 형상으로 할 수도 있다.
에너지 빔의 주사 속도를 20㎝/s로 하여 a-Si막의 결정화를 행한 결과를 도 4에 나타낸다.
결정립 직경 5㎛ 이상의 결정이 형성되고 있음을 알 수 있다. 이 결정립 직경 사이즈는 엑시머 레이저에 의한 결정화의 입자 직경 사이즈의 10배 내지 100배 크기에 상당한다. 또한, 주사 방향으로 흐르는 것과 같은 결정립이 관측되고 있으 나, 이러한 결정 패턴을 본 예에서는 「플로우(flow) 패턴」으로 정의하고 있다. 이 명칭은 이것에 한정된 것이 아니라, 본 예에서 편의적으로 명명한 것이다. 플로우 패턴과 다른 타입의 결정립 직경은, 도 5에 나타낸 바와 같은 도 37의 엑시머 레이저 결정화의 패턴과 유사한 패턴이 형성되는 경우가 있다. 본 예에서는 이 결정립 패턴을 「엑시머 패턴」이라고 정의한다. 이 엑시머 패턴은 에너지 밀도 또는 주사 속도(또는 양쪽)가 부적절하기 때문에 형성되는 것이다.
여기서, 유리 중에 존재하는 대량의 불순물이 결정화막에 어떠한 영향을 주는지에 대해서 관측한 결과에 대해서 설명한다.
본 예에서는 NA35 유리기판(1)과 반도체 박막인 a-Si막(2) 사이에 PECVD에 의해 형성한 막 두께 400㎚ 정도의 SiO2막이 버퍼층으로서 존재한다. 또한, 버퍼층은 이것에 한정된 것이 아니라, SiO2 단독이면 200㎚ 이상, 또는 SiO2막과 SiN막과의 적층 구조를 이용할 수도 있다.
SIMS 분석 결과를 도 6에 나타낸다.
유리 중의 불순물(알루미늄, 붕소, 나트륨, 바륨)은 결정화된 반도체 박막 내에는 존재하지 않음을 확인할 수 있다. 또한, 데이터에서는 알루미늄이 관측되고 있으나, 이것은 가상(ghost)이며, 실제로 알루미늄이 막 중에 존재하지는 않는다.
NA35 유리에 대한 열 손상을 조사한 결과(단면 TEM을 관측한 결과)를 도 7에 나타낸다.
이와 같이, 유리와 버퍼층의 경계는 명료하고, 유리에 대한 손상이 없음을 확인할 수 있다.
또한, 본 예에서는 출력 10W, 파장 532㎚인 DPSS 레이저 1대를 이용하여 결정화했으나, 도 2와 같이 반도체 박막 패턴의 배열을 이미 알고 있을 때에는 복수의 빔을 형성하고, 각 에너지 빔을 반도체 박막 영역에 정합시켜 동시에 조사할 수도 있다. 이 때, 복수의 에너지 빔 발생장치를 이용할 수도 있으며, 1대로부터 에너지 빔을 복수개로 분리시킬 수도 있다.
-TFT의 제작-
이하, 상술한 시간에 대하여 연속적으로 출력하는 에너지 빔을 이용한 n채널 박막 트랜지스터의 제작 예에 대해서 설명한다. 도 8 내지 도 11은 이 박막 트랜지스터의 제조 방법을 공정 순서로 나타내는 개략 단면도이다.
비정질 기판으로서는 상술한 바와 동일하게 NA35의 유리기판(21)을 사용한다. 먼저, 도 8a에 나타낸 바와 같이, 유리기판(21) 상에 막 두께 400㎚ 정도의 SiO2 버퍼층(22)과 비정질 실리콘 박막(a-Si막)을 형성한 패터닝 Si 박막을 형성하고, 탈수소를 위해 450℃에서 2시간의 열처리를 행한다. 또한, 탈수소는 열처리에 한정된 것이 아니라, 에너지 빔을 저(低)에너지 측으로부터 점차 증가시키면서 다수회 조사하여 행할 수도 있다.
이어서, 상술한 시간에 대하여 연속적으로 출력하는 에너지 빔을 이용하여 a-Si막(2)을 결정화하여, 동작 반도체 박막(11)을 형성한다.
구체적으로는, 예를 들어, 도 2a와 같이 리본 형상으로 반도체 박막, 여기서는 a-Si막(2)을 형성하고, DPSS 레이저를 이용하여 파장 532㎚, 에너지 빔 안정성을 ＜0.1rms% 노이즈, 출력 안정성을 ＜±1%/h로 하며, 에너지 빔 사이즈가 400㎛×40㎛인 선형 빔에 의해 주사 속도 20㎝/s로 a-Si막(2)을 조사 주사하여 결정화한다.
이어서, 예를 들어 도 3에 나타낸 바와 같이, 결정화된 리본 형상의 반도체 박막에 TFT 아일랜드 영역(6)을 형성한다. 이 때, 리본 형상 반도체 박막의 중심축 상에 TFT의 채널 영역(4)이 위치하도록 가공한다. 즉, 완성된 TFT에서 흐르는 전류는 레이저 광의 주사 방향과 일치한다. 이 경우, 도 2a의 하부에 나타낸 바와 같이, 리본 폭 내에 복수개(도시한 예에서는 3개)의 TFT가 형성될 수도 있다.
이어서, 도 8b에 나타낸 바와 같이, 동작 반도체 박막(11) 상에 막 두께 200㎚ 정도로 게이트 산화막으로 되는 실리콘 산화막(23)을 PECVD법에 의해 형성한다. 이 때, 다른 수법, 예를 들어, LPCVD법 또는 스퍼터링법 등을 이용할 수도 있다.
이어서, 도 8c에 나타낸 바와 같이, 막 두께 300㎚ 정도로 되도록 알루미늄막(또는 알루미늄 합금막)(24)을 스퍼터링법에 의해 성막 형성한다.
이어서, 도 9a에 나타낸 바와 같이, 알루미늄막(24)을 포토리소그래피 및 그것에 연속되는 건식 에칭에 의해 전극 형상으로 패터닝하여, 게이트 전극(24)을 형성한다.
이어서, 도 9b에 나타낸 바와 같이, 패터닝된 게이트 전극(24)을 마스크로 하여 실리콘 산화막(23)을 패터닝하고, 게이트 전극 형상에 따른 게이트 산화막(23)을 형성한다.
이어서, 도 9c에 나타낸 바와 같이, 게이트 전극(24)을 마스크로 하여 동작 반도체 박막(11)의 게이트 전극(24) 양측 부위에 이온 도핑한다. 구체적으로는, n형 불순물, 여기서는 인(P)을 가속에너지 20keV, 도스량 4×1015/㎠의 조건으로 이온 도핑하여, 소스/드레인 영역을 형성한다.
이어서, 도 10a에 나타낸 바와 같이, 소스/드레인 영역의 인을 활성화하기 위해 엑시머 레이저 조사를 행한 후, 도 10b에 나타낸 바와 같이, 전면을 덮도록 막 두께 300㎚ 정도로 SiN을 퇴적시키고, 층간절연막(25)을 형성한다.
이어서, 도 11a에 나타낸 바와 같이, 게이트 전극(24) 상에 동작 반도체 박막(11)의 소스/드레인 영역 상을 각각 노출시키는 콘택트 홀(26)을 층간절연막(25)에 개구 형성한다.
이어서, 도 11b에 나타낸 바와 같이, 각 콘택트 홀(26)을 매립시키도록 알루미늄 등의 금속막(27)을 형성한 후, 도 11c에 나타낸 바와 같이, 금속막(27)을 패터닝하고, 각각 콘택트 홀(26)을 통하여 게이트 전극(24) 및 동작 반도체 박막(11)의 소스/드레인 영역과 도통하는 배선(27)을 형성한다. 그 후, 전면을 덮는 보호막의 형성 등을 거쳐 n형 TFT를 완성시킨다.
이상의 각 공정을 거쳐 제작된 n채널 TFT를 이용하여 TFT 특성과 결정 품질과의 관계에 대해서 조사했다. 실험 결과를 도 12에 나타낸다.
채널 영역의 결정 패턴이 플로우 패턴인 것이 엑시머 레이저 패턴에 비하여 이동도가 크다는 것을 알 수 있다. 최고 이동도는 470㎠/Vs에 이른다. 또한, 이동도는 플로우 패턴 형상과 강한 상관관계가 있어, 도 13에 나타낸 바와 같이, 강하게 흐르는 플로우 패턴 형상이 약한 플로우 패턴 형상보다도 이동도가 우수함이 확인되었다.
상술한 바와 같이, 본 실시형태에 의하면, TFT의 트랜지스터 특성을 높은 레벨로 균질화하고, 특히, 주변회로 영역에서 이동도가 우수하며 고속 구동이 가능한 TFT를 실현할 수 있다. 이것에 의해, 상기 TFT를 다수 구비하여 이루어진 고성능 주변회로 일체형 TFT-LCD, 시스템 온 패널, 시스템 온 유리 등을 실현할 수 있게 된다.
-변형예-
이하, 제 1 실시형태의 모든 변형예에 대해서 설명한다.
(변형예 1)
도 14는 변형예 1에서의 유리기판 상의 상태를 나타내는 개략 평면도이다.
여기서는, 유리기판(1) 상에 반도체 박막으로서 리본 형상 a-Si막(2)이 형성되어 있고, 각 a-Si막(2)에 대응한 유리기판(1) 단부에 위치 마커(31)가 설치되어 있다. 또한, 도시한 예에서는 리본 형상 a-Si막을 나타내고 있으나, 아일랜드 형상의 a-Si막으로 할 수도 있다.
a-Si막(2)에 대한 CW 레이저(3)에 의한 에너지 빔의 조사 주사 시에, 위치 마커(31)를 지표로 함으로써 조사 위치를 자동적으로 탐색할 수 있는 구조로 되어 있으며, 이것에 의해 조사 위치를 정한 후, 에너지 빔을 주사함으로써 결정화를 행 한다.
본 예에 의하면, 에너지 빔의 조사 위치 어긋남을 억제할 수 있고, 안정된 연속 빔의 공급에 의해 이른바 측면 성장이 가능해지며, 큰 입자 직경의 결정립을 갖는 동작 반도체 박막을 확실하게 형성하는 것이 가능해진다.
(변형예 2)
도 15는 본 예를 설명하기 위한 개략 평면도이다.
먼저, 도 15a에 나타낸 바와 같이, a-Si막(2)을 대략 평행한 2개의 슬릿(32)을 갖는 아일랜드 영역(6)을 형성한다.
a-Si막(2)의 표면으로부터 CW 레이저, 예를 들어, Nd:YVO4 레이저(2ω, 파장 532㎚)(또는 유사한 레이저)를 에너지 6W, 빔 직경 400㎛×40㎛, 주사 속도 20cm/s로 슬릿(32) 방향(화살표로 표시)으로 조사 주사한다. 표면으로부터의 조사에서도 문제없이 결정화할 수 있는 것은 물론이지만, 뒷면으로부터 조사함으로써 샘플 홀더도 함께 가열되기 때문에, 막면 측의 보온 효과를 얻을 수 있어, 보다 양호한 결정이 얻어지기 쉽다. a-Si막(2)은 용융 결정화되는데, 아일랜드 영역(6)의 주변부는 주위에 대한 열확산에 의해 냉각 속도가 빠르기 때문에, 미세 결정이 형성되지만, 내부에서는 CW 레이저의 조사 조건(에너지와 주사 속도)을 적절히 선택함으로써 냉각 속도를 충분히 느리게 할 수 있어, 수㎛ 폭, 수십㎛ 길이의 결정립이 형성된다.
이 때, 도 15b에 나타낸 바와 같이, 주변부로부터 내측을 향하여 성장하고 채널 영역을 횡단하고자 하는 결정립 및 입계가 슬릿(32)에 의해 방해되어, 슬릿(32) 사이에는 상기 슬릿(32)과 평행하게 성장하는 결정립만이 형성된다. 슬릿(32)의 간격이 충분히 좁으면, 이 영역은 단결정으로 된다. 이 슬릿(32)은 입계의 블로킹(blocking) 작용을 부여하면서, 슬릿(32) 사이의 영역이 미세 결정화되지 않도록 슬릿(32)의 각각의 슬릿 폭을 가능한 한 좁게 형성하는 것이 바람직하다. 또한, 슬릿(32)의 간격은 디바이스의 채널 폭에 맞추어 마진을 부가한 정도로 해 두면 된다.
그리고, 도 15c에 나타낸 바와 같이, 슬릿(32) 사이의 단결정화된 부분이 채널 영역(4)으로 되도록 건식 에칭에 의해 패터닝하여 TFT를 완성시킨다.
이후는, 도 15d에 나타낸 바와 같이, 공지의 방법에 의해 게이트 절연막 및 게이트 전극을 형성하고, 불순물의 도입 및 활성화 후, 소스/드레인을 형성하여 TFT로 하면 된다.
이러한 방법에 의해 결정화를 행하면, TFT의 채널 영역에 필요한 부분에 선택적으로 단결정을 얻을 수 있다. 따라서, 이와 같이 형성된 동작 반도체 박막을 사용하여 형성된 TFT는, 채널 영역에는 1개의 결정립만이 존재하기 때문에, 그 특성이 향상되는 동시에 결정성 또는 결정 입계에 기인하는 편차가 현저하게 저감된다. 또한, 유리기판 상의 각종 프로세스가 가능하고, 저렴한 비용을 유지한 상태에서 고성능이면서 높은 부가가치의 디스플레이를 제공하는 것이 가능해진다.
(변형예 3)
도 16은 본 예를 설명하기 위한 개략 평면도 및 A-A'에 따른 개략 단면도이 다.
먼저, 유리기판(1) 상에 하지 SiO2과 a-Si막(2)을 연속 성막한 후, 도 16a에 나타낸 바와 같이, a-Si막(2)을 아일랜드 형상으로 패터닝한다.
이어서, 도 16b에 나타낸 바와 같이, a-Si막(2) 상에 CVD법 등에 의해 SiO2막을 50㎚ 정도의 막 두께로 성막하고, 이 SiO2막을 2개의 평행한 세선(細線) 패턴(33)으로 가공한다.
이어서, 도 16c에 나타낸 바와 같이, a-Si막(2)의 표면으로부터 CW 레이저를 조사 주사한다. 조사 조건은 제 1 실시형태의 경우와 동일한 정도로 하면 된다. 이 때, 레이저 가열에 의해 a-Si막(2)이 용융 재결정화되나, 상부에 세선 패턴(33)이 존재하기 때문에 용융된 Si이 표면장력에 의해 집합하기 쉽고, 세선 패턴(33)의 하부에 주위와는 독립된 Si의 세선(33a)이 형성된다. 따라서, 이 Si 세선에 의해 채널을 횡단하고자 하는 결정립 및 결정 입계가 방해된다. 그 결과, 2개의 세선 패턴(33) 사이에는 세선과 평행에 성장하는 결정립만이 형성된다.
그 후, 세선 패턴(33)의 SiO2막을 HF 수용액 등에 의해 제거하고, 도 16d에 나타낸 바와 같이, 세선 패턴(33) 사이의 단결정화된 부분이 채널 영역(4)으로 되도록 건식 에칭에 의해 가공한다. 이후는, 게이트 절연막 및 게이트 전극을 형성하고, 공지의 방법에 의해 TFT를 제작하면 된다.
이러한 방법에 의해 결정화를 행하면, TFT의 채널 영역에 필요한 부분에 선택적으로 단결정을 얻을 수 있다. 따라서, 이와 같이 형성된 동작 반도체 박막을 사용하여 형성한 TFT는, 채널 영역에는 1개의 결정립만이 존재하기 때문에, 그 특성이 향상되는 동시에 결정성 또는 결정 입계에 기인하는 편차가 현저하게 저감된다. 또한, 유리기판 상의 각종 프로세스가 가능하고, 저렴한 비용을 유지한 상태에서 고성능이면서 높은 부가가치의 디스플레이를 제공하는 것이 가능해진다.
(변형예 4)
본 예는 변형예 2와 대략 동일하고 제조 공정도 동일하지만, 슬릿 형상이 서로 다르다는 점에서 상이하다. 본 예의 슬릿 형상을 도 17에 나타낸다. 도 15와 다른 것은, 2개의 슬릿(32)이 완전하게 평행하지 않고 레이저 주사 방향을 향하여 약간 확장되어 있는 점이다. 이 형상에서는, 주변부로부터 비스듬하게 내측을 향하는 결정 입계를 보다 효율적으로 블로킹할 수 있으며, 도면 내의 하측으로부터 뻗은 결정립을 네킹(necking) 효과에 의해 보다 선택하기 쉽다. 이후의 프로세스는 변형예 2와 동일하다.
(변형예 5)
도 18은 본 예를 설명하기 위한 개관도로서, a의 상부가 패터닝 부위의 평면도를 나타내고, 하부가 A-A'에 따른 단면도를 나타내며, b 및 c가 a에 연속되는 제조 공정을 나타낸다.
이 a-Si막(2)에서는, 박막 영역(34)이 후막(厚膜) 영역(35)으로 둘러싸여 있고, CW 레이저의 주사 조사는 박막 영역(34)의 길이방향을 따라 실행된다(도 18a 참조). 이 때, 후막 영역(35)은 그 두께 때문에 열 용량이 크고, 용융된 후에 냉각 속도가 느려진다. 따라서, 후막 영역(35)은 박막 영역(34)에 대하여 열욕(熱 浴)의 작용을 한다. 이것에 의해, 결정 입계 방향은, 박막 영역(34)에서는 주변의 후막 영역(35)을 향하여 확장되어 나간다(도 18b 참조). 이것은 박막 영역(34)에서는 결함(결정 입계) 밀도가 감소함을 의미한다. 즉, 결정의 고품질화를 실현할 수 있다.
박막 영역(34)을 TFT의 채널 영역으로 함으로써, 고성능 TFT를 실현하는 것이 가능해진다(도 18c 참조).
(제 2 실시형태)
다음으로, 본 발명의 제 2 실시형태에 대해서 설명한다.
여기서는, 제 1 실시형태에서 사용한 DPSS 레이저 장치의 구성에 대해서 설명한다. 도 19는 제 2 실시형태의 DPSS 레이저 장치의 전체 구성을 나타내는 개관도이다.
이 DPSS 레이저 장치는 고체 반도체 여기의 DPSS 레이저(41)와, DPSS 레이저(41)로부터 출사된 레이저 광을 소정 위치에 조사하기 위한 광학계(42)와, 피(被)조사 대상으로 되는 유리기판이 고정되고 수평 및 수직 방향으로 구동 가능한 XY 스테이지(43)를 구비하여 구성되어 있다.
본 예에서는 유리기판의 재질은 NA35 유리(무알카리 유리)이며, 레이저의 파장은 532㎚를 선택하고 있다. 이 에너지 빔의 출력 편차는 0.1rms% 이하의 노이즈, 출력의 불안정성은 ＜±1%/h이고, 에너지 빔의 출력은 1OW이다. 또한, 파장은 상기 값에 한정된 것이 아니라, 실리콘막을 결정화할 수 있는 파장을 이용하면 된다. 빔의 출력도 상기 값에 한정된 것이 아니라, 적당한 출력을 갖는 장치를 이용 하면 된다.
에너지 빔은 그 사이즈가 400㎛×40㎛인 선형 빔(직사각형 빔)으로 형성되어 있다. 또한, 에너지 빔의 사이즈 및 형상은 이것에 한정된 것이 아니라, 결정화에 필요한 최적의 크기로 조정하면 된다. 길이방향의 에너지 편차는 중심을 최대 강도로 하여 40% 이내이다.
유리기판은 XY 스테이지(43) 상에 광축과 수직으로 설치된다.
본 예에서는, 제 1 실시형태와 동일하게, TFT가 형성되는 반도체 박막(a-Si막)은 도 1과 같이 리본 형상 또는 아일랜드 형상으로 되어 있고, 인접하는 a-Si막 사이는 분리되어, a-Si막이 없는 영역이 존재한다. 이것은 본 예에서 이용하고 있는 유리기판에 대한 열 손상을 저감시키기 위한 것이다.
에너지 빔의 주사 속도는 20㎝/s이다. 본 예에서는 모터 구동의 XY 스테이지(43)를 이용하고 있다. 또한, XY 스테이지(43)의 구동기구는 이것에 한정된 것이 아니라, 15㎝/s 이상으로 구동시킬 수 있으면, 다른 스테이지를 이용하는 것도 가능하다. 또한, 에너지 빔의 주사는 에너지 빔과 XY 스테이지(43)가 상대적으로 주사되면 되고, 에너지 빔 그 자체를 주사할 수도 있으며, 스테이지를 주사할 수도 있다.
또한, 유리기판 상에 다결정 실리콘을 형성할 경우에는, 기판 사이즈가 현재 상황에서는 400㎜×500㎜ 이상이기 때문에, 주사 중의 위치 제어가 중요하다. 본 예의 XY 스테이지(43)에서는 1m 이동하는 근방의 위치 변동은 10㎛ 이내이다.
본 실시형태의 DPSS 레이저 장치에 의하면, 에너지 빔의 출력 불안정성을 ±1%/h보다 작은 값, 보다 바람직하게는 에너지 빔의 시간에 대한 불안정성을 나타내는 노이즈를 0.1rms% 이하로 함으로써, 안정된 연속 빔의 공급이 가능해지고, 상기 연속 빔의 주사에 의해 다수 TFT의 동작 반도체 박막을 큰 입자 직경의 결정 상태(플로우 패턴)로 각각 균질하게 형성하는 것이 가능해진다.
-변형예-
이하, 제 2 실시형태의 모든 변형예에 대해서 설명한다.
(변형예 1)
본 예의 DPSS 레이저 장치의 전체 구성을 도 20에 나타낸다.
여기서는, 출력 안정성이 O.1ms% 이하의 노이즈, 출력 불안정성이 ＜±1%/h, 출력이 10W인 DPSS 레이저(41)를 2대 이용하고 있다. 2대의 DPSS 레이저(41)로부터 출사된 레이저 광은 도중에 일체로 융합되고, 이것에 의해 출력을 향상시키는 구성으로 되어 있다.
빔 사이즈는 800㎛×40㎛로 성형되어 있고, 제 2 실시형태의 경우보다도 대면적을 조사할 수 있도록 되어 있다. 또한, 위치 마커를 판독하여 조사하는 기능을 갖는 것은 제 1 실시형태의 경우와 공통이다.
XY 스테이지(43)는 수평 배치로 되어 있어, 유리기판이 수평하게 설치된다. 또한, 조사 주사 방향은 자기(磁氣) 부상 타입의 이동기구를 갖고 있고, X축 방향은 통상의 모터 구동 방식이다. 에너지 빔은 수직으로 조사된다.
본 예의 DPSS 레이저 장치에 의하면, 제 2 실시형태가 나타내는 모든 효과와 함께, 복수(예시에서는 2대)의 DPSS 레이저(41)를 설치함으로써, 더욱 안정된 연속 빔의 공급이 가능해지고, 상기 연속 빔의 주사에 의해 다수 TFT의 동작 반도체 박막을 큰 입자 직경의 결정 상태(플로우 패턴)로 각각 균질하게 형성하는 것이 가능해진다.
(변형예 2)
본 예의 DPSS 레이저 장치의 전체 구성을 도 21에 나타낸다.
여기서는, 변형예 1과 동일한 출력 안정성 및 출력 등을 갖는 2대의 DPSS 레이저(43)를 설치하고, 각각 다른 에너지 빔으로 되어 서로 다른 장소를 조사하는 구성으로 되어 있으며, 각각의 에너지 빔이 조사 위치를 위치 마커에 의해 판독하는 기능을 갖고 있다.
본 예의 DPSS 레이저 장치에 의하면, 제 2 실시형태가 나타내는 모든 효과와 함께, 복수(예시에서는 2대)의 DPSS 레이저(41)를 설치함으로써, 보다 안정된 연속 빔을 신속하게 공급하는 것이 가능해지고, 상기 연속 빔의 주사에 의해 다수 TFT의 동작 반도체 박막을 큰 입자 직경의 결정 상태(플로우 패턴)로 각각 균질하게 형성하는 것이 가능해진다.
(제 3 실시형태)
다음으로, 본 발명의 제 3 실시형태에 대해서 설명한다.
여기서는, 제 2 실시형태와 동일하게, DPSS 레이저 장치의 구성에 대해서 설명하며, 이것을 사용한 반도체 박막의 결정화 방법에 대해서 설명한다. 본 실시형태의 DPSS 레이저 장치는 이하에 나타낸 바와 같이 에너지 빔을 분할시켜 이용하는 점에서 제 2 실시형태와 다르다.
본 예에서는 반도체 여기(LD 여기)의 고체 레이저(DPSS 레이저) Nd:YVO4를 이용한 화소부의 결정화 예를 나타낸다. 또한, 본 예에서는 화소부의 결정화 기술에 대해서 언급하나, 본 발명은 화소부의 결정화 기술에 한정된 것이 아니라, 주변회로의 결정화 기술로서 이용할 수 있다. 또한, 레이저는 Nd:YVO4에 한정된 것이 아니라, 유사한 DPSS 레이저 광(예를 들어, Nd:YAG 등)을 이용할 수도 있다. 파장은 532㎚이다. 또한, 파장은 이것에 한정된 것이 아니라, 실리콘이 용융되는 파장이면 된다. 이 에너지 빔 출력 안정성은 ＜O.1rms%의 노이즈, 출력의 시간 안정성은 ＜±1%/h, 출력은 1OW이다.
비정질 기판으로서는 NA35의 유리기판을 이용하고 있다. 비정질 기판은 이것에 한정된 것이 아니라, 다른 무(無)알카리 유리, 석영 유리, 단결정 기판, 세라믹, 플라스틱 등일 수도 있다.
유리기판과 반도체 박막 사이에 SiO2으로 이루어진 버퍼층을 400㎚ 정도의 막 두께로 형성하고 있다. 또한, 버퍼층은 이것에 한정된 것이 아니라, SiO2막과 SiN막의 적층 구조로 할 수도 있다. 반도체 박막은 플라즈마 CVD법에 의해 형성한 150㎚ 정도 두께의 실리콘 박막이다. 에너지 조사 전에 500℃에서 2시간의 열처리에 의해 탈수소를 위한 열처리를 행하고 있다. 또한, 탈수소는 열처리에 한정된 것이 아니라, 에너지 빔을 저(低)에너지 측으로부터 점차 증가시키면서 다수회 조사하여 행할 수도 있다. 본 예에서는 반도체 박막 측으로부터 조사하고 있으나, 유리를 투과하여 뒷면으로부터 조사할 수도 있다.
-DPSS 레이저 장치의 구성-
도 22는 제 3 실시형태에 의한 DPSS 레이저 장치 구성의 일부를 나타내는 개관도이다.
이 DPSS 레이저 장치는 제 2 실시형태와 동일한 고체 반도체 여기의 DPSS 레이저(41)(도시 생략)와, DPSS 레이저(41)로부터 출사된 에너지 빔을 복수, 여기서는 7개의 서브-빔으로 광학적으로 분할시키는 빔 분할수단인 회절격자(51)와, 시준 렌즈(52)와, 분할된 각 빔을 집광시키는 집광 렌즈(53)와, 피조사 대상으로 되는 유리기판이 고정되고 수평 및 수직 방향으로 구동 가능한 제 2 실시형태와 동일한 XY 스테이지(43)(도시 생략)를 구비하여 구성되어 있다.
또한, 본 예에서는 빔 분할수단으로서 회절격자(51)를 설치했으나, 이것에 한정되지 않고, 예를 들어, 다각형 미러 또는 가동 미러, 음향 광학 효과를 이용한 AO 소자(Acoust-Optic Device) 또는 전기 광학 효과를 이용한 E0 소자(Electro-Optic Device)를 이용할 수도 있다.
각각의 서브-빔은 화소 영역의 박막 트랜지스터를 형성하는데 충분한 크기를 갖는 80㎛×20㎛의 사이즈를 갖고 있고, 중심에 최대 강도를 갖는 타원형 빔 형상이다. 또한, 빔 형상은 타원 빔에 한정된 것이 아니라, 긴 선형 빔(또는 직사각형 빔)일 수도 있다. 또한, 에너지 빔의 사이즈는 본 예의 사이즈에 한정된 것이 아니라, 화소용 TFT가 형성되는 크기를 갖는 것이면 된다.
본 예에서는, 화소용 TFT가 형성되는 실리콘 영역은 도 23과 같이 리본 형상으로 되어 있고, 반도체 박막 리본(54)과 근방의 반도체 박막 리본(54)은 분리되어 있어, 반도체 박막이 존재하지 않는 영역이 존재한다. 이것은 본 예에서 이용하고 있는 NA35 유리기판에 대한 열 손상을 저감시키기 위한 것이다.
또한, 반도체 박막은 리본 형상에 한정된 것이 아니라, 아일랜드 형상일 수도 있다. 또한, 화소용 TFT에서는 고성능 TFT를 필요로 하지 않기 때문에 결정화 시에 주변회로보다도 빔 에너지 밀도를 감소시킬 수 있다. 따라서, 전면에 비정질 실리콘이 형성되어 있는 경우일지라도 유리에 대한 손상을 주지 않고 결정화하는 것이 가능하다.
도 23은 4대의 DPSS 레이저(41)를 이용하여 합계 28개의 서브-빔을 발생시킨 상태를 나타내는 개관도이다.
본 예에서의 화소 대응 TFT의 결정화 기술에서는, 에너지 빔의 주사 속도가 1OO㎝/s이다. 또한, 주사 속도는 상기 값에 한정된 것이 아니라, 화소용 TFT로서의 성능이 얻어지는 조건이면 된다.
화소 영역 전면을 조사하기 위해, 28빔을 1세트로 하여 평행 이동하고, 다음의 28라인을 결정화시킨다. 이와 같이 하여, 생산성을 향상시킴으로써 화소 전면을 결정화시킨다. 또한, 본 예에서는, XY 스테이지(43)를 고속으로 이동시킴으로써 전면 조사를 행하고 있으나, 이것에 한정된 것이 아니라, 스테이지를 고정시키고, 28개(본 발명에서는 28개이지만, 이것에 한정된 개수가 아님은 자명함)의 레이저 빔을 세트로 하여 주사시킬 수도 있다.
또한, 빔의 조사 방법은 도 23의 방법에 한정된 것이 아니라, 도 24a와 같은 조사 방법도 매우 적합하다. 이 경우에는, 복수대의 레이저(도시한 예에서는 2대) 를 각각 복수의 빔(도시한 예에서는 3개)으로 분할시킨다. 각각의 서브-빔은 각각이 겹치지 않고 주사된다. 이 경우에는 주사마다의 횡방향 이동이 적다.
또한, 예를 들어, 도 24b와 같은 조사 방법도 매우 적합하다. 이 경우에는, 1개의 DPSS 레이저(41)로부터 1개의 에너지 빔을 형성하고 있는 것이 특징이다. 각각의 DPSS 레이저(41)로부터 출사되는 에너지 빔은 각각이 겹치지 않고 주사된다. 이러한 조사 방법은, 에너지가 높은 결정화가 필요한 주변회로의 결정화 기술로서 유리하다. 물론, 상기 기술을 화소 부분의 결정화 기술로서 이용할 수 있다.
도 23의 방법에 의해 형성된 각각의 빔 라인에서의 결정립을 관측한 결과, 결정립 직경 50㎚의 폴리실리콘이 형성되었음이 확인되었다.
-TFT의 제작-
본 실시형태의 DPSS 레이저 장치에 의해 결정화되어 이루어진 반도체 박막을 동작 반도체막으로서 사용하여 TFT를 제작했다. TFT의 제조 방법은 제 1 실시형태에서 설명한 도 8 내지 도 11과 동일하다.
본 예에서는, 반도체 박막을 결정함에 있어서, 폭 50㎛를 갖는 리본 형상으로 각 리본 사이의 간격이 화소의 레이아웃과 정합되도록 반도체 박막을 형성하고, 파장은 532㎚, 출력 10W, ＜0.1rms% 노이즈의 에너지 빔 안정성, ＜±1%/h의 출력 안정성, 80㎛×20㎛ 사이즈의 타원형 빔으로 성형된 에너지 빔에 의해 100㎝/s의 주사 속도로 결정화를 행하였다.
이하, 제 1 실시형태의 도 8 내지 도 11과 동일한 공정을 거쳐 제작된 TFT에 대해서 이동도를 측정한 결과, 약 20㎠/Vs를 나타냈다. 이 값은 화소용 트랜지스 터로서는 충분히 실용에 견딜 수 있는 성능을 갖고 있다.
-변형예-
이하, 제 3 실시형태의 변형예에 대해서 설명한다.
여기서는, 도 25에 나타낸 바와 같이, 반도체 박막의 TFT를 형성하는 영역만을 선택적으로 결정화함으로써 효율적으로 결정화하는 방법을 개시한다.
도 26은 본 예에서 사용하는 DPSS 레이저 장치의 조명계를 나타내는 개관도이다.
도 26a에서는, 서브-빔을 소정 방향으로 반사시키는 고정 미러(61)와, 고정 미러(61)로부터의 반사광을 다시 소정 방향으로 반사시키고, 조사 영역을 조사하는 이동 가능한 가동 미러(62)를 구비하여 조명계 A가 구성되어 있으며, 각 조명계 A가 분할된 서브-빔마다 설치되어 있다.
도 26b에서는, 서브-빔을 원하는 방향으로 반사시키는 회동 가능한 고정 미러(63)와, 시준 렌즈(64)와, 고정 미러(63)로부터의 반사광을 시준 렌즈(64)를 통하여 집광시키고, 조사 영역을 조사하는 집광 렌즈(65)를 구비하여 조명계 B가 구성되어 있으며, 각 조명계 B가 분할된 서브-빔마다 설치되어 있다.
이 경우, XY 스테이지(43)를 이동시키는 동시에, 도 26a 및 도 26b에 나타낸 광학계를 분할시킨 각 서브-빔에 장비시킨다. 이것들 광학계는 각각의 TFT가 형성되는 영역만을 주사하는 설계로 되어 있다. 즉, 서브-빔의 이동 거리는 기껏해야 100㎛ 미만이다.
XY 스테이지(43)의 고속 이동과 함께, 각 화소 위치에서 이것들 미러 광학계 를 반복하여 온(on)시킴으로써 화소 부분을 결정화시킨다. 이것에 의해 생산성의 향상을 도모한다.
본 예에서는, 전면에 비정질 실리콘이 형성되어 있는 경우, 리본 형상 및 섬 형상으로 형성되어 있는 등과 같은 모든 경우에, 조사하는 부분은 화소 부분의 레이아웃과 정합이 유지되어 있을 필요가 있다.
(제 4 실시형태)
다음으로, 본 발명의 제 4 실시형태에 대해서 설명한다.
여기서는, 제 2 실시형태와 동일하게, DPSS 레이저 장치의 구성에 대해서 설명하며, 이것을 사용한 반도체 박막의 결정화 방법에 대해서 설명한다. 본 실시형태의 DPSS 레이저 장치는, 이하에 나타낸 바와 같이 임의의 부위에 선택적으로 레이저를 조사할 수 있는 점에서 제 2 실시형태와 다르다.
본 실시형태에서는, a-Si막을 미리 아일랜드 형상으로 가공하는 것이 아니라, a-Si막은 빈틈이 없는 상태에서 빔 직경을 아일랜드의 폭 정도(∼100㎛ 이하)로 좁히고, XY 스테이지를 이동시키면서 에너지 빔의 조사를 단속적으로 행한다. 이것에 의해, 결정화 영역(용융 영역)은 제 1 실시형태에서의 아일랜드와 동등 부분으로 된다. 따라서, 유리기판에 대한 손상 또는 막 박리 문제를 회피할 수 있다.
또한, LCD에 사용할 경우, 주변회로 영역은 집적도가 높고, 결정성이 보다 양호한 고(高)이동도의 TFT가 요구되는 것에 대하여, 화소 영역은 TFT에 필요한 영역이 띄엄띄엄 존재하며, 이동도도 그다지 요구되지 않는다. 점유 면적은 주변회 로 영역보다도 화소 영역이 훨씬 넓기 때문에, 화소 영역에서는 XY 스테이지를 고속(∼수m/s)으로 주사시켜, 필요 부위만을 띄엄띄엄 결정화함으로써, 생산성을 대폭적으로 향상시킬 수 있다.
-DPSS 레이저 장치의 구성-
도 27은 제 4 실시형태에 의한 DPSS 레이저 장치의 주요 구성을 나타내는 개관도이다.
이 DPSS 레이저 장치는 제 2 실시형태와 동일한 고체 반도체 여기의 DPSS 레이저(41)와, 시준 기능 및 집광 기능 등을 갖는 광학계(71)와, 에너지 빔이 유리기판 상의 a-Si막(70)에 도달할 때까지의 광로(光路) 상에 설치되고, 에너지 빔의 통과(온) 영역(72a) 및 차단(오프) 영역(72b)을 가지며, 화살표 방향으로 회동시킴으로써 에너지 빔을 단속적으로 통과시키는 단속 출사수단인 초퍼(72)와, 온(on) 영역(72a)을 통과한 에너지 빔을 유리기판 방향으로 반사시키는 미러(73)와, 수평 및 수직 방향으로 구동 가능한 제 2 실시형태와 동일한 XY 스테이지(43)(도시 생략)를 구비하여 구성되어 있다. 이 DPSS 레이저 장치를 사용하여 CW 레이저 광, 예를 들어, Nd:YAG 레이저 광(2ω, 파장 532㎜)을 광학계(72)를 통하여 빔 직경 20㎛×5㎛의 사이즈로 정형한다.
도 28은 화소 영역에서의 TFT 배치 예를 나타내는 개관도이다.
이 경우, 화소 사이즈는 150㎛×50㎛이고, TFT 영역은 10㎛×15㎛ 사이즈의 넓이로 하는 것이 좋다. 유리기판 상에 SiO2 버퍼층(막 두께 200㎚), a-Si막(막 두께 150㎚)을 연속 성막한 후, 초퍼(72)를 회동시킴으로써, 에너지 빔을 7.5㎲/17.5㎲의 비율로 온/오프시키면서 주사 속도(XY 스테이지(43)의 이동 속도)를 2m/s로 조사한다. 이와 같이 하면, a-Si막의 아일랜드화 공정을 행하지 않고, 유리기판에 대한 손상 또는 막 박리를 발생시키지 않으며, a-Si막의 필요 부분(예를 들어, 도 27 중의 결정화 영역(74))만을 선택적으로 결정화할 수 있다.
이 경우, 도 28의 화살표 방향, 즉 장방형 형상의 화소의 단변(인접하는 화소 TFT간의 거리가 짧은 방향)에 평행하게 레이저빔을 주사하는 것이 효과적이다. 이것은 레이저빔의 단속적 조사의 경우에 한하지 않고, 예를 들면 도 1의 경우와 같이 연속적 조사인 것도 유효하다.
또한, a-Si막의 TFT 형성 부위와 다른 부위에 에너지 빔을 단속적으로 조사하고, 소정 형상으로 결정화되어 이루어진 TFT의 위치 맞춤 마커(75)를 형성하며, 이것을 지표로 하여 a-Si막의 결정화를 실행하도록 하는 것이 가장 적합하다.
상술한 바와 같은 방법에 의해 a-Si막의 결정화를 행하면, CW 레이저를 이용하여 큰 입자 직경의 결정이 얻어지며, 공정의 증가 또는 처리 시간의 증가를 초래하지 않는다. 그러한 큰 입자 직경의 결정을 이용하여 형성된 TFT는, 그 특성이 향상되는 동시에 결정 기인의 편차가 저감된다. 따라서, 저렴한 비용을 유지한 상태에서 고성능이면서 높은 부가가치의 액정표시장치를 제공할 수 있다.
-변형예-
이하, 제 4 실시형태의 모든 변형예에 대해서 설명한다.
(변형예 1)
본 예에서는 액정표시장치의 주변회로 영역에서의 TFT의 a-Si막 결정화 방법에 대해서 설명한다.
주변회로 영역은 화소 영역에 비하여 집적도도 높고, 결정성에 대한 요구도 높다. TFT의 형성 영역으로서는, 예를 들어, 50㎛×200㎛ 사이즈의 결정화 영역을 5㎛ 간격으로 형성하고, 그 중에 회로를 설치하는 것이 좋다. 이 경우, CW 레이저를 광학계를 통하여 빔 직경 50㎛×5㎛의 사이즈로 정형한다. 유리기판 상에 SiO2 버퍼층(막 두께 200㎚), a-Si막(막 두께 150㎚)을 연속 성막한 후, 초퍼(72)를 회동시킴으로써, 에너지 빔을 1㎳/0.025㎳의 비율로 온/오프시키면서 주사 속도(스테이지의 이동 속도)를 20㎝/s로 조사한다. 주사 속도를 20㎝/s 정도로 느리게 하면, 흐르는 것과 같은 긴 결정립(플로우 패턴)이 얻어지고, 높은 이동도의 TFT를 형성할 수 있다. 이와 같이 하면, a-Si 아일랜드화 공정을 행하지 않더라도, 유리기판에 대한 손상 또는 막 박리를 발생시키지 않고, 필요 부분에 고품질 결정을 형성할 수 있다.
(변형예 2)
본 예에서는 에너지 빔을 온/오프하는 기구를 갖는 단속 출사수단으로서, 작은 구멍과 미러를 조합시켜 이것을 실현한다.
도 29는 변형예 2에 의한 DPSS 레이저 장치의 주요 구성을 나타내는 개관도이다.
이 DPSS 레이저 장치는 DPSS 레이저(41) 및 광학계(71)와 함께, 초퍼(72) 대신에 에너지 빔을 원하는 방향으로 반사시키는 회동 가능한 미러(77)와, 미러(77)에 의해 반사된 에너지 빔 중에서 소정 방향으로 진행되는 것만을 통과시키는 소경(小徑)의 개구(76a)가 형성된 차폐판(76)이 설치되어 있다. 이 경우, 미러(77)를 회동시킴으로써 에너지 빔을 할당하고, 개구(76a)를 통과했을 때만 온으로 된다. 또한, 에너지 빔을 할당하는 기구로서는 다각형 미러를 사용하여 이것을 회동시키도록 할 수도 있다.
(변형예 3)
도 30은 변형예 3에 의한 DPSS 레이저 장치의 주요 구성을 나타내는 개관도이다.
이 DPSS 레이저 장치는 제 3 실시형태와 대략 동일한 구성을 가지나, 초퍼(72)에 가공이 실시되고, 그것에 따라 복수의 미러가 설치되어 있는 점에서 다르다.
여기서는, 초퍼(72)의 복수의 온 영역(72a) 중에서 소정의 것을 광 반사 기능을 갖는 차폐판(81)에 의해 차폐시키고, 차폐판(81)에 의해 반사된 에너지 빔을 다시 소정 방향으로 반사시키는 복수의 미러(82)가 설치되어 있다. 이것에 의해, 차폐판(81)에 의해 반사된 에너지 빔은 광로를 바꾸고, a-Si막(70)에서의 인접하는 열, 더 나아가서는 그 인접하는 열을 조사하도록 한다. 도 28과 같은 화소 사이즈가 50㎛×150㎛, TFT 영역의 사이즈가 15㎛×10㎛인 경우, 1스캔의 약 2/3는 오프(off) 상태로 되나, 이 오프 시간에 인접하는 2열을 조사하면, 1스캔으로 3열을 조사할 수 있어, 처리 시간이 약 1/3로 단축된다.
또한, XY 스테이지(43)를 1스캔하는 동안에, 조사 시간보다도 비(非)조사 시간이 몇배 길기 때문에, 비조사 시간에 에너지 빔을 차례로 인접하는 열에 고속으로 이동시킨다. 이것에 의해 불필요한 시간을 삭감할 수 있으며, 생산성 향상을 도모하는 것이 가능해진다.
이상과 같이, 본 예에 의하면, CW 레이저의 에너지 빔을 1OO㎛ 이하로 좁혀 단속적으로 조사함으로써, 유리기판에 손상을 주지 않고, 막 박리를 발생시키지 않으며, 큰 입자 직경의 결정을 형성할 수 있다. 또한, 1열을 조사할 때의 비조사 시간을 이용하여 인접하는 수열(數列)을 조사함으로써, 1스캔으로 수열분을 결정화할 수 있어, 생산성도 향상된다. 따라서, 결정 입계 또는 결정립 직경에 의존하는 TFT 특성의 편차를 억제하는 것이 가능해지며, 양호한 소자 특성을 얻을 수 있게 된다. 그 결과, 구동회로 일체형의 고품질 액정표시장치를 제공할 수 있게 된다.
(변형예 4)
도 31은 변형예 4에 의한 DPSS 레이저 장치의 주요 구성을 나타내는 개관도이다.
이 DPSS 레이저 장치는 변형예 3과 대략 동일한 구성을 가지나, 초퍼(72) 대신에 다각형 미러가 설치되어 있는 점에서 다르다.
이 DPSS 레이저 장치는 DPSS 레이저(41) 및 광학계(71)와 함께, 초퍼(72) 대신으로 되는 다각형 미러(83)와, 다각형 미러(83)에 의해 반사되는 에너지 빔의 진행 방향을 따라 소정 방향의 에너지 빔만을 통과시키는 복수(여기서는 3개)의 개구(84a)가 형성된 차폐판(84)이 설치되어 구성되어 있다.
이 경우, 다각형 미러(83)를 회동시켜 에너지 빔을 할당하고, a-Si막(70) 상에서의 3열분을 1스캔으로 조사한다. 다만, 1열째를 조사한만큼 XY 스테이지(43)는 이동되고 있기 때문에, 2열째의 조사 위치(개구(84a) 위치)는 XY 스테이지(43)의 이동분만큼 진행된 위치에 설치해 둘 필요가 있다. 3열째도 동일하게 진행된 위치에 조사한다.
본 예에 의하면, 변형예 3과 동일하게, 유리기판에 손상을 주지 않고, 막 박리를 발생시키지 않으며, 큰 입자 직경의 결정을 형성할 수 있는 동시에, 1열을 조사할 때의 비조사 시간을 이용하여 인접하는 수열을 조사함으로써, 1스캔으로 수열분을 결정화할 수 있어, 생산성의 향상을 도모하는 것이 가능해진다.
또한, 본 제 4 실시형태 및 그 변형예 1~4에 있어서는, 도 27 내지 31에 나타낸 바와 같이, 주사하면서 X-Y 스테이지를 굵은 화살표 방향으로 이동시키고, 일렬 또는 임의의 복수 열의 주사를 마치면 가는 화살표 방향으로 이동시켜, 다음의 주사를 행한다.
(제 5 실시형태)
다음으로, 본 발명의 제 5 실시형태에 대해서 설명한다.
본 실시형태에서는, TFT의 제작 시에 제 1 내지 제 4 실시형태와 같이 CW 레이저를 이용하여 a-Si막의 결정화를 행할 때, 에너지 빔에 의한 버퍼층의 온도 상승에 기인하여 발생하는 a-Si막의 막 박리를 방지하는 것에 주안점을 둔 가장 적합한 버퍼층을 구비한 TFT를 개시한다.
기판을 구성하는 유리로부터의 나트륨 등의 불순물에 의한 오염을 방지하기 위해, 유리기판과 a-Si막 사이에 형성되는 버퍼층 재료로서 SiN 또는 SiON을 사용하는 것이 효과적이라는 것은 알려져 있다. 이 성막 상태의 버퍼층에서의 수소 농도 분포를 조사한 결과를 도 32에 나타낸다.
SiN 또는 SiON을 포함하는 버퍼층을 개재시켜 적층된 a-Si막을 시간에 대하여 연속적으로 에너지를 발생시키는 에너지 빔, 여기서는 CW 레이저로 결정화하면, 버퍼층이 에너지 빔을 흡수하여(또는, a-Si막의 용융 시의 열전도에 의해), 온도가 상승한다. 버퍼층 중의 수소 농도가 높을 때에는, 수소의 유출(effusion)이 생겨 a-Si막에 핀 홀이 발생하여 막 박리가 생긴다. 또한, a-Si막 중의 수소 농도가 높 을 때에도 유출이 생겨, 핀 홀이 발생한다. 양자의 수소 농도가 높을 때에는, 도 33에 나타낸 바와 같이, 핀 홀에 기인하여 a-Si막의 박리가 생긴다. 이러한 현상은 종래의 엑시머 레이저 결정화에 비하여 연속된 에너지 빔을 이용한 경우에 특히 현저하게 발생한다.
그래서, 본 실시형태에서는, 도 34에 나타낸 바와 같이, 유리기판(91) 상에 막 두께 400㎚ 정도의 SiN 또는 SiON으로 이루어진 박막(92a)과 SiO2막(92b)을 적층시켜 이루어진 버퍼층(92)을 개재시켜 a-Si막(93)을 형성하고, CW 레이저를 이용하여 a-Si막(93)의 결정화를 행할 때, a-Si막(93) 및 상기 박막의 수소 농도를 각각 조절한다. 구체적으로는, a-Si막(93)의 수소 농도를 1×1020개/㎤ 이하, 박막(92a)의 수소 농도를 1×1O22개/㎤ 이하로 한다. 여기서, SiO2막(92b)을 형성함으로써, a-Si막(93)과 버퍼층(92)과의 사이의 계면 준위를 저감시킬 수 있다. 또한, CW 레이저의 에너지 빔 조사 시에는, 기판 뒷면보다도 기판 앞면으로부터 조사한 것이 SiN에 직접 레이저 광이 조사되지 않기 때문에 바람직하다.
[a-Si막 중의 적정 수소 농도]
여기서, a-Si막 중의 적정 수소 농도를 조사한 실험 결과에 대해서 설명한다.
먼저, 도 34와 같이 유리기판(91) 상에 P-CVD법에 의해 SiN으로 이루어진 박막(92a)을 막 두께 50㎚ 정도로, SiO2막(92b)을 막 두께 200㎚ 정도로 차례로 성막 하여 버퍼층(92)을 형성하고, a-Si막(93)을 막 두께 150㎚ 정도로 형성한다. 또한, 상기의 각 막 두께가 상기 값에 한정되지는 않는다.
이어서, 질소 분위기 중에서 500℃에서 2시간의 열처리에 의해 a-Si막(93)의 탈수소화 처리를 행한 후, 반도체 여기(LD 여기)의 고체 레이저(DPSS 레이저) Nd:YVO4에 의해, 출력 6.5W, 주사 속도 20㎝/s, 파장 532㎚(Nd;YVO4의 제 2 고조파)의 조건으로 결정화를 실행한다. 이 주사는 XY 스테이지를 이동시킴으로써 행한다.
도 35는 500℃에서 2시간의 열처리 후의 유리기판/SiN/SiO2/a-Si 구조의 SIMS 분석 결과를 나타내는 특성도이다.
이 SIMS 분석에서는, 500℃에서 2시간의 열처리에 의해 a-Si막(93) 중의 수소 농도는 1×1O20개/㎤ 이하로 되는 것이 확인되었다.
도 36은 결정화 후의 반도체 박막을 나타내는 현미경 사진이다.
a-Si막(93) 중의 수소 농도를 1×1O20개/㎤ 이하로 함으로써 핀 홀 또는 박리가 없는 양호한 결정이 얻어지고 있음을 알 수 있다.
[SiN 박막 중의 적정 수소 농도]
다음으로, 버퍼층을 구성하는 SiN 박막 중의 적정 수소 농도를 조사한 실험 결과에 대해서 설명한다.
먼저, 도 34와 같이 유리기판(91) 상에 P-CVD법에 의해 SiN으로 이루어진 박 막(92a)을 막 두께 50㎚ 정도로, SiO2막(92b)을 막 두께 200㎚ 정도로 차례로 성막하여 버퍼층(92)을 형성하고, a-Si막(93)을 막 두께 150㎚ 정도로 형성한다. 또한, 상기의 각 막 두께가 상기 값에 한정되지는 않는다.
이어서, 질소 분위기 중에서 450℃에서 2시간의 열처리에 의해 a-Si막(93)의 탈수소화 처리를 행한다. SIMS 분석을 행한 결과, SiN 박막(92a) 중의 수소 농도는 1×1O22개/㎤ 이하로 되는 것이 SIMS 분석에 의해 확인되었다. 또한, a-Si막(93) 중의 수소 농도는 1×1O20개/㎤ 이하로 되고 있다.
상기의 a-Si막(93)에 대하여, 반도체 여기(LD 여기)의 고체 레이저(DPSS 레이저) Nd:YVO4에 의해 출력 6.5W, 주사 속도 20㎝/s, 파장 532㎚(Nd;YVO4의 제 2 고조파)의 조건으로 결정화를 실행한다. 이 주사는 XY 스테이지를 이동시킴으로써 행한다. 그 결과, 도 36에 나타낸 바와 같이 양호한 결과가 얻어졌다.
상술한 바와 같이, 본 실시형태에 의하면, 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔에 의한 결정화를 이용하여 TFT의 트랜지스터 특성을 높은 레벨로 균질화하는 동시에, TFT를 핀 홀 또는 박리가 발생하지 않고 안정되게 형성하는 것이 가능해져, 매우 신뢰성이 높은 TFT를 실현한다.
상술한 모든 형태에 있어서, 반도체막으로서 a-Si막을 예로 들었으나, 초기막은 LPCVD법에 의해 성막된 p-Si막, 고상(固相) 성장의 p-Si막, 금속 야기 고상 성장의 p-Si막 등과 같은 모든 경우에 적용시킬 수 있다.
이하, 본 발명의 모든 형태를 부기로서 정리하여 기재한다.
(부기 1) 기판 상에 각각 복수의 박막 트랜지스터를 갖는 화소 영역 및 그 주변회로 영역이 설치되어 이루어진 반도체 장치의 제조 방법으로서, 적어도 상기 주변회로 영역에 대해서, 해당 주변회로 영역에 형성된 반도체 박막을 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔에 의해 결정화하여, 상기 각 박막 트랜지스터의 동작 반도체 박막으로 하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2) 상기 각 반도체 박막이 상기 기판 상에 선형 또는 섬 형상으로 패터닝되어 이루어진 것인 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3) 상기 기판 상에 패터닝된 상기 각 반도체 박막에 대응한 에너지 빔의 조사 위치 맞춤용 마커(marker)가 형성되어 있는 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 4) 상기 기판 상에서 패터닝된 상기 각 반도체 박막에 복수의 슬릿이 형성되어 있고, 상기 슬릿의 대략 길이방향을 따라 에너지 빔을 조사하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 5) 상기 각 반도체 박막에서 인접하는 상기 슬릿은, 양자의 간격이 서서히 변화하는 비접촉 상태로 형성되어 있는 것을 특징으로 하는 부기 4에 기재된 반도체 장치의 제조 방법.
(부기 6) 상기 각 반도체 박막에 2개의 상기 슬릿이 형성되어 있고, 에너지 빔의 조사에 의해 형성되는 상기 슬릿 사이에서의 결정화 영역을 상기 박막 트랜지스터의 채널 영역으로 하는 것을 특징으로 하는 부기 4에 기재된 반도체 장치의 제조 방법.
(부기 7) 상기 기판 상에서 패터닝된 상기 각 반도체 박막 상에 복수의 세선(細線) 형상 절연막이 형성되어 있고, 상기 절연막의 대략 길이방향을 따라 에너지 빔을 조사하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 8) 상기 각 반도체 박막 상에서 인접하는 상기 절연막은, 양자의 간격이 서서히 변화하는 비접촉 상태로 형성되어 있는 것을 특징으로 하는 부기 7에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 각 반도체 박막 상에 2개의 상기 절연막이 형성되어 있고, 에너지 빔의 조사에 의해 형성되는 상기 절연막 사이에서의 결정화 영역을 상기 박막 트랜지스터의 채널 영역으로 하는 것을 특징으로 하는 부기 7에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 기판 상에서 패터닝된 상기 각 반도체 박막은, 막 두께가 서로 다른 부분을 갖는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 각 반도체 박막의 막 두께가 얇은 부분은 막 두께가 두꺼운 영역에 의해 둘러싸여 있고, 상기 막 두께가 얇은 부분의 길이방향을 따라 에너지 빔을 주사하는 것을 특징으로 하는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 각 반도체 박막의 막 두께가 얇은 부분에 맞추어 채널 영역을 형성하는 것을 특징으로 하는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 화소 영역과 상기 주변회로 영역에서, 시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔의 조사 조건이 다른 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 화소 영역에 형성된 반도체 박막을 펄스 형태로 에너지를 출력하는 에너지 빔에 의해 결정화하고, 상기 주변회로 영역에 형성된 반도체 박막을 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔에 의해 결정화하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 화소 영역에 형성된 반도체 박막을 결정화한 후, 상기 주변회로 영역에 형성된 반도체 박막을 결정화하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 주변회로 영역에 형성된 반도체 박막을 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔에 의해 결정화하여 동작 반도체 박막으로 하고, 상기 화소 영역에 형성된 반도체 박막을 그대로 동작 반도체 박막으로 하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 주변회로 영역에 형성된 반도체 박막을 결정화할 때, 시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔을 이용하여 상기 반도체 박막의 탈(脫)수소를 행하는 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 18) 상기 화소 영역과 상기 주변회로 영역에서, 상기 반도체 박막의 두께가 다른 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 19) 시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔을 상기 반도체 박막에 대하여 주사시키는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 20) 장방형 형상을 이룬 화소의 단변에 따라 상기 에너지 빔을 주사시키는 것을 특징으로 하는 부기 19에 기재된 반도체 장치의 제조 방법.
(부기 21) 시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔의 주사 방향이 상기 반도체 박막의 채널로 되는 부위의 전류 방향과 평행한 것을 특징으로 하는 부기 19에 기재된 반도체 장치의 제조 방법.
(부기 22) 시간에 대하여 연속적으로 에너지를 출력하는 복수개의 상기 에너지 빔을 이용하고, 동시에 서로 다른 위치에 존재하는 상기 반도체 박막을 조사하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 23) 시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔의 주사 속도가 10㎝/s 이상인 것을 특징으로 하는 부기 19에 기재된 반도체 장치의 제조 방법.
(부기 24) 시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔의 출력 불안정성이 ±1%/h보다 작은 값인 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 25) 상기 에너지 빔의 불안정성을 나타내는 노이즈(광 노이즈)가 0.1rms% 이하인 것을 특징으로 하는 부기 24에 기재된 반도체 장치의 제조 방법.
(부기 26) 시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔이 CW 레이저 광인 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 27) 상기 CW 레이저 광이 반도체 LD 여기(勵起)의 고체 레이저 광인 것을 특징으로 하는 부기 26에 기재된 반도체 장치의 제조 방법.
(부기 28) 시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔에 의해, 상기 동작 반도체 박막의 결정 상태를 결정립이 큰 유선(流線) 형상의 플로우(flow) 패턴으로 형성하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 29) 상기 기판이 무(無)알카리 유리 또는 플라스틱으로 이루어지고, 에너지 빔을 상기 기판의 표면 또는 뒷면으로부터 조사하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 30) 상기 에너지 빔을 광학적으로 복수의 서브-빔으로 분할시키고, 상기 반도체 박막의 서로 다른 부위에 상기 각 서브-빔을 동시에 조사하여 결정화하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 31) 상기 에너지 빔 또는 상기 각 서브-빔에 의해, 상기 각 박막 트랜지스터의 형성 부위만을 결정화에 최적인 에너지 강도로 조사하며, 상기 각 박막 트랜지스터의 비(非)형성 부위를 고속으로 통과하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 32) 적어도 2 개의 상기 각 박막 트랜지스터의 형성 부위에서, 결정화를 위한 빔 주사 속도, 에너지 강도, 및 빔 형상 중의 적어도 1종이 다른 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 33) 상기 반도체 박막에 상기 에너지 빔을 단속적(斷續的)으로 조사하고, 상기 각 박막 트랜지스터의 형성 부위만을 선택적으로 결정화하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 34) 상기 반도체 박막의 인접하는 상기 박막 트랜지스터 형성 부위의 조사 간격 기간에, 상기 에너지 빔을 고속으로 다른 상기 형성 부위로 이동시켜, 상기 다른 상기 형성 부위를 조사하는 것을 특징으로 하는 부기 33에 기재된 반도체 장치의 제조 방법.
(부기 35) 상기 반도체 박막의 상기 박막 트랜지스터 형성 부위와 다른 부위에 상기 에너지 빔을 단속적으로 조사하고, 소정 형상으로 결정화되어 이루어진 상기 박막 트랜지스터의 위치 맞춤 마커를 형성하는 것을 특징으로 하는 부기 33에 기재된 반도체 장치의 제조 방법.
(부기 36) 상기 기판 상에 Si 및 N, 또는 Si, O 및 N를 포함하는 박막을 갖는 버퍼층을 개재시켜 상기 반도체 박막을 형성하여, 상기 반도체 박막의 수소 농도를 1×1O20개/㎤ 이하로 하는 것을 특징으로 하는 부기 1 내지 34 중의 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 37) 상기 박막의 수소 농도를 1×1O22개/㎤ 이하로 하는 것을 특징으로 하는 부기 36에 기재된 반도체 장치의 제조 방법.
(부기 38) 상기 반도체 박막의 탈수소화를 상기 반도체 박막의 형성 후, 또는 상기 반도체 박막을 형성하고 소정 패턴을 형성한 후에 행하는 것을 특징으로 하는 부기 36에 기재된 반도체 장치의 제조 방법.
(부기 39) 기판과, 상기 기판 상에 설치되어 복수의 박막 트랜지스터를 구비하여 이루어진 화소 전극, 및 상기 기판 상에 설치되어 복수의 박막 트랜지스터를 구비하여 이루어진 상기 화소 영역의 주변 회로 영역을 포함하고, 적어도 상기 주변회로 영역을 구성하는 상기 각 박막 트랜지스터의 동작 반도체 박막은 결정립이 큰 유선 형상의 플로우 패턴 결정 상태로 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 40) 상기 플로우 패턴의 결정립이 채널 길이보다도 긴 것을 특징으로 하는 부기 39에 기재된 반도체 장치.
(부기 41) 상기 각 동작 반도체 박막은, 상기 기판 상에 선형 또는 섬 형상으로 패터닝된 각 반도체 박막에 에너지 빔이 조사되어 이루어진 것인 것을 특징으로 하는 부기 40에 기재된 반도체 장치.
(부기 42) 상기 기판 상에, 패터닝된 상기 각 동작 반도체 박막에 대응하여 상기 동작 반도체 박막을 결정화하기 위한 에너지 빔의 조사 위치 맞춤용 마커가 형성되어 있는 것을 특징으로 하는 부기 41에 기재된 반도체 장치.
(부기 43) 상기 화소 영역과 상기 주변회로 영역에서, 상기 각 동작 반도체 박막의 두께가 다른 것을 특징으로 하는 부기 39에 기재된 반도체 장치.
(부기 44) 상기 기판은 무(無)알카리 유리, 석영 유리, 세라믹, 플라스틱, 및 실리콘 단결정 중에서 선택된 1종인 것을 특징으로 하는 부기 39에 기재된 반도체 장치.
(부기 45) 상기 기판 상에 Si 및 N, 또는 Si, O 및 N를 포함하는 박막을 갖는 버퍼층을 개재시켜 상기 반도체 박막이 형성되어 있고, 상기 반도체 박막의 수소 농도가 1×1O20개/㎤ 이하인 것을 특징으로 하는 부기 39에 기재된 반도체 장치.
(부기 46) 상기 박막의 수소 농도가 1×1O22개/㎤ 이하인 것을 특징으로 하는 부기 45에 기재된 반도체 장치.
(부기 47) 상기 버퍼층이 SiO2/SiN 또는 SiO2/SiON의 구조를 갖는 것을 특징으로 하는 부기 45에 기재된 반도체 장치.
(부기 48) 기판 상에 형성된 반도체 박막을 결정화하는 에너지 빔을 출사하는 반도체 제조 장치로서, 상기 에너지 빔을 시간에 대하여 연속적으로 출력하는 것이 가능하고, 조사 대상물에 상기 에너지 빔을 상대적으로 주사하는 기능을 가지며, 상기 에너지 빔의 출력 불안정성이 ±1%/h보다 작은 값인 것을 특징으로 하는 반도체 제조 장치.
(부기 49) 장방형 형상을 이룬 화소의 단변에 따라 상기 에너지빔을 주사시키는 것을 특징으로 하는 부기 48에 기재된 반도체 장치.
(부기 50) 상기 에너지 빔의 불안정성을 나타내는 노이즈가 0.1rms% 이하인 것을 특징으로 하는 부기 48에 기재된 반도체 제조 장치.
(부기 51) 상기 에너지 빔의 주사 속도가 10㎝/s 이상인 것을 특징으로 하는 부기 48에 기재된 반도체 제조 장치.
(부기 52) 단속적으로 에너지를 출력하는 에너지 빔을 출사하는 것이 가능한 것을 특징으로 하는 부기 48에 기재된 반도체 제조 장치.
(부기 53) 시간에 대하여 단속적으로 에너지를 출력하는 상기 에너지 빔이 CW 레이저 광인 것을 특징으로 하는 부기 48에 기재된 반도체 제조 장치.
(부기 54) 상기 CW 레이저 광이 반도체 여기의 고체 레이저 광인 것을 특징으로 하는 부기 53에 기재된 반도체 제조 장치.
(부기 55) 상기 기판 상에 설치된 에너지 빔의 조사 위치 맞춤용 마커를 조사 전에 판독하여 기억하고, 그 위치에 맞추어 상기 에너지 빔을 조사하는 것을 특징으로 하는 부기 48에 기재된 반도체 제조 장치.
(부기 56) 표면에 반도체 박막이 형성된 기판이 설치되고, 상기 기판을 상기 반도체 박막의 면내(面內) 방향에서 자유롭게 이동할 수 있도록 하는 설치수단과, 에너지 빔을 시간에 대하여 연속적으로 출력하는 기능을 갖는 레이저 발진수단과, 상기 레이저 발진수단으로부터 출사된 상기 에너지 빔을 광학적으로 복수의 서브-빔으로 분할시키는 빔 분할수단을 구비하며, 상기 각 서브-빔을 상기 반도체 박막의 각 소정 부위에 대하여 상대적으로 주사하여, 상기 각 소정 부위를 결정화하는 것을 특징으로 하는 반도체 제조 장치.
(부기 57) 장방형 형상을 이룬 단변에 따라 상기 에너지빔을 주사시키는 것을 특징으로 하는 부기 56에 기재된 반도체 제조 장치.
(부기 58) 상기 각 서브-빔에 의해, 상기 각 박막 트랜지스터의 형성 부위만을 결정화에 최적인 에너지 강도로 조사하며, 상기 각 박막 트랜지스터의 비(非)형성 부위를 고속으로 통과하는 것을 특징으로 하는 부기 56에 기재된 반도체 제조 장치.
(부기 59) 적어도 2 개의 상기 각 박막 트랜지스터의 형성 부위에서, 결정화를 위한 빔 주사 속도, 에너지 강도, 및 빔 형상 중의 적어도 1종이 다르도록 상기 각 서브-빔을 조사하는 것을 특징으로 하는 부기 55에 기재된 반도체 제조 장치.
(부기 60) 상기 각 서브-빔을 서로 겹치지 않도록 조사하는 것을 특징으로 하는 부기 56에 기재된 반도체 제조 장치.
(부기 61) 상기 에너지 빔의 출력 불안정성이 ±1%/h보다 작은 값인 것을 특징으로 하는 부기 56에 기재된 반도체 제조 장치.
(부기 62) 상기 에너지 빔의 불안정성을 나타내는 노이즈(광 노이즈)가 0.1rms% 이하인 것을 특징으로 하는 부기 61에 기재된 반도체 제조 장치.
(부기 63) 표면에 반도체 박막이 형성된 기판이 설치되고, 상기 기판을 상기 반도체 박막의 면내 방향에서 자유롭게 이동할 수 있도록 하는 설치수단과, 에너지 빔을 시간에 대하여 연속적으로 출력하는 기능을 갖는 레이저 발진수단과, 상기 에너지 빔의 통과 영역 및 차단 영역을 갖고 상기 에너지 빔을 단속적으로 통과시키는 단속 출사수단을 구비하며, 상기 기판을 상기 에너지 빔에 대하여 상대적으로 주사시키면서, 상기 반도체 박막에 상기 에너지 빔을 단속적으로 조사하여, 상기 각 박막 트랜지스터의 형성 부위만을 선택적으로 결정화하는 것을 특징으로 하는 반도체 제조 장치.
(부기 64) 장방형 형상을 이룬 화소의 단변에 따라 상기 에너지빔을 주사시키는 것을 특징으로 하는 부기 63 기재의 반도체 제조 장치.
(부기 65) 상기 기판의 주사 속도 및 상기 단속 출사의 타이밍을 조절함으로써, 상기 반도체 박막의 인접하는 상기 박막 트랜지스터 형성 부위의 조사 간격 기간에, 상기 에너지 빔을 고속으로 다른 상기 형성 부위로 이동시켜, 상기 다른 상기 형성 부위를 조사하는 것을 특징으로 하는 부기 63에 기재된 반도체 제조 장치.
(부기 66) 상기 레이저 발진수단으로부터 출사된 상기 에너지 빔을 광학적으로 복수의 서브-빔으로 분할시키는 빔 분할수단을 더 구비하고, 상기 기판을 상기 에너지 빔에 대하여 상대적으로 주사하면서, 상기 반도체 박막에 상기 각 서브-빔을 단속적으로 조사하여, 복수의 상기 각 박막 트랜지스터의 형성 부위를 동시에 결정화하는 것을 특징으로 하는 부기 63에 기재된 반도체 제조 장치.
(부기 67) 상기 반도체 박막의 상기 박막 트랜지스터 형성 부위와 다른 부위에 상기 에너지 빔을 단속적으로 조사하고, 소정 형상으로 결정화되어 이루어진 상기 박막 트랜지스터의 위치 맞춤 마커를 형성하는 것을 특징으로 하는 부기 63에 기재된 반도체 제조 장치.
(부기 68) 상기 에너지 빔의 출력 불안정성이 ±1%/h보다 작은 값인 것을 특징으로 하는 부기 63에 기재된 반도체 제조 장치.
(부기 69) 상기 에너지 빔의 불안정성을 나타내는 노이즈(광 노이즈)가 0.1rms% 이하인 것을 특징으로 하는 부기 68에 기재된 반도체 제조 장치.
(부기 70) 기판 상에 복수의 반도체 소자가 설치되어 이루어진 반도체 장치의 제조 방법으로서, 상기 반도체 소자의 반도체 박막을 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔에 의해 결정화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 71) 상기 각 반도체 박막이 상기 기판 상에 선형 또는 섬 형상으로 패터닝되어 이루어지고, 상기 각 반도체 박막에 상기 에너지 빔을 조사하는 것을 특징으로 하는 부기 70에 기재된 반도체 장치의 제조 방법.
본 발명에 의하면, 주변회로 일체형 TFT-LCD, 시스템 온 패널, 시스템 온 유리 등에 대한 적용 시에, TFT의 트랜지스터 특성을 높은 레벨로 균질화하고, 특히, 주변회로 영역에서 이동도가 우수하며 고속 구동이 가능한 TFT를 실현하는 것이 가능해진다.
또한, 본 발명에 의하면, TFT의 트랜지스터 특성을 높은 레벨로 균질화하고, 특히, 주변회로 영역에서 이동도가 우수하며 고속 구동이 가능한 TFT를 실현함에 있어서, 시간에 대하여 연속적으로 에너지를 출력하는 에너지 빔의 출력 부족을 보완하여 반도체 박막 결정화에서의 생산성을 향상시키고, 효율적인 상기 TFT를 실현하는 것이 가능해진다.

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  33. 기판 상에 각각 복수의 박막 트랜지스터를 갖는 화소 영역 및 상기 화소 영역의 외측의 주변 부분에 형성된 주변 회로 영역이 설치되어 이루어진 반도체 장치의 제조 방법으로서,
    상기 화소 영역 및 상기 주변 회로 영역 중, 상기 주변 회로 영역에서는 필수적으로 시간에 대하여 연속적으로 에너지를 출력하는 연속형 에너지 빔에 의해 반도체 박막을 결정화하고, 상기 화소 영역에서는 상기 주변 회로 영역에서와는 달리 상기 연속형 에너지 빔의 조사 시간을 단축하거나 펄스 형태의 에너지 빔에 의해서 상기 반도체 박막을 결정화하여서, 상기 각 박막 트랜지스터의 동작 반도체 박막으로 하고,
    상기 에너지 빔으로서 반도체 여기의 고체 레이저광을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제 33 항에 있어서,
    상기 반도체 박막이 상기 기판 상에 선 형상 또는 섬 형상으로 패터닝되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제 34 항에 있어서,
    상기 기판 상에 패터닝된 상기 반도체 박막에 대응하게 에너지 빔의 조사 위치 맞춤용의 마커(marker)가 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제 33 항에 있어서,
    상기 기판 상에 패터닝된 상기 반도체 박막은 막 두께가 두꺼운 부분과 상기 막 두께가 두꺼운 부분에 의해서 둘러싸인 막 두께가 얇은 부분을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 기판 상에 각각 복수의 박막 트랜지스터를 갖는 화소 영역 및 상기 화소 영역의 외측의 주변 부분에 형성된 주변 회로 영역이 설치되어 이루어진 반도체 장치의 제조 방법으로서,
    상기 화소 영역 및 상기 주변 회로 영역 중, 상기 주변 회로 영역에서는 필수적으로 시간에 대하여 연속적으로 에너지를 출력하는 연속형 에너지 빔에 의해 반도체 박막을 결정화하고, 상기 화소 영역에서는 상기 주변 회로 영역에서와는 달리 상기 연속형 에너지 빔의 조사 시간을 단축하거나 펄스 형태의 에너지 빔에 의해서 상기 반도체 박막을 결정화할 때,
    상기 반도체 박막에는 복수의 슬릿이 형성되고, 상기 슬릿의 길이 방향을 따라서 에너지 빔을 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 기판 상에 각각 복수의 박막 트랜지스터를 갖는 화소 영역 및 상기 화소 영역의 외측의 주변 부분에 형성된 주변 회로 영역이 설치되어 이루어진 반도체 장치의 제조 방법으로서,
    상기 화소 영역 및 상기 주변 회로 영역 중, 상기 주변 회로 영역에서는 필수적으로 시간에 대하여 연속적으로 에너지를 출력하는 연속형 에너지 빔에 의해 반도체 박막을 결정화하고, 상기 화소 영역에서는 상기 주변 회로 영역에서와는 달리 상기 연속형 에너지 빔의 조사 시간을 단축하거나 펄스 형태의 에너지 빔에 의해서 상기 반도체 박막을 결정화할 때,
    상기 반도체 박막 상에는 복수의 세선(細線) 형상의 절연막이 형성되고, 상기 절연막의 길이 방향을 따라 에너지 빔을 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 기판 상에 각각 복수의 박막 트랜지스터를 갖는 화소 영역 및 상기 화소 영역의 외측의 주변 부분에 형성된 주변 회로 영역이 설치되어 이루어진 반도체 장치의 제조 방법으로서,
    상기 화소 영역 및 상기 주변 회로 영역 중, 상기 주변 회로 영역에서는 필수적으로 시간에 대하여 연속적으로 에너지를 출력하는 연속형 에너지 빔에 의해 반도체 박막을 결정화하고, 상기 화소 영역에서는 상기 주변 회로 영역에서와는 달리 상기 연속형 에너지 빔의 조사 시간을 단축하거나 펄스 형태의 에너지 빔에 의해서 상기 반도체 박막을 결정화할 때,
    상기 에너지 빔에 의해 상기 각 박막 트랜지스터의 형성 부위만을 결정화에 적당한 에너지 강도로 조사하고, 또한 상기 각 박막 트랜지스터의 비형성 부위를 고속으로 통과하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 기판 상에 각각 복수의 박막 트랜지스터를 갖는 화소 영역 및 상기 화소 영역의 외측의 주변 부분에 형성된 주변 회로 영역이 설치되어 이루어진 반도체 장치의 제조 방법으로서,
    상기 화소 영역 및 상기 주변 회로 영역 중, 상기 주변 회로 영역에서는 필수적으로 시간에 대하여 연속적으로 에너지를 출력하는 연속형 에너지 빔에 의해 반도체 박막을 결정화하고, 상기 화소 영역에서는 상기 주변 회로 영역에서와는 달리 상기 연속형 에너지 빔의 조사 시간을 단축하거나 펄스 형태의 에너지 빔에 의해서 상기 반도체 박막을 결정화할 때,
    상기 반도체 박막에 상기 에너지 빔을 단속적으로 조사하여, 상기 각 박막 트랜지스터의 형성 부위만을 선택적으로 결정화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제 40 항에 있어서,
    상기 기판의 주사 속도 및 상기 에너지 빔의 단속 출사의 타이밍을 조절함으로써, 반도체 박막 트랜지스터가 형성될 부위로서 제 1 에너지 빔 조사 기간 동안 이미 에너지 빔의 조사를 받은 반도체 박막의 부위에 인접한 부위로 제 2 에너지 빔 조사 기간 동안 에너지 빔을 조사하기 위하여, 상기 제 1 에너지 빔 조사 기간과 상기 제 2 에너지 빔 조사 기간 사이에 상기 에너지 빔을 상기 인접한 부위로 고속으로 이동시키고,
    이어서, 상기 인접한 부위로 상기 제 2 에너지 빔 조사 기간 동안 상기 에너지 빔을 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 제 40 항에 있어서,
    상기 반도체 박막의 상기 박막 트랜지스터의 형성 부위와 다른 부위로 상기 에너지 빔을 단속적으로 조사하여 형성된 결정화 영역으로 이루어지는 상기 박막 트랜지스터의 위치 맞춤용 마커를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제 33 항, 제 37 항 내지 제 40 항 중 어느 한 항에 있어서,
    상기 화소 영역과 상기 주변 회로 영역에서, 시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔의 조사 조건이 다른 것을 특징으로 하는 반도체 장치의 제조 방법.
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  45. 기판 상에 각각 복수의 박막 트랜지스터를 갖는 화소 영역 및 상기 화소 영역의 외측의 주변 부분에 형성된 주변 회로 영역이 설치되어 이루어진 반도체 장치의 제조 방법으로서,
    상기 주변 회로 영역에 형성된 반도체 박막을 시간에 대하여 연속적으로 에너지를 출력하는 연속형 에너지 빔에 의해 결정화하여 동작 반도체 박막으로 하고, 상기 화소 영역에 형성된 반도체 박막에 대해서는 상기 에너지 빔을 조사하지 않고 상기 화소 영역에서는 상기 에너지 빔이 조사되지 않은 반도체 박막을 동작 반도체 박막으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제 33 항, 제 37 항 내지 제 40 항 중 어느 한 항에 있어서,
    상기 화소 영역과 상기 주변 회로 영역에서, 상기 반도체 박막의 두께와 게이트 산화막의 두께 중 어느 한쪽 또는 양쪽이 다른 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 제 33 항, 제 37 항 내지 제 40 항 중 어느 한 항에 있어서,
    시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔을 상기 반도체 박막에 대하여 주사시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  48. 제 47 항에 있어서,
    상기 화소 영역에 형성된 반도체 박막에 대하여 장방형 형태를 이룬 화소의 단변에 평행하게 상기 에너지 빔을 주사시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  49. 제 33 항, 제 37 항 내지 제 40 항 중 어느 한 항에 있어서,
    시간에 대하여 연속적으로 에너지를 출력하는 복수개의 상기 에너지 빔을 사용하여, 다른 위치에 존재하는 상기 반도체 박막을 동시에 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  50. 제 37 항 내지 제 40 항 중 어느 한 항에 있어서,
    시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔이 CW 레이저 광인 것을 특징으로 하는 반도체 장치의 제조 방법.
  51. 제 50 항에 있어서,
    상기 CW 레이저 광이 반도체 여기의 고체 레이저광인 것을 특징으로 하는 반도체 장치의 제조 방법.
  52. 제 33 항, 제 37 항 내지 제 40 항 중 어느 한 항에 있어서,
    시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔에 의해 상기 동작 반도체 박막의 결정 상태를 유선 형상의 플로우 패턴으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 제 33 항, 제 37 항 내지 제 40 항 중 어느 한 항에 있어서,
    상기 에너지 빔을 광학적으로 복수의 서브-빔으로 분할하고,
    상기 반도체 박막의 서로 다른 부위들에 상기 각 서브-빔을 동시에 조사하여 결정화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  54. 제 33 항, 제 37 항 내지 제 40 항 중 어느 한 항에 있어서,
    적어도 2 개의 상기 각 박막 트랜지스터의 형성 부위에서, 결정화를 위한 빔 주사 속도, 에너지 강도 및 빔 형상 중의 적어도 1종이 다른 것을 특징으로 하는 반도체 장치의 제조 방법.
  55. 제 33 항, 제 37 항 내지 제 40 항 중 어느 한 항에 있어서,
    상기 기판 상에 설치된 에너지 빔의 조사 위치 맞춤용의 마커를 조사 전에 판독해서 기억하고, 그 위치에 맞춰서 상기 에너지 빔을 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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