KR101360302B1 - 박막 반도체 장치 및 박막 반도체 장치의 제조 방법 - Google Patents

박막 반도체 장치 및 박막 반도체 장치의 제조 방법 Download PDF

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Abstract

트랜지스터 특성의 경시 변화(經時變化)가 작고 또한 캐리어 이동도(移動度)가 고속이면서도, 트랜지스터 특성이 고정밀도(高精度)로 제어된 박막 반도체 장치, 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는, 레이저광(Lh)의 조사에 의해서 다결정화(多結晶化)한 활성(活性) 영역(5a)을 가지는 반도체 박막(5)과, 활성 영역(5a)을 가로지르(橫切; traverse)도록 설치(設; provide, form)된 게이트 전극(9)을 구비한 박막 반도체 장치에 있어서, 활성 영역(5a) 중, 적어도 게이트 전극(9)과 겹치는 채널부(C)에서는, 결정 상태(結晶狀態)가 채널 길이(L) 방향으로 주기적(周期的)으로 변화하고 있다. 그리고, 대략 동일한 결정 상태가 채널부(C)를 가로지르고 있다. 채널부(C)에는, 결정 상태의 변화의 주기가 2주기 이상인 소정수(所定數)로 설치되어 있고, 주기마다 비정질 띠(非晶質帶)(51)와 결정질 띠(結晶質帶)(52)가 교호(交互; alternately; 번갈아, 교대)로 설치되어 있다.
박막 반도체 장치, 활성 영역, 반도체 박막, 게이트 전극, 비정질 띠, 결정질 띠, 결정립계, 초승달 형상의 결정립, 반초승달 형상의 결정립, 채널부, 채널 길이, 레이저광(에너지빔), 주기, 채널폭, 주사 방향.

Description

박막 반도체 장치 및 박막 반도체 장치의 제조 방법 {THIN FILM SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
도 1은 본 발명의 박막 반도체 장치의 구성을 도시하는 평면도,
도 2는 본 발명의 박막 반도체 장치의 요부 구성의 1예를 도시하는 확대 평면도,
도 3은 본 발명의 박막 반도체 장치의 요부 구성의 다른 예를 도시하는 확대 평면도,
도 4는 본 발명의 박막 반도체 장치의 제조 방법을 설명하는 단면 공정도,
도 5는 본 발명의 박막 반도체 장치의 제조 방법에서의 결정화 공정을 설명하는 평면도,
도 6은 본 발명의 박막 반도체 장치의 제조 방법에서의 결정화 공정의 1예를 상세하게 설명하는 평면도,
도 7은 본 발명의 박막 반도체 장치의 제조 방법에서의 결정화 공정의 다른 예를 상세하게 설명하는 평면도,
도 8은 본 발명의 박막 반도체 장치를 이용한 액정 표시 장치의 제조 공정도.
[부호의 설명]
1…박막 반도체 장치, 5a…활성 영역, 5…반도체 박막, 9…게이트 전극, 51…비정질 띠, 52…결정질 띠, a…결정립계, b…초승달 형상의 결정립, b′…반초승달 형상의 결정립, C…채널부, L…채널 길이, Lh…레이저광(에너지빔), P…주기, W…채널폭, y…주사 방향.
본 발명은, 박막(薄膜) 반도체 장치 및 박막 반도체 장치의 제조 방법에 관한 것으로서, 특히는 에너지 빔의 조사(照射)에 의해서 반도체 박막을 결정화(結晶化)시켜서 이루어지는 복수(複數)의 소자(素子)를 구비한 박막 반도체 장치 및 그 제조 방법에 관한 것이다.
액정(液晶) 표시 장치와 같은 플랫형(型) 표시 장치에서는, 복수 화소의 액티브 매트릭스 표시를 행하기 위한 스위칭 소자로서, 박막 트랜지스터(thin film transistor: TFT)가 이용되고 있다. 박막 트랜지스터에는, 다결정 (多結晶) 실리콘(poly-Si)을 활성(活性) 영역으로 이용한 TFT(다결정 실리콘 TFT)와, 비정질(非晶質) 실리콘(아몰퍼스(amorphous) Si)를 활성 영역으로 이용한 TFT(비정질 실리콘 TFT)가 있다.
이 중, 다결정 실리콘 TFT는, 비정질 실리콘 TFT와 비교해서 캐리어의 이동 도(移動度)가 10배(倍)∼100배 정도 크고, 온(on) 전류의 열화(劣化; deterioration)도 작다고 하는 특징이 있고, 스위칭 소자의 구성 재료로서 매우 뛰어난 특성을 가지고 있다.
이와 같은 다결정 실리콘 TFT의 제조 기술로서, 대개 600℃ 이하의 저온 프로세스만을 이용해서 비정질 실리콘막을 다결정화시키는, 이른바 저온 폴리실리콘 프로세스가 개발되고, 기판의 저(低)코스트화(化)가 실현되고 있다. 예를 들면, 엑시머 레이저(excimer laser)를 이용한 저온 폴리실리콘 프로세스에서는, 라인모양(狀)으로 정형(整形)된 레이저광을, 조금씩 이동시켜서 대부분을 중복(重複)시키면서 비정질 실리콘막에 대해서 펄스 조사하고, 동일(同一) 개소에 10∼20회(回)의 레이저광 조사를 행한다. 이것에 의해, 활성 영역의 전면(全面)에서 결정 입경(結晶粒徑; 결정 입자 지름)이 균일화된 다결정이 얻어지도록 하고 있다.
또, 저온 폴리 실리콘 프로세스의 다른 예로서, 예를 들면 YAG 레이저의 고조파(高調波)로부터 얻어진 연속하는 레이저광을, 조사 에너지가 일정(一定)하게 되도록 일정 속도로 이동시키면서 비정질 실리콘막에 대해서 조사해서 결정화 영역을 형성하고, 결정립계(結晶粒界; 결정 입자 경계)가 없는 영역이 박막 트랜지스터의 활성 영역으로 되도록 패턴 형성하는 방법이 제안되어 있다(하기(下記) 특허 문헌 1 참조).
또, 콜롬비아대학 등에서는, 마스크를 이용한 다단(多段) 조사로 결정의 횡방향 성장(成長)의 폭(幅)을 규정하는 방법으로서, Sequential Lateral Solidification(SLS)이 제안되어 있다(하기 비특허 문헌 1 참조).
[특허 문헌 1] 일본 특개(特開) 제2003-77834호 공보(특히, 0091∼0092 단락, 0169 단락 참조)
[비특허 문헌 1] A.T.Vouysas, A.Limnov　and　J.S.Im, 「Journal of Applied Physics」(2003), Vol. 94, P. 7445-7452
근년(近年; 최근)에, 상술한 플랫 패널형 표시 장치에서는, 새로운 동영상(動畵; moving image) 특성이나 콘트라스트 특성의 향상을 목적으로 해서 하이 프레임 레이트(high frame rate)의 액정 디스플레이의 개발이 진행되고, 또 유기(有機) EL 디스플레이 등의 자발광형(自發光型; self-luminous)의 디스플레이 등의 새로운 표시 장치의 개발도 진행되고 있다. 이것에 따라서, 이와 같은 표시 장치에 대응가능한 스위칭 소자로서, 급격하게 큰 전류를 흐르게 해도 특성 열화가 없고, 또 각 스위칭 소자의 특성 편차(variation)가 작은 TFT의 개발이 요구되고 있다.
그렇지만, 상술한 종래의 저온 폴리 실리콘 프로세스에 의해서 얻어진 다결정 실리콘 TFT는, 비교적 큰 전류를 흐르게 하기 쉬운 특성으로서 캐리어의 이동도도 크고 특성 열화도 작은 것이 매우 유리한 반면, 비정질 실리콘 TFT와 비교해서 소자 사이의 특성, 특히 초기의 임계값(threshold) 전압이나 온(on) 전류에 크게 편차가 생기는 것이 문제로 되고 있다.
이와 같은 편차를 방지하기 위해서, 상술한 엑시머 레이저를 이용한 결정화에서는, 파장과 동등(同等)한 300㎚ 정도의 같은(同) 결정이 성장한 막을 이용함으 로써 소자의 편차를 최소한으로 하는 것이 시도되어 왔다. 그렇지만, 이와 같이 해서 다결정화한 막을 이용해도, 소자 사이의 특성 편차를 억제하는 효과가 충분하지 않았다.
이 원인은, 종래의 엑시머 레이저 어닐(annealing) 장치를 이용한 결정화 방법으로 결정화하는 경우, 다결정 실리콘막의 각 결정립(結晶粒; crystal grain; 결정 입자)의 크기를 고정밀도로 제어하는 것이 곤란하고, 고르지 않은(uneven) 입경으로 되어 버리기 때문이다. 입경의 불균일성(不均一性; unevenness)은, 각 박막 트랜지스터(TFT)의 채널부에서의 결정립계 수(數)의 편차로 이어지고, 그 결과로서 박막 트랜지스터(TFT)의 특성에 편차가 생긴다고 하는 문제로 되고 있다(예를 들면, K. Yamaguchi; et al; J. Appl. Phys., Vol. 89, No. 1, pp.590, M. Kimura et al; JAP. J.APPL. PHYSI. Vol. 40 Part1(2001), No.1, 외). 또, 이 문제는, 특히 유기 EL 소자를 표시 소자로서 가지는 경우에는, 표시부에서의 색 얼룩(色斑; color unevenness) 등으로서 나타나게 되기 때문에 매우 큰 문제로 된다.
그리고, 이상과 같은 박막 트랜지스터의 특성 편차는, 상기 특허 문헌 1에 기재된 저온 폴리 실리콘 프로세스이더라도 충분히 억제하는 것은 곤란하다. 이것은, 채널 내부를 구성하는 결정 영역이 커지기 때문에, 결정 내부의 결함이나, 전이(轉移) 등의 유무에 의한 영향이 특성의 편차에 크게 반영되기 때문이라고 생각된다. 또, SLS법을 적용해서 형성한 TFT의 특성에서의 이동도 편차는, 앞서(先) 나타낸 비특허 문헌 2의 도 8로부터, 최적 프로세스에서도 10% 이상 있는 것을 판독(讀取; read)할 수 있다. 이것은, 래터럴(lateral) 성장 부분의 결정 영역에서 무수한 비제어(非制御; uncontrolled) 결정립계가 존재하고 있는 것에 기인한다고 생각된다.
그래서, 본 발명은, 트랜지스터 특성의 경시 변화(經時變化)가 작고 또한 캐리어 이동도(移動度)가 고속이면서도, 트랜지스터 특성이 고정밀도로 제어된 박막 반도체 장치를 제공하는 것, 나아가서는 이와 같은 박막 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위한 본 발명의 박막 반도체 장치는, 에너지 빔의 조사에 의해서 다결정화한 활성 영역을 가지는 반도체 박막과, 해당 활성 영역을 가로지르(橫切; traverse)도록 설치(設; provide, form)된 게이트 전극을 구비하고 있다. 그리고 특히, 게이트 전극과 겹치는(重; overlap) 활성 영역의 채널부에서는, 결정 상태(結晶狀態)가 채널 길이(長) 방향으로 주기적(周期的)으로 변화하고 있다. 또, 대략 동일한 결정 상태가 해당 채널부를 가로지르고 있고, 채널 폭(幅) 방향은 동일한 결정 상태로 되어 있다.
이와 같은 구성의 박막 반도체 장치에서는, 채널을 통과하는 캐리어는, 반드시 결정 상태의 주기적인 변화를 가로질러서 이동하게 된다. 이 때문에, 이 주기를 제어하는 것에 의해, 해당 박막 반도체 장치에서의 트랜지스터 특성(캐리어 이동도)이 정밀도 양호하게 제어되게 된다. 예를 들면, 주기의 크기나 채널부에 배치되는 주기의 수를 일치시킴으로써, 복수의 소자에서의 캐리어 이동도의 편차가 억제된다. 그리고, 이와 같은 구성에서, 각 주기 내의 결정 상태를 소정 상태로 하는 것에 의해, 다결정화시킨 반도체 박막을 이용한 소자의 장점(長所)인, 높은 캐리어 이동도가 유지(維持; maintain)되는 것을 알 수 있었다.
또, 본 발명은 상술한 구성의 박막 반도체 장치의 제조 방법이기도 하다.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명의 실시형태를 도면에 의거해서 상세하게 설명한다. 또한, 이하의 실시형태에서는, 예를 들면 표시 장치에서의 화소의 스위칭 소자로서 톱 게이트형(型)의 다결정 실리콘 TFT를 동일 기판 상(上)에 복수 마련한 박막 반도체 장치를 예시해서 설명하고, 다음에 그 제조 방법을 설명한다.
<박막 반도체 장치>
도 1의 (a)는, 실시형태의 박막 반도체 장치의 구성을 도시하는 평면도이며, 도 1의 (b)는 도 1의 (a)에서의 A부의 확대 평면도이다. 이들 도면에 도시하는 박막 반도체 장치(1)는, 동일한 기판(3) 상에 복수의 박막 트랜지스터 TFT를 설치해서 이루어진다. 또한, 도면에서는, 하나의 박막 트랜지스터 TFT만을 도시하고 있다.
각 박막 트랜지스터 TFT는, 반도체 박막(5)으로 이루어지는 활성 영역(5a)과, 이 활성 영역(5a)의 중앙부를 가로지르는 상태로 배선(配線)된 게이트 전극(9)을 구비하고 있다.
이 중, 반도체 박막(5)으로 이루어지는 활성 영역(5a)은, 비정질 실리콘으로 서 성막(成膜)된 반도체 박막(5)에 레이저광과 같은 에너지 빔을 조사하는 것에 의해서 다결정화시킨 영역을 구비하고 있다. 또, 반도체 박막(5)은, 활성 영역(5a)을 포함하는 섬모양(島狀)으로 패터닝되어 있는 것으로 한다. 이 경우, 도시한 바와 같이, 다결정화된 활성 영역(5a) 주위에 비정질의 반도체 박막(5) 부분이 남지 않도록, 반도체 박막(5)이 패터닝되어 있어도 좋다.
또, 활성 영역(5a) 주위에 비정질의 반도체 박막(5) 부분이 남아 있어도 좋다.
이상과 같은 활성 영역(5a)에서는, 게이트 전극(9)과 겹치는 활성 영역(5a)이, 채널부(C)로 되어 있다. 또, 활성 영역(5a)에서, 이 채널부(C)를 사이에 둔 양측의 영역이 소스/드레인(11)으로 되어 있다.
그리고 본 실시형태에서는, 이상과 같이 구성된 각 박막 트랜지스터 TFT에서, 각 활성 영역(5a)의 결정 상태, 및 이 결정 상태에 대한 게이트 전극(9)의 배치 상태가 특징적이다.
즉, 각 활성 영역(5a)은, 적어도 게이트 전극(9)과 겹치는 채널부(C)에서의 결정 상태를, 게이트 전극(9)의 연장설치(延設; extend) 방향과 대략 수직인 채널 길이(L) 방향(즉, 게이트 전극(9)의 폭방향)으로 주기적으로 변화시켜서 이루어진다. 다시말해, 채널부(C)는, 그 결정 상태가 채널 길이(L) 방향으로 주기적으로 변화하고 있는 것이다. 여기에서, 결정 상태라 함은, 결정성(結晶性)-비결정성(非結晶性), 결정 입경의 크기, 결정립계의 유무, 또 결정립계의 소밀(粗密; density)에 의한 불순물의 편석(偏析; segregation) 정도(度合; degree) 등이고, 이들 상태 를 채널 길이(L) 방향으로 주기적으로 변화시키고 있는 것이다.
또, 채널 길이(L) 방향으로 주기적으로 변화시킨 결정 상태는, 활성 영역(5a)에 걸쳐서 연속해 있으며, 대략 동일한 결정 상태가 해당 채널부(C)를 가로지르고 있는 것으로 한다. 이 때문에, 채널 길이(L) 방향에 대해서 대략 수직인 채널 폭(W) 방향(게이트 전극(9)이 연장설치되는 방향)에서의 결정 상태는, 대략 동일하게 되어 있다. 또한, 이와 같은 결정 상태의 주기적인 변화는, 각 활성 영역(5a)의 전역(全域)에 미치고(及) 있어도 좋다.
특히, 본 실시형태에서는, 채널부(C)는, 결정 상태의 변화의 주기마다, 비정질 띠(非晶質帶)(51)와 결정질 띠(結晶質帶)(52)가 교호(交互; alternately; 번갈아, 교대)로 설치되어 있는 것으로 한다. 그리고, 이들 비정질 띠(51)와 결정질 띠(52)가, 채널 폭(W) 방향으로 띠모양(帶狀)으로 연장설치되어 있다.
여기에서, 게이트 전극(9)의 선폭(線幅)(즉, 채널 길이(L)에 대응한다)은, 여기에서 형성하는 박막 트랜지스터의 규격에 의거해서 설계되어 있다. 그리고, 그 아래쪽(下方)의 채널부(C)에는, 소정의 주기로 비정질 띠(51) 및 결정질 띠(52)가 교호로 배치되고 설정되어 있는 것으로 한다. 또, 동일 특성의 박막 트랜지스터 TFT라면, 채널부(C)에서의 비정질 띠(51) 및 결정질 띠(52)가, 대략 동일한 주기로 설치되어 있는 것이 중요하다. 여기에서, 대략 동일한 주기라 함은, 대략 동일한 폭의 비정질 띠(51), 및 결정 상태가 대략 동일한 결정질 띠(52)가, 대략 동일한 주기수로 교호로 설치되어 있는 상태인 것으로 한다.
그리고 예를 들면, 비정질 띠(51)의 폭이 대략 동일하고, 또한 결정질 띠(52)에서의 결정 상태가 대략 동일한 경우, 각 TFT의 채널부(C)에서의 주기수는, 소정의 주기수에 대해서 ±1주기의 범위인 것이 바람직하다. 또, 소정의 주기수에 대한 실제의 주기수의 비율의 편차가 작을 수록, 박막 트랜지스터 TFT의 특성 편차를 균일화할 수 있다. 이 때문에, 채널부(C)에 설치되는 비정질 띠(51)의 갯수(즉, 결정 상태의 주기수)는 2개 이상으로 많은 쪽이 좋다. 구체적으로는, 채널부(C)에는, 채널 폭(W) 방향으로 연장설치된 비정질 띠(51)가 25개 정도 설치되는 것이 바람직하다. 단, 채널부(C)에서 채널 길이(L) 방향을 가로지르는 비정질 띠(51)의 합계의 폭이 클수록, 채널 길이(L) 방향에서의 캐리어 이동도가 낮아지기 때문에, 캐리어 이동도가 어느 정도 높게 유지되도록 비정질 띠(51)의 폭은 가능한 한 작은 것이 바람직하다.
또, 이상과 같이 채널부(C) 내에 배치되는 비정질 띠(51)의 갯수를 안정화시키기 위해서, 활성 영역(5a) 내에서의 적어도 채널부(C) 내에서는, 비정질 띠(51) 및 결정질 띠(52)의 폭은 일정한 것으로 한다.
여기에서, 도 2에는, 채널부(C)의 더욱더 상세한 구성의 1예를 도시한다. 이 확대 평면도에 도시하는 바와 같이, 이상과 같은 주기 구조로 구성된 채널부(C)(활성 영역(5a))에서, 각 결정질 띠(52)에는, 결정질 띠(52)의 연장설치 방향으로 볼록(凸; convex)하게 되는 초승달 형상(三日月形狀; crescent shape)의 결정립(b)이 배열되어 있는 것으로 한다. 이들 결정립(b)은, 결정질 띠(52)의 폭방향에 걸치는 크기이며, 결정질 띠(52)의 연장설치 방향을 따라서 1열로 배열되어 있다. 또, 이상과 같은 채널부(C)에서는, 비정질 띠(51)와 결정질 띠(52)와의 계면 (界面)에, 결정립계(a)가 설치된다. 각 결정립계(a)는, 채널 폭(W) 방향으로 해당 채널부(C)를 가로지르는 상태에서 연장설치된 일련의 결정립계로서 구성되어 있게 된다.
또한, 채널부(C)(활성 영역(5a))에서의 주기 구조는, 도 2에 도시하는 구성에 한정되는 것은 아니다. 예를 들면, 도 3의 (a)에 도시하는 바와 같이, 각 결정질 띠(52)에는, 결정질 띠(52)의 연장설치 방향으로 볼록하게 되는 초승달 형상의 결정립(b)이 2열(列)(또는, 이것 이상의 복수 열(複數列))로 배열되어 있어도 좋다. 이 경우, 결정립(b)이 배열된 열 사이에는, 결정질 띠(52)의 연장설치 방향을 따라서 일련의 결정립계(a)가 설치되고, 결정립계(a-a) 사이에 걸치는 크기로 결정질 띠(52)의 연장설치 방향으로 볼록하게 되는 초승달 형상의 결정립(b)이 배열된다. 그리고, 결정립(b)이 2열 이상의 복수 열로 배열된 결정질 띠(52-52) 사이에 비정질 띠(51)가 협지(挾持; interpose)된 주기 구조로 된다.
또, 각 결정질 띠(52)에 배열되는 결정립(b)는 초승달 형상에 한정되는 것은 아니다. 예를 들면, 도 3의 (b)에 도시하는 바와 같이, 초승달 형상을 또 선대칭 형상(線對稱形狀)으로 2분할한 반초승달 형상(半三日月形狀; half-crescent shape)의 결정립(b′)을 배열해도 좋다. 이 경우, 결정질 띠(52) 내에서, 결정립(b′)이 배열된 열 사이에는, 결정질 띠(52)의 연장설치 방향을 따른 결정립계(a)가 설치되고, 결정립계(a-a) 사이에 걸치는 크기로 결정질 띠(52)의 연장설치 방향으로 반초승달 형상의 결정립(b′)이 배열된다.
이상과 같은 초승달 형상의 결정립(b) 및 반초승달 형상의 결정립(b′)은, 결정질 띠(52)의 연장설치 방향을 따라서 에너지 빔을 주사시키는 것에 의해서 형성된 결정립이며, 그 형성 방법에 대해서는, 다음의 제조 방법에서 상세하게 설명한다.
<박막 반도체 장치의 제조 방법>
이하, 도 1 및 도 2에 도시한 구성의 박막 반도체 장치(1)의 제조 방법을 도 4에 의거해서, 필요에 따라서 다른(他) 도면을 참조하면서 설명한다. 또한, 도 4는, 도 1에서의 채널 길이(L) 방향의 x-x′단면에 대응한다.
먼저, 도 4의 (a)에 도시하는 바와 같이, 박막 반도체 장치를 형성하는 기판(3a)을 준비한다. 이 기판(3a)으로서는, 비정질 기판의 유리(glass), 석영, 사파이어 기판, 플라스틱 기판, 나아가서는 알루미늄이나 스텐레스 등의 금속 기판 등을 이용한다.
그리고, 이 기판(3a)의 1주면(一主面) 상에, 해당 기판(3a)에의 열 전도(熱傳導)를 방지하기 위한 절연성의 버퍼층(3b)을 설치한다. 버퍼층(3b)으로서는, 예를 들면 규소 산화물이나, 규소 질화물, 규소 탄화물 이외에, Ti, Al, Zr, Hf 등의 산화막을 이용해도 상관없다. 이들 버퍼층(3b)의 형성은, CVD, 스퍼터, 및 증착 등의 공지의 진공 성막 기술에 의해서 행할 수가 있다. 또, 버퍼층으로서는, 무기계(無機系) SOG막이나 유기계(有機系) SOG 등의 층간 절연막 등으로서 통상 사용되는 절연층을 이용할 수도 있다. 또, 금속막의 양극(陽極) 산화에서 형성되는 유전체 막이나, 콜로이드 용액 겔법이나 MOD(Metal Organic Deposition)법 등의 공지의 기술로 성막된 막이어도 좋다.
다음에, 이상과 같이 표면이 버퍼층(3b)으로 덮인(覆; coverd) 기판(3)의 1주면 상에, 비정질의 반도체 박막(5)을 형성한다. 여기에서는, 1예로서 PE-CVD(plasma enhancement-chemical vapor deposition)법에 의한 비정질 실리콘으로 이루어지는 반도체 박막(5)의 형성을 행한다. 이와 같이 해서 얻어진 반도체 박막(5)은, 다량의 수소가 함유(含有)된, 이른바 수소화 비정질 실리콘(a-Si：H)으로 이루어진다. 또, 여기에서 형성하는 반도체 박막(5)의 막두께(膜厚)는, 예를 들면 막두께 20㎚∼100㎚인 것으로 한다.
또한, 반도체 박막(5)의 형성은, 성막 온도를 낮게 억제할 수 있는 방법이면 상술한 PE-CVD법에 한정되는 것은 아니며, 도포법(塗布法)에 의해서 행해도 좋다. 이 경우, 폴리실란 화합물을 용매에 섞은(混; 혼합한) 혼합물을, 기판(3) 상에 도포 성막하고, 그 후, 건조, 어닐을 행하는 것에 의해 반도체 박막(5)을 형성한다. 그리고, 앞서의 PE-CVD법이나, 여기에서 나타낸 도포법 등의 성막 온도가 낮게 억제된 성막 방법에서는, 어느 경우에도 성막 조건에 따라 다소의 변동은 있지만, 0.5atoms%∼15atoms% 정도의 수소를 함유한 수소화 비정질 실리콘(a-Si:H)으로 이루어지는 반도체 박막(5)이 얻어진다.
다음에, 필요에 따라서 반도체 박막(5) 중의 과잉 수소 이온을 이탈(脫離; desorption)시키기 위한, 이른바 수소빼기(水素拔; dehydrogenation; 탈수소화) 어닐(annealing) 처리를 행한다. 이와 같은 수소빼기 어닐 처리로서는, 예를 들면 400℃∼600℃의 로(爐; furnace) 어닐을 행한다. 단, 다음에 행하는 결정화를 위한 어닐 처리가, 반도체 박막(5) 중에서 수소 이온을 가스화(化) 팽창시키는 일없 이 레이저광의 조사부로부터 잉여(餘剩; excess) 수소를 제거하도록, 조사 에너지를 조정해서 행해지는 경우에는, 수소빼기 어닐 처리를 생략해도 좋다.
이상(以上)의 이후에, 도 4의 (b)에 도시하는 바와 같이, 반도체 박막(5)에 설정한 활성 영역(5a)에, 에너지 빔으로서 레이저광(Lh)을 조사해서 결정화시키기 위한 결정화 공정을 행한다.
이 결정화 공정에서는, 반도체 박막(5)에 대해서 레이저광(Lh)을 소정의 속도로 소정의 방향으로 주사시키면서 조사한다.
이 때, 도 5에 도시하는 바와 같이, 레이저광(Lh)의 조사 위치를, 다음에 형성하는 게이트 전극(9)의 폭 방향(즉, 채널 길이(L) 방향)으로 소정 피치만큼 이동시키고, 이동시킨 각 조사 위치에서 소정의 주사 방향(y)으로 레이저광(Lh)을 주사시킨다. 여기에서, 레이저광(Lh)의 주사 방향(y)은, 게이트 전극(9)의 연장설치 방향과 거의 일치하는 방향, 즉 채널 폭(W) 방향과 일치시킨다. 따라서, 각 활성 영역(5a)에서는, 게이트 전극(9)의 배선 방향에 따라서, 각각 설정된 방향으로 레이저광(Lh)의 조사 위치를 이동시키고, 이동시킨 각 조사 위치에서 소정의 주사 방향(y)으로 레이저광(Lh)을 주사시키는 것으로 한다.
또, 이 결정화 공정에서는, 레이저광(Lh)의 주사 방향(y)을 따라서, 결정화되지 않는 비정질의 영역이 비정질 띠(51)로서 소정의 주기(P)로 남겨지도록, 레이저광(Lh)의 조사량(照射量), 조사 스폿 지름(徑), 주사 속도, 및 조사 위치의 이동 피치 등을 설정한다.
이와 같은 결정화 공정으로서, 예를 들면 도 6에 도시하는 바와 같은 폭발 적(爆發的) 결정화를 적용한 방법이 예시된다. 폭발적 결정화가 생기도록 레이저광(Lh)을 조사하기 위해서는, 레이저광(Lh)의 주사시에 조사 영역의 반도체 박막(5)이 완전하게 용융하기 전에 주위의 영역으로 열이 전도되도록 조사 영역의 크기나 조사 속도, 조사 에너지를 제어한 레이저광(Lh)의 조사 조건을 설정한다.
이 때, 반도체 박막(5)에 조사하는 레이저광(Lh)의 파장은, 반도체 박막(5)의 막두께와 그의 흡수 계수에 의거해서, 반도체 박막(5)을 투과하지 않고 낭비(loss)없이 흡수되도록, 비교적 흡수 계수가 작아지는 파장이 선택된다. 즉, 두께 50㎚의 비정질 실리콘으로 이루어지는 반도체 박막(5)을 예로 들면, 파장 350㎚∼470㎚의 레이저광이 바람직하게 이용된다. 이와 같은 파장의 레이저광(Lh)의 발진원(發振源; oscillation source)으로서는, 예를 들면 GaN계의 화합물 반도체 레이저 발진기(發振器), 나아가서는 YAG 레이저 발진기가 대응한다. 또, 레이저광(Lh)의 파장 이외의 조사 조건으로서, 레이저광(Lh)을 조사하는 대물 렌즈의 개구수(NA), 레이저광(Lh)의 주사 속도나 조사 에너지 등을 조정하는 것에 의해서도, 반도체 박막(5)의 폭발적 결정화가 행해지도록 할 수가 있다.
그리고, 레이저광(Lh)을 채널 길이(L) 방향으로 소정의 이동 피치(p1)만큼 이동시킨 각 조사 위치에서, 이 채널 길이(L) 방향과 대략 수직인 주사 방향(y)으로, 상술한 조사 조건에서 레이저광(Lh)을 주사시킨다. 이 때, 인접(隣接)하는 레이저광(Lh)의 각 조사 위치 사이에, 소정 폭의 비결정 띠(51)가 남도록, 레이저광(Lh)이 겹치지 않는 범위에서 레이저광(Lh)의 스폿 지름(r1)에 대해서 상기 이동 피치(p1)를 조정한다.
이것에 의해, 이동 피치(p1)와 같은 주기(P)로 비정질 띠(51)가 설치되도록 반도체 박막(5)의 다결정화를 진행시킨다. 그리고, 비정질 띠(51-51) 사이에는, 레이저광(Lh)의 주사 방향(y)을 향해서 볼록하게 되는 초승달 형상의 결정립(b)이, 비정질 띠(51)의 연장설치 방향을 따라서 배열된 결정질 띠(52)가 형성된다.
여기에서, 레이저광(Lh)의 스폿 지름(r1) 및 레이저광(Lh)의 조사 위치의 이동 피치(p1)(비정질 띠(51)의 되풀이(繰返; 반복)의 주기(P))는, 채널부에 설치되는 비정질 띠(51)의 갯수(주기수)를 규정하는 중요한 팩터(factor; 요인)로 된다. 장치의 구성에서 설명한 바와 같이, 채널부에 설치되는 비정질 띠(51)의 갯수(주기수)는, 캐리어 이동도를 유지(保; keep)할 수 있는 범위에서 트랜지스터 특성의 편차를 균일화할 수 있을 정도로 많이 설정되는 것으로 했지만, 또 여기에서는 프로세스의 택트 타임(tact time)을 손상(損)시키지 않는 범위에서 보다 많은 갯수의 비정질 띠(51)가 채널부에 설치되도록, 이동 피치(p1)(비정질 띠(51)의 주기(P))가 설정되어 있는 것으로 한다. 그리고, 이 이동 피치(p1)에 맞추어, 가능한 한 작은 소정 폭의 비결정 띠(51)가 남도록, 레이저광(Lh)의 스폿 지름(r1)이 설정된다.
이상과 같은 결정화 공정 이외에, 예를 들면 도 3의 (a)에 도시한 바와 같이, 초승달 형상의 결정립(b)을 복수 열(예를 들면, 2열)로 배열시킨 결정질 띠(52)를 형성하는 경우에는, 주사 방향(y)으로의 1회째의 레이저광(Lh)의 주사후, 레이저광(Lh)이 겹침(重; overlapping)을 가지는 제1 소정 피치로 레이저광(Lh)의 조사 위치를 채널 길이(L) 방향으로 이동시키고, 이동시킨 조사 위치에서 주사 방향(y)으로의 2회째의 레이저광(Lh)의 주사를 행한다. 이것에 의해, 비결정의 영역 을 남기는 일없이, 1회째의 주사에 의해서 형성된 결정립(b)과의 사이에 주사 방향(y)으로 연속한 결정립계(a)를 형성하면서, 2회째의 결정립(b)을 형성한다. 그리고, 결정립계(a)를 사이에 둔 양측에 초승달 형상의 결정립(b)을 배열한 결정질 띠(52)를 형성한다. 그 후, 소정 폭의 비결정 띠(51)가 남도록, 레이저광(Lh)이 겹치지 않는 제2 소정 피치로 레이저광(Lh)의 조사 위치를 채널 길이(L) 방향으로 이동시키고, 이동시킨 조사 위치에서 주사 방향(y)으로의 1회째의 레이저광(Lh)의 주사를 행한다. 이후에는, 제1 소정 피치와 제2 소정 피치를 고정해서, 상술한 2회째의 레이저광(Lh)의 주사와 1회째의 레이저광(Lh)의 주사를 되풀이해서 행한다. 또한, 결정질 띠(52)에 초승달 형상의 결정립(b)을 3열 이상의 복수열로 배열시키는 경우에는, 제1 소정 피치로 조사 위치를 이동시켜서 행하는 2회째의 레이저광(Lh)의 주사후, 또 제1 소정 피치로 조사 위치를 이동시켜서 3회째(나아가서는 그 이상)의 레이저광의 주사를 행하며, 그 다음에 1회째의 레이저광(Lh)의 주사를 행하고, 이후 2회째 이후를 되풀이해서 행한다.
또, 도 3의 (b)에 도시한 바와 같이, 결정립계(a)를 사이에 두고 반초승달 형상의 결정립(b′)을 배열시킨 결정질 띠(52)를, 비정질 띠(51-51) 사이에 형성하는 경우에는, 레이저광(Lh)의 주사에 의해서 반도체 박막(5)을 깊이(深) 방향에서 완전 용융시키도록, 레이저광(Lh)의 조사 조건을 설정한다.
이 때, 반도체 박막(5)의 막두께와 그 흡수 계수에 의거해서, 레이저광(Lh)의 파장, 나아가서는 레이저광(Lh)을 조사하는 대물 렌즈의 개구수(NA), 레이저광(Lh)의 주사 속도나 조사 에너지 등의 조사 조건을 조정함으로써, 반도체 박 막(5)을 깊이 방향으로 완전 용융시킨다. 이와 같은 결정화를 행하는 경우이더라도, 앞서의 폭발적 결정화와 마찬가지로, GaN계의 화합물 반도체 레이저 발진기, 또 YAG 레이저 발진기에 의한 파장 350㎚∼470㎚의 레이저광(Lh)을 이용할 수 있으며, 상술한 조사 조건을 조정하는 것에 의해, 반도체 박막(5)을 깊이 방향에서 완전 용융시킨다.
이 경우, 도 7에 도시하는 바와 같이, 레이저광(Lh)을 채널 길이(L) 방향으로 소정의 이동 피치(p2)로 이동시킨 각 조사 위치에서, 이 채널 길이(L) 방향과 대략 수직인 주사 방향(y)(상술한 게이트 배선의 연장설치 방향)으로 주사시킨다. 이 때, 인접하는 레이저광(Lh)의 각 조사 위치 사이에, 비결정 띠(51)가 남도록, 레이저광(Lh)의 스폿 지름(r2)(채널 길이(L) 방향)에 대한 레이저광(Lh)의 이동 피치(p2)를 조정한다.
그리고, 반도체 박막(5)을 깊이 방향에서 완전 용융시키도록 조사 조건을 조정하는 것에 의해, 레이저광(Lh)의 주사의 중심에 주사 방향(y)을 따라서 일련의 결정립계(a)가 형성되도록 결정화가 진행되며, 이 결정립계(a)를 사이에 둔 양측에, 반초승달 형상의 결정립(b′)이 비정질 띠(51)의 연장설치 방향을 따라서 배열된 결정질 띠(52)가 형성된다. 또, 결정질 띠(52)의 끝가장자리(端緣; edges)에도, 결정질 띠(52)의 연장설치 방향을 따른 일련의 결정립계(a)가 형성된다. 이 때문에, 결정립계(a-a) 사이에, 반초승달 형상의 결정립(b′)이, 배열된 상태로 된다. 이와 같은 결정화 공정에 의하면, 결정립(b′)은, 레이저광(Lh)의 조사에 의해서 반도체 박막(5)을 완전 용융시키고, 액상(液相) 성장에 의해서 재결정화(再結 晶化)시켜서 얻어진 결정립이기 때문에, 결정의 질도 양호하며, 캐리어 이동도가 높아진다.
또한, 이와 같은 결정화에서도, 레이저광(Lh)의 스폿 지름(r2) 및 레이저광(Lh)의 조사 위치의 이동 피치(p2)(결정립계(a)의 주기(P))는, 프로세스의 택트 타임을 손상시키지 않는 범위에서 보다 많은 갯수의 결정립계(a)가 채널부에 설치되도록 설정되어 있는 것은, 도 6을 이용해서 설명한 폭발적 결정화와 마찬가지이다.
또, 반초승달 형상의 결정립(b′)을 4열 이상의 짝수열(偶數列)로 배열시킨 결정질 띠를 형성하려면, 레이저광이 겹침을 가지는 범위내의 제1 소정 피치로 레이저광(Lh)의 조사 위치를 채널 길이(L) 방향으로 이동시키고, 이동시킨 조사 위치에서 주사 방향(y)으로의 레이저광(Lh)의 주사를 행하는 공정과, 레이저광(Lh)이 겹치지 않을 정도의 제2 소정 피치로 레이저광(Lh)의 조사 위치를 채널 길이(L) 방향으로 이동시키고, 이동시킨 조사 위치에서 주사 방향(y)으로의 1회째의 레이저광(Lh)의 주사를 행하는 공정을, 소정의 주기로 되풀이해서 행하면 좋다. 또한, 레이저광(Lh)이 겹침을 가지는 범위내의 제1 소정 피치로 레이저광(Lh)의 조사 위치를 채널 길이(L) 방향으로 이동시킨 조사 위치에서의 주사 방향(y)으로의 레이저광(Lh)의 주사에서는, 앞서의 인접하는 주사로 형성된 결정립(b′)의 결정성을 계승(引繼)한 결정화가 행해진다. 이 때문에, 결정질 띠의 중앙에 배치되는 2열의 반초승달 형상의 결정립(b′)은, 서로 합체(合體)해서 초승달 형상의 결정립을 구성하게 된다.
여기에서, 상술한 도 6, 도 7을 이용해서 설명한 각 결정화 공정에서는, 레이저광(Lh)의 조사에 의해서 형성되는 비정질 띠(51)의 폭을 일정화(一定化)시키는 것, 및 결정립계(a)의 특성을 일정화시키는 것이 지극히 중요하다. 이들을 일정화하는 요인(要因)으로서는, 각 조사 위치에서의 레이저의 조사 에너지 밀도가 일정한 것, 주사 속도가 일정한 것, 조사 위치의 이동 피치(p1, p2)가 일정(주기(P)가 일정)한 것, 반도체 박막(5)의 막두께가 균일한 것 등이 요구된다.
또, 레이저광(Lh)의 조사 에너지 밀도를 일정하게 하기 위해서, 적어도 활성 영역(5a)에 대해서 레이저광(Lh)을 조사하고 있는 동안에 있어서는, 레이저광(Lh)이 연속 발진된 상태로 되어 있는 것이 바람직하다. 여기에서, 연속 발진이라 함은, 반도체 박막(5)의 온도가 저하하지 않는 범위의 휴지(休止; pause)(예를 들면, 50㎱ 이하의 휴지)가 있는 경우도 포함하는 것으로 한다. 또, 레이저광(Lh)의 조사 에너지 밀도를 일정하게 해서 상술한 조사를 행하기 위해서는, 에너지의 피드백 기능이나 포커스 서보 기능을 구비한 레이저광의 조사 장치를 이용하는 것이 바람직하다. 에너지의 피드백 기능이나 포커스 서보 기능은 광디스크 등의 컷팅 머신(cutting machine) 등에서 사용되는 공지의 기술로 구축(構築)되는 것이 가능하다.
또, 반도체 박막(5)에 대한 레이저광(Lh)의 조사는, 레이저 조사의 주사 속도가 일정하게 되는 영역에서 설정한다.
그리고, 반도체 박막에 대한 레이저광의 조사 위치의 이동은 상대적으로 좋고, 고정된 레이저광의 조사 위치에 대해서 반도체 박막이 형성된 기판측을 이동시 켜도 좋고, 고정된 기판에 대해서 레이저광의 조사 위치를 이동시켜도 좋다. 또, 기판(1)과 레이저광의 조사 위치와의 양쪽(兩方; both)을 이동시켜도 좋다.
또, 상술한 결정화 공정에서의 레이저광(Lh)의 평행한 주사는, 하나의 레이저 발진기를 이용해서 순차(順次) 행해도 좋고, 복수의 레이저 발진기를 이용해서 행해도 좋다. 또, 표시 장치를 구동하기 위한 박막 트랜지스터의 제작(作製)을 생각한 경우, 복수의 활성 영역에 대해서 동시에 행해지는 것이 바람직하다. 다시말해, 기판(1)의 표면 측에 설정 배열된 복수의 활성 영역에 대해서 레이저광(La)을 동시에 다점(多点) 조사하는 것에 의해, 복수의 활성 영역에 대해서 결정화 공정을 동시에 행할 수 있는 것이, 생산성을 고려한 경우에는 바람직한 방법이다.
이와 같은 레이저광(Lh)의 다점 조사를 실현하기 위해서는, 레이저광의 발진원으로서 반도체 레이저 발진기가 매우 적합(好適; 바람직)하게 이용된다. 반도체 레이저 발진기는, 엑시머 레이저나 YAG 레이저 등의 다른 레이저 발진기와 비교해서 매우 소형(小型)이기 때문에, 하나의 장치 내에 복수 배치가 가능하며, 또한 연속 조사에서 정격 40㎽의 출력이 가능하다.
반도체 레이저 발진기를 이용하는 것에 의해, 대면적화(大面積化)에 대응해서 반도체 레이저의 갯수를 늘림(增)으로써 기판 사이즈에 대해서 유연하게 장치 설계가 대응하는 것이 가능하게 된다. 이 때문에, 대형 기판 상에 같은 성능의 트랜지스터를 다수 늘어놓은(竝) 구조를 얻을 수 있으며, 연구 레벨로 보고가 있는 바와 같은 마스크를 이용해서 입계(粒界; 입자 경계)를 제어하는 방법에 비해서 대면적에서 균일한 특성의 트랜지스터를 형성하는 것에 유리하다.
이상 설명한 결정화를 위한 결정화 공정을 종료한 후에는, 도 4의 (c)에 도시하는 바와 같이, 결정화시킨 활성 영역(5a)을 남기는 바와 같은 소정 형상으로 반도체 박막(5)을 패턴 에칭하고, 각 활성 영역(5a)을 섬모양으로 분할해서 소자 분리(素子分離)한다. 이 경우, 도시한 바와 같이, 활성 영역(5a) 주위에 결정화시키지 않은 반도체 박막(5) 부분이 남지 않도록, 반도체 박막(5)을 패턴 에칭해도 좋다. 또, 활성 영역(5a) 주위에 결정화시키지 않은 반도체 박막(5) 부분이 남도록, 반도체 박막(5)을 패턴 에칭 해도 좋다. 또한, 이와 같은 반도체 박막(5)의 패턴 에칭은, 상술한 결정화 공정전에 행해도 좋다. 이 경우, 활성 영역(5a)의 예정으로 되는 영역을 포함하는 섬모양으로 패터닝된 각 반도체 박막(5)에 대해서, 상술한 결정화 공정이 행해지게 된다.
다음에, 패터닝된 활성 영역(5a)을 덮는 상태에서 기판(1)의 상부에 게이트 절연막(7)을 형성한다. 이 게이트 절연막(7)은, 산화 실리콘이나 질화 실리콘으로 이루어지는 것으로 좋으며, 통상의 PE-CVD에 의한 공지의 방법으로 성막 가능하고, 그 밖에도 도포형(塗布型)의 절연층으로서 공지의 SOG 등의 성막을 행해도 좋다. 또한, 이 게이트 절연막(7)의 형성은, 반도체 박막(5)을 패턴 에칭하기 전에 행해도 좋다.
다음에, 상술한 바와 같은 섬모양으로 분할한 각 활성 영역(5a)의 중앙부를 가로지르는 형상의 게이트 전극(9)을, 게이트 절연막(7) 상에 형성한다. 여기에서는, 도 5를 이용해서 설명한 바와 같이, 각 활성 영역(5a)에 형성된 비정질 띠(51) 및 결정질 띠(52)의 연장설치 방향을 따라서, 게이트 전극(9)을 형성한다. 다시말 해, 결정 상태가 대략 동일한 방향을 따라서 해당 게이트 전극을 형성하는 것이다. 이 때, 동일 특성의 소자이면, 아래쪽에 동일 주기로 비정질 띠(51) 및 결정질 띠(52)가 배치되도록, 동일 선폭의 게이트 전극(9)을 패턴 형성한다.
이상의 게이트 전극(9)을 형성하려면, 먼저, 스퍼터법 또는 증착법에 의해, 예를 들면 알루미늄으로 이루어지는 전극 재료층을 성막하고, 다음에 리소그래피법에 의해서 이 전극 재료층 상에 레지스트 패턴을 형성한다. 그 후, 이 레지스트 패턴을 마스크로 이용해서 전극 재료층을 에칭하는 것에 의해, 게이트 전극(9)을 패턴 형성한다.
또한, 게이트 전극(9)의 형성은, 이와 같은 수순(手順; procedure)에 한정되는 것은 아니며, 예를 들면 금속 미립자를 도포해서 인쇄하는 수법(手法)이어도 좋다. 또, 게이트 전극(9)을 형성할 때의 전극 재료층의 에칭에서는, 계속해서 게이트 절연막(7)을 에칭해도 좋다.
그 후, 도 4의 (d)에 도시하는 바와 같이, 게이트 전극(9)을 마스크로 이용해서, 활성 영역(5a)에 자기 정합적(自己整合的)으로 불순물이 도입된 소스·드레인(11)을 형성한다. 여기에서는, 예를 들면 게이트 전극(9)을 마스크로 이용한 이온 임플란테이션(ion-implantation)을 행한다.
이것에 의해, 게이트 전극(9)의 아래쪽에는 결정화된 활성 영역(5a)에서 불순물이 도입되지 않은 부분으로 이루어지는 채널부(C)가 형성된다. 이들 소스·드레인(11) 및 게이트 전극(9)의 아래쪽의 채널부(C)는, 반도체 박막(5)을 결정화시킨 다결정 실리콘으로 구성된 결정질 띠가 배열되기 때문에, 이상에 의해서 다결정 실리콘 박막을 이용한 톱 게이트형의 박막 트랜지스터 TFT(즉, 다결정 실리콘 TFT)가 동일 기판(3) 상에 복수 설치된 박막 반도체 장치(1)가 얻어진다.
그리고, 이와 같은 박막 트랜지스터 TFT를 스위칭 소자로서 이용한 표시 장치로서, 예를 들면 액정 표시 장치를 제작하는 경우에는, 이하의 공정을 더 행한다.
먼저, 도 8의 (a)에 도시하는 바와 같이, 박막 반도체 장치(1)의 기판(3) 상에, 박막 트랜지스터 TFT를 덮는 상태에서 층간 절연막(21)을 형성한다. 다음에, 이 층간 절연막(21)에 박막 트랜지스터 TFT의 소스·드레인(11)에 이르는 접속 구멍(接續孔)(21a)을 형성한다. 그리고, 이 접속 구멍(21a)을 거쳐서 소스·드레인(11)에 접속된 배선(23)을, 층간 절연막(21) 상에 형성한다.
그 다음에, 배선(23)을 덮는 상태에서 평탄화(平坦化) 절연막(25)을 형성하고, 배선(23)에 이르는 접속 구멍(25a)을 평탄화 절연막(25)에 형성한다. 다음에, 이 접속 구멍(25a)과 배선(23)을 거쳐서 소스·드레인(11)에 접속된 화소 전극(27)을, 평탄화 절연막(25) 상에 형성한다. 이 화소 전극(27)은, 액정 표시 장치의 표시 타입에 따라서 투명 전극 또는 반사 전극으로서 형성한다. 또한, 도면은 1화소의 요부 단면(要部斷面)으로 되어 있다.
그 후, 여기에서의 도시는 생략했지만, 화소 전극(27)을 덮는 배향막(配向膜)을 평탄화 절연막 상에 형성하고, 구동 기판(29)을 완성시킨다.
한편, 도 8의 (b)에 도시하는 바와 같이, 구동 기판(29)에 대향(對向) 배치시키는 대향 기판(31)을 준비한다. 이 대향 기판(31)은, 투명 기판(33) 상에 공통 전극(35)을 설치하고, 또 여기에서의 도시를 생략한 배향막으로 공통 전극(35)을 덮어서 이루어진다. 또한, 공통 전극(35)은 투명 전극으로 이루어지는 것으로 한다.
그리고, 구동 기판(29)과 대향 기판(31)을, 화소 전극(27)과 공통 전극(35)을 마주보게 한(向合; face) 상태에서, 스페이서(37)를 거쳐서 대향 배치한다. 그리고, 스페이서(37)에 의해서 소정 간격으로 유지된 기판(29, 31) 사이에 액정상(液晶相)(LC)을 충전 봉지(充塡封止; 채우고 밀봉)하고, 액정 표시 장치(41)를 완성시킨다.
또한, 상기 구성의 구동 기판(29)을 이용해서 유기 EL 표시 장치를 제작하는 경우에는, 구동 기판(29)에 설치된 화소 전극을 양극(또는, 음극(陰極))으로 하고, 이 화소 전극 상에 정공 주입층(正孔注入層), 발광층(發光層), 전자 수송층(電子輸送層) 등의 필요 기능을 가지는 유기층을 적층시키고, 또 유기층 상에 공통 전극을 음극(또는, 양극)으로서 형성하는 것으로 한다.
이상 설명한 본 실시형태의 박막 반도체 장치(1)에 의하면, 도 1 및 도 2를 참조하면, 게이트 전극(9)을 따라서 연장설치된 결정립 띠(51) 및 결정질 띠(52)가, 채널부(C)를 가로지름과 동시에 채널 길이(L) 방향으로 주기적으로 배치된 구성으로 함으로써, 채널부(C)를 통과하는 캐리어는, 반드시 주기적으로 배치된 비정질 띠(51)를 가로질러서 이동하게 된다. 이 때문에, 이 주기(P)를 제어하는 것에 의해, 박막 반도체 장치(1)에서의 박막 트랜지스터 TFT의 트랜지스터 특성(캐리어 이동도)을 정밀도 양호하게 제어하는 것이 가능하게 된다. 다시말해, 주기(P)로 서, 그의 크기, 채널부(C)에 배치되는 비정질 띠(51)의 수, 비정질 띠(51)의 폭의 합계, 결정질 띠(52)의 결정 상태를 일치시킴으로써, 복수의 소자에서의 캐리어 이동도의 편차가 억제된다.
또, 도 3을 이용해서 설명한 바와 같이 결정질 띠(52) 내에 결정립계(a)가 설치되어 있는 경우이더라도, 주기(P)로서 결정립계(a)의 주기를 제어하는 것에 의해, 박막 반도체 장치(1)에서의 박막 트랜지스터 TFT의 트랜지스터 특성(캐리어 이동도)을 정밀도 양호하게 제어하는 것이 가능하게 된다.
그리고, 이상의 주기(P)(결정립계(a)의 주기도 포함한다)는, 상술한 바와 같이 레이저광(Lh)의 조사 조건에 따라서 양호하게 제어하는 것이 가능하기 때문에, 상술한 트랜지스터 특성이 정밀도 양호하게 제어된 박막 트랜지스터 TFT를 형성하는 것이 가능하다.
또, 특히 도 2에 도시한 바와 같이, 결정질 띠(52) 내에, 결정질 띠(52)의 폭 방향에 걸치는 크기의 결정립(b)이 배열되어 있는 경우에는, 결정질 띠(52) 내에서 캐리어가 결정립(b-b) 사이의 입계를 통과하는 일이 없기 때문에, 채널 길이(L) 방향의 캐리어 이동도를 높게 유지하는 것도 가능하다.
따라서, 이와 같은 박막 반도체 장치에 형성된 각 박막 트랜지스터 TFT를 화소의 스위칭 소자로서 이용해서 표시 장치를 구성하는 것에 의해, 표시 장치의 고성능화를 도모하는 것이 가능하게 된다. 특히, 유기 EL 표시 장치에서는, 표시부에서의 색 얼룩을 방지하는 것이 가능하게 된다.
또한, 상술한 실시형태에서는, 활성 영역(5a)의 채널부(C)에 주기적으로 비 정질 띠(51)와 결정질 띠(52)가 설치되어 있는 구성을 설명했다. 그렇지만, 본 발명으로서는, 채널부(C)에서의 결정 상태가 채널 길이(L) 방향으로 주기적으로 변화하고 있고, 또한 대략 동일한 결정 상태가 채널부(C)를 가로지르고 있는 구성이라면, 결정 상태의 주기의 제어에 의해서 트랜지스터 특성의 정밀도를 고정밀도로 제어하고, 편차가 작은 박막 트랜지스터 TFT를 얻는 것이 가능하다. 이와 같은 구성의 다른 예로서, 예를 들면 채널부(C)를 가로지르는 비정질 띠(51)가 설치되어 있지 않고, 결정립의 입경만을 채널 길이(L) 방향으로 주기적으로 변화시키는 구성이 예시된다. 또, 이와 같은 입경의 주기적인 변화에 추종(追從)시켜서, 불순물의 편석 상태를 변화시킨 구성도 예시된다.
또, 본 발명에서는, 소정의 이동 피치로 이동시킨 각 조사 위치에서, 소정의 주사 방향으로 레이저광을 주사시키는 결정화 공정에 의해, 상술한 바와 같이 주기적으로 결정 상태를 변화시킨 다결정화를 행하는 방법을 설명했다. 그렇지만, 주기적으로 결정 상태를 변화시킨 다결정화를 행하는 결정화 공정은, 상술한 방법에 한정되는 것은 아니다.
예를 들면, 라인 모양으로 정형된 레이저광을, 라인 모양의 짧은 축(短軸) 방향으로 주기 P로 이동시켜서 펄스 조사하는 방법이더라도, 레이저광의 라인 모양을 일부만 겹치게 함으로써, 레이저광이 겹쳐서 조사된 부분과 겹치지 않고 조사된 부분에서 결정 상태의 주기를 변화시킨 활성 영역을 형성하는 것이 가능하다. 이 경우, 라인 모양의 짧은 쪽(短手; minor axis) 방향을 채널 길이(L)방향으로 함으로써, 결정 상태의 주기의 변화가 채널 길이(L) 방향으로 된다.
또 게다가, 레이저광의 빔 프로파일을 가우시안 커브(Gaussian curve)로 하는 것에 의해, 레이저광의 중심부가 통과한 영역, 주변부가 통과한 영역에서 결정화에 차(差)가 생기도록 해도 좋다.
[실시예]
이하, 본 발명의 실시예 1∼3을, 도 4∼도 7 및 필요도(必要圖)에 의거해서 설명하며, 다음에 비교예를 설명한다.
<실시예 1-1, 실시예 1-2>
도 6을 이용해서 설명한 결정화 공정을 적용해서 복수의 박막 트랜지스터를 형성했다(도 1 참조).
먼저, 절연성의 기판(3) 상에, PE-CVD법에 의해서 막두께 50㎚의 비정질 실리콘으로 이루어지는 반도체 박막(5)을 성막했다.
다음에, 이 반도체 박막(5)의 각 활성 영역(5a)에, 레이저광(Lh)을 조사해서 다결정화하는 어닐 처리를 행했다. 이 때, 레이저광(Lh)은, GaN 레이저를 이용해서 채널 길이(L) 방향의 스폿 지름(r1)=500㎚, 이것과 직교하는 방향(y)의 스폿 지름=300㎚의 타원 형상(楕圓形狀)으로 했다. 또, 대물 렌즈의 실효 NA=0. 6으로 했다. 그리고, 채널 길이(L) 방향으로의 이동 피치(p1)=500㎚, 이것과 직교하는 주사 방향(y)으로의 주사 속도(ｖt)=3m/초(秒), 기판면에서의 조사 에너지(판면(板面) 조사 에너지) 17㎽ 상당(相當)으로 하고, 반도체 박막(5)의 결정화 공정을 행했다. 또한, 반도체 박막(5)에 대한 레이저광(Lh)의 조사는, 항상 포커스 서보를 가하고(실행하고), 고속으로의 주사시에 초점(焦点)이 벗어나지(外; deviate) 않도 록 했다. 또, 조사 에너지가 일정하게 되도록 조사 빔의 일부를 모니터해서 에너지의 변동이 없도록 했다.
이와 같은 결정화 공정에 의해, 채널 길이(L) 방향으로 주기(P)=500㎚이고, 폭 10㎚인 비정질 띠(51)를 사이에 두고 폭 490㎚의 결정질 띠(52)를 주기적으로 설치해서 이루어지는 활성 영역(5a)을 형성했다. 결정질 띠(52) 내에는, 결정질 띠(52)의 폭 방향에 걸치는 크기로 주사 방향(y)으로 볼록하게 된 초승달 모양의 결정립(b)이 결정질 띠(52)의 연장설치 방향으로 배열 형성되었다. 각 결정립(b)의 크기는, 주사 방향(y)의 폭의 최대부(초승달의 배(腹; belly part))에서 100㎚ 정도였다.
그 다음에, 다결정화된 각 활성 영역(5a)을, 비정질 띠(51)의 연장설치 방향의 폭(다시말해, 채널 폭(W))이 50㎛로 되도록 패터닝했다. 그 후, 패터닝한 활성 영역(5a)을 덮는 상태에서 게이트 절연막(7)을 성막하고, 이 상부에 비정질 띠(51)의 연장설치 방향을 따라서 게이트 전극(9)을 형성했다. 하기(下記) 표 1에 나타내는 바와 같이, 게이트 전극(9)의 선폭(다시말해, 채널 길이(L))은, 실시예 1-1에서 5㎛, 실시예 1-2에서 20㎛로 했다. 이것에 의해, 각 게이트 전극(9)의 아래쪽에서 활성 영역(5a)을 가로지르도록 약 10개, 약 40개의 비정질 띠(51)가 설치되도록 했다.
[표 1]
Figure 112007019813722-pat00001
그 후, 게이트 전극(9)의 양옆(兩脇; both sides)의 활성 영역(5a)에 소스/드레인(11)을 형성하고, 실시예 1-1 및 실시예 1-2의 각각에서, 기판(3) 상에 각 규격의 박막 트랜지스터 TFT를 복수 형성했다.
제작한 각 박막 트랜지스터 TFT에 대한 온 전류의 편차(±σ)를 측정했다. 그 결과를 상기 표 1에 아울러(合; 함께) 나타낸다. 이 결과로부터, 비정질 띠(51)의 갯수가 많을 수록(주기수가 많을 수록), 온 전류의 편차(±σ)가 작고, 특성 정밀도가 양호한 박막 트랜지스터가 얻어지는 것이 확인되었다. 특히, 채널 길이(L)=20㎛에서는, 비정질 띠(51)의 갯수(주기수)가 40개 이상이면, 온 전류의 편차(±σ)=±1. 4% 이내로 억제되고, 유기 전계 발광소자(有機電界發光素子)를 이용한 표시 장치에서의 화소 전극의 스위칭 소자로서, 이 박막 트랜지스터를 이용한 경우이더라도, 휘도 편차가 시각적으로 인식(視認; visually recognize)되지 않을 정도로 충분히 억제되는 것이 확인되었다. 또, 이 때의 FET 이동도(캐리어 이동도)는 10㎠/Vs이며, 화소 스위치로서 충분히 양호한 트랜지스터 특성이 얻어지는 것도 확인되었다.
<실시예 2-1, 실시예 2-2>
도 7을 이용해서 설명한 결정화 공정을 적용해서 복수의 박막 트랜지스터를 형성했다(도 1 참조).
먼저, 절연성의 기판(3) 상에, PE-CVD법에 의해서 막두께 50㎚의 비정질 실리콘으로 이루어지는 반도체 박막(5)을 성막했다.
다음에, 이 반도체 박막(5)의 각 활성 영역(5a)에, 레이저광(Lh)을 조사해서 다결정화하는 어닐 처리를 행했다. 이 때, 레이저광(Lh)은, GaN 레이저를 이용하고, 채널 길이(L) 방향의 스폿 지름(r2)=500㎚의 원 형상(圓形狀)으로 했다. 또, 대물 렌즈의 실효 NA=0. 8로 했다. 그리고, 채널 길이(L) 방향으로의 이동 피치(p2)=500㎚, 이것과 직교하는 주사 방향(y)으로의 주사 속도(ｖt)=1m/초, 판면 조사 에너지 12㎽ 상당으로 하고, 반도체 박막(5)의 결정화 공정을 행했다. 또한, 반도체 박막(5)에 대한 레이저광(Lh)의 조사시에 포커스 서보를 가한 것, 조사 빔의 일부를 모니터한 것은 실시예 1과 마찬가지이다.
이와 같은 결정화 공정에 의해, 채널 길이(L) 방향으로 주기(P)=500㎚이고, 폭 10㎚인 비정질 띠(51)를 사이에 두고 폭 490㎚의 결정질 띠(52)를 주기적으로 설치해서 이루어지는 활성 영역(5a)을 형성했다. 결정질 띠(52) 내에는 결정립계(a)를 사이에 두고 반초승달 형상의 결정립(b′)이 결정질 띠(52)의 연장설치 방향으로 배열 형성되었다. 각 결정립(b′)의 크기는, 주사 방향(y)의 폭은 최대부에서 150㎚ 정도였다.
그 다음에, 실시예 1과 마찬가지 수순을 행하고, 비정질 띠(51)의 연장설치 방향의 폭(다시말해, 채널 폭(W))이 50㎛로 되도록 활성 영역(5a)을 패터닝하고, 게이트 절연막(7)을 거쳐서 게이트 전극(9)을 형성했다. 하기 표 2에 나타내는 바와 같이, 게이트 전극(9)의 선폭(다시말해, 채널 길이(L))은, 실시예 2-1에서 5㎛, 실시예 2-2에서 20㎛로 했다. 이것에 의해, 게이트 전극(9)의 아래쪽에서 활성 영역(5a)을 가로지르도록, 실시예 2-1에서는 10개, 실시예 2-2에서는 40개의 비정질 띠(51)가 각각 설치되도록 했다.
[표 2]
Figure 112007019813722-pat00002
그 후, 게이트 전극(9)의 양옆의 활성 영역(5a)에 소스/드레인(11)을 형성하고, 실시예 2-1 및 실시예 2-2의 각각에서, 기판(3) 상에 각 규격의 박막 트랜지스터 TFT를 복수 형성했다.
제작한 각 박막 트랜지스터 TFT에 대한 온 전류의 편차(±σ)를 측정했다. 그 결과를 상기 표 2에 아울러 나타낸다. 이 결과로부터, 비정질 띠(51)의 갯수가 많을 수록(주기수가 많을 수록), 온 전류의 편차(±σ)가 작고, 특성 정밀도가 양호한 박막 트랜지스터가 얻어지는 것이 확인되었다. 특히, 채널 길이(L)=20㎛에서는, 비정질 띠(51)의 갯수(주기수)가 40개 이상이면, 온 전류의 편차(±σ)=±1. 3% 이내로 억제되고, 유기 전계 발광 소자를 이용한 표시 장치에서의 화소 전극의 스위칭 소자로서, 이 박막 트랜지스터를 이용한 경우이더라도, 휘도 편차가 시각적으로 인식되지 않을 정도로 충분히 억제되는 것이 확인되었다. 또, 이 때의 FET 이동도(캐리어 이동도)는 12㎠/Vs이며, 화소 스위치로서 충분히 양호한 트랜지스터 특성이 얻어지는 것도 확인되었다.
<실시예 3-1, 실시예 3-2>
실시예 2와 마찬가지로, 도 7을 이용해서 설명한 결정화 공정을 적용해서 복수의 박막 트랜지스터를 형성했다(도 1 참조).
여기에서는, 실시예 2에서의 레이저광(Lh)의 조사 조건 중, 대물렌즈의 실효 NA=0. 4, 피치(p2)=600㎚로 변경한 것 이외는, 실시예 2와 마찬가지로 해서 결정화 공정을 행했다.
이와 같은 결정화 공정에 의해, 채널 길이(L) 방향으로 주기(P)=600㎚이고, 폭 10㎚인 비정질 띠(51)를 사이에 두고 폭 590㎚의 결정질 띠(52)를 주기적으로 설치해서 이루어지는 활성 영역(5a)을 형성했다. 결정질 띠(52) 내에는 결정립계(a)를 사이에 두고 반초승달 형상의 결정립(b′)이 결정질 띠(52)의 연장설치 방향으로 배열 형성되었다. 각 결정립(b′)의 크기는, 주사 방향(y)의 폭의 최대부에서 150㎚ 정도였다.
그 다음에, 실시예 1과 마찬가지 수순을 행하고, 비정질 띠(51)의 연장설치 방향의 폭(다시말해, 채널 폭(W))이 50㎛로 되도록 활성 영역(5a)을 패터닝하고, 게이트 절연막(7)을 거쳐서 게이트 전극(9)을 형성했다. 하기 표 3에 나타내는 바와 같이, 게이트 전극(9)의 선폭(다시말해, 채널 길이(L))는, 실시예 3-1에서 5㎛, 실시예 3-2에서 20㎛로 했다. 이것에 의해, 게이트 전극(9)의 아래쪽에서 활성 영역(5a)을 가로지르도록, 실시예 3-1에서는 약 8개, 실시예 3-2에서는 약 33개의 비 정질 띠(51)가 각각 설치되도록 했다.
[표 3]
Figure 112007019813722-pat00003
그 후, 게이트 전극(9)의 양옆의 활성 영역(5a)에 소스/드레인(11)을 형성하고, 실시예 3-1 및 실시예 3-2의 각각에서, 기판(3) 상에 각 규격의 박막 트랜지스터 TFT를 복수 형성했다.
제작한 각 박막 트랜지스터 TFT에 대한 온 전류의 편차(±σ)를 측정했다. 그 결과를 상기 표 3에 아울러 나타낸다. 이 결과로부터, 비정질 띠(51)의 갯수가 많을 수록(주기수가 많을 수록), 온 전류의 편차(±σ)가 작고, 특성 정밀도가 양호한 박막 트랜지스터가 얻어지는 것이 확인되었다. 그리고, 채널 길이(L)=5㎛이더라도, 비정질 띠(51)의 갯수(주기수)가 8개 정도에서, 온 전류의 편차(±σ)=±1. 0% 이내로 억제되고 있으며, 유기 전계 발광 소자를 이용한 표시 장치에서의 화소 전극의 스위칭 소자로서, 이 박막 트랜지스터를 이용한 경우이더라도, 휘도 편차가 시각적으로 인식되지 않을 정도로 충분히 억제되는 것이 확인되었다. 또, 이 때의 FET 이동도(캐리어 이동도)는 10㎠/Vs이며, 화소 스위치로서 충분히 양호한 트랜지스터 특성이 얻어지는 것도 확인되었다.
<비교예>
종래 구성의 엑시머 레이저를 이용한 결정화 공정을 적용해서 복수의 박막 트랜지스터를 형성했다.
먼저, 실시예 1과 마찬가지 반도체 박막(5)을 성막한 후, KrF의 엑시머 레이저를, 광학적으로 짧은 축 방향의 폭이 400㎛인 라인 빔으로 가공하고, 1펄스마다 짧은 축 방향으로 8㎛ 피치로 조사 위치를 어긋나게 하고, 나머지 영역은 겹치도록 레이저를 조사했다. 이 때에 짧은 축에 평행한 단면에서 평가한 에너지 프로파일은, 탑 햇형(top-hat shap)(사다리꼴형(台形型; trapezoidal shape)으로 조정하고 있다. 상기 조건으로 조사를 행한 경우, 같은 영역에는 약 50(shots)의 펄스 레이저가 조사되게 된다. 조사 레이저는 1펄스가 25㎱이고, 310mJ/㎠ 상당의 에너지 밀도로 되도록 아테네이터(attenuator; 감쇠기)를 이용해서 조정했다. 이 결과 얻어진 결정을 2차 전자현미경(SEM)으로 관찰하면, 250㎚2(㎚角; ㎚ square) 정도의 네모진(四角; rectangular; 사각의) 결정이 얻어지는 것이 확인되었다.
그 후에는 실시예 1과 마찬가지 수순을 행하고, 채널 길이(L)(게이트 전극의 선폭) 20㎛, 채널 폭(W) 50㎛의 박막 트랜지스터 TFT를 복수 형성했다.
얻어진 각(各) 박막 트랜지스터 TFT에 대해서 트랜지스터 특성을 측정한 결과를, 하기 표 4에 나타낸다. 또한, 표 4에는, 비교예와 동일 규격(채널 길이(L)=20㎛, 채널 폭(W)=50㎛)의 각 실시예에 대한 결과를 아울러 나타냈다.
[표 4]
Figure 112007019813722-pat00004
표 4에 나타내는 바와 같이, 본 발명을 적용한 실시예 1∼3의 박막 트랜지스터에서는, 본 발명을 적용하고 있지 않은 비교예의 박막 트랜지스터와 비교해서, 온 전류 편차가 작게 억제되고 있는 것이 확인되었다. 또한, FET 이동도에 대해서는, 비교예의 박막 트랜지스터가 높은 값을 나타내고 있지만, 본 발명을 적용한 실시예 1∼3의 값이더라도 화소 스위치로서 충분히 양호한 값이다.
또, 레이저 조사시에 이용한 대물 렌즈의 실효 NA가 다른(異) 어느 실시예 1∼3이더라도, 본 발명의 적용이 없는 비교예보다도 온 전류의 편차가 적었다.
이상의 결과, 유기 전계 발광 소자를 이용한 표시 장치에서의 화소 전극의 스위칭 소자로서, 본 발명을 적용한 박막 트랜지스터를 이용하는 것에 의해, 표시 장치에서의 화소 사이의 휘도 편차가 충분히 작게 억제되는 것이 확인되었다.
또한, 각 실시예 및 비교예는 실험적 프로세스에 의해서 행해지고 있다. 이 때문에, 실시예 3은 다른 예와 비교해서 프로세스(구체적으로는, 핸들링성(性; skill))가 개선된 결과도 포함되어 있다.
이상 설명한 바와 같이 본 발명에 따르면, 채널부가 다결정화되고 있는 것에 의해 소자 특성의 경시 변화가 작고 또한 캐리어 이동도가 고속이면서도, 고정밀도로 캐리어 이동도가 제어된 박막 반도체 장치를 얻는 것이 가능하다. 이 결과, 소자 특성이 양호하고, 또한 소자 사이의 특성 편차를 균일화할 수 있으며, 이와 같은 박막 반도체 장치를 스위칭 소자로 한 표시 장치의 고성능화를 도모하는 것이 가능하게 된다.

Claims (11)

  1. 에너지 빔의 조사(照射)에 의해서 다결정화(多結晶化)한 활성 영역을 가지는 반도체 박막과, 해당(當該) 활성 영역을 가로지르도록 설치된 게이트 전극을 구비한 박막 반도체 장치에 있어서,
    게이트 전극과 겹치는(overlap) 활성 영역의 채널부에서는, 결정 상태가 채널 길이 방향으로 주기적으로 변화하고 있고, 동일한 결정 상태가 해당 채널부를 가로지르고,
    결정 상태의 변화의 주기마다, 활성 영역을 가로지르는 상태에서 비정질 띠(非晶質帶)와 결정질 띠(結晶質帶)가 교호(交互; 교대)로 설치되어 있고,
    결정질 띠에는, 해당 결정질 띠의 폭 방향에 걸치는 크기의 결정립(結晶粒)이, 해당 결정질 띠의 연장설치된 방향으로 배열되어 있고,
    상기 활성 영역은, 에너지 빔의 주사 위치를 게이트 전극의 폭 방향인 채널 길이 방향으로 소정 피치만큼 이동시키고 이동시킨 각 주사 위치에서 소정의 주사 방향으로 에너지 빔을 주사하는 것에 의해 다결정화 되고,
    상기 게이트 전극은, 결정 상태가 동일한 방향을 따라서 형성되는
    것을 특징으로 하는 박막 반도체 장치.
  2. 제1항에 있어서,
    채널부에는, 결정 상태의 변화의 주기가 2주기 이상인 소정수(所定數)로 설치되어 있는
    것을 특징으로 하는 박막 반도체 장치.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    결정질 띠에는, 해당 결정질 띠의 연장설치 방향으로 볼록하게 되는 초승달 형상(crescent shape)의 결정립이 해당 결정질 띠의 연장설치 방향을 따라서 배열되어 있는
    것을 특징으로 하는 박막 반도체 장치.
  6. 제1항에 있어서,
    결정립은 결정질 띠의 연장설치 방향을 따라서 에너지 빔을 주사(走査)시키는 것에 의해서 형성된 결정립인
    것을 특징으로 하는 박막 반도체 장치.
  7. 반도체 박막에 에너지 빔을 조사하는 것에 의해 해당 반도체 박막의 활성 영역을 결정화하는 공정과, 활성 영역을 가로지르는 형상으로 게이트 전극을 형성하는 공정을 구비한 박막 반도체 장치의 제조 방법에 있어서,
    활성 영역을 결정화하는 공정에서는, 에너지 빔의 주사 위치를 게이트 전극의 폭 방향인 채널 길이 방향으로 소정 피치만큼 이동시키고, 이동시킨 각 주사 위치에서 소정의 주사 방향으로 에너지 빔을 주사시켜서 해당 활성 영역을 다결정화 하고,
    게이트 전극을 형성하는 공정에서는, 결정 상태가 동일한 방향을 따라서 해당 게이트 전극을 형성하는
    것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    활성 영역을 결정화하는 공정에서는, 에너지 빔이 겹치지 않는 범위에서 해당 에너지 빔의 조사 위치를 소정의 이동 방향으로 이동시키는 것에 의해, 반도체 박막을 다결정화시킨 결정질 띠의 사이에 주기적으로 비정질 띠를 남기는
    것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    활성 영역을 결정화하는 공정에서는, 에너지 빔의 각 조사 위치에서 이동 방향과 다른(異) 주사 방향으로 해당 에너지 빔을 주사시키면서 조사하는 것에 의해, 해당 주사 방향을 따라서 결정립을 배열 형성하는
    것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    활성 영역을 결정화하는 공정에서는, 폭발적(爆發的) 결정화가 생기도록 에너지 빔의 조사를 행하는
    것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  11. 제7항에 있어서,
    활성 영역을 결정화하는 공정에서는, 에너지 빔의 빔 프로파일을 가우시안 커브(Gaussian curve)로 하는
    것을 특징으로 하는 박막 반도체 장치의 제조 방법.
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