KR20150112288A - 스트레처블 소자와 그 제조방법 및 스트레처블 소자를 포함하는 전자장치 - Google Patents
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Abstract
스트레처블 소자(stretchable device)와 그 제조방법 및 스트레처블 소자를 포함하는 전자장치에 관해 개시되어 있다. 개시된 스트레처블 소자(stretchable device)는 탄성 폴리머를 포함하는 제1 및 제2 물질층과 이들 사이에 배치된 유기물층을 구비할 수 있다. 상기 유기물층을 유기 반도체를 포함할 수 있다. 상기 스트레처블 소자는 상기 제1 및 제2 물질층 중 적어도 하나에 임베드된(embedded) 적어도 하나의 전극요소를 포함할 수 있다. 상기 전극요소는 상기 유기물층에 전기적으로 연결될 수 있다. 상기 스트레처블 소자는 상기 유기물층과 평행한 방향으로 늘어나는 특성을 가질 수 있다. 상기 스트레처블 소자가 트랜지스터인 경우, 게이트전극이 더 구비될 수 있다.
Description
스트레처블 소자(stretchable device)와 그 제조방법 및 스트레처블 소자를 포함하는 전자장치에 관한 것이다.
최근, 휘어지는 전자장치, 즉, 플렉서블(flexible) 전자장치에 대한 관심이 높아지고 있다. 플렉서블 일렉트로닉스(flexible electronics)는 플라스틱과 같이 휘어지는 기판에 전자소자를 실장하여 구부리거나 접을 수 있는 전자회로/장치를 구현하는 기술이다. 특히, 플렉서블 일렉트로닉스는 디스플레이(display) 분야에서 차세대 기술로 주목받고 있다.
플렉서블 전자장치와 더불어 늘어나는(인장 가능한) 전자장치, 즉, 스트레처블 전자장치(stretchable electronic device)에 대한 필요성이 대두되고 있다. 플렉서블 전자장치는 전체 길이는 그대로 유지하면서 휘어지는 장치인데 반해 스트레처블 전자장치는 휘어질 뿐 아니라 길이가 늘어나는 장치이다. 스트레처블 일렉트로닉스(stretchable electronics)는 전자기기의 새로운 적용분야를 가능하게 하는 기술로 기대되고 있다. 잠재적인 적용분야로는 움직이는 로보틱(robotic) 장치를 위한 전자 스킨(electronic skins) 및 스킨 센서(skin sensors), 입을 수 있는(즉, wearable) 전자장치, 생체융합(bio-integrated) 소자 등이 있다. 또한, 디스플레이나 센서 어레이 등을 포함한 다양한 분야에서 스트레처블 소자는 유용하게 활용될 수 있다.
우수한 특성을 갖는 스트레처블 소자(stretchable device)를 제공한다.
높은 인장 변형률을 가질 수 있는 스트레처블 소자(stretchable device)를 제공한다.
반복적인 스트레칭 사이클(stretching cycle) 이후에도 우수한 성능을 유지할 수 있는 스트레처블 소자(stretchable device)를 제공한다.
비교적 단순한 구조를 갖고 제조가 용이한 스트레처블 소자(stretchable device)를 제공한다.
상기 스트레처블 소자(stretchable device)의 제조방법을 제공한다.
상기 스트레처블 소자(stretchable device)를 포함하는 장치를 제공한다.
본 발명의 일 측면(aspect)에 따르면, 탄성 폴리머를 포함하고 늘어나는 특성을 갖는 제1 물질층; 상기 제1 물질층에 대향하는 것으로, 탄성 폴리머를 포함하고 늘어나는 특성을 갖는 제2 물질층; 상기 제1 및 제2 물질층 사이에 구비된 것으로, 유기 반도체를 포함하는 유기물층; 및 상기 제1 및 제2 물질층 중 적어도 하나에 임베드된(embedded) 것으로, 상기 유기물층에 접촉된 적어도 하나의 전극요소;를 포함하고, 상기 유기물층과 평행한 방향으로 늘어나는 특성을 갖는 스트레처블 소자(stretchable device)가 제공된다.
상기 제1 물질층의 탄성 폴리머 및 상기 제2 물질층의 탄성 폴리머 각각은 0.4 이상의 포아송 비(Poisson's ratio)를 가질 수 있다.
상기 제1 물질층의 탄성 폴리머 및 상기 제2 물질층의 탄성 폴리머 중 적어도 하나는 polyurethane, polyurethane acrylate, acrylate polymer, acrylate terpolymer 및 silicone-based polymer 중 적어도 하나를 포함할 수 있다.
상기 silicone-based polymer는 polydimethylsiloxane, polyphenylm-ethylsiloxane 및 hexamethyldisiloxane 중 적어도 하나를 포함할 수 있다.
상기 유기 반도체는 공액(conjugated) 구조를 갖는 유기물을 포함할 수 있다.
상기 유기 반도체는 poly(3-hexylthiophene), TIPS-pentacene, pentacene, cyano-polyphenylene vinylene, polyacetylenes, polyaniline, poly(phenylene ethynylene), poly(phenylene sulfide), poly(phenylene vinylene), polypyridines, polypyrroles, polythiophenes 및 polyfluorene-based polymer 중 적어도 하나를 포함할 수 있다.
상기 전극요소는 네트워크 구조(network structure)를 가질 수 있다.
상기 전극요소는 CNT(carbon nanotube), 금속 나노와이어(metal nanowire) 및 그래핀(graphene) 중 적어도 하나를 포함할 수 있다.
상기 전극요소는 상기 제1 및 제2 물질층 중 하나에 임베드된(embedded) 제1 및 제2 전극을 포함할 수 있고, 상기 제1 및 제2 전극은 서로 이격될 수 있다.
상기 전극요소는 상기 제1 물질층 내에 임베드된(embedded) 제1 전극 및 상기 제2 물질층 내에 임베드된(embedded) 제2 전극을 포함할 수 있다.
상기 스트레처블 소자는 트랜지스터일 수 있다. 이 경우, 상기 전극요소는 상기 제1 및 제2 물질층 중 하나에 임베드된(embedded) 소오스전극 및 드레인전극을 포함할 수 있고, 상기 스트레처블 소자는 상기 유기물층에 전계를 인가하기 위한 게이트전극을 더 포함할 수 있다.
상기 게이트전극은 액체 금속(liquid metal), CNT(carbon nanotube), 금속 나노와이어(metal nanowire) 및 그래핀(graphene) 중 적어도 하나를 포함할 수 있다.
상기 게이트전극을 커버하는 탄성보호층이 더 구비될 수 있다.
상기 스트레처블 소자는 광발전소자(photovoltaic device)일 수 있다. 이 경우, 상기 스트레처블 소자는 상기 유기물층에 대하여 상기 제1 물질층 측에 구비된 제1 전극 및 상기 제2 물질층 측에 구비된 제2 전극을 포함할 수 있고, 상기 제1 및 제2 전극 중 적어도 하나는 상기 전극요소에 대응될 수 있다.
상기 스트레처블 소자는 발광소자(light emitting device)일 수 있다. 이 경우, 상기 스트레처블 소자는 상기 유기물층에 대하여 상기 제1 물질층 측에 구비된 제1 전극 및 상기 제2 물질층 측에 구비된 제2 전극을 포함할 수 있고, 상기 제1 및 제2 전극 중 적어도 하나는 상기 전극요소에 대응될 수 있다.
상기 스트레처블 소자는 10% 이상의 변형률을 가질 수 있다.
상기 스트레처블 소자는 150% 이상의 변형률을 가질 수 있고, 상기 유기물층은 150% 이상의 변형률에서 나노 크랙에 의해 반도체 특성을 유지할 수 있다.
상기 스트레처블 소자는 200% 이상의 변형률을 가질 수 있다.
상기 스트레처블 소자는 250% 이상의 변형률을 가질 수 있다.
본 발명의 다른 측면에 따르면, 포아송 비(Poisson's ratio)가 0.4 이상인 제1 탄성 폴리머층; 상기 제1 탄성 폴리머층과 대향하는 것으로, 포아송 비(Poisson's ratio)가 0.4 이상인 제2 탄성 폴리머층; 상기 제1 및 제2 탄성 폴리머층 사이에 구비된 유기 반도체층; 상기 제1 및 제2 탄성 폴리머층 중 하나에 임베드된(embedded) 것으로, 상기 유기 반도체층에 전기적으로 연결된 소오스전극과 드레인전극; 및 상기 제1 및 제2 탄성 폴리머층 중 하나 상에 구비된 게이트전극;을 포함하는 스트레처블 트랜지스터(stretchable transistor)가 제공된다.
상기 소오스전극과 드레인전극은, 예컨대, 네트워크 CNT 구조를 포함할 수 있다.
상기 게이트전극은, 예컨대, 액체 금속(liquid metal)을 포함할 수 있다.
상기 제1 및 제2 탄성 폴리머층은, 예컨대, polyurethane, polyurethane acrylate 및 polydimethylsiloxane 중 적어도 하나를 포함할 수 있다.
상기 유기 반도체층은, 예컨대, poly(3-hexylthiophene), TIPS-pentacene, pentacene, cyano-polyphenylene vinylene, polyacetylenes, polyaniline, poly(phenylene ethynylene), poly(phenylene sulfide), poly(phenylene vinylene), polypyridines, polypyrroles, polythiophenes 및 polyfluorene-based polymer 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 탄성 폴리머를 포함하고 늘어나는 특성을 갖는 제1 물질층을 마련하는 단계; 상기 제1 물질층 상에 유기 반도체를 포함하는 유기물층을 형성하는 단계; 및 상기 유기물층 상에 탄성 폴리머를 포함하고 늘어나는 특성을 갖는 제2 물질층을 형성하는 단계;를 포함하고, 상기 제1 및 제2 물질층 중 적어도 하나는 상기 유기물층에 접촉된 적어도 하나의 전극요소를 포함하도록 형성하는 스트레처블 소자(stretchable device)의 제조방법이 제공된다.
상기 제1 물질층을 마련하는 단계는 기판 상에 적어도 하나의 전극요소를 형성하는 단계; 상기 기판 상에 상기 전극요소가 임베드(embed) 되는 물질층을 형성하는 단계; 및 상기 전극요소가 임베드된(embedded) 물질층을 상기 기판으로부터 분리하는 단계;를 포함할 수 있다.
상기 제1 물질층의 탄성 폴리머 및 상기 제2 물질층의 탄성 폴리머 각각은 0.4 이상의 포아송 비(Poisson's ratio)를 가질 수 있다.
상기 제1 물질층의 탄성 폴리머 및 상기 제2 물질층의 탄성 폴리머 중 적어도 하나는 polyurethane, polyurethane acrylate, acrylate polymer, acrylate terpolymer 및 silicone-based polymer 중 적어도 하나를 포함할 수 있다.
상기 silicone-based polymer는 polydimethylsiloxane, polyphenylm-ethylsiloxane 및 hexamethyldisiloxane 중 적어도 하나를 포함할 수 있다.
상기 유기 반도체는 poly(3-hexylthiophene), TIPS-pentacene, pentacene, cyano-polyphenylene vinylene, polyacetylenes, polyaniline, poly(phenylene ethynylene), poly(phenylene sulfide), poly(phenylene vinylene), polypyridines, polypyrroles, polythiophenes 및 polyfluorene-based polymer 중 적어도 하나를 포함할 수 있다.
상기 유기물층은, 예컨대, 트랜스퍼 프린팅(transfer printing) 방법으로 형성할 수 있다.
상기 전극요소는 CNT(carbon nanotube), 금속 나노와이어(metal nanowire) 및 그래핀(graphene) 중 적어도 하나를 포함할 수 있다.
상기 전극요소는 서로 이격된 제1 및 제2 전극을 포함할 수 있고, 상기 제1 및 제2 전극은 상기 유기물층에 대하여 일측에 위치하거나, 상기 제1 및 제2 전극은 각각 상기 유기물층의 일측 및 타측에 위치할 수 있다.
상기 스트레처블 소자는 트랜지스터일 수 있다. 이 경우, 상기 전극요소는 소오스전극 및 드레인전극을 포함할 수 있고, 상기 제조방법은 상기 유기물층에 대응하는 게이트전극을 형성하는 단계를 더 포함할 수 있다.
상기 게이트전극은 액체 금속(liquid metal), CNT(carbon nanotube), 금속 나노와이어(metal nanowire) 및 그래핀(graphene) 중 적어도 하나를 포함할 수 있다.
상기 게이트전극을 커버하는 탄성보호층을 형성하는 단계를 더 포함할 수 있다.
상기 스트레처블 소자는 광발전소자, 발광소자 또는 센서일 수 있다.
우수한 특성을 갖는 스트레처블 소자(stretchable device)를 구현할 수 있다. 높은 변형률을 갖는 스트레처블 소자를 구현할 수 있다. 반복적인 스트레칭 사이클(stretching cycle)과 많은 시간의 경과 후에도 우수한 성능을 유지할 수 있는 스트레처블 소자를 구현할 수 있다. 비교적 단순한 구조를 갖고 제조가 용이한 스트레처블 소자를 구현할 수 있다. 이러한 스트레처블 소자는 트랜지스터, 광발전소자(ex, 태양전지), 발광소자, 센서, 디스플레이 등 다양한 분야에 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 스트레처블 소자(stretchable device)를 보여주는 단면도이다.
도 2는 도 1의 스트레처블 소자의 평면 구조를 예시적으로 보여주는 평면도이다.
도 3은 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 4는 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 5는 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 6은 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 7은 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 8은 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 9는 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 10은 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 11a 내지 도 11g는 본 발명의 실시예에 따른 스트레처블 소자의 제조방법을 보여주는 단면도이다.
도 12a 내지 도 12e는 본 발명의 실시예에 따른 것으로, 유기 반도체층을 트랜스퍼 프린팅(transfer printing) 방법으로 형성하는 방법을 보여주는 단면도이다.
도 13a 내지 도 13f는 본 발명의 다른 실시예에 따른 스트레처블 소자의 제조방법을 보여주는 단면도이다.
도 14a 내지 도 14c는 본 발명의 다른 실시예에 따른 스트레처블 소자의 제조방법을 보여주는 단면도이다.
도 15의 (A) 내지 (D)는 본 발명의 실시예에 따른 스트레처블 소자의 제조 순서를 보여주는 이미지이다.
도 16의 (A) 및 (B)는 본 발명의 실시예에 따른 스트레처블 소자의 무변형 상태(unstretched state) 및 150% 변형 상태를 보여주는 이미지이다.
도 17은 도 16의 (B)와 같이 인장 변형된 소자(트랜지스터)의 트랜스퍼 커브(transfer curve)를 보여주는 그래프이다.
도 18은 비교예 및 실시예에 따른 소자 구조(다층 구조)의 변형 정도에 따른 유기 반도체층(P3HT층)의 모폴로지(morphology) 변화를 보여주는 광학현미경 사진이다.
도 19는 비교예에 따른 PU/P3HT 구조의 50% 변형후 P3HT층의 상태를 보여주는 AFM(atomic force microscope) 사진이다.
도 20은 본 발명의 실시예에 따른 스트레처블 소자(트랜지스터)의 변형에 따른 온/오프(ON/OFF) 전류의 변화를 보여주는 그래프이다.
도 21은 본 발명의 실시예에 따른 스트레처블 소자(트랜지스터)의 변형에 의한 게이지 팩터(gauge factor)(GF)의 변화를 보여주는 그래프이다.
도 22는 본 발명의 실시예에 따른 스트레처블 소자(트랜지스터)를 평행 방향으로 변형하는 경우, 변형 사이클에 따른 온-커런트(ON-current)의 변화를 보여주는 그래프이다.
도 23은 본 발명의 실시예에 따른 스트레처블 소자(트랜지스터)를 수직 방향으로 변형하는 경우, 변형 사이클에 따른 온-커런트(ON-current)의 변화를 보여주는 그래프이다.
도 24는 본 발명의 실시예에 따른 스트레처블 소자의 스트레칭 횟수에 따른 트랜스퍼(transfer) 특성 변화를 보여주는 그래프이다.
도 25는 본 발명의 실시예에 따른 스트레처블 소자의 100회 스트레칭 사이클 후 시간 경과에 따른 트랜스퍼(transfer) 특성 변화를 보여주는 그래프이다.
도 26은 비교예 및 실시예에 따른 소자 구조(다층 구조)에서 유기 반도체층(P3HT층)의 흡광 특성을 보여주는 그래프이다.
도 27 및 도 28은 본 발명의 실시예에 따른 소자 구조(다층 구조)를 수직 방향 및 평행 방향으로 변형하면서 편광된 입사광에 대하여 측정한 흡수 스펙트라(absorption spectra)를 보여주는 그래프이다.
도 29는 본 발명의 실시예에 따른 스트레처블 소자에서 사용될 수 있는 polyurethane층(PU층)의 변형(strain)에 따른 물성 변화를 보여주는 그래프이다.
도 30은 본 발명의 실시예에 따른 스트레처블 소자에서 사용될 수 있는 polyurethane층(PU층)의 변형 사이클 횟수에 따른 물성 변화를 보여주는 그래프이다.
도 31은 본 발명의 실시예에 따른 스트레처블 소자에서 사용될 수 있는 polyurethane층(PU층)의 스트레스(stress)-스트레인(stain) 특성을 보여주는 그래프이다.
도 2는 도 1의 스트레처블 소자의 평면 구조를 예시적으로 보여주는 평면도이다.
도 3은 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 4는 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 5는 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 6은 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 7은 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 8은 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 9는 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 10은 본 발명의 다른 실시예에 다른 스트레처블 소자의 단면도이다.
도 11a 내지 도 11g는 본 발명의 실시예에 따른 스트레처블 소자의 제조방법을 보여주는 단면도이다.
도 12a 내지 도 12e는 본 발명의 실시예에 따른 것으로, 유기 반도체층을 트랜스퍼 프린팅(transfer printing) 방법으로 형성하는 방법을 보여주는 단면도이다.
도 13a 내지 도 13f는 본 발명의 다른 실시예에 따른 스트레처블 소자의 제조방법을 보여주는 단면도이다.
도 14a 내지 도 14c는 본 발명의 다른 실시예에 따른 스트레처블 소자의 제조방법을 보여주는 단면도이다.
도 15의 (A) 내지 (D)는 본 발명의 실시예에 따른 스트레처블 소자의 제조 순서를 보여주는 이미지이다.
도 16의 (A) 및 (B)는 본 발명의 실시예에 따른 스트레처블 소자의 무변형 상태(unstretched state) 및 150% 변형 상태를 보여주는 이미지이다.
도 17은 도 16의 (B)와 같이 인장 변형된 소자(트랜지스터)의 트랜스퍼 커브(transfer curve)를 보여주는 그래프이다.
도 18은 비교예 및 실시예에 따른 소자 구조(다층 구조)의 변형 정도에 따른 유기 반도체층(P3HT층)의 모폴로지(morphology) 변화를 보여주는 광학현미경 사진이다.
도 19는 비교예에 따른 PU/P3HT 구조의 50% 변형후 P3HT층의 상태를 보여주는 AFM(atomic force microscope) 사진이다.
도 20은 본 발명의 실시예에 따른 스트레처블 소자(트랜지스터)의 변형에 따른 온/오프(ON/OFF) 전류의 변화를 보여주는 그래프이다.
도 21은 본 발명의 실시예에 따른 스트레처블 소자(트랜지스터)의 변형에 의한 게이지 팩터(gauge factor)(GF)의 변화를 보여주는 그래프이다.
도 22는 본 발명의 실시예에 따른 스트레처블 소자(트랜지스터)를 평행 방향으로 변형하는 경우, 변형 사이클에 따른 온-커런트(ON-current)의 변화를 보여주는 그래프이다.
도 23은 본 발명의 실시예에 따른 스트레처블 소자(트랜지스터)를 수직 방향으로 변형하는 경우, 변형 사이클에 따른 온-커런트(ON-current)의 변화를 보여주는 그래프이다.
도 24는 본 발명의 실시예에 따른 스트레처블 소자의 스트레칭 횟수에 따른 트랜스퍼(transfer) 특성 변화를 보여주는 그래프이다.
도 25는 본 발명의 실시예에 따른 스트레처블 소자의 100회 스트레칭 사이클 후 시간 경과에 따른 트랜스퍼(transfer) 특성 변화를 보여주는 그래프이다.
도 26은 비교예 및 실시예에 따른 소자 구조(다층 구조)에서 유기 반도체층(P3HT층)의 흡광 특성을 보여주는 그래프이다.
도 27 및 도 28은 본 발명의 실시예에 따른 소자 구조(다층 구조)를 수직 방향 및 평행 방향으로 변형하면서 편광된 입사광에 대하여 측정한 흡수 스펙트라(absorption spectra)를 보여주는 그래프이다.
도 29는 본 발명의 실시예에 따른 스트레처블 소자에서 사용될 수 있는 polyurethane층(PU층)의 변형(strain)에 따른 물성 변화를 보여주는 그래프이다.
도 30은 본 발명의 실시예에 따른 스트레처블 소자에서 사용될 수 있는 polyurethane층(PU층)의 변형 사이클 횟수에 따른 물성 변화를 보여주는 그래프이다.
도 31은 본 발명의 실시예에 따른 스트레처블 소자에서 사용될 수 있는 polyurethane층(PU층)의 스트레스(stress)-스트레인(stain) 특성을 보여주는 그래프이다.
이하, 본 발명의 실시예에 따른 스트레처블 소자(stretchable device)와 그 제조방법 및 스트레처블 소자를 포함하는 전자장치를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 스트레처블 소자(stretchable device)(100A)를 보여주는 단면도이다.
도 1을 참조하면, 스트레처블 소자(100A)는 제1 물질층(P10)을 구비할 수 있다. 제1 물질층(P10)은 탄성 폴리머(elastomeric polymer)를 포함할 수 있고, 늘어나는 특성을 가질 수 있다. 상기 탄성 폴리머는 탄성 고무(elastomeric rubber)일 수 있다. 제1 물질층(P10)과 대향하는 제2 물질층(P20)이 구비될 수 있다. 제2 물질층(P20)은 제1 물질층(P10)과 동일하거나 유사한 물질로 구성될 수 있다. 즉, 제2 물질층(P20)은 탄성 폴리머(탄성 고무)를 포함할 수 있고, 늘어나는 특성을 가질 수 있다. 제2 물질층(P20)의 탄성 폴리머는 제1 물질층(P10)의 탄성 폴리머와 동일할 수 있지만, 그렇지 않을 수도 있다.
제1 및 제2 물질층(P10, P20) 사이에 유기 반도체층(N10)이 구비될 수 있다. 유기 반도체층(N10)은 공액(conjugated) 구조를 갖는 유기물을 포함할 수 있다. 이러한 유기물은 반도체 특성을 가질 수 있다. 유기 반도체층(N10)은 제1 및 제2 물질층(P10, P20)과 접촉할 수 있다. 소자 영역 내에서, 유기 반도체층(N10) 하면의 70% 이상이 제1 물질층(P10)으로 커버될 수 있고, 유기 반도체층(N10) 상면의 70% 이상이 제2 물질층(P20)으로 커버될 수 있다. 예컨대, 유기 반도체층(N10) 하면 전체가 제1 물질층(P10)으로 커버될 수 있고, 유기 반도체층(N10) 상면의 80% 이상이 제2 물질층(P20)으로 커버될 수 있다. 유기 반도체층(N10) 상면 전체가 제2 물질층(P20)으로 커버될 수도 있다.
제1 및 제2 물질층(P10, P20) 중 적어도 하나에 적어도 하나의 전극요소(E10, E20)가 임베드(embed) 될 수 있다. 여기서는, 제1 물질층(P10) 내에 서로 이격된 제1 및 제2 전극(E10, E20)이 임베드된(embedded) 경우가 도시되어 있다. 제1 및 제2 전극(E10, E20)은 유기 반도체층(N10)에 전기적으로 연결될 수 있다. 제1 및 제2 전극(E10, E20)은 유기 반도체층(N10)에 접촉될 수 있다. 제1 및 제2 전극(E10, E20) 각각의 적어도 일부는 제1 물질층(P10)의 표면부 내에 임베드될 수 있고, 유기 반도체층(N10)에 직접 접촉될 수 있다.
본 실시예에 따른 스트레처블 소자(100A)는 트랜지스터일 수 있다. 이 경우, 유기 반도체층(N10)은 채널층일 수 있고, 제1 및 제2 전극(E10, E20)은 소오스전극 및 드레인전극일 수 있다. 또한, 스트레처블 소자(100A)는 게이트전극(G10)을 더 포함할 수 있다. 게이트전극(G10)은 유기 반도체층(N10)에 전계(electric field)를 인가하기 위한 요소일 수 있다. 게이트전극(G10)은 늘어날 수 있는 도전성 물질, 예컨대, 액체 금속(liquid metal) 등으로 형성될 수 있다. 게이트전극(G10)은 제1 및 제2 물질층(P10, P20) 중 어느 하나, 예컨대, 제2 물질층(P20) 상에 구비될 수 있다. 이 경우, 게이트전극(G10)과 유기 반도체층(N10)(즉, 채널층) 사이에 배치되는 제2 물질층(P20)은 "게이트절연층"이라 할 수 있다. 제2 물질층(P20)이 게이트절연층으로 사용되는 경우, 제2 물질층(P20)의 두께는 약 10 ㎛ 이하 또는 약 3 ㎛ 이하일 수 있고, 작게는, 약 1 ㎛ 이하일 수 있다. 예컨대, 제2 물질층(P20)이 게이트절연층으로 사용되는 경우, 제2 물질층(P20)의 두께는 약 10 nm 내지 약 10 ㎛ 정도일 수 있다. 제1 물질층(P10)은 일종의 "기판"으로 여길 수 있다. 스트레처블 소자(100A)가 트랜지스터인 경우, 상기 트랜지스터는 FET(field effect transistor)일 수 있다.
이하에서는, 도 1의 스트레처블 소자(100A)를 구성하는 물질들 및 이들의 특성에 대해 보다 구체적으로 설명한다.
제1 물질층(P10)의 탄성 폴리머 및 제2 물질층(P20)의 탄성 폴리머 각각은 0.4 이상의 포아송 비(Poisson's ratio)를 갖는 물질일 수 있다. 포아송 비(Poisson's ratio)는 재료에 수직 응력을 가했을 때, 가로 변형률과 세로 변형률의 비를 의미한다. 폴리머의 포아송 비(Poisson's ratio)가 0.4 이상이라는 것은 상기 폴리머가 잘 늘어나는 고무(즉, 탄성 고무)와 같은 특성을 갖는다는 것을 의미할 수 있다. 본 실시예에서 제1 물질층(P10)의 탄성 폴리머 및 제2 물질층(P20)의 탄성 폴리머 중 적어도 하나는 polyurethane, polyurethane acrylate, acrylate polymer, acrylate terpolymer 및 silicone-based polymer 중 적어도 하나를 포함할 수 있다. 상기 silicone-based polymer는, 예컨대, polydimethylsiloxane, polyphenylm-ethylsiloxane 및 hexamethyldisiloxane 중 적어도 하나를 포함할 수 있다. 여기서, 상기 polyurethane은 "PU"로, polyurethane acrylate는 "PUA"로, polydimethylsiloxane은 "PDMS"로 표시할 수 있다. 상기한 물질들은 0.4 이상의 포아송 비(Poisson's ratio)를 가질 수 있다. 예컨대, polyurethane(PU)의 포아송 비는 0.5 일 수 있고, polydimethylsiloxane(PDMS)의 포아송 비는 0.48 일 수 있다. 또한, 상기한 제1 및 제2 물질층(P10)의 물질들은 점탄성(viscoelasticity)을 가질 수 있다. 여기서 제시한 제1 및 제2 물질층(P10)의 구체적인 물질들은 예시적인 것이고, 그 밖에 다른 탄성 폴리머들을 사용할 수도 있다.
제1 및 제2 물질층(P10, P20) 사이에 구비되는 유기 반도체층(N10)은 공액(conjugated) 구조에 의해 반도체 특성을 갖는 유기물을 포함할 수 있다. 유기 반도체층(N10)의 유기물은 고분자 또는 저분자일 수 있다. 구체적인 예로, 유기 반도체층(N10)은 poly(3-hexylthiophene), TIPS-pentacene, pentacene, cyano-polyphenylene vinylene, polyacetylenes, polyaniline, poly(phenylene ethynylene), poly(phenylene sulfide), poly(phenylene vinylene), polypyridines, polypyrroles, polythiophenes 및 polyfluorene-based polymer 중 적어도 하나를 포함할 수 있다. 상기 polyfluorene-based polymer는, 예컨대, polyfluorenes, poly(fluorene vinylene), poly(fluorenylene ethynylene) 등을 포함할 수 있다. 여기서, 상기 poly(3-hexylthiophene)은 "P3HT"로, cyano-polyphenylene vinylene은 "CN-PPV"로, polyaniline은 "PANi"로, poly(phenylene ethynylene)은 "PPE"로, poly(phenylene vinylene)은 "PPV"로, polypyrroles는 "PPys"로, polythiophenes는 "PT"로, polyfluorenes는 "PFOs"로, poly(fluorene vinylene)은 "PFV"로, poly(fluorenylene ethynylene)은 "PFE"로 표시할 수 있다. 상기 poly(3-hexylthiophene), cyano-polyphenylene vinylene, polyacetylenes, polyaniline, poly(phenylene ethynylene), poly(phenylene sulfide), poly(phenylene vinylene), polypyridines, polypyrroles, polythiophenes 및 polyfluorene-based polymer는 고분자 유기물일 수 있고, TIPS-pentacene 및 pentacene은 저분자 유기물일 수 있다. 유기 반도체층(N10)은 상기한 물질들 중 적어도 하나를 구비한 공중합체(copolymer)를 포함할 수도 있다. 여기서 제시한 유기 반도체층(N10)의 구체적인 물질들은 예시적인 것이고, 공액(conjugated) 구조에 의해 반도체 특성을 갖는 유기물이면 어느 것이든 유기 반도체층(N10)에 적용될 수 있다.
제1 및 제2 전극(E10, E20)은, 예컨대, 네트워크 구조(network structure)를 가질 수 있다. 제1 및 제2 전극(E10, E20)은 CNT(carbon nanotube), 금속 나노와이어(metal nanowire) 및 그래핀(graphene) 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 제1 및 제2 전극(E10, E20)은 복수의 CNT나 복수의 금속 나노와이어 또는 복수의 그래핀 후레이크(graphene flake)가 네트워크된 구조를 가질 수 있다. 이러한 구조의 제1 및 제2 전극(E10, E20)이 제1 물질층(P10) 내에 임베드(embed) 되어 있을 수 있다. 이 경우, 소자(100A)가 소정 방향으로 늘어나더라도 제1 및 제2 전극(E10, E20)은 인장 변형에 대해 유연하게 대처할 수 있고, 본래의 기능을 유지할 수 있다.
게이트전극(G10)은 늘어날 수 있는 도전성 물질, 예컨대, 액체 금속(liquid metal) 등으로 형성될 수 있다. 상기 액체 금속은, 예컨대, EGaIn(eutectic gallium-indium) 등을 포함할 수 있다. 그러나, 게이트전극(G10)의 구성은 다양하게 변화될 수 있다. 예컨대, 게이트전극(G10)은 탄성 폴리머층 내에 임베드된(embedded) CNT, 금속 나노와이어 또는 그래핀 등을 포함하는 구성을 가질 수 있다. 이 경우, 게이트전극(G10)은 제1 및 제2 전극(E10, E20)과 유사한 구성을 가질 수 있다.
본 실시예에서는 탄성 폴리머(탄성 고무)로 형성되어 늘어나는 특성을 갖는 제1 및 제2 물질층(P10, P20) 사이에 유기 반도체층(N10)을 구비시킬 수 있다. 이 경우, 제1 및 제2 물질층(P10, P20)과 이들 사이에 개재된 유기 반도체층(N10)을 포함하는 구조를 유기 반도체층(N10)에 평행한 방향(X축 또는 Y축 방향)으로 늘리거나 변형시키더라도, 유기 반도체층(N10)의 물성(반도체 특성)이 유지될 수 있다. 유기 반도체층(N10) 자체는 탄성 고무와 같이 늘어나는 특성이 부족할 수 있지만, 그 양측(상하)에서 탄성 폴리머로 형성된 제1 및 제2 물질층(P10, P20)이 유기 반도체층(N10)과 접합되어 있기 때문에, 소자(100A)를 늘리더라도 유기 반도체층(N10) 내에서 크랙(crack) 발생이 억제되고 고분자 체인(chain)들의 연결이 유지될 수 있다. 따라서, 소자(100A)를 늘리더라도 유기 반도체층(N10)의 물성(반도체 특성)은 유지될 수 있고, 결과적으로, 소자(100A)(트랜지스터)의 성능이 유지될 수 있다. 보다 구체적으로 설명하면, 소자(100A)의 인장 변형시, 제1 및 제2 물질층(P10, P20) 사이에 샌드위치된 유기 반도체층(N10) 전체에 응력이 고르게 분산될 수 있고, 유기 반도체층(N10) 내에 마이크로 스케일의 크랙(즉, 마이크로 크랙)이 발생하지 않거나 거의 발생하지 않을 수 있고, 주로 나노 스케일의 크랙(즉, 나노 크랙)이 발생할 수 있는데, 이러한 나노 크랙에 의해서는 고분자 체인들의 연결이 단절되지 않을 수 있다. 따라서, 소자(100A)를 크게 변형시키더라도(예컨대, 200% 이상의 변형률로 변형시키더라도), 소자(100A)의 정상 동작이 가능하고 우수한 성능이 유지될 수 있다. 무기 반도체는, 늘어날 경우, 깨지거나 부서지기 쉬운 구조를 가지는 반면, 본 실시예의 유기 반도체층(N10)은 탄성 폴리머로 형성된 제1 및 제2 물질층(P10, P20) 사이에서 안정적으로 늘어날 수 있다. 한편, 제1 및 제2 전극(E10, E20) 및 게이트전극(G10)은 인장 변형에 유연하게 대처할 수 있는 물질 및 구성을 갖기 때문에, 소자(100A)의 늘어나는 특성에 유리하게 작용할 수 있다. 따라서, 본 실시예에 따르면, 높은 인장 변형률을 가지면서 우수한 성능을 갖는 스트레처블 소자(100A)를 구현할 수 있다. 본 실시예에서는 유기 반도체층(N10)의 변형시 마이크로 크랙의 발생은 억제하면서 나노 크랙을 발생시키기 때문에, 이런 점에서, 소자(100A)는 "나노 크랙(미세 크랙)을 이용한 스트레처블 소자"라고 할 수 있다.
도 2는 도 1의 스트레처블 소자(100A)의 평면 구조를 예시적으로 보여주는 평면도이다.
도 2를 참조하면, 제1 물질층(P10) 내에 제1 및 제2 전극(E10, E20)이 임베드(embed) 될 수 있다. 제1 및 제2 전극(E10, E20)은 소정 방향, 예컨대, Y축 방향으로 연장될 수 있다. 제1 물질층(P10) 상에 제1 및 제2 전극(E10, E20)과 콘택된 유기 반도체층(N10)이 구비될 수 있다. 유기 반도체층(N10) 상에 제2 물질층(P20)이 구비될 수 있고, 제2 물질층(P20) 상에 게이트전극(G10)이 구비될 수 있다. 제1 및 제2 전극(E10, E20) 각각의 일단은 유기 반도체층(N10) 및 제2 물질층(P20)으로 커버되지 않고 노출될 수 있다. 이렇게 노출된 제1 및 제2 전극(E10, E20)의 단부는 외부 단자와 연결되는 콘택 영역일 수 있다. 그러나 도 2에 도시된 평면 구조는 예시적인 것에 불과하고, 이는 매우 다양하게 변형될 수 있다.
본 발명의 다른 실시예에 따르면, 도 1의 게이트전극(G10)을 덮는 탄성보호층을 더 구비시킬 수 있다. 그 일례가 도 3에 도시되어 있다.
도 3을 참조하면, 스트레처블 소자(100B)는 제2 물질층(P20) 상에 게이트전극(G10)을 덮는 탄성보호층(P30)을 더 포함할 수 있다. 게이트전극(G10) 주위에서 탄성보호층(P30)은 제2 물질층(P20)과 접합되어 있을 수 있다. 탄성보호층(P30)은 제1 및 제2 물질층(P10, P20)과 동일하거나 유사한 물질로 구성될 수 있다. 다시 말해, 탄성보호층(P30)은 탄성 폴리머(탄성 고무)를 포함할 수 있고, 늘어나는 특성을 가질 수 있다. 탄성보호층(P30)의 탄성 폴리머(탄성 고무)는 제1 및 제2 물질층(P10, P20)의 그것과 동일하거나 유사할 수 있다. 탄성보호층(P30) 및 그 아래의 제2 물질층(P20)에 의해 게이트전극(G10)이 둘러싸여 있을 수 있고, 이들에 의해 게이트전극(G10)이 보호될 수 있다.
도 1 및 도 3의 구조에서는 게이트전극(G10)이 제2 물질층(P20)의 상면에 구비된 경우가 도시되어 있지만, 게이트전극(G10)은 제1 물질층(P10)의 하면에 구비될 수도 있다. 그 일례가 도 4에 도시되어 있다.
도 4를 참조하면, 스트레처블 소자(100C)는 제1 물질층(P10) 하면에 게이트전극(G10)을 구비할 수 있다. 제1 물질층(P10)의 하면에 게이트전극(G10)을 덮는 탄성보호층(P30)이 더 구비될 수 있다. 도 4의 구조는 도 3에서 게이트전극(G10) 및 탄성보호층(P30)의 위치를 제1 물질층(P10) 아래로 이동한 것과 유사할 수 있다. 단, 도 4의 구조에서는, 제1 물질층(P10)의 두께를 비교적 얇게 만들 수 있다. 제1 물질층(P10)의 두께가 얇을수록 유기 반도체층(N10)과 게이트전극(G10) 사이의 거리가 짧아지기 때문에, 게이트전극(G10)에 의한 유기 반도체층(N10)의 특성 제어가 용이해질 수 있다.
도 1 내지 도 4의 실시예에서는 게이트전극(G10)이 제1 및 제2 전극(즉, 소오스/드레인전극)(E10, E20)과 다른 구성을 갖지만, 게이트전극(G10)은 제1 및 제2 전극(E10, E20)과 동일하거나 유사한 구성을 가질 수 있다. 그 예들이 도 5 및 도 6에 도시되어 있다.
도 5를 참조하면, 스트레처블 소자(100D)는 제2 물질층(P20) 상에 제3 물질층(P31)을 포함할 수 있고, 제3 물질층(P31) 내에 임베드된(embedded) 게이트전극(G11)을 포함할 수 있다. 제3 물질층(P31)은 제1 및 제2 물질층(P10, P20)과 동일하거나 유사한 물질로 구성될 수 있다. 다시 말해, 제3 물질층(P31)은 탄성 폴리머(탄성 고무)를 포함할 수 있고, 늘어나는 특성을 가질 수 있다. 게이트전극(G11)은 제1 및 제2 전극(E10, E20)과 동일하거나 유사한 구성을 가질 수 있다. 예컨대, 게이트전극(G11)은 복수의 CNT나 복수의 금속 나노와이어 또는 복수의 그래핀 후레이크(graphene flake)가 네트워크된 구조를 가질 수 있다.
도 6을 참조하면, 스트레처블 소자(100E)는 제2 물질층(P20) 내에 임베드된(embedded) 게이트전극(G12)을 포함할 수 있다. 게이트전극(G12)은 제1 및 제2 전극(E10, E20)과 동일하거나 유사한 구성을 가질 수 있다. 게이트전극(G12)은 유기 반도체층(N10)과 접촉하지 않고 이격될 수 있다. 이와 같이, 제2 물질층(P20) 내에 게이트전극(G12)을 형성할 경우, 게이트전극(G12)과 유기 반도체층(N10) 사이의 간격을 좁힐 수 있기 때문에, 유기 반도체층(N10)에 대한 게이트전극(G12)의 제어력을 높일 수 있다. 또한, 소자의 전체 두께를 얇게 만들 수 있다.
본 발명의 다른 실시예에 따르면, 하나의 제1 물질층 상에 복수의 소자를 구비시킬 수 있다. 그 일례가 도 7에 도시되어 있다.
도 7을 참조하면, 제1 물질층(P100)과 제2 물질층(P200)이 구비되고, 이들 사이에 유기 반도체층(N100)이 구비될 수 있다. 제1 및 제2 물질층(P100, P200)은 각각 도 1의 제1 및 제2 물질층(P10, P20)과 동일하거나 유사한 물질로 구성될 수 있다. 유기 반도체층(N100)은 도 1의 유기 반도체층(N10)과 동일하거나 유사한 물질로 구성될 수 있다. 제1 및 제2 물질층(P100, P200) 중 하나, 예컨대, 제1 물질층(P100) 내에 복수의 제1 전극(E100) 및 복수의 제2 전극(E200)이 구비될 수 있다. 복수의 제1 전극(E100)은 도 1의 제1 전극(E10)에, 복수의 제2 전극(E200)은 도 1의 제2 전극(E20)에 대응될 수 있다. 제1 전극(E100) 및 제2 전극(E200)은 교대로 배치될 수 있고, 각각 소오스전극 및 드레인전극에 대응될 수 있다. 전극들(E100, E200)은 유기 반도체층(N100)에 전기적으로 연결될 수 있다. 제1 및 제2 물질층(P100, P200) 중 어느 하나, 예컨대, 제2 물질층(P200) 상에 복수의 게이트전극(G100)이 구비될 수 있다. 각각의 게이트전극(G100)은 제1 전극(E100) 및 그와 인접한 제2 전극(E200) 사이의 영역에 대응하도록 구비될 수 있다. 복수의 게이트전극(G100)을 덮는 탄성보호층(P300)이 더 구비될 수 있다. 도 7의 구조는 도 3의 소자 두 개가 수평 방향(도 1의 X축 방향)으로 연속해서 배치된 구조와 유사할 수 있다. 도 7의 구조에서 탄성보호층(P300)은 구비되지 않을 수 있다. 또한, 도 7의 구조는 도 4 내지 도 6의 구성에 대응하도록 변형될 수 있다.
도 1 내지 도 7에서는 하나의 소자 유닛이 세 개의 전극(즉, 소오스/드레인/게이트전극)을 포함하는 3-터미널(terminal) 구조를 갖는 스트레처블 소자에 대해 도시하고 설명하였지만, 본 발명의 다른 실시예에 따른 스트레처블 소자는 2-터미널 구조를 가질 수도 있다. 그 일례가 도 8에 도시되어 있다.
도 8은 본 발명의 다른 실시예에 따른 스트레처블 소자(110)를 보여주는 단면도이다. 도 8의 스트레처블 소자(110)는 구조적으로 도 1의 소자(100A)에서 게이트전극(G10)이 없는 구조와 대응될 수 있다. 이러한 스트레처블 소자(110)는, 예컨대, 센서(sensor)일 수 있다. 상기 센서는 광센서(optical sensor)일 수 있다. 이 경우, 유기 반도체층(N11)은 광에 의해 전기전도도가 달라지는 특징을 가질 수 있다. 제1 및 제2 물질층(P10, P20)은 투명하거나 거의 투명할 수 있기 때문에, 제1 또는 제2 물질층(P10, P20)을 통해 유기 반도체층(N11)으로 소정의 광이 용이하게 도달할 수 있다. 광에 의해 유기 반도체층(N11)의 전기전도도가 달라짐에 따라, 제1 및 제2 전극(E10, E20) 사이의 전류 세기가 달라질 수 있다.
도 8의 스트레처블 소자(110)의 구조는 다양하게 변형될 수 있다. 예컨대, 제1 전극(E10)은 제1 물질층(P10) 내에 구비되고, 제2 전극(E20)은 제2 물질층(P20) 내에 구비되거나, 제1 및 제2 전극(E10, E20)이 모두 제2 물질층(P20) 내에 구비될 수 있다. 또한, 도 8의 스트레처블 소자(110)는 광센서가 아닌 다른 용도의 센서로 사용될 수도 있다. 소자(110)의 용도에 따라, 유기 반도체층(N11)의 물질이 결정될 수 있다.
본 발명의 실시예에 따른 사상 및 원리 등은 광발전소자(photovoltaic device) 및 발광소자(light emitting device) 등에 적용될 수 있다. 즉, 본 발명의 실시예를 이용하면, 스트레처블 광발전소자(ex, 태양전지) 및 스트레처블 발광소자 등을 구현할 수 있다. 이에 대해서는, 도 9 및 도 10를 참조하여 설명한다. 도 9는 스트레처블 광발전소자(ex, 태양전지)의 일례를 보여주고, 도 10은 스트레처블 발광소자의 일례를 보여준다.
도 9는 본 발명의 다른 실시예에 다른 스트레처블 소자(120)를 보여주는 단면도이다.
도 9를 참조하면, 스트레처블 소자(120)는 제1 물질층(P12)과 제2 물질층(P22) 사이에 유기 반도체를 포함하는 유기물층(N12)을 구비할 수 있다. 유기물층(N12)은 광활성층(photoactive layer)을 포함할 수 있다. 제1 물질층(P12) 내에 임베드된(embedded) 제1 전극(E12)이 구비될 수 있고, 제2 물질층(P22) 내에 임베드된(embedded) 제2 전극(E22)이 구비될 수 있다. 제1 및 제2 전극(E12, E22)은 유기물층(N12)에 전기적으로 연결될 수 있다. 예컨대, 제1 및 제2 전극(E12, E22)은 유기물층(N12)에 접촉될 수 있다. 유기물층(N12)은 일반적인 유기 태양전지에서 사용되는 광활성 물질을 포함할 수 있다. 또한, 유기물층(N12)은 p형 유기물과 n형 유기물이 혼합된 구성을 가질 수도 있다. 일례로, 유기물층(N12)은 p형 유기물로 poly(3-hexylthiophene)[즉, P3HT]를 포함할 수 있고, n형 유기물로서 플러렌 유도체(fullerene derivative)(ex, C60 derivative)를 포함할 수 있다. 그러나, 이러한 유기물층(N12)의 물질 구성은 예시적인 것이고, 다양하게 변화될 수 있다. 또한, 유기물층(N12)은 광활성층(유기물층) 및 이와 별개로 구비된 적어도 하나의 다른 유기물층을 더 포함할 수 있다. 예컨대, 유기물층(N12)은 광활성층 및 상기 광활성층과 상기 제2 전극(E22) 사이에 구비된 정공수송층(hole transport layer)을 포함할 수 있다. 이 경우, 상기 광활성층에서 발생된 정공이 상기 정공수송층을 통해 제2 전극(E22)으로 용이하게 전달될 수 있다. 그 밖에도 도 9의 스트레처블 소자(120)의 구성은 다양하게 변화될 수 있다.
도 10은 본 발명의 다른 실시예에 다른 스트레처블 소자(130)를 보여주는 단면도이다.
도 10을 참조하면, 스트레처블 소자(130)는 제1 물질층(P13)과 제2 물질층(P23) 사이에 유기 반도체를 포함하는 유기물층(N13)을 구비할 수 있다. 유기물층(N13)은 유기 발광층(L1)을 포함할 수 있다. 유기 발광층(L1)은 일반적인 유기 발광소자에서 사용되는 유기 발광물질을 포함할 수 있다. 일례로, 유기 발광층(L1)은 polyfluorene-based polymer 등을 포함할 수 있다. 유기물층(N13)은 유기 발광층(L1)과 제1 물질층(P13) 사이에 구비된 정공주입층(hole injection layer)(L2)을 더 포함할 수 있다. 정공주입층(L2)은 전도성 고분자 물질로 형성될 수 있다. 일례로, 정공주입층(L2)은 poly(3,4-ethylenedioxythiophene)[즉, PEDOT]을 포함하도록 형성될 수 있다. 그러나 유기 발광층(L1)과 정공주입층(L2)의 구체적인 물질은 상기한 바에 한정되지 않고 다양하게 변화될 수 있다. 제1 물질층(P13) 내에 임베드된(embedded) 제1 전극(E13)이 구비될 수 있고, 제2 물질층(P23) 내에 임베드된(embedded) 제2 전극(E23)이 구비될 수 있다. 제1 전극(E13)은 애노드(anode)라 할 수 있고, 제2 전극(E23)은 캐소드(cathode)라 할 수 있다. 제1 전극(E13)은 유기물층(N13)의 하면에 전기적으로 연결(접촉)될 수 있고, 제2 전극(E23)은 유기물층(N23)의 상면에 전기적으로 연결(접촉)될 수 있다.
경우에 따라, 도 10의 구조에서 제1 전극(E13)과 정공주입층(L2) 중 하나는 구비되지 않을 수도 있다. 예컨대, 제1 전극(E13)이 구비되지 않은 경우, 정공주입층(L2) 자체가 전극(애노드)의 역할을 겸할 수 있다. 한편, 정공주입층(L2)이 구비되지 않은 경우, 제1 전극(E13)은 유기 발광층(L1)의 하면에 접촉할 수 있다. 그 밖에도 도 10의 스트레처블 소자(130)의 구성은 다양하게 변화될 수 있다.
이상에서 설명한 본 발명의 실시예들에 따른 스트레처블 소자는 10% 이상의 변형률을 가질 수 있다. 예컨대, 본 발명의 실시예들에 따른 스트레처블 소자는 200% 이상의 높은 변형률로 변형될 수 있다. 추후에 설명할 도 20 등의 데이터를 기초할 때, 약 265%의 높은 변형률로 변형하더라도, 소자의 성능이 유지될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에서는 탄성 폴리머(탄성 고무)로 형성되어 늘어나는 특성을 갖는 제1 물질층(P10∼P13)과 제2 물질층(P20∼P23) 사이에 유기물층(N10∼N13)을 구비시키기 때문에, 소자(100A∼130)를 인장 변형시키더라도, 유기물층(N10∼N13) 내에 마이크로 크랙이 발생하지 않거나 거의 발생하지 않고 나노 크랙(폭이 1㎛ 미만인 미세 크랙)이 균일하게 발생되며, 따라서, 고분자 체인들의 연결이 단절되지 않고 유기물층(N10∼N13)의 특성(반도체 특성)이 잘 유지될 수 있다. 따라서, 소자(100A∼130)를 크게 변형하더라도(예컨대, 200% 이상의 변형률로 변형하더라도), 정상 동작이 가능하고 우수한 성능이 유지될 수 있다.
본 발명의 다른 실시예에 따르면, 제1 물질층(P10∼P13)과 유기물층(N10∼N13) 사이 및/또는 제2 물질층(P20∼P23)과 유기물층(N10∼N13) 사이에 소정의 유기 접착층을 더 구비시킬 수 있다. 상기 유기 접착층에 의해 층들간 접착력이 향상될 수 있다. 상기 유기 접착층의 두께는 매우 얇을 수 있다. 예컨대, 상기 두께는 약 1∼50 nm 정도일 수 있다. 만약, 도 1의 유기 반도체층(N10)과 제2 물질층(P20) 사이에 유기 접착층이 구비되는 경우, 상기 유기 접착층과 유기 반도체층(N10)을 합하여 하나의 "유기물층"으로 여길 수 있다. 경우에 따라, 상기 유기 접착층 대신에 표면(계면) 특성을 변화시켜 접착력을 강화시키는 물질을 적용할 수도 있다. 또한, 다른 실시예에 따르면, 제1 물질층(P10∼P13)과 제2 물질층(P20∼P23) 중 적어도 하나는 고분자 복합층을 포함할 수 있다. 즉, 여러 종류의 고분자를 혼합하거나 다층화하여, 제1 물질층(P10∼P13) 및/또는 제2 물질층(P20∼P23)으로 적용할 수 있다.
이하에서는, 본 발명의 실시예에 따른 스트레처블 소자(stretchable device)의 제조방법을 설명한다.
도 11a 내지 도 11g는 본 발명의 실시예에 따른 스트레처블 소자의 제조방법을 보여주는 단면도이다.
도 11a를 참조하면, 기판(SUB15) 상에 적어도 하나의 전극요소(E15, E25)를 형성할 수 있다. 예컨대, 기판(SUB15) 상에 서로 이격된 제1 및 제2 전극(E15, E25)을 형성할 수 있다. 기판(SUB15)은, 예를 들어, 실리콘기판(silicon substrate)일 수 있지만, 그 밖에 다른 다양한 기판을 사용할 수 있다. 제1 및 제2 전극(E15, E25)은 네트워크 구조를 갖도록 형성할 수 있다. 또한, 제1 및 제2 전극(E15, E25)은 CNT(carbon nanotube), 금속 나노와이어(metal nanowire) 및 그래핀(graphene) 중 적어도 하나를 포함할 수 있다. 구체적인 예로, 제1 및 제2 전극(E15, E25)은 복수의 CNT나 복수의 금속 나노와이어 또는 복수의 그래핀 후레이크(graphene flake)가 네트워크된 구조를 포함할 수 있다. 제1 및 제2 전극(E15, E25)은, 예컨대, 스프레이 코팅(spray coating) 방식으로 형성할 수 있다. 이 경우, 기판(SUB15) 상에 개구 영역을 갖는 소정의 새도우 마스크(shadow mask)(미도시)를 위치시키고, 상기 개구 영역에 의해 노출된 기판(SUB15) 영역에 복수의 CNT를 포함하는 용액을 스프레이 방식으로 코팅할 수 있다. 이때, 상기 용액은 에탄올(ethanol)이나 이소프로판올(isopropanol)(IPA)과 같은 알콜계 용액일 수 있다. 이후, 상기 새도우 마스크를 제거하면, 기판(SUB15) 상에 상기 개구 영역에 대응하는 형태의 제1 및 제2 전극(E15, E25)이 잔류될 수 있다. 다른 실시예의 경우, 기판(SUB15)의 상면 전체에 네트워크 CNT 구조층을 형성한 후, 이를 패터닝함으로써, 제1 및 제2 전극(E15, E25)을 형성할 수도 있다. 이때, 상기 네트워크 CNT 구조층의 패터닝은 산소 플라즈마(O2 plasma)를 이용한 건식 식각 방식으로 수행할 수 있다. 전술한 제1 및 제2 전극(E15, E25)의 구체적인 형성방법은 예시적인 것이고, 그 밖에 다양한 방법으로 제1 및 제2 전극(E15, E25)을 형성할 수 있다.
도 11b를 참조하면, 기판(SUB15) 상에 제1 및 제2 전극(E15, E25)을 덮는 제1 물질층(P15)을 형성할 수 있다. 이에, 제1 물질층(P15) 내에 제1 및 제2 전극(E15, E25)이 임베드(embed) 될 수 있다. 제1 물질층(P15)은 탄성 폴리머를 포함할 수 있고 늘어나는 특성을 가질 수 있다. 일례로, 클로로벤젠(chlorobenzene)과 같은 유기용매(비극성 유기용매)에 소정의 탄성 폴리머를 혼합하여 고분자 용액을 만든 후, 상기 고분자 용액을 기판(SUB1) 상에 코팅(ex, 스핀 코팅)하고, 코팅된 고분자층을 건조함으로써, 제1 물질층(P15)을 형성할 수 있다. 상기 건조 공정은, 예컨대, 약 120℃ 이상의 온도에서 수행할 수 있다. 제1 물질층(P15)의 탄성 폴리머는 0.4 이상의 포아송 비(Poisson's ratio)를 가질 수 있다. 구체적인 예로, 제1 물질층(P15)의 탄성 폴리머는 polyurethane, polyurethane acrylate, acrylate polymer, acrylate terpolymer 및 silicone-based polymer 중 적어도 하나를 포함할 수 있다. 상기 silicone-based polymer는, 예컨대, polydimethylsiloxane, polyphenylm-ethylsiloxane 및 hexamethyldisiloxane 중 적어도 하나를 포함할 수 있다. 상기 polyurethane은 "PU"로, polyurethane acrylate는 "PUA"로, polydimethylsiloxane은 "PDMS"로 표시할 수 있다.
도 11c를 참조하면, 기판(SUB15)으로부터 제1 물질층(P15)을 분리할 수 있다. 제1 물질층(P15)은 물리적인 방법으로 기판(SUB15)으로부터 떼어낼 수 있다. 제1 및 제2 전극(E15, E25)은 제1 물질층(P15) 내에 임베드(embed) 되어 있고, 제1 및 제2 전극(E15, E25)과 기판(SUB15) 사이의 접착력은 비교적 강하지 않기 때문에, 제1 및 제2 전극(E15, E25)은 제1 물질층(P15)과 함께 기판(SUB15)으로부터 용이하게 분리될 수 있다.
다음, 제1 및 제2 전극(E15, E25)의 노출부가 위쪽를 향하도록 제1 물질층(P15)을 위·아래로 뒤집을 수 있다. 그 결과물이 도 11d에 도시되어 있다.
도 11e를 참조하면, 제1 물질층(P15) 상에 유기 반도체층(N15)을 형성할 수 있다. 유기 반도체층(N15)은 공액(conjugated) 구조에 의해 반도체 특성을 갖는 유기물을 포함할 수 있다. 예컨대, 유기 반도체층(N15)은 poly(3-hexylthiophene), TIPS-pentacene, pentacene, cyano-polyphenylene vinylene, polyacetylenes, polyaniline, poly(phenylene ethynylene), poly(phenylene sulfide), poly(phenylene vinylene), polypyridines, polypyrroles, polythiophenes 및 polyfluorene-based polymer 중 적어도 하나를 포함할 수 있다. 상기 polyfluorene-based polymer는, 예컨대, polyfluorenes, poly(fluorene vinylene), poly(fluorenylene ethynylene) 등을 포함할 수 있다. 상기 poly(3-hexylthiophene)은 "P3HT"로, cyano-polyphenylene vinylene은 "CN-PPV"로, polyaniline은 "PANi"로, poly(phenylene ethynylene)은 "PPE"로, poly(phenylene vinylene)은 "PPV"로, polypyrroles는 "PPys"로, polythiophenes는 "PT"로, polyfluorenes는 "PFOs"로, poly(fluorene vinylene)은 "PFV"로, poly(fluorenylene ethynylene)은 "PFE"로 표시할 수 있다. 유기 반도체층(N15)은 상기한 물질들 중 적어도 하나를 구비한 공중합체(copolymer)를 포함할 수도 있다. 유기 반도체층(N15)은, 예를 들어, 트랜스퍼 프린팅(transfer printing) 방법으로 형성할 수 있다. 상기 트랜스퍼 프린팅(transfer printing) 방법에 의한 유기 반도체층(N15)의 형성에 대해서는 추후에 도 12a 내지 도 12e를 참조하여 구체적으로 설명한다.
도 11f를 참조하면, 유기 반도체층(N15) 상에 제2 물질층(P25)을 형성할 수 있다. 제2 물질층(P25)은 제1 물질층(P15)과 동일하거나 유사한 물질로 형성할 수 있다. 따라서, 제2 물질층(P25)은 탄성 고분자를 포함할 수 있고 늘어나는 특성을 가질 수 있다. 제2 물질층(P25)의 탄성 폴리머는 0.4 이상의 포아송 비(Poisson's ratio)를 가질 수 있다. 구체적인 예로, 제2 물질층(P25)의 탄성 폴리머는 polyurethane, polyurethane acrylate, acrylate polymer, acrylate terpolymer 및 silicone-based polymer 중 적어도 하나를 포함할 수 있다. 상기 silicone-based polymer는, 예컨대, polydimethylsiloxane, polyphenylm-ethylsiloxane 및 hexamethyldisiloxane 중 적어도 하나를 포함할 수 있다. 제2 물질층(P25)을 형성하는 방법은 도 11b 단계에서 제1 물질층(P15)을 형성하는 방법과 유사할 수 있다. 즉, 소정의 유기용매(비극성 유기용매)에 탄성 폴리머를 혼합하여 고분자 용액을 만든 후, 상기 고분자 용액을 유기 반도체층(N15) 상에 코팅(ex, 스핀 코팅)하고, 코팅된 고분자층을 건조함으로써, 제2 물질층(P25)을 형성할 수 있다. 이때, 상기 유기용매는 유기 반도체층(N15)을 손상시키지 않는 것으로 선택될 수 있다.
도 11g를 참조하면, 제2 물질층(P25) 상에 게이트전극(G15)을 형성할 수 있다. 일례로, 게이트전극(G15)은 액체 금속(liquid metal)으로 형성할 수 있다. 이 경우, 게이트전극(G15)은, 예컨대, 노즐 프린팅(nozzle printing) 방식으로 형성할 수 있다. 상기 액체 금속은 EGaIn(eutectic gallium-indium) 등을 포함할 수 있다. 게이트전극(G15)의 물질 및 형성방법은 다양하게 변화될 수 있다. 예컨대, 게이트전극(G15)은 탄성 폴리머층 내에 임베드된(embedded) CNT, 금속 나노와이어 또는 그래핀 등을 포함하는 구성을 가질 수 있다. 이 경우, 게이트전극(G15)은 제1 및 제2 전극(E15, E25)과 유사한 구성을 가질 수 있다.
도 11g의 구조는 도 1의 소자(스트레처블 트랜지스터)에 대응될 수 있다. 도 11g에서 게이트전극(G15)을 덮는 탄성보호층을 더 형성할 수 있다. 이 경우, 도 3의 구조를 얻을 수 있다. 또한, 도 11a 내지 도 11g의 제조방법을 기초해서, 도 4 내지 도 7의 소자(스트레처블 트랜지스터) 및 도 8의 소자(스트레처블 센서)를 용이하게 제조할 수 있다.
이하에서는, 도 12a 내지 도 12e를 참조하여, 도 11e의 단계에서 유기 반도체층(N15)을 트랜스퍼 프린팅(transfer printing) 방법으로 형성하는 방법에 대해 구체적으로 설명하도록 한다.
도 12a를 참조하면, 제1 기판(SUB1) 상에 분자층(ML1)을 형성할 수 있다. 제1 기판(SUB1)은, 예컨대, 실리콘기판일 수 있다. 분자층(ML1)은 SAM층(self-assembled monolayer)일 수 있다. 다음, 분자층(ML1) 상에 유기 반도체층(N15)을 형성할 수 있다. 유기 반도체층(N15)은, 예컨대, 스핀 코팅(spin coating) 방식으로 형성할 수 있다.
도 12b 및 도 12c를 참조하면, 제2 기판(SUB2)으로 유기 반도체층(N15)을 찍어줌으로써, 유기 반도체층(N15)을 제1 기판(SUB1)에서 제2 기판(SUB2)으로 전이시킬 수 있다. 이때, 분자층(ML1)에 의해 제1 기판(SUB1)으로부터 유기 반도체층(N15)이 쉽게 분리될 수 있다. 제2 기판(SUB2)은 소정의 유기물 기판일 수 있다. 예컨대, 제2 기판(SUB2)은 PDMS(polydimethylsiloxane)를 포함할 수 있다.
도 12d 및 도 12e를 참조하면, 제2 기판(SUB2)의 유기 반도체층(N15)을 도 11d의 제1 물질층(P15)으로 전이시킬 수 있다. 유기 반도체층(N15)과 제1 물질층(P15) 사이의 접착력이 제2 기판(SUB2)과 유기 반도체층(N15) 사이의 접착력보다 상대적으로 강할 수 있으므로, 유기 반도체층(N15)은 제2 기판(SUB2)과 분리되어 제1 물질층(P15)에 부착될 수 있다. 제2 기판(SUB2)의 역할을 고려하면, 제2 기판(SUB2)은 일종의 스탬프(stamp) 기판이라고 할 수 있다.
이와 같이 트랜스퍼 프린팅(transfer printing) 방법을 이용해서, 도 11e와 같이, 제1 물질층(P15) 상에 유기 반도체층(N15)을 형성할 수 있다. 만약, 도 11e의 단계에서 제1 물질층(P15) 상에 스핀 코팅 방식으로 유기 반도체층(N15)을 직접 형성하는 경우, 제1 물질층(P15)의 유기물이 스핀 코팅시 사용되는 용매에 의해 손상될 수 있다. 따라서, 이러한 용매에 의한 제1 물질층(P15)의 손상을 방지하기 위해, 상기한 바와 같은 트랜스퍼 프린팅(transfer printing) 방법을 사용할 수 있다. 그러나, 제1 물질층(P15)을 손상시키지 않는 용매를 사용한다면, 제1 물질층(P15) 상에 스핀 코팅 방식으로 유기 반도체층(N15)을 직접 형성할 수도 있다.
도 13a 내지 도 13f는 본 발명의 다른 실시예에 따른 스트레처블 소자의 제조방법을 보여주는 단면도이다. 본 실시예는 하나의 제1 물질층에 복수의 소자를 형성하는 방법을 보여준다.
도 13a를 참조하면, 기판(SUB101) 상에 복수의 제1 전극(E101) 및 복수의 제2 전극(E201)을 형성할 수 있다. 제1 전극(E101) 및 제2 전극(E201)은 교대로 배치될 수 있고, 각각 소오스전극 및 드레인전극에 대응될 수 있다. 기판(SUB101) 상에 복수의 제1 전극(E101) 및 복수의 제2 전극(E201)을 덮는 제1 물질층(P101)을 형성할 수 있다. 복수의 전극들(E101, E201)은 제1 물질층(P101) 내에 임베드(embed) 될 수 있다.
도 13b를 참조하면, 기판(SUB101)으로부터 제1 물질층(P101)을 분리할 수 있다. 이는 도 11c의 단계에서 기판(SUB15)으로부터 제1 물질층(P15)을 분리하는 것과 유사할 수 있다.
다음, 복수의 전극들(E101, E201)의 노출부가 위쪽을 향하도록 제1 물질층(P101)을 상하로 뒤집을 수 있다. 그 결과물이 도 13c에 도시되어 있다.
도 13d를 참조하면, 복수의 전극들(E101, E201)이 임베드된(embedded) 제1 물질층(P101) 상에 유기 반도체층(N101)을 형성할 수 있고, 유기 반도체층(N101) 상에 제2 물질층(P201)을 형성할 수 있다. 유기 반도체층(N101) 및 제2 물질층(P201)을 형성하는 방법은 도 11e 및 도 11f를 참조하여 설명한 바와 동일하거나 유사할 수 있다.
도 13e를 참조하면, 복수의 홈(H101)을 갖는 탄성보호층(P301)을 마련할 수 있다. 홈(H101)은 오목한 모양으로 도시하였지만, 그 형태는 다양하게 변형될 수 있다. 탄성보호층(P301)은 탄성 폴리머를 포함할 수 있고, 늘어나는 특성을 가질 수 있다. 탄성보호층(P301)의 탄성 폴리머는 제1 및 제2 물질층(P101, P201)의 탄성 폴리어와 동일하거나 유사할 수 있다.
도 13f를 참조하면, 탄성보호층(P301)의 복수의 홈(H101) 내에 게이트전극(G101)을 형성할 수 있다. 게이트전극(G101)은, 예컨대, 액체 금속(liquid metal)으로 형성할 수 있다. 상기 액체 금속은 EGaIn(eutectic gallium-indium) 등을 포함할 수 있다. 게이트전극(G101)의 물질 및 구성은 다양하게 변화될 수 있다.
도 13g를 참조하면, 도 13f의 구조체, 즉, 복수의 홈(H101) 내에 게이트전극(G101)이 형성된 탄성보호층(P301)을 도 13d의 구조체, 즉, 복수의 전극들(E101, E201)이 임베드된(embedded) 제1 물질층(P101) 상에 유기 반도체층(N101)과 제2 물질층(P201)이 형성된 구조체 상에 부착할 수 있다. 이때, 각각의 게이트전극(G101)은 두 개의 서로 인접한 전극들(E101, E201) 사이의 영역에 대응하도록 위치할 수 있다. 도 13f의 구조는 도 7의 구조에 대응될 수 있다.
도 14a 내지 도 14c는 본 발명의 다른 실시예에 따른 스트레처블 소자의 제조방법을 보여주는 단면도이다.
도 14a를 참조하면, 제1 전극(E16)이 임베드된(embedded) 제1 물질층(P16)을 마련할 수 있다. 이러한 제1 물질층(P16)을 형성하는 방법은 도 11d의 제1 및 제2 전극(E15, E25)이 임베드된(embedded) 제1 물질층(P15)을 형성하는 방법과 유사할 수 있다.
도 14b를 참조하면, 제1 물질층(P16) 상에 제1 전극(E16)과 전기적으로 연결된(접촉된) 것으로, 유기 반도체를 포함하는 유기물층(N16)을 형성할 수 있다. 유기물층(N16)을 형성하는 방법은 도 11e의 단계에서 제1 물질층(P15) 상에 유기 반도체층(N15)을 형성하는 방법과 유사할 수 있다. 예컨대, 유기물층(N16)은 트랜스퍼 프린팅(transfer printing) 방법으로 형성할 수 있다. 유기물층(N16)의 공액(conjugated) 구조에 의해 반도체 특성을 갖는 유기 반도체를 포함할 수 있다. 예컨대, 상기 유기 반도체는 poly(3-hexylthiophene), TIPS-pentacene, pentacene, cyano-polyphenylene vinylene, polyacetylenes, polyaniline, poly(phenylene ethynylene), poly(phenylene sulfide), poly(phenylene vinylene), polypyridines, polypyrroles, polythiophenes 및 polyfluorene-based polymer 중 적어도 하나를 포함할 수 있다. 상기 polyfluorene-based polymer는, 예컨대, polyfluorenes, poly(fluorene vinylene), poly(fluorenylene ethynylene) 등을 포함할 수 있다.
도 14c를 참조하면, 유기물층(N16) 상에 제2 전극(E26)이 임베드된(embedded) 제2 물질층(P26)을 형성할 수 있다. 제2 전극(E26)은 유기물층(N16)에 전기적으로 연결(접촉)될 수 있다. 제2 전극(E26)이 임베드된(embedded) 제2 물질층(P26)을 마련하는 방법은 도 14a의 제1 전극(E16)이 임베드된(embedded) 제1 물질층(P16)을 마련하는 방법과 동일하거나 유사할 수 있다.
도 14c의 구조는 도 9의 구조와 대응될 수 있다. 따라서, 도 14c의 소자는, 예컨대, 스트레처블 광발전소자(ex, 태양전지)일 수 있다. 도 14a 내지 도 14c의 방법과 유사한 방법을 이용해서, 도 10의 소자(스트레처블 발광소자)를 제조할 수 있다. 이는 당업자가 본 명세서의 내용에 기초해서 용이하게 알 수 있는 것이므로, 이에 대한 자세한 설명은 생략한다.
도 15의 (A) 내지 (D)는 본 발명의 실시예에 따른 스트레처블 소자의 제조 순서를 보여주는 이미지이다.
도 15의 (A)도면은 제1 물질층(polyurethane층)(PU층) 내에 복수의 전극(네크워크 CNT 전극)이 임베드된(embedded) 경우를 보여주는 것으로, 도 11d의 단계에 대응될 수 있다. 도 15의 (B)도면은 상기 제1 물질층(PU층) 상에 유기 반도체층(P3HT층)이 형성된 것을 보여주는 것으로, 이는 도 11e의 단계에 대응될 수 있다. 도 15의 (C)도면은 상기 유기 반도체층(P3HT층) 상에 제2 물질층(PU층)이 형성된 것을 보여주는 것으로, 이는 도 11f의 단계에 대응될 수 있다. 여기서, 제2 물질층(PU층)은 투명하거나 거의 투명한 특성을 갖는다. 도 15의 (D)도면은 상기 제2 물질층(PU층) 상에 게이트전극(EGaIn 전극)을 형성한 경우를 보여주는 것으로, 이는 도 11g의 단계에 대응될 수 있다.
도 16의 (A) 및 (B)는 본 발명의 실시예에 따른 스트레처블 소자의 무변형 상태(unstretched state) 및 150% 변형 상태를 보여주는 이미지이다. 도 16의 (B)는 채널의 전류 흐름 방향과 평행한 방향으로 소자를 150% 변형한 경우이다.
도 17은 도 16의 (B)와 같이 인장 변형된 소자(트랜지스터)의 트랜스퍼 커브(transfer curve)를 보여주는 그래프이다. 도 17을 참조하면, p-타입 트랜지스터의 온/오프(ON/OFF) 특성(즉, 스위칭 특성)이 나타나는 것을 알 수 있다. 이를 통해, 소자를 크게 변형시키더라도, 소자의 성능이 유지되는 것을 확인할 수 있다.
도 18은 비교예 및 실시예에 따른 소자 구조(다층 구조)의 변형 정도에 따른 유기 반도체층(P3HT층)의 모폴로지(morphology) 변화를 보여주는 광학현미경 사진이다. 도 18의 (A1)∼(C1)은 비교예에 따른 소자 구조, 즉, PU/P3HT 구조에 대한 결과이고, (A2)∼(C2)는 실시예에 따른 소자 구조, 즉, PU/P3HT/PU 구조에 대한 결과이다.
도 18의 (A1)∼(C1)을 참조하면, PU층 상에 P3HT층이 형성되고 상기 P3HT층의 상면이 노출된 구조(비교예)에서는 변형률이 증가함에 따라, P3HT층에 마이크로 스케일의 크랙이 많이 발생한 것을 볼 수 있다. 약 65%의 변형에서 10 ㎛ 정도의 폭을 갖는 다수의 크랙이 P3HT층 전체적으로 발생하였고, 200%의 변형에서 크랙의 폭이 수십 ㎛ (약 30 ㎛) 수준으로 증가하였다.
도 18의 (A2)∼(C2)를 참조하면, 실시예에 따른 PU/P3HT/PU 구조에서는, 변형률이 증가하더라도 큰 사이즈의 크랙(즉, 마이크로 스케일의 크랙)은 거의 발생하지 않고, 나노 스케일의 매우 작은 크랙이 주로 발생하며 이러한 크랙이 P3HT층 전반에 걸쳐 고르게 발생한 것을 알 수 있다. 약 15∼20%의 변형까지는 크랙이 발생하지 않았고, 약 65%의 변형에서 수십 nm 정도의 폭을 갖는 나노 크랙이 발생하였으며, 약 200%의 변형에서도 수백 nm 정도의 폭을 갖는 나노 크랙이 발생하는데 그쳤다. 이러한 나노 크랙에 의해서는 유기 반도체층(P3HT층)의 고분자 체인들의 연결이 단절되지 않고 유지될 수 있다. 따라서, 소자 구조(상기 PU/P3HT/PU 구조)를 크게 변형시키더라도(예컨대, 200% 혹은 그 이상의 변형률로 변형시키더라도), 유기 반도체층(P3HT층)의 물성(반도체 특성)은 유지될 수 있다. 이와 관련해서, 본 발명의 실시예에 따른 스트레처블 소자의 유기 반도체층은 약 200%의 변형률에서 주로 나노 스케일의 매우 미세한 크랙을 가질 수 있고, 전체 크랙 중에서 마이크로 크랙(1 ㎛ 이상의 폭을 갖는 크랙)은, 예컨대, 10% 미만 혹은 5% 미만일 수 있다.
도 19는 비교예에 따른 PU/P3HT 구조의 50% 변형후 P3HT층의 상태를 보여주는 AFM(atomic force microscope) 사진이다. 도 19를 참조하면, 약 3∼5 ㎛의 폭을 갖는 마이크로 크랙들이 발생한 것을 알 수 있다. 또한, 나노 스케일의 크랙(결함)들도 함께 발생한 것을 알 수 있다.
도 20은 본 발명의 실시예에 따른 스트레처블 소자(트랜지스터)의 변형에 따른 온/오프(ON/OFF) 전류의 변화를 보여주는 그래프이다. 도 20은 채널의 전류 흐름 방향에 평행한 방향으로 소자를 변형한 경우의 결과와 수직한 방향으로 소자를 변형한 결과를 포함한다. 도 20의 결과를 얻는데 사용된 스트레처블 소자(트랜지스터)는 도 1의 구조를 가지며, PU/P3HT/PU 구조 및 네크워크 CNT 전극을 사용한다.
도 20을 참조하면, 채널의 전류 흐름 방향에 수직한 방향(이하, 수직 방향)으로 변형을 가했을 때, 채널의 전류 흐름 방향에 평행한 방향(이하, 평행 방향)으로 변형을 가한 경우보다, 변형률 증가에 따라 온-커런트(ON-current)가 상대적으로 느리게 감소하였다. 이는 상기 수직 방향으로 소자를 변형시키는 것이 평행 방향으로 소자를 변형시키는 것보다 소자의 특성 유지에 보다 유리할 수 있다는 것을 의미한다. 수직 방향으로는 약 265%의 변형률까지 트랜지스터 특성(ON/OFF 스위칭 특성)이 유지되었다. 한편, 평행 방향으로의 측정은 약 180%의 변형률에서 종료하였고, 이때, 온/오프 전류비는 약 10 정도였다. 이러한 결과로부터, 상기 평행 방향으로는 최소 180%의 변형까지, 상기 수직 방향으로는 최소 265%의 변형까지 트랜지스터의 특성이 유지될 수 있음을 알 수 있다.
도 21은 본 발명의 실시예에 따른 스트레처블 소자(트랜지스터)의 변형에 의한 게이지 팩터(gauge factor)(GF)의 변화를 보여주는 그래프이다. 게이지 팩터(GF)는 기계적 변형률에 대한 전기 저항의 변화율을 의미한다. 스트레처블 소자에서 게이지 팩터(GF)가 작을수록 유리할 수 있다. 도 21의 결과를 얻는데 사용된 스트레처블 소자(트랜지스터)는 도 20의 소자와 동일하였다.
도 21을 참조하면, 평행 방향으로 변형하는 경우, 게이지 팩터(GF)는 약 7 정도에서 시작하여, 변형률이 증가함에 따라, 게이지 팩터(GF)가 약간 감소하였다가 증가하는 경향을 보였다. 수직 방향으로 변형하는 경우, 측정된 변형 범위 전체에서 약 2 정도의 게이지 팩터(GF)를 나타냈다. 종래의 스트레처블 그래핀 트랜지스터가 10 보다 큰 게이지 팩터(GF)를 갖는 것을 고려하면, 본 발명의 실시예에 따른 스트레처블 소자는 게이지 팩터(GF)와 관련해서 우수한 특성을 갖는다고 할 수 있다.
도 22는 본 발명의 실시예에 따른 스트레처블 소자(트랜지스터)를 평행 방향으로 변형하는 경우, 변형 사이클에 따른 온-커런트(ON-current)의 변화를 보여주는 그래프이다. 한편, 도 23은 상기 스트레처블 소자(트랜지스터)를 수직 방향으로 변형하는 경우, 변형 사이클에 따른 온-커런트(ON-current)의 변화를 보여주는 그래프이다. 도 22 및 도 23의 결과를 얻는데 사용된 스트레처블 소자(트랜지스터)는 도 20에서 설명한 소자와 동일하였다.
도 22를 참조하면, 평행 방향으로 소자를 변형하는 경우, 약 30% 이하의 비교적 작은 변형률(Cycle 1, 2)에서는 가역적인 특성을 보이는 것을 알 수 있다. 한편, 변형률을 60% 이상으로 증가시킬 경우(Cycle 3), 초기 상태와 변형 후 복원된 상태 사이에 어느 정도 특성 차이(ON-current 차이)가 나타나는 것을 알 수 있다.
도 23을 참조하면, 수직 방향으로 소자를 변형하는 경우, 반복적인 스트레칭 사이클에 의해 변형에 독립적인 온-커런트(ON-current) 특성이 나타나는 것을 알 수 있다. 최초 사이클(Cycle 1) 동안에 온-커런트(ON-current)는 약 40% 정도 감소하지만, 그 이후의 반복적인 사이클에서는 비교적 일정한 온-커런트(ON-current)가 측정되었다. 따라서, 최초의 프리-스트레칭(pre-stretching) 동작 이후에, 수직 방향의 반복적인 스트레칭 동작에 대해서, 트랜지스터의 특성(ON-current 특성)은 거의 일정하게 유지될 수 있다.
도 24는 본 발명의 실시예에 따른 스트레처블 소자의 스트레칭 횟수에 따른 트랜스퍼(transfer) 특성 변화를 보여주는 그래프이다. 도 24의 결과를 얻는데 사용된 스트레처블 소자(트랜지스터)는 도 20에서 설명한 소자와 동일하였다. 채널의 전류 흐름 방향에 평행한 방향으로 40%의 변형률로 반복해서 소자를 당겼다 놓는 동작을 수행하면서 트랜스퍼(transfer) 특성을 평가하였다. 1회, 10회 및 100회의 스트레칭 사이클 동작 후, 약 5분이 지난 비인장 상태(unstretched state)에서 소자의 트랜스퍼(transfer) 특성을 평가하였다.
도 24를 참조하면, 최초 사이클(즉, initial programming) 이후, 온-커런트(ON-current)는 10회 사이클에 약 17% 감소하였고, 100회 사이클에 약 28% 감소하였다. 사이클 횟수가 증가할수록, 온-커런트(ON-current)가 감소하는 폭은 줄어드는 것을 알 수 있다. 한편, 오프-커런트(OFF-current)는 변형 사이클 횟수가 증가하더라도 거의 일정하게 유지되는 것을 알 수 있다.
도 25는 본 발명의 실시예에 따른 스트레처블 소자의 100회 스트레칭 사이클 후 시간 경과에 따른 트랜스퍼(transfer) 특성 변화를 보여주는 그래프이다. 도 25의 결과를 얻는데 사용된 스트레처블 소자(트랜지스터)는 도 24의 소자와 동일하였다. 채널의 전류 흐름 방향에 평행한 방향으로 40%의 변형률로 100회 반복해서 소자를 당겼다 놓는 동작을 수행한 후, 시간 경과에 따른 트랜스퍼(transfer) 특성 변화를 평가하였다.
도 25를 참조하면, 100회 사이클 후, 1분이 경과한 상태 및 40분이 경과한 상태의 그래프를 비교하면, 온-커런트(ON-current)는 약 0.65 ㎂ 에서 약 0.80 ㎂ 로 증가했는데, 이러한 차이는 매우 작은 수준일 수 있다. 따라서, 반복된 스트레칭 사이클 이후, 많은 시간이 경과하더라도, 스트레처블 소자(트랜지스터)의 트랜스퍼 특성은 크게 변동되지 않고 유지될 수 있다.
도 26은 비교예 및 실시예에 따른 소자 구조(다층 구조)에서 유기 반도체층(P3HT층)의 흡광 특성을 보여주는 그래프이다. 즉, 도 26은 비교예에 따른 PU/P3HT 구조 및 실시예에 따른 PU/P3HT/PU 구조에서 P3HT의 UV-Vis (ultraviolet-visible) 스펙트라(spectra)이다.
도 26을 참조하면, 비교예(PU/P3HT)와 실시예(PU/P3HT/PU)에서 P3HT의 US-Vis 스펙트라는 거의 차이가 없는 것을 알 수 있다. 이는 P3HT층의 상면 상에 PU층을 형성하더라도, P3HT층의 광학적 특성(흡광 특성)은 거의 변화되지 않는다는 것을 의미한다.
도 27 및 도 28은 본 발명의 실시예에 따른 소자 구조(다층 구조)를 수직 방향 및 평행 방향으로 변형하면서 편광된 입사광에 대하여 측정한 흡수 스펙트라(absorption spectra)를 보여주는 그래프이다. 즉, 도 27 및 도 28은 PU/P3HT/PU 구조를 수직 방향 및 평행 방향으로 변형하면서 편광된 입사광에 대하여 측정한 흡수 스펙트라(absorption spectra)이다.
도 27 및 도 28을 참조하면, 변형률에 따라 흡수 스펙트라(absorption spectra)는 거의 차이가 없는 것을 확인할 수 있다. 이는 PU/P3HT/PU 구조를 변형시키더라도, 그의 광학적 특성(흡광 특성)은 거의 변화되지 않는다는 것을 의미한다. 또한, 이 결과는 PU/P3HT/PU 구조를 변형시키더라도, PU/P3HT/PU 구조를 구성하는 물질의 분자 밀집(molecular packing) 구조는 대체로 유지된다는 것을 의미할 수 있다.
도 29는 본 발명의 실시예에 따른 스트레처블 소자에서 사용될 수 있는 polyurethane층(PU층)의 변형(strain)에 따른 물성 변화를 보여주는 그래프이다. 도 29는 PU층의 변형에 따른 상대 캐패시턴스(relative capacitance) 및 유전 손실(dielectric loss)(tanδ)의 변화를 포함한다. PU층을 300% 까지 변형시키면 위 값들을 측정하였고, 다시 원래대로 복원시키면서 위 값들을 측정하였다. 또한, 도 29는 포아송 비(Poisson's ratio)가 0.5인 물질의 변형에 따른 이론적인 상대 캐패시턴스(theoretical relative capacitance) 변화도 포함한다. 참고로, PU층의 포아송 비(Poisson's ratio)는 0.5 일 수 있다.
도 29를 참조하면, PU층의 변형에 따른 상대 캐패시턴스(relative capacitance) 변화는 이론적인 상대 캐패시턴스(theoretical relative capacitance) 변화와 유사하게 나타나는 것을 알 수 있다. 한편, 유전 손실(dielectric loss)(tanδ)은 변형률이 증가함에 따라 조금씩 증가하는 경향을 보였다.
도 30은 본 발명의 실시예에 따른 스트레처블 소자에서 사용될 수 있는 polyurethane층(PU층)의 변형 사이클 횟수에 따른 물성 변화를 보여주는 그래프이다. 도 30은 PU층의 변형 사이클 횟수에 따른 상대 캐패시턴스(relative capacitance)의 변화를 보여준다. PU층을 40% 까지 변형했다가 복원하기를 반복하면서, 상대 캐패시턴스 값을 측정하였다.
도 30을 참조하면, 변형 사이클 횟수가 증가하더라도, PU층의 상대 캐패시턴스(relative capacitance) 값은 거의 일정하게 유지되는 것을 알 수 있다. 이는 변형 사이클 횟수가 증가하더라도, 소자의 안정성이 확보될 수 있다는 점을 시사한다.
도 31은 본 발명의 실시예에 따른 스트레처블 소자에서 사용될 수 있는 polyurethane층(PU층)의 스트레스(stress)-스트레인(stain) 특성을 보여주는 그래프이다. 40%의 변형률로 첫번째(1st), 열번째(10th), 백번째(100th) 변형시, 스트레스(stress)-스트레인(stain) 거동을 측정하였다.
도 31을 참조하면, 첫번째 사이클시 당겨주는 경우와 복원되는 경우의 거동 차이가 나타나지만, 이러한 차이는 사이클 횟수가 증가함에 따라 상당히 감소하는 것을 알 수 있다. 열번째 사이클 및 백번째 사이클에서는 당겨주는 경우와 복원되는 경우의 거동 차이가 작게 나타났다. 또한, 변형 사이클 횟수가 증가함에 따라, PU층의 점성 변형(viscous deformation) 특성이 증가하는 것을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 우수한 특성을 갖는 스트레처블 소자(stretchable device)를 구현할 수 있다. 이러한 스트레처블 소자는 250% 이상의 높은 변형률을 가질 수 있고, 반복적인 스트레칭 사이클(stretching cycle)과 많은 시간의 경과 후에도 우수한 성능을 유지할 수 있다. 다시 말해, 상기 스트레처블 소자는 우수한 안정성 및 신뢰성을 가질 수 있다. 또한, 상기 스트레처블 소자는 비교적 단순한 구조를 갖기 때문에, 제조가 용이할 수 있다. 이러한 스트레처블 소자는 트랜지스터뿐 아니라, 광발전소자(ex, 태양전지)와 발광소자 및 센서 등 다양한 분야에 적용될 수 있다. 또한, 상기 스트레처블 소자는 로보틱(robotic) 장치를 위한 전자 스킨(electronic skins) 및 스킨 센서(skin sensors), 입을 수 있는(즉, wearable) 전자장치, 생체융합(bio-integrated) 소자, 스트레처블 디스플레이(stretchable display) 분야 등에 적용될 수 있다.
부가해서, 제1 및 제2 물질층(도 1의 P10, P20) 사이에 구비되는 유기물층(유기 반도체층)(도 1의 N10)의 물질로 탄성 고무와 같이 늘어나는 특성을 갖는 폴리머 물질을 적용한다면, 상기 폴리머 물질이 단독적으로 늘어날 수 있는 한계 범위 이상으로 크게 소자를 변형시키더라도 정상적으로 작동할 수 있는 스트레처블 소자를 구현할 수 있다. 이러한 소자의 변형률은, 예컨대, 300% 이상으로 매우 높을 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 10의 스트레처블 소자의 구성은 다양하게 변화될 수 있음을 알 수 있을 것이다. 구체적인 예로, 적어도 하나의 전극요소는 제1 또는 제2 물질층(ex, 도 1의 P10, P20)이 아닌 유기물층(유기 반도체층)(ex, 도 1의 N10) 내에 임베드(embed) 될 수 있음을 알 수 있을 것이다. 또한, 도 11a 내지 도 11g, 도 12a 내지 도 12e, 도 13a 내지 도 13f, 그리고, 도 14a 내지 도 14c를 참조하여 설명한 스트레처블 소자의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 그리고, 본 발명의 실시예에 따른 스트레처블 소자는 트랜지스터, 광발전소자, 발광소자, 센서, 디스플레이 분야 이외의 다양한 분야에 여러 가지 목적으로 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
P10∼P13 : 제1 물질층 P20∼P23 : 제2 물질층
N10∼N13 : 유기물층(유기 반도체층) E10∼E13 : 제1 전극
E20∼E23 : 제2 전극 G10∼G12 : 게이트전극
P30 : 탄성보호층 P31 : 제3 물질층
100A∼100E, 110∼130 : 스트레처블 소자
P10∼P13 : 제1 물질층 P20∼P23 : 제2 물질층
N10∼N13 : 유기물층(유기 반도체층) E10∼E13 : 제1 전극
E20∼E23 : 제2 전극 G10∼G12 : 게이트전극
P30 : 탄성보호층 P31 : 제3 물질층
100A∼100E, 110∼130 : 스트레처블 소자
Claims (31)
- 탄성 폴리머를 포함하고 늘어나는 특성을 갖는 제1 물질층;
상기 제1 물질층에 대향하는 것으로, 탄성 폴리머를 포함하고 늘어나는 특성을 갖는 제2 물질층;
상기 제1 및 제2 물질층 사이에 구비된 것으로, 유기 반도체를 포함하는 유기물층; 및
상기 제1 및 제2 물질층 중 적어도 하나에 임베드된(embedded) 것으로, 상기 유기물층에 접촉된 적어도 하나의 전극요소;를 포함하고,
상기 유기물층과 평행한 방향으로 늘어나는 특성을 갖는 스트레처블 소자(stretchable device). - 제 1 항에 있어서,
상기 제1 물질층의 탄성 폴리머 및 상기 제2 물질층의 탄성 폴리머 각각은 0.4 이상의 포아송 비(Poisson's ratio)를 갖는 스트레처블 소자(stretchable device). - 제 1 항 또는 제 2 항에 있어서,
상기 제1 물질층의 탄성 폴리머 및 상기 제2 물질층의 탄성 폴리머 중 적어도 하나는 polyurethane, polyurethane acrylate, acrylate polymer, acrylate terpolymer 및 silicone-based polymer 중 적어도 하나를 포함하고,
상기 silicone-based polymer는 polydimethylsiloxane, polyphenylm-ethylsiloxane 및 hexamethyldisiloxane 중 적어도 하나를 포함하는 스트레처블 소자(stretchable device). - 제 1 항에 있어서,
상기 유기 반도체는 공액(conjugated) 구조를 갖는 유기물을 포함하는 스트레처블 소자(stretchable device). - 제 4 항에 있어서,
상기 유기 반도체는 poly(3-hexylthiophene), TIPS-pentacene, pentacene, cyano-polyphenylene vinylene, polyacetylenes, polyaniline, poly(phenylene ethynylene), poly(phenylene sulfide), poly(phenylene vinylene), polypyridines, polypyrroles, polythiophenes 및 polyfluorene-based polymer 중 적어도 하나를 포함하는 스트레처블 소자(stretchable device). - 제 1 항에 있어서,
상기 전극요소는 네트워크 구조(network structure)를 갖는 스트레처블 소자(stretchable device). - 제 1 항에 있어서,
상기 전극요소는 CNT(carbon nanotube), 금속 나노와이어(metal nanowire) 및 그래핀(graphene) 중 적어도 하나를 포함하는 스트레처블 소자(stretchable device). - 제 1 항에 있어서,
상기 전극요소는 상기 제1 및 제2 물질층 중 하나에 임베드된(embedded) 제1 및 제2 전극을 포함하고, 상기 제1 및 제2 전극은 서로 이격된 스트레처블 소자(stretchable device). - 제 1 항에 있어서,
상기 전극요소는 상기 제1 물질층 내에 임베드된(embedded) 제1 전극 및 상기 제2 물질층 내에 임베드된(embedded) 제2 전극을 포함하는 스트레처블 소자(stretchable device). - 제 1 항에 있어서,
상기 스트레처블 소자는 트랜지스터이고,
상기 전극요소는 상기 제1 및 제2 물질층 중 하나에 임베드된(embedded) 소오스전극 및 드레인전극을 포함하고,
상기 스트레처블 소자는 상기 유기물층에 전계를 인가하기 위한 게이트전극을 더 포함하는 스트레처블 소자(stretchable device). - 제 10 항에 있어서,
상기 게이트전극은 액체 금속(liquid metal), CNT(carbon nanotube), 금속 나노와이어(metal nanowire) 및 그래핀(graphene) 중 적어도 하나를 포함하는 스트레처블 소자(stretchable device). - 제 10 항에 있어서,
상기 게이트전극을 커버하는 탄성보호층을 더 포함하는 스트레처블 소자(stretchable device). - 제 1 항에 있어서,
상기 스트레처블 소자는 광발전소자(photovoltaic device)이고,
상기 스트레처블 소자는 상기 유기물층에 대하여 상기 제1 물질층 측에 구비된 제1 전극 및 상기 제2 물질층 측에 구비된 제2 전극을 포함하고,
상기 제1 및 제2 전극 중 적어도 하나는 상기 전극요소에 대응하는 스트레처블 소자(stretchable device). - 제 1 항에 있어서,
상기 스트레처블 소자는 발광소자(light emitting device)이고,
상기 스트레처블 소자는 상기 유기물층에 대하여 상기 제1 물질층 측에 구비된 제1 전극 및 상기 제2 물질층 측에 구비된 제2 전극을 포함하고,
상기 제1 및 제2 전극 중 적어도 하나는 상기 전극요소에 대응하는 스트레처블 소자(stretchable device). - 제 1 항에 있어서,
상기 스트레처블 소자는 10% 이상의 변형률을 갖는 스트레처블 소자(stretchable device). - 제 1 항에 있어서,
상기 스트레처블 소자는 150% 이상의 변형률을 갖고,
상기 유기물층은 150% 이상의 변형률에서 나노 크랙에 의해 반도체 특성을 유지하는 스트레처블 소자(stretchable device). - 포아송 비(Poisson's ratio)가 0.4 이상인 제1 탄성 폴리머층;
상기 제1 탄성 폴리머층과 대향하는 것으로, 포아송 비(Poisson's ratio)가 0.4 이상인 제2 탄성 폴리머층;
상기 제1 및 제2 탄성 폴리머층 사이에 구비된 유기 반도체층;
상기 제1 및 제2 탄성 폴리머층 중 하나에 임베드된(embedded) 것으로, 상기 유기 반도체층에 전기적으로 연결된 소오스전극과 드레인전극; 및
상기 제1 및 제2 탄성 폴리머층 중 하나 상에 구비된 게이트전극;을 포함하는 스트레처블 트랜지스터(stretchable transistor). - 제 17 항에 있어서,
상기 소오스전극과 드레인전극은 네트워크 CNT 구조를 포함하는 스트레처블 트랜지스터(stretchable transistor). - 제 17 항에 있어서,
상기 게이트전극은 액체 금속(liquid metal)을 포함하는 스트레처블 트랜지스터(stretchable transistor). - 탄성 폴리머를 포함하고 늘어나는 특성을 갖는 제1 물질층을 마련하는 단계;
상기 제1 물질층 상에 유기 반도체를 포함하는 유기물층을 형성하는 단계;
상기 유기물층 상에 탄성 폴리머를 포함하고 늘어나는 특성을 갖는 제2 물질층을 형성하는 단계;를 포함하고,
상기 제1 및 제2 물질층 중 적어도 하나는 상기 유기물층에 접촉된 적어도 하나의 전극요소를 포함하도록 형성하는 스트레처블 소자(stretchable device)의 제조방법. - 제 20 항에 있어서, 상기 제1 물질층을 마련하는 단계는,
기판 상에 적어도 하나의 전극요소를 형성하는 단계;
상기 기판 상에 상기 전극요소가 임베드(embed) 되는 물질층을 형성하는 단계; 및
상기 전극요소가 임베드된(embedded) 물질층을 상기 기판으로부터 분리하는 단계;를 포함하는 스트레처블 소자(stretchable device)의 제조방법. - 제 20 항에 있어서,
상기 제1 물질층의 탄성 폴리머 및 상기 제2 물질층의 탄성 폴리머 각각은 0.4 이상의 포아송 비(Poisson's ratio)를 갖는 스트레처블 소자(stretchable device)의 제조방법. - 제 20 내지 22 항 중 어느 한 항에 있어서,
상기 제1 물질층의 탄성 폴리머 및 상기 제2 물질층의 탄성 폴리머 중 적어도 하나는 polyurethane, polyurethane acrylate, acrylate polymer, acrylate terpolymer 및 silicone-based polymer 중 적어도 하나를 포함하고,
상기 silicone-based polymer는 polydimethylsiloxane, polyphenylm-ethylsiloxane 및 hexamethyldisiloxane 중 적어도 하나를 포함하는 스트레처블 소자(stretchable device)의 제조방법. - 제 20 내지 22 항 중 어느 한 항에 있어서,
상기 유기 반도체는 poly(3-hexylthiophene), TIPS-pentacene, pentacene, cyano-polyphenylene vinylene, polyacetylenes, polyaniline, poly(phenylene ethynylene), poly(phenylene sulfide), poly(phenylene vinylene), polypyridines, polypyrroles, polythiophenes 및 polyfluorene-based polymer 중 적어도 하나를 포함하는 스트레처블 소자(stretchable device)의 제조방법. - 제 20 항에 있어서,
상기 유기물층은 트랜스퍼 프린팅(transfer printing) 방법으로 형성하는 스트레처블 소자(stretchable device)의 제조방법. - 제 20 항에 있어서,
상기 전극요소는 CNT(carbon nanotube), 금속 나노와이어(metal nanowire) 및 그래핀(graphene) 중 적어도 하나를 포함하는 스트레처블 소자(stretchable device)의 제조방법. - 제 20 항에 있어서,
상기 전극요소는 서로 이격된 제1 및 제2 전극을 포함하고,
상기 제1 및 제2 전극은 상기 유기물층에 대하여 일측에 위치하거나, 상기 제1 및 제2 전극은 각각 상기 유기물층의 일측 및 타측에 위치하는 스트레처블 소자(stretchable device)의 제조방법. - 제 20 항에 있어서,
상기 스트레처블 소자는 트랜지스터이고, 상기 전극요소는 소오스전극 및 드레인전극을 포함하며,
상기 제조방법은 상기 유기물층에 대응하는 게이트전극을 형성하는 단계를 더 포함하는 스트레처블 소자(stretchable device)의 제조방법. - 제 28 항에 있어서,
상기 게이트전극은 액체 금속(liquid metal), CNT(carbon nanotube), 금속 나노와이어(metal nanowire) 및 그래핀(graphene) 중 적어도 하나를 포함하는 스트레처블 소자(stretchable device)의 제조방법. - 제 28 항에 있어서,
상기 게이트전극을 커버하는 탄성보호층을 형성하는 단계를 더 포함하는 스트레처블 소자(stretchable device)의 제조방법. - 제 20 항에 있어서,
상기 스트레처블 소자는 광발전소자, 발광소자 또는 센서인 스트레처블 소자(stretchable device)의 제조방법.
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