CN101038937B - 薄膜半导体器件及其制造方法 - Google Patents

薄膜半导体器件及其制造方法 Download PDF

Info

Publication number
CN101038937B
CN101038937B CN200710086328XA CN200710086328A CN101038937B CN 101038937 B CN101038937 B CN 101038937B CN 200710086328X A CN200710086328X A CN 200710086328XA CN 200710086328 A CN200710086328 A CN 200710086328A CN 101038937 B CN101038937 B CN 101038937B
Authority
CN
China
Prior art keywords
laser
film
thin
active area
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200710086328XA
Other languages
English (en)
Other versions
CN101038937A (zh
Inventor
町田晓夫
藤野敏夫
河野正洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display West Inc
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN101038937A publication Critical patent/CN101038937A/zh
Application granted granted Critical
Publication of CN101038937B publication Critical patent/CN101038937B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1296Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78672Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明涉及一种薄膜半导体器件及其制造方法。所述薄膜半导体器件包括:半导体薄膜,设置以具有通过用能量束辐射而被转变为多晶区的有源区;和栅电极,设置以横过有源区。在为与栅电极重叠的有源区的沟道部分中,在沟道长度方向周期地改变晶态,且每个具有基本相同晶态的区域横过沟道部分。因为沟道部分的多晶化,以高精度控制了载流子迁移率而且确保了元件特性随时间小的变化和高的载流子迁移率。在该薄膜半导体器件中,元件特性好且元件之间的特性变化小。

Description

薄膜半导体器件及其制造方法
技术领域
本发明涉及薄膜半导体器件及其制造方法,且具体涉及一种薄膜半导体器件及其制造方法,其包括由通过用能量束辐射来结晶半导体薄膜而获得的多个元件。
背景技术
在比如液晶显示器的平显示器中,薄膜晶体管(TFT)被用作多个像素的有源阵列的开关元件。TFT的种类包括具有由多晶硅(poly-Si)构成的有源区的TFT(poly-Si TFT)和具有由非晶体硅(不定形Si)构成的有源区的TFT(a-Si TFT)。
与a-Si相比,poly-Si TFT具有高约10到100倍的载流子迁移率和导通状态电流的小的恶化程度。因此,poly-Si TFT具有作为开关元件的出色的特性。
作为poly-Si TFT的制造技术,开发有一种所谓的低温poly-Si工艺,其中通过仅在低于约600℃的温度使用低温工艺而将非晶硅膜转变为多晶硅膜,用于实现减小的基板成本。例如,使用准分子激光的低温poly-Si工艺中,非晶硅膜用形状为线束的激光的脉冲辐射。在该辐射中,辐射位置在每次脉冲辐射如此轻微地偏移,以至相邻的辐射区的大多数部分彼此重叠,且用激光脉冲辐射膜上的相同位置10到20次。该工艺导致多晶硅膜的实现,该多晶硅膜具有在整个有源区上的均匀的晶粒尺寸。
作为低温poly-Si工艺的另一示例,提出有一种方法,其中通过用例如从YAG激光器的谐波获得的连续激光辐射非晶硅来形成结晶区。在辐射期间,激光以固定的速度移动,从而使辐射能量相同。在形成结晶区之后,进行构图从而没有晶界的区被用作薄膜晶体管的有源区(参考日本特开No.2003-77834(具体而言,第91、92和169段),其后称为专利文件1)。
另外,由哥伦比亚大学(Columbia University)等提出了顺序横向固化(SLS)方法,其中晶体的横向生长的宽度由采用掩模的多步骤辐射界定(参考A.T.Vouysas、A.Limnov和J.S.Im,Journal ofApplied Physics(2003),Vol.94,P.7445到7452,其后被称为非专利文件1)。
发明内容
近年来,作为平板显示器,允许高频率的液晶显示器用于进一步提高移动图像性能和对比度性能。另外,还开发了由有机电致发光(EL)显示器为代表的比如自发光显示器的新型显示器。随着这些发展,存在对于即使当对TFT突然施加大电流时也没有遭受任何特性恶化且其特性变化小的TFT的日益增加的要求,以将其作为应用到这些显示器的开关元件。
然而,通过现有的低温poly-Si工艺获得的poly-Si TFT有问题地涉及特别与a-Si TFT相比,元件之间特性上较大变化,具体而言在初始阈值电压和导通状态电流上的较大变化,尽管poly-Si TFT具有很大的优点,比如容易对其施加比较大的电流、较高的载流子迁移率和较小的特性恶化。
为了防止该变化,已经尝试在使用准分子激光的上述结晶中,通过形成其中生长了具有等同于激光波长的约300nm的晶粒尺寸的相似晶体的膜,以最小化元件之间的变化。然而,即使使用这样的多晶化的膜也可能不能提供抑制元件之间的特性变化的足够的效果。
这是因为在通过使用准分子激光退火设备的现存方法的结晶中,难于以高精度控制poly-Si膜的晶粒尺寸,且由此获得了不均匀的晶粒尺寸。晶粒尺寸不均匀导致了TFT之间的沟道区中晶界的数量的变化,其造成TFT的特性变化(参考例如K.Yamaguchi等;J.Appl.Phys.,Vol.89,No.1,pp.590,和M.Kimura等;JAP.J.Appl.Phys.Vol.40Part 1(2001),No.1)。特别在包括有机EL元件作为其显示元件的显示器中,该问题是严重的,因为该变化在显示部分中表现为颜色不均匀等。
甚至对于专利文件1所述的低温poly-Si工艺也难于充分地抑制TFT的特性变化。这是因为沟道区内的每个晶体区变大,且因此取决于晶体内的缺陷、位错等的存在与否的影响极大地反映在特性变化上。另外,非专利文件1中的图8显示了通过SLS方法形成的TFT涉及大于10%的迁移率变化,即使当通过优化的工艺形成了TFT时。这归因于横向生长部分中的晶体区中许多的未控制的晶界。
本发明期望提供一种薄膜半导体器件,其中以高精度控制晶体管特性且确保晶体管特性随时间小的变化和高的载流子迁移率,且提供一种制造这样的薄膜半导体器件的方法。
根据本发明的实施方式,提供有一种薄膜半导体器件,其包括:半导体薄膜,设置以具有通过用能量束辐射而被转变为多晶区的有源区;栅电极,设置以横过有源区。另外,特别在有源区与栅电极重叠的沟道部分中,在沟道长度方向周期地改变晶态。另外,每个具有基本相同晶态的区域横过沟道部分,且因此每个具有相同晶态的区域范围横跨沟道宽度。
在具有这样的结构的薄膜半导体器件中,通过沟道的载流子必须通过晶态的周期变化的边界。因此,调整晶态变化的周期允许以高精度控制薄膜半导体器件的晶体管特性(载流子迁移率)。例如,通过使得设置于沟道部分中的周期的大小或周期的数量相同,可以抑制多个元件之间的载流子迁移率的变化。另外,还证实了在这样的结构中,在每个周期中将晶态设定为预定状态以允许保持高载流子迁移率,其为使用被转变为多晶膜的半导体薄膜的元件的优点。
根据本发明的另一实施方式,提供有一种制造具有上述的结构的薄膜半导体器件的方法。
根据本发明的实施方式,可以实现一种薄膜半导体器件,其中因为沟道部分的多晶化,以高精度控制了载流子迁移率而且确保了元件特性随时间小的变化和高的载流子迁移率。在该薄膜半导体器件中,元件特性好且元件之间的特性变化小。因此,使用该薄膜半导体器件作为其开关元件的显示器的性能高。
附图说明
图1A和1B是显示根据本发明的实施方式的薄膜半导体器件的结构的平面图;
图2是显示根据本发明的实施方式的薄膜半导体器件的主要部分的结构的一个示例的放大平面图;
图3A和3B是显示根据本发明的实施方式的薄膜半导体器件的主要部分的结构的其他示例的放大平面图;
图4A到4D是用于解释制造根据本发明的实施方式的薄膜半导体器件的方法的步骤的剖面图;
图5是用于解释制造根据本发明的实施方式的薄膜半导体器件的方法中的结晶步骤的平面图;
图6是用于解释制造根据本发明的实施方式的薄膜半导体器件的方法中的结晶步骤的一个示例的细节的平面图;
图7是用于解释制造根据本发明的实施方式的薄膜半导体器件的方法中的结晶步骤的另一个示例的细节的平面图;
图8A和8B是显示采用根据本发明的实施方式的薄膜半导体器件的液晶显示器的制造步骤的图。
具体实施方式
将参考附图在以下详细描述本发明的实施方式。在下面,先对于作为该实施方式的示例的薄膜半导体器件进行描述,然后描述其制造方法,该薄膜半导体器件包括多个作为显示器中的像素的开关元件的形成于同一基板上顶栅poly-Si TFT。
薄膜半导体器件
图1A是根据该实施方式的薄膜半导体器件的结构的平面图。图1B是显示图1A中部分A的放大平面图。在这些图中所示的薄膜半导体器件1中,多个薄膜晶体管TFT设置于同一基板3上。注意,在附图中示出了一个薄膜晶体管TFT。
每个薄膜晶体管TFT包括由半导体薄膜5形成的有源区5a和以横过有源区5a的中心部分的方式设置的栅电极9。
由半导体薄膜5形成的有源区5a包括通过用比如激光的能量束辐射被沉积为非晶硅膜的半导体薄膜5从而将其转变为多晶区的区域。半导体薄膜5被构图为包括有源区5a的岛形。半导体薄膜5可以被如此构图从而在结晶的有源区5a周围没有留下非晶半导体薄膜5,如图所示。或者,非晶半导体薄膜5可以被留在有源区5a周围。
与栅电极9重叠的有源区5a的部分用作沟道部分C。在沟道部分C的两侧的有源区5a的部分区域用作源极/漏极11。
在本实施方式中,具有上述结构的每个薄膜晶体管TFT的特征在于有源区5a的晶态和栅电极9相对于晶态的布置方式。
具体而言,至少在每个有源区5a中与栅电极9重叠的沟道部分C中,晶态在基本垂直于栅电极9的延伸方向的沟道长度L的方向(即栅电极9的宽度方向)被周期地改变。即,沟道部分C的晶态在沟道长度L的方向被周期地改变。术语“晶态”指的是关于该区域是晶体或非晶(不定形)区、晶粒尺寸、晶界存在与否、依据晶界的密度的杂质偏析的程度等的区域的状态。任何这些状态在沟道长度L的方向上被周期地改变。
在沟道长度L的方向上的晶态的周期改变在有源区5a上是连续的,且每个具有基本相同的晶态的区域横过沟道部分C。因此,晶态在基本垂直于沟道长度L方向的沟道宽度W方向(平行于栅电极9的延伸方向)上基本相同。该晶态的周期改变范围横跨整个的每个有源区5a。
特别在本实施方式的沟道区C中,非晶区51和晶区52交替设置,且因此每个晶态变化的周期包括非晶区51和晶区52。这些非晶区51和晶区52均具有在沟道宽度W的方向延伸的条形。
基于包括栅电极9的薄膜晶体管的标准以设计栅电极9的线宽(即沟道长度L)。在栅电极9下的沟道部分C中,非晶区51和晶区52以预定的周期交替设置。另外,重要的是,在具有相同特性的薄膜晶体管TFT中,沟道部分C中非晶区51和晶区52的周期基本相同。“基本相同周期”的表达指的是其中具有相同宽度的非晶区51和具有基本相同晶态的晶区52以基本相同数量的周期交替设置的状态。
例如,如果非晶区51的宽度基本相同且晶区52的晶态基本相同,则优选的是,在每个TFT的沟道部分C中的周期的数量相对于预定的数量在±1的范围内。因为周期的实际数量相对预定数量的比例的变化小,所以可以实现更均匀的薄膜晶体管TFT的特性。因此,设置于沟道区C中的非晶区51的数量(即,晶态的周期的数量)应为两个或更多,且更大的数量更优选。具体而言,优选的是,在沟道部分C中的沟道宽度W的方向上延伸的非晶区51的数量为约25。然而,在沟道部分C中的沟道长度L的方向相交的非晶区51的宽度的总和越大,在沟道长度L的方向上产生的载流子迁移率越低。因此,优选的是,非晶区51的宽度尽可能小,从而可以保持相当高的载流子迁移率。
另外,为了稳定设置于沟道部分C中的非晶区51的数量,非晶区51和晶区52的宽度至少在有源区5a的沟道部分C中保持固定。
图2显示了沟道部分C的更详细结构的一个示例。如该放大的平面图所示,在具有上述周期结构的沟道部分C(有源区5a)的每个晶区52中,排列每个在晶区52的延伸方向上具有新月形状凸起的晶粒b。这些晶粒b每个范围横跨晶区52的宽度,且沿晶区52的延伸方向在一行上排列。另外,在该沟道部分C中,晶粒边界a设置于非晶区51和晶区52之间。每个晶界a被设置为连续的晶界,其以横跨沟道部分C的方式在沟道宽度W的方向上延伸。
沟道部分C(有源区5a)的周期结构不限于图2所示的结构。例如,如图3A所示,每个在晶区52的延伸方向上具有新月形状凸起的晶粒b的两行(或更多行)可以在每个晶区52中排列。在该结构中,沿晶区52的延伸方向的连续晶界52被设置于排列的晶粒b的行之间。在晶区52的延伸方向上具有新月形状凸起的晶粒b排列在晶界a-a之间。另外,该结构是周期结构,其中非晶区51夹置在晶区52-52之间,每个晶区均包括两行或更多行的排列的晶粒b。
在每个晶区52中排列的晶粒的形状不限于新月形。例如,如图3B所示,可以排列每个具有从新月形分为线对称形状形成的半新月形的晶粒b’。在该结构中,在晶区52中,沿晶区52的延伸方向的连续晶界a设置于排列的晶粒b’之间。排列于晶界a-a之间的半新月晶粒b’沿晶区52的延伸方向排列。
上述的新月晶粒b和半新月晶粒b’通过移动能量束以在晶区52的延伸方向上扫描而形成。在制造方法的以下解释中将详细描述形成方法。
薄膜半导体器件的制造方法
基于图4,也根据需要参考其他附图,在以下将描述具有图1和2所示结构的薄膜半导体器件的制造方法。注意,图4A到4D对应于沿沟道长度L的光学的图1A中的剖面x-x’。
首先,如图4A所示,制备其上将形成薄膜半导体器件的基板3a。作为基板3a,使用了任何比如玻璃基板的非晶基板、石英基板、蓝宝石基板和塑料基板和比如铝基板和不锈钢基板的金属基板。
在基板3a的一个主面上,提供了用于防止对于基板3a的热传导的绝缘缓冲层3b。作为缓冲层3b,可以使用任何氧化硅膜、氮化硅膜、碳化硅膜和其他由Ti、Al、Zr、Hf的氧化物组成的其他氧化物等。缓冲层3b可以通过公知的真空沉积技术形成,比如CVD、溅射或蒸镀。或者,可以使用通常用作层间绝缘膜等的绝缘层作为缓冲层3b,比如无机SOG(旋涂玻璃)膜或有机SOG膜。还或者,可以使用通过金属膜的阳极氧化形成的介电膜、或通过比如溶胶凝胶方法或金属有机沉积(MOD)的公知的技术沉积的膜。
在缓冲层3b的沉积之后,在基板3a的该一个主面上方形成半导体薄膜5,基板3a的表面已经被缓冲层3b覆盖。在该示例中,由非晶硅组成的半导体薄膜5通过等离子体增强化学气相沉积(PECVD)形成,以作为一个示例。由此获得的半导体薄膜5由包含大量的氢的所谓的氢化非晶硅(a-Si:H)组成。半导体薄膜5的膜厚在例如20nm到100nm的范围内。
半导体薄膜5的形成方法不限于PECVD,也可以使用涂布方法,只要在该方法中沉积温度低。在涂布方法中,聚硅烷和溶剂的混合物被涂布在基板3a上方,且然后进行干燥和退火以由此形成半导体薄膜5。使用允许低沉积温度的沉积方法,比如PECVD或上述涂布方法,提供了由包含约0.5原子%到15原子%的氢的氢化非晶硅(a-Si:H)组成的半导体薄膜5。在任何方法中,该原子百分比范围根据沉积条件而在某种程度上变化。
在沉积半导体薄膜5之后,根据在半导体薄膜5中对解吸过量的氢离子的需要,进行所谓的脱氢退火。作为脱氢退火,进行在约400℃到约600℃的温度的炉内退火。如果随后的结晶退火以这样的方式进行,从而辐射能量被如此调整使得过量的氢从用激光辐射的部分去除,而没有气化和伴随的半导体薄膜5中氢离子的膨胀,则可以省略该脱氢退火。
在上述步骤之后,如图4B所示,通过用激光Lh作为能量束辐射半导体薄膜5,进行结晶步骤以结晶在半导体薄膜5中界定的有源区5a。
在该结晶步骤中辐射期间,激光Lh被移动,用于以相对于半导体薄膜5的预定的速度在预定的方向扫描。
具体而言,如图5所示,激光Lh的辐射位置在随后将形成的栅电极9的宽度方向(即沟道长度L的方向)上移动了预定的节距,从而激光Lh被移动,用于在预定的扫描方向y扫描以跟踪移动的辐射位置。激光Lh的扫描方向y被设置与基本与栅电极9的延伸方向相同的方向,即与沟道宽度W的方向相同。由此,在每个有源区5a中,激光Lh的辐射位置在根据栅电极9的延伸方向的方向上移动,从而激光Lh被移动,用于在预定的扫描方向y扫描以跟踪移动的辐射位置。
另外,在结晶步骤中,如此界定辐射量、辐射点直径、以及激光Lh的扫描速度、辐射位置的移动节距和其他参数,从而沿激光Lh的扫描方向y以预定的周期P留下非晶化的非晶区作为非晶区51。
作为结晶步骤的方法的示例,采用了如图6所示的爆炸结晶(explosivecrystallization)的方法是可用的。为了通过用激光Lh的辐射导致爆炸结晶,如此控制比如辐射的区域尺寸、辐射速度和辐射能量的使用激光Lh的辐射的条件,从而在激光Lh的扫描期间,从辐射区到外周区的热传导先于辐射区中半导体薄膜5的完全熔化。
作为入射到半导体薄膜5上的激光Lh的波长,基于半导体薄膜5的膜厚和吸收系数,选择了提供比较小的吸收系数的波长,从而激光Lh不可能穿过半导体薄膜5,而在其中无损失地被吸收。具体而言,对于例如由具有50nm的厚度的非晶硅组成的半导体薄膜5,优选地使用了350nm到470nm的波长的激光。作为具有如此波长的激光Lh的振荡源,例如GaN基混合物半导体激光振荡器或YAG激光振荡器是可用的。另外,半导体薄膜5的爆炸结晶也可以通过调整除了激光Lh的波长之外的其他辐射条件来进行,比如发射激光Lh的物镜的数值孔径NA,和激光Lh的扫描速度和辐射能量。
在由沟道长度L的方向上以预定的移动节距移动激光Lh导致的每个辐射位置上,激光Lh被移动,用于在基本垂直于沟道长度L的方向的扫描方向y以上述的辐射条件扫描。在该辐射中,如此根据激光Lh的点直径rl调整移动节距p1,从而激光Lh的相邻辐射位置彼此不重叠,但是具有预定宽度的非晶区51被留在相邻辐射位置之间。
由于此,半导体薄膜5的多晶化以这样的方式进行,从而非晶区51被提供了具有与移动节距p1相同宽度的周期P。晶区52形成于非晶区51-51之间,在晶区52中,沿非晶区51的延伸方向排列了每个在激光Lh的扫描方向y上具有新月形状凸起的晶粒b。
激光Lh的点直径rl和激光Lh的辐射位置的移动节距p1(非晶区51的重复周期P)是界定设置于沟道部分中的非晶区51的数量(周期的数量)的重要因素。如以上在器件结构的解释中所述,设置于沟道部分中的非晶区51的数量(周期的数量)被设定为大的值,其允许均匀的晶体管特性而没有降低载流子迁移率。另外,如此界定移动节距p1(非晶区51的周期P),从而在沟道部分中提供了大量的非晶区51,而没有过多的工艺节拍时间(tacttime)。另外,根据移动位移p1,激光Lh的点直径r1被如此界定,从而具有尽可能为小的预定宽度的非晶区51将被留下。
作为除了上述的结晶步骤之外的结晶步骤,在以下将描述图3A所示的结晶。具体而言,由于该结晶,形成了每个包括多行(例如两行)具有新月形状的晶粒b的晶区52。在该结晶步骤中,在激光Lh扫描方向y上的第一扫描之后,在沟道长度L的方向上激光Lh的辐射位置被移动了第一预定节距,该第一节距允许在移动之前和移动之后的辐射位置的部分重叠。在移动之后,横跨移动的辐射位置进行扫描方向y上的激光Lh的第二扫描。这在第二行上形成了晶粒b,而没有非晶区留下,且在第二行的晶粒b和由第一扫描形成的晶粒b之间沿扫描方向y形成了连续晶界a。由此,形成了晶区52,其中具有新月形状的晶粒b排列在晶界a的两侧的行上。其后,在沟道长度L的方向上将激光Lh的辐射位置移动了第二预定节距,该第二节距防止移动之前和移动之后的辐射位置的部分重叠,且因此留下具有预定宽度的非晶区。在移动之后,横跨移动的辐射位置在扫描方向y上进行激光Lh的第一扫描。从此时起,固定第一和第二预定节距来重复激光Lh的上述第一和第二扫描。如果在每个晶区52中将排列三行或更多行的具有新月形状的晶粒b,则进行以下的结晶。具体而言,在移动辐射位置第一预定节距之后的激光Lh的第二扫描之后,在将辐射位置进一步移动了第一预定节距之后,进行激光Lh的第三次(和更多次)扫描。其后,进行激光Lh的第一扫描,随后重复第二扫描和随后的扫描。
或者,在图3B所示的形成于非晶区51-51之间的晶区52的情形,晶区52包括晶粒b’,晶粒b’每个具有半新月形状且排列在晶界a的两侧的行上,激光Lh的辐射条件被如此界定,从而半导体薄膜5由于激光Lh的扫描而在其厚度上被完全熔化。
为了半导体薄膜5在其厚度上被完全熔化,基于半导体薄膜5的膜厚和吸收系数,调整辐射条件,比如激光Lh的波长、发射激光Lh的物镜的数值孔径NA、和激光Lh的扫描速度和辐射能量。与上述的爆炸结晶相似,图3B所示的结晶还可以采用从GaN基混合物半导体激光振荡器或YAG激光振荡器发射的具有350nm到470nm的波长的激光Lh。在该结晶中,通过调整上述的辐射条件,半导体薄膜5在其厚度上被完全熔化。
在该结晶中,如图7所示,横跨由激光Lh在沟道长度L的方向上移动了预定的移动节距p2形成的每个辐射位置,激光Lh被移动,用于在基本垂直于沟道长度L方向的扫描方向y(栅电极的延伸方向)扫描。另外,如此根据(在沟道长度L的方向)激光Lh的点直径r2调整激光Lh的移动节距p2,从而非晶区51将被留在相邻的激光Lh的辐射位置之间。
另外,由于在其厚度上完全熔化半导体薄膜5的辐射条件的调整,结晶以这样的方式进行,从而沿扫描方向y在激光Lh的扫描中心形成连续的晶界a。这引起晶区52的形成,在晶区52中每个具有半新月形的晶粒b’在晶界a的两侧沿非晶区51的延伸方向排列成行。另外,沿晶区52的延伸方向的连续晶界a也形成于晶区52的边缘。这造成了其中半新月形晶粒b’排列在晶界a-a之间的状态。因为通过用辐射激光Lh来完全熔化半导体薄膜5和随后通过液相生长的再结晶,从而获得了晶粒b’,所以该结晶步骤可以提供有利的晶体品质和由此提高的载流子迁移率。
还在该结晶中,激光Lh的点直径r2和激光Lh的辐射位置的移动节距p2(非晶区51的周期P)被如此界定,从而较大数量的非晶区51设置于沟道部分中,而没有过多的工艺节拍时间,与用图6所示的爆炸结晶相似。
另外,在形成每个包括具有半新月形状且排列在等于或大于4行的偶数行上的晶粒b’的晶区的情形,以预定的周期重复地进行以下的步骤:在沟道长度L的方向将激光Lh的辐射位置移动了允许部分重叠移动之前和移动之后的辐射位置的第一预定节距,且然后横跨移动的辐射位置在扫描方向y移动激光Lh进行扫描的步骤;和在沟道长度L的方向将激光Lh的辐射位置移动了防止移动之前和移动之后的辐射位置重叠的第二预定节距,且然后横跨移动的辐射位置在扫描方向y进行激光Lh的第一扫描的步骤。在由移动允许辐射位置部分重叠的第一预定节距引起的横跨辐射位置在扫描方向y扫描激光Lh期间,结晶以这样的方式进行,从而形成于前一扫描中的相邻晶粒b’的结晶度被继续。因此,在晶区中中心两行的半新月晶粒b’彼此熔和以形成每个具有新月形状的晶粒。
在参考图6和7所述的上述各个结晶步骤中,极为重要的是,将通过激光Lh辐射形成的非晶区51的宽度保持固定,且还将晶界a的特性保持固定。作为保持它们固定的因素,应当满足以下的条件:激光辐射能量密度在每个辐射位置上固定;扫描速度固定;辐射位置的移动节距p1和p2固定(周期P固定);和,半导体薄膜5的膜厚均匀。
为了获得激光Lh的辐射能量的固定密度,期望至少在用激光Lh辐射有源区5a期间激光Lh被连续振荡。“连续振荡”还包括不引起半导体薄膜5的温度减小的振荡停顿(例如,50ns或更短的停顿)。另外,为了以激光Lh的辐射能量的固定密度进行上述的辐射,期望使用配备有能量反馈功能和聚焦伺服功能的激光辐射设备。能量反馈功能和聚焦伺服功能可以通过例如用于光盘的切割机的公知的技术实现。
用激光Lh辐射半导体薄膜5以这样的方式进行,从而激光辐射的扫描速度被保持固定。
激光的辐射位置的移动可以相对于半导体膜;其上已经形成半导体薄膜的基板可以相对于固定的辐射位置被移动,或者,辐射位置可以相对于固定的基板被移动。亦或者,基板3和辐射位置均可以被移动。
另外,在上述结晶步骤中激光Lh的平行扫描可以采用一个激光振荡器被顺序进行,或者可以采用多个激光振荡器共同进行。在制造驱动显示器的薄膜晶体管中,优选的是,多个有源区被同时辐射。具体而言,当考虑到生产率时,优选的是,对排列在基板3的表面上方的多个有源区同时进行采用激光Lh的多点辐射,从而可以同时进行对于多个有源区的结晶步骤。
为了实现这样的采用激光Lh的多点辐射,优选地使用半导体激光振荡器作为激光的振荡源。半导体激光振荡器比例如准分子激光振荡器和YAG激光振荡器的其他激光振荡器在尺寸上小很多,其允许多个半导体激光振荡器被设置于一个设备中。另外,半导体激光振荡器可以采用40mW的额定输出实现连续辐射。
如果使用了半导体激光振荡器,则可与基板尺寸增加相关增加半导体激光的数量。因此,解决基板尺寸增加的灵活的设备设计是可能的。因此,可以获得其中大量的具有相同性能的晶体管被排列在大面积基板上的结构。因此,在大面积基板上形成具有均匀特性的晶体管方面,使用半导体激光振荡器优于在研究阶段报导的采用掩模控制晶界的方法。
在上述结晶步骤的完成之后,如图4C所示,通过将其蚀刻为其中留下结晶的有源区5a的预定形状而构图半导体薄膜5,从而各个有源区5a被成形为用于元件隔离的岛。半导体薄膜5的图案蚀刻可以被如此进行,从而在有源区5a周围没有留下非晶半导体薄膜5,如图所示。或者,非晶半导体薄膜5可以留在有源区5a周围。该半导体薄膜5的图案蚀刻可以在上述的结晶步骤之前。在该情形,对于每个被构图为包括将作为有源区5a的区的岛,进行结晶步骤。
在图案蚀刻之后,在基板3上方形成栅极绝缘膜7以覆盖由构图形成的有源区5a的一部分。栅极绝缘膜7由氧化硅或氮化硅形成,且可以通过基于普通PECVD的公知方法沉积。或者,公知的SOG膜可以被沉积作为由涂布形成的绝缘层。栅极绝缘膜7的沉积可以先于半导体薄膜5的图案蚀刻。
绝缘膜7的沉积之后可以在其上形成栅电极9。栅电极9横跨被成形为岛的有源区5a的中心。具体而言,如用图5所述,栅电极9沿形成于有源区5a中的非晶区51和晶区52的延伸方向形成。即,栅电极沿每个具有基本相同晶态的区域延伸的方向形成。如果将形成具有相同特性的元件,则具有相同线宽的栅电极9被构图形成用于元件,从而非晶区51和晶区52以相同数量的周期被设置于栅电极9下方。
为了形成栅电极9,首先通过溅射或蒸镀沉积例如由铝组成的电极材料层,然后在电极材料层上通过光刻形成抗蚀剂图案。其后,通过使用抗蚀剂图案作为掩模蚀刻电极材料层,从而栅电极9被构图形成。
栅电极9的形成方法不限于该工艺,但是还可以采用例如涂布金属精细颗粒的印刷方法。在用于形成栅电极9的电极材料层的蚀刻之后,还可以继续蚀刻栅极绝缘膜7。
在形成栅电极9之后,如图4D所示,通过使用栅电极9作为掩模以自对准的方式将杂质引入有源区5a,从而形成源极/漏极11。为了该杂质引入,进行了例如采用栅电极9作为掩模的离子注入。
该杂质引入形成了栅电极9下方的沟道部分C。沟道部分C对应于结晶有源区5a中未用杂质掺杂的区域。在这些栅电极9下方的源极/漏极11和沟道部分C中,排列了通过结晶半导体薄膜5获得的由多晶硅组成的晶区。因此,上述步骤的完成实现了薄膜半导体器件1,其中在同一基板3上方设置由poly-Si薄膜形成的多个顶栅薄膜晶体管TFT(即poly-Si TFT)。
如果例如液晶显示器将被制造为采用这样的薄膜晶体管TFT的显示器作为其开关元件,则进一步进行以下的步骤。
首先参考图8A,在薄膜半导体器件1的基板3上方,形成层间绝缘膜21以覆盖薄膜晶体管TFT。随后,在层间绝缘膜21中形成到达薄膜晶体管TFT的源极/漏极11的接触孔21a。接下来,在层间绝缘膜21上形成经由接触孔21a耦接到源极/漏极11的互连23。
随后,形成平面化绝缘膜25以覆盖互连23,且在平面化绝缘膜25中形成到达互连23的接触孔25a。接下来,在平面化绝缘膜25上形成经由接触孔25a连接到源极/漏极11的像素电极27。根据液晶显示器的显示类型,像素电极27形成为透明电极或反射电极。注意,该图是一个像素的主要部分的剖面图。
在形成像素电极27之后,在平面化绝缘膜25上形成覆盖像素电极27的取向层(未显示),以由此完成驱动基板29。
另外,如图8B所示,制备相对基板31,其将被设置以面对驱动基板29。相对基板31通过将公共电极35设置于透明基板33上且用取向层(未显示)覆盖公共电极而获得。公共电极25由透明电极形成。
驱动基板29和相对基板31被设置以彼此面对,具有在它们之间的中间的间隔物37,从而像素电极27面对公共电极35。随后,液晶LC被设置且密封于通过间隔物37分开预定的间隙的基板29和31之间,从而完成液晶显示器41。
如果有机EL显示器将通过使用具有上述结构的驱动基板29制造,则设置于驱动基板29上的像素电极被用作阳极(或阴极),且具有所必需的功能的有机层被沉积在像素电极上方,比如空穴注入层、发光层和电子传输层。另外,公共电极被形成为有机层上方的阴极(或阳极)。
参考图1A和1B和2,在本实施方式的薄膜半导体器件1中,沿栅电极9设置的非晶区51和晶区52横跨沟道部分C且在沟道长度L的方向周期设置。由于该结构,将通过沟道部分C的载流子必须横穿周期设置的非晶区51。因此,调整非晶区51的周期P可以以高精度控制薄膜半导体器件1中的薄膜晶体管TFT的晶体管特性(载流子迁移率)。具体而言,在多个元件之间的载流子迁移率上的变化可以通过使以下因素相等来抑制:周期P、设置于沟道区C中的非晶区51的数量、非晶区51的宽度的总和和晶区52的晶态。
另外,而且当如图3所示晶界a设置于晶区52中时,将晶界a的周期将整为周期P可以以高精度控制薄膜半导体器件1中的薄膜晶体管TFT的晶体管特性(载流子迁移率)。
而且,通过调节如上所述的激光Lh的辐射条件可以有利地控制周期P(包括晶界a的周期),这使得可以形成其晶体管特性被高精度地控制的薄膜晶体管TFT。
具体而言,当如图2所示每个范围横跨晶区52的宽度的晶粒b排列在晶区52中时,在沟道长度L的方向上的载流子迁移率可以被保持得高,因为载流子不通过晶区52中晶粒b-b之间的晶界。
因此,通过采用形成为这样的薄膜半导体器件的薄膜晶体管TFT作为像素的开关元件来构建显示器,可以获得具有提高性能的显示器。具体而言在有机EL显示器中,可以防止显示部分中的颜色不均匀。
在上述实施方式中,非晶区51和晶区52周期设置于有源区5a的沟道部分C中。然而,只要沟道部分C中的结晶状态在沟道长度L的方向周期改变,且每个具有基本相同晶态的区域横过沟道部分C,则本发明的实施方式就可以通过调整晶态的周期以高精度控制晶体管特性,由此实现其特性变化小的薄膜晶体管TFT。这样的周期结构的其他示例包括这样的结构,其中没有设置横过沟道部分C的非晶区51,而仅晶粒尺寸在沟道长度L的方向被周期改变。另外,其中杂质偏析状态与周期晶粒尺寸变化相关地被改变的另一结构示例也是可用的。
另外,在上述实施方式中,通过其中激光被移动用于在预定的扫描方向对横跨由移动预定的移动节距所形成的每个辐射位置进行扫描的结晶步骤,进行了其中晶态被周期地如上述变化的多晶化。然而,进行其中晶态被周期地改变的多晶化的结晶步骤不限于上述的方法。
例如,还可以采用一种方法,其中半导体薄膜用被成形为线形的激光的脉冲辐射,从而激光在每次脉冲辐射在线形的短轴方向移动了周期P。而且,通过该方法,仅相互重叠部分的相邻辐射位置可以形成其中采用激光过量辐射的部分和其他部分之间晶态不同的有源区,且因此实现了晶态的周期变化。在该方法中,通过将线性的短轴方向设定为沟道长度L的方向,晶态的周期变化的方向被设定为沟道长度L的方向。
另外,激光的束分布可以被设定为高斯曲线,从而在其上激光的中心部分通过的区域和其上激光的外周部分通过的区域之间可以形成晶态的不同。
基于图4A到图7和其它必需的附图,在以下描述根据本发明的实施方式的实施例1到3,且然后将描述比较例。
实施例1-1和1-2
通过采用参考图6所述的结晶步骤形成多个薄膜晶体管(见图1A和1B)。
具体而言,首先通过PECVD在绝缘基板3上方将由非晶硅组成的半导体薄膜5沉积为50nm的膜厚。
随后,进行退火处理,其中半导体薄膜5的每个有源区5a用激光Lh辐射,用于其的多晶化。GaN激光被用作激光Lh,且其点形状被设定为以下的椭圆形:在沟道长度L的方向的点直径r1为500nm,且在垂直于沟道长度L的方向的方向y的点直径为300nm。物镜的有效数值孔径NA为0.6。在半导体薄膜5的结晶步骤中,沟道长度L的方向的移动节距p1为500nm,且垂直于沟道长度L的方向的扫描方向y的扫描速度vt为3m/s。在基板表面的辐射能量(平面辐射能量)为17mW。对于用激光Lh辐射半导体薄膜5进行聚焦伺服,从而焦点不在高速扫描时偏移。另外,监视部分发射束,从而保持辐射能量固定,由此防止能量变化。
该结晶步骤导致有源区5a的形成,在有源区5a中具有490nm的宽度的晶区52在沟道长度L的方向周期设置,从而具有10nm的宽度的非晶区51以500nm的周期P夹置在晶区52之间。在每个晶区52中,排列范围横跨晶区52的宽度且在扫描方向y凸起的新月形晶粒b。作为每个晶粒b的尺寸,其在扫描方向y的最大宽度(新月的“腹部”的宽度)为约100nm。
在结晶步骤之后,每个结晶的有源区5a被如此构图,从而其在非晶区51的延伸方向的宽度(即沟道宽度W)被设定为50μm。其后,沉积栅极绝缘膜7以覆盖构图的有源区5a,且然后栅电极9沿非晶区51的延伸方向形成于栅极绝缘膜7上方。如表1所示,栅电极9的线宽(即沟道长度L)在实施例1-1和1-2中分别为5μm和20μm。因此,设置于栅电极9下以横过有源区5a的非晶区51的数量分别为约10和40。
表1
Figure G200710086328XD00151
图6的类型:GaN激光器,NA=0.6,晶态的周期P为500nm。
其后,源极/漏极11在栅电极9的两侧形成于有源区5a中,从而在实施例1-1和1-2的每个中,具有相同标准的多个薄膜晶体管TFT形成于基板3上方。
测量了制造的薄膜晶体管TFT之间的导通电流状态的变化±σ。结果也如表1所示。结果显示,大量的非晶区51(大量的周期)提供了其导通状态电流的变化±σ较小且因此其特性精确度更有利的薄膜晶体管。具体而言,具有20μm的沟道长度L的薄膜晶体管的结果显示了以下的特征。具体地,如果非晶区51的数量(周期的数量)至少为40,则导通状态电流的变化±σ可以被抑制到在±1.4%范围内的值。因此,即使当这些薄膜晶体管被用作采用有机电致发光元件的显示器中像素电极的开关元件时,也可以充分抑制亮度变化到该变化几乎在视觉上不可识别的程度。另外,薄膜晶体管的FET迁移率(载流子迁移率)为10cm2/Vs。由此,还证实了可以获得充分有利的晶体管特性作为像素开关的特性。
实施例2-1和2-2
通过采用参考图7所述的结晶步骤形成多个薄膜晶体管(见图1)。
具体而言,首先通过PECVD在绝缘基板3上方将由非晶硅组成的半导体薄膜5沉积为50nm的膜厚。
随后,进行退火处理,其中半导体薄膜5的每个有源区5a用激光Lh辐射,用于其的多晶化。GaN激光被用作激光Lh,且其点形状被设定为在沟道长度L的方向的点直径r2为500nm的圆形。物镜的有效数值孔径NA为0.8。在半导体薄膜5的结晶步骤中,沟道长度L的方向的移动节距p2为500nm,且垂直于沟道长度L的方向的扫描方向y的扫描速度vt为1m/s。平面辐射能量为12mW。与实施例1-1和1-2相似,在用激光Lh辐射半导体薄膜5期间,进行聚焦伺服,并监视部分发射束。
该结晶步骤导致有源区5a的形成,在该有源区5a中具有490nm的宽度的晶区52在沟道长度L的方向周期设置,从而具有10nm的宽度的非晶区51以500nm的周期P夹置在晶区52之间。在每个晶区52中,沿晶区的延伸方向排列具有半新月形的晶粒b’,晶界a夹置在其之间。作为每个晶粒b’的尺寸,其在扫描方向y的最大宽度为约150nm。
在结晶步骤之后,以与实施例1-1和1-2相似的方式,有源区5a被如此构图,从而其在非晶区51的延伸方向的宽度(即沟道宽度W)被设定为50μm。其后,形成栅电极9,具有中间的栅极绝缘膜7。如表2所示,栅电极9的线宽(即沟道长度L)在实施例2-1和2-2中分别为5μm和20μm。因此,设置于栅电极9下以横过有源区5a的非晶区51的数量分别为约10和40。
表2
Figure G200710086328XD00171
图7的类型:GaN激光器,NA=0.8,晶态的周期P为500nm。
其后,源极/漏极11在栅电极9的两侧形成于有源区5a中,从而在实施例2-1和2-2的每个中,具有相同标准的多个薄膜晶体管TFT形成于基板3上方。
测量了制造的薄膜晶体管TFT之间的导通电流状态的变化±σ。结果也如表2所示。结果显示,大量的非晶区51(大量的周期)提供了其导通状态电流的变化±σ较小且因此其特性精确度更有利的薄膜晶体管。具体而言,具有20μm的沟道长度的薄膜晶体管的结果显示了以下的特征。具体地,如果非晶区51的数量(周期的数量)至少为40,则导通状态电流的变化±σ可以被抑制到在±1.3%范围内的值。因此,即使当这些薄膜晶体管被用作采用有机电致发光元件的显示器中像素电极的开关元件时,也可以充分抑制亮度变化到该变化几乎在视觉上不可识别的程度。另外,薄膜晶体管的FET迁移率(载流子迁移率)为12cm2/Vs。由此,还证实了可以获得充分有利的晶体管特性作为像素开关的特性。
实施例3-1和3-2
与实施例2-1和2-2相似,通过采用参考图7所述的结晶步骤形成多个薄膜晶体管(见图1A和1B)。
具体而言,在实施例3-1和3-2中,以与实施例2-1和2-2相同的方式进行结晶步骤,除了激光Lh的辐射条件如下不同:物镜的有效数值孔径NA为0.4,且节距p2为600nm。
该结晶步骤导致有源区5a的形成,在有源区5a中具有590nm的宽度的晶区52在沟道长度L的方向周期设置,从而具有10nm的宽度的非晶区51以600nm的周期P夹置在晶区52之间。在每个晶区52中,沿晶区的延伸方向排列具有半新月形的晶粒b’,晶界a夹置在其之间。作为每个晶粒b’的尺寸,扫描方向y的其最大宽度为约150nm。
在结晶步骤之后,以与实施例1-1和1-2相似的方式,有源区5a被如此构图,从而其在非晶区51的延伸方向的宽度(即沟道宽度W)被设定为50μm。其后,形成栅电极9,具有中间的栅极绝缘膜7。如表3所示,栅电极9的线宽(即沟道长度L)在实施例3-1和3-2中分别为5μm和20μm。因此,设置于栅电极9下以横过有源区5a的非晶区51的数量分别为约8和33。
表3
Figure G200710086328XD00181
图7的类型:GaN激光器,NA=0.4,晶态的周期P为600nm(在这些结果中反映了工艺的改善)。
其后,源极/漏极11在栅电极9的两侧形成于有源区5a中,从而在实施例3-1和3-2的每个中,具有相同标准的多个薄膜晶体管TFT形成于基板3上方。
测量了制造的薄膜晶体管TFT之间的导通电流状态的变化±σ。结果也如表3所示。结果显示,大量的非晶区51(大量的周期)提供了其导通状态电流的变化±σ较小且因此其特性精确度更有利的薄膜晶体管。具体而言,具有5μm的沟道长度的薄膜晶体管的结果显示了以下的特征。具体地,即使如果非晶区51的数量(周期的数量)低至为约8,导通状态电流的变化±σ也可以被抑制到在±1.0%范围内的值。因此,即使当这些薄膜晶体管被用作采用有机电致发光元件的显示器中像素电极的开关元件时,也可以充分抑制亮度变化到该变化几乎在视觉上不可识别的程度。另外,薄膜晶体管的FET迁移率(载流子迁移率)为15cm2/Vs。由此,还证实了可以获得充分有利的晶体管特性作为像素开关的特性。
比较例
通过采用利用基于现有配置的准分子激光的结晶步骤,形成了多个薄膜晶体管。
具体地,首先,沉积与实施例1-1和1-2相同的半导体薄膜5。随后,使用被处理为其在光学短轴方向的宽度为400μm的线束的KrF准分子激光的脉冲辐射半导体薄膜5。在该辐射步骤中,辐射位置对于每个脉冲在短轴方向上移动了8μm的节距,从而各个辐射区域的大部分相互重叠。在平行于短轴的剖面上评估的线束的能量分布被设定为礼帽形(梯形)。由于该辐射条件,用脉冲激光的50次发射辐射相同的区域。激光的一个脉冲的辐射周期为20ns。激光的能量密度通过衰减器被调整为310mJ/cm2。由辐射造成的晶区采用二次电子显微镜(SEM)观察。结果,证实获得了约250nm平方的矩形晶体。
其后,以与实施例1-1和1-2相似的方式,形成多个薄膜晶体管TFT,其沟道长度L(栅电极的线宽)和沟道宽度L分别为20μm和50μm。
测量了获得的薄膜晶体管TFT的每个的晶体管特性。测量结果如表4所示。表4还显示了对于具有与比较例(沟道长度L=20μm,沟道宽度W=50μm)相同标准的实施例的结果。
Figure G200710086328XD00191
沟道长度L=20μm,沟道宽度W=50μm(在NA=0.4的结果中反映了工艺的改善)。
表4显示,导通状态电流的变化在根据本发明的实施方式的实施例1到3的薄膜晶体管中与没有采用本发明的实施例的比较例的薄膜晶体管相比更小。对于FET迁移率,虽然比较例显示了更高的值,但是实施例1到3的值作为像素开关的值也是充分有利的。
另外,在实施例1到3的任何中,被用作激光辐射的物镜的有效数值孔径NA彼此不同,导通状态电流的变化小于不采用本发明的实施方式的比较例的变化。
根据上述的结果,已经证实如果应用了本发明的实施例的薄膜晶体管被用作采用了有机电致发光元件的显示器中像素电极的开关元件,则在显示器中像素之间的亮度变化可以被充分抑制。
注意,基于试验过程进行了各个实施例和比较例。实施例3-1和3-2的结果与其他示例相比反映了工艺的改善(具体而言,操作技巧)。
本领域的技术人员可以理解根据设计要求和其他因素,可以进行各种修改、组合、子组合和替换,只要它们在权利要求或其等同特征的范围内。
本发明包含涉及在日本专利局于2006年3月13日提交的日本专利申请JP2006-067273和于2006年12月25日提交的日本专利申请JP2006-347053的主题,其全部内容引入于此作为参考。

Claims (6)

1.一种薄膜半导体器件,包括:
半导体薄膜,设置以具有通过用能量束辐射而被转变为多晶区的有源区;和
栅电极,设置以横过所述有源区,其中
在所述有源区与所述栅电极重叠的沟道部分中,在沟道长度方向周期地改变晶态,且每个具有相同晶态的区域横过沟道宽度方向;
其中横过所述有源区的非晶区和晶区被交替设置,从而所述晶态的变化的每个周期包括所述非晶区和所述晶区,且所述晶区包括沿所述晶区的延伸方向排列的晶粒,每个晶粒具有从新月形分为线对称形状形成的半新月形,并沿所述晶区的延伸方向排列在连续晶界之间。
2.根据权利要求1所述的薄膜半导体器件,其中
所述沟道部分中的晶态的变化的周期数量被设定为等于或大于二的预定的数量。
3.根据权利要求1所述的薄膜半导体器件,其中
所述晶粒由在所述晶区的延伸方向扫描所述能量束形成。
4.一种薄膜半导体器件的制造方法,所述方法包括的步骤为:
通过用能量束辐射半导体薄膜来结晶所述半导体薄膜的有源区;和
形成具有横过所述有源区的形状的栅电极,其中
在结晶所述有源区中,以预定的周期重复地进行以下步骤:在沟道长度方向将激光的辐射位置移动了允许部分重叠移动之前和移动之后的辐射位置的第一预定节距,且然后横跨移动的辐射位置在沟道宽度方向移动激光进行扫描的步骤;和在沟道长度方向将激光的辐射位置移动了防止移动之前和移动之后的辐射位置重叠的第二预定节距,且然后横跨移动的辐射位置在沟道宽度方向进行激光的第一扫描的步骤,由此将所述有源区转变为多晶区,周期性地在晶区之间留下非晶区,从而晶态在所述沟道长度方向周期地改变,且
在形成所述栅电极中,所述栅电极沿所述沟道宽度方向形成,每个具有相同晶态的区域沿所述沟道宽度方向延伸。
5.根据权利要求4所述的薄膜半导体器件的制造方法,其中
在结晶所述有源区中,所述半导体薄膜用所述能量束辐射,从而导致了爆炸结晶。
6.根据权利要求4所述的薄膜半导体器件的制造方法,其中
在结晶所述有源区中,所述能量束的束分布被设定为高斯曲线。
CN200710086328XA 2006-03-13 2007-03-13 薄膜半导体器件及其制造方法 Expired - Fee Related CN101038937B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2006067273 2006-03-13
JP067273/06 2006-03-13
JP347053/06 2006-12-25
JP2006347053A JP4169073B2 (ja) 2006-03-13 2006-12-25 薄膜半導体装置および薄膜半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN101038937A CN101038937A (zh) 2007-09-19
CN101038937B true CN101038937B (zh) 2010-06-02

Family

ID=38479455

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710086328XA Expired - Fee Related CN101038937B (zh) 2006-03-13 2007-03-13 薄膜半导体器件及其制造方法

Country Status (5)

Country Link
US (2) US7521712B2 (zh)
JP (1) JP4169073B2 (zh)
KR (1) KR101360302B1 (zh)
CN (1) CN101038937B (zh)
TW (1) TW200802891A (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010007333A1 (en) * 2008-07-18 2010-01-21 Panasonic Corporation Semiconductor material
TWI413260B (zh) * 2008-07-31 2013-10-21 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI500159B (zh) * 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
US9123820B2 (en) * 2010-05-31 2015-09-01 Sharp Kabushiki Kaisha Thin film transistor including semiconductor oxide layer having reduced resistance regions
CN103854987B (zh) * 2012-12-04 2017-08-25 中芯国际集成电路制造(上海)有限公司 伪栅的形成方法、选择性沉积硅的方法和插塞的形成方法
KR20150112288A (ko) * 2014-03-27 2015-10-07 삼성전자주식회사 스트레처블 소자와 그 제조방법 및 스트레처블 소자를 포함하는 전자장치
US11955561B2 (en) * 2021-07-22 2024-04-09 Taiwan Semiconductor Manufacturing Company Limited Carrier modification devices for avoiding channel length reduction and methods for fabricating the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3642546B2 (ja) * 1997-08-12 2005-04-27 株式会社東芝 多結晶半導体薄膜の製造方法
KR20010071526A (ko) * 1998-07-06 2001-07-28 모리시타 요이찌 박막 트랜지스터와 액정표시장치
US6548843B2 (en) * 1998-11-12 2003-04-15 International Business Machines Corporation Ferroelectric storage read-write memory
GB2358079B (en) * 2000-01-07 2004-02-18 Seiko Epson Corp Thin-film transistor
JP2003037061A (ja) * 2001-07-24 2003-02-07 Sharp Corp 半導体薄膜およびその形成方法並びに半導体装置
US7232714B2 (en) * 2001-11-30 2007-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7394626B2 (en) * 2002-11-01 2008-07-01 Nec Corporation Magnetoresistance device with a diffusion barrier between a conductor and a magnetoresistance element and method of fabricating the same
JP2005012030A (ja) * 2003-06-19 2005-01-13 Sharp Corp 結晶性半導体膜の製造方法、結晶性半導体膜、半導体装置の製造方法および半導体装置
JP4408668B2 (ja) * 2003-08-22 2010-02-03 三菱電機株式会社 薄膜半導体の製造方法および製造装置
JP2006077834A (ja) 2004-09-08 2006-03-23 Nsk Ltd ボールねじ機構
JP2007281420A (ja) * 2006-03-13 2007-10-25 Sony Corp 半導体薄膜の結晶化方法
JP2007281421A (ja) * 2006-03-13 2007-10-25 Sony Corp 半導体薄膜の結晶化方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP特开2005-12030A 2005.01.13
JP特开平8-97141A 1996.04.12

Also Published As

Publication number Publication date
KR101360302B1 (ko) 2014-02-10
TWI342622B (zh) 2011-05-21
JP4169073B2 (ja) 2008-10-22
US7598160B2 (en) 2009-10-06
CN101038937A (zh) 2007-09-19
US7521712B2 (en) 2009-04-21
US20080241981A1 (en) 2008-10-02
KR20070093356A (ko) 2007-09-18
TW200802891A (en) 2008-01-01
JP2007281423A (ja) 2007-10-25
US20070212825A1 (en) 2007-09-13

Similar Documents

Publication Publication Date Title
KR101426982B1 (ko) 브리징된 그레인 구조들을 갖는 다결정 실리콘 박막 트래지스터들
CN101038937B (zh) 薄膜半导体器件及其制造方法
KR100671212B1 (ko) 폴리실리콘 형성방법
KR100492152B1 (ko) 실리콘 결정화방법
US8076187B2 (en) Mask pattern, method of fabricating thin film transistor, and method of fabricating organic light emitting display device using the same
US7651928B2 (en) Method for crystallizing a semiconductor thin film
US7723167B2 (en) Process and system for laser annealing and laser-annealed semiconductor film
US7541615B2 (en) Display device including thin film transistors
US20070212860A1 (en) Method for crystallizing a semiconductor thin film
KR100660814B1 (ko) 박막트랜지스터의 반도체층 형성방법
KR101186294B1 (ko) 측면 결정화된 반도체층의 제조방법 및 이를 이용한 박막트랜지스터의 제조방법
TWI342072B (zh)
CN100573886C (zh) 显示装置
US7838397B2 (en) Process and system for laser annealing and laser-annealed semiconductor film
KR101886862B1 (ko) 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법
CN100587969C (zh) 薄膜半导体装置和制造薄膜半导体装置的方法
KR100803867B1 (ko) 비정질 실리콘층의 결정화 방법 및 이를 이용한 박막트랜지스터의 제조방법
KR100496138B1 (ko) 실리콘 결정화방법
KR100689317B1 (ko) 자기장 결정화방법
Han et al. A New Poly-Si TFT Employing XeCl Excimer Laser Annealing with Pre-patterned Al Laser Beam Mask

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NIPPON DISPLAY CO., LTD.

Free format text: FORMER OWNER: SONY CORPORATION

Effective date: 20121123

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20121123

Address after: Aichi

Patentee after: Japan display West Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Sony Corporation

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100602

Termination date: 20190313