KR100773872B1

KR100773872B1 - 액정 표시 장치

Info

Publication number: KR100773872B1
Application number: KR1019990045197A
Authority: KR
Inventors: 사토다쿠세이; 아베후미아키; 하시모토요시히로; 고이케사토후미; 우치노가쓰히데; 하야시유지; 이이다마사유키
Original assignee: 소니 가부시끼 가이샤
Priority date: 1998-10-28
Filing date: 1999-10-19
Publication date: 2007-11-06
Also published as: TW490586B; KR20000029160A; JP2000131716A; US6327006B1; EP0997769A3; JP3141860B2; EP0997769A2

Abstract

귀환광을 포함하여, 산란(散亂)·반사 등을 한 입사광이 트랜지스터부에 입사하는 것을 방지하여, 광 리크 전류 등의 발생 문제를 해결한 액정 표시 장치를 제공한다. 이 장치는 화소(畵素) 트랜지스터인 TFT를 가지는 능동 기판과, 액정을 통해 이 능동 기판과 대향하는 대향 기판을 구비하고, 화소 트랜지스터부의 대향 기판측, 및 화소 트랜지스터부의 대향 기판과는 반대측의 쌍방측에 차광층(상층 차광층, 및 하층 차광층)이 형성되고, 대향 기판측의 차광은 대향 기판측으로부터의 입사광에 대하여 상층 차광층 및 인출 전극에 의해, 화소 개구 이외의 영역 전체의 차광이 이루어진다.

TFT, 액정, 대향 기판, 차광층, 인출 전극.

Description

액정 표시 장치 {LIQUID CRYSTAL DISPLAY DEVICE}

도 1 (A) 및 (B)는 종래 기술의 문제점을 나타낸 도면.

도 2는 본 발명의 작용을 나타낸 개략 설명도.

도 3은 본 발명의 실시 형태 1의 구성을 단면 구조로 나타낸 도면.

도 4는 본 발명의 실시 형태 1의 구성을 평면 구조로 나타낸 도면.

도 5는 본 발명의 실시 형태 3의 구성을 평면 구조로 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

1: 기판(능동 기판), 2: 대향 기판, 3: 액정, 4M: 마스크 차광층(상층 차광층), 4P: 패드(pad) 차광층(상층 차광층), 5, 51, 52: 하층 차광층, 6: 대향 전극, 7: TFT, G: 게이트, S: 소스 영역, D: 드레인 영역, 8: 화소 전극, 9: 절연층, 10: 반도체 박막(1polySi), 11: 게이트 절연막, 12A: 인출 전극, 12B: 인출 전극, 13: 보조 용량(Cs), 14: 반도체 박막(2polySi), 15: 신호선.

본 발명은 액정 표시 장치에 관한 것이며, 특히, 화소 트랜지스터인 TFT를 가지는 능동 기판과, 액정을 통해 이 능동 기판과 대향하는 대향 기판을 구비하는 액정 표시 장치에 관한 것이다.

종래부터, 예를 들면, 유리나 석영 등에 의해 이루어지는 기판 상에 TFT(박막 트랜지스터)를 형성하여 능동 기판으로 하고, 이 능동 기판과 대향 기판과의 사이에 액정을 가지는 액정 표시 장치가 알려져 있다.

종래의 이 종류의 것은, 통상 대향 기판측으로부터 광원의 광을 입사시킨다. 이 광이 화소 트랜지스터에 입사하면, 광 리크(leakage) 전류에 의해, 콘트라스트 저하나 플리커(flicker) 등의 화질 열화가 발생하는 일이 있다.

예를 들면, 다결정(多結晶) Si는 a-Si(amorphous-Si)만큼 고감도는 아니지만, 최근의 액정 표시 장치에서는 프로젝터와 같이 대광량(大光量) 하에서의 사용이 증가하므로, 다결정 Si-TFT를 사용한 액정 표시 장치에 있어서도, 광 리크 전류를 무시할 수 없게 되어 있다. 따라서, 다결정 Si-TFT를 사용한 경우에 대해서도, 광 리크 전류에 의한 콘트라스트 저하나 플리커 등의 화질 열화가 문제로 되어 있다.

종래, 대향 기판측으로부터의 광의 화소 트랜지스터에의 입사 억제에 대해서는, 도 1 (A)에 나타낸 바와 같이, 대향 기판(2)에 블랙 매트릭스 B를 설치함으로써, 그 차광을 행하고 있었다. 그러나, 이 구조에서는 직진하는 입사광(L1)의 차광은 가능하지만, 산란(散亂) 내지 반사 등을 한 입사광의 일부(L2)가 화소 트랜지스터(7)에 입사하는 것을 방지할 수 없다. 그래서, 본 발명자들은 도 1 (B)에 나타낸 바와 같이, 대향 기판(2)에 설치하고 있던 블랙 매트릭스를 보다 트랜지스터에 가까운 위치인 능동 기판(1)의 트랜지스터 상층에 설치함으로써, 광 입사 저감을 도 모하는 기술을 제안했다(일본국 특개평 8(1996)-262494호 공보 참조). 이에 따르면, 도 1 (B)와 같이, 산란 내지 반사 등을 한 입사광(L2)의 화소 트랜지스터(7)에의 입사를 방지할 수 있다. 이 제안에서는, 2개의 층으로 블랙 매트릭스를 형성하여, 차광층으로 하고 있다.

그러나, 도시한 바와 같이, 출사광의 일부(L3)는 광학계 등으로부터의 반사 등에 의해, 능동 기판측으로부터 트랜지스터로 들어가는 귀환광(미광(迷光))을 발생시키고 있다. 이 귀환광(미광)(L3)의 트랜지스터부(7)에의 입사는 어느 구조라도 방지할 수 없다.

특히, 톱게이트(top-gate) 구조 또는 평면 구조의 다결정 Si-TFT를 사용한 액정 표시 장치에서는, 능동 기판의 최하층(대향 기판과는 반대쪽)에 트랜지스터의 활성층이 형성되어 있기 때문에, 능동 기판측으로부터의 광은 직접 트랜지스터 활성층에 입사하여, 광 리크 전류의 원인이 되고 있다.

본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은 상기 귀환광을 포함하여, 산란·반사 등을 한 입사광이 트랜지스터부에 입사하는 것을 방지하고, 따라서 광 리크 전류 등의 발생 문제를 해결한 액정 표시 장치를 제공하는 것이다.

본 발명에 관한 액정 표시 장치는, 화소 트랜지스터인 TFT를 가지는 능동 기판과, 액정을 통해 이 능동 기판과 대향하는 대향 기판을 구비하는 액정 표시 장치 에 있어서, 화소 트랜지스터부의 대향 기판측, 및 화소 트랜지스터부의 대향 기판과는 반대측의 쌍방측에 차광층이 형성되고, 상기 대향 기판측의 차광층은 대향 기판측으로부터의 입사광에 대하여, 2 이상의 차광층에 의해, 화소 개구 이외의 영역 전체의 차광이 이루어지고 있는 것이다. 상기 2 이상의 차광층은 그 오버랩(overlap)에 의해, 화소 개구 이외의 영역 전체의 차광을 행하도록 구성할 수 있다.

본 발명에 의하면, 화소 트랜지스터부의 대향 기판측, 및 화소 트랜지스터부의 대향 기판과는 반대측의 쌍방측에 차광층이 형성됨으로써, 도 2에 개략적으로 나타낸 바와 같이, 전술한 귀환광(L₃)도 대향 기판과는 반대측(출사측)의 차광층(차광층(5))에 의해 차광되고, 따라서 광 입사에 의한 광 리크 전류 등의 발생 문제를 해결할 수 있다.

다음에, 본 발명의 바람직한 실시 형태에 대하여, 도면을 참조하여 구체적인 실시 형태를 설명함으로써, 더욱 상세히 설명한다. 다만, 당연한 일이지만, 본 발명은 다음의 설명 및 도시의 실시 형태에 한정되지 않는다.

실시 형태 1:

본 실시 형태의 구성을 도 3에 단면 구조로, 도 4에 평면 구조로 나타냈다. 그리고, 본 실시 형태는 화소 트랜지스터로서 고온 폴리실리콘 TFT를 사용한 경우를 나타냈지만, 그 밖에 예를 들면, 저온 폴리실리콘 TFT나, a-실리콘 TFT를 사용한 경우 등에도 적용할 수 있다(다른 실시 형태에 대해서도 동일).

도 3을 참조한다. 도시한 실시 형태는 본 발명을 구체화한 액티브 매트릭스형의 액정 표시 장치로서, 화소 트랜지스터인 TFT를 가지는 기판(1)(즉, TFT를 가지는 석영으로 이루어짐)과, 예를 들면, 유리의 대향 기판(2)을 구비하고, 이 기판(1)과 대향 기판(2)과의 사이에는, 예를 들면, 트위스트 네이머틱(namatic) 액정의 액정 컴포넌트(3)가 유지된다. 대향 기판(2)은, 예를 들면, ITO의 대향 전극(6)을 구비한다.

기판(1)은, 예를 들면, 무기 절연막의 CMP-평면층(100)에 ITO의 화소 전극(8)을 가지고, 하층부 및 CMP-평면층(100)에 인접하여 TFT(박막 트랜지스터)(7)를 가진다. 본 실시 형태에서, TFT(7)는 톱게이트 구조의 TFT이며, 각 화소 전극(8)을 구동하는 스위칭 소자로서의 역할을 한다. TFT(7)는 본 실시 형태에서는 폴리실리콘으로 이루어지는 반도체 박막(10)을 활성층으로 하고 있다. 이 반도체 박막(10)은 제1층 폴리실리콘(1poly)으로 구성된다. 반도체 박막(10) 상에는, SiO₂ 등으로 이루어지는 게이트 절연막(11)을 통해, 게이트 G가 형성되어 있다. 이 게이트 G는 제2층 폴리실리콘(1poly)으로 구성된다. TFT(7)는 게이트 G의 양측에 소스 영역 S 및 드레인 영역 D를 가진다. 본 실시 형태에서는, 소스/드레인 단부(端部)에 LDD 영역이 형성되어 있다. 소스 영역 S 및 드레인 영역 D에는 각각 인출 전극(12A, 12B)이 접속되어 있다. 각 인출 전극(12A, 12B)은 알루미늄 등의 알루미늄계 재료로 형성할 수 있다.

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반도체 박막(10)에는 보조 용량(13)(Cs)이 형성되어 있다. 이 보조 용량(13)(Cs)은 반도체 박막(10) 즉, TFT(7)를 구성하는 제1층 폴리실리콘(1poly)과, 반도체 박막(14) 즉, 게이트 G를 구성하는 제2층 폴리실리콘(2poly)이 게이트 절연막(11)을 구성하는 SiO₂ 등의 절연막을 사이에 두고 형성된다.

상기 화소 전극(8)을 가지는 상층부와, TFT(7)가 형성되어 있는 하층부와의 사이의 중간층에는, 차광층(4M, 4P)이 형성되어 있다. 이것은 TFT(7)에 대하여 대향 기판(2)측 즉, 입사측에 있는 차광층이다. 적당히, "상층 차광층" 또는 "제1 차광층"이라고도 칭한다. 본 실시 형태에서는 도시한 바와 같이, 상층 차광층은 마스크 차광층(4M) 및 패드 차광층(4P)으로 이루어진다. 이와 같이, 대향 기판측으로부터의 입사광에 대해서는 2개의 상층 차광층(마스크 차광층(4M) 및 패드 차광층(4P))과 인출 전극(12A 및 12B(여기에서는 알루미늄에 의해 형성))의 오버랩에 의해, 화소 개구 이외의 영역 전체의 차광을 이루고 있다. 본 실시 형태에서는 마스크 차광층(4M) 및 패드 차광층(4P)은, 모두 도전성을 가지는 재료, 예를 들면 Ti 등의 금속막으로 이루어진다. 마스크 차광층(4M)은 화소의 열(列) 방향에 따라, 연속적으로 패터닝되어 이루어지며, 최소한 부분적으로 TFT(7)를 차광한다. 패드 차광층(4P)은 화소마다 이산적(離散的)으로 패터닝되어, 화소 전극과의 콘택트에 기여하고 있다. 이들 마스크 차광층(4M) 및 패드 차광층(4P)과, 인출 전극(12A 및 12B)의 오버랩에 의해, 화소 개구 이외의 영역 전체가 대향 기판측으로부터의 입사에 대하여 차광된다.

한편, 화소 트랜지스터부의 대향 기판과는 반대측에, 다른 차광측(5)이 형성 되어 있다. 이것을 적당히, "하층 차광층" 또는 "제2 차광층"이라고도 칭한다. 최소한 화소 트랜지스터의 소스/드레인 단부는, 이 하층 차광층에 의해 차광되어 있다. 이와 같이 차광되어 있는 소스/드레인 단부에 전술한 LDD 영역(71, 72)이 형성되어 있는 것이다.

도 4에서, 이 하층 차광층(5)은, 특히 사선을 그어 명시했다. 여기에서, 참조 번호 (10)은 화소를 구성하는 제1층 폴리실리콘을 나타내고, (141)은 게이트선을 구성하는 제2층 폴리실리콘을 나타내고, (142)는 보조 용량 Cs를 구성하는 제2층 폴리실리콘을 나타낸다. (15)는 신호선(여기에서는 알루미늄으로 이루어짐)이다.

본 실시 형태에서, 하층 차광층(5)은 고융점 금속의 실리사이드로 형성했다. 특히, WSi의 200nm 두께의 막으로 형성했다.

하층 차광층(5)은 여기에서는 최소한 화소 트랜지스터(TFT(7))의 소스/드레인 단부로부터, ±2.0㎛의 영역을 차광하는 형상으로 패터닝했다. 이 하층 차광층(5)은 GND와 접지했다.

최소한 차광되어야 할 화소 트랜지스터(TFT(7))의 소스/드레인 단부는 게이트 G의 끝 ±0.5㎛, 보다 바람직하게는 ±1.0㎛인 것이 바람직하다.

또, 트랜지스터부의 채널부 하부까지 일체화하여, 하층 차광층(5)을 설치해도 된다.

또한, GND와 접지하기 위해 화소 영역 밖까지 배선을 연장할 때에는, 화소 트랜지스터의 게이트선 이외의 영역에 설치해도 된다. 이는 화소 트랜지스터 구조 의 단차(段差)를 완화하고, 게이트선의 부담을 가볍게 할 수 있게 하기 위해서이다. 이와 같은 배선을 할 수 있는 것은, 입사광에 대한 화소 개구 이외 전체의 차광이, 상층 차광층에서 달성될 수 있기 때문이다.

본 실시 형태에서는 하층 차광층(5) 상에, AP-CVD에 의해 NSG 600nm를 절연층(9)으로서 적층했다. 또한 그 위에, TFT(7)의 활성층이 되는 다결정 실리콘(반도체 박막(10)을 이루는 제1층 폴리실리콘(1poly))을 LP-CVD에 의해 형성했다.

하층 차광층(5)에의 인접 배선으로부터의 기생 용량을 억제하기 위해서는, 상기한 바와 같이 하층 차광층(5)과 화소 트랜지스터 형성층(반도체 박막(10))과의 사이에 가능한 한 두꺼운 막의 절연층(9)을 설치하는 것이 바람직하다. 통상, 그 막 두께는 100nm 이상이 좋고, 또한 바람직하게는 200∼1500nm가 좋다. 여기에서는 상기와 같이 NSG 600nm로 했다. 절연막 재료는 LP-CVD, AP-CVD 또는 p-CVD에 의한 SiO₂막, SiN막 등이 사용된다. 바람직하게는, LP-CVD에 의한 TEOS막 또는 HTO막, 또는 AP-CVD에 의한 NSG, PSG 또는 BPSG 등, 또는 이들의 적층막이 사용된다.

형성 후, 절연층(9)은 그 구성을 강화하기 위해, 어닐(anneal)된다. 절연층의 어닐은 1000℃에서 60분 정도 실시하는 것이 효과적이며, 이에 따라 하층 차광층(5)은 다음 스텝에서 열화되는 것이 방지된다.

하층 차광층(5)은 인접 배선으로부터의 커플링(coupling) 용량을 억제하기 위해, 100Ω/square 이하의 저(低)저항인 것이 바람직하다. 보다 바람직하게는, 10Ω/square 이하인 것이 좋다.

또, 트랜지스터의 광 리크를 억제하기 위해서는, 하층 차광층(5)은 최소한 400∼500nm 영역의 광에 대하여, 투과율이 일반적으로 50% 이하가 되도록 한다. 바람직하게는, 투과율이 10% 이하가 좋다. 차광 효과를 높이기 위해서는, 더욱 낮은 쪽이 바람직하다.

하층 차광층(5)의 두께는 상기 저항과 차광성의 요구가 충족되면, 특별히 한정되지 않지만, 실용상으로는 10∼1000nm가 양호하고, 100∼400nm의 두께가 더욱 바람직하다.

하층 차광층(5)보다 상층에 다결정 실리콘의 트랜지스터를 형성하기 위한 프로세스의 정합성(整合性: conformity)을 고려하면, 이 차광층(5)의 재료로서는, 고융점 금속, 또는 그 화합물이 바람직하다. 예를 들면, W, Mo, Pt, Pd, Ti, Cr이나, 그들의 실리사이드를 들 수 있다.

한편, 상층 차광층에 대해서는, 마스크 차광층(4M) 및 패드 차광층(4P) 모두에 도전성을 가지는 재료, 예를 들면 티탄 등의 금속으로 이루어지는 것이 바람직하지만, 마스크 차광층(4M)은 고정 전위, 예를 들면 대향 전극(6)의 전위와 동일하게 설정하고, 패드 차광층(4P)은 화소 전극(8)과 인출 전극(12B)과의 사이에 개재(介在)하여, 양자의 전기적 접속을 양호하게 하는(도 3 참조) 작용을 하도록 할 수 있다. 이들 상층 차광층도, 예를 들면 400∼700nm의 가시광(可視光) 영역에서, 투광율 1% 이하, 바람직하게는 0.1% 이하로 하여 설정할 수 있다. 재료로서는, 상기 Ti 외에 Cr, Ni, Ta, W, Al, Cu, Mo, Pt 및 Pd 등의 금속, 이들의 합금, 실리사이드 등을 사용해도 된다. 막 두께는, 상기 차광성을 충족시키면 되지만, 통상 바람직하게는 50nm 이상이면 된다. 마스크 차광층(4M) 및 패드 차광층(4P)은 동일 재료로 구성할 수 있다.

화소 트랜지스터는 더블 게이트 구조라도 된다. 이 경우에는, 신호선측과 화소측의 최소한 2개소의 소스/드레인 단부를 차광하면 된다.

또, 화소 트랜지스터에 한정되지 않고, 구동 화소 트랜지스터의 구동 회로 트랜지스터를 동일한 방법으로 차광해도 된다. 광에 의해 발생된 캐리어(carrier)에 의한 특성 불량을 방지할 수 있다.

실시 형태 2

본 실시 형태에 있어서는, 하층 차광층(5)을 각 단의 게이트 G와 접속했다. 그 이외는 실시 형태 1과 동일하게 했다.

하층 차광층(5)은 AP-CVD를 통해 형성된 NSG막의 두꺼운 절연막(9)을 통해 화소 트랜지스터의 활성막과 분리되지만, 활성층인 실시 형태 1의 반도체 박막(10)(제1층 폴리실리콘, 1poly)에 대하여 약한 게이트의 작용을 미치기 때문에, 실시 형태 1과 같은 GND 접지의 경우, 트랜지스터의 ON 전류가 약간 저하되는 경향이 있다. 이에 대하여 본 실시 형태에 의하면, 하층 차광층(5)을 게이트 G와 접속함으로써, 이 ON 전류의 저하를 억제할 수 있다.

실시 형태 3

본 실시 형태의 평면 구조를 도 5에 나타냈다. 본 실시 형태에서는, 하층 차광층(5)을 화소 단위로 분리하여, 각 화소에 대응하는 하층 차광층(51, 52 …)으로 했다. 각 하층 차광층은 각 트랜지스터의 LDD 영역을 실시 형태 1과 마찬가지로, 충분히 피복하여 차광하도록 했다. 또, 본 실시 형태에서는 각 화소 중에서, 각 하층 차광층(51, 52, …)은 게이트 G와 접속했다. 그 이외는 실시 형태 1과 동일하게 했다.

전술한 바와 같이, 본 발명의 액정 표시 장치에 의하면, 전술한 귀환광을 포함하여, 산란·반사 등을 한 입사광이 트랜지스터부에 입사하는 것을 방지할 수 있고, 따라서 광 리크 전류 등의 발생 문제를 해결할 수 있다.

상기한 바와 같이, 본 발명에 대하여 실시 형태를 참조하여 상세히 설명했으나, 이 기술 분야에서 숙련된 사람은 본 발명의 사상 및 범주를 일탈하지 않고 여러 가지 변형 및 변경을 가할 수 있음을 알 수 있을 것이다.

Claims

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표면에 화소 트랜지스터가 형성된 능동 기판, 상기 능동 기판에 대향하여 형성된 대향 기판 및 상기 능동 기판과 상기 대향 기판과의 사이에 액정 컴포넌트가 밀봉된 액정 표시 장치에 있어서,

상기 대향 기판과 대향하는 화소 트랜지스터측에 근접하여 제1 차광층이 형성되고, 상기 대향 기판의 반대측에 근접하여 제2 차광층이 형성되며,

상기 제1 차광층은 고정 전위와 접속된 마스크 차광층과, 화소 전극과 접속한 패드 차광층으로 이루어지고, 상기 제1 차광층이 상기 대향 기판으로부터의 입사광을 화소 비개구 영역에서 차광하고,

상기 화소 트랜지스터의 소스/드레인 단부(端部)는, 상기 제2 차광층에 의해 차광되어 있고,

상기 제2 차광층은, 상기 능동 기판 상(上)에서 상기 화소 트랜지스터의 아래에 형성되어, 상기 화소 트랜지스터의 게이트와 전기적으로 접속되어 있는 것을 특징으로 하는 액정 표시 장치.
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