KR100686273B1

KR100686273B1 - 반도체 집적 회로 장치 및 그 프로그램 방법

Info

Publication number: KR100686273B1
Application number: KR1020050028373A
Authority: KR
Inventors: 히로시 이또; 도시마사 나메까와
Original assignee: 가부시끼가이샤 도시바
Priority date: 2004-04-07
Filing date: 2005-04-06
Publication date: 2007-02-26
Also published as: US20050226078A1; JP4282529B2; JP2005302091A; CN100524525C; US7046569B2; CN1681045A; KR20060045511A; TW200603167A; TWI291177B

Abstract

반도체 집적 회로 장치는, 기억 소자, 상태 검지 회로 및 제어 회로를 구비하고 있다. 상기 기억 소자에는, 전기적으로 소자 특성을 불가역적으로 변화시킴으로써 정보가 프로그램된다. 상기 상태 검지 회로는, 불가역적으로 변화시킨 상기 기억 소자의 상태를, 변화되어 있지 않은 상태와 구별하여 검지하도록 구성되어 있다. 상기 제어 회로는, 상기 상태 검지 회로의 검지 능력을 변화시키도록 구성되어 있다.

기억 소자, 상태 검지 회로, 제어 회로, 센스 앰프, 베리파이

Description

반도체 집적 회로 장치 및 그 프로그램 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND PROGRAMMING METHOD THEREOF}

도 1은 본 발명의 실시 양태에 따른 반도체 집적 회로 장치에 대하여 설명하기 위한 것으로, OTP 메모리와, 이 OTP 메모리의 프로그램 및 센스 동작에 관계되는 주변 회로를 추출하여 도시하는 블록도.

도 2는 도 1에 도시한 회로에서의 메모리 블록의 상세한 구성예를 도시하는 블록도.

도 3은 도 1과 도 2에 도시한 OTP 메모리 셀과 센스 앰프의 구체적인 구성예를 도시하는 회로도.

도 4는 도 1에 도시한 회로에서의 기준 전압 발생 회로의 구체적인 구성예를 도시하는 회로도.

도 5는 본 발명의 실시 양태에 따른 OTP 메모리의 프로그램 방법에 대하여 설명하기 위한 플로우차트.

도 6은 도 1에 도시한 회로에서, 메모리 블록이 4단 적층되어 경우의, 통상의 센스 동작을 도시하는 타이밍차트.

도 7은 도 2에 도시한 센스 앰프에 래치된 전기 퓨즈의 기억 데이터를 외부로 판독할 때의 각 신호의 타이밍차트.

도 8은 도2에 도시한 전기 퓨즈에 프로그램할 때의 각 신호의 타이밍차트.

도 9는 도 1 내지 도 4에 도시한 반도체 집적 회로 장치에서의 프로그램 동작을 도시하는 타이밍차트.

<도면의 주요 부분에 대한 부호의 설명>

13 : 논리 회로

14 : 클럭 발생 회로

15 : DC 제어 회로

16 : 센스 앰프 제어 회로

17 : 카운터

18 : 멀티플렉서

본 발명은, 반도체 집적 회로 장치 및 그 프로그램 방법에 관한 것으로, 더 상세하게는 전기적으로 프로그램 가능한 불가역성의 기억 소자, 소위 OTP(One-Time Programmable) 메모리를 구비한 반도체 집적 회로 장치, 및 이 기억 소자에의 정보의 프로그램 방법에 관한 것이다.

최근의 반도체 집적 회로 장치에서는, 전원이 꺼져도 기억된 정보가 소실되지 않는 불휘발성의 OTP 메모리가 불가결한 요소로 되어 있다. OTP 메모리는, DRAM이나 SRAM 등의 대용량의 메모리에서의 리던던시 용도, 아날로그 회로의 츄닝 용도나 암 키 등의 코드 저장 용도, 및 제조 공정에서의 이력 등과 같은 관리용의 정보를 기억하기 위한 칩 ID 용도 등에서 널리 사용되고 있다.

예를 들면, 메모리의 리던던시 용도에는, 가장 염가의 불휘발성 메모리로서, 레이저광을 조사하여 블로우(blow)함으로써, 불가역적으로 정보를 기억하는 레이저 퓨즈를 이용한 ROM이 사용되어 왔다.

상기 레이저 퓨즈 ROM에는, 특별한 퓨즈 블로우 장치와, 그것을 이용한 블로우 공정이 필요하고, 그를 위한 테스트 비용이 든다. 또한, 레이저 퓨즈는, 그 최소 치수가 사용하는 레이저광의 파장으로 결정되기 때문에, 다른 회로 부분과 미세화의 보조가 맞지 않아, 점차로 점유하는 면적의 비율이 커지고 있다. 또한, 레이저 퓨즈는 그 프로그램 방법을 위해, 웨이퍼 상태에서만 프로그램 할 수 있어, 패키지 후의 고속 테스트에서의 불량의 구제, 칩 내에 탑재된 테스트 회로에 의한 빌트 인 셀프 리페어(Built-in Self Repair) 등에 사용할 수는 없다. 이 때문에, 레이저 퓨즈를 이용하고 있는 시스템이라도, 전기적으로 프로그램 가능한 불휘발성 메모리를 탑재하고자 하는 요구가 있다.

한편, 복수의 칩으로 구성하는 시스템에서는, 독립된 EEPROM의 칩에 각종 정보를 저장하는 것도 가능하지만, 시스템을 하나의 칩 상에 집적하는 SoC(System on Chip)에서는, 불휘발성 메모리도 내부에 갖고 있어야만 한다. 그러나, 플로팅 게이트에 전하를 축적하는 타입의 불휘발성 메모리를 혼재하는 것은, 그를 위한 추가의 마스크나 프로세스를 필요로 하여, 비용 상승을 초래한다.

상술한 바와 같은 메모리의 리던던시 정보을 비롯하여, 불휘발성 메모리에 기억하는 정보는, 몇번이나 재기입을 필요로 하는 것만인 것은 아니기 때문에, 표준 CMOS 프로세스에서 탑재 가능한 OTP 메모리는 넓은 수요를 갖는다고 생각된다. 여기서는, OTP 메모리에서 사용되는, 소자 특성을 불가역적으로 변화시킴으로써 정보를 기억하는 타입의 기억 소자를 총칭하여 퓨즈 소자라고 한다. 또한, 이 퓨즈 소자 중에서, 전기적으로 소자 특성을 불가역적으로 변화시키는 것을 총칭하여, 전기 퓨즈(Electrical Fuse)라고 하기로 한다.

상기 전기 퓨즈의 구성예로서는, 의도적으로 전류 밀도가 높아지도록 한 폴리실리콘 혹은 메탈로 이루어지는 배선에 큰 전류를 흘려 저항값을 변화시키는 Poly(또는 Metal) 전기 퓨즈, 집적 회로를 구성하는 소자의 절연막 파괴를 이용한 안티 퓨즈 등이 있다. 파괴할 절연막으로서 MOS 트랜지스터의 게이트 산화막을 사용하는 게이트 산화막 파괴형 안티 퓨즈는, 특별한 추가 프로세스를 필요로 하지 않기 때문에, 널리 CMOS 제품에 적용하는 것이 가능하다(예를 들면 일본국 특허 공개2000-012699 및 일본국 특허 공개2003-168734 참조).

일반적으로, 전기 퓨즈는, 큰 전류 또는 전압 스트레스에 의해, 단시간에 퓨즈 소자의 상태를 변화시키는 것, 즉 전기적 스트레스에 의한 물리적 혹은 조성적인 구조의 파괴로 프로그램하는 기구이다.

이와 같이, 파괴 현상을 프로그램 기구로 하는 전기 퓨즈에서는, 프로그램은 확률 과정이며, 스트레스 인가 후, 즉시 프로그램되는 소자도 있으면, 한정된 프로그램 시간 내에서는 충분히 프로그램되지 않는 소자도 나온다.

이러한 프로그램이 불충분하였던 불량 비트를 구제하기 위해, 프로그램 후, 전기 퓨즈로부터 데이터를 판독하고(센스), 프로그램한 데이터와 판독한 데이터를 비교하는 베리파이 공정(베리파이)이 필요로 된다. 베리파이에 의해 일치(Pass), 불일치(Fail)를 판정하고, 불일치이면 이 프로그램 불량 비트에 대하여 재차 프로그램을 실행할 필요가 있다.

프로그램 후의 소자 특성은, 넓은 변동을 갖고 분포한다. 또한, 소자 특성의 경년 변화를 고려하면, 충분한 여유를 갖고 불량 비트를 검출할 수 있어야만 한다. 그러나, 지금까지의 베리파이에서는, 통상 동작 시와 동일한 센스 동작을 실행하여, Pass/Fail을 판정하고 있기 때문에, 마지널한 특성의 비트를 불량으로 하여 검출할 수 없어, 시장 불량을 일으킬 가능성이 있다.

본 발명의 일 양태에 따르면, 전기적으로 소자 특성을 불가역적으로 변화시킴으로써 정보가 프로그램되는 기억 소자와, 불가역적으로 변화시킨 상기 기억 소자의 상태를, 변화되어 있지 않은 상태와 구별하여 검지하도록 구성된 상태 검지 회로와, 상기 상태 검지 회로의 검지 능력을 변화시키도록 구성된 제어 회로를 구비하는 반도체 집적 회로 장치가 제공된다.

또한, 본 발명의 일 양태에 따르면, 통상의 판독 동작 시에, 불가역적으로 변화시킨 기억 소자의 상태를, 변화되어 있지 않은 상태와 구별하여 검지함으로써, 상기 기억 소자로부터 정보가 판독되는 반도체 집적 회로 장치의 프로그램 방법에 있어서, 전기적으로 소자 특성을 불가역적으로 변화시킴으로써 기억 소자에 정보를 프로그램하는 단계와, 불가역적으로 변화시킨 상기 기억 소자의 상태를, 상기 통상의 판독 동작 시의 검지 능력보다 검지 능력을 낮게 하고, 변화되어 있지 않은 상태와 구별하여 검지함으로써, 상기 기억 소자로부터 정보를 판독하는 단계와, 상기 기억 소자에 프로그램한 정보와, 상기 기억 소자로부터 판독한 정보를 비교하여, 일치, 불일치의 비교 결과를 출력하는 단계와, 상기 비교 결과가 불일치였던 비트를 불량 비트로서 개별로 특정하는 단계와, 상기 특정한 불량 비트의 정보에 기초하여, 상기 기억 소자에 대하여 재차 프로그램을 실행하는 단계를 구비하는 반도체 집적 회로 장치의 프로그램 방법이 제공된다.

<실시예>

본 발명의 실시 양태에서는, 프로그램된 전기 퓨즈에 대응하는 데이터를 "1", 미프로그램의 전기 퓨즈에 대응하는 데이터를 "0"으로 하였을 때에, 전기 퓨즈를 이용한 OTP 메모리에서의 프로그램 후의 베리파이에서, 전기 퓨즈의 데이터를 판독하는 베리파이 센스(Verify Sense) 시에, 통상의 판독 동작(Normal Sense) 시보다, "1" 데이터의 센스 마진을 엄격하게 함으로써, 마지널한 특성의 비트도 불량 비트로서 검출 가능하게 하고 있다.

전기 퓨즈에 프로그램된 데이터는, 전기 퓨즈의 저항값을 대응하는 레벨의 전압으로 변환하고, 그 전압을 참조 전압과 비교함으로써 "0", "1"로서 판독된다. 신호 전압이 전기 퓨즈를 통한 용량의 충전 혹은 방전에 의해 생성되는 경우에는, 이 충전, 방전 시간을 변화시킴으로써 "1" 데이터의 신호량을 변화시킬 수 있다. 또한, 참조 전압을 변화시킴으로써도, 센스 앰프로부터 본 "1" 데이터의 신호량을 변화시킬 수 있다.

따라서, 신호 전압의 발전 시간(Signal Development Time : SDT), 참조 전압(VREF)의 한쪽 또는 양방을 제어하여, 베리파이 시에는 "1" 데이터의 센스 마진이 엄격하게 되도록 한다.

또한, 패스 페일의 결과의 1비트를 외부로 출력, 또한 프로그램 데이터와 일치하지 않는 불량 비트만을 재프로그램하는 회로를 반도체 집적 회로 장치의 내부에 설치함으로써, 베리파이, 패스 페일 판정, 재프로그램이라는 일련의 동작을 효율적으로 실행할 수 있다.

다음으로, 상술한 바와 같은 베리파이, 패스 페일 판정, 재프로그램이라는 일련의 동작을 효율적으로 실행하는 반도체 집적 회로 장치 및 그 프로그램 방법에 대하여 도 1 내지 도 9에 도시한 실시 양태에 의해 자세히 설명한다.

도 1은, 반도체 집적 회로 장치에서의 OTP 메모리와, 이 OTP 메모리의 프로그램 및 센스 동작에 관계되는 주변 회로를 추출하여 도시하는 블록도이다. 이 회로는, 메모리 셀 어레이(11), 제어 회로(12), 논리 회로(Logic Circuits)(13), 클럭 발생 회로(Clock Generator)(14), DC 제어 회로(DC controller)(15), 센스 앰프 제어 회로(SA controller)(16), 카운터(Counter)(17) 및 멀티플렉서(18, 19) 등을 포함하여 구성되어 있다.

상기 메모리 셀 어레이(11)는, 메모리 블록(11-0, …, 11-n)을 복수단(n+1단) 적층하여 배치하여 구성하고 있다. 각각의 메모리 블록(11-0, …, 11-n)은, 전기적으로 소자 특성을 불가역적으로 변화시킴으로써 정보가 프로그램되는 기억 소자인 전기 퓨즈를 갖는 메모리 셀(21-0, …, 21-n)과, 불가역적으로 변화시킨 전기 퓨즈의 상태를 변화시키지 않은 상태와 구별하여 검지하는 상태 검지 회로로서 기능하는 센스 앰프(20-0, …, 20-n)를 복수 가로로 배열하여 구성하고 있다.

상기 제어 회로(12)는, 상기 센스 앰프(20-0, …, 20-n)의 검지 능력, 즉 충분히 프로그램된 비트를 검지하는 능력을 변화시키기 위해 기능하는 것으로, 상기 각 메모리 블록(11-0, …, 11-n)에 대응하는 제어 블록(12-0, …, 12-n)으로 구성되어 있다. 제어 블록(12-0, …, 12-n)은, 메모리 블록(11-0, …, 11-n)의 각 단에 대응하여 메모리 셀(21-0, …, 21-n)의 리세트 신호 DCp를 출력하는 플립플롭(FF)(22-0, …, 22-n), 센스 앰프(20-0, …, 20-n)의 인에이블 신호 SAEn을 출력하는 플립플롭(FF)(23-0, …, 23-n), 센스 앰프(20-0, …, 20-n)에 참조 전압으로서의 기준 전압 VREF를 공급하는 기준 전압 발생 회로(VREF Gen.)(24-0, …, 24-n) 및 지연 회로(delay)(25-0, …, 25-n)를 구비하고 있다.

상기 논리 회로(인터페이스 로직 회로)(13)에는, 외부로부터 다양한 커맨드(Command Signals)가 입력된다. 이 논리 회로(13)로부터 출력되는 센스 동작을 지시하는 신호 SENSE는, 클럭 발생 회로(14) 및 DC 제어 회로(15)에 공급된다. 또한, 이 논리 회로(13)로부터 출력되는 베리파이 동작을 지시하는 신호 VERIFY는, 멀티플렉서(18, 19)에 공급된다. 상기 클럭 발생 회로(14)에서 생성된 클럭 신호 CLK는, DC 제어 회로(15), 센스 앰프 제어 회로(16) 및 카운터(17)에 각각 공급된다.

상기 DC 제어 회로(15)로부터 출력되는 신호 DCENF, 상기 제어 블록(12-0) 중의 플립플롭(22-0)의 데이터 입력단 D에 공급되며, 클럭 신호 DCCLK는, 각 제어 블록(12-0, …, 12-n) 중의 플립플롭(22-0, …, 22-n)의 클럭 입력단 CK에 각각 공급된다. 상기 플립플롭(22-0)의 출력단 Q로부터 출력되는 신호 DC[0]은, 다음 단의 플립플롭(22-1)의 데이터 입력단 D에 공급된다. 마찬가지로, 상기 플립플롭(22-1∼22-(n-1))의 출력단 Q로부터 출력되는 신호 DC[1]∼DC[n-1]은, 순차적으로 다음 단의 플립플롭(22-2∼22-n)의 데이터 입력단 D에 공급된다. 그리고, 최종 단의 플립플롭(22-n)의 출력 신호 DCDONE는, DC 제어 회로(15)에 공급된다.

상기 카운터(17)는, 상기 DC 제어 회로(15)로부터 출력되는 신호 SDTGO를 인에이블 단자 EN에 받아 동작이 제어되며, 이 카운터(17)의 출력 신호 SAGO가 센스 앰프 제어 회로(16)에 공급된다.

상기 센스 앰프 제어 회로(16)로부터 출력되는 신호 SAEN은, 상기 제어 블록(12-0) 중의 플립플롭(23-0)의 데이터 입력단 D에 공급되며, 클럭 신호 SACLK는, 각 제어 블록(12-0, …, 12-n) 중의 플립플롭(23-0, …, 23-n)의 클럭 입력단 CK에 각각 공급된다. 상기 플립플롭(23-0)의 출력단 Q로부터 출력되는 신호는, 다음 단의 플립플롭(23-1)의 데이터 입력단 D에 공급된다. 마찬가지로, 상기 플립플롭(23-l∼23-(n-1))의 출력단 Q로부터 출력되는 신호는, 순차적으로 다음 단의 플립플롭(23-2∼23-n)의 데이터 입력단 D에 공급된다. 그리고, 최종 단의 플립플롭(23-n)의 출력 신호 SADONE는, 상기 논리 회로(13)에 공급된다.

상기 멀티플렉서(18)는, 상기 논리 회로(13)로부터 출력되는 신호 VERIFY에 응답하여 신호 TSDTN[3-0] 또는 TSDTV[3-0]을 선택하는 것이고, 한쪽의 신호 DSDT[3-0]이 카운터(17)의 초기 설정 단자 INI에 공급된다. 상기 멀티플렉서(19)는, 상기 신호 VERIFY에 응답하여 신호 TVREFN[3-0] 또는 TVREFV[3-0]을 선택함으로써, 한쪽의 신호 DVREF[3-0]이 상기 각 제어 블록(12-0∼l2-n) 중의 기준 전압 발생 회로(24-0∼24-n)에 각각 공급된다.

상기 각 제어 블록(12-0, …, 12-n) 중의 플립플롭(22-0, …, 22-n)의 데이터 출력단 D로부터 출력되는 신호 DC[0], …, DC[n]은 각각 대응하는 단의 메모리 블록(11-0, …, 11-n)에, 메모리 셀(21-0, …, 21-n)의 리세트 신호 DCp로서 공급된다. 또한, 플립플롭(23-0, …, 23-n)의 데이터 출력단 D로부터 출력되는 신호 SAE[0], …, SAE[n]은 각각 지연 회로(25-0, …, 25-n)를 통해 대응하는 단의 메모리 블록(11-0, …, 11-n)에, 센스 앰프(20-0, …, 20-n)의 인에이블 신호 SAEn으로서 공급된다. 또한, 이들 플립플롭(23-0, …, 23-n)의 데이터 출력단 D로부터 출력되는 신호는, 각각 대응하는 기준 전압 발생 회로(24-0, …, 24-n)에 동작 제어 신호 VREFGO[0], …, VREFGO[n]으로서 공급된다. 그리고, 상기 각 기준 전압 발생 회로(24-0, …, 24-n)로부터 출력되는 기준 전압 VREF가 각각 대응하는 단의 메모리 블록(11-0, …, 11-n) 내의 센스 앰프(20-0, …, 20-n)에 공급되도록 구성되어 있다.

도 2는, 상기 도 1에 도시한 회로에서의 메모리 블록(11-i)(i=0∼n)의 상세한 구성예를 도시하는 블록도이다. 이 도 2는, 도 1에서는 생략한, 센스한 데이터를 외부로 판독하기 위한 회로와, 전기 퓨즈에 데이터를 프로그램하기 위한 회로의 구성예를 명시한 것이다. 파선으로 둘러싼 부분이 각각 1비트분이고, 여기서는 m+1개 세로 접속된 예를 나타내고 있다. 각각의 1비트분의 회로에는, 전기 퓨즈에 프로그램한 정보와 전기 퓨즈로부터 판독한 정보를 비교하여, 일치, 불일치의 비교 결과를 출력하는 비교부(비교 회로)와, 전기 퓨즈에 불가역적인 특성의 변화가 없는지, 혹은 특성의 변화가 불충분한 불량 비트를 개별로 특정하는 불량 검지부(불량 검지 회로), 센스 앰프의 데이터를 외부로 전송, 혹은 프로그램 데이터를 외부로부터 전송, 저장하기 위한 플립플롭, 프로그램을 컨트롤하기 위한 플립플롭 및 로직 회로가 설치되어 있다. 이 메모리 블록(11-i)는, 상기 논리 회로(13)에 입력되는 커맨드에 의해 제어된다.

이 도 2에 도시한 회로(메모리 블록)를 복수단 적층하여, k단째의 출력 단자 SO, PO를 k+1단째의 입력 단자 SI, PI에 각각 접속함으로써 도 1에 도시한 메모리 셀 어레이(11)가 구성된다. 여기서, 초단의 입력 단자 SI, PI에 공급되는 신호, 및 전단의 출력 단자 SO, PO로부터 공급되는 것 이외의 신호는, 도 1의 논리 회로(13)로부터 공급되어, 복수단이 공통으로 제어된다.

메모리 블록(11-i)에서의 초단의 1비트분의 프로그램 회로는, 전기 퓨즈(31-0), MOS 트랜지스터(32-0, 33-0), 센스 앰프(S/A)(34-0), NAND 게이트(35-0, 36-0, 37-0, 38-0, 39-0), 플립플롭(40-0, 41-0) 및 AND 게이트(42-0, 43-0)를 구비하고 있다.

상기 전기 퓨즈(31-0)의 한쪽의 전극에는 전압 VBP가 인가되고, 다른쪽의 전극은 MOS 트랜지스터(32-0)의 전류 통로의 일단에 접속된다. 상기 MOS 트랜지스터(32-0)의 전류 통로의 타단은 센스 앰프(34-0)의 입력단에 접속됨과 함께 MOS 트랜 지스터(33-0)의 전류 통로의 일단에 접속되고, 이 MOS 트랜지스터(32-0)의 게이트에는 전압 VTB가 인가된다. 상기 MOS 트랜지스터(33-0)의 전류 통로의 타단은 접지점 GND에 접속되고, 게이트는 AND 게이트(43-0)의 출력단에 접속되어 프로그램 신호 PRG[0]이 공급되도록 되어 있다.

상기 센스 앰프(34-0)의 출력 신호 SAt[0]은 NAND 게이트(35-0)의 한쪽의 입력단에 공급되고, 그 반전 신호 SAc[0]은 NAND 게이트(36-0)의 제1 입력단에 공급된다. 상기 NAND 게이트(35-0)의 다른쪽의 입력단에는, 신호 SALD가 공급된다. 상기 NAND 게이트(36-0)의 제2 입력단에는 신호 VERIFY가 공급되고, 제3 입력단에는 플립플롭(40-0)의 출력 신호가 공급된다. 상기 NAND 게이트(37-0)의 한쪽의 입력단은 입력 단자 SI에 접속되고, 다른쪽의 입력단에는 시프트 신호 SHIFT가 공급된다.

상기 각 NAND 게이트(35-0, 36-0, 37-0)의 출력 신호는 각각 NAND 게이트(38-0)에 공급되고, 이 NAND 게이트(38-0)의 출력 신호가 플립플롭(40-0)의 데이터 입력단 D에 공급된다. 이 플립플롭(40-0)의 클럭 입력단 CK에는 클럭 신호 FDCLK가 공급되고, 출력단 Q로부터 해당 비트의 출력 신호 SO[0](다음 단의 입력 신호 SI[1]에 대응함)을 다음 단의 NAND 게이트(37-1)에 공급함과 함께, 이 신호를 NAND 게이트(39-0)의 한쪽의 입력단에 공급한다.

플립플롭(41-0)의 데이터 입력단 D에는 입력 단자 PI가 접속되고, 클럭 입력단 CK에는 신호 FPCLK가 공급된다. 이 플립플롭(41-0)의 데이터 출력단 Q로부터 출력되는 신호 PM[0]은, AND 게이트(43-0)의 제1 입력단에 공급됨과 함께, 그 반전 신호가 NAND 게이트(39-0)의 다른쪽의 입력단에 공급된다. 상기 AND 게이트(43-0)의 제2 입력단에는 신호 FPCLK가 공급되고, 제3 입력단에는 다음 단의 플립플롭(41-l)의 출력 신호 PM[1]이 공급된다.

상기 NAND 게이트(39-0)의 출력 신호는, AND 게이트(42-0)의 한쪽의 입력단에 공급된다. 이 AND 게이트(42-0)의 다른쪽의 입력단에는 상기 입력 단자 PI가 접속되고, 그 출력 신호가 해당 비트의 출력 신호 PI[1]로서 다음 단의 플립플롭(41-1)의 데이터 입력단 D 및 AND 게이트(42-1)의 한쪽의 입력단에 공급된다.

2단째의 1비트분의 프로그램 회로는, 초단과 마찬가지로 전기 퓨즈(31-1), MOS 트랜지스터(32-1, 33-1), 센스 앰프(S/A)(34-1), NAND 게이트(35-1, 36-1, 37-1, 38-1, 39-1), 플립플롭(40-1, 41-1) 및 AND 게이트(42-1, 43-1)를 구비하고, 초단과 마찬가지인 회로 구성으로 되어 있다.

m단째(최종 단)의 1비트분의 프로그램 회로도, 전기 퓨즈(31-m), MOS 트랜지스터(32-m, 33-m), 센스 앰프(S/A)(34-m), NAND 게이트(35-m, 36-m, 37-m, 38-m, 39-m), 플립플롭(40-m, 41-m) 및 AND 게이트(42-m, 43-m)를 구비하고, 마찬가지의 회로 구성으로 되어 있다.

상기 최종 단의 프로그램 회로의 출력측에는, 플립플롭(45)이 설치되어 있다. 이 플립플롭(45)의 데이터 입력단 D에는 AND 게이트(42-m)의 출력 신호가 공급되며, 클럭 입력단 CK에는 신호 FPCLK가 공급되고, 데이터 출력단 Q로부터 출력되는 신호 PM[m+1]이 반전되어 AND 게이트(43-m)의 제3 입력단에 공급된다.

그리고, 상기 AND 게이트(42-m)의 출력단에 접속된 출력 단자 PO와 상기 플 립플롭(40-0)의 출력단 Q에 접속된 출력 단자 SO로부터 외부로 신호를 출력한다.

여기서는, 클럭 신호 FDCLK로 동작하는 시리얼 접속된 플립플롭군(40-0, …, 40-m)을 퓨즈 데이터 레지스터, 클럭 신호 FPCLK로 동작하는 시리얼 접속된 플립플롭군(41-0, …, 41-m)을 프로그램 컨트롤 레지스터라고 부른다.

도 3은, 상기 도 1과 도 2에 도시한 OTP 메모리 셀(21)과 센스 앰프(34)의 구체적인 구성예를 도시하는 회로도이다. 여기서는, P 채널형 MOS 트랜지스터 MP0으로 게이트 산화막 파괴형의 전기 퓨즈(31-0∼31-m)를 각각 형성하고 있다. 메모리 셀(21)은, 이 MOS 트랜지스터 MP0과 N 채널형 MOS 트랜지스터 MN0, MN1(도 2의 MOS 트랜지스터(32-0∼32-m과 33-0∼33-m)에 대응함)로 구성되어 있다.

상기 MOS 트랜지스터 MP0의 소스, 드레인 및 백 게이트에는 전압 VBP가 인가되고, 게이트는 MOS 트랜지스터 NM0의 드레인(노드 N1)에 접속된다. 상기 MOS 트랜지스터 NM0의 게이트에는 전압 VBT가 인가되고, 소스는 MOS 트랜지스터 NM1의 드레인(노드 N0)에 접속된다. 이 MOS 트랜지스터 NM1의 게이트에는 신호 PRCp가 공급되고, 소스는 접지점 GND에 접속된다. 상기 MOS 트랜지스터 MN0은, 게이트 전압 VBT를 적당한 레벨로 제어함으로써, 노드 N0의 전압을 "VBT-Vth(MOS 트랜지스터 MN0의 임계값 전압)"까지 제한하고, 노드 N0에 접속되는 트랜지스터에 고전압(프로그램 시의 전압 VBP)이 걸리는 것을 방지하는 역할을 하고 있다.

센스 앰프(34)는, P 채널형의 MOS 트랜지스터 MP1∼MP5와 N 채널형의 MOS 트랜지스터 MN2∼MN8로 구성된 차동형이며, 기준 전압 VREF를 참조 전압으로서 이용하여, 메모리 셀(21)의 노드 N0의 전압과 기준 전압 VREF의 전압을 비교 및 증폭하 여 차동 증폭 신호 SAc, SAt를 출력한다. MOS 트랜지스터 MN2의 드레인은 노드 N0에 접속되며, 소스는 접지점 GND에 접속되고, 게이트에는 신호 DCp가 공급된다. MOS 트랜지스터 MP1의 소스는 전원 VDD에 접속되며, 게이트에는 신호 SAEn이 공급된다. 이 MOS 트랜지스터 MP1의 드레인에는, MOS 트랜지스터 MP2, MP3의 소스가 접속된다. 상기 MOS 트랜지스터 MP2의 게이트는 상기 노드 N0에 접속되며, 상기 MOS 트랜지스터 MP3의 게이트에는 기준 전압 VREF가 인가된다. 상기 MOS 트랜지스터 MP2, MP3의 드레인에는 각각, MOS 트랜지스터 MP4, MP5의 소스가 접속된다. 이들 MOS 트랜지스터 MP4, MP5의 드레인과 접지점 GND 사이에는 각각, MOS 트랜지스터 MN3, MN4의 드레인, 소스간이 접속된다. 상기 MOS 트랜지스터 MP4, MN3의 게이트는 상기 MOS 트랜지스터 MP5, MN4의 드레인 공통 접속점에 접속되며, 이 드레인 공통 접속점으로부터 출력 신호 SAt가 출력된다. 상기 MOS 트랜지스터 MP5, MN4의 게이트는 상기 MOS 트랜지스터 MP4, MN3의 드레인 공통 접속점에 접속되며, 이 드레인 공통 접속점으로부터 출력 신호 SAc가 출력된다.

또한, MOS 트랜지스터 MN5의 드레인은 MOS 트랜지스터 MP2와 MP4의 접속점에 접속되고, 소스는 접지점 GND에 접속된다. MOS 트랜지스터 MN6의 드레인은 MOS 트랜지스터 MN3의 게이트에 접속되며, 소스는 접지점 GND에 접속된다. MOS 트랜지스터 MN7의 드레인은 MOS 트랜지스터 MN4의 게이트에 접속되며, 소스는 접지점 GND에 접속된다. MOS 트랜지스터 MN8의 드레인은 MOS 트랜지스터 MP3과 MP5의 접속점에 접속되고, 소스는 접지점 GND에 접속된다. 이들 MOS 트랜지스터 MN5∼MN8의 게이트에는, 신호 SAEn이 공급되어 동작이 제어된다.

또한, 상기 신호 PRGp의 제어를 위한 회로나, 출력 신호 SAt, SAc의 판독을 위한 회로가 존재하지만, 여기서는 생략하고 있다.

또한, 상기 신호 PRGp, DCp는, 설명이 없는 경우에는 디폴트로 GND 레벨에, 신호 SAEn은 설명이 없는 경우에는 디폴트로 전원 전압 VDD 레벨에 있는 것으로 한다.

또한, 여기서 사용하는 제조 프로세스는, 표준의 CMOS 프로세스를 전제로 하고 있지만, 2종류 이상의 두께의 게이트 산화막을 갖는 MOS 트랜지스터를 서포트하고 있어, 전기 퓨즈인 MOS 트랜지스터 MP0은 얇은 게이트 산화막을 갖고, 그 이외의 MOS 트랜지스터는 두꺼운 게이트 산화막을 갖고 있다.

상기한 바와 같은 구성에서, 전기 퓨즈 MP0을 프로그램, 즉 MOS 트랜지스터 MP0의 게이트 산화막을 파괴(브레이크 다운)하기 위해서는, 전압 VBP를 충분히 높은 레벨로 올리고, 신호 PRGp를 전원 전압 VDD의 레벨로 올림으로써, MOS 트랜지스터 MN1을 온 상태로 한다. 이에 의해, 노드 N0, N1은 GND 레벨로 인하되고, MOS 트랜지스터 MP0의 게이트 산화막에는 높은 전압 VBP가 걸려, 브레이크 다운이 발생하여 도통한다. 이 도통 상태는, 브레이크 다운 직후에 좁은 브레이크 다운 스폿에 전류가 집중하여 유입됨으로써 발생하는 줄 열로 비교적 저저항의 전도성 스폿이 불가역적으로 형성되는 것에 의한 것으로 생각되고 있다.

상기 전기 퓨즈 MP0의 데이터를 판독하기 위해서는, 전압 VBP를 전원 전압 VDD의 레벨로 하고, 노드 N0의 전압 레벨의 임계값 하락을 방지하기 위해, 전압 VBT를 VDD 레벨보다 임계 전압 이상 높은 레벨로 올린다. 그리고 신호 DCp를 VDD 레벨로 올려 MOS 트랜지스터 MN2를 온시키고, 노드 N0, N1을 GND 레벨로 떨어뜨린다. 일정 시간 후, 신호 DCp를 GND 레벨로 떨어뜨려, MOS 트랜지스터 MN2를 오프 상태로 복귀시킨다. 전기 퓨즈 MP0이 프로그램되어 있는 경우, 그 저항값은 낮게 되어 있기 때문에 노드 N0은 충전되어 시간과 함께 전위가 상승해 간다. 이에 대하여, 전기 퓨즈 MP0이 프로그램되어 있지 않은 경우에는, 누설 전류만으로 노드 N0이 충전되므로, 거의 GND 레벨을 유지한다. 적당한 SDT 후, 기준 전압 VREF를 GND 레벨과 VDD 레벨 사이의 적당한 중간 전위로 하여, 신호 SAEn을 VDD 레벨로부터 GND 레벨로 내리면, 센스 앰프(34)가 동작하여, 검지 결과를 증폭하여 유지한다. 그 결과, 노드 N0의 레벨이 기준 전압 VREF보다 낮으면, 출력 신호 SAt로서 GND 레벨을 출력하고, 기준 전압 VREF보다 높으면 VDD 레벨을 출력한다.

도 4는 상기 도 1에 도시한 회로에서의 기준 전압 발생 회로(24-i)(i=0∼n)의 구체적인 구성예를 도시하는 회로도이다. 이 기준 전압 발생 회로(24-i)는, MOS 용량의 전하 공유에 의해, 입력된 디지털 신호 DVREF[3-0]을, 대응하는 아날로그 전압 VREF로 변환한다. 이 예에서는, 디지털 신호 DVREF의 각 비트에 대응하는 MOS 용량의 비율을 1 : 2 : 4 : 8과 같이 2의 누승으로 가중치를 부여하여, 4비트의 디지털값으로 16레벨의 기준 전압 VREF를 표현하고 있다.

즉, 이 기준 전압 발생 회로(24-i)는, P 채널형 MOS 캐패시터(51), 인버터(52), AND 게이트(53∼56), P 채널형 MOS 트랜지스터 MP6∼MP9, N 채널형 MOS 트랜지스터 MN9∼MN13 및 MOS 캐패시터 C1∼C4를 구비하고 있다.

MOS 캐패시터(51)의 한쪽의 전극은 전원 VDD에 접속되며, 다른쪽의 전극에는 기준 전압 VREF를 출력하는 출력 단자가 접속된다.

상기 MOS 트랜지스터 MN9∼MN13의 드레인에는 각각, 상기 기준 전압 VREF를 출력하는 출력 단자가 접속된다. MOS 트랜지스터 MN9의 소스는 접지점 GND에 접속되며, 게이트는 인버터(52)의 출력단에 접속된다. 이 인버터(52)의 입력단에는, 신호 VREFGO가 공급된다. 상기 MOS 트랜지스터 MN10∼MN13의 드레인에는 각각, MOS 캐패시터 C1∼C4의 한쪽의 전극이 접속되며, 게이트에는 AND 게이트(53∼56)의 출력단이 접속된다. 이들 MOS 캐패시터 C1∼C4의 다른쪽의 전극은, 접지점 GND에 접속되어 있다. MOS 트랜지스터 MP6∼MP9의 소스는 전원 VDD에 접속되고, 드레인은 상기 MOS 캐패시터 C1∼C4의 한쪽의 전극에 각각 접속된다. 상기 AND 게이트(53∼56)의 한쪽의 입력단에는 신호 VREFGO가 공급되고, 다른쪽의 입력단에는 각각 디지털 신호 DVREF[0]∼DVREF[3]이 공급된다.

상기한 바와 같은 구성에서, 기억 소자(OTP 메모리)에의 정보의 프로그램은, 개략적으로는 도 5의 플로우차트에 도시한 바와 같이 하여 실행된다.

우선, 전기적으로 소자 특성을 불가역적으로 변화시킴으로써 기억 소자에 정보를 프로그램한다(STEP1).

다음으로, 불가역적으로 변화시킨 기억 소자의 상태를, 통상의 판독 동작 시의 검지 능력보다 검지 능력을 낮게 하여, 변화되어 있지 않은 상태와 구별하여 검지함으로써, 기억 소자로부터 정보를 판독한다(STEP2).

그 후, 상기 기억 소자에 프로그램한 정보와, 상기 기억 소자로부터 판독한 정보를 비교하여, 일치, 불일치의 비교 결과를 출력한다(STEP3).

그리고, 비교 결과가 불일치였던 비트를 불량 비트로서 개별로 특정하고(STEP4), 이 특정한 불량 비트의 정보에 기초하여, 이 기억 소자에 대하여 재차 프로그램을 실행한다(STEP5).

이러한 프로그램 방법에 따르면, 통상의 사용 시보다 마진이 작아지도록 회로 설정값을 전환하여 기억 소자로부터 정보를 판독함으로써, 프로그램 불량 비트, 마지널한 특성의 비트를 검출하고, 재프로그램을 행하여 구제, 또는 특성을 개선함으로써, 고수율, 고신뢰성을 실현할 수 있다.

다음으로, 상기 프로그램 방법에 대하여, 도 6 내지 도 9의 타이밍차트에 의해 상기 도 1 내지 도 4의 회로 구성과 관계지어 동작을 상세히 설명한다.

도 6은, 상기 도 1에 도시한 회로에서, 메모리 블록(11-0, …, 11-n)이 4단(n=4) 적층되어 있는 경우의, 통상의 센스 동작(VERIFY=L)을 나타내는 타이밍차트이다.

외부로부터 센스 커맨드가 입력되면, 논리 회로(인터페이스 로직 회로)(13)에 의해 내부 신호가 수시 발행된다. 우선, 신호 SENSE가 "H" 레벨로 되어, 센스 동작이 개시되면, 클럭 발생 회로(14)가 동작하기 시작한다. 또한, 상기 신호 SENSE의 "H" 레벨에 의해 DC 제어 회로(15)가 동작하고, 상기 클럭 발생 회로(14)로부터 출력되는 클럭 신호 CLK에 기초하여 신호 DCCLK가 생성되며, 1사이클에 대해 메모리 블록 1단씩 전기 퓨즈 MP0의 노드 N1의 리세트를 행한다. 모든 단의 리세트가 종료(DCDONE=H)되면, DC 제어 회로(15)는 신호 DCCLK의 출력을 정지하고, 신호 SDTGO가 "H" 레벨로 되어, 카운터(17)가 인에이블 상태로 되어 클럭 신호 CLK 의 계수 동작을 개시한다. 이 카운터(17)는, 멀티플렉서(18)로부터 초기 설정 단자 INI에 공급된 초기 값을 클럭 신호 CLK마다 디크리먼트하고, 계수값이 0으로 되면 "H" 레벨의 신호 SAGO를 출력한다.

통상 동작 시는, VERIFY=0("L" 레벨)이기 때문에, 멀티플렉서(18)에 의해 TSDTN[3-0]의 값이 선택되며, 그것에 따른 SDT로 된다. 센스 앰프 제어 회로(16)는, 상기 신호 SAGO의 "H" 레벨을 받아 센스 앰프 인에이블 신호 SAEN을 "H" 레벨로 함과 함께, 상기 클럭 신호 CLK에 기초하여 신호 SACLK를 발생한다. 신호 SACLK의 1사이클에 대해 메모리 블록 1단씩의 기준 전압 VREF의 발생과 센스 앰프의 활성화가 행해진다.

각 제어 블록(12-0, …, 12-n)에서는, 플립플롭(23-0, …, 23-n)으로부터 출력되는 신호 VREFGO가 "H"레벨로 되면, 기준 전압 발생 회로(24-0, …, 24-n)에 의해 기준 전압 VREF가 발생된다. 통상 동작 시는 VERIFY=0이기 때문에, 멀티플렉서(19)에 의해 신호 TVREFN[3-0]이 선택되며, 각 단의 기준 전압 발생 회로(24-0, …, 24-n)로부터, 신호 TVREFN[3-0]의 설정값에 따른 기준 전압 VREF가 발생된다. 전하 공유에 의해 기준 전압 VREF의 레벨이 충분히 오를 때까지를 대기하기 위한 지연 후, 신호 SAE[n]이 "H" 레벨로부터 "L" 레벨로 되어, 전기 퓨즈 MP0의 노드 N1의 전압값을 센스하여 래치한다.

베리파이 시는, VERIFY=H로 될 뿐이며, 다른 신호의 시퀀스는 전혀 변화되지 않는다. 단, 카운터(17)의 초기 값은 신호 TSDTV[3-0]으로 되며, 기준 전압 발생 회로(24-0, …, 24-n)는 신호 DVREFV[3-0]으로 결정되는 레벨의 기준 전압 VREF를 발생한다. 따라서, TSDTN>TSDTV, TVREFN<TVREFV로 되도록 설정해 두면, 베리파이 시의 SDT와 기준 전압 VREF를 변화시켜 "1" 데이터의 센스 마진을 엄격하게 할 수 있다.

도 7은, 상기 도 2에 도시한 센스 앰프(34-0∼34-m)에 래치된 전기 퓨즈(31-0∼31-m)의 기억 데이터를 외부로 판독할 때의 각 신호의 타이밍차트이다. 우선, 신호 SALD=H, 신호 SHIFT=L, 신호 VERIFY=L로서 클럭 신호 FDCLK를 입력하면, 퓨즈 데이터 레지스터(플립플롭(40-0, …, 40-m))에 센스 앰프(34-0, …, 34-m)의 출력이 로드된다. 그리고, 신호 SHIFT=H, 신호 SALD=L, 신호 VERIFY=L로서 클럭 신호 FDCLK를 입력하면 출력 단자 SO로부터 시리얼로 데이터를 판독할 수 있다.

전기 퓨즈(31-0∼31-m)에 프로그램하기 위해서는, 도 8의 타이밍차트에 도시한 바와 같이 SHIFT=H, SALD=L, VERIFY=L로서 클럭 신호 FDCLK에 의해 입력 단자 SI로부터 프로그램해야 할 데이터를 퓨즈 데이터 레지스터(플립플롭(40-0, …, 40-m))에 시리얼로 입력한다. 계속해서, 도 9의 타이밍차트에 도시한 바와 같은 수순에 따라 프로그램 동작을 행한다.

여기서는, 비트1의 퓨즈 데이터 레지스터(40-1)에 "1"이 세트되고, 그 이외의 모든 비트는 "0"이 세트되어 있으며, SO[0]=0, SO[1]=1, SO[2∼m]=0으로 되어 있는 것으로 한다.

입력 단자 PI가 "L" 레벨일 때, 모든 AND 게이트(42-0∼42-m)의 출력 신호 PI[1], PI[2], …, PI[m]이 "L"레벨로 되어 있기 때문에, 입력 단자 PI를 "L" 레벨로 설정한 상태 그대로 클럭 신호 FPCLK를 1사이클 넣음으로써, 프로그램 컨트롤 레지스터(플립플롭(41-0∼41-m))가 초기화되어, 플립플롭(41-0∼41-m)의 출력 신호 PM[0], …, PM[m+1]이 모두 "0"으로 된다. 전압 VBT의 레벨을 올리고, 전압 VBP를 프로그램용의 고전압으로 승압한 후, 입력 단자 PI를 "H" 레벨로 하여, 클럭 신호 FPCLK를 입력함으로써, 퓨즈 데이터 레지스터에 "1"이 세트되어, SO[k]=1로 되어 있는 비트에 대해서만, PM[k]=1 또한 PM[k+1]=0의 상태가 성립한다. 그 때, 신호 FPCLK가 "H" 레벨인 기간만큼 프로그램 신호 PRG[k]가 "H"레벨로 되어, 프로그램이 실행된다.

또한, 도 9에서는, 1비트만의 프로그램 동작에 대하여 도시하지만, 복수의 "1" 데이터를 프로그램하는 경우도, 퓨즈 데이터 레지스터에 "1"이 세트된 비트만이 클럭마다 1비트씩 프로그램된다. 최종 단의 비트에 대해서도, 1비트 여분의 프로그램 컨트롤 레지스터(플립플롭(45))가 존재함으로써, 다른 비트와 마찬가지로 프로그램할 수 있다.

최후의 "1" 데이터의 프로그램 중에 출력 단자 PO가 "H"레벨로 되기 때문에, 프로그램의 종료를 외부에서 검출할 수 있어, 토탈 프로그램 시간을 최소로 할 수 있다. 만약, 퓨즈 데이터 레지스터의 모든 비트가 "0"으로 되면, 입력 단자 PI를 "H" 레벨로 하면, 클럭 신호 FPCLK를 입력하지 않고 출력 단자 PO가 "H"레벨로 된다.

전압 VBP를 센스 시의 전위로 설정하여, 프로그램한 데이터를 센스한다. 센스 시에 VERIFY=H로 해 두면, 상술한 바와 같이 마지널 프로그램 불량 비트는 "0"으로서 센스된다. 여기서는, 비트1이 프로그램 불량으로 되어 SAt[1]=0(SAc[1]=1) 으로 된 것으로 한다. 그리고, VERIFY=H로 한 상태 그대로, 클럭 신호 FDCLK를 입력하면 SI[1](SO[0])=1, SAc[1]=1이기 때문에, 대응하는 퓨즈 데이터 레지스터에는 "1"이 세트되게 된다. "0"이 기억되어 있는 비트 k는 SI[k](SO[k-1])=0, SAc[1]=1로 되며, 퓨즈 데이터 레지스터에는 "0"이 세트된다. 또한 불량으로 되어 있지 않은 "1"이 기억된 비트 k는, SI[k]=1, SAc[k]=0으로 되며, 역시 SI[k]=1, SAc[k]=0으로 되고, 대응하는 퓨즈 데이터 레지스터에는 "0"이 세트된다. 즉, 센스 앰프와 퓨즈 데이터 레지스터의 값의 연산 결과를 로드함으로써, 퓨즈 데이터 레지스터의 "1" 데이터를 프로그램하고자 하여 실패한 비트에만 "1"이 다시 세트되게 된다.

이에 의해, 1비트라도 불량이 있으면 입력 단자 PI를 "H" 레벨로 해도, 출력 단자 PO는 "L" 레벨을 유지하고, 불량이 없으면 입력 단자 PI를 "H" 레벨로 하면 출력 단자 PO가 클럭 신호 FPCLK를 입력하지 않고 "H"레벨로 되기 때문에, 출력 단자 PO의 1비트만 보면, 프로그램의 패스 페일의 판정을 할 수 있다. 또한, 불량이 있었던 경우, 그 상태 그대로 프로그램 동작을 실행하면, 프로그램 불량의 비트에만 재프로그램을 실행하여 구제하는 것이 가능하게 된다. 이와 같이 본 실시 양태에서는, 전기 퓨즈의 베리파이, 패스 페일 판정, 재프로그램을 효율적으로 실행할 수 있다.

따라서, 상기한 바와 같은 구성에 따르면, 불가역적으로 변화시킨 기억 소자의 상태를, 통상의 판독 동작 시의 검지 능력보다 검지 능력을 낮게 하여, 변화되어 있지 않은 상태와 구별하여 검지하는, 다시 말하면 프로그램된 상태를 구별하여 검지하는 마진을 낮게 하여 정보를 판독함으로써, 프로그램 후의 상태를 충분한 마 진을 갖고 검증하는 것이 가능하게 된다.

또한, 내부에 양/불량의 검지 회로와 불량 비트의 특정을 행하는 회로를 설치함으로써, 불량 비트의 구제를 효율적으로 행할 수 있다.

따라서, 본 실시 양태에 의해, 고수율, 고신뢰성, 높은 검사 효율의 반도체 원타임 프로그래머블 메모리를 구비한 반도체 집적 회로 장치 및 그 프로그램 방법을 실현할 수 있다.

또한, 이상의 실시 양태의 설명에서는, 전기 퓨즈가, MOS 트랜지스터의 게이트 절연막을 파괴하여 도통시킴으로써 프로그래밍을 행하는 Gate-Ox 전기 퓨즈인 경우를 예로 들어 설명하였지만, 전기 퓨즈는 Gate-Ox 전기 퓨즈에 한정되지 않는다. 예를 들면, 전기 퓨즈는, 실리사이드층 등의 도전막을 파괴함으로써 프로그래밍을 행하는 도전막 파괴형이어도 된다.

상술한 바와 같이, 본 발명에 따르면, 전기 퓨즈를 이용한 OTP 메모리의 베리파이의 검지 능력을 향상시켜, 검출된 불량 비트를 재프로그램하여 구제함으로써, 고수율, 고신뢰성을 가능하게 하는 반도체 집적 회로 장치 및 그 프로그램 방법이 얻어진다.

당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗 어나지 않고 다양한 변경이 가능하다.

Claims

전기적으로 소자 특성을 불가역적으로 변화시킴으로써 정보가 프로그램된 기억 소자,

불가역적으로 변화시킨 상기 기억 소자의 상태를, 변화되어 있지 않은 상태와 구별하여 검지하도록 구성된 상태 검지 회로, 및

상기 상태 검지 회로의 검지 능력을 변화시키도록 구성된 제어 회로

를 포함하며,

상기 제어 회로는, 상기 상태 검지 회로에서의 베리파이 센스 시의 마진을, 노멀 센스 시보다 엄격하게 함으로써, 마지널한 특성의 비트를 불량 비트로서 검출시키는 반도체 집적 회로 장치.
제1항에 있어서,

상기 기억 소자에 프로그램한 정보와, 상기 상태 검지 회로에 의해 상기 기억 소자로부터 판독한 정보를 비교하여, 일치, 불일치의 비교 결과를 출력하도록 구성된 비교 회로와, 상기 비교 결과가 불일치였던 비트를 불량 비트로서 개별로 특정하도록 구성된 불량 검지 회로를 더 구비하고,

상기 불량 검지 회로에서 특정한 불량 비트의 정보에 기초하여, 상기 기억 소자에 대하여 재프로그램하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 상태 검지 회로는, 상기 기억 소자의 저항값을 대응하는 레벨의 전압으로 변환하고, 변환된 전압을 참조 전압과 비교함으로써, 상기 기억 소자의 상태를 검출하는 반도체 집적 회로 장치.
제3항에 있어서,

상기 제어 회로는, 상기 참조 전압을 변화시킴으로써, 상기 상태 검지 회로의 검지 능력을 변화시키는 반도체 집적 회로 장치.
제3항에 있어서,

상기 제어 회로는, 상기 기억 소자를 흐르는 전류에 의해 용량을 충전 혹은 방전하는 시간을 변화시킴으로써, 상기 상태 검지 회로의 검지 능력을 변화시키는 반도체 집적 회로 장치.
삭제
복수의 메모리 블록을 구비한 메모리 셀 어레이-상기 각각의 메모리 블록은, 전기적으로 소자 특성을 불가역적으로 변화시킴으로써 정보가 프로그램되는 기억 소자와, 상기 불가역적으로 변화시킨 상기 기억 소자의 상태를 변화되어 있지 않은 상태와 구별하여 검지하도록 구성된 상태 검지 회로를 구비하고 있음-,

상기 각 메모리 블록에 각각 대응하여 설치된 복수의 제어 블록을 구비하는 제1 제어 회로-상기 제어 블록 각각은, 대응하는 상기 각 메모리 블록 중의 상기 각 상태 검지 회로의 동작을 제어하고, 또한 상기 각 상태 검지 회로가 각각 갖는 충분하게 프로그램된 비트를 검지하는 능력을 변화시킴-,

입력된 커맨드에 기초하여 상기 제1 제어 회로의 동작을 제어하는 신호를 생성하도록 구성된 제2 제어 회로

를 포함하는 반도체 집적 회로 장치.
제7항에 있어서,

상기 각 메모리 블록은, 상기 기억 소자에 프로그램해야 할 데이터 및 상기 상태 검지 회로의 출력 신호의 한쪽을 로드하는 퓨즈 데이터 레지스터와, 상기 기억 소자에의 프로그램을 제어하는 데이터를 로드하는 프로그램 컨트롤 레지스터를 더 구비하는 반도체 집적 회로 장치.
제8항에 있어서,

상기 퓨즈 데이터 레지스터는 m+1(m은 정수)단의 플립플롭을 포함하고, 상기 프로그램 컨트롤 레지스터는 m+2단의 플립플롭을 포함하는 반도체 집적 회로 장치.
제7항에 있어서,

상기 기억 소자는, 한쪽의 전극에 프로그램 전압이 인가되는 전기 퓨즈와, 전류 통로의 일단이 상기 전기 퓨즈의 다른쪽의 전극에 접속되며, 게이트에 전류 통로의 타단의 전압을 제한하기 위한 전압이 인가되는 제1 MOS 트랜지스터와, 전류 통로의 일단이 상기 제1 MOS 트랜지스터의 상기 전류 통로의 타단에 접속되며, 타단이 접지점에 접속되고, 게이트에 상기 전기 퓨즈를 프로그램하기 위한 프로그램 신호가 공급되는 제2 MOS 트랜지스터를 포함하는 반도체 집적 회로 장치.
제10항에 있어서,

상기 상태 검지 회로는, 상기 기억 소자의 저항값을 대응하는 레벨의 전압으로 변환하고, 변환된 전압을 참조 전압과 비교하는 차동형의 센스 앰프를 포함하는 반도체 집적 회로 장치.
제11항에 있어서,

상기 센스 앰프는, 제1 입력단에 상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터의 접속점의 전압이 공급되며, 제2 입력단에 상기 기준 전압 발생 회로로부터 출력되는 기준 전압이 공급되고, 상기 변환된 전압과 상기 기준 전압을 비교 및 증폭하여 차동 증폭 신호를 출력하는 반도체 집적 회로 장치.
제7항에 있어서,

상기 제1 제어 회로 중의 각 제어 블록은, 상기 메모리 블록에 대응하여 전기 퓨즈로부터 데이터를 판독하기 위한 리세트 신호를 출력하는 제1 플립플롭과, 상기 센스 앰프의 인에이블 신호를 출력하는 제2 플립플롭과, 상기 제2 플립플롭의 출력 신호를 지연하여 상기 센스 앰프에 공급하는 지연 회로와, 상기 제2 플립플롭의 출력 신호로 제어되며, 상기 센스 앰프에 참조 전압으로서의 기준 전압을 공급하는 기준 전압 발생 회로를 구비하는 반도체 집적 회로 장치.
제13항에 있어서,

상기 기준 전압 발생 회로는, MOS 용량의 전하 공유에 의해, 입력된 디지털 신호를, 대응하는 아날로그 전압으로 변환하는 반도체 집적 회로 장치.
제13항에 있어서,

상기 제2 제어 회로는, 커맨드가 입력되는 논리 회로와, 상기 논리 회로로부터 출력되는 센스 동작을 지시하는 신호에 응답하여 클럭 신호를 생성하는 클럭 발생 회로와, 상기 논리 회로로부터 출력되는 센스 동작을 지시하는 신호 및 상기 클럭 발생 회로로부터 공급되는 클럭 신호에 기초하여 상기 제1 플립플롭의 동작을 제어하는 제1 컨트롤러와, 상기 제1 컨트롤러의 출력 신호에 응답하여 상기 클럭 발생 회로로부터 공급되는 클럭 신호의 계수 동작을 행하는 카운터와, 상기 카운터의 계수값 및 상기 클럭 발생 회로로부터 공급되는 클럭 신호에 기초하여 상기 제2 플립플롭의 동작을 제어하는 제2 컨트롤러와, 상기 논리 회로로부터 출력되는 베리파이 동작을 지시하는 신호로 제어되며, 상기 카운터에 초기 값을 제공하는 제1 멀티플렉서와, 상기 논리 회로로부터 출력되는 베리파이 동작을 지시하는 신호로 제 어되며, 상기 기준 전압 발생 회로에 기준 전압을 설정하기 위한 디지털 신호를 제공하는 제2 멀티플렉서를 구비하는 반도체 집적 회로 장치.
통상의 판독 동작 시에, 불가역적으로 변화시킨 기억 소자의 상태를, 변화되어 있지 않은 상태와 구별하여 검지함으로써, 상기 기억 소자로부터 정보가 판독되는 반도체 집적 회로 장치의 프로그램 방법으로서,

전기적으로 소자 특성을 불가역적으로 변화시킴으로써 기억 소자에 정보를 프로그램하는 단계,

불가역적으로 변화시킨 상기 기억 소자의 상태를, 상기 통상의 판독 동작 시의 검지 능력보다 검지 능력을 낮게 하여, 변화되어 있지 않은 상태와 구별하여 검지함으로써, 상기 기억 소자로부터 정보를 판독하는 단계,

상기 기억 소자에 프로그램한 정보와, 상기 기억 소자로부터 판독한 정보를 비교하여, 일치, 불일치의 비교 결과를 출력하는 단계,

상기 비교 결과가 불일치였던 비트를 불량 비트로서 개별로 특정하는 단계,

상기 특정한 불량 비트의 정보에 기초하여, 상기 기억 소자를 재프로그램하는 단계

를 포함하는 반도체 집적 회로 장치의 프로그램 방법.
제16항에 있어서,

기억 소자에 정보를 프로그램하기 전에, 상기 기억 소자의 기억 노드를 리세 트하는 단계를 더 구비하는 반도체 집적 회로 장치의 프로그램 방법.
제16항에 있어서,

상기 기억 소자로부터 정보를 판독하는 단계는, 마지널한 특성의 비트를 불량 비트로서 검출하는 것인 반도체 집적 회로 장치의 프로그램 방법.
제16항에 있어서,

상기 기억 소자로부터 정보를 판독하는 단계는, 상태 검지 회로의 참조 전압을 변화시킴으로써, 상기 상태 검지 회로의 검지 능력을 변화시켜 실행되는 반도체 집적 회로 장치의 프로그램 방법.
제16항에 있어서,

상기 기억 소자로부터 정보를 판독하는 단계는, 상기 기억 소자를 흐르는 전류에 의해 용량을 충전 혹은 방전하는 시간을 변화시킴으로써, 상태 검지 회로의 검지 능력을 변화시켜 실행되는 반도체 집적 회로 장치의 프로그램 방법.