CN100524525C - 具有otp存储器的半导体集成电路器件及其编程方法 - Google Patents

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Abstract

半导体集成电路器件具有存储元件、状态检测电路和控制电路。通过以电的方式使元件特性不可逆变化，将信息编程在所述存储元件上。将所述状态检测电路以区别于未变化状态的方式检测受到不可逆变化所述存储元件的状态。所述控制电路结构上则做成使所述状态检测电路的检测能力变化。

Description

具有OTP存储器的半导体集成电路器件及其编程方法
相关申请交叉参考
本申请基于先前日本申请专利号2004—113440(2004年4月7日提出)，并要求该申请的优先权；经参考将其全部内容编入本说明。
发明领域
本发明涉及半导体集成电路器件及其编程方法，详细而言，本发明涉及具有可电编程的不可逆性存储元件(即“OTP(One-Time Programmable：一次可编程)存储器)的半导体集成电路器件和对该存储元件进行信息编程的方法。
背景技术
近年来的半导体集成电路器件中，存储的信息即使掉电也不消失的非易失性OTP存储元件成为不可缺少的单元。OTP存储器广泛用于DRAM和SRAM大容量存储器作备份、模拟电路作调谐和密钥等代码的存放、以及制造工序中作存储履历等管理用信息用的芯片ID等。
例如，在存储器备份用途中，作为最廉价的非易失性存储器，一直使用一种ROM，该ROM采用通过照射激光进行烧断而不可逆地存储信息的激光熔断件。
上述激光熔断ROM中，需要特殊的熔断件烧断装置和使用该装置的烧断工序，并且花费该部分的测试费用。激光熔断器的最小尺寸取决于使用的激光的波长，因而微细化的步调与其它电路部分不一致，占用面积的比率逐渐变大。而且，激光熔断件因其编程方法而只能在晶圆状态编程，不能用于封装后高速测试中的缺陷补救、装在芯片内的测试电路的内置自修复(Built-in SelfRepair)等。因此，使用激光熔断件的系统也要求装载可电编程的非易失性存储器。
另一方面，用多块芯片构成的系统可在独立的EEPROM芯片上存放各种信息，但将系统集成在一块芯片上的S o C(System on Chip：在片系统)中，内部也必须具有非易失性存储器。然而，混合装载浮动栅极储存电荷型非易失性存储器，则需要为该部分添加的掩模和工序，导致成本升高。
非易失性存储器存储的信息，连上述存储器备份信息在内，并非总需要改写几次，因而可认为能用标准CMOS工序装载的OTP存储器具有广泛的需求。这里，将OTP存储器中使用的、通过使元件特性不可逆变化而存储信息的这类存储元件统称为熔断元件。又将该熔断元件中以电的方式使元件特性不可逆变化的熔断元件统称为电熔断件(Electrical Fuse)。
作为上述电熔断件的组成例，有在有意形成高电流密度的多晶硅或金属组成的布线上流通大电流而使电阻值变化的多晶硅(或金属)电熔断件、利用构成集成电路的元件的绝缘膜破坏的反熔断件等。将MOS晶体管的栅极氧化膜用作破坏的绝缘膜的栅极氧化膜破坏型反熔断件不需要专门添加工序，因而能广泛用于CMOS产品(例如参考日本国专利公开2000—012699和日本国专利公开2003—168734)。
电熔断件一般利用加载大电流或电压而产生的应力在短时间内使熔断元件状态变化，也就是一种以电应力造成的实体结构破坏或组成结构破坏进行编程的机构。
这样，将破坏现象作为编程机构的电熔断件中，编程是随机过程，存在施加应力后立即得到编程的元件，就会出现在有限的编程时间内未得到充分编程的元件。
为了补救这种编程不充分的缺陷二进制位(简称缺陷位)，在编程后，需要验证(verify)工序，从电熔断件读出(sense)数据，并将编程的数据和读出的数据进行比较。需要利用验证判断一致(Pass：合格)、不一致(Fail：不合格)，如果不一致就对该编程缺陷位执行重新编程。
编程后的元件特性具有偏差且广为分布。考虑元件特性的经年变化，就必须能以足够的余量检测出缺陷位。然而，目前的验证执行与常规运作时相同的读出运作，并判断合格/不合格，所以不能将容限特性的二进制位(简称为容限特性位)当作缺陷检测出来，可能引起销路欠佳。
发明内容
根据本发明的一种方式，提供一种半导体集成电路器件，具有通过以电的方式使元件特性不可逆变化而对信息编程的存储元件、以区别于未变化状态的方式检测受到不可逆变化的所述存储元件的状态的状态检测电路、以及使所述状态检测电路的检测能力变化的控制电路。
又，根据本发明的一种方式，提供一种半导体集成电路器件编程方法，通过以区别于未变化状态的方式检测不可逆变化的存储元件的状态，从所述存储元件读出信息，其中具有通过以电的方式使元件特性不可逆变化而将信息编程到存储元件的步骤、使检测能力低于所述常规读出运作时的检测能力并以区别于未变化状态的方式检测受到不可逆变化的所述存储元件的状态从而从所述存储元件读出信息的步骤、对所述存储元件上编程的信息和从所述存储元件读出的信息进行比较并且输出一致或不一致的比较结果的步骤、将所述比较结果为不一致的二进制位个别规定为缺陷位的步骤、以及根据所述规定的缺陷位的信息对所述存储元件执行重新编程的步骤。
附图说明
图1用于说明遵照本发明实施方式的半导体集成电路器件，是提取并示出OTP存储器、与该OTP存储器的程序和读出运作有关的外围电路的框图；
图2是示出图1所示电路中的存储块的详细组成例的框图；
图3是示出图1和图2所示OTP存储器和读出放大器的具体组成例的电路图；
图4是示出图1所示电路中的基准电压产生电路的具体组成例的电路图；
图5是用于说明遵照本发明的实施方式的OTP存储器编程方法的流程图；
图6是示出图1所示电路中堆叠4级存储块时的常规读出运作的时序图；
图7是将图2所示的读出放大器中锁存的电熔断件的存储数据读出到外部时的各信号的时序图；
图8是对图2所示电熔断件进行编程时的各信号的时序图；
图9是示出图1至图4所示半导体集成电路器件的编程运作的时序图。
具体实施方式
本发明实施方式中，设得到编程的电熔断件对应的数据为“1”、未编程的电熔断件对应的数据为“0”时，使用电熔断件的OTP存储器中编程后的验证中，通过使数据“1”的读出容限在电熔断件的数据的验证检测(Verify Sense)时，形成得比常规读出运作(Normal Sense)时严格，可将容限特性为作为缺陷位检测。
将电熔断件上编程的数据变换成适应电熔断件电阻值的电平的电压后，将该电压与参考电压比较，从而作为“0”、“1”被读出。利用通过电熔断件对电容充电或放电而产生信号电压时，可通过改变该充电、放电时间，使数据“1”的信号量变化。也可通过改变参考电压，使从读出放大器看到的数据“1”的信号量变化。
因此，控制信号电压的发展时间(Signal Development Time：SDT)和参考电压(VREF)中的一方或双方，在验证时使数据“1”的读出容限严格。
通过在半导体集成电路器件内部设置电路，将1位合格、不合格的结果输出到外部，又仅对与编程数据不一致的缺陷位重新编程，能高效率执行验证、合格不合格判断、重新编程的一系列运作。
接着，利用图1至图9所示的实施方式，详细说明高效率执行上述验证、合格不合格判断、重新编程的一系列运作的半导体集成电路器件及其编程方法。
图1是提取并示出半导体集成电路器件中的OTP存储器、与该OTP存储器的编程和读出运作有关的外围电路的框图。此电路包含存储单元阵11、控制电路12、逻辑电路13、时钟产生电路14、DC控制电路15、读出放大器控制电路(SA controller)16、计数器17和多路转换器18、19等，并由这些部分组成。
堆叠配置多级(n+1级)存储块11—0、……、11—n，以构成上述存储单元阵11。横向排列多个具有通过以电的方式使元件特性不可逆变化而将信息编程的存储元件(即电熔断件)的存储单元21—0、……、21—n和作为以区别于未变化状态的方式检测受到不可逆变化的电熔断件的状态的状态检测电路进行工作的读出放大器20—0、……、20—n，从而构成各存储块11—0、……、11—n。
上述控制电路12进行工作，以便使上述读出放大器20—0、……、20—n的检测能力(即检测得到充分编程的二进制位的能力)变化，因而由与上述存储块11—0、……、11—n对应的控制块12—0、……、12—n构成该控制电路12。控制块12—0、……、12—n对应于存储块11—0、……、11—n的各级具有输出存储单元21—0、……、21—n的复原信号的触发器(FF)22—0、……、22—n、输出读出放大器22—0、……、22—n的启动信号SAE n的触发器(FF)23—0、……、23—n、将作为参考电压的基准电压VREF供给读出放大器20—0、……、20—n的基准电压产生电路(VREF Gen.)24—0、……、24—n以及延迟电路(delay)25—0、……、25—n。
上述逻辑电路(接口逻辑电路)13中，从外部输入各种命令(CommandSignals)。将该逻辑电路13输出的指示读出运作的信号SENSES供给时钟产生电路14和DC控制电路15。将该逻辑电路13输出的指示验证运作的信号VERIFY供给多路转换器18、19。将上述时钟产生电路14产生的时钟信号CLK分别供给读出放大器控制电路16和计数器17。
将上述DC控制电路15输出的信号DCEN供给上述控制块12—0中的触发器22—0的数据输入端D，时钟信号DCCLK则分别供给各控制块12—0、……、12—n中的触发器22—0、……、22—n的时钟输入端CK。将上述触发器22—0的输出端Q输出的信号DC[0]供给下—级触发器22—1的数据输入端D。同样，将上述触发器22—1、……、22—(n-1)的输出端Q输出的信号DC[1]～DC[n-1]依次供给下一级触发器22—2～22—n的数据输入端D。然后，将最末级触发器22—n的输出信号DCDONE供给DC控制电路15。
上述计数器17在启动端子EN接收上述DC控制电路15输出的信号SDTGO，对运作进行控制；此计数器17的输出信号SAGO供给读出放大器控制电路16。
将上述读出控制电路16输出的信号SAEN供给上述控制块12—0中的触发器23—0的数据输入端D，时钟信号SACLK分别供给各控制块12—0、……、12—n中的触发器23—0、……、23—n的数据输入端CK。将上述触发器23—0的输出端Q输出的信号供给下一级触发器23—1的数据输入端D。同样，将上述触发器243—1～23—(n—1)的输出端区输出的信号依次供给下一级触发器23—2～23—n的数据输入端D。然后，将最末级触发器23—n的输出信号SADONE供给上述逻辑电路13。
上述多路转换器18响应上述逻辑电路13输出的信号VERIFY，选择信号TSDTN[3-0]或TSDTV[3-0]，并将一个信号DSDT[3-0]供给计数器17的初始设定端子INI。上述电流转换器19响应上述输出信号VERIFY，选择信号TVREFN[3-0]或TVREFV[3-0]，并将一个信号DVREF[3-0]分别供给上述各控制块12—0～12—n中的基准电压产生电路24—0～24—n。
将上述各控制块12—0、……、12—n中的触发器22—0、……、22—n的数据输出端输出的信号DC[0]、……、DC[n]分别供给相应级的存储块11—0、……、11—n，作为存储单元21—0、……、21—n的复原信号DC p。将触发器23—0、……、23—n的数据输出端D输出的信号SAE[0]、……、SAE[n]分别通过延迟电路供给相应级的存储块11—0、……、11—n，作为读出放大器20—0、……、20—n的启动信号SAE n。又将这些触发器23—0、……、23—n的数据输出端D输出的信号分别供给相应的基准电压产生电路24—0、……、24—n，作为运作控制信号VREFGO[0]、……、VREFGO[n]。然后，将上述各基准电压产生电路24—0、……、24—n输出的基准电压VREF分别供给相应级的存储块11—0、……、11—n中的基准放大器20—0、……、20—n。
图2是示出上述图1所示电路中的存储块11—i(i＝0～n)的详细组成例的框图。该图2明确示出图1中省略的将读出的数据读出到外部用的电路和将数据编程到电熔断件用的电路的组成例。用虚线包围的部分分别为1位，这里示出级联m+1个这种部分的例子。在各1位电路设置比较电熔断件上编程的信息和从电熔断件读出的信息并输出一致或不一致的比较结果的比较部(比较电路)、个别规定电熔断件中无不可逆特性变化或特性变化不充分的缺陷位的缺陷检测部(缺陷检测电路)、将读出放大器的数据传送到外部或从外部传送并存放编程数据用的触发器、控制编程用的触发器以及逻辑电路。由输入到上述逻辑电路13的命令控制该存储块11—i。
堆叠多级该图2所示的电路(存储块)，并且将第k级输出端子SO、PO分别连接到第k+1级的输入端子SI、PI，从而构成图1所示的存储单元阵11。这里，从图1的逻辑电路13供给对第1级输入端子SI、PI提供的信号和上级输出端子SO、PO所提供以外的信号，共同控制多级。
存储块11—i中第1级的1位编程电路具有电熔断件31—0、MOS晶体管32—0和33—0、读出放大器(S/A)34—0、与非门35—0和36—0和37—0和38—0和39—0、触发器40—0和41—0以及与门42—0和43—0。
对上述电熔断件31—0的一电极施加电压VBP，另一电极连接MOS晶体管32—0的电流通路的一端。上述MOS晶体管32—0的电流通路的另一端连接读出放大器34—0的输入端，同时还连接MOS晶体管33—0的电流通路的一端，对MOS晶体管32—0的栅极施加电压VTB。将上述MOS晶体管33—0的电流通路的另一端连接到接地点GND，并且使其栅极连接与门43—0的输出端，以供给编程信号PRG[0]。
将上述读出放大器34—0的输出信号SA t[0]供给与非门35—0的另一输入端，并将其反向信号SA c[0]供给与非门36—0的第1输入端。对上述与非门35—0的另一输入端供给信号SALD。对上述与非门36—0的第2输入端供给信号VERIFY，对第3输入端供给触发器40—0的输出信号。上述与非门37—0的一输入端连接输入端子SI，对另一输入端供给移位信号SHIFT。
将上述各与非门35—0、36—0、37—0的输出信号分别供给与非门38—0，又将该与非门38—0的输出信号供给触发器40—0的输入端D。对该触发器40—0的时钟输入端CK供给时钟信号FDCLK，并从输出端Q将该位的输出信号SO[0](对应于下一级的输入信号SI[1])供给下一级与非门37—1，同时还将该信号供给与非门39—0的一输入端。
触发器41—0的数据输入端D连接输入端子PI，并且对时钟输入端CK供给信号FPCLK。将该触发器41—0的数据输出端Q输出的信号PM[0]供给与门43—0的第1输入端，同时还将其反相信号供给与非门39—0的另一输入端。对上述与门43—0的第2输入端供给信号FPCLK，对第3输入端供给下一级触发器41—1的输出信号PM[1]。
将上述与非门39—0的输出信号供给与门42—0的一输入端。该与门42—0的另一输入端连接上述输入端子PI，并将其输出信号作为该位的输出信号PI[1]供给下一级触发器41—1的数据输入端D和与门42—1的另一输入端。
第2级的1位编程电路与第1级相同，也具有电熔断件31—1、MOS晶体管32—1和33—1、读出放大器(S/A)34—1、与非门35—1和36—1和37—1和38—1和39—1、触发器40—1和41—1以及与门42—1和43—1，形成与第1级相同的电路结构。
第m级(最末级)的1位编程电路也具有电熔断件31—m、MOS晶体管32—m和33—m、读出放大器(S/A)34—m、与非门35—m和36—m和37—m和38—m和39—m、触发器40—m和41—m以及与门42—m和43—m，形成相同的电路结构。
在上述最末级编程电路的输出端设置触发器45。对该触发器45的数据输入端D供给与门42—m的输出信号，对其时钟输入端CK供给信号FPCLK，并使数据输出端Q输出的信号PM[m+1]反相后，供给与门43—m的第3输入端。
然后，从上述与门42—m的输出端连接的输出端子PO和上述触发器40—0的输出端Q连接的输出端子SO将信号输出到外部。
这里，将按时钟信号FDCLK进行工作的、串联的触发器群40—0、……、40—m称为熔断数据寄存器，将按时钟信号FPCLK进行工作的、串联的触发器群41—0、……、41—m称为编程控制寄存器。
图3是示出上述图1和图2所示OTP存储器21和读出放大器34的具体组成例的电路图。这里，用P沟道型MOS晶体管MP0分别形成栅极氧化膜破坏型电熔断件31—0～31—m。用该MOS晶体管MP0和N沟道型MOS晶体管MN0、MN1(对应于图2的MOS晶体管32—0～32—m和33—0～33—m)构成存储单元21。
在上述MOS晶体管MP0的源极、漏极和后栅极施加电压VBP，并且将栅极连接MOS晶体管NM0的漏极(节点N1)。在上述MOS晶体管NM0的栅极施加电压VBT，并将其栅极连接MOS晶体管NM1的漏极(节点N0)。对该MOS晶体管NM1的栅极供给信号PRG p，并且将其源极连接到接地点GND。上述MOS晶体管MN0通过将栅极电压VBT控制成适当电平，把节点N0的电压限制到“VBT-Vth(MOS晶体管MN0的门限值电压)”，从而起防止对节点N0连接的晶体管加高压(编程时的电压VBP)的作用。
读出放大器34是差动型的，由P沟道型MOS晶体管MP1～MP5和N沟道型晶体管MN2～MN8组成，并且将基准电压VREF用作参考电压，对存储单元21的节点N0的电压和基准电压VREF的电压进行比较和放大后，输出差动放大信号SA c、SA t。MOS晶体管MN2的漏极连接节点N0，源极连接到接地点GND，并且对其栅极供给信号DC p。MOS晶体管MP1的源极连接电源VDD，并且对其栅极供给信号SAE n。该MOS晶体管MP1的漏极连接MOS晶体管MP2、MP3的源极。上述MOS晶体管MP2的栅极连接节点N0，上述MOS晶体管MP3的栅极上则施加基准电压VREF。上述MOS晶体管MP2、MP3的漏极分别连接MOS晶体管MP4、MP5的源极。在这些MOS晶体管MP4、MP5的漏极与接地点GND之间分别连接MOS晶体管MN3、MN4的漏极、源极。上述MOS晶体管MP4、MN3的栅极连接上述MOS晶体管MP5、MN4的漏极共同连接点，并从该漏极共同连接点输出输出信号SA t。上述MOS晶体管MP5、MN4的栅极连接上述MOS晶体管MP4、MN3的漏极共同连接点，并从该漏极共同连接点输出输出信号SA c。
MOS晶体管MN5的漏极连接MOS晶体管MP2与MP4的连接点，源极连接到接地点GND。MOS晶体管MN6的漏极连接MOS晶体管MN3的栅极，源极连接到接地点GND。MOS晶体管MN7的漏极连接MOS晶体管MN4的栅极，源极连接到接地点GND。MOS晶体管MN8的漏极连接MOS晶体管MP3和MP5的连接点，源极连接到接地点GND。对这些MOS晶体管MN5～MN8的栅极供给信号SAE n，以控制其工作。
存在控制上述信号PRG p用的电路和读出输出信号SA t、SA c用的电路，但这里省略。
无说明时，设按默认使上述信号PRG p、DC p处在接地(GND)电平，按默认使信号SAE n处在电源电压VDD电平。
这里使用的制造工序以标准CMOS工序为前提，但提供具有2种以上的厚度的栅极氧化膜的MOS晶体管，作为电熔断件的MOS晶体管具有薄的栅极氧化膜，其它MOS晶体管具有厚的氧化膜。
上述那样的组成结构中，对电熔断件MP0进行编程时，即破坏MOS晶体管MP0的栅极氧化膜(击穿)时，使电压VBP充分上升到高电平，将信号PRG p提高到电源电压VDD的电平，从而使MOS晶体管MN1为导通状态。由此，将节点N0、N1下拉到GND电平，对MOS晶体管MP0的栅极氧化膜施加高压VBP，使其产生击穿并导通。可认为此导通状态起因于电流在击穿后集中流入狭小的击穿点而产生的焦耳热不可逆地形成电阻较低的传道性点。
读出上述电熔断件MP0的数据时，使电压VBP为电源电压VDD的电平，为了防止节点N0的电压电平门限值降低，将电压VBT从VDD电平提高到门限电压以上。于是，将信号DC p提高到VDD电平，使MOS晶体管MN2导通，将节点N0、N1下拉到GND电平。经过一定时间后，信号DC p降低到GND电平，使MOS晶体管MN2返回阻断状态。对电熔断器MP0进行编程时，其电阻值变小，因而节点N0被充电，电位随时间升高。反之，不对电熔断件MP0编程时，仅用泄漏电流对节点N0充电，因而大致保持GND电平。经适当的SDT后，使基准电压VREF为GND电平与VDD电平之间的适当中间电位，并且将信号SAE n从VDD电平下降到GND电平时，读出放大器34工作，放大检测结果并加以保持。因而，如果使节点N0的电平低于基准电压VREF，输出GND电平作为输出信号SA t，而该电平高于基准电压VREF，则输出VDD电平作为该输出信号。
图4是示出上述图1所示电路中的基准电压产生电路24—i(i＝0～n)的具体组成例的电路图。此基准电压产生电路24—i利用共用MOS电容的电荷，将输入的数字信号DVREF[3-0]变换成相应的模拟电压VREF。本例子中，用2的乘方进行加权，使数字信号DVREF的各位所对应的MOS电容的比率为1:2:4:8，并且用4位数字值表现16级基准电压VREF。
即，该基准电压产生电路24—i具有P沟道型MOS电容器51、反相器52、与门53～56，P沟道MOS晶体管MP6～MP9，N沟道MOS晶体管MN9～MN13和MOS电容器C1～C4。
MOS电容器51的一电极连接电源VDD，另一电极连接输出基准电压的VREF的输出端子。
上述MOS晶体管MN9～MN13的漏极分别连接输出上述基准电VREF的输出端子。MOS晶体管MN9的源极连接到接地点GND，栅极连接反相器52的输出端。对该反相器52的输入端供给信号VREFGO。上述MOS晶体管MN10～MN13的漏极分别连接MOS电容器C1～C4的一电极，并且栅极连接与门53～56的输出端。这些MOS电容器C1～C4的另一电极连接到接地点GND。MOS晶体管MP6～MP9的源极连接电源VDD，并且漏极分别连接MOS电容器C1～C4的另一电极。对上述与门53～56的一输入端供给信号VREFGO，对另一输入端分别供给数字信号DVREF[0]～DVREF[3]。
上述那样的组成结构中，如图5的流程图概略所示那样，执行对存储元件(OTP存储器)的信息编程。
首先，通过电的方式使元件特性不可逆变化，将信息编程到存储元件(步骤1)。
接着，使检测能力低于常规读出运作时的检测能力，区别于未变化状态地进行检测，从存储元件读出信息(步骤2)。
其后，对上述存储元件上编程的信息和从上述存储元件读出的信息进行比较，并输出一致或不一致的比较结果(步骤3)。
然后，将比较结果不一致的二进制位个别规定为缺陷位(步骤4)，并根据该规定的缺陷位的信息对该存储元件执行再次编程(步骤5)。
根据这种编程方法，将电路设定值切换成容限小于常规使用时的容限，并从存储元件读出信息，从而检测出编程缺陷位、容限特性位，进行重新编程加以补救，或改善特性，从而能实现高成品率、高可靠性。
接着，对上述编程方法，利用图6至图9的时序图，联系上述图1至图4的电路组成详细说明其运作。
图6是时序图，示出上述图1所示的电路中，堆叠4级(n＝4)触发器11—0、……、11—n时的常规读出运作(VERIFY＝L)。
从外部输入读出命令时，由逻辑电路(接口逻辑电路)13随时分布内部信号。首先，信号SENSE变成“H”电平，启动读出运作，则时钟产生电路14开始运转。利用上述信号SENSE的“H”电平，使DC控制电路15启动，根据上述时钟产生电路14输出的时钟信号CLK产生信号DCLK，存储块逐级就1周期进行电熔断器MP0的节点N1的复原。全部级结束复原(DCDONE)，则信号SDTGO变成“H”电平，计数器17形成启动状态，可使进行时钟信号的计数运作。此计数器17按每一时钟信号CLK使多路转换器18供给初始设定端子INI的初始值递减，并且计数值一为0就输出“H”电平的信号SAGO。
常规运作时，由于VERIFY＝0(“L”电平)，由多路转换器18选择TSDTN[3-0]的值，不形成适应该值的SDT。读出放大器控制电路10接收上述信号SAGO的“H”电平，使读出放大器启动信号SAEN为“H”电平，同时还根据上述时钟信号CLK产生信号SACLK。进行存储块逐级就信号SACLK的1周期产生基准电压VREF和激活读出放大器。
各控制块12—0、……、12—n中，触发器23—0、……23—n输出的信号VREFGO变成“H”电平时，基准电压产生电路24—0、……、24—n产生基准电压VREF。常规运作时，由于VERIFY＝0，由多路转换器18选择信号TVREF[3-0]，各级基准电压产生电路24—0、……、24—n产生适应信号TVREF[3-0]的设定值的基准电压VREF。在用于因共用电荷而等待到基准电压VREF的电平充分升高的延迟后，信号SAE[n]从“H”电平变成“L”电平，并读出电熔断件MP0的节点N1的电压值加以锁存。
进行验证时，仅形成VERIFY＝H时，其它信号序列完全不变。但是，计数器17的初始值变成信号TSDTV[3-0]，基准电压产生电路24—0、……、24—n产生由信号DVREFV[3-0]决定的电平的基准电压VREF。因此，如果设定成TSDTN>TSDTV、TVREFN<TVREFV，则时验证时的SDT和基准电压VREF变化，能严格形成数据“1”的读出容限。
图7是将锁存在上述图2所示读出放大器34—0、……、34—m的电熔断件31—0～31—m的存储数据读出到外部时的各信号的时序图。首先，设信号SALD＝H、信号SHIFT＝L、VERIFY＝L，且输入时钟信号FDCLK，则就读出放大器34—0、……、34—m的输出载入熔断栅极寄存器(触发器40—0、……、40—m)。然后，设信号SALD＝L、信号SHIFT＝H、VERIFY＝L，且输入时钟信号FDCLK，则能从输出端子SO串行读出数据。
为了对电熔断件31—0～31—m编程，如图8所示，取SALD＝L、SHIFT＝H、VERIFY＝L，并利用时钟信号FDCLK从输入端子SI将应编程的数据串行输入到熔断数据寄存器(触发器40—0、……、40—m)。接着，按照图9的时序图所示的程序进行编程运作。
这里，在位1的熔断数据寄存40—1设置“1”，并将其余的位都设置“0”，从而形成SO[0]＝0，SO[01]＝1，SO[2～m]＝0。
输入端子PI为“L”电平时，全部与门42—0～42—m的输出信号PI[1]、PI[2]、……、PI[m]变成“L”电平，因而保持将输入端子设定为“L”电平不变，输入1周期的时钟信号FPCLK，使编程控制寄存器(触发器41—0～41—m)初始化，触发器41—0～41—m的输出信号PM[0]……、PM[m+1]全部为“0”。在提高电压VBT的电平，将电压VBT升高到编程用的高压后，使输入端子PI为“H”电平，并输入时钟信号FPCLK，从而在熔断寄存器设置“1”，仅对形成SO[k]＝1的位建立PM[k]＝1且PM[k+1]＝0的状态。这时，仅在信号FPCLK为“H”的期间编程信号PRG[k]变成“H”电平，执行编程。
图9示出仅1位的编程运作，但对多个数据“1”编程时，也每一时钟逐位仅对熔断数据寄存器中设定“1”的位进行编程。关于末级的位，由于存在1位余额的编程控制寄存器(触发器45)，能与其它位同样地编程。
最末的数据“1”的编程中，输出端子PO变成“H”电平，因而能在外部检测出编程结束，使总编程时间为最短。如果熔断数据寄存器的位全部变成“0”，则使输入端子PI为“H”电平时，不输入时钟信号FPCLK，输出端子PO变成“H”电平。
将电压VBP设定为读出时的电位，以读出编程的数据。如果读出时VERIFY＝H，则如上文所述，作为“0”，读出编程缺陷位。这里，设位1编程缺陷，变成SA t[1]＝0(SA c[1]＝1)。于是，保持VERIFY＝H不变且输入时钟信号FDCLK时，由于SI[1](SO[0])＝1，SA c[1]＝1，在相应的熔断数据寄存器设置“1”。存储“0”的位k变成SI[k](SO[k-1])＝0，SA c[1]＝1，在熔断数据寄存器设置“0”。存储非缺陷的“1”的位k变成SI[k]＝1，SA c[k]＝0，并且在相应的熔断数据寄存器设置“0”，依然形成SI[k]＝1，SA c[k]＝0。即，通过载入读出放大器和熔断数据寄存器的值的运算结果，仅对要编程的熔断数据寄存器的数据“1”而失败的位重新设置“1”。
这样，如果1位中存在缺陷，即使输入端子PI为“H”电平，输出端子PO也保持“L”电平，而无缺陷，则是输入端子PI为“H”电平时，输出端子PO变成“H”电平，不输入时钟信号FPCLK，因而仅观察输出端子PO的1位，就能判断程序合格或不合格。存在缺陷时，依然执行编程运作，则可仅对编程缺陷位执行重新编程，加以补救。这样，本实施方式中，就能高效率执行电熔断件的验证、合格不合格判断、重新编程。
因此，根据上述组成结构，使检测能力低于常规读出运作时的检测能力，区别于未变化状态地检测受到不可逆变化的存储元件的状态，换句话说，以区别于编程状态地降低检测容限的方式读出信息，从而能以足够的容限验证编程后的状态。
又通过内部设置缺陷/非缺陷检测电路和识别缺陷位的电路，能高效率进行缺陷位的补救。
因此，利用本实施方式，能实现具有高成品率、高可靠性、高检查效率的半导体可1次编程存储器的半导体集成电路器件及其编程方法。
以上的实施方式说明中，举出通过破坏MOS晶体管栅极绝缘膜使电熔断件导通而进行编程的Gate-0x电熔断件时为例进行了说明，但不限于该电熔断件。例如，电熔断件也可以是通过破坏氧化硅层等导电膜进行编程的导电膜破坏型。
综上所述，根据本发明的一个方面，能取得一种半导体集成电路器件，通过提高使用电熔断件OTP存储器的验证检测能力，并对检测出的缺陷位作重新编程进行补救，可使产品率高且可靠性高。
本邻域的技术人员不难发现还有另外的优点和修改。因此，本发明在其广义的方面不限于这里示出并说明的具体细节和代表性实施例。从而，可作各种修改，而不偏离所附权利要求书及其等效件规定的精神和总发明概念范围。

Claims (19)

1、一种半导体集成电路器件，其特征在于，包含
通过以电的方式使元件特性不可逆变化而对信息编程的存储元件、
以对受到不可逆变化的所述存储元件的状态与未变化状态进行区别的方式来进行检测的状态检测电路、
使所述状态检测电路的检测能力变化的控制电路、
比较在所述存储元件上编程的信息和所述状态检测电路从所述存储元件读出的信息并输出一致或不一致的比较结果的比较电路、
将所述比较结果为不一致的二进制位个别规定为缺陷位的缺陷检测电路、以及
根据所述缺陷检测电路规定的缺陷位的信息，对所述存储元件重新进行编程的编程单元。
2、如权利要求1中所述的半导体集成电路器件，其特征在于，
所述状态检测电路通过将所述存储元件的电阻值变换成相应的电压，并将变换所得的电压与参考电压比较，检测出所述存储元件的状态。
3、如权利要求2中所述的半导体集成电路器件，其特征在于，
所述控制电路通过改变所述参考电压，使所述状态检测电路的检测能力变化。
4、如权利要求2中所述的半导体集成电路器件，其特征在于，
所述控制电路通过改变由流过所述存储元件的电流对电容的充电或放电的时间，使所述状态检测电路的检测能力变化。
5、如权利要求1中所述的半导体集成电路器件，其特征在于，
所述控制电路以降低所述状态检测电路的验证检测时的容限的方式将容限特性位检测为缺陷位。
6、一种半导体集成电路器件，其特征在于，包含
具有多个存储块的存储单元阵、
具有分别与所述各存储块对应设置的多个控制块的第1控制电路、以及
根据输入的命令产生控制所述第1控制电路的工作的信号的第2控制电路；
所述各存储块分别具有通过以电的方式使元件特性不可逆变化而对信息编程的存储元件、以对受到不可逆变化的所述存储元件的状态与未变化状态进行区别的方式来进行检测的状态检测电路；
所述各控制块分别控制相应的所述存储块中的所述各状态检测电路的工作，而且使所述各状态检测电路分别具有的充分检测编程的二进制位的能力变化。
7、如权利要求6中所述的半导体集成电路器件，其特征在于，
所述各存储块还具有装入应编程到所述存储元件的数据或所述状态检测电路输出信号的熔断件数据寄存器、以及装入用于控制对所述存储元件的编程的数据的编程控制寄存器。
8、如权利要求7中所述的半导体集成电路器件，其特征在于，
所述熔断件数据寄存器包含m+1级触发器，所述编程控制寄存器包含m+2级触发器，m为整数。
9、如权利要求6中所述的半导体集成电路器件，其特征在于，
所述存储元件包含电熔断件，第1MOS晶体管以及第2MOS晶体管，所述电熔断件的一个电极被施加编程电压、所述第1MOS晶体管的电流通路的一端连接所述电熔断件的另一个电极并且所述第1MOS晶体管的栅极被施加限制所述第1MOS晶体管的电流通路的另一端的电压用的电压，所述第2MOS晶体管的电流通路的一端连接所述第1MOS晶体管的所述电流通路的另一端又将所述第2MOS晶体管的电流通路的另一端接地并且在所述第2MOS晶体管的栅极供给对所述电熔断件编程用的编程信号。
10、如权利要求9中所述的半导体集成电路器件，其特征在于，
所述状态检测电路包含将所述存储元件的电阻值变换成相应的电压并将变换所得的电压与参考电压比较的差动型读出放大器。
11、如权利要求10中所述的半导体集成电路器件，其特征在于，
所述读出放大器在其第1输入端被供给所述第1MOS晶体管与所述第2MOS晶体管的连接点的电压，在其第2输入端被供给基准电压产生电路输出的基准电压，对所述变换所得的电压和所述基准电压进行比较和放大后，输出差动放大信号。
12、如权利要求6中所述的半导体集成电路器件，其特征在于，
所述第1控制电路中的各控制块具有
输出从与该控制块对应的存储块的电熔断件中读出数据用的复位信号的第1触发器、
输出读出放大器的启动信号的第2触发器、
使所述第2触发器的输出信号延迟供给所述读出放大器的延迟电路、以及
受所述第2触发器的输出信号控制并且对所述读出放大器供给作为参考电压的基准电压的基准电压产生电路。
13、如权利要求11中所述的半导体集成电路器件，其特征在于，
所述基准电压产生电路利用共用MOS电容的电荷，将输入的数字信号变换成相应的模拟电压。
14、如权利要求11中所述的半导体集成电路器件，其特征在于，
所述第2控制电路具有
被输入命令的逻辑电路、
响应所述逻辑电路输出的指示读出运作的信号而产生时钟信号的时钟产生电路、
根据所述逻辑电路的输出的指示读出运作的信号和所述时钟产生电路供给的时钟信号控制所述第1触发器的工作的第1控制器、
响应所述第1控制器的输出信号而对所述时钟产生电路供给的时钟信号进行计数的计数器、
根据所述计数器的计数值和所述时钟产生电路供给的时钟信号控制所述第2触发器的工作的第2控制器、
受所述逻辑电路输出的指示验证运作的信号控制并且对所述计数器供给初始值的第1多路转换器、以及
受所述逻辑电路输出的指示验证运作的信号控制并且对所述基准电压产生电路供给用于设定基准电压的数字信号的第2多路转换器。
15、一种半导体集成电路器件编程方法，通过以对受到不可逆变化的存储元件的状态与未变化状态进行区别的方式来进行检测，在常规读出时从所述存储元件读出信息，其特征在于，包含
通过以电的方式使元件特性不可逆变化而将信息编程到存储元件、
使检测能力低于所述常规读出时的检测能力并以对受到不可逆变化的所述存储元件的状态与未变化状态进行区别的方式来进行检测从而从所述存储元件读出信息、
对所述存储元件上编程的信息和从所述存储元件读出的信息进行比较并且输出一致或不一致的比较结果、
将所述比较结果为不一致的二进制位个别规定为缺陷位、以及
根据所述规定的缺陷位的信息对所述存储元件重新编程。
16、如权利要求15中所述的半导体集成电路器件编程方法，其特征在于，还包含
在将信息编程到存储元件前，使所述存储元件的存储节点复原。
17、如权利要求15中所述的半导体集成电路器件编程方法，其特征在于，
从所述存储元件读出信息是将容限特性位检测为缺陷位。
18、如权利要求15中所述的半导体集成电路器件编程方法，其特征在于，
从所述存储元件读出信息是通过改变状态检测电路的参考电压，使所述状态检测电路的检测能力变化而执行的。
19、如权利要求15中所述的半导体集成电路器件编程方法，其特征在于，
从所述存储元件读出信息是通过改变利用流过所述存储元件的电流对电容充电或放电的时间，使状态检测电路的检测能力变化而执行的。
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