KR100677178B1 - 디스플레이 장치 - Google Patents

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KR100677178B1
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오사메미츠아키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 EL 디스플레이의 소비 전력을 억제하려는 것이다. 픽셀부내에 디스플레이되는 영상의 밝기에 따라, 영상의 대비가 반전되는가의 여부를 결정하고, 픽셀부에 입력되는 디지털 비디오의 비트들의 수가 감소되고, EL 층의 온도가 EL 디스플레이에 온도를 모니터링하는데 사용하는 다른 EL 소자를 제공함으로써 변화할 때 조차도, EL 소자를 통해 흐르는 전류의 크기는 일정한 레벨로 유지되게 한다.
EL 소자, 모니터링 발광 소자, 아날로그 스위치, 소스 신호선 구동기 회로

Description

디스플레이 장치{Display device}
도 1은 본 발명에 따른 발광 장치의 블록도.
도 2는 본 발명에 따른 발광 장치의 블록도.
도 3은 본 발명에 따른 발광 장치의 블록도.
도 4는 본 발명에 따른 발광 장치의 블록도.
도 5는 본 발명에 따른 발광 장치의 모니터링 발광 소자(monitoring light emitting element)에 대한 연결을 설명하는 도면.
도 6은 본 발명에 따른 발광 장치의 픽셀부를 설명하는 도면.
도 7은 본 발명에 따른 발광 장치의 픽셀에 대한 확대도.
도 8은 본 발명에 따른 발광 장치의 구동 방법을 설명하는 도면.
도 9는 본 발명에 따른 발광 장치의 블록도.
도 10은 본 발명에 따른 발광 장치의 픽셀부를 설명하는 도면.
도 11은 본 발명에 따른 발광 장치의 픽셀에 대한 확대도.
도 12는 본 발명에 따른 발광 장치의 구동 방법을 설명하는 도면.
도 13은 본 발명에 따른 발광 장치의 소스 신호선 구동기 회로의 회로도.
도 14는 래치(latch)(A)의 부분적인 평면도.
도 15a 및 도 15b는 스위칭 회로의 회로도.
도 16은 아날로그 스위치의 동일한 회로도.
도 17은 본 발명에 따른 발광 장치의 소스 신호선 구동기 회로에 대한 회로도.
도 18a 및 도 18b는 클럭 신호 제어 회로, 타이밍 신호 제어 회로, 및 시작 펄스 신호 제어 회로의 회로도.
도 19는 본 발명에 따른 발광 장치의 소스 신호선 구동기 회로에 대한 회로도.
도 20은 본 발명에 따른 발광 장치의 소스 신호선 구동기 회로에 대한 회로도.
도 21은 본 발명에 따른 발광 장치의 모니터링 발광 소자에 대한 연결을 설명하는 도면.
도 22는 가산 회로의 회로도.
도 23a 내지 도 23d는 발광 장치의 여러 단계의 제작 방법을 설명하는 단면도.
도 24는 발광 장치의 여러 단계의 제작 방법을 설명하는 단면도.
도 25는 발광 장치의 여러 단계의 제작 방법을 설명하는 단면도.
도 26a 및 도 26b는 발광 장치의 여러 단계의 제작 방법을 설명하는 단면도.
도 27a 및 도 27b는 본 발명에 따른 발광 장치를 각각 사용하는 전자 기기를 설명하는 도면.
도 28a 내지 도 28f는 본 발명에 따른 발광 장치를 각각 사용하는 전자 기기를 설명하는 도면.
도 29a 및 도 29b는 본 발명의 발광 장치의 모니터에 대한 발광 장치의 연결과, 발광 소자의 온도로 인한 밝기의 측정값 특성을 각각 도시하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
101 : 픽셀부 102 : 소스 신호선 구동기 회로
103 : 게이트 신호선 구동기 회로 106 : 클럭 신호 제어 회로
108 : 시작 펄스 신호 제어 회로 503 : 모니터링 발광 장치
507 : Lov 영역 520 : 비반전 증폭기 회로용 전원
901: 발광 소자 908 : 전류 제어 TFT
본 발명은 기판상에 형성된 발광 소자가 기판과 커버 부재(cover member) 사이에 밀봉되는 디스플레이 패널(display panel)에 관한 것이다. 부가하여, 본 발명은 또한 IC 칩이 상술된 디스플레이 패널상에 설치된 디스플레이 모듈에도 관련된다. 본 명세서에서, 디스플레이 패널 및 디스플레이 모듈은 집합적으로 발광 장치라 칭하여짐을 주목하여야 한다. 본 발명은 또한 상술된 발광 장치를 사용하는 전자 기기에 관한 것이다.
최근에는 기판상에 TFT를 형성하는 기술이 많이 진보되었고, 이들 기술을 활성 매트릭스형(active-matrix type) 디스플레이 장치에 적용하도록 많이 개발되었다. 특히, 다결정질 실리콘막을 채용하는 TFT는 그 전계 효과 이동도(간단히 이동도(mobility)이라 칭하여지는)이 종래의 비결정질 실리콘막을 사용하는 TFT 보다 더 크므로 더 높은 속도로 동작할 수 있다. 그래서, 픽셀로서 동일한 기판상에 형성된 구동기 회로를 통해 픽셀을 제어하는 것이 가능하다. 종래에는 이러한 픽셀들이 기판 외부에 제공된 구동기 회로에 의해 제어되었다.
상술된 바와 같은 활성 매트릭스형 디스플레이 장치는 동일한 기판상에 여러 회로들 및 소자들을 제공함으로써, 감소된 제작 비용, 디스플레이 장치의 소형화, 증가된 제작 산출량, 감소된 처리량 등과 같이 여러 이점을 나타낼 수 있다.
더욱이, 자체-방사형 소자(self-emission type element)로 발광 소자를 갖는 활성 매트릭스형 발광 장치가 활성적으로 개발되었다. 이러한 발광 장치는 유기체 EL 디스플레이(Organic EL Display, OELD) 또는 유기체 발광 다이오드(Organic Light Emitting Diode, OLED)와 같이 칭하여진다.
액정 디스플레이와 다르게, 발광 장치는 자체-방사형이다. 발광 소자는 그에 전기장을 인가함으로써 발광되도록 허용하는 유기 화합물을 포함하는 층(이후 유기 화합물층이라 칭하여지는)이 한쌍의 전극들(양극(anode) 및 음극(cathode)) 사이에 삽입되는 구조를 갖는다. 유기 화합물층은 보통 층 구조를 갖는다. 전형적인 예는 Eastman Kodak사의 Tang에 의해 제안된 "홀(hole) 운송층/발광층/전자 운송층"의 층 구조를 포함한다. 이 구조는 높은 발광 효율을 갖고, 연구 및 개발 활동이 현재 진행중인 대부분의 발광 장치가 이 구조를 사용한다.
비록 유기 화합물에서의 발광이 단일 여기(singlet excitation)(형광) 및 삼중 여기(triplet excitation)(인광)를 포함하지만, 본 발명의 발광 장치는 상기 발광 중 하나 또는 둘 모두를 사용할 수 있다.
다른 방법으로, 홀 주입층/홀 운송층/발광층/전자 운송층 또는 홀 주입층/홀 운송층/발광층/전자 운송층/전자 주입층이 순서대로 양극상에 형성된 층 구조가 사용될 수 있다. 더욱이, 발광층에는 형광 염료(fluorescent dyes) 등이 도핑될 수 있다.
본 명세서에서는 양극과 음극 사이에 배치된 모든 층이 집합적으로 유기 화합물층이라 칭하여진다. 따라서, 홀 주입층, 홀 운송층, 발광층, 전자 운송층, 전자 주입층 등과 같은 상기 층들은 모두 유기 화합물층에 포함된다.
전극쌍을 통해 상술된 구조로 구성된 유기 화합물층에는 소정의 전압이 인가되므로, 발광층에서 캐리어(carrier)의 재결합이 일어나 광을 방출하게 된다. 본 명세서에서는 발광 소자가 광을 방출할 때, 발광 소자가 구동되는 것으로 표현된다. 부가하여, 본 명세서에서는 양극, 유기 화합물층, 및 음극으로 구성된 발광 소자가 발광 소자라 칭하여진다.
발광 소자는 백라이트(back light)를 사용하도록 요구되지 않으므로, 액정 디스플레이와 비교해, 디스플레이 자체의 두께 및 무게가 감소될 수 있다. 그 이유로, 발광 장치는 액정 디스플레이 대신에 휴대용 정보 단말기(이동 컴퓨터, 휴대용 전화기, 휴대용 게임 기기, 전자 서적 등)의 디스플레이 섹션으로 사용되고 있다.
휴대용 정보 단말기의 소비 전력을 억제하기 위해, 디스플레이 섹션으로 사용되는 발광 장치의 소비 전력을 억제하는 것이 바람직하다.
또한, 지금은 가정에서 사용되는 수신기 또는 VTR 뿐만 아니라 TV 또는 라디오 방송국에서 사용되는 여러 장비의 디지털화가 진행되고 있다. 다음 단계로, 방송 시스템의 이어지는 디지털화는 방송 전자파의 디지털화, 즉 디지털 방송의 실현이다. 이러한 목적을 위해 많은 연구 및 개발 활동이 실행되고 있다.
발광 장치의 디지털 구동을 실현하는데 사용되는 한가지 구조는 시간적 계조(階調)(gradation) 디스플레이이다. 특별히, 시간적 계조 디스플레이는 발광 소자가 하나의 프레임 기간에 광을 방출하여야 하는 시간 기간을 제어함으로써 계조 디스플레이가 실행되는 구동 방법을 칭한다.
발광 장치가 디지털적으로 구동되어 시간적 계조 디스플레이를 실행하는 경우에는 디스플레이되는 영상의 계조 수가 증가되므로, 픽셀에 입력되는 영상 정보를 포함한 디지털 비디오 신호를 재기록하는 요구 회수가 증가된다. 결과적으로, 디지털 비디오 신호를 픽셀에 입력하는데 사용되는 구동기 회로의 그룹의 소비 전력이 증가되어, 발광 장치의 소비 전력이 증가된다.
부가하여, 발광 소자가 자체-방사형이므로, 발광 소자가 하나의 프레임 기간에 광을 방출하는 시간 기간은 디스플레이되는 영상에 따라 변한다. 따라서, 발광 장치의 소비 전력은 실제로 디스플레이되는 영상에 의존하여 변한다.
더욱이, 발광 소자에 흐르는 전류의 크기는 또한 온도에 따라 변한다. 똑같은 크기의 전압이 발광 소자의 전극에 걸쳐 인가되어도, 발광 소자에 흐르는 전류의 크기는 발광 소자의 온도 특성으로 인해 변한다. 예를 들면, 유기 화합물층의 온도가 증가됨에 따라, 더 큰 전류가 흐르는 경향이 있다. 따라서, 발광 소자가 사용되는 환경의 온도가 증가됨에 따라, 발광 장치의 소비 전력이 증가되어, 실제로 발광 소자의 밝기를 증가시킨다.
상술된 상황을 고려하여, 본 발명은 발광 장치의 소비 전력을 억제하도록 의도되고, 그 발광 장치를 디스플레이 섹션으로 사용하는 전자 기기에 관련된다.
본 발명에 따른 제 1 구조는 발광 장치에서 흑백 디스플레이가 실행되는 경우, 픽셀부에서 픽셀로 디스플레이되는 영상의 종류에 따라 반전되는가의 여부로 영상의 대비가 결정되는 것으로 특징지워진다.
상술된 구조에 따라, 발광 소자에 흐르는 전류의 크기는 어느 정도 억제될 수 있고, 그에 의해 발광 장치의 소비 전력을 감소시키게 된다.
더욱이, 본 발명에 따른 제 2 구조는 디지털적으로 구동되는 시간-분할 계조 디스플레이를 실행하는 발광 장치에서, 비트의 수를 감소시킨 이후에, 발광 장치에 포함된 소스 신호선 구동기 회로에 입력되는 디지털 비디오 신호가 픽셀부에 입력되는 것으로 특징지워진다. 보다 구체적으로, 픽셀부에 입력되는 디지털 비디오 신호의 비트수를 감소시키도록 최하위 비트로부터 디지털 비디오 신호 중 한 비트가 순차적으로 절단된다.
상술된 구조에 따라, 픽셀에 입력되는 디지털 비디오 신호의 비트수가 감소되므로, 소스 신호선 구동기 회로 및 게이트 신호선 구동기 회로에 의해 디지털 비디오 신호를 기록하는데 요구되는 회수가 감소될 수 있다. 그래서, 소스 신호선 구동기 회로 및 게이트 신호선 구동기 회로의 소비 전력이 감소될 수 있고, 그에 의해 발광 장치의 소비 전력을 감소시키게 된다.
또한, 본 발명의 제 3 구조에 따라, 발광 장치에는 온도를 모니터하는 발광 소자가 제공된다. 발광 소자의 온도를 모니터하는 전극 중 하나는 정 전류원에 연결된다. 그래서, 발광 소자의 온도를 모니터하는 온도 특성을 통하여, 픽셀의 발광 소자에 흐르는 전류의 크기가 일정한 레벨로 유지된다.
상술된 구조에 따라, 픽셀의 발광 소자에 흐르는 전류의 크기는 유기 화합물층의 온도가 변할 때에도 일정한 레벨로 유지된다. 그래서, 발광 장치의 소비 전력은 발광 장치의 주변 온도가 증가될 때에도 증가되는 것이 방지될 수 있어, 실제로 일정한 레벨로 밝기를 유지할 수 있다.
상기에 설명된 바와 같은 본 발명의 제 1, 제 2, 및 제 3 구조에 따라, 발광 장치 및 그 발광 장치를 사용하는 전자 기기의 소비 전력을 억제하는 것이 가능하다. 본 발명에서는 제 1 내지 제 3 구조 중 하나만이 포함되도록 요구되지만, 제 1 내지 제 3 구조 중 2개 또는 모두가 포함될 수 있음을 주목하여야 한다.
본 발명에 따른 구조는 이후에 더 설명된다.
본 발명은 복수의 픽셀들을 갖는 디스플레이 장치를 제공하고, 여기서 복수의 픽셀들에 입력되는 디지털 비디오 신호의 극성(polarity)은 반전되어, 복수의 픽셀들의 밝기가 변하게 된다.
본 발명은 복수의 픽셀들을 포함하는 픽셀부과 소스 신호선 구동기 회로를 갖는 디스플레이 장치를 제공하고, 여기서 소스 신호선 구동기 회로는 출력의 극성을 스위칭하는 스위칭 회로를 포함하고, 스위칭 회로에 입력되는 디지털 비디오 신호의 극성은 스위칭 회로에 입력되는 쉬프트(shift) 신호를 통해 반전되고, 결과롯 생긴 신호는 이어서 복수의 픽셀들에 입력된다.
본 발명은 복수의 픽셀들을 포함하는 픽셀부과 소스 신호선 구동기 회로를 갖는 디스플레이 장치를 제공하고, 여기서 복수의 픽셀들 각각은 발광 소자를 갖고, 소스 신호선 구동기 회로는 쉬프트 레지스터, 하나 이상의 래치, 및 스위칭 회로를 포함하고, 하나 이상의 래치들로부터 스위칭 회로에 입력되는 디지털 비디오 신호의 극성은 스위칭 회로에 입력되는 쉬프트 신호를 통해 반전되고, 결과로서 생긴 신호는 그 후 복수의 픽셀들에 입력된다.
본 발명은 복수의 픽셀들을 포함하는 픽셀부과 소스 신호선 구동기 회로를 갖는 디스플레이 장치를 제공하고, 여기서 복수의 픽셀들 각각은 발광 소자를 갖고, 소스 신호선 구동기 회로는 쉬프트 레지스터, 하나 이상의 래치, 및 스위칭 회로를 포함하고, 하나 이상의 래치들로부터 스위칭 회로에 입력되는 디지털 비디오 신호의 극성은 스위칭 회로에 입력되는 쉬프트 신호를 통해 반전되고, 결과로서 생긴 신호는 그 후 복수의 픽셀들에 입력되고, 모든 발광 소자가 하나의 프레임 기간에 광을 방출하는 시간 기간의 평균은 모든 발광 소자가 하나의 프레임 기간에서 광을 방출하는 시간 기간의 최대값의 절반보다 작거나 같다.
상기 구조는 스위칭 회로가 인버터(inverter), 제 1 아날로그 스위치, 및 제 2 아날로그 스위치를 포함하는 것으로 특징지워질 수 있고, 여기서 스위칭 회로에 입력된 디지털 비디오 신호는 인버터를 통해 제 1 아날로그 스위치의 입력 단자에 입력되고, 하나 이상의 래치들로부터 출력된 디지털 비디오 신호는 제 2 아날로그 스위치의 입력 단자에 입력되고, 쉬프트 신호는 제 1 아날로그 스위치의 제 1 제어 입력 단자 및 제 2 아날로그 스위치의 제 2 제어 입력 단자로부터 입력되고, 쉬프트 신호의 극성을 반전하여 얻어진 신호는 제 1 아날로그 스위치의 제 2 제어 입력 단자 및 제 2 아날로그 스위치의 제 1 제어 입력 단자로부터 입력되고, 또한 제 1 아날로그 스위치 및 제 2 아날로그 스위치의 출력 단자로부터 출력된 신호들은 스위칭 회로로부터 출력된다.
상기 구조는 스위칭 회로가 인버터, 제 1 NAND, 제 2 NAND, 및 NOR을 포함하는 것으로 특징지워질 수 있고, 여기서 제 1 NAND 에는 쉬프트 신호와, 인버터를 통과한 디지털 비디오 신호가 공급되고, 제 2 NAND 에는 디지털 비디오 신호와, 쉬프트 신호의 극성을 반전하여 얻어진 신호가 공급되고, 제 1 NAND 로부터 출력된 신호 및 제 2 NAND로부터 출력된 신호는 NOR 에 입력되고, 또한 NOR 로부터 출력된 신호는 스위칭 회로로부터 출력된다.
본 발명은 복수의 픽셀들 및 소스 신호선 구동기 회로를 갖는 디스플레이 장치를 제공하고, 소스 신호선 구동기 회로에 입력된 디지털 비디오 신호 중에서, 보다 상위의 비트만이 복수의 픽셀들에 입력된다.
본 발명은 복수의 픽셀들을 포함하는 픽셀부과 소스 신호선 구동기 회로를 갖는 디스플레이 장치를 제공하고, 여기서 소스 신호선 구동기 회로는 쉬프트 레지스터, 제 1 래치, 제 2 래치, 및 클럭 신호 제어 회로를 포함하고, 클럭 신호는 클럭 신호 제어 회로를 통해 쉬프트 레지스터에 입력되어 쉬프트 레지스터로부터 타이밍 신호를 출력하고, 디지털 비디오 신호는 타이밍 신호에 의해 제 1 래치에 입력되어 유지되며, 제 1 래치에서 유지된 디지털 비디오 신호는 래치 신호에 의해 제 2 래치에 입력되어 유지되며, 제 2 래치에 입력되어 유지된 디지털 비디오 신호는 복수의 픽셀들에 입력되고, 또한 클럭 신호 제어 회로는 일정한 시간 기간 동안 쉬프트 레지스터에 클럭 신호 대신 일정한 고정 전위를 공급함으로써 제 1 래치에 입력되어 유지될 디지털 비디오 신호의 비트들의 수를 감소시킨다.
상기 구조는 클럭 신호 제어 회로가 NAND 및 인버터를 포함하는 것으로 특징지워질 수 있고, 여기서 클럭 신호 및 선택 신호는 NAND 에 입력되고, NAND 로부터 출력된 신호는 인버터를 통해 클럭 신호 제어 회로로부터 출력된다.
상기 구조는 클럭 신호 제어 회로가 제 1 아날로그 스위치, 제 2 아날로그 스위치, 및 인버터를 포함하는 것으로 특징지워질 수 있고, 여기서 선택 신호는 인버터를 통해 제 1 아날로그 스위치의 제 2 제어 입력 단자 및 제 2 아날로그 스위치의 제 1 제어 입력 단자에 입력되고, 선택 신호는 제 1 아날로그 스위치의 제 1 제어 입력 단자 및 제 2 아날로그 스위치의 제 2 제어 입력 단자에 입력되고, 클럭 신호는 제 1 아날로그 스위치의 입력 단자에 입력되고, 고정 전위는 제 2 아날로그 스위치의 입력 단자에 공급되고, 또한 제 1 아날로그 스위치 및 제 2 아날로그 스위치의 출력 단자로부터 출력된 신호는 클럭 신호 제어 회로로부터 출력된다.
본 발명은 복수의 픽셀들을 포함하는 픽셀부과 소스 신호선 구동기 회로를 갖는 디스플레이 장치를 제공하고, 여기서 소스 신호선 구동기 회로는 쉬프트 레지스터, 제 1 래치, 제 2 래치, 및 타이밍 신호 제어 회로를 포함하고, 쉬프트 레지스터로부터 출력된 타이밍 신호는 타이밍 신호 제어 회로를 통해 제 1 래치에 입력되고, 디지털 비디오 신호는 제 1 래치에 입력되는 타이밍 신호에 의해 제 1 래치에 입력되어 유지되며, 제 1 래치에서 유지된 디지털 비디오 신호는 래치 신호에 의해 제 2 래치에 입력되어 유지되며, 제 2 래치에 입력되어 유지된 디지털 비디오 신호는 복수의 픽셀들에 입력되고, 또한 타이밍 신호 제어 회로는 일정 시간 기간 동안 쉬프트 레지스터로부터 출력되는 타이밍 신호 대신에 일정한 고정 전위를 제 1 래치에 공급함으로써 래치 회로에 입력되어 유지된 디지털 비디오 신호의 비트들의 수를 감소시킨다.
상기 구조는 타이밍 신호 제어 회로가 NAND 및 인버터를 포함하는 것으로 특징지워질 수 있고, 여기서 타이밍 신호 및 선택 신호는 NAND 에 입력되고, NAND 로부터 출력된 신호는 인버터를 통해 타이밍 신호 제어 회로로부터 출력된다.
상기 구조는 타이밍 신호 제어 회로가 제 1 아날로그 스위치, 제 2 아날로그 스위치, 및 인버터를 포함하는 것으로 특징지워질 수 있고, 여기서 선택 신호는 인버터를 통해 제 1 아날로그 스위치의 제 2 제어 입력 단자 및 제 2 아날로그 스위치의 제 1 제어 입력 단자에 입력되고, 선택 신호는 제 1 아날로그 스위치의 제 1 제어 입력 단자 및 제 2 아날로그 스위치의 제 2 제어 입력 단자에 입력되고, 타이밍 신호는 제 1 아날로그 스위치의 입력 단자에 입력되고, 고정 전위는 제 2 아날로그 스위치의 입력 단자에 공급되고, 또한 제 1 아날로그 스위치 및 제 2 아날로그 스위치의 출력 단자로부터 출력되는 신호는 타이밍 신호 제어 회로로부터 출력된다.
본 발명은 복수의 픽셀들을 포함하는 픽셀부과 소스 신호선 구동기 회로를 갖는 디스플레이 장치를 제공하고, 여기서 소스 신호선 구동기 회로는 쉬프트 레지스터, 제 1 래치, 제 2 래치, 및 시작 펄스 신호 제어 회로를 포함하고, 시작 펄스 신호는 시작 펄스 신호 제어 회로를 통해 쉬프트 레지스터에 입력되어 쉬프트 레지스터로부터 타이밍 신호를 출력하고, 디지털 비디오 신호는 타이밍 신호에 의해 제 1 래치에 입력되어 유지되며, 제 1 래치에서 유지된 디지털 비디오 신호는 래치 신호에 의해 제 2 래치에 입력되어 유지되며, 제 2 래치에 입력되어 유지된 디지털 비디오 신호는 복수의 픽셀들에 입력되고, 또한 시작 펄스 신호 제어 회로는 일정 시간 기간 동안 시작 펄스 대신에 일정하게 고정 전위를 쉬프트 레지스터에 공급함으로써 제 1 래치에 입력되어 유지될 디지털 비디오 신호의 비트들의 수를 감소시킨다.
상기 구조는 시작 펄스 신호 제어 회로가 NAND 및 인버터를 포함하는 것으로 특징지워질 수 있고, 여기서 시작 펄스 신호 및 선택 신호는 NAND 에 입력되고, NAND 로부터 출력된 신호는 인버터를 통해 시작 펄스 신호 제어 회로로부터 출력된다.
상기 구조는 시작 펄스 신호 제어 회로가 제 1 아날로그 스위치, 제 2 아날로그 스위치, 및 인버터를 포함하는 것으로 특징지워질 수 있고, 여기서 선택 신호는 인버터를 통해 제 1 아날로그 스위치의 제 2 제어 입력 단자 및 제 2 아날로그 스위치의 제 1 제어 입력 단자에 입력되고, 선택 신호는 제 1 아날로그 스위치의 제 1 제어 입력 단자 및 제 2 아날로그 스위치의 제 2 제어 입력 단자에 입력되고, 시작 펄스 신호는 제 1 아날로그 스위치의 입력 단자에 입력되고, 고정 전위는 제 2 아날로그 스위치의 입력 단자에 공급되고, 또한 제 1 아날로그 스위치 및 제 2 아날로그 스위치의 출력 단자로부터 출력되는 신호는 시작 펄스 신호 제어 회로로부터 출력된다.
본 발명은 복수의 발광 소자들을 갖는 복수의 픽셀들과 모니터링 발광 소자를 포함하는 디스플레이 장치를 제공하고, 여기서 복수의 발광 소자들에 흐르는 전류의 크기는 모니터링 발광 소자의 온도 특성들에 의해 관리된다.
본 발명은 복수의 픽셀들을 포함하는 픽셀부, 전력 소스선, 버퍼 증폭기, 모니터링 발광 소자, 및 정 전류원을 포함하는 디스플레이 장치를 제공하고, 여기서 복수의 픽셀들 각각은 박막 트랜지스터 및 발광 소자를 포함하고, 모니터링 발광 소자 및 발광 소자 각각은 제 1 전극, 제 2 전극, 및 제 1 전극과 제 2 전극 사이에 배치된 유기 화합물층을 포함하고, 모니터링 발광 소자의 제 1 전극은 정 전류원에 연결되고, 모니터링 발광 소자의 제 1 전극은 또한 버퍼 증폭기의 비반전 입력 단자에 연결되고, 버퍼 증폭기의 출력 단자는 전력 소스선에 연결되고, 또한 전력 소스선의 전위는 박막 트랜지스터를 통해 발광 소자의 제 1 전극에 인가된다.
본 발명은 복수의 픽셀들을 갖는 픽셀 전극, 전력 소스선, 버퍼 증폭기, 모니터링 발광 소자, 정 전류원, 및 가산 회로를 포함하는 디스플레이 장치를 제공하고, 여기서 복수의 픽셀들 각각은 박막 트랜지스터 및 발광 소자를 포함하고, 모니터링 발광 소자 및 발광 소자 각각은 제 1 전극, 제 2 전극, 및 제 1 전극과 제 2 전극 사이에 배치된 유기 화합물층을 포함하고, 모니터링 발광 소자의 제 1 전극은 정 전류원에 연결되고, 모니터링 발광 소자의 제 1 전극은 또한 버퍼 증폭기의 비반전 입력 단자에 연결되고, 버퍼 증폭기의 출력 단자는 가산 회로의 입력 단자에 연결되고, 가산 회로의 출력 단자는 전력 소스선에 연결되고, 가산 회로의 입력 단자 및 출력 단자 사이에는 항상 일정한 전위차가 유지되고, 또한 전력 소스선의 전위는 박막 트랜지스터를 통해 발광 소자의 제 1 전극에 인가된다.
(실시예 모드 1)
이제는 본 발명에 따른 제 1 구조가 설명된다. 도 1은 본 발명에 따른 제 1 구조를 갖는 발광 장치의 블록도를 도시한다.
참조부호(101)는 복수의 픽셀들이 매트릭스로 제공되는 픽셀부를 나타낸다. 참조부호들(102, 103)은 각각 소스 신호선 구동기 회로 및 게이트 신호선 구동기 회로를 나타낸다.
소스 신호선 구동기 회로(102)는 제 1 쉬프트 레지스터(102-1), 래치(A)(102-2), 래치(B)(102-3), 및 스위칭 회로(102-4)를 포함한다. 본 발명의 소스 신호선 구동기 회로는 상술된 구성성분에 부가하여 레벨 쉬프트, 버퍼 등을 더 포함할 수 있다.
비록 도시되지 않았지만, 게이트 신호선 구동기 회로(103)는 쉬프트 레지스터 및 버퍼를 포함한다. 일부 경우에서는 게이트 신호선 구동기 회로(103)가 쉬프트 레지스터 및 버퍼에 부가하여 레벨 쉬프트를 더 포함할 수 있다. 한 줄에서 픽셀 TFT의 게이트 전극은 한 게이트 신호선에 연결되므로, 한 줄의 모든 픽셀 TFT는 동시에 on 상태로 되어야 한다. 따라서, 전류가 흐르도록 허용할 수 있는 버퍼가 사용된다.
소스 신호선 구동기 회로(102)에서, 클럭 신호(CLK) 및 시작 펄스(SP)는 쉬프트 레지스터(102-1)에 입력된다. 쉬프트 레지스터(102-1)는 순차적으로 이들 클럭 신호(CLK) 및 시작 펄스(SP)를 근거로 타이밍 신호를 발생하고, 발생된 타이밍 신호를 순차적으로 이어지는 스테이지의 회로에 공급한다.
쉬프트 레지스터(102-1)로부터 출력되는 타이밍 신호는 순차적으로 버퍼 등(도시되지 않은)을 통해 이어지는 스테이지의 회로에 공급될 수 있다. 쉬프트 레지스터(102-1)로부터의 타이밍 신호는 버퍼 등에 의해 버퍼 처리되어 증폭된다. 복수의 회로들 또는 소자들은 타이밍 신호가 공급되는 배선에 연결되므로, 큰 로드의 캐패시턴스(기생 캐패시턴스(parasitic capacitance))가 존재한다. 타이밍 신호의 상승 엣지(rising edge) 또는 이어지는 엣지(trailing edge)가 이러한 큰 로드의 캐패시턴스에 의해 무뎌지는 것을 방지하기 위해, 상술된 버퍼가 제공된다.
쉬프트 레지스터(102-1)로부터 출력되는 타이밍 신호는 래치(A)(102-2)에 공급된다. 래치(A)(102-2)는 n-비트의 디지털 비디오 신호를 처리하는 다수의 스테이지들에 래치를 포함한다. 타이밍 신호가 래치(A)(102-2)에 입력될 때, 이는 순차적으로 소스 신호선 구동기 회로(102)에 외부적으로 공급되는 n-비트 디지털 비디오 신호를 취하여 이를 유지한다.
디지털 비디오 신호가 래치(A)(102-2)로 취해질 때, 디지털 비디오 신호는 순차적으로 래치(A)(102-2)에 포함되는 다수의 스테이지들에서 래치에 입력될 수 있다. 그러나, 본 발명은 이러한 구조에 제한되지 않는다. 래치(A)(102-2)에 포함된 다수의 스테이지들에서 래치가 수 개의 그룹들로 분할되고 디지털 비디오 신호가 모든 그룹에 나란히 동시에 입력되는 분할 구동이 실행될 수 있다. 이러한 경우, 그룹의 수는 분할수라 칭하여진다. 예를 들어, 래치가 4개의 그룹으로 분할되는 경우, 장치는 1/4 분할 구조를 통해 구동된다고 말할 수 있다.
래치(A)(102-2)의 모든 스테이지에서 래치로 디지털 비디오 신호를 기록하는 것을 모두 완료하는데 요구되는 시간 기간은 라인 기간이라 칭하여진다. 보다 구체적으로, 라인 기간은 래치(A)(102-2)에서 가장 좌측 스테이지의 래치로 디지털 비디오 신호를 기록하는 것이 시작되는 타이밍으로부터 가장 우측 스테이지의 래치로 디지털 비디오 신호를 기록하는 것이 종료되는 타이밍까지 측정된 시간 기간을 칭한다. 실제로, 라인 기간은 상술된 라인 기간에 부가하여 수평 방향의 공백(blank) 기간을 포함할 수 있다.
한 라인 기간이 종료된 이후에, 래치 신호는 래치(B)(102-3)로 공급된다. 이때, 래치(A)(102-2)에 기록되어 유지되는 디지털 비디오 신호는 동시에 래치(B)(102-3)로 전달되고, 래치(B)(102-3)의 모든 스테이지에서 래치로 기록되어 유지된다.
소스 신호선 구동기 회로(102)에 외부적으로 공급되는 또 다른 디지털 비디오 신호는 쉬프트 레지스터(102-1)로부터의 타이밍 신호를 근거로, 앞서 디지털 비디오 신호가 래치(B)(102-3)로 전달되었던 래치(A)(102-2)에 다시 순차적으로 기록된다.
한 라인 기간의 제 2 순서 동안, 래치(B)(102-3)에 기록되어 유지되는 디지털 비디오 신호는 동시에 스위칭 회로(102-4)로 전달된다. 스위칭 회로(102-4)는 쉬프트 신호에 따라, 래치(B)(102-2)로부터 입력되는 디지털 비디오 신호의 극성이 반전되게 하거나, 다른 방법으로 이들 디지털 비디오 신호의 극성이 반전되지 않게 하고, 결과로서 생긴 신호를 출력한다.
디지털 비디오 신호는 "0" 또는 "1"의 정보를 포함한다. "0"에 대응하는 디지털 비디오 신호는 Hi 전위를 갖는 신호이고, "1"에 대응하는 디지털 비디오 신호는 Lo 전위를 갖는 신호이다. 디지털 비디오 신호의 극성 반전은 "0"의 정보를 갖는 디지털 비디오 신호가 "1"의 정보를 갖는 정보로 변환되고, "1"의 정보를 갖는 디지털 비디오 신호가 "0"의 정보를 갖는 정보로 변환되는 것을 의미한다.
쉬프트 신호는 래치(B)(102-2)로부터 입력되는 디지털 비디오 신호의 극성이 반전되는가 여부를 선택하는데 사용되는 신호이다. 디지털 비디오 신호의 극성은 픽셀부(101)에 전체적으로 백색이 디스플레이되는 경우 하나의 프레임 기간에서 모든 발광 소자가 광을 방출하는 시간 기간의 평균이 하나의 프레임 기간에서 발광 소자가 광을 방출하는 시간 기간의 절반보다 길어질 때 쉬프트 신호에 의해 반전되고, 그에 의해 소비 전력이 감소된다. 한편, 픽셀부(101)에서 전체적으로 백색이 디스플레이되는 경우 하나의 프레임 기간에서 모든 발광 소자가 광을 방출하는 시간 기간의 평균이 하나의 프레임 기간에서 발광 소자가 광을 방출하는 시간 기간의 절반보다 더 짧아질 때, 디지털 비디오 신호의 극성은 소비 전력을 억제할 목적으로 쉬프트 신호에 따라 반전되도록 허용되지 않는다.
디지털 비디오 신호의 극성이 쉬프트 신호에 따라 반전되어야 하는가 여부는 사용자에 의해 선택되거나, 다른 방법으로 디스플레이되는 영상을 근거로 자동적으로 선택될 수 있다.
스위칭 회로(102-4)로부터 출력되는 디지털 비디오 신호는 소스 신호선에 입력된다.
한편, 게이트 신호선 구동기 회로(103)에서, 쉬프트 레지스터(도시되지 않은)로부터의 게이트 신호는 버퍼(도시되지 않은)에 입력되고, 또한 대응하는 게이트 신호선(또한, 주사선(scanning line)이라 칭하여지는)에 입력된다.
게이트 신호선에 입력되는 게이트 신호에 따라, 소스 신호선에 입력되는 디지털 비디오 신호는 픽셀에 입력된다.
상기 설명에서, 소스 신호선 구동기 회로(102) 및 게이트 신호선 구동기 회로(103)는 픽셀부(101)에서 동일한 기판상에 제공될 수 있다. 다른 방법으로, 이들 구동기 회로(102, 103)는 IC 칩상에 제공되고 FPC 또는 TAB와 같은 일부 기술을 통해 픽셀부(101)에 연결될 수 있다.
본 발명의 본 실시예의 상술된 구조에 따라, 디지털적으로 구동되는 시간 분할 계조(gradation) 디스플레이를 실행하는 발광 장치가 흑백 영상을 디스플레이하는 경우, 영상의 대비는 픽셀부에 디스플레이되는 영상의 특성을 근거로 반전될 수 있다. 보다 구체적으로, 픽셀부에 디스플레이되는 영상의 대비는 픽셀부(101)에 전체적으로 백색이 디스플레이되는 경우 하나의 프레임 기간에서 모든 발광 소자가 광을 방출하는 시간 기간의 평균이 하나의 프레임 기간에서 발광 소자가 광을 방출하는 시간 기간의 절반보다 더 길어질 때 반전된다. 한편, 픽셀부(101)에 전체적으로 백색이 디스플레이되는 경우 하나의 프레임 기간에서 모든 발광 소자가 광을 방출하는 시간 기간의 평균이 하나의 프레임 기간에서 발광 소자가 광을 방출하는 시간 기간의 절반보다 더 짧을 때는 픽셀부에 디스플레이되는 영상의 대비가 반전되도록 허용되지 않는 것이 바람직하다.
본 실시예의 상기 설명에서, 스위칭 회로는 소스 신호선 구동기 회로에 포함된다. 다른 방법으로, 스위칭 회로는 소스 신호선 구동기 회로에 포함되지 않는 것이 수용가능하다.
본 실시예 모드에서는 디지털 비디오 신호가 사용되는 상황만을 설명하였다. 다른 방법으로, 본 발명은 디지털 비디오 신호 대신에 아날로그 비디오 신호가 사용되는 경우에 적용될 수 있다.
따라서, 본 발명의 제 1 구조에 따라, 발광 소자에 흐르는 전류의 크기가 어느 정도 억제될 수 있고, 그에 의해 결과적인 발광 소자의 소비 전력이 억제된다.
(실시예 모드 2)
이제는 본 발명에 따른 제 2 구조가 설명된다. 도 2는 본 발명에 따른 제 2 구조를 갖는 발광 장치의 블록도를 도시한다. 도 2에서, 도 1에 도시된 바와 똑같은 구성성분은 똑같은 참조부호로 나타내진다.
본 실시예 모드의 발광 장치는 클럭 신호(CLK) 대신에 일정한 전위가 쉬프트 레지스터(102-1)에 인가되도록 허용하는 클럭 신호 제어 회로(106)를 사용한다.
보다 구체적으로, 발광 장치는 클럭 신호 제어 회로(106)를 통해 일정한 시간 기간 동안, 클럭 신호 대신에, 일정한 전위(고정 전위)를 쉬프트 레지스터(102-1)에 입력하도록 구성된다. 상기 구조는 제 1 비트 내지 제 m 비트(m은 1 내지 n의 범위에 있는 정수)의 범위에서 하위 비트에 있는 디지털 비디오 신호를 래치(A)(102-2)에 입력하는데 사용되는 타이밍 신호가 래치(A)(102-2)에 입력되는 것을 방지한다. 따라서, 제(m+1) 비트 내지 제 n 비트의 범위에서 상위 비트에 있는 디지털 비디오 신호만이 래치(A)(102-2)에 기록될 수 있다.
본 실시예 모드의 발광 장치는 소스 신호선 구동기 회로(102)가 스위칭 회로(102-4)를 포함하지 않는다는 점에서 도 1에 도시된 것과 다르다. 따라서, 래치(B)(102-3)에 기록되어 유지되는 디지털 비디오 신호는 래치(B)(102-3)에 입력되는 래치 신호를 통해 소스 신호선에 입력된다.
본 실시예 모드에 따라, 디지털적으로 구동되는 시간 분할 계조 디스플레이를 실행하는 발광 장치에서, 발광 장치에 포함된 소스 신호선 구동기 회로에 입력되는 디지털 비디오 신호는 비트수가 감소된 이후에 픽셀부에 입력된다. 보다 구체적으로, 픽셀부에 입력되는 디지털 비디오 신호의 비트수는 최하위 비트로부터 디지털 비디오 신호의 비트를 순차적으로 절단시킴으로서 감소된다.
상술된 구조에 따라, 픽셀부에 입력되는 디지털 비디오 신호의 비트수가 감소되므로, 디지털 비디오 신호를 소스 신호선 구동기 회로 및 게이트 신호선 구동기 회로를 통해 픽셀에 기록하는 요구 회수가 감소될 수 있다. 그래서, 소스 신호선 구동기 회로 및 게이트 신호선 구동기 회로의 소비 전력은 억제될 수 있고, 그에 의해 발광 장치의 소비 전력이 억제된다.
본 발명의 모드에서, 클럭 신호 제어 회로(106)는 픽셀부(101)과 동일한 기판상에 제공되거나, 다른 방법으로 IC 칩으로 형성될 수 있음을 주목하여야 한다.
(실시예 모드 3)
이제는 실시예 모드 2에서 설명된 것과 다른 본 발명에 따른 제 2 구조의 또 다른 예가 설명된다. 도 3은 본 발명에 따른 제 2 구조를 갖는 발광 장치의 블록도를 도시한다. 도 3에서는 도 1에 도시된 것과 똑같은 구성성분이 똑같은 참조부호로 나타내진다.
본 실시예 모드의 발광 장치는 쉬프트 레지스터(102-1)로부터 출력되는 타이밍 신호 대신에, 일정한 전위가 래치(A)(102-2)에 인가되도록 허용하는 타이밍 신호 제어 회로(107)를 사용한다.
보다 구체적으로, 발광 장치는 타이밍 신호 제어 회로(107)를 통해 일정한 시간 기간 동안, 쉬프트 레지스터(102-1)로부터 출력되는 타이밍 신호 대신에, 일정한 전위(고정 전위)가 래치(A)(102-2)에 입력되도록 구성된다. 상기 구조는 제 1 비트 내지 제 m 비트(m은 1 내지 n의 범위에 있는 정수)의 범위에서 하위 비트에 있는 디지털 비디오 신호를 래치(A)(102-2)에 입력하는데 사용되는 타이밍 신호가 래치(A)(102-2)에 입력되는 것을 방지한다. 따라서, 제(m+1) 비트 내지 제 n 비트의 범위에서 상위 비트에 있는 디지털 비디오 신호만이 래치(A)(102-2)에 기록될 수 있다.
본 실시예 모드에서, 고정 전위는 디지털 비디오 신호가 래치(A)(102-2)에 기록되는 것을 방지하는 레벨에 있도록 요구됨을 주목하여야 한다.
본 실시예 모드에 따라, 디지털적으로 구동되는 시간 분할 계조 디스플레이를 실행하는 발광 장치에서, 발광 장치에 포함된 소스 신호선 구동기 회로에 입력되는 디지털 비디오 신호는 비트수가 감소된 이후에 픽셀부에 입력된다. 보다 구체적으로, 픽셀부에 입력되는 디지털 비디오 신호의 비트수는 최하위 비트로부터 디지털 비디오 신호의 비트를 순차적으로 절단시킴으로서 감소된다.
상술된 구조에 따라, 픽셀부에 입력되는 디지털 비디오 신호의 비트수가 감소되므로, 디지털 비디오 신호를 소스 신호선 구동기 회로 및 게이트 신호선 구동기 회로를 통해 픽셀에 기록하는 요구 회수가 감소될 수 있다. 그래서, 소스 신호선 구동기 회로 및 게이트 신호선 구동기 회로의 소비 전력은 억제될 수 있고, 그에 의해 발광 장치의 소비 전력이 억제된다.
본 발명의 모드에서, 타이밍 신호 제어 회로(107)는 픽셀부(101)과 동일한 기판상에 제공되거나, 다른 방법으로 IC 칩으로 형성될 수 있음을 주목하여야 한다.
(실시예 모드 4)
이제는 실시예 모드 2 및 3에서 설명된 것과 다른 본 발명에 따른 제 2 구조의 또 다른 예가 설명된다. 도 4는 본 발명에 따른 제 2 구조를 갖는 발광 장치의 블록도를 도시한다. 도 4에서는 도 1에 도시된 것과 똑같은 구성성분이 똑같은 참조부호로 나타내진다.
본 실시예 모드의 발광 장치는 시작 펄스 신호(SP) 대신에, 일정한 전위가 쉬프트 레지스터(102-1)에 인가되도록 허용하는 시작 펄스 신호 제어 회로(108)를 사용한다.
보다 구체적으로, 발광 장치는 시작 펄스 신호 제어 회로(108)를 통해 일정한 시간 기간 동안, 시작 펄스 신호 대신에, 일정한 전위(고정 전위)가 쉬프트 레지스터(102-1)에 입력되도록 구성되므로, 제 1 비트 내지 제 m 비트(m은 1 내지 n의 범위에 있는 정수)의 범위에서 하위 비트에 있는 디지털 비디오 신호를 래치(A)(102-2)에 입력하는데 사용되는 타이밍 신호가 래치(A)(102-2)에 입력되는 것을 방지한다. 따라서, 제(m+1) 비트 내지 제 n 비트의 범위에서 상위 비트에 있는 디지털 비디오 신호만이 래치(A)(102-2)에 기록될 수 있다.
본 실시예 모드에서, 고정 전위는 타이밍 신호가 쉬프트 레지스터(102-1)로부터 출력되는 것을 방지하는 레벨에 있도록 요구됨을 주목하여야 한다.
본 실시예 모드에 따라, 디지털적으로 구동되는 시간 분할 계조 디스플레이를 실행하는 발광 장치에서, 발광 장치에 포함된 소스 신호선 구동기 회로에 입력되는 디지털 비디오 신호는 비트수가 감소된 이후에 픽셀부에 입력된다. 보다 구체적으로, 픽셀부에 입력되는 디지털 비디오 신호의 비트수는 최하위 비트로부터 디지털 비디오 신호의 비트를 순차적으로 절단시킴으로서 감소된다.
상술된 구조에 따라, 픽셀부에 입력되는 디지털 비디오 신호의 비트수가 감소되므로, 디지털 비디오 신호를 소스 신호선 구동기 회로 및 게이트 신호선 구동기 회로를 통해 픽셀에 기록하는 요구 회수가 감소될 수 있다. 그래서, 소스 신호선 구동기 회로 및 게이트 신호선 구동기 회로의 소비 전력은 억제될 수 있고, 그에 의해 발광 장치의 소비 전력이 억제된다.
본 발명의 모드에서, 시작 펄스 신호 제어 회로(108)는 픽셀부(101)과 동일한 기판상에 제공되거나, 다른 방법으로 IC 칩으로 형성될 수 있음을 주목하여야 한다.
(실시예 모드 5)
이제는 도 5를 참조로 본 발명에 따른 제 3 구조가 설명된다.
도 5에서, 참조부호(501)는 전력 소스선을 나타낸다. 본 명세서에서, 전력 소스선은 소스 신호선에 입력되는 디지털 비디오 신호를 통하여 픽셀 섹션에서 발광 소자에 포함된 픽셀 전극으로 소정의 전위를 인가하는데 사용되는 배선을 칭한다. 본 명세서에서, 전력 소스선의 전위는 전력 소스 전위라 칭하여진다.
참조부호(502)는 버퍼 증폭기를 나타내고, 참조부호(503)는 모니터링 발광 소자를 나타내고, 또한 참조부호(504)는 정 전류원을 나타낸다. 모니터링 발광 소자(503) 중 한 전극은 정 전류원(504)에 연결되므로, 모니터링 발광 소자(503)를 통해 항상 정 전류가 흐른다. 발광 소자에 포함된 유기 화합물층의 온도가 변할 때, 모니터링 발광 소자(503)에 흐르는 전류의 크기는 변하지 않고, 그 보다 정 전류원(504)에 연결된 모니터링 발광 소자(503)의 전극의 전위가 변한다.
한편, 버퍼 증폭기(502)는 2개의 입력 단자와 1개의 출력 단자를 포함한다. 두 입력 단자 중 하나는 비반전 입력 단자(+)이고, 다른 하나는 반전 입력 단자(-)이다. 모니터링 발광 소자(503)의 한 전극에서의 전위는 버퍼 증폭기(502)에 공급된다.
버퍼 증폭기(502)는 전력 소스선(501) 등의 배선 캐패시턴스와 같은 로드에 따라 정 전류원(504)에 연결된 모니터링 발광 소자(503)의 픽셀 전극에서의 전위가 변하는 것을 방지하는 회로이다. 따라서, 버퍼 증폭기(502)의 비반전 입력 단자에 제공되는 전위는 전력 소스선(501) 등의 배선 캐패시턴스와 같은 로드에 따라 변화되지 않고, 전력 소스 전위로서 전력 소스선에 공급되도록 출력 단자로부터 출력된다.
따라서, 픽셀부에서 발광 소자의 유기 화합물층 또는 모니터링 발광 소자(503)의 온도가 주변 온도 변화로 인하여 변할 때에도, 전력 소스 전위는 정 전류가 발광 소자에 흐르게 허용하도록 변화된다. 그래서, 발광 장치의 주변 온도가 증가될 때에도, 발광 장치의 소비 전력은 증가되지 않도록 방지될 수 있다.
본 실시예 모드에서, 버퍼 증폭기(502), 모니터링 발광 소자(503), 및 정 전류원(504)은 픽셀부과 동일한 기판상에 제공되거나, 다른 방법으로 IC 칩으로 형성될 수 있다. 또한, 모니터링 발광 소자(503)는 픽셀부에 포함되거나, 다른 방법으로 픽셀부과 독립적으로 제공될 수 있다.
본 발명은 상술된 제 1 내지 제 3 구조에 따라 발광 장치 및 그 발광 장치를 사용하는 전자 기기의 소비 전력을 억제할 수 있다. 본 실시예에서는 제 1 내지 제 3 구조 중 하나만이 포함되도록 요구되지만, 제 1 내지 제 3 구조 중 2개 또는 그 모두가 포함될 수 있음을 주목하여야 한다.
본 발명은 발광 장치의 소비 전력이 상술된 3개 구조를 통해 억제되도록 허용할 수 있다.
이후에는 몇가지 실시예가 설명된다.
[실시예 1]
본 실시예에서는 본 발명에 따른 발광 장치의 픽셀부 구조와 그 구동 방법이 설명된다.
도 6은 본 발명의 본 실시예에 따른 발광 장치의 픽셀부(301)에 대한 확대도를 도시한다. 픽셀부(301)에는 소스 신호선(S1 내지 Sx), 전력 소스선(V1 내지 Vx), 및 게이트 신호선(G1 내지 Gy)이 제공된다.
본 실시예에서, 픽셀(304)은 소스 신호선(S1 내지 Sx) 중 하나, 전력 소스선(V1 내지 Vx) 중 하나, 및 게이트 신호선(G1 내지 Gy) 중 하나가 제공되는 영역을 칭한다. 픽셀부(301)에는 복수의 픽셀들(304)이 매트릭스로 배열된다.
도 7에는 픽셀(304)의 확대도가 도시된다. 도 7에서, 참조부호(305)는 스위칭 TFT를 나타낸다. 스위칭 TFT(305)의 게이트 전극은 게이트 신호선 G(G1 내지 Gx)에 연결된다. 스위칭 TFT(305)의 소스 영역 및 드레인 영역 중 하나는 소스 신호선 S(S1 내지 Sx)에 연결되고, 다른 하나는 전력 제어 TFT(306)의 게이트 전극(306) 및 각 픽셀의 캐패시터(308)에 연결된다.
캐패시터(308)는 스위칭 TFT(305)가 비선택 조건(off 조건)에 있을 때 전류 제어 TFT(306)의 게이트 전위(게이트 전극과 소스 영역 사이의 전위차)를 유지하도록 제공된다. 본 실시예에서는 캐패시터(308)가 제공되지만, 본 발명은 이러한 구조에 제한되지 않는다. 캐패시터(308)는 생략될 수 있다.
전류 제어 TFT(306)의 소스 영역 및 드레인 영역 중 하나는 전력 소스선 V(V1 내지 Vx)에 연결되고, 다른 하나는 발광 소자(307)에 연결된다. 전력 소스선 V는 캐패시터(308)에 연결된다.
발광 소자(307)는 양극, 음극, 및 양극과 음극 사이에 제공되는 유기 화합물층으로 구성된다. 양극이 전류 제어 TFT(306)의 소스 영역 또는 드레인 영역에 연결되는 경우에, 양극은 픽셀 전극으로 동작하고, 음극은 카운터 전극으로 동작한다. 한편, 음극이 전류 제어 TFT(306)의 소스 영역 또는 드레인 영역에 연결되는 경우에, 음극은 픽셀 전극으로 동작하고, 양극은 카운터 전극으로 동작한다.
카운터 전위는 발광 소자(307)의 카운터 전극에 공급된다. 부가하여, 전력 소스 전위는 전력 소스선 V에 공급된다. 전력 소스 전위 및 카운터 전위는 외부적으로 부착된 IC 칩 등에 의해 제공되는 전력 소스를 통하여 본 발명의 발광 장치에 공급된다.
스위칭 TFT(305) 및 전류 제어 TFT(306)는 n-채널형 TFT 또는 p-채널형 TFT이다. 그러나, 전류 제어 TFT(306)의 소스 영역 또는 드레인 영역이 발광 소자(307)의 양극에 연결되는 경우에는 전류 제어 TFT(306)가 p-채널형 TFT인 것이 바람직함을 주목하여야 한다. 한편, 전류 제어 TFT(306)의 소스 영역 또는 드레인 영역이 발광 소자(307)의 음극에 연결되는 경우에는 전류 제어 TFT(306)가 n-채널형 TFT인 것이 바람직하다.
스위칭 TFT(305) 및 전류 제어 TFT(306)는 단일 게이트 구조보다는 이중 게이트 구조, 삼중 게이트 구조 등과 같은 다중게이트 구조를 갖는다.
이어서, 도 8을 참고로 상술된 구조를 포함하는 본 발명의 발광 장치의 구동 방법이 설명된다.
먼저, 전력 소스선의 전력 소스 전위는 발광 소자의 카운터 전극의 전위와 똑같아진다. 이어서, 게이트 신호는 게이트 신호선 구동기 회로로부터 게이트 신호선 G1에 입력된다. 그 결과로, 게이트 신호선 G1에 연결된 모든 픽셀(즉, 제 1 열의 픽셀)의 스위칭 TFT(305)는 ON 상태로 놓인다.
동시에, 제 1 비트의 디지털 비디오 신호는 소스 신호선 구동기 회로로부터 소스 신호선(S1 내지 Sx)에 입력된다. 디지털 비디오 신호는 스위칭 TFT(305)를 통해 전류 제어 TFT(306)의 게이트 전극에 입력된다.
게이트 신호가 G1에 입력되는 것을 완료하는 것과 동시에, 유사한 게이트 신호가 다음 게이트 신호선 G2에 입력된다. 그래서, 게이트 신호선 G2에 연결된 모든 픽셀(즉, 제 2 열의 픽셀)의 스위칭 TFT(305)가 ON 상태로 놓이고, 그에 의해 제 1 비트의 디지털 비디오 신호는 소스 신호선(S1 내지 Sx)으로부터 제 2 열의 픽셀에 입력된다.
이후에, 게이트 신호는 순차적으로 모든 게이트 신호선(G1 내지 Gx)에 입력된다. 모든 게이트 신호선(G1 내지 Gx)을 선택하고 제 1 비트의 디지털 비디오 신호를 모든 열의 픽셀에 입력하는데 요구되는 시간 기간은 기록 기간(Ta1)이다.
기록 기간(Ta1)가 완료될 때, 발광 기간(Tr1)가 이어서 시작된다. 발광 기간(Tr1) 동안, 전력 소스선의 전력 소스 전위는 카운터 전극에 대한 전위차를 제공하는 전위 레벨에 이르므로, 발광 소자는 전력 소스 전위가 발광 소자의 픽셀 전극에 공급될 때 광을 방출할 수 있다.
본 실시예에서, 디지털 비디오 신호가 "0"의 정보를 갖는 경우, 전류 제어 TFT(306)는 OFF 상태에 있다. 따라서, 전력 소스 전위는 발광 소자(307)의 픽셀 전극에 공급되지 않는다. 그 결과로, "0"의 정보를 갖는 디지털 비디오 신호가 공급되는 픽셀에 포함된 발광 소자(307)는 광을 방출하지 않는다.
한편, 디지털 비디오 신호가 "1"의 정보를 갖는 경우, 전류 제어 TFT(306)는 ON 상태에 있다. 따라서, 전력 소스 전위는 발광 소자(307)의 픽셀 전극에 공급된다. 그 결과로, "1"의 정보를 갖는 디지털 비디오 신호가 공급되는 픽셀에 포함된 발광 소자(307)는 광을 방출한다.
그래서, 디스플레이 기간(Tr1) 동안, 발광 소자(307)는 방사 상태나 비방사 상태에 놓이므로, 모든 픽셀이 디스플레이 동작을 실행한다. 픽셀이 디스플레이 동작을 실행하는 시간 기간은 디스플레이 기간(Tr)라 칭하여진다. 보다 구체적으로, 제 1 비트의 디지털 비디오 신호가 픽셀에 입력될 때 시작되는 디스플레이 기간은(Tr1)이라 칭하여진다. 도 8에서는 제 1 열의 픽셀의 픽셀 기간만이 설명을 간략화하기 위해 설명된다. 모든 열에 대해 각 디스플레이 기간이 시작되는 타이밍은 똑같다.
디스플레이 기간(Tr1)가 완료될 때, 다음 기록 기간(Ta2)가 시작되고, 전력 소스선의 전력 소스 전위는 발광 소자의 카운터 전극의 전위와 똑같아진다. 기록 기간(Ta1)의 경우와 유사하게, 모든 게이트 신호선은 순차적으로 선택되고, 제 2 비트의 디지털 비디오 신호가 모든 픽셀에 입력된다. 모든 열에서 픽셀로 제 2 비트의 디지털 비디오 신호가 입력되는 것을 완료하는데 요구되는 시간 기간은 기록 기간(Ta2)라 칭하여진다.
기록 기간(Ta2)가 완료될 때, 디스플레이 기간(Tr2)가 이어서 시작되고, 전력 소스선의 전력 소스 전위는 카운터 전극에 대한 전위차를 제공하는 전위 레벨에 이르므로, 발광 소자는 전력 소스 전위가 발광 소자의 픽셀 전극에 공급될 때 광을 방출할 수 있다. 그래서, 모든 픽셀은 디스플레이 동작을 실행한다.
상술된 동작은 제 n 비트의 디지털 비디오 신호가 픽셀에 입력될 때까지 반복되므로, 기록 기간(Ta) 및 디스플레이 기간(Tr)가 번갈아 나타난다. 모든 디스플레이 기간(Tr1 내지 Trn)가 완료된 이후에, 한 영상이 디스플레이될 수 있다. 본 발명에 따른 구동 방법에서, 한 영상을 디스플레이하는데 요구되는 시간 기간은 하나의 프레임 기간(F)라 칭하여진다. 특정한 하나의 프레임 기간(F)가 완료된 이후에, 다음 하나의 프레임 기간이 시작된다. 기록 기간(Ta1)는 다시 나타나고, 상술된 동작이 반복된다.
정상적인 발광 장치에서는 1초 당 60개 이상의 프레임 기간을 제공하는 것이 바람직하다. 1초에 디스플레이되는 영상의 수가 60 보다 작으면, 영상의 깜빡거림이 시각적으로 현저해질 수 있다.
본 실시예에서는 모든 기록 기간의 합이 하나의 프레임 기간 보다 짧고 각 디스플레이 기간 사이의 비율이 Tr1:Tr2:Tr3:...:Tr(n-1):Trn = 20:21:22:...:2(n-2):2(n-1)의 관계를 만족시키도록 설정될 필요가 있다. 디스플레이 기간의 조합을 통하여, 총 2n의 계조를 통해 원하는 계조 디스플레이가 실현될 수 있다.
특정한 하나의 프레임 기간에서 특정한 픽셀에 의해 디스플레이되는 계조는 발광 소자가 그 프레임 기간에서 광을 방출하는 디스플레이 기간의 합을 구함으로써 결정된다. 예를 들어, n = 8이고 모든 디스플레이 기간에서 픽셀이 광을 방출할 때 얻어지는 밝기가 100%인 것으로 표시된다고 가정하면, 1%의 밝기는 픽셀이 Tr1 및 Tr2에서 광을 방출하는 경우에 실현될 수 있고, 60%의 밝기는 Tr3, Tr5, 및 Tr8가 선택될 때 실현될 수 있다.
디스플레이 기간(Tr1 내지 Trn)는 임의의 순서대로 나타날 수 있다. 예를 들면, 하나의 프레임 기간 동안, 디스플레이 기간은 Tr1이 Tr3, Tr5, Tr2,...로 이어지는 순서로 나타나도록 제어될 수 있다.
비록 본 실시예의 상기 설명에서 전력 소스선에서의 전력 소스 전위의 레벨이 변화되지만, 본 발명은 이에 제한되지 않는다. 전력 소스 전위가 발광 소자의 픽셀 전극에 공급될 때 발광 소자가 광을 방출하도록 허용하는 전위차는 전력 소스 전위와 카운터 전극에서의 전위 사이에 항상 존재하도록 제어될 수 있다. 이러한 경우, 발광 소자는 기록 기간에서도 광을 방출할 수 있다. 따라서, 특정하나의 프레임 기간에서 특정한 픽셀에 의해 디스플레이되는 계조는 그 프레임 기간에서 발광 소자가 광을 방출하는 디스플레이 기간 및 기록 기간의 합에 의해 결정된다. 이러한 경우에는 각 비트의 디지털 비디오 신호에 대응하는 기록 기간 및 디스플레이 기간의 합이(Ta1+Tr1):(Ta2+Tr2):(Ta3+Tr3): ... :(Ta(n-1)+Tr(n-1):(Tan+Trn) = 20:21:22:...:2(n-2):2(n-1)의 관계를 만족시키도록 설정될 필요가 있다.
[실시예 2]
본 실시예에서는 실시예 1과 다른 본 발명에 따른 발광 장치의 픽셀부에 대한 또 다른 구조예 및 그 구동 방법이 설명된다.
도 9는 본 실시예에서 발광 장치의 모범적인 블록도를 도시한다. 도 9의 발광 장치는 기판상에 형성된 TFT로 픽셀부(901)을 포함하고, 각각이 픽셀부 주변에 주어지는 소스 신호측 구동기 회로(902), 기록 게이트 신호측 구동기 회로(제 1 게이트 신호선 구동기 회로)(903a), 및 삭제 게이트 신호선 구동기 회로(제 2 게이트 신호선 구동기 회로)(903b)를 포함한다. 비록 본 실시예에서는 한 소스 신호측 구동기 회로를 갖는 발광 장치가 설명되지만, 2개의 소스 신호측 구동기 회로가 제공될 수 있다.
소스 신호측 구동기 회로(902)는 이전에 설명된 본 발명의 제 1 내지 제 3 구조 중 적어도 하나를 갖는다.
본 실시예에서, 소스 신호선 구동기 회로(902), 기록 게이트 신호측 구동기 회로(903a), 및 삭제 게이트 신호선 구동기 회로(903b)는 픽셀부(901)과 동일한 기판상에 제공되거나, 다른 방법으로 IC 칩상에 형성되어 FPC, TAB 등과 같은 특정한 연결기를 통해 픽셀 전극(901)에 연결될 수 있다.
도 10에는 픽셀부(901)의 확장도가 도시된다. 도 10에서, 소스 신호선(S1 내지 Sx), 전력 소스선(V1 내지 Vx), 및 기록 게이트 신호선(제 1 게이트 신호선)(Ga1 내지 Gay), 및 삭제 게이트 신호선(제 2 게이트 신호선)(Ge1 내지 Gey)은 픽셀부(901)에 제공된다.
픽셀(904)은 소스 신호선(S1 내지 Sx) 중 하나, 전력 소스선(V1 내지 Vx) 중 하나, 기록 게이트 신호선(Ga1 내지 Gay) 중 하나, 및 삭제 게이트 신호선(Ge1 내지 Gey) 중 하나가 제공된 영역을 칭한다. 픽셀 영역(901)에서, 복수의 픽셀들(904)은 매트릭스로 배열된다.
도 11에는 픽셀(904)의 확장도가 도시된다. 도 11에서, 참조부호(907)는 스위칭 TFT를 나타낸다. 스위칭 TFT(907)의 게이트 전극은 게이트 신호선 Ga(Ga1 내지 Gay)에 연결된다. 스위칭 TFT(907)의 소스 영역 및 드레인 영역 중 하나는 소스 신호선 S(S1 내지 Sx)에 연결되고, 다른 하나는 전류 제어 TFT(908)의 게이트 전극 뿐만 아니라 각 픽셀에 포함된 삭제 TFT(909)의 소스 및 드레인 영역과 캐패시터(912)에 연결된다.
캐패시터(912)는 스위칭 TFT(907)가 비선택 상태일 때(off 상태) 전류 제어 TFT(908)의 게이트 전위를 유지하도록 제공된다. 본 실시예에서는 캐패시터(912) 가 제공되지만, 본 발명은 이러한 구조에 제한되지 않는다. 캐패시터(912)는 생략될 수 있다.
전류 제어 TFT(908)의 소스 영역 및 드레인 영역 중 하나는 전력 소스선 V(V1 내지 Vx)에 연결되고, 다른 하나는 발광 소자(910)에 연결된다. 전력 소스선(V)은 캐패시터(912)에 연결된다.
스위칭 TFT(907)의 소스 또는 드레인 영역에 연결되지 않는 삭제 TFT(909)의 소스 영역 및 드레인 영역 중 하나는 전력 소스선(V)에 연결된다. 삭제 TFT(909)의 게이트 전극은 삭제 게이트 신호선(Ge)에 연결된다.
발광 소자(910)는 양극, 음극, 및 양극과 음극 사이에 제공되는 유기 화합물층으로 구성된다. 양극이 전류-제어 TFT(908)의 소스 영역 또는 드레인 영역에 연결되는 경우, 양극은 픽셀 전극으로 동작하고, 음극은 카운터 전극으로 동작한다. 한편, 음극이 전류 제어 TFT(908)의 소스 영역 또는 드레인 영역에 연결되는 경우에는 음극이 픽셀 전극으로 동작하고, 양극이 카운터 전극으로 동작한다.
카운터 전위는 발광 소자(910)의 카운터 전극(911)에 공급된다. 부가하여, 전력 소스 전위는 전력 소스선(V)에 공급된다. 카운터 전위와 전력 소스 전위 사이의 전위차는 전력 소스 전위가 픽셀 전극에 인가될 때 발광 소자가 광을 방출하게 하는 레벨로 항상 유지된다. 전력 소스 전위와 카운터 전위는 외부적으로 부착된 IC 칩 등에 의해 제공되는 전력 소스를 통하여 본 발명의 발광 장치에 공급된다.
전형적인 발광 장치에서는 픽셀의 단위 발광 면적 당 발광량이 200 cd/m2일 때, 픽셀부의 단위 면적 당 수 mA/cm2의 전류가 흐르도록 요구된다. 그래서, 전형적으로 더 큰 디스플레이 영역에서는 스위치를 통하여 IC 칩에 제공되는 전력 소스로부터 공급되는 전위의 크기를 제어하기 어려워진다. 본 발명에서, 전력 소스 전위와 카운터 전위는 항상 일정하게 유지되므로, IC 칩에 제공되는 전력 소스로부터 공급되는 전위의 크기는 스위치를 통하여 제어되도록 요구되지 않는다. 따라서, 본 실시예는 더 큰 디스플레이 크기를 갖는 패널을 실현하는데 유용하다.
스위칭 TFT(907), 전류 제어 TFT(908), 및 삭제 TFT(909)는 n-채널형 TFT 또는 p-채널형 TFT가 될 수 있다. 그러나, 전류 제어 TFT(908)의 소스 영역 또는 드레인 영역이 발광 소자(910)의 양극에 연결되는 경우, 전류 제어 TFT(908)가 p-채널형 TFT인 것이 바람직함을 주목하여야 한다. 한편, 전류 제어 TFT(908)의 소스 영역 또는 드레인 영역이 발광 소자(910)의 음극에 연결되는 경우, 전류 제어 TFT(908)는 n-채널형 TFT인 것이 바람직하다.
스위칭 TFT(907), 전류 제어 TFT(908), 및 삭제 TFT(909)는 단일 게이트 구조 보다는 이중 게이트 구조, 삼중 게이트 구조 등과 같은 다중게이트 구조를 가질 수 있다.
이어서, 도 12를 참고로 상술된 구조를 포함하는 본 발명의 발광 장치의 구동 방법이 설명된다.
먼저, 기록 게이트 신호는 기록 게이트 신호선 구동기 회로(903a)로부터 기록 게이트 신호선(Ga1)에 입력되어, 기록 게이트 신호선(Ga1)에 연결된 모든 픽셀(즉, 제 1 열의 픽셀)의 스위칭 TFT(907)가 ON 상태에 놓인다. 본 명세서에서, 게이트 전극을 갖는 모든 TFT가 특정한 신호선에 연결되었을 때, 그 신호선은 선택된 것으로 칭하여진다. 그래서, 상술된 경우에서는 기록 게이트 신호선(Ga1)이 선택된 것이다.
동시에, 제 1 비트의 디지털 비디오 신호는 소스 신호선 구동기 회로(902)에서 소스 신호선(S1 내지 Sx)에 입력된다. 보다 구체적으로, 디지털 비디오 신호는 스위칭 TFT(907)를 통해 전류 제어 TFT(908)의 게이트 전극에 입력된다.
본 실시예에서, 디지털 비디오 신호가 "0"의 정보를 갖는 경우, 전류 제어 TFT(908)는 OFF 상태에 있다. 따라서, 전류 소스 전위는 발광 소자(910)의 픽셀 전극에 공급되지 않는다. 그 결과로, "0"의 정보를 갖는 디지털 비디오 신호가 공급되는 픽셀에 포함된 발광 소자(910)는 광을 방출하지 않는다.
한편, 디지털 비디오 신호가 "1"의 정보를 갖는 경우, 전류 제어 TFT(908)는 ON 상태에 있다. 따라서, 전류 소스 전위는 발광 소자(910)의 픽셀 전극에 공급된다. 그 결과로, "1"의 정보를 갖는 디지털 비디오 신호가 공급되는 픽셀에 포함된 발광 소자(910)는 광을 방출한다.
그래서, 디지털 비디오 신호가 제 1 열의 픽셀에 입력되는 것과 동시에, 발광 소자는 방사 상태 또는 비방사 상태에 놓이므로, 제 1 열의 모든 픽셀은 디스플레이 동작을 실행한다. 픽셀이 디스플레이 동작을 실행하는 시간 기간은 디스플레이 기간(Tr)라 칭하여진다. 보다 구체적으로, 제 1 비트의 디지털 비디오 신호가 픽셀에 입력되는 디스플레이 기간은 Tr1이라 칭하여진다. 도 12에서는 설명을 간략화하기 위해 제 1 열의 픽셀의 디스플레이 기간만이 설명된다. 각 열에 대한 디스플레이 주가가 시작되는 타이밍은 특정한 시간차 만큼 서로 오프셋(offset)된다.
Ga1의 선택이 완료되는 것과 동시에, 기록 게이트 신호에 의해 다음 기록 게이트 신호선(Ga2)이 선택된다. 그래서, 기록 게이트 신호선(Ga2)에 연결된 모든 픽셀의 스위칭 TFT(907)는 ON 상태에 놓이고, 그에 의해 제 1 비트의 디지털 비디오 신호가 소스 신호선(S1 내지 Sx)에서 제 2 열의 픽셀에 입력된다.
이후에, 모든 기록 게이트 신호선(Ga1 내지 Gax)이 순차적으로 선택된다. 모든 기록 게이트 신호선(Ga1 내지 Gax)을 선택하여 제 1 비트의 디지털 비디오 신호를 모든 열의 픽셀에 입력하는데 요구되는 시간 기간은 기록 기간(Ta1)이다.
한편, 제 1 비트의 디지털 비디오 신호가 모든 열의 픽셀에 입력되기 이전에, 다른 말로 하면, 기록 기간(Ta1)가 완료되기 이전에, 제 1 비트의 디지털 비디오 신호의 입력과 나란히, 삭제 게이트 신호선 구동기 회로(903b)로부터 픽셀에 입력되도록 삭제 게이트 신호에 의해 삭제 게이트 신호선(Ge1)이 선택된다.
삭제 게이트 신호선(Ge1)이 선택될 때, 삭제 게이트 신호선(Ge1)에 연결된 모든 픽셀(즉, 제 1 열의 픽셀)의 삭제 TFT(909)는 ON 상태에 놓인다. 그래서, 전력 소스선(V1 내지 Vx)의 전력 소스 전위는 제 1 열의 픽셀에서 전류 제어 TFT(908)의 게이트 전극에 공급된다.
전력 소스 전위가 전류 제어 TFT(908)의 게이트 전극에 공급될 때, 전류 제어 TFT(908)는 OFF 상태에 놓인다. 그래서, 전력 소스 전위가 발광 소자(910)의 픽셀 전극에 공급되지 않으므로, 제 1 열의 픽셀에 포함된 모든 발광 소자는 비방사 상태에 놓인다. 그래서, 제 1 열의 픽셀은 디스플레이 동작을 실행하지 않는 다. 다른 말로 하면, 기록 게이트 신호선(Ga1)의 선택 이래로 전류 제어 TFT의 게이트 전극에 유지되었던 디지털 비디오 신호는 전력 소스 전위가 전류 제어 TFT의 게이트 전극에 공급될 때 삭제된다. 그래서, 제 1 열의 픽셀은 디스플레이 동작을 실행하지 않는다.
픽셀이 디스플레이 동작을 실행하지 않는 시간 기간은 비디스플레이 기간(Td)라 칭하여진다. 제 1 열의 픽셀에 대한 디스플레이 기간(Tr1)는 삭제 게이트 신호가 삭제 게이트 신호선(Ge1)에 입력되는 것과 동시에 완료되고, 비디스플레이 기간(Td1)가 시작된다.
도 12에서는 설명의 간략화를 위하여 제 1 열의 픽셀에 대한 비디스플레이 기간만이 특별히 설명된다. 각 열에 대한 비디스플레이 기간이 시작되는 타이밍은 특정한 시간차 만큼 서로 오프셋된다.
Ge1의 선택이 완료되는 것과 동시에, 다음 삭제 게이트 신호선(Ge2)이 삭제 게이트 신호에 의해 선택된다. 그래서, 삭제 게이트선(Ge2)에 연결된 모든 픽셀(제 2 열의 픽셀)의 삭제 TFT(909)는 ON 상태에 놓인다. 전력 소스선(V1 내지 Vx)의 전력 소스 전위는 삭제 TFT(909)를 통해 전류 제어 TFT(908)에 공급된다. 전력 소스 전위가 전류 제어 TFT(908)의 게이트 전극에 공급될 때, 전류 제어 TFT(908)는 OFF 상태에 놓인다. 그래서, 전력 소스 전위는 발광 소자(910)의 픽셀 전극에 공급되지 않으므로, 제 2 열의 픽셀에 포함된 모든 발광 소자는 비방사 상태에 놓인다. 그래서, 제 2 열의 픽셀은 디스플레이 동작을 실행하지 않고, 비디스플레이 상태에 놓인다.
모든 삭제 게이트 신호선은 삭제 게이트 신호에 의해 순차적으로 선택된다. 모든 삭제 게이트 신호선(Ga1 내지 Gax)을 선택하고 모든 열의 픽셀에 유지되는 제 1 비트의 디지털 비디오 신호를 삭제하는데 요구되는 시간은 삭제 기간(Te1)라 칭하여진다.
한편, 모든 열의 픽셀에 유지되는 제 1 비트의 디지털 비디오 신호가 삭제되기 이전에, 다른 말로 하면, 삭제 기간(Te1)가 완료되기 이전에, 기록 게이트 신호선(Ga1)은 픽셀에서 제 1 비트의 디지털 비디오 신호가 삭제되는 것과 나란히, 다시 선택된다. 그래서, 제 1 열의 픽셀은 다시 디스플레이 동작을 실행한다. 그래서, 비디스플레이 기간(Td1)가 완료되고, 디스플레이 기간(Tr2)가 시작된다.
이후에, 모든 기록 게이트 신호선은 상술된 것과 유사한 방식으로 순차적으로 선택되고, 제 2 비트의 디지털 비디오 신호는 모든 픽셀에 입력된다. 모든 열에서 제 2 비트의 디지털 비디오 신호를 픽셀에 입력하는데 요구되는 시간 기간은 기록 기간(Ta2)라 칭하여진다.
한편, 제 2 비트의 디지털 비디오 신호가 모든 열의 픽셀에 입력되기 이전에, 다른 말로 하면, 기록 기간(Ta2)가 완료되기 이전에, 삭제 게이트 신호선(Ge2)은 제 2 비트의 디지털 비디오 신호를 픽셀에 입력하는 것과 나란히 선택된다. 그래서, 제 1 열의 픽셀에 포함된 모든 발광 소자는 비방사 상태에 놓인다. 그래서, 제 1 열의 픽셀은 디스플레이 동작을 실행하지 않는다. 제 1 열의 픽셀에 대한 디스플레이 기간(Tr2)가 완료되고, 비디스플레이 기간(Td2)가 시작된다.
이후에, 모든 삭제 게이트 신호선은 순차적으로 선택된다. 모든 삭제 게이트 신호선(Ga1 내지 Gax)을 선택하고 모든 열의 픽셀에 유지되는 제 2 비트의 디지털 비디오 신호를 삭제하는데 요구되는 시간 기간은 삭제 기간(Te2)이다.
상술된 동작은 제 m 비트의 디지털 비디오 신호가 픽셀에 입력될 때까지 반복되므로, 디스플레이 기간(Tr)와 비디스플레이 기간(Td)가 번갈아 나타난다. 디스플레이 기간(Tr1)는 기록 기간(Ta1)의 시작으로부터 삭제 기간(Te1)가 시작될 때까지의 기간이다. 비디스플레이 기간(Td1)는 삭제 기간(Te1)의 시작으로부터 디스플레이 기간(Tr2)가 시작될 때까지의 기간이다. 디스플레이 기간(Tr1) 및 비디스플레이 기간(Td1)와 유사하게, 디스플레이 기간(Tr2, Tr3, ..., Tr(m-1)) 및 비디스플레이 기간(Td2, Td3, ..., Td(m-1))의 길이는 기록 기간(Ta1, Ta2, ..., Tam) 및 삭제 기간(Te1, Te2, ..., Te(m-1))를 통하여 정의된다.
제 m 비트의 디지털 비디오 신호가 제 1 열의 픽셀에 입력된 이후에, 삭제 게이트 신호선(Ge1)은 선택되지 않는다. 설명을 간략화하기 위해, 본 실시예의 예로는 m = n-2인 경우가 설명된다. 그러나, 본 발명은 이러한 경우에 제한되지 않는다. 본 발명에서는 m의 값으로 2 내지 m의 범위에 있는 임의의 수가 선택될 수 있다.
제(n-2) 비트의 디지털 비디오 신호가 제 1 열의 픽셀에 입력될 때, 제 1 열의 픽셀은 디스플레이 기간(Tr(n-2))에 놓여 디스플레이 동작을 실행한다. 다음 비트의 다음 디지털 비디오 신호가 입력될 때까지, 제(n-2) 비트의 디지털 비디오 신호는 픽셀에 유지된다.
제(n-1) 비트의 디지털 비디오 신호가 제 1 열의 픽셀에 입력될 때, 픽셀에 유지되는 제(n-2) 비트의 디지털 비디오 신호는 제(n-1) 비트의 디지털 비디오 신호에 재기록된다. 제 1 비트의 픽셀은 디스플레이 기간(Tr(n-1))에 놓여 디스플레이 동작을 실행한다. 다음 비트의 다음 디지털 비디오 신호가 입력될 때까지, 제(n-2) 비트의 디지털 비디오 신호는 픽셀에 유지된다.
상술된 동작은 제 n 비트의 디지털 비디오 신호가 픽셀에 입력될 때까지 반복된다. 디스플레이 기간(Tr(n-2))는 기록 기간(Ta(n-2))의 시작으로부터 기록 기간(Ta(n-1))가 시작될 때까지의 기간이다. 디스플레이 기간(Tr(n-2))와 유사하게, 디스플레이 기간(Tr(n-1) 및 Trn)의 길이는 기록 기간(Ta)를 통하여 정의된다.
본 실시예에서, 모든 기록 기간의 합은 하나의 프레임 기간 보다 짧고, 각 디스플레이 기간 사이의 비율은 Tr1:Tr2:Tr3: ... :Tr(n-1):Trn = 20:21:22: ... :2(n-2):2(n-1)의 관계를 만족시키도록 설정될 필요가 있다. 디스플레이 기간의 조합을 통하여, 총 2n의 계조 사이에서 원하는 계조 디스플레이가 실현될 수 있다.
모든 디스플레이 기간(Tr1 내지 Trn)가 완료된 이후에, 한 영상이 디스플레이될 수 있다. 본 발명에 따른 구동 방법에서, 한 영상을 디스플레이하는데 요구되는 시간 기간은 하나의 프레임 기간(F)라 칭하여진다.
특정한 하나의 프레임 기간(F)가 완료된 이후에, 제 1 비트의 디지털 비디오 신호는 다시 픽셀에 입력되므로, 제 1 열의 픽셀이 다시 디스플레이 기간(Tr1)에 놓인다. 상술된 동작은 다시 반복된다.
일반적인 발광 장치에서는 1초 당 60 이상의 프레임 기간을 제공하는 것이 바람직하다. 1초에 디스플레이되는 영상의 수가 60 보다 작으면, 영상의 깜빡거림이 시각적으로 현저해질 수 있다.
특정한 하나의 프레임 기간에 특정한 픽셀로 디스플레이되는 계조는 발광 소자가 그 프레임 기간에 광을 방출하는 디스플레이 기간의 합을 구함으로써 결정된다. 예를 들어, n = 8이고 픽셀이 모든 디스플레이 기간에 광을 방출할 때 얻어지는 밝기가 100%라 표시된다고 가정하면, 1%의 밝기는 Tr1 및 Tr2에 픽셀이 광을 방출하는 경우에 실현될 수 있고, 60%의 밝기는 Tr3, Tr5, 및 Tr8이 선택될 때 실현될 수 있다.
제 m 비트의 디지털 비디오 신호가 픽셀에 입력되는 기록 기간(Tam)는 디스플레이 기간(Trm) 보다 짧도록 요구된다. 따라서, 비트수 m은 기록 기간(Tam)가 디스플레이 기간(Trm) 보다 짧도록 허용할 수 있는 1 내지 n의 수가 되도록 요구된다.
디스플레이 기간(Tr1 내지 Trn)는 임의의 순서로 나타날 수 있다. 예를 들면, 하나의 프레임 기간 동안, 디스플레이 기간은 Tr1이 Tr4, Tr3, Tr2, ...로 이어지는 순서로 나타나도록 제어될 수 있다. 그러나, 디스플레이 기간이 나타나는 순서는 바람직하게 삭제 기간(Te1 내지 Ten)가 서로 오버랩되지 않도록 설정됨을 주목하여야 한다.
본 실시예에서, 디스플레이 기간(Tr) 및 기록 기간(Ta)는 부분적으로 서로 오버랩된다. 다른 말로 하면, 픽셀은 기록 기간 동안에도 디스플레이 동작을 실행할 수 있다. 따라서, 하나의 프레임 기간내에서 디스플레이 기간의 합의 비율(충격 계수(duty ratio))은 기록 기간의 길이에 의해서만 결정되는 않는다.
[실시예 3]
본 실시예에서는 실시예 1에서 설명된 바와 같은 발광 장치에 포함된 소스 신호선 구동기 회로의 구조가 상세히 설명된다. 도 13은 본 실시예에서 소스 신호선 구동기 회로의 회로도를 도시한다. 도 13에서는 도 1에 도시된 것과 똑같은 구성성분이 똑같은 참조부호로 나타내진다.
참조부호(102-1)는 쉬프트 레지스터를 나타내고, 거기에는 클럭 신호(CLK), 클럭 신호의 극성을 반전하여 얻어진 신호(CLKB), 시작 펄스 신호(SP), 양방향 쉬프트 신호(SL/R)가 각각 도시된 배선을 통해 입력된다.
참조부호들(102-2, 102-3)은 각각 래치(A) 및 래치(B)를 나타낸다. 본 실시예에서, 래치(A)(102-2)의 조합 및 래치(B)(102-3)의 조합은 4개의 소스 신호선에 대응한다. 그러나, 래치(A)(102-2)의 조합 및 래치(B)(102-3)의 조합이 대응하는 소스 신호선의 수는 본 실시예에서 상기의 수에 제한되지 않는다. 부가하여, 본 실시예에서는 신호의 전압 진폭을 변화시키는 레벨 쉬프트가 제공되지 않지만, 이러한 레벨 쉬프트가 설계자에 의해 적절하게 제공될 수 있다.
소스 신호선 구동기 회로에 외부적으로 공급될 디지털 비디오 신호(DV)는 도시된 배선을 통해 래치(A)(102-2)에 입력된다. 래치 신호 S_LAT, 및 S_LAT의 극성을 반전하여 얻어진 신호 S_LATb는 각각 도시된 배선을 통해 래치(B)(102-3)에 입력된다.
래치(A)(102-2)의 구조는 래치(A)(102-2)의 일부(801)를 참고로 상세히 설명 된다. 래치(A)(102-2)의 일부(801)는 2개의 클럭화 인버터 및 2개의 인버터를 포함한다.
도 14에는 래치(A)(102-2)의 일부(801)에 대한 평면도가 도시된다. 참조부호들(831a, 831b)은 각각 래치(A)(102-2)의 일부(801)에 포함된 인버터 중 하나를 구성하는 TFT의 활성층을 나타낸다. 참조부호(836)는 인버터 중 특정한 것을 구성하는 TFT의 공통 게이트 전극을 나타낸다. 참조부호들(832a, 832b)은 각각 래치(A)(102-2)의 일부(801)에 포함된 인버터 중 다른 하나를 구성하는 TFT의 활성층을 나타낸다. 참조부호들(837a, 837b)은 각각 활성층들(832a, 832b)을 통해 형성된 게이트 전극을 나타낸다. 게이트 전극들(837a, 837b)은 서로 전기적으로 연결된다.
참조부호들(833a, 833b)은 각각 래치(A)(102-2)의 일부(801)에 포함된 클럭화 인버터 중 하나를 구성하는 TFT의 활성층을 나타낸다. 게이트 전극들(838a, 838b)은 이중 게이트 구조를 형성하도록 활성층(833a)을 통해 제공된다. 유사하게, 게이트 전극들(838b, 839)은 이중 게이트 구조를 형성하도록 활성층(833b)을 통해 제공된다.
참조부호들(834a, 834b)은 각각 래치(A)(102-2)의 일부(801)에 포함된 클럭화 인버터 중 다른 하나를 형성하는 TFT의 활성층을 나타낸다. 게이트 전극들(839, 840)은 이중 게이트 구조를 형성하도록 활성층(834a)을 통해 제공된다. 유사하게, 게이트 전극들(840, 841)은 이중 게이트 구조를 형성하도록 활성층(834b)을 통해 제공된다.
참조부호(102-4)는 스위칭 회로를 나타낸다. 도 15a 및 도 15b는 본 실시예를 참고로 스위칭 회로의 회로도를 도시한다.
본 실시예의 스위칭 회로(102-4)는 도 15a에 도시된 바와 같이 인버터(851), 제 1 아날로그 스위치(852), 및 제 2 아날로그 스위치(853)를 포함한다. 쉬프트 신호(SS), 및 쉬프트 신호(SS)의 극성을 반전하여 얻어진 신호(SSB)는 도시된 배선을 통해 입력된다.
도 16에는 제 1 아날로그 스위치(852) 및 제 2 아날로그 스위치(853)의 동일한 회로도가 도시된다. 제 1 아날로그 스위치(852) 및 제 2 아날로그 스위치(853)는 각각 n-채널형 TFT 및 p-채널형 TFT를 포함한다. 입력 단자(IN)에서 입력되는 신호는 제 1 제어 입력 단자(Vin) 또는 제 2 제어 입력 단자(Vinb)로부터 입력되는 신호를 통하여 샘플링되고, 결과로서 생긴 신호는 출력 단자(OUT)로부터 출력된다.
래치(B)(102-3)로부터의 디지털 비디오 신호는 인버터(851)를 통과하여 입력 단자(IN)를 통해 제 1 아날로그 스위치(852)에 입력된다. 동시에, 래치(B)(102-3)로부터의 디지털 비디오 신호는 입력 단자(IN)를 통해 제 2 아날로그 스위치(853)에 입력된다.
쉬프트 신호(SS), 및 쉬프트 신호(SS)의 극성을 반전하여 얻어진 신호(SSB)는 각각 제 1 제어 입력 단자(Vin) 및 제 2 제어 입력 단자(Vinb)를 통하여 제 1 아날로그 스위치(852) 및 제 2 아날로그 스위치(853)에 입력된다. 디지털 비디오 신호는 이 쉬프트 신호(SS)에 의해 샘플링되고, 샘플링된 디지털 비디오 신호는 제 1 아날로그 스위치(852) 및 제 2 아날로그 스위치(853)의 출력 단자(OUT)로부터 출력된다.
스위칭 회로(102-4)에 입력된 디지털 비디오 신호는 그 극성이 반전된 이후 에, 또는 다른 방법으로 극성이 반전되지 않고 그로부터 출력된다. 쉬프트 신호(SS)는 디지털 비디오 신호의 극성이 스위칭 회로(102-4)에서 반전되어야 하는가 여부를 결정한다.
스위칭 회로(102-4)는 도 15b에 도시된 바와 같이 인버터(861), 제 1 NAND(862), 제 2 NAND(863), 및 NOR(864)를 포함한다. 쉬프트 신호(SS), 및 쉬프트 신호(SS)의 극성을 반전하여 얻어진 신호(SSB)는 도시된 배선을 통해 입력된다.
래치(B)(102-3)로부터의 디지털 비디오 신호는 인버터(861)를 통해 제공된다. 동시에, 쉬프트 신호(SS)의 극성을 반전하여 얻해진 신호(SSB)는 제 1 NAND(862)에 입력된다.
인버터(861)를 통해 제 1 NAND(862)에 디지털 비디오 신호를 입력하는 것과 동시에, 디지털 비디오 신호는 또한 제 2 NAND(863)에 입력된다. 동시에, 쉬프트 신호(SS)는 또한 제 2 NAND(863)에 입력된다.
제 1 NAND(862) 및 제 2 NAND(863)로부터 출력된 신호는 동시에 NOR(864)에 입력된다. NOR(864)로부터 출력된 신호는 소스 신호선에 입력된다.
스위칭 회로(102-4)에 입력되는 디지털 비디오 신호는 극성이 반전된 이후에, 또는 다른 방법으로 극성이 반전되지 않고 그로부터 출력된다. 쉬프트 신호(SS)는 디지털 비디오 신호의 극성이 스위칭 회로(102-4)에서 반전되어야 하는가 여부를 결정한다.
스위칭 회로의 구조는 도 15a 및 도 15b에 도시된 것에 제한되지 않는다. 스위칭 회로는 입력되는 디지털 비디오 신호가 반전된 극성 또는 반전되지 않은 극 성으로 출력되도록 허용할 수 있는 한 적절한 구조를 가질 수 있다.
본 발명은 실시예 1 또는 실시예2와 자유롭게 조합될 수 있다.
[실시예 4]
본 실시예에서는 실시예 2에서 설명된 바와 같은 발광 장치에 포함된 소스 신호선 구동기 회로의 구조가 상세히 설명된다. 도 17은 본 실시예에서 소스 신호선 구동기 회로의 회로도를 도시한다. 도 17에서는 도 1에 도시된 것과 똑같은 구성성분이 똑같은 참조부호로 나타내진다.
참조부호(102-1)는 쉬프트 레지스터를 나타내고, 거기에는 클럭 신호(CLK), 클럭 신호의 극성을 반전하여 얻어진 신호(CLKB), 시작 펄스 신호(SP), 양방향 쉬프트 신호(SL/R)가 각각 도시된 배선을 통해 입력된다.
참조부호들(102-2, 102-3)은 각각 래치(A) 및 래치(B)를 나타낸다. 본 실시예에서, 래치(A)(102-2)의 조합 및 래치(B)(102-3)의 조합은 4개의 소스 신호선에 대응한다. 그러나, 래치(A)(102-2)의 조합 및 래치(B)(102-3)의 조합이 대응하는 소스 신호선의 수는 본 실시예에서 상기의 수에 제한되지 않는다. 부가하여, 본 실시예에서는 신호의 전압 진폭을 변화시키는 레벨 쉬프트가 제공되지 않지만, 이러한 레벨 쉬프트가 설계자에 의해 적절하게 제공될 수 있다.
소스 신호선 구동기 회로에 외부적으로 공급되는 디지털 비디오 신호(DV)는 도시된 배선을 통해 래치(A)(102-2)에 입력된다. 래치 신호 S_LAT, 및 S_LAT의 극성을 반전하여 얻어진 신호 S_LATb는 각각 도시된 배선을 통해 래치(B)(102-3)에 입력된다.
래치(A)(102-2)의 상세한 구조는 도 14에 도시된 것과 똑같다. 따라서, 여기서는 그 설명이 생략된다.
참조부호(106)는 클럭 신호(CLK) 대신에 일정한 전위(고정 전위)를 일정한 시간 기간 동안 쉬프트 레지스터(102-1)에 공급할 수 있는 클럭 신호 제어 회로를 나타낸다.
보다 구체적으로, 일정한 전위(고정 전위)는 클럭 신호 대신에 클럭 신호 제어 회로(106)를 통하여 일정한 시간 기간 동안 쉬프트 레지스터(102-1)에 입력되므로, 제 1 비트 내지 제 m 비트의 범위에 있는 하위 비트의 디지털 비디오 신호를 래치(A)(102-2)에 입력하는데 사용되는 타이밍 신호는 래치(A)(102-2)에 입력되는 것이 방지된다. 따라서, 외부 소스 신호선 구동기 회로로부터 입력되는 디지털 비디오 신호 중에서, 제(m+1) 내지 제 n 비트의 범위에 있는 상위 비트의 디지털 비디오 신호만이 래치(A)(102-2)에 기록될 수 있다.
도 18a 및 도 18b는 본 발명에 따라 클럭 신호 제어 회로(106)의 상세한 회로도를 도시한다.
본 실시예의 클럭 신호 제어 회로(106)는 도 18a에 도시된 바와 같이 NAND(1801) 및 인버터(1802)를 포함한다. 선택 신호는 도시된 배선을 통해 입력된다.
소스 신호선 구동기 회로에 외부적으로 입력되는 클럭 신호는 입력 단자(IN)를 통해 NAND(1801)에 입력된다. 동시에, 선택 신호는 또한 NAND(1801)에 입력된다. NAND(1801)로부터 출력된 신호는 쉬프트 레지스터(102-1)에 입력되도록 인버 터(1802)에 의해 그 극성이 반전된 이후에 출력 단자(OUT)에서 제공된다.
선택 신호는 클럭 신호가 쉬프트 레지스터(102-1)에 입력되어야 하는가, 또는 일정한 전위(고정 전위)가 그 대신에 공급되어야 하는가 여부를 결정한다.
본 발명의 클럭 신호 제어 회로(106)는 도 18b에 도시된 바와 같이 제 1 아날로그 스위치(1811), 제 2 아날로그 스위치(1812), 및 인버터(1813)를 포함한다. 선택 신호는 도시된 배선을 통해 입력된다.
제 1 아날로그 스위치(1811) 및 제 2 아날로그 스위치(1812)와 동일한 회로도는 도 16에 도시된 것과 똑같다. 제 1 아날로그 스위치(1811) 및 제 2 아날로그 스위치(1812)는 각각 n-채널형 TFT 및 p-채널형 TFT를 포함한다.
입력 단자(IN)로부터 입력되는 신호는 제 1 제어 입력 단자(Vin) 또는 제 2 제어 입력 단자(Vinb)로부터 입력되는 신호에 의해 샘플되며, 출력 단자(OUT)로부터 출력된다.
상기 선택 신호는 제 1 제어 입력 단자(Vin)를 통해 제 1 아날로그 스위치(1811) 및 제 2 아날로그 스위치(1812)에 입력된다. 비슷하게, 상기 선택 신호는 또한, 극성이 바꾼후 제 2 제어 입력 단자(Vinb)를 통해 제 1 아날로그 스위치(1811) 및 제 2 아날로그 스위치(1812)에 입력된다. 더구나, 유사하게, 상기 소스 신호선 구동기 회로에 외부에서 공급되는 클럭 신호는 입력 단자(IN)를 통해 제 1 아날로그 스위치(1811)에 입력된다. 상기 제 2 아날로그 스위치(1812)는 입력 단자(IN)를 통해 일정한 전위(고정 전위)를 공급한다.
상기 제 1 아날로그 스위치(1811)와 제 2 아날로그 스위치(1812)의 각 단자 들(OUT)로부터 출력된 각 신호들은 둘다 상기 클럭 신호 제어 회로(106)의 출력 단자로부터 출력된다.
상기 선택 신호는 상기 클럭 신호가 쉬프트 레지스터(102-1)에 입력되는지 또는 일정한 전위(고정 전위)가 그 대신 공급되는지 여부를 결정한다.
상기 클럭 신호 제어 회로의 구조는 도 18a 및 18b에 도시된 회로에 국한되지 않는다.
본 실시예는 실시예 1 내지 3과 자유롭게 조합될 수 있다.
[실시예5]
본 실시예에서, 실시예(3)에 기술된 발광 장치에 포함된 소스 신호선 구동기 회로의 구조가 상세하게 기술된다. 도 19는 본 실시예에의 소스 신호선 구동기 회로의 회로 다이어그램을 도시한다. 도 19에서, 도 1에 도시된 성분과 같은 성분은 같은 참조부호로 기술되어 있다.
참조부호(102-1)는 쉬프트 레지스터를 표시하며, 클럭 신호(CLK), 클럭 신호의 극성을 반전하여 얻어진 신호(CLKB), 시작 펄스 신호(SP), 양방향 쉬프트 신호(SL/R)는 각각 설명된 배선을 통해 입력된다.
참조부호(102-2),(102-3)은 각각 래치(A), 래치(B)를 표시한다. 본 실시예에서, 래치(A)(102-2)의 조합 및 래치(B)(102-3)의 조합은 4개의 소스 신호선에 대응한다. 그러므로, 래치(A)(102-2) 및 래치(B)(102-3)이 대응하는 소스 신호선의 수는 본 실시예의 상기 수에 제한되지 않는다. 한편, 전압 신호 진폭을 변화시키는 레벨 쉬프트가 본 실시예에 제공되지 않을지라도, 그러한 레벨 쉬프트는 설계자 에 의해 적당히 제공된다.
소스 신호선 구동기 회로에 외부에서 공급되는 디지털 비디오 신호(DV)는 설명된 배선을 통해 래치(A)(102-2)에 입력된다. S-LAT의 극성을 반전시킴으로써 얻어진 래치 신호 S-LAT 및 S-LATb 는 각각 설명된 배선을 통해 래치(B)(102-3)에 입력된다.
상기 래치(A)(102-2)의 상세 구조는 도 14에 도시된 구조와 같다. 따라서, 그의 상세 설명은 여기에서 생략되었다.
참조부호(107)는 타이밍 신호 제어 회로를 표시하며, 타이밍 신호 대신에, 일정한 전위(고정 전위)를 일정 시간 기간 동안 래치(A)(102-2)에 공급된다.
더 특히, 타이밍 신호 대신 일정한 전위(고정 전위)는 타이밍 신호 제어 회로(107)에 의해 일정 시간 기간 동안 쉬프트 레지스터(102-2)에 입력되며, 따라서 래치(A)(102-2)내에서 제 1 비트에서 n 번째 비트까지 범위에서 덜 중요한 비트에서 디지털 비디오를 입력하기 위해 사용되는 타이밍 신호는 래치(A)(102-2)에 입력되는 것을 방해한다. 따라서,(m+1)번째 비트에서 n 번째 비트의 범위내에서 더 중요한 비트에서의 디지털 비디오 신호만 래치(A)(102-2)에 기록될 수 있다.
본 실시예에서 타이밍 제어 신호(107)의 구조는 도 18a;18b에 도시된 구조와 같다. 따라서, 타이밍 신호 제어 회로(107)의 구조에 대한 상세한 설명은 실시예(4)에서 발견된다. 따라서, 본 실시예에서, 쉬프트 레지스터(102-1)로부터의 타이밍 신호는 도 18a,18b에 도시된 바와같은 회로내의 입력 단자(IN)에 입력된다. 도 18a,18b에 도시된 바와같은 회로내의 출력 단자(OUT)로부터의 신호 출력은 래치(A)(102-2)에 입력된다. 상기 선택 신호는 타이밍 신호가 래치(A)(102-2)에 입력되는지, 일정한 전위(고정 전위)가 그로부터 대신 공급되는지를 결정한다.
상기 타이밍 신호 제어 회로의 구조는 도 18a,18b에 도시된 구조에 국한되지 않는다.
본 실시예는 실시예 1 내지 3과 자유롭게 조합된다.
[실시예6]
본 실시예에서는, 실시예(4)에 기술된 발광 장치에 포함된 소스 신호 k인 구동기 회로의 구조가 상세히 설명된다. 도 20은 본 실시예에서 소스 신호선 구동기의 회로 다이어그램을 도시한다. 도 20에서, 도 1에 도시된 것과 같은 성분은 같은 참조부호로 도시된다.
참조부호(102-1)는 쉬프트 레지스터를 표시하며, 클럭 신호(CLK), 클럭 신호 극성을 반전하여 얻어진 신호(CLKB), 시작 펄스 신호(SP), 양방향 쉬프트 신호(SL/R)는 각각 상술된 배선을 통해 입력된다.
참조부호들(102-2),(102-3)은 각각 래치(A), 래치(B)를 표시한다. 본 실시예에서, 래치(A)(102-2), 래치(B)(102-3)의 조합은 4개의 소스 신호선에 대응한다. 따라서, 래치(A)(102-2)의 조합과 래치(B)(102-3)의 조합이 대응되는 소스 신호선수는 본 실시예에서 상기 수에 국한되지 않는다. 한편, 신호의 전압 진폭을 변화시키는 레벨 쉬프트가 본 실시예에서 제공되지 않을지라도, 그러한 레벨 쉬프트는 설계자에 의해 적당히 제공될 수 있다.
소스 신호선 구동기 회로에 외부적으로 공급되는 디지털 비디오 신호(DV)는 설명된 배선을 통해 래치(A)(102-2)에 입력된다. S-LAT의 극성을 반전하여 얻어진 래치 신호 S-LAT, S-LATb 는 각각 설명된 배선을 통해 래치(B)(102-3)에 입력된다.
상기 래치(A)(102-2)의 상세 구조는 도 14에 도시된 구조와 동일하다. 따라서, 상세한 설명은 여기서는 생략했다.
참조부호(108)는 일정 시간 기간 동안, 시작 펄스 신호(SP) 대신 일정한 전위(고정 전위)를 쉬프트 레지스터(102-1)에 공급하는 시작 펄스 신호 제어 회로를 표시한다.
더특히, 시작 펄스 신호 대신 일정한 전위(고정 전위)는 시작 펄스 신호 제어 회로(108)에 의해 일정 시간 기간 동안 쉬프트 레지스터(102-2)에 입력되고, 따라서, 래치(A)(102-2)내에서 제 1 비트에서 m 번째 비트까지의 범위엣 덜 중요 비트에서의 디지털 비디오 신호를 입력하는데 사용되는 타이밍 신호는 쉬프트 레지스터(102-1)에 입력되는 것을 방해한다. 따라서,(m+1) 번째 비트에서 n번째 비트까지의 범위에서 더 중요한 비트에서의 디지털 비디오 신호만이 래치(A)(102-2)에 기록된다.
본 실시예에서 시작 펄스 신호 제어 회로(108)의 구조는 도 18a, 18b의 구조와 동일하다. 따라서, 시작 펄스 신호 제어 회로(108)의 구조에 대한 상세한 설명은 실시예(4)에서 발견된다. 그러므로, 본 실시예에서, 시작 펄스 신호는 도 18a, 18b에 도시된 회로에서 입력 단자(IN)에 입력된다. 도 18a, 18b에 도시된 회로의 출력 단자(OUT)로부터의 신호 출력은 쉬프트 레지스터(102-1)에 입력된다. 상기 선택 신호는 상기 시작 펄스 신호가 쉬프트 레지스터(102-1)에 입력되는지, 일정한 전위(고정 전위)가 그대신 공급되는지 여부를 결정한다.
상기 시작 펄스 신호 제어 회로의 구조는 도 18a,18b에 도시된 구조에 국한되지 않는다.
본 실시예는 실시예 1 내지 3과 자유롭게 조합한다.
[실시예7]
본 실시예에서, 실시예5에 기술된 것과 상이한, 본 발명에 따른 제 3 구조에 대한 또다른 예가 도 21을 참고로 기술된다. 도5에 도시된 같은 성분은 같은 참조부호를 가진다.
도 21에서, 참조부호(501)는 전력 소스선을 표시하며, 참조부호(502)는 버퍼 증폭기, 참조부호(503)는 모니터링 발광 장치, 참조부호(504)는 정 전류원, 참조부호(505)는 가산 회로를 표시한다. 모니터링 발광 소자(503)의 전극중 하나는 정 전류원(504)에 접속되며, 따라서, 정 전류원은 상기 모니터링 발광 소자(503)에 항상 흐른다. 상기 발광 소자에 포함된 유기 화합물층의 온도가 변화할 때, 상기 모니터링 발광 소자(503)를 통해 흐르는 전류 크기는 변화하지 않으며, 오히려, 정 전류원(504)에 접속된 모니터링 발광 소자(503) 전극의 전위가 변화한다.
한편, 버퍼 증폭기(502)는 2개의 입력 단자와, 하나의 출력 단자를 포함한다. 2개의 입력 단자중 하나는 비반전 입력 단자(+)이며, 다른 것은 반전 입력 단자(-)이다. 상기 모니터링 발광 장치(503)의 하나의 전극에서의 전위는 버퍼 증폭기(502)의 비반전된 입력 단자에 공급된다.
상기 버퍼 증폭기(502)는 정 전류원(504)에 접속된 모니터링 발광 소자(503)이 픽셀 전극에서 전위를 전력 소스선(501)의 배선 캐패시턴스 등과 같은 부하에 따른 변화하는 것을 방해하는 회로이다. 따라서, 상기 버퍼 증폭기(502)의 비반전 입력 단자에 제공된 전위는 전력 소스선(501)의 배선 캐패시턴스 부하, 가산 회로(505) 등에 따라 변화하지 않고, 전원 전위로서 전력 소스선에 공급된다.
상기 버퍼 증폭기(502)의 출력 단자로부터 가산 회로(505)에 공급된 전위는 또한, 어떤 일정한 전위차가 그로부터 감산 또는 가산된 후에 전원 전압으로서 전력 소스선(501)에 공급된다.
도 22는 본 실시예의 가산 회로의 상세 회로 다이어그램을 도시한다. 상기 가산 회로(505)는 제 1 저항(521), 제 2 저항(522), 가산 회로용 전원(525), 비반전 증폭기 회로(520)를 포함한다. 상기 비반전 증폭기 회로(520)는 제 3 저항(523), 제 4 저항(524), 비반전 증폭기 회로용 전원(526), 증폭기(527)를 포함한다.
상기 제 1 저항(521)의 단자중 하나는 가산 회로의 입력 단자(IN)으로서 기능을 한다. 상기 제 1 저항(521)의 다른 단자는 제 2 저항(522)의 단자중 하나에 접속된다. 상기 제 2 저항(522)중 하나의 단자는 가산 회로에 대한 전원(525)에 접속된다. 상기 제 1 저항(521), 제 2 저항(522)사이에서 얻을 수 있는 출력은 비반전 증폭기 회로(520)의 증폭기(527)중 비반전 입력 단자(+)에 입력된다.
상기 제 3 저항(523)의 단자중 하나는 상기 증폭기(527)의 출력 단자에 접속되며, 반면 제 3 저항(523)중 다른 단자는 상기 증폭기(527)의 반전된 입력 단자에 접속된다. 제 3 저항과 상기 증폭기(527)의 반전된 입력 단자 사이에서 얻을 수 있는 출력은 제 4 저항(524)의 단자중 하나에 입력된다. 제 4 저항(524)의 다른 단자는 비반전 증폭기 회로에 대한 전원(526)에 접속된다. 제 3 저항(523)과 증폭기(527)의 출력 단자 사이에서 얻을 수 있는 출력은 가산 회로(505)의 출력 단자(OUT)로부터 출력된다.
위에서 상술된 구조에 따라, 픽셀부에서 발광 소자의 유기 화합물층이나 모니터링 발광 소자(503)의 온도가 주위 온도에서 변화에 기인하여 변화할 때 조차도 일정 전류가 상기 발광 소자를 통해 흐르도록 전원 전위를 변화시킨다. 따라서, 발광 장치의 주위 온도가 증가할때도, 발광 장치의 소비 전력이 증가하는 것을 억제하며, 더구나, 발광 소자의 밝기는 일정 레벨로 유지된다. 더구나, 가산 회로(505)를 제공함으로써, 전력 소스선(501)의 전위는 모니터링 발광 소자(503)의 정 전류원(504)에 접속된 전극의 전위와 같은 레벨로 요구되지 않는다. 따라서, 버퍼 증폭기(502)를 통해 흐르는 전류의 크기, 모니터링 발광 소자(503), 정 전류원(504)이 억업되며, 그에 따라 소비 전력이 억제되는 결과를 초래한다.
상기 가산 회로(505)의 구조는 도 22에 도시된 구조에 국한되지 않는다. 본 실시예는 실시예 1 내지 6과 자유롭게 조합된다.
[실시예8]
실시예8에서, 거의 유사한 기판상에서 픽셀부 및 상기 픽셀부에서 형성된 구동 회로의 TFTs(n 채널 TFT 및 p 채널 TFT)를 제조하는 방법이 상세히 설명된다.
먼저, 도 23a에 도시된 바와같이, 실시콘 산화막, 실리콘 질화막, 또는 실리 콘 산화질화막과 같은 절연막으로부터 만들어진 베이스막(401)은 바륨 붕소 실리사이트 유리 또는 알루미늄 붕소 실리사이트 유리, 통상 Corning Corp. #7059 유리 또는 #1737 유리로부터 만들어지거나 수정 기판으로부터 만들어지는 기판(400)상에 형성된다. 예로, 플라즈마 CVD에 의해SiH4 ,NH3 ,N2O 로 이루어진 실리콘 산화질화막은 10 내지 200nm(양호하게는 50 내지 100nm)의 두께로 형성되고, SiH4, N2O 로 이루어진 50 내지 200nm(양호하게는 100 및 150nm 의 사이에서)의 두께로 형성된 수소화합실리콘 산화질화막은 유사하게 형성되고 적층된다. 베이스막은 도 23a도에 하나의 층으로서 도시된다. 상기 베이스막(401)은 실시예8에서 2개의 층 구조로서 도시되고, 위의 절연막중 단일층으로서 형성되고, 2개층 이상이 적층된 적층 구조를 가지고 또한 형성된다.
반도체 구조(402) 내지(405)는 레이저 수정화 방법 또는 공지된 열 수정화 방법으로 무정형 구조를 가진 반도체 막에 의해 형성된 수정 반도체 막으로부터 형성된다. 상기 반도체막(402) 내지(405)의 두께는(25) 내지(80)nm(양호하게는 30 및 60nm 사이)의 두께로 형성된다. 수정 반도체막 물질에는 적층이 존재하지 않으며, 실리콘이나 실리콘 게르마늄(SiGe)합금으로부터 막을 형성하는데 양호하다.
공지된 수정화 방법에 대해서, 전기로를 사용하는 열 수정화 방법, 레이저 광을 사용하는 레이저 어니얼링 수정화 방법, 적외선 광을 상요하는 램프 어니얼링 수정화 방법, 촉매 금속을 사용하는 수정화 방법이 존재한다.
펄스 방출형 또는 연속 방출형 엑시머 레이저, YAG 레이저, YVO4 레이저와 같은 레이저는 수정 반도체막을 제조하기 위해 레이저 수정 방법에 사용될 수 있다. 레이저광 응축 방법은 광학 시스템에 의해 선형 형태로 레이저 방출 장치로부터 방출되며, 반도체막에 광을 비추는 것은 이러한 레이저 형태들이 사용될 때 이용된다. 수정 상태는 동작자에 의해 적당히 선택되며, 그러나 엑시머 레이저를 사용할 때, 상기 펄스 방출 주파수는 300Hz 로 설정되며, 상기 레이저 에너지 밀도는 100 내지 400mJ/cm2 (통상 200 및 300mJ/cm2 )사이)로 설정된다. 더구나, 제 2 하모닉은 YAG 레이저가 사용될 때 이용되며, 펄스 방출 주파수는 30 내지 300KHz 로 설정되고, 상기 레이저 에너지 밀도는 300 내지 600mJ/cm2(통상은 350 및 500mJ/cm2 사이)에서 설정된다. 상기 레이저광은 100 내지 1000μm 의 폭 예로는 400 폭의 선형 형태로 수집되며 상기 기판의 전체면 위에 조사된다. 이것은 선형 레이저 광에 대해 50 내지 98%의 중첩비로 수행된다.
그때, 게이트 절연막(406)은 반도체층(402) 내지(405)를 덮어 형성된다. 게이트 절연막(406)은 플라즈마 CVD 또는 스퍼터링에 의해 40 내지 150nm 의 두께로 실리콘을 함유하는 절연막에 의해 형성된다. 120nm 두께의 실리콘 질화막은 실시예8에서 형성된다. 상기 게이트 절연막(406)은 이런 유형의 실리콘 질화막에 국한되지 않으며, 물론, 실리콘을 함유하는 다른 절연막이 또한 단일층 또는 적층 구조로 사용된다. 예로, 실리콘 산화막이 사용될 때, 300 내지 400℃ 에서 설정된 기판 온도로, 40Pa 의 반응 압력으로, TEOS(테트라에틸오소실리사이트) 및O2 의 화합물로 플라즈마 CVD 와 0.5 내지 0.8W/cm2 의 고주파수(13.56MHz) 전기 전력 밀도 0.8 내지 0.8에서 방전함으로써 형성된다. 게이트 절연막으로서 양호한 특성은 제조된 실리콘 산화막의 400 및 500 ℃ 사이에서 열 어닐링을 연속해서 수행하여 얻어진다.
제 1 전도막(407)과 제 2 전도막(408)은 게이트 전극을 형성하기 위해 게이트 절연막(406)상에서 형성된다. 제 1 전도막(407)은 50 내지 100nm 의 두께를 가진 Ta(탠탈륨)로부터 형성되고, 제 2 전도막(408)은 실시예 8에서 100 내지 300nm 의 두께를 가진 W(텅스텐)으로부터 형성된다.
상기 Ta 막은 스퍼터링에 의해 형성되며, Ta 타켓의 스퍼터링은 At에서 수행된다. Xe 및 Kr 의 적당량이 스퍼터링 시간에서 Ar 에 가산되는 경우, Ta 막의 내부 압력이 완화되고 막필링(peeling)이 억제된다. α 위상 Ta 막의 저항은 20μΩcm 이고, 게이트 전극에 사용되며, β 위상 Ta 막의 저항은 18.0 μΩ 이고 게이트 전극에 적당하지 않다. α 위상 Ta 막은 α 위상 Ta 막 근처의 수정 구조를 처리하는 탄탈륨 질화막이 α 위상 Ta를 형성하기 위해 Ta에 대해 베이스로서 10 내지 50nm 두께로 형성되는 경우 쉽게 얻어질 수 있다.
W 막은 W 타켓트로 스퍼터링함으로써 형성되며, 텅스텐 헥사플로오드(WF6 )를 사용하는 열 CVD 에 의해 형성된다. 사용될때마다, 게이트 전극으로서 막을 사용하기 위해 저저항성이 되는 막을 만드는 것이 필요하며, W 막의 저항은 20 같거나 적다. 상기 저항은 W 막의 수정 그레인을 확대함으로써 낮출 수 있으며, 이 경우, W 막에 산소와 같은 많은 불순물 요소가 존재한다. 수정화가 억제되면, 상기 막은 고저항성을 가진다. 순도 99.9999% 또는 99.99%를 갖는 W 타켓이 스퍼터닝시 사용된다. 한편, 충분한 주의를 하는 동안 W 막을 형성함으로써, 가스 위상으로부터 불순물이 막 형성시 안내되지 않으며, 9 내지 20 μΩcm 의 저항이 만들어진다.
제 1 전도막(407)이 Ta 가 되고 제 2 전도막(408)이 실시예8에서 W가 되면, 상기 전도막은 이에 국한되지 않으며, Ta, W, Ti, Mo, Al, Cu 로 이루어지는 그룹 또는 주성분으로서 이들 요소중 하나를 가지는 합금 물질 또는 이들 요소의 화학적 화합물로부터 선택된 요소로부터 형성된다. 더구나, 반도체막, 통상은 인과 같은 불순물 요소가 도프된 폴리 수정 실리콘막이 사용된다. 실시예8에서 사용된 예와 다른 양호한 조합의 예는, 탄탈룸 질화물(TaN)에 의해 제 1 전도막을 형성하는 것과, 제 1 전도막과 W 로부터 형성된 제 2 전도막을 조합하는 것과, 탄탈륨 질화물(TaN)에 의해 제 1 전도막을 형성하는 것과, 제 1 전도막과 Al 로부터 형성딘 제 2 전도막을 조합하는 것과, 탄탈륨 질화물(TaN)에 의해 제 1 전도막을 형성하는 것과 제 1 전도막과 Cu(도 23b를 보라)로부터 형성된 제 2 전도막을 조합하는 것을 포함한다.
마스크(409) 내지(412)는 레지스트 다음에 형성되며, 제 1 에칭 처리는 전극과 배선을 형성하기 위해 수행된다. ICP(유도성 결합 플라즈마) 에칭 방법은 실시예 8에 사용된다. CF4 및 CL2 의 가스 화합물은 에칭 가스로서 사용되고, 플라즈마는 1Pa 의 압력에서 코일형 전극에 500WRF 전기 전력(13.56MHZ)을 공급함으로써 발생된다. 100WRF 전기전력(13.56MHZ)은 기판측(테스트 조각단)에 공급되며, 효과적으로 네가티브 자기 바이어스 전압을 공급한다. CF4 와 CL2 가 조합될 때 같은 순서로 W 막과 Ta 막이 둘다 에칭된다.
도 23에 도시하지는 않았지만, 제 1 전도층과 제 2 전도층의 에지부는 적당한 레지스터 마스크 형태를 사용함으로써 위의 에칭 상태하에서 기판측에 공급된 바이어스 전압 효과에 따라 테이퍼 형태로 이루어진다. 상기 테이퍼된 부분 각은 15 내지 45 도 이다. 상기 에칭 시간은 게이트 절연막상에 남아있는 어떤 잔여물없이 에칭을 수행하기 위해 대략 10 내지 20% 만큼 증가한다. W 막에 따른 실리콘 산화질화막의 선택도는 2 내지 4(통상 3)이며, 실리콘 산화 질화막의 노출면의 20 내지 50nm 가 이러한 오버-에칭 처리에 의해 에치된다. 더구나, 도 23c에 도시하지 않았지만, 게이트 절연막(406)의 영역은 제 1 형태의 전도층(414 내지 417)에 의해 덮혀지지 않고, 에칭후에 20 내지 50nm 만큼 얇게 만들어진다.
제 1 형태의 전도층들(414 내지 417)(제 1 전도층 414a 내지 417a 및 제 2 전도층들(414b 내지 417b)은 제 1 에칭 처리에 따라 제 1 전도층과 제 2 전도층으로부터 형성된다.
제 2 에칭 처리는 도 23d의 도시처럼 다음에 수행된다. 상기 ICP 에칭 방법은 유사하게 사용되며, CF4, CL2, O2 의 화합물은 에칭 가스로서 사용되고, 플라즈마는 500WRF 전기전력(13.56MHZ)을 1Pa 의 압력에서 코일형 전극에 공그한다. 50WRF(13.56MHZ) 전기전력은 기판측(테스트단)에 공급되고, 제 1 에칭 처리의 전압과 비교하여 낮은 자기 바이어스 전압이 공급된다. 상기 W막은 이들 에칭 상태하에서 비등방적으로 에치되고, Ta(제 1 전도층)는 제 2 형태의 전도층들(419 내지 422)(제 1 전도층들(419a 내지 422a), 제 2 전도층들(419b 내지 422b))을 형성하는 낮은 에칭속도로 비등방적으로 에치된다. 더구나, 도 23d에 도시하지는 않았지만, 상기 게이트 절연막(406)은 영역에서 얇게 20 내지 50nm 정도로 에칭되고제 2 형태의 전도층들(419 내지 422)에 덮혀지지 않는다.
CF4와 CL2 의 혼합 가스에 따른 W 막과 Ta 막의 에칭 반응은 발생된 근, 반응 생성물의 이온 형태와 수증기 압력으로부터 평가된다. W 및 Ta 풀로르화물과 염화물의 증기 압력을 비교하여, W 플로르화물 화합물 WF6 는 가장 높으며, WCL5, TaF5 , TaCL5 의 증기 압력은 비슷한 정도이다. 그러므로, W 막과 Ta 막은 둘다 CF4, CL5 가스 화합물에 의해 에칭된다. 그러므로, 적당량의 O2 가 이 가스 화합물에 첨가되면, CF4, O2 가 반응하여 CO,F를 형성하고, 많은 양의 F 근 또는 F 이온이 발생한다. 결과적으로, 고플로르와 증기 압력을 가지는 W 막의 에칭 속도는 빠르게 된다. 한편, F 가 증가할 때 조차도, Ta 의 에칭 속도는 비교적 증가하지 않는다. 더구나, Ta 는 W 와 비교하여 쉽게 산화되고, Ta 면은 O2 에 첨가하여 산화된다. Ta 막의 에칭 속도는 Ta 산화가 플로르화물과 염화물과 반응하지 않기 때문에 더 감소한다. 그러므로, W 막과 Ta 막사이의 에칭 속도차를 가지는 것이 가능하며, Ta 막의 속도보다 더 높은 W 막의 에칭 속도를 이루는 것이 가능하게 된다.
따라서, 상기 마스크들(409a 내지 412a)이 제거되면, 제 1 도핑 처리는 도 24의(a)에 도시된 바와같이 수행되며, n 형 전도성을 전하는 불순물 요소를 첨가한다. 예로, 도핑은 70 내지 120KeV 의 가속 전압과 1x1013 atoms/cm2 의 도즈양으로 수행된다. 상기 도핑 처리는 불순물 요소에 대한 마스크로서 또한 제 2 전도층들(419a 내지 422) 아래의 영역에서 불순물 요소를 첨가하도록 제 2 전도층들(419 내지 422)을 사용하여 수행된다.따라서, 제 2 전도층들(419a 내지 422a)위에 중첩된 제 1 불순물 영역들(425 내지 428), 상기 제 1 불순물 영역보다 더 높은 불순물 농도를 가지는 제 2 불순물 영역들(429 내지 432)이 형성된다. n 형 전도성을 전하는 불순물 요소는 실시예 8에서 마스크들(409a 내지 412a)을 제거한 후에 첨가되는 것을 주목하며, 본 발명은 이에 국한되지 않는다. n 형 전도성을 전하는 불순물 요소는 도 24의(a)의 단계에서 첨가되며, 마스크들(409a 내지 412a)이 제거된다.
마스크(433)는 제 2 전도성층들(421a, 421b)을 덮도록 반도체층(404)상에서 다음에 형성된다. 상기 마스크(433)는 부분적으로 제 2 불순물 영역(431)위에 중첩되며, 게이트 절연막(406)과 교환된다. 제 2 도핑 처리는 그때 수행되고, n 형 전도성을 전하는 불순물 요소가 첨가된다. n 형 전도성을 전달하는 불순물 요소의 도핑은 저 가속 전압으로(도 24의(b)를 보라) 제 1 도핑 처리에서보다 높게 상승된다. 상기 도핑은 이온 도핑이나 이온 주입에 의해 수행된다. 이온 도핑은 1x1013 내지 5x1014 atoms/cm2 의 도즈량과 60 내지 100KeV 의 가속 전압의 상태하에서 수행된다. 기간표 그룹 15 요소, 통상 인(P) 또는 비소(As)는 n 형 전도성을 전하는 불순물 요소로서 사용되고, 여기서는 인(P)이 사용된다. 상기 제 2 형태의 전도층들(419 내지 422)은 이경우는 n 형 전도성을 전하는 불순물 요소에 따른 마스크가 되고, 소스 영역들(434 내지 437), 드레인 영역들(438 내지 441), LOV 영역들(422 내지 445)은 자기 정렬 방법으로 형성된다. 더구나 Loff 영역(446)은 마스크(433)에 따라 형성된다. n 형 전도성을 전달하는 불순물 요소는 1x1020 내지 1x1021 atoms/cm 3의 농도로 소스 드레인들(434 내지 437) 및 드레인 영역들(438 내지 441)에 첨가된다.
상기는 실시예8에 따른 마스크(433)의 크기를 제어함으로써 Loff 영역(446)의 길이를 자유롭게 설정하는 것이 가능하다.
이 명세서에서, 게이트 절연막을 통해 게이트 전극과 중첩되는 LDD 영역은 Lov 영역으로 불리며, 게이트 절연막을 지나 게이트 전극과 중첩되지 않은 LDD 영역은 Loff 영역으로 불린다.
n 형 전도성을 전하는 불순물 요소는 Loff 영역에서는 1x1017 내지 1x1019 atoms/cm3 의 농도로, Lov 영역에서는 1x1016 내지 1x1018 atoms/cm3 의 농도로 첨가된다.
도 24의(b)에서, n 형 전도성을 전하는 불순물 요소의 도핑 전후중 하나로 위에서 상술된 상태하에서 수행되면, n 형 전도성을 전하는 불순물 요소의 도핑이 상기 마스크(433)가 반도체층(404)상에서 형성된 상태에서 70 내지 120KeV 의 가속 전압으로 수행될 수 있다. 상기 스위칭 TFT 의 Loff 영역이 되는 부분(446)에서 n 형 전도성을 전하는 불순물 요소의 농도는위의 처리에 따라 억압되고, 구동기 회로에 사용된 TFT 의 Lov 영역이 되는 부분들(442,443)에서 n 형 전도성을 전하는 불순물 요소의 농도는 증가된다. 상기는 스위칭 TFT 의 Loff 영역이 되는 부분(446)에서 n 형 전도성을 전하는 불순물 요소의 농도를 억압함으로써 스위칭 TFT 의 차단 전류를 낮추는 것이 가능하다. 더구나, 드레인의 공간에서 고전계 열 캐리어 효과로 인한 감소 현상에 따라 발생된 열 캐리어들은 구동기 회로에 사용된 n 채널 TFT 의 Lov 영역이 되는 부분(443)에서 불순물 요소를 전달하는 n 형 전도성의 농도를 증가시킴으로써 억제된다.
상기 마스크(453) 제거후에, 상기 위의 하나의 전도성 형태와 반대인 전도성 형태를 가지는 소스 영역들(447,448), 드레인 영역들(449,450) 및 Lov 영역들(451,452)은 도 24의(c)에 도시처럼, P채널 TFT를 형성하는 반도체층들(402,405)에 형성된다. 상기 제 2 형태의 전도층들(419,422)은 불순물 요소에 따른 마스크로서 사용되고, 상기 불순물 영역들은 자기 정렬 방법으로 형성된다. n 채널 TFT를 형성하는 반도체층들(402,403)은 이시점에서 레지스트 마스크(453)에 의해 그들의 전체 면 영역 위로 덮는다. 인은 소스 영역들(447,448), 드레인 영역들(449,450), Lov 영역들(451,452)에 다른 농도로 첨가되며, 이온 도핑은 다이브로네(diborane)(B2AH6 )를 사용하여 수행되고, 따라서 불순물은 2x1020 내지 2x1021 atoms/cm3 의 농도를 가진 각 영역에 첨가된다.
불순물 영역들(소스 영역, 드레인 영역, Lov 영역, Loff 영역)은 위의 처리에 의해 각각의 반도체층들(402 내지 405)에 형성된다. 상기 반도체층위에 중첩되는 제 2 전도층들(419 내지 422)은 게이트 전극으로서 역할을 한다.
각각의 반도체층에 첨가된 불순물 요소로 활성시키는 처리는 그때 전도성 형태를 제어할 목적으로 수행된다. 푸란 어니얼링를 사용하는 열 어니얼링은 이 처리를 위해 수행된다. 한편, 레이저 어니얼링과 빠른 열 어니얼링(RTA)가 공급된다. 열 어니얼링은 1ppm 보다 작거나 같게, 양호하게는 통상, 500 및 600℃사이에서, 400 내지 700 ℃ 의 질소 대기에서 0.1ppm 보다 적거나 같게 수행된다. 열 처리는 실시예 8에서 500 ℃ 에서 4시간동안 수행된다. 그러므로, 전도층들(419 내지 422)에 사용된 배선 물질이 열에 따라 약해지는 경우에 대해, 배선을 보호하기 위해 내부층 절연막(주성분으로서 실리콘을 가지는)을 형성한 후에 활성화를 하는 것이 양호하다. 한편, 열 처리는 상기 반도체층의 수소화를 수행하는 3 및 100% 수소를 포함하는 대기에서 300 내지 450℃ 에서 1 내지 12시간동안 수행된다. 이 처리는 열적으로 여기된 수소에 의해 반도체층에서 댕글링 본드를 종결하는 것중 하나이다. 플라즈마 수소화는(플라즈마에 의해 여기된 수소) 또한 수소화중 또다른 수단으로서 수행된다.
제 1 내층 절연막(455)은 100 내지 200nm(도 25의(a))의 두께를 가지는 실리콘 산화 질화막으로부터 형성된다. 제 2 내층 절연막(458)은 유기 절연 물질로부터 이루어지며, 제 1 내층 절연막(455)상에 형성된다.
접촉홀은 게이트 절연막(406)에 형성되며, 제 1 내층 절연막(455)과 제 2 내층 절연막(458), 소스 배선들(459 내지 462)은 접촉홀을 통해 소스 영역들(447, 435, 436, 448)을 접촉하는데 형성된다. 같은 방법으로, 드레인 배선들(463 내지 465)은 또한 드레인 영역들(449, 439, 440, 450)을 접촉하는데 형성된다(도 25의(b)).
게이트 절연막(406), 제 1 내층 절연막(455), 제 2 의 내층 절연막(458)이 SiO2막 또는 SiON 막들일 때 CF4 및O2 를 사용하는 드라이 에칭에 의해 접촉홀을 형성하는 것이 양호하다. 더구나, 상기 게이트 절연막(406), 제 1 내층 절연막(455), 제 2 내층 절연막(458)이 유기 수지막인 경우에 대하여, 또는 BHF(버퍼된 수소 플로오르, HF+ NH4F )를 사용하는 드라이 에칭에 의해 접촉홀을 형성하는 것이 양호하다. 한편, 상기 게이트 절연막(406), 제 1 내층 절연막(455), 제 2 내층 절연막(458)이 다른 물질로 형성되면, 각 막에 대해 에천트 또는 에칭 가스 및 에칭 방법을 변화시키는 것이 양호하다. 상기 접촉홀은 또한 같은 에칭 방법과 같은 에천트 또는 에칭 가스를 사용함으로써 형성될 수 있다.
제 3의 내층 절연막(467)은 유기 수지 다음에 형성된다. 폴리마이드와 같은 유기수지, 폴리마이드, 아크릴, BCB(벤조싸이클로뷰테네)가 사용된다. 특히, 제 3 내층 절연막(467)이 센 레벨 주입으로 형성되기 때문에, 더 양호한 레벨을 갖는 아크릴을 사용하여 양호해진다. 아크릴막은 TFT 에 의해 형성된 단계가 충분한 레벨로 되는 막 두께에서 실시예(8)에 형성된다. 상기 막 두께는 1 내지 5 μm 까지 가 양호하다(더 양호하게는 2 와 4 μm 사이).
드레인 배선(465)에 도달하는 접촉홀은 제 3의 내층 절연막(467) 다음에 형성되고, 픽셀 전극(468)이 형성된다. 인듐 주석 산화(ITO)막은 실시예8에서 110nm 의 두께로 형성되고, 패터닝이 수행되고, 그에 따라 픽셀 전극(468)이 형성된다. 더구나, 2 및 20% 사이의 산화 아연 ZnO 가 인듐 산화물과 혼합하는 투명 전도막이 또한 사용된다. 상기 픽셀 전극(468)은 발광층의 양극이 된다(도 25의(c)를 보라).
제 1 뱅크(469)와 제 2 뱅크(470)은 수지 물질 다음에 형성된다. 상기 제 1 뱅크(469)와 제 2 뱅크(470)는 유기 화합물층과 후에 형성된 인접 픽셀들의 음극들을 분리하기 위해 형성된다. 그러므로, 제 2 뱅크(470)가 제 1 뱅크(469)보다 더 수평적으로 지키는 것이 양호하다. 제 1 뱅크(469)와 제 2 뱅크(470)의 조합된 두께가 1 내지 2 μm 순서로 이루어지며, 상기 유기 화합물층과 인접 픽셀의 후에 형성된 음극이 분리되어 제공된 두께상에 제한없다. 더구나, 어니얼링막에 의해 제 1 뱅크(469)와 제 2 뱅크(470)을 형성하는 것이 필요하며, 예로, 산화물 또는 수지와 같은 물질을 사용하는데 가능하다. 제 1 뱅크(469) 및 제 2 뱅크(470)는 같은 물질에 의해 형성되며 그들은 또한 다른 물질로 형성된다. 상기 제 1 뱅크(469)와 제 2 뱅크(470)는 픽셀들 사이에서 스트립 형태로 형성된다. 상기 제 1 뱅크(469)와 제 2 뱅크(470)는 소스 배선(소스 신호선)에 따라 위에 형성되고, 게이트 배선(게이트 신호선) 따라 위에 형성된다. 제 1 뱅크(469)와 제 2 뱅크(470)는 또한 피그먼트가 수지로 혼합된 물질에 의해 형성된다(도 26a를 보라).
유기 화합물층(471)과 음극(MgAg 전극)(472)는 진공 증착을 사용하여 대기에 노출되지 않고 연속해서 다음에 형성된다. 상기 유기 화합물층(471)의 막 두께는 80 내지 200nm(통상은 200과 250nm 사이)이다. 또한, 단지 하나의 픽셀이 실시예8에 도시되어 있으며, 적색광을 방출하는 유기 화합물층과, 녹색 광을 방출하는 유기 화합물층과, 청색 광을 방출하는 유기 화합물층은 이 시점에 동시에 형성된다. 유기화합물층과 음극을 형성하는 물질은 부분적으로 뱅크(470)에 조사되고, 그러므로, 이 명세서에서, 물질은 유기 화합물층(471)과 음극(472)에 포함되지 않는다.
상기 유기 화합물층(471)과 음극(472)은 적색에 대응하는 픽셀과, 녹색에 대응하는 픽셀과, 청색에 대응하는 픽셀의 순서로 형성된다. 그러므로, 상기 유기 화합물층(471)은 솔루션에 따라 저항이 부족하며, 따라서, 각각은 색은 포토리소그라피 기술을 사용하지 않고 분리적으로 형성된다. 상기는 금속 마스크를 사용하는 것이 가능하며 소망의 픽셀보다는 다른 픽셀을 덮으며 소망의 부분에서만 유기 화합물층(471)과 음극(472)을 선택적으로 형성된다.
즉, 처음에 마스크는 적색에 대응하는 부분을 제외하고 모든 부분을 덮도록 설정되며 적색 발광 유기 화합물층은 마스크를 사용하여 선택적으로 형성된다. 다음에, 마스크는 녹색에 대응하는 부분을 제외하고 모든 픽셀을 덮도록 설정되고, 녹색 발광 유기 화합물층은 마스크를 사용하여 선택적으로 형성된다. 마지막으로, 마스크는 청색에 대응하는 부분을 제외하고 모든 픽셀을 덮도록 설정되고, 청색 발광 유기 화합물층은 마스크를 사용하여 선택적으로 형성된다. 따라서, 여기에 모 든 다른 마스크의 사용이 기술되었지만, 같은 마스크는 또한 재사용된다. 더구나, 유기 화합물층과 음극이 진공을 해제없이 모든 픽셀상에서 형성될때까지 처리를 수행하는 것이 양호하다.
상기 유기 화합물층(471)은 발광층만으로 구성된 단일층 구조를 가지며, 실시예8에 도시된다. 그러나 발광층에 첨가된 홀 투명층, 홀 주입층, 전자 투명층, 전자 주입층과 같은 층을 가지는 구조가 또한 유기 화합물층에 대해 사용된다. 이들 형태의 여러 조합의 예가 이미 보고되었으며, 그러한 구조가 사용된다. 공지된 물질은 유기 화합물층(471)으로서 사용된다. 발광 소자의 구동 전압을 고려하여, 공지된 물질로서 유기 물질을 사용하는 것이 양호하다.
상기 음극이(472) 다음에 형성된다. 발광 소자의 음극으로서 MgAg 전극을 사용하는 예가 실시예8에 도시되었으며, 또한 다른 공지된 물질을 사용하는 것이 가능하다.
도 26b에 도시된 구조를 가지는 활성 매트릭스 구조가 완성된다. 상기 제 1 뱅크(469), 제 2 뱅크(470)을 형성한 후에, 멀티 챔버 방법(또는 인-라인 방법) 박막 형성 기기를 사용함으로써 음극(472)의 형성을 형태 대기에 노출되지 않도록 계속 처리를 수행하는 것이 효과적이다.
실시예8에서, 소스 영역(504), 드레인 영역(505), Loff 영역(506), Lov 영역(507) 및 채널 형성 영역(508)은 스위칭 TFT(501)의 반도체층에 포함된다. 상기 Loff 영역(506)은 게이트 절연막(406)을 통해 게이트 전극(421)에 중첩하지 않도록 형성된다. 더구나, Lov 영역(507)은 게이트 절연막(406)을 통해 게이트 전극(421)과 중첩하도록 형성된다. 이런 형태의 구조는 차단 전류 감소시 상당히 효과적이다.
더구나, 단일 게이트 구조는 실시예8에서 스위칭 TFT(501)로서 사용되고, 본 발명은 스위칭 TFT 에 대해 이중의 게이트 구조 또는 또다른 형태의 멀티게이트 구조를 가진다. 2개의 TFT 들은 거의 직렬로 2중 게이트 구조를 사용함으로써 접속되고, 차단 전류 부가적 감소의 장점을 준다.
더구나, 스위칭 TFT(501)은 실시예8에서 n 채널 TFT 이며, p 채널 TFT 가 또한 사용된다.
전류 제어 TFT(502)의 반도체층은 소스 영역(510), 드레인 영역(511), Lov 영역(512), 채널 형성 영역(513)을 포함한다. 상기 Lov 영역(512)은 게이트 절연막(406)을 통해 게이트 전극(422)와 중첩되도록 형성된다. 전류 제어 TFT(502)는 실시예8에서 Loff 영역을 가지지 않으며, Loff 영역을 가지는 구조가 사용된다.
더구나, 전류 제어 TFT(502)는 실시예8에서 P채널 TFT 이고, 또한 n 채널 TFT 가 된다.
실시예8의 활성 매트릭스 기판은 극단적인 고 신뢰성을 보여주고 있으며, 그동작 특성 또한 픽셀부뿐아니라 구동 회로부에서도 선택적으로 구성된 TFT를 배열함으로써 증가된다.
처음에, 동작 속도에서 매우 큰 하강을 가지지 않도록 열 캐리어 주입이 감소된 구조를 가지는 TFT 는 구동 회로부를 형성하는 CMOS 회로의 n 채널 TFT(502)로서 사용된다. 쉬프트 레지스터, 버퍼, 레벨 시프터, 샘플링 회로(샘플 및 홀드 회로)와 같은 회로들은 여기서는 구동 회로로서 포함된다. D/A 변환기와 같은 신호 변환 회로는 디지털 구동 수행의 경우에 포함된다.
실시예8의 CMOS 회로의 n 채널 TFT(503)의 반도체층은 소스 영역(521), 드레인 영역(522), Lov 영역(523), 채널 형성 영역(524)를 포함한다.
더구나, CMOS 회로의 P 채널 TFT(504)의 반도체층은 소스 영역(531), 드레인 영역(532), Lov 영역(533), 채널 형성 영역(534)을 포함한다.
실제로, 대기에 노출되지 않도록 도 26b의 처리로 완성된 후 고밀폐 특성과 소량의 가스 방출(박막 또는 자외선 경화 수지막)을 가지는 보호막과 투명 실링 물질에 의해 패키징(sealing)을 수행하는 것이 양호하다. 더구나, 불활성 가스가 시일링 물질 내측에 있고, 드라잉 에칭(예로, 바륨 산화물)이 시일링 물질내에 정렬되면, 발광 소자의 신뢰도가 증가한다.
더구나, 커넥터(가요성 프린트 회로, FPC)가 패케이징 처리등에 따라 밀폐 특성이 증가된 후 외부 신호 단자에 대해 기판에 형성된 요소와 상기 회로로부터 연장된 단자와 접속하기 위해 부착된다. 따라서 제조된 생성품이 완성된다. 이러한 형태의 전도 가능 형태는 이 명세서를 통해 발광 장치로 설명된다.
채널 길이 방향(후에는 게이트 전극폭으로 불림)의 게이트 전극폭은 본 발명의 제조 처리에 따라 위의 상태와는 다르다. 그러므로, 마스크로서 게이트 전극을 사용하는 이온 주입이 수행될 때, 게이트 전극 두께로 차로 인해, 이온 침투 깊이차를 이용함으로써 제 1 게이트 전극하에 배열되지 않은 반도체층내의 이온 농도보다는 게이트 전극 밑에 배열된 반도체층내의 이온 주입을 이루는 것이 가능하다.
더구나, 마스크를 사용하는 Loff 영역을 형성하기 위해, Lov 영역의 폭만이 에칭에 의해 제어될 필요가 있다. 이는 Lov 영역과 Loff 영역의 위치를 제어하기 쉽게 된다. 상기 유기 혼합물층으로부터 방출된 광이 기판측을 향해 전달되는 예가 실시예 8에 설명되어 있으며, 본 발명은 이에 국한되지 않고, 상기 유기 혼합물층으로부터 방출된 광은 상기 기판위에 전달되는 구조가 사용된다. 이 경우, 상기 발광 소자의 음극은 픽셀 전극이 되며 상기 전류 제어 TFT 는 n 채널 TFT가 된다.
픽셀이 스위칭 TFT를 가지는 전류 제어 TFT 가 실시예8에서 설명되는 경우라도, 본 발명은 이에 국한되지 않는다. 픽셀이 3개 이상의 TFT 들을 가질때조차도 본 실시예에 적용할 수 있다.
본 발명에 따른 발광 장치의 제조 방법은 실시예8에 기술된 제조 방법에 국한되지 않으며 다른 제조 방법이 활용될 수 있다.
실시예은 다른 실시예 1 내지 7과 자유롭게 조합하는 것이 가능하다.
[실시예9]
본 발명에 의해 제조된 발광 장치는 자기 방출형 장치, 더욱이 시야 각이 넓기 때문에 액정 디스플레이 장치와 비교하여 발기 위치의 더 양호한 시계를 가진다. 따라서, 상기는 여러 전자 기기용으로 디스플레이부로서 사용된다. 예로, 본 발명의 발광 디스플레이 장치는 큰 스크린에 의해 TV 방송의 감상을 위해 30인치 이상의 대각 길이(통상 40인치 이상)를 가지는 케이스내의 발광 장치와 협조하여 디스플레이 장치의 디스플레이부로서 사용되는데 적당하다. 본 발명의 발광 장치는 여러 전자 기기용으로 디스플레이부로서 사용된다.
아래에는 그러한 전자 기기의 예로서 주어진다. 즉, 비디오 카메라 디지털 카메라, 고글형 디스플레이부(헤드 장착 디스플레이), 카네비게이션 시스템, 오디오 재생 장치(카오디오 시스템, 오디오 컴포시스템과 같은)노트북 개인용 컴퓨터, 게임설비, 및 휴대용 정보 단말기(이동 컴퓨터, 이동 전화, 이동 게임 설비나 전자 서적과 같은) 기록 매체(특히, 기록 매체의 재생을 수행하고 디지털 비디오 디스크 DVD 와 같은 영상을 표시하는 디스플레이부에 제공된 장치)를 제공하는 영상 재생 장치에 주어진다. 특히, 개인용 정보 단말기는 종종 대각 방향으로 보여주며, 시계의 폭은 매우 중요하게 간주된다. 따라서, 발광 장치가 제공되는 것이 양호해진다. 이들 전자 기기의 예가 도 27,28에 도시된다.
도 27a는 디스플레이 패널(2701)및 동작 패널(2702)을 포함하는 휴대용 정보 단말기를 설명한다. 디스플레이 패널(2701)은 접속부(2703)에서 동작 패널(2702)에 접속된다. 접속부(2703)에서, 디스플레이 패널(2701)의 디스플레이부(2704)에 제공된 면과 상기 동작 패널(2702)의 동작 키이(2706)에 제공된 면 사이의 각 Q는 임의로 변화한다.
상기 디스플레이 패널(2701)은 디스플레이부(2704)를 포함한다. 더구나, 도 27a에 도시된 휴대용 정보 단말기는 전화기로서 기능을 하며, 디스플레이 패널(2701)는 음성이 오디오 출력부(2705)로부터 출력되도록 오디오 출력부(2705)를 포함한다. 본 발명의 상기 발광 장치는 디스플레이부(2704)용으로 활용된다.
상기 동작 패널(2702)은 동작 키이(2706), 전원 스위치(2707), 오디오 입력 부(2708), CCD 수신부(2709)를 포함한다. 상기 동작 키이(2706) 및 전원 스위치(2707)는 도 27a에 분리적으로 제공된다. 전원 스위치(2707)는 동작 키이(2706)에 포함된다.
상기 오디오 입력부(2707)에서, 음성이 입력된다. 상기 CCD 수신부(2709)에 입력된 영상은 전자 데이터로서 휴대용 정보 단말기에 수신된다.
상기 디스플레이 패널(2701)은 오디오 출력부(2705)를 포함하며 동작 패널은 도 27a의 오디오 입력부(2708)를 포함하며, 본 실시예는 이에 국한되지 않는다. 즉, 디스플레이 패널(2701)은 오디오 입력부(2708)를 포함하고, 동작 파나넬은 오디오 출력부(2705)를 포함한다. 더구나, 오디오 출력부(2705)와 오디오 입력부(2708)는 디스플레이 패널(2701)에 제공되고, 오디오 출력부(2705)와 오디오 입력부(2708)은 동작 패널(2702)에 제공된다.
상기 휴대용 정보 단말기는 도 27a에는 안테나가 없다는 것을 주목하고, 안테나는 필요에 의해 제공된다.
도 27b는 메인바디(2601), 오디오 출력부(2602), 오디오 입력부(2603), 디스플레이부(2604), 동작 스위치(2605), 안테나(2606)을 포함하는 휴대용 전화를 설명한다. 본 발명에 따른 발광 장치는 디스플레이부(2604)로서 사용된다. 상기 디스플레이부(2604)는 블랙 칼라의 배경에 백색 칼라 특성을 표시하여 휴대 전화의 소비 전력을 감소시킨다.
본 발명의 발광 장치는 소비 전력이 감소되므로 휴대용 전자 기기에 매우 효과적이다.
도 28a는 프레임(2001), 지지테이블(2002), 디스플레이부(2003)등을 포함하는 발광 장치를 갖는 디스플레이 장치를 설명한다. 본 발명의 발광 장치는 디스플레이부(2003)에 응용 가능하다. 상기 발광 장치는 자기 방출형이고 따라서 백 광을 요구하지 않는다. 따라서, 디스플레이부는 액정 디스플레이 장치보다는 두껍고 막을 가진다.
도 28b는 메인 바디(2101), 디스플레이부(2102), 오디오 입력부(2103), 동작 스위치(2104), 배터리(2105), 영상 수신부(2106)등을 포함하는 비디오 카메라를 설명한다. 본 발명에 따른 발광 장치는 디스플레이부(2102)로서 사용된다.
도 28c는 메인바디(2201), 신호 케이블(2202), 헤드 장착 밴드(2203), 스크린부(2204), 광학 시스템(2205), 디스플레이부(2206)등을 포함하는 헤드 장착형 전자 기기의 하나의 부분(우-절반 조각)을 설명한다. 본 발명의 발광 장치는 디스플레이부(2206)에 응용한다.
도 28d는 메인바디(2301), 기록 매체(DVD 등)(2302), 동작 스위치(2303), 디스플레이부(a)(2304), 또다른 디스플레이부(b)(2305)등을 포함하는 기록 매체(특히, DVD 재생 장치)를 제공하는 영상 재생 장치를 설명한다. 상기 디스플레이부(2304)(a)는 주로 영상 정보를 표시하기 위해 사용되고 디스플레이부(2305)(b)는 캐릭터 정보를 표시하는데 사용한다. 본 발명에 따른 발광 장치는 디스플레이부(2304)(a),(2305)(b)로서 사용될 수 있다. 또한 기록 매체를 제공하는 영상 재생 장치는 가정용 게임 설비등을 포함한다.
도 28e는 메인 바디(2401), 디스플레이부(2402), 아암부(2403)을 포함하는 고글형 디스플레이부(헤드 장착 디스플레이)를 설명한다. 본 발명에 따른 발광 장치는 디스플레이부(2402)에 사용될 수 있다.
도 28f는 메인 바디(2501), 프레임(2502), 디스플레이부(2503), 키보드(2504)등을 포함하는 개인용 컴퓨터를 설명한다. 본 발명에 따른 발광 장치는 디스플레이부(2503)로서 사용된다.
유기 물질의 방출 루미넌스가 미래에 더 높게 되면 출력된 영상 정보를 포함하는 광은 렌즈등에 의해 투사되어 확대되고 그에 의해 프론트형 또는 리어형 투사기에 적용된다.
전술된 전자 기기는 인터넷 CATV(케이블 텔레비젼 시스템)과 같은 텔레 통신 통로를 통해 기술된 디스플레이 정보용으로 더 유사하게 사용되고, 이동 화상 정보를 표시한다. 상기 발광 장치는 유기 물질 고 응답 속도를 억제하기 때문에 이동 화상을 디스플레이하는데 적합하다.
발광 장치 소비 전력의 발광부 때문에, 상기 발광부는 가능한 작게 되는 방법으로 정보를 표시하는데 바람직하다. 따라서, 발광 장치는 캐릭터 정보, 즉, 및 휴대용 정보 단자의 디스플레이부, 특히, 휴대용 전화 또는 카오디오 재생 성비를 주로 표시하는 디스플레이부에 공급된다. 비방출부가 배경에 대응하는 동안 캐릭터 정보가 발광부에 의해 형성되도록 발광 디스플레이 장치를 구동하는 것이 양호하다.
위에서처럼, 본 발명은 모든 분야에서 광범위한 전자 기기에 다양하게 제공된다. 실시예 1 내지 8와 실시예 9를 자유롭게 조합하는 것이 가능하다.
[실시예10]
이 실시예에서, 본 발명의 제 3 구조의 다른 특정 구조와 온도로 인한 밝기 변화가 측정된 값으로 설명될 수 있다.
도 29a는 이 실시예의 발광 장치에 포함된 모니터용으로 발광 소자의 접속 상태를 도시한다. 참조부호(701, 702, 703, 704, 705)는 전력 소스선, 버퍼 증폭기, 모니터링 발광 소자, 정 전류원, 및 픽셀부내의 발광 소자중 하나를 각각 표시한다.
도 29a는 전류 제어 TFT(도시하지 않음)가 "ON" 상태이고, 상기 전류 제어 TFT 가 픽셀부내의 발광 소자(705)의 픽셀 전극과 전력 소스선(701)에 직접 접속된 경우를 도시한다.
또한, 도 29a에서, 상기 픽셀부내의 발광 소자(705)의 양극은 픽셀 전극으로서 사용되었지만, 이 실시예는 그러한 구조에 국한되지 않는다. 음극이 픽셀 전극으로서 사용될 수 있다.
이 실시예의 정 전류원(704)은 증폭기, 가변 저항, 바이폴라 트랜지스터를 가진다. 참조부호 V1,V2는 공급된 소정 전압을 표시하며, 관계(양극에 공급된 전압<V2<V1)를 만족한다. 그런데, 양극에 공급된 전압, V2,V1의 상기 관계는 양극이 픽셀 전극으로서 사용되는지 또는 음극이 픽셀 전극으로서 사용되는지 여부에 따라 변화한다. 발광 소자로 순방향 바이어스 전류를 흐르도록 하기 위해, 양극에 인가된 전압, V2,V1 의 관계는 적당히 설정된다. 또한, 정 전류원(704)은 도 29a에 도시된 바와같은 구조에 국한되지 않고, 공지의 정 전류원이 사용될 수 있다.
정 전류원(704)의 출력 단자는 상기 모니터링 발광 소자(703)의 픽셀 전극에 접속된다. 그런데, 픽셀부에서 상기 발광 소자(705)의 양극이 픽셀 전극으로서 사용될 때, 상기 모니터링 발광 소자(703)의 양극은 픽셀 전극으로서 사용된다. 반대로, 픽셀부내의 발광 소자(705)의 음극은 픽셀 전극으로서 사용될 때, 상기 모니터링 발광 소자(703)의 음극은 픽셀 전극으로서 사용된다.
도 29a에서, 상기 모니터링 발광 소자의 양극(703)은 픽셀 전극으로서 사용된다.
상기 정 전류원(704)의 출력 단자가 모니터링 발광 소자(703)의 픽셀 전극에 접속될 때 전류는 모니터링 발광 소자(703)에 흐르며, 그값은 항상 일정하게 유지된다. 다음, 상기 발광 소자에 포함된 유기 혼합물층의 온도는 변화될 때, 상기 모니터링 발광 소자(703)에 흐르는 전류량이 변화하지 않더라도, 상기 정 전류원(704)에 접속된 모니터링 발광 소자(703)의 픽셀 전극의 전위가 변화한다.
한편, 상기 버퍼 증폭기(702)는 2개의 입력 단자들과 하나의 출력 단자를 가지며, 상기 2개의 입력 단자들중 하나는 비반전된 입력 단자(+)이며, 다른 단자는 반전 입력 단자(-)이다. 상기 모니터링 발광 소자(703)의 픽셀 전극의 전위는 버퍼 증폭기(702)의 비반전 입력 단자에 제공된다.
상기 버퍼 증폭기(702)는 전력 소스선(701)의 배선 캐패시턴스 등과 같은 부하로 인해, 정 전류원(704)에 접속된 모니터링 발광 소자(703)의 픽셀 전극의 전위 변화를 억압하는 회로이다. 따라서, 상기 버퍼 증폭기(702)의 비반전된 입력 단자에 제공된 전위는 전력 소스선(701)의 배선 캐패시턴스와 같은 부하로 인해 변화없이 출력 단자로부터 출력되며, 픽셀부에서 발광 소자(705)의 픽셀 전극에 제공된다. 결국, 상기 모니터링 발광 소자(703)에 흐르는 전류는 픽셀부내의 발광 소자(705)에 흐르는 전류와 동일하다.
따라서, 상기 픽셀부내의 발광 소자(705) 또는 모니터링 발광 소자(703)의 유기 혼합물층의 온도가 주위 온도 변화에 따라 변화하고 일정 전류가 각각의 발광 소자에 흐른다. 따라서, 상기 발광 장치의 주위 온도가 상승할 때 조차도, 상기 발광 장치의 소비 전력시 증가가 억제된다.
도 29b는 도 29a에 도시된 구조를 가지는 발광 장치의 픽셀부에서 발광 소자(705)의 온도로 인해 밝기의 측정값 변화를 도시한다. 그런데, 그래프(정정된)는 본 발명의 발광 장치에서 측정값에 관계되고, 그래프(정정되지 않은)는 본 발명의 제 3 구조없이 발광 장치의 측정값에 관계한다.
도 29a에 나타난 바와같이, 그래프(정정되지 않는)에서, 밝기는 온도 상승에 따라서 증가한다. 그러므로, 그래프(정정된)에서, 온도가 상승할 때 조차도, 밝기는 일정하게 유지된다. 따라서 전류 및 밝기는 본 발명의 발광 장치의 관계에 비례하며, 상기 온도가 상승할 때 조차도, 전류는 일정하게 유지되고, 소비 전력의 증가가 억제된다.
도 29b는 도 29a에 도시된 구조를 가지는 발광 장치가 픽셀부에서 발광 소자(705)의 온도로 인해 밝기의 측정값 변화를 도시한다. 그런데, 그래프(정정된)는 본 발명의 발광 장치에서 측정값에 관계되고, 그래프(정정되지 않은)는 본 발명의 제 3 구조어벗이 발광 장치의 측정값에 관계한다.
도 29a에 나타난 바와같이, 그래프(정정되지 않는)에서, 밝기는 온도 상승에 따라서 증가한다. 그러므로, 그래프(정정된)에서, 온도가 상승할 때 조차도, 밝기는 일정하게 유지된다. 따라서 전류 및 밝기는 본 발명의 발광 장치의 관계에 비례하며, 상기 온도가 상승할 때 조차도, 전류는 일정하게 유지되고, 소비 전력의 증가가 억제된다.
또한, 발광 소자에서, 밝기 감소가 유기 발광층의 왜곡에 의해 발생한다. 여기서, 왜곡이 같은 레벨로 발생할 때 조차도, 전류가 음극과 양극사이에서 흐르는 경우의 밝기의 감소량은 일정하게 유지되고 상기 음극과 양극 사이에 공급된 전압이 일정하게 유지되는 경우의 감소량보다 더 작다. 따라서, 발광 소자에 흐르는 전류는 본 발명의 발광 장치에서 일정하게 유지되고 왜곡으로 인한 밝기 감소가 억제된다.
상기 실시예는 동작에 따라 실시예 1 내지 9의 구조와 조합할 수 있다.
위에서 기술된 바와같이, 본 발명의 제 1 구조에 따르면 상기 발광 소자를 통해 흐르는 전류의 크기는 어느 정도로 억압될 수 있으며, 그에 따라 상기 발광 장치가 감소된 소비 전력을 발생한다. 본 발명의 제 2 구조에 따르면, 픽셀에 입력되는 디지털 비디오 신호의 비트수는 감소되고, 따라서 상기 소스 신호선 구동기 회로와 게이트 신호선 구동기 회로에 의한 디지털 비디오 신호를 기록하는 요구된 기록수가 감소된다. 따라서, 상기 소스 신호선 구동기 회로와 게이트 신호선 구동기 회로의 소비 전력이 감소되고, 그에 따라 상기 발광 장치의 감소된 소비 전력 감소를 야기한다. 본 발명의 제 3 구조에 따르면, 픽셀의 발광 소자를 통해 흐르는 전류의 크기는 유기 혼합물층의 온도가 변화할 때 조차도 일정 레벨로 유지된다. 따라서, 일정 레벨에서 밝기를 교대로 유지하는 발광 장치의 주변 온도가 증가할 때 조차도 상기 발광 장치의 소비 전력이 증가하는 것을 방해한다.
위에서 기술된 바와같은 본 발명의 제 1, 제 2, 제 3 구조에 따라, 발광 장치의 소비 전력와 발광 장치를 제공하는 전자 기기를 억압하는 것이 가능하다. 상기는 제 1 내지 제 3 구조중 하나는 본 발명에 포함되도록 요구된다. 제 1 내지 제 3 구조 모두 또는 2개가 포함될 수도 있다는 것은 자명하다.

Claims (48)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 디스플레이 장치에 있어서:
    복수의 픽셀들과,
    소스 신호선 구동기 회로를 포함하고,
    상기 소스 신호선 구동기 회로는 스위칭 회로를 포함하고,
    상기 스위칭 회로에 입력된 비디오 신호의 극성은 상기 스위칭 회로에 입력될 쉬프트 신호에 의해 반전되며, 상기 반전된 신호는 상기 복수의 픽셀들에 입력되는, 디스플레이 장치.
  5. 제 4 항에 있어서,
    상기 스위칭 회로는 인버터, 제 1 아날로그 스위치, 및 제 2 아날로그 스위치를 포함하고,
    상기 스위칭 회로에 입력된 상기 비디오 신호는 상기 인버터를 통해 상기 제 1 아날로그 스위치의 입력 단자에 입력되고,
    상기 스위칭 회로에 입력된 상기 비디오 신호는 상기 제 2 아날로그 스위치의 입력 단자에 입력되고,
    상기 쉬프트 신호는 상기 제 1 아날로그 스위치의 제 1 제어 입력 단자 및 상기 제 2 아날로그 스위치의 제 2 제어 입력 단자에 입력되고,
    상기 쉬프트 신호의 극성을 반전하여 얻어진 신호는 상기 제 1 아날로그 스위치의 제 2 제어 입력 단자 및 상기 제 2 아날로그 스위치의 제 1 제어 입력 단자에 입력되고,
    상기 제 1 아날로그 스위치 및 상기 제 2 아날로그 스위치의 출력 단자들로부터 출력된 신호들은 상기 스위칭 회로로부터 출력되는, 디스플레이 장치.
  6. 제 4 항에 있어서,
    상기 스위칭 회로는 인버터, 제 1 NAND, 제 2 NAND, 및 NOR를 포함하고,
    상기 제 1 NAND 에는 상기 쉬프트 신호와, 상기 인버터를 통과한 상기 비디오 신호가 공급되고,
    상기 제 2 NAND 에는 상기 비디오 신호와, 상기 쉬프트 신호의 극성을 반전하여 얻은 신호가 공급되고,
    상기 제 1 NAND 로부터 출력된 신호 및 상기 제 2 NAND 로부터 출력된 신호는 상기 NOR 에 입력되고,
    상기 NOR 로부터 출력된 신호는 상기 스위칭 회로로부터 출력되는, 디스플레이 장치.
  7. 삭제
  8. 삭제
  9. 디스플레이 장치에 있어서:
    각각이 발광 소자를 포함하는 복수의 픽셀들과,
    소스 신호선 구동기 회로를 포함하고,
    상기 소스 신호선 구동기 회로는 쉬프트 레지스터, 하나 이상의 래치들, 및 스위칭 회로를 포함하고,
    하나 이상의 래치들로부터 상기 스위칭 회로에 입력되는 디지털 비디오 신호의 극성은 상기 스위칭 회로에 입력될 쉬프트 신호에 의해 반전되고, 상기 반전된 신호는 상기 복수의 픽셀들에 입력되는, 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 스위칭 회로는 인버터, 제 1 아날로그 스위치, 및 제 2 아날로그 스위치를 포함하고,
    상기 스위칭 회로에 입력된 상기 비디오 신호는 상기 인버터를 통해 상기 제 1 아날로그 스위치의 입력 단자에 입력되고,
    상기 스위칭 회로에 입력된 상기 비디오 신호는 상기 제 2 아날로그 스위치의 입력 단자에 입력되고,
    상기 쉬프트 신호는 상기 제 1 아날로그 스위치의 제 1 제어 입력 단자 및 상기 제 2 아날로그 스위치의 제 2 제어 입력 단자에 입력되고,
    상기 쉬프트 신호의 극성을 반전하여 얻어진 신호는 상기 제 1 아날로그 스위치의 제 2 제어 입력 단자 및 상기 제 2 아날로그 스위치의 제 1 제어 입력 단자에 입력되고,
    상기 1 아날로그 스위치 및 상기 제 2 아날로그 스위치의 출력 단자들로부터 출력된 신호들은 상기 스위칭 회로로부터 출력되는, 디스플레이 장치.
  11. 제 9 항에 있어서,
    상기 스위칭 회로는 인버터, 제 1 NAND, 제 2 NAND, 및 NOR을 포함하고,
    상기 제 1 NAND 에는 상기 쉬프트 신호와, 상기 인버터를 통과한 상기 비디오 신호가 공급되고,
    상기 제 2 NAND 에는 상기 비디오 신호와, 상기 쉬프트 신호의 극성을 반전하여 얻은 신호가 공급되고,
    상기 제 1 NAND로부터 출력된 신호 및 상기 제 2 NAND 로부터 출력된 신호는 상기 NOR 에 입력되고,
    상기 NOR 로부터 출력된 신호는 상기 스위칭 회로부터 출력되는, 디스플레이 장치.
  12. 삭제
  13. 삭제
  14. 디스플레이 장치에 있어서:
    각각이 발광 소자를 포함하는 복수의 픽셀들과,
    소스 신호선 구동기 회로를 포함하고,
    상기 소스 신호선 구동기 회로는 쉬프트 레지스터, 하나 이상의 래치들, 및 스위칭 회로를 포함하고,
    상기 하나 이상의 래치들로부터 상기 스위칭 회로에 입력된 디지털 비디오 신호의 극성은 상기 스위칭 회로에 입력될 쉬프트 신호에 의해 반전되고, 상기 반전된 신호는 상기 복수의 픽셀들에 입력되고,
    상기 모든 발광 소자들이 하나의 프레임 기간에서 광을 방출하는 시간 기간의 평균은, 상기 모든 발광 소자들이 하나의 프레임 기간에서 광을 방출하는 시간 기간의 최대값의 절반보다 작거나 같은, 디스플레이 장치.
  15. 제 14 항에 있어서,
    상기 스위칭 회로는 인버터, 제 1 아날로그 스위치, 및 제 2 아날로그 스위치를 포함하고,
    상기 스위칭 회로에 입력된 상기 비디오 신호는 상기 인버터를 통해 상기 제 1 아날로그 스위치의 입력 단자에 입력되고,
    상기 스위칭 회로에 입력된 상기 비디오 신호는 상기 제 2 아날로그 스위치의 입력 단자에 입력되고,
    상기 쉬프트 신호는 상기 제 1 아날로그 스위치의 제 1 제어 입력 단자 및 상기 제 2 아날로그 스위치의 제 2 제어 입력 단자에 입력되고,
    상기 쉬프트 신호의 극성을 반전하여 얻어진 신호는 상기 제 1 아날로그 스위치의 제 2 제어 입력 단자 및 상기 제 2 아날로그 스위치의 제 1 제어 입력 단자에 입력되고,
    상기 제 1 아날로그 스위치 및 상기 제 2 아날로그 스위치의 출력 단자들로부터 출력된 신호들은 상기 스위칭 회로로부터 출력되는, 디스플레이 장치.
  16. 제 14 항에 있어서,
    상기 스위칭 회로는 인버터, 제 1 NAND, 제 2 NAND, 및 NOR을 포함하고,
    상기 제 1 NAND 에는 상기 쉬프트 신호와, 상기 인버터를 통과한 상기 비디오 신호가 공급되고,
    상기 제 2 NAND 에는 상기 비디오 신호와, 상기 쉬프트 신호의 극성을 반전하여 얻은 신호가 공급되고,
    상기 제 1 NAND 로부터 출력된 신호 및 상기 제 2 NAND 로부터 출력된 신호는 NOR 에 입력되고,
    상기 NOR 로부터 출력된 신호는 상기 스위칭 회로로부터 출력되는, 디스플레이 장치.
  17. 삭제
  18. 삭제
  19. 디스플레이 장치에 있어서:
    복수의 픽셀들과,
    신호 제어 회로를 포함하는 소스 신호선 구동기 회로를 포함하고,
    제 1 신호는 상기 신호 제어 회로를 통해 상기 쉬프트 레지스터에 입력되고 그에 의해 상기 쉬프트 레지스터로부터 제 2 신호를 출력하고,
    비디오 신호는 상기 제 2 신호에 의해 상기 제 1 래치에 입력되어 유지되며,
    상기 제 1 래치에서 유지된 상기 비디오 신호는 래치 신호에 의해 상기 제 2 래치에 입력되어 유지되며,
    상기 제 2 래치에 입력되어 유지된 상기 비디오 신호는 상기 복수의 픽셀들에 입력되며,
    상기 신호 제어 회로는 일정 시간 기간 동안 상기 쉬프트 레지스터에 상기 신호 대신에 일정한 고정 전위(constant fixed electrical)를 공급함으로써 상기 제 1 래치에 입력되어 유지될 상기 디지털 비디오 신호의 비트들의 수를 감소시키는, 디스플레이 장치.
  20. 삭제
  21. 삭제
  22. 디스플레이 장치에 있어서:
    복수의 픽셀들을 포함하는 픽셀부와,
    쉬프트 레지스터, 제 1 래치, 제 2 래치, 및 클럭 신호 제어 회로를 포함하는 소스 신호선 구동기 회로를 포함하고,
    클럭 신호는 상기 클럭 신호 제어 회로를 통해 상기 쉬프트 레지스터에 입력되고 그에 의해 상기 쉬프트 레지스터로부터 타이밍 신호를 출력하고,
    비디오 신호는 상기 타이밍 신호에 의해 상기 제 1 래치에 입력되어 유지되며,
    상기 제 1 래치에서 유지된 상기 비디오 신호는 래치 신호에 의해 상기 제 2 래치에 입력되어 유지되며,
    상기 제 2 래치에 입력되어 유지된 상기 비디오 신호는 상기 복수의 픽셀들에 입력되고,
    상기 클럭 신호 제어 회로는 일정 시간 기간 동안 상기 쉬프트 레지스터에 상기 클럭 신호 대신에 일정한 고정 전위를 공급함으로써 상기 제 1 래치에 입력되어 유지될 상기 디지털 비디오 신호의 비트들의 수를 감소시키는, 디스플레이 장치.
  23. 제 22 항에 있어서,
    상기 클럭 신호 제어 회로는 NAND 및 인버터를 포함하고,
    클럭 신호 및 선택 신호는 상기 NAND 에 입력되고,
    상기 NAND 로부터 출력될 신호는 상기 인버터를 통해 상기 클럭 신호 제어 회로로부터 출력되는, 디스플레이 장치.
  24. 제 22 항에 있어서, 상기 클럭 신호 제어 회로는 제 1 아날로그 스위치, 및 제 2 아날로그 스위치, 및 인버터를 포함하고,
    선택 신호는 상기 인버터를 통해 상기 제 1 아날로그 스위치의 제 2 제어 입력 단자 및 상기 제 2 아날로그 스위치의 제 1 제어 입력 단자에 입력되고,
    상기 선택 신호는 상기 제 1 아날로그 스위치의 제 1 제어 입력 단자 및 상기 제 2 아날로그 스위치의 제 2 제어 입력 단자에 입력되고,
    클럭 신호는 상기 제 1 아날로그 스위치의 입력 단자에 입력되고,
    고정 전위는 상기 제 2 아날로그 스위치의 입력 단자에 공급되고,
    상기 제 1 아날로그 스위치 및 상기 제 2 아날로그 스위치의 출력 단자들로부터 출력된 신호들은 상기 클럭 신호 제어 신호로부터 출력되는, 디스플레이 장치.
  25. 삭제
  26. 삭제
  27. 디스플레이 장치에 있어서:
    복수의 픽셀들을 포함하는 픽셀부와,
    쉬프트 레지스터, 제 1 래치, 제 2 래치, 및 타이밍 신호 제어 회로를 포함하는 소스 신호선 구동기 회로를 포함하고,
    상기 쉬프트 레지스터로부터 출력된 타이밍 신호는 상기 타이밍 신호 제어 회로를 통해 상기 제 1 래치에 입력되고,
    비디오 신호는 상기 제 1 래치에 입력된 상기 타이밍 신호에 의해 상기 제 1 래치에 입력되어 유지되며,
    상기 제 1 래치에서 유지되는 상기 비디오 신호는 래치 신호에 의해 상기 제 2 래치에 입력되어 유지되며,
    상기 제 2 래치에 입력되어 유지된 상기 비디오 신호는 상기 복수의 픽셀들에 입력되고,
    상기 타이밍 신호 제어 회로는 일정 시간 기간 동안 상기 쉬프트 레지스터로부터 출력된 상기 타이밍 신호 대신에 일정한 고정 전위를 상기 제 1 래치에 공급함으로써 상기 제 1 래치에 입력되어 유지될 상기 비디오 신호의 비트들의 수를 감소시키는, 디스플레이 장치.
  28. 제 27 항에 있어서,
    상기 타이밍 신호 제어 회로는 NAND 및 인버터를 포함하고,
    타이밍 신호 및 선택 신호는 상기 NAND 에 입력되고,
    상기 NAND 로부터 출력된 신호는 상기 인버터를 통해 상기 타이밍 신호 제어 회로로부터 출력되는, 디스플레이 장치.
  29. 제 27 항에 있어서,
    상기 타이밍 신호 제어 회로는 제 1 아날로그 스위치, 및 제 2 아날로그 스위치, 및 인버터를 포함하고,
    선택 신호는 상기 인버터를 통해 상기 제 1 아날로그 스위치의 제 2 제어 입력 단자 및 상기 제 2 아날로그 스위치의 제 1 제어 입력 단자에 입력되고, 상기 선택 신호는 상기 제 1 아날로그 스위치의 제 1 제어 입력 단자 및 상기 제 2 아날로그 스위치의 제 2 제어 입력 단자에 입력되고,
    상기 타이밍 신호는 상기 제 1 아날로그 스위치의 입력 단자에 입력되고,
    고정 전위는 상기 제 2 아날로그 스위치의 입력 단자에 공급되고,
    상기 제 1 아날로그 스위치 및 상기 제 2 아날로그 스위치의 출력 단자들로부터 출력된 신호들은 상기 타이밍 신호 제어 회로로부터 출력되는, 디스플레이 장치.
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  31. 삭제
  32. 디스플레이 장치에 있어서:
    복수의 픽셀들을 포함하는 픽셀부와,
    쉬프트 레지스터, 제 1 래치, 제 2 래치, 및 시작 펄스 신호 제어 회로(start pulse signal control circuit)를 포함하는 소스 신호선 구동기 회로를 포함하고,
    시작 펄스 신호는 상기 시작 펄스 신호 제어 회로를 통해 상기 쉬프트 레지스터에 입력되고 그에 의해 상기 쉬프트 레지스터로부터 타이밍 신호를 출력하고,
    비디오 신호는 상기 타이밍 신호에 의해 상기 제 1 래치에 입력되어 유지되며,
    상기 제 1 래치에서 유지되는 상기 비디오 신호는 래치 신호에 의해 상기 제 2 래치에 입력되어 유지되며,
    상기 제 2 래치에 입력되어 유지되는 상기 비디오 신호는 상기 복수의 픽셀들에 입력되고,
    상기 시작 펄스 신호 제어 회로는 일정 기간 시간 동안 상기 시작 펄스 대신에 일정한 고정 전위를 상기 쉬프트 레지스터에 공급함으로써 상기 제 1 래치에 입력되어 유지될 상기 비디오 신호의 비트들의 수를 감소시키는, 디스플레이 장치.
  33. 제 32 항에 있어서,
    상기 시작 펄스 신호 제어 회로는 NAND 및 인버터를 포함하고,
    상기 시작 펄스 신호 및 선택 신호는 상기 NAND 에 입력되고,
    상기 NAND 로부터 출력된 신호는 상기 인버터를 통해 상기 시작 펄스 신호 제어 회로로부터 출력되는, 디스플레이 장치.
  34. 제 32 항에 있어서,
    상기 시작 펄스 신호 제어 회로는 제 1 아날로그 스위치, 제 2 아날로그 스위치, 및 인버터를 포함하고,
    선택 신호는 상기 인버터를 통해 상기 제 1 아날로그 스위치의 제 2 제어 입력 단자 및 상기 제 2 아날로그 스위치의 제 1 제어 입력 단자에 입력되고,
    상기 선택 신호는 상기 제 1 아날로그 스위치의 제 1 제어 입력 단자 및 상기 제 2 아날로그 스위치의 제 2 제어 입력 단자에 입력되고,
    시작 펄스 신호는 상기 제 1 아날로그 스위치의 입력 단자에 입력되고,
    고정 전위는 상기 제 2 아날로그 스위치의 입력 단자에 공급되고,
    상기 제 1 아날로그 스위치 및 상기 제 2 아날로그 스위치의 출력 단자들로부터 출력된 신호들은 상기 시작 펄스 제어 회로로부터 출력되는, 디스플레이 장치.
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  44. 제 4, 9, 14, 19, 22, 27 및 32 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 발광 장치인, 디스플레이 장치.
  45. 제 4, 9, 14, 19, 22, 27 및 32 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 비디오 카메라, 영상 재생 장치, 헤드 장착 디스플레이, 휴대용 전화, 및 휴대용 정보 단말기로 이루어진 그룹에서 선택된 것인, 디스플레이 장치.
  46. 디스플레이 장치에 있어서:
    복수의 픽셀들과,
    소스 신호선 구동기 회로와;
    게이트 신호선 구동기 회로를 포함하며,
    상기 픽셀은 적어도 제 1 및 제 2 트랜지스터들, 상기 소스 신호선 구동기 회로로부터 입력된 소스 신호선, 상기 게이트 신호선 구동기 회로로부터 입력된 게이트 신호선, 및 발광 소자를 갖고,
    상기 소소 신호선 구동기 회로는 스위칭 회로를 포함하고,
    상기 스위칭 회로에 입력된 비디오 신호의 극성은 상기 스위칭 회로에 입력될 쉬프트 신호에 의해 반전되고, 상기 반전된 신호는 상기 소스선에 입력되고,
    상기 제 1 트랜지스터의 게이트 전극은 상기 게이트 신호선에 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 영역들 중 하나는 상기 소스 신호선에 접속되고, 다른 하나는 상기 제 2 트랜지스터의 게이트 전극에 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 영역들 중 하나는 상기 발광 소자에 접속되는, 디스플레이 장치.
  47. 제 46 항에 있어서,
    상기 스위칭 회로는 인버터, 제 1 아날로그 스위치 및 제 2 아날로그 스위치를 포함하고,
    상기 스위칭 회로에 입력된 상기 비디오 신호는 상기 인버터를 통해 상기 제 1 아날로그 스위치의 입력 단자에 입력되고,
    상기 스위칭 회로에 입력된 상기 비디오 신호는 상기 제 2 아날로그 스위치의 입력 단자에 입력되고,
    상기 쉬프트 신호는 상기 제 1 아날로그 스위치의 제 1 제어 입력 단자 및 상기 제 2 아날로그 스위치의 제 2 제어 입력 단자에 입력되고,
    상기 쉬프트 신호의 극성을 반전하여 얻어진 신호는 상기 제 1 아날로그 스위치의 제 2 제어 입력 단자 및 상기 제 2 아날로그 스위치의 제 1 제어 입력 단자에 입력되고,
    상기 제 1 아날로그 스위치 및 상기 제 2 아날로그 스위치의 출력 단자들로부터 출력된 신호들은 상기 스위칭 회로로부터 출력되는, 디스플레이 장치.
  48. 제 46 항에 있어서,
    상기 스위칭 회로는 인버터, 제 1 NAND, 제 2 NAND 및 NOR 을 포함하고,
    상기 제 1 NAND 에는 상기 쉬프트 신호와, 상기 인버터를 통과한 상기 비디오 신호가 공급되고,
    상기 제 2 NAND 에는 상기 비디오 신호와, 상기 쉬프트 신호의 극성을 반전하여 얻어진 신호가 공급되고,
    상기 제 1 NAND 로부터 출력된 신호 및 상기 제 2 NAND 로부터 출력된 신호는 상기 NOR 에 입력되고,
    상기 NOR 로부터 출력된 신호는 상기 스위칭 회로로부터 출력되는, 디스플레이 장치.
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