KR100408227B1 - 테이프캐리어형 반도체장치 - Google Patents
테이프캐리어형 반도체장치 Download PDFInfo
- Publication number
- KR100408227B1 KR100408227B1 KR10-2000-0076853A KR20000076853A KR100408227B1 KR 100408227 B1 KR100408227 B1 KR 100408227B1 KR 20000076853 A KR20000076853 A KR 20000076853A KR 100408227 B1 KR100408227 B1 KR 100408227B1
- Authority
- KR
- South Korea
- Prior art keywords
- tape carrier
- semiconductor device
- gold
- inner lead
- tape
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 89
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims abstract description 73
- 229910052737 gold Inorganic materials 0.000 claims abstract description 73
- 239000010931 gold Substances 0.000 claims abstract description 73
- 229910000679 solder Inorganic materials 0.000 claims abstract description 20
- 238000007747 plating Methods 0.000 claims description 62
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 32
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 19
- 229910052759 nickel Inorganic materials 0.000 claims description 16
- 229910052802 copper Inorganic materials 0.000 claims description 14
- 239000010949 copper Substances 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 8
- 230000006835 compression Effects 0.000 claims description 7
- 238000007906 compression Methods 0.000 claims description 7
- 239000011347 resin Substances 0.000 claims description 7
- 229920005989 resin Polymers 0.000 claims description 7
- 238000002788 crimping Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 16
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 15
- 239000004973 liquid crystal related substance Substances 0.000 description 13
- 239000000758 substrate Substances 0.000 description 6
- 239000011889 copper foil Substances 0.000 description 5
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 description 4
- 239000006023 eutectic alloy Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- QUCZBHXJAUTYHE-UHFFFAOYSA-N gold Chemical compound [Au].[Au] QUCZBHXJAUTYHE-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/328—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by welding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
- H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83009—Pre-treatment of the layer connector or the bonding area
- H01L2224/83051—Forming additional members, e.g. dam structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
- H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Liquid Crystal (AREA)
- Electroplating Methods And Accessories (AREA)
Abstract
COF에 있어서 테이프캐리어의 배선패턴이, 솔더 레지스트로 피복되어 있지 않은 부분을 금도금한다. 그리고, 테이프캐리어의 인너 리드와 반도체소자의 전극의 금범프를 가열 가압하여, 금범프에 인너 리드를 침투시켜 금과 금의 압착접합을 한다.
Description
본 발명은 테이프캐리어에 범프를 형성한 반도체소자를 접합 탑재한 테이프캐리어형 반도체장치, 그 제조 방법 및 그를 이용한 액정모듈, 특히, 접합된 반도체소자 표면이 테이프 기재로 피복된 구조의 테이프캐리어형 반도체장치에 관한 것이다.
종래에는, 테이프 형상의 가요성 배선기판(테이프캐리어) 상에 반도체소자가 접합 탑재된 COF(Chip 0n Film)라고 불리는 반도체장치가 알려져 있다. 도 1은 종래의 COF의 구성을 나타내는 단면도로서, 이하에 COF의 구성에 관해서 설명한다.
COF(25)는 상술한 바와 같이 반도체소자(1)를 테이프캐리어(26)에 접합 탑재한 구성을 갖는다. 반도체소자(1)의 표면에는 금범프(3)가 형성되어 있다. 테이프캐리어(26)는 폴리이미드 등의 테이프 기재(7) 상에 구리 배선 패턴(4)이 형성되어 있다. 또한 테이프 기재(7) 및 배선패턴(4) 상의 일부에는 솔더 레지스트(10)가 형성되어 있다. 배선패턴(4)은 반도체소자(1)의 금범프(3)와 접합하는 인너 리드(14)와 외부접속단자(아우터 리드)(13), 부품탑재용 패턴 등을 포함한다. 솔더 레지스트(10)에 의해 피복되어 있지 않은 노출부분의 인너 리드(14)에는 주석(8)이 도금되어 있고, 부품탑재패턴과 외부접속단자(13)에는 금도금(6)이 제공되어 있다.
도 2는 반도체소자(1)와 테이프캐리어(26)와의 접합부분을 나타내는 확대 단면도이다. 도 2에 나타낸 바와 같이, 금범프(3)는 반도체소자(1)의 전극(2) 상에 형성되어 있다. 인너 리드(14)의 주석 도금(8)과 금범프(3)는 공정(eutectic)합금(9)을 형성함으로써 접합된다. 범프(3)와 인너 리드(14)가 접합된 상태로 반도체소자(1)의 표면이 테이프 기재(7)에 의해 전체적으로 피복되어 있다. 그리고, 반도체소자(1)와 테이프캐리어(26)의 접합부분은 수지(11)에 의해 밀봉되어 있다.
COF(25)의 제조에 있어서는, 긴 테이프캐리어(26) 상에 테이프의 길이방향을 따라서 반도체소자(1)가 등간격으로 설치된다. 이 때의 설치방법은 도 2에 나타낸 바와 같이 테이프캐리어(7)의 배선패턴(4) 상의 주석도금(8)과 반도체소자(1)의 전극의 금범프(3)를 반도체소자(1)의 이면(범프 형성 면의 반대면)으로부터 가열하고, 또한 테이프캐리어(16)를 배선패턴(4)의 이면에서 가압하여, 상술한 바와 같이, 금-주석의 공정합금(9)의 형성에 의해 접합하고 있다.
외부접속단자(13)에 소자를 설치하는 것는 주로 ACF (Anisotropic Conductive Film: 이방성 도전 막 또는 접착제)를 사이에 두고 열 압착접합, 또는 땜납 접합방식에 의해 이루어진다. 커넥터 접속의 금도금 사양에 대한 사용자의 요구를 만족시키기 위해서, 외부 접속단자부만 후에 금도금하는, 2종류의 금속을 사용하는 별도의 2금속 처리(2색도금)를 할 필요가 있다. 별도의 2색 도금의 테이프캐리어 제조방법은 구리 호일 부착 테이프캐리어를 에칭 가공하여 배선패턴을 형성한 후, 솔더 레지스트를 도포하고, 주석 도금처리를 행하여 수행된다. 배선패턴 보호용 마스크로 반도체소자(1)와 접합될 부분의 배선패턴(4)(인너 리드(14))을 피복하고, 노출되어 있는 부분의 주석도금(8)을 제거한다. 주석 도금(8)제거 후, 그 부분을 금도금 처리한다. 도금 처리 후, 배선패턴 보호용 마스크를 제거한 다음 검사하여 출하하고 있다.
테이프캐리어, 즉 COF(25)의 사양에 관해서는, 사용자의 요청에 의해 주문 생산하고 있는 상황에 있다. COF(25)의 사용 용도는 현재로서는 주로 휴대전화에 탑재되는 것이 대부분이고, 외부접속단자의 접속방식은 ACF 접합방식, 땜납접합방식 대신에, 스프링 커넥터 또는 고무 커넥터 등에 의한 접촉형 접합방식의 요망도 늘어나고 있다. 이 때, 배선패턴(4)의 외부 접속단자부(13)가 주석도금된 경우는 접촉성이 문제로 되기 때문에 금도금 사양이 요망된다. 이러한 요망에 부응하기 위하여, 테이프캐리어 배선 패턴(4) 상의 주석 도금(8)과, 반도체소자(1)의 전극(2)상의 금범프(3)는 종래의 접합방법인 금-주석의 공정합금 형성에 의해 접합하는 기술을 이용하고, 커넥터 접합되는 외부 접속단자부(13)만을 금도금하는 2색 도금에 의한 방식으로 대응하고 있었다. 그러나 이 방법에서는 제조 공정이 3∼5할 정도 증가해 가격이 상승하기 때문에 유효한 방법이 아니다.
또한, COF(25)의 테이프캐리어(26)에 있어서 배선패턴(4)상의 주석 도금처리동안 패턴단선의 문제도 일어나고 있다. 즉, 구리 호일 부착 테이프캐리어(26)를 에칭하여 배선패턴(4)을 형성한 후, 접속부 이외의 배선패턴(4)을 솔더 레지스트(10)로 피복하고, 노출패턴을 주석 도금(8) 처리한다. 이 때, 도 3에 나타낸 바와 같이, 솔더 레지스트(10)를 피복한 후 주석 도금 처리하는 동안 배선패턴(4)은 적층된 레지스트(10)의 에지에서 제거되어, 배선패턴(4)의 중공(12)(치환도금 과다에 의해 배선패턴(4)이 가늘어지는 현상)이 발생한다.
이 현상은 신뢰성에 크게 영향을 미치고, 온도사이클 시험에서 수십 사이클후에 단선되는 불량이 발생한다. 패턴배선(4)을 굵게 함으로써 대책을 세울 수 있지만, COF(25)의 테이프 면적이 커져 가격도 상승하기 때문에, 이 방법은 근본적인 해결책이 될 수 없다.
본 발명은 외부 접속단자부를 금도금 처리하더라도 가격이 상승하지 않고, 또한 배선패턴의 중공을 방지할 수 있고 신뢰성이 높은 테이프캐리어형 반도체장치, 그 제조방법 및 그를 사용한 액정모듈을 제공하는 것을 목적으로 한다.
도 1은 종래의 COF의 구성을 나타내는 단면도.
도 2는 종래의 COF에 있어서 반도체소자와 테이프캐리어의 접합부를 나타내는 확대 단면도.
도 3은 배선패턴의 중공 상태를 나타내는 단면도.
도 4는 본 발명에 따른 테이프캐리어형 반도체장치(COF)의 구성을 나타내는 단면도.
도 5는 본 발명의 COF에 있어서 반도체소자와 테이프캐리어의 접합부를 나타내는 확대 단면도.
***부호의 설명***
1...반도체 소자 2...반도체 소자의 전극
3...돌기 전극(금범프) 4...배선 패턴(구리 패턴)
5...니켈 도금 6...금 도금
7...테이프캐리어 8...주석 도금
9...금-주석 공정 합금 10...솔러 레지스트
11...수지 12...주석 도금후의 패턴 중공
13...외부 접속단자 14...인너 리드
본 발명은 상기 목적을 달성하기 위한 것으로 그 요지는 이하와 같다.
우선, 본 발명의 제1 요지는 표면에 접합용 범프가 형성된 반도체소자와, 테이프 기재에 접합용 인너 리드를 포함하는 배선패턴을 형성한 테이프캐리어로 이루어지고, 상기 범프와 상기 인너 리드와의 접합상태로 반도체소자 표면이 테이프 기재에 의해 전체적으로 피복된 테이프캐리어형 반도체장치에 있어서,
상기 범프는 금으로 이루어지고, 상기 인너 리드는 금도금되고, 열 압착에 의해 상기 금범프에 상기 인너 리드를 침투해 접합하는 것을 특징으로 하는 테이프캐리어형 반도체장치에 있다.
본 발명의 제 2요지는, 상기 인너 리드가 구리 배선 상에 기초 니켈도금과 금도금이 위 순서대로 형성되어 있는 것을 특징으로 하는 상기 제 1요지에 기재된 테이프캐리어형 반도체장치에 있다.
본 발명의 제 3요지는, 상기 니켈도금의 두께가 0.1∼1.0㎛, 상기 금도금의두께가 0.05∼3.0㎛ 인 것을 특징으로 하는 상기 제2 요지에 기재된 테이프캐리어형 반도체장치에 있다.
본 발명의 제 4요지는, 테이프캐리어 상의 일부에 솔더 레지스트가 형성되고, 그 솔더 레지스트에 피복되어 있지 않은 배선패턴이 금도금되어 있는 것을 특징으로 하는 상기 제 1요지 또는 제 2요지에 기재된 테이프캐리어형 반도체장치에 있다.
본 발명의 제 5요지는, 상기 반도체소자와 상기 테이프캐리어의 접합부가 반도체소자와 테이프캐리어 사이에 수지를 주입하여 봉지되는 것을 특징으로 하는 상기 제 1요지 또는 제 2요지에 기재된 테이프캐리어형 반도체장치에 있다.
본 발명의 제 6요지는, 상기 인너 리드의 폭을, 상기 금범프와 열 압착하여 접촉하는 부분에서 10∼35㎛으로 한 것을 특징으로 하는 상기 제 1요지 또는 제 2요지에 기재된 테이프캐리어형 반도체장치에 있다.
본 발명의 제 7요지는, 표면에 접합용 범프가 형성된 반도체소자와, 테이프 기재에 접합용 인너 리드를 포함하는 배선패턴을 형성한 테이프캐리어로 이루어지고, 상기 범프와 상기 인너 리드와의 접합상태로 반도체소자 표면이 테이프 기재에 의해 전체적으로 피복되고, 상기 범프는 금으로 이루어지고, 상기 인너 리드는 금도금되고, 열 압착에 의해 상기 금범프에 상기 인너 리드를 침투해 접합하는 테이프캐리어형 반도체장치의 제조 방법에 있어서, 상기 금범프와 상기 인너 리드의 접합부에 대해 온도가 400∼450℃, 압력이 반도체소자 표면의 수직방향으로 0.1∼0.3 N/범프, 압착시간이 1∼3초인 조건으로 반도체소자 이면으로부터 가열하고, 테이프캐리어 이면에서 가압하여 접합하는 것을 특징으로 하는 테이프캐리어형 반도체장치의 제조방법에 있다.
본 발명의 제 8요지는, 상기 인너 리드는, 구리 배선 상에 기초 니켈도금과 금도금이 위 순서대로 형성되어 있는 상기 제 7요지에 기재된 테이프캐리어형 반도체 장치의 제조방법에 있다.
본 발명의 제 9요지는, 표면에 접합용 범프가 형성된 반도체 소자와, 테이프 기재에 접합용 인너 리드를 포함하는 배선패턴을 형성한 테이프캐리어로 이루어지고, 상기 범프와 상기 인너 리드와의 접합상태로 반도체소자 표면이 테이프 기재에 의해 전체적으로 피복되고, 상기 범프는 금으로 이루어지고, 상기 인너 리드는 금도금되고, 열 압착에 의해 상기 금범프에 상기 인너 리드를 침투해 접합하는 테이프캐리어형 반도체장치가 접속된 것을 특징으로 하는 액정모듈에 있다.
본 발명의 제 10요지는, 상기 인너 리드는, 구리 배선 상에 기초 니켈 도금과 금도금이 순서대로 형성되어 있는 테이프캐리어형 반도체장치가 접속된 것을 특징으로 하는 상기 제 9요지에 기재된 액정모듈에 있다.
본 발명의 제 11요지는, 상기 인너 리드는, 구리 배선 상에 기초 니켈도금과 금도금이 순서대로 형성되어 있고, 상기 니켈도금의 두께는 O.1∼1.O㎛, 상기 금도금의 두께는 0.05∼3.0㎛ 인 테이프캐리어형 반도체장치가 접속된 것을 특징으로 하는 상기 제 9요지에 기재된 액정모듈에 있다.
본 발명의 제 12요지는, 테이프캐리어 상의 일부에 솔더 레지스트가 형성되고, 그 솔더 레지스트에 피복되어 있지 않은 배선패턴이 금도금되어 있는 테이프캐리어형 반도체장치가 접속된 것을 특징으로 하는 상기 제 9요지에 기재된 액정모듈에 있다.
본 발명의 제 13요지는, 상기 인너 리드는, 구리 배선 상에 기초 니켈도금과 금도금이 순서대로 형성되어 있고, 또 테이프캐리어 상의 일부에 솔더 레지스트가 형성되고, 그 솔더 레지스트에 피복되어 있지 않은 배선패턴이 금도금되어 있는 테이프캐리어형 반도체장치가 접속된 것을 특징으로 하는 상기 제 9요지에 기재된 액정모듈에 있다.
본 발명의 제 14요지는, 상기 반도체소자와 상기 테이프캐리어의 접합부는, 반도체소자와 테이프캐리어 사이에 수지를 주입하여 봉지되어 있는 테이프캐리어형 반도체장치가 접속된 것을 특징으로 하는 상기 제 9요지에 기재된 액정모듈에 있다.
본 발명의 제 15요지는, 상기 인너 리드는, 구리 배선 상에 기초 니켈도금과 금도금이 순서대로 형성되어 있고, 또 상기 반도체소자와 상기 테이프캐리어의 접합부는, 반도체소자와 테이프캐리어사이에 수지를 주입하여 봉지되어 있는 테이프캐리어형 반도체장치가 접속된 것을 특징으로 하는 상기 제 9요지에 기재된 액정모듈에 있다.
본 발명의 제 16요지는, 상기 인너 리드의 폭을, 상기 금범프와 열 압착하여 접촉하는 부분에서 10∼35㎛으로 한 테이프캐리어형 반도체장치가 접속된 것을 특징으로 하는 상기 제 9요지에 기재된 액정모듈에 있다.
본 발명의 제 17요지는 상기 인너 리드는, 구리 배선 상에 기초 니켈도금과금도금이 순서대로 형성되어 있고, 또 상기 인너 리드의 폭을, 상기 금범프와 열 압착하여 접촉하는 부분에서 10∼35㎛으로 한 테이프캐리어형 반도체장치가 접속된 것을 특징으로 하는 상기 제 9요지에 기재된 액정모듈에 있다.
상술한 바와 같이, 용도에 따라 여러 가지 수단이 요구되는 COF이지만, 외부접속단자의 금도금 수단의 요망에 부응하기 위하여, 구리 호일 부착 테이프캐리어를 에칭 가공하여 배선패턴을 형성, 솔더 레지스트 도포한 후, 솔더 레지스트가 형성되어 있지 않은 부분인 인너 리드, 아우터 리드, 부품 탑재부에 전면 금도금 처리를 한다. 외부접속단자는 전면 금도금에 의해서 커넥터와 접촉할 수 있고, 반도체소자의 전극과 테이프캐리어의 배선패턴을 테이프캐리어 상에서 가열기에 의해 가열 가압하고, 전극의 금범프와 배선패턴의 금도금을 열 압착 접합하였다. 이 때 열 압착을 해야하기 때문에, 테이프캐리어 측에서는 가열을 피하고, 반도체소자 이면(범프형성 면의 반대면)에서 가열한다. 또한, 접합부는 인너 리드 폭을 가늘게 하여 금범프에 인너 리드를 침투하도록 하였다. 이와 같이, 종래의 금-주석 공정합금 접합의 가열 가압 조건을 변경함으로써 금-금의 접합을 가능하게 하였다.
[발명의 실시의 형태]
이하, 본 발명의 실시 형태를 도면을 참조하여 설명한다.
도 4는 본 발명에 따른 테이프캐리어형 반도체장치의 구성을 나타내는 단면도이고, 도 5는 반도체소자와 테이프캐리어의 접합부를 나타내는 확대 단면도이다. 도 4 및 도 5에서 도 1 및 도 2의 구성과 동일한 부분에 대해서는 동일 부호를 붙인다.
COF(15)가 종래와 다른 점은, 솔더 레지스트(10)로 피복되어 있지 않은 테이프캐리어(16)의 배선패턴(4)이 금도금(6)되어 있다는 것이다. 그 때문에, 테이프캐리어(16)의 인너 리드(14)와 반도체소자(1)의 전극(2)의 금범프(3)를 가열 가압하고, 금과 금의 압착접합을 하여 금범프(3)에 인너 리드(14)를 침투시켜 접합하게 된다.
이하, 각 부에 관해서 자세히 설명한다.
COF에 사용되는 테이프 기재(7)는, 두께가 12.5㎛∼75㎛인 폴리이미드 계의 절연재료 상에 접착제를 사용하지 않고, 9㎛∼18㎛의 구리 호일 패턴(4)이 형성되어 있다(폴리이미드 기재가 75㎛인 경우는, 반도체칩의 접속온도를 높게 할 필요가 있다). 구리 호일 패턴에는 두께가 O.1∼1.O㎛인 니켈도금(5)이, 니켈도금(5) 상에는 두께가 0.05∼3.0㎛인 금도금(6)(금도금의 두께는 플래시 금도금으로서 0.05㎛로도 접속가능)이 이루어진다. 이러한 두께로 한 이유는, 금도금 두께가 0.05㎛ 미만인 경우에는 접합불량을 일으키고, 3㎛을 넘으면 비용이 너무 비싸지는 문제가 있기 때문이다. 금도금(6) 밑에 니켈도금(5)을 하는 이유는 금과 구리 금속 사이의 상호확산을 방지하기 위해서이다.
반도체소자(1)의 외부 인출 전극(2)에는 범프(3)라고 불리는 금의 돌기전극(범프(3))이 형성되어 있다. 반도체소자의 범프(3)가 테이프캐리어(16)의 패턴면과 마주 대하도록 위치시키고, 반도체소자 이면으로부터 온도400∼450 ℃에서 가열하고, 테이프캐리어 이면에서 압력이 반도체소자 표면의 수직방향으로 0.1∼0.3 N/범프로, 압착시간이 1∼3초인 조건으로 가압하여 접합한다. 온도 400∼450℃은 반도체소자 이면에서 가열하는 가열기의 온도이고, 인너 리드(14)의 온도는 이 온도보다 20∼50℃ 정도 낮다.
또한, 가열기를 상시 가열하면 압착시간은 1초 정도가 좋지만, 가열기를 주기적으로 가열하는 경우는, 온도상승에 시간이 걸리기 때문에, 2∼3초 필요해 진다.
이 경우, 인너 리드(14)의 폭을 10∼25㎛로 하고 있다. 폭이 25㎛보다 크면 금범프(3)로의 인너 리드(14)의 침투가 불충분하고, 10㎛ 미만에서는 가공 정밀도 면에서 부적합하고 너무 얇으면 쉽게 구부러져서 범프에 침투하기 어렵게 된다. 금범프(3)로의 인너 리드(14)의 침투량은 1∼7㎛이 되도록 본딩한다.
도4에 나타낸 바와 같이, 범프(3)와 테이프캐리어의 인너 리드(14)가 접속된 후, 반도체소자(1)와 테이프캐리어(16) 사이에 생성되는 간격에는, 반도체소자(1)와 테이프캐리어(16)의 접합 후에 하부 충전 수지(11)가 주입되어 봉지되어, 내습성 및 기계적인 강도 향상을 꾀하고 있다.
테이프캐리어(16)의 외부 접속단자(13) 이외의 부분은 솔더 레지스트(10)라고 불리는 절연성 재료가 도포되어, 도전성 이물질이 패턴 상에 달라붙어서 회로가 단락되는 것을 방지하는 역할을 한다. 또한, 이렇게 해서 완성한 COF(15)는 테이프캐리어(16)로부터 펀칭된 후, 테이프캐리어(16)의 외부 접속단자(13)는 액정패널과 ACF 접속되어 액정모듈이 형성된다.
이와 같이, 2색 도금테이프를 사용하지 않고, 일괄적으로 전면 금도금 처리된 테이프캐리어를 사용할 수 있기 때문에, 테이프캐리어의 공정 단축으로 인해 대폭적인 비용 절감과 납기 단축을 하는 COF 반도체장치의 제조가 가능해진다. 또한, 주석 도금처리로부터 금도금 처리로 변경함으로써, 배선패턴 상에 적층된 레지스트의 엣지에서 배선패턴의 중공 발생을 방지할 수 있다. 특히 50㎛ 정도의 피치 리드를 갖는 파인 피치(fine pitch) 리드 제품은 온도사이클 시험에서의 단선 불량이 발생하지 않고, 품질 신뢰성이 향상됨을 확인할 수 있었다. 흔히, 금도금 사양은 주석 도금 사양에 비하여, ACF 접합강도도 증가하는 것으로 확인되고 있다.
본 발명의 COF에 의하면, 반도체소자와 테이프캐리어의 인너 리드와의 접합을 금-금으로 하기 때문에, 일괄적으로 전면 금도금 처리된 테이프캐리어를 사용할 수 있고, 테이프캐리어의 공정 단축에 의해 대폭적인 비용 절감과 납기 단축을 할 수 있다. 또한, 주석 도금처리로부터 금도금처리로 변경함으로써 배선패턴 상에 적층된 레지스트의 엣지에서 배선패턴의 중공이 발생하지 않기 때문에, 파인 피치 리드 제품에 있어서도 품질의 신뢰성이 향상될 수 있다.
Claims (17)
- 표면에 접합용 범프가 형성된 반도체소자와, 테이프 기재에 접합용 인너 리드를 포함하는 배선패턴을 형성한 테이프캐리어로 이루어지고, 상기 범프와 상기 인너 리드가 서로 접합된 채 반도체소자 표면이 테이프 기재에 의해 전체적으로 피복된 테이프캐리어형 반도체장치에 있어서,상기 범프는 금으로 이루어지고 그리고 상기 인너 리드는 금도금되어, 열 압착에 의해 상기 금범프에 상기 인너 리드를 침투시켜서 접합하되,상기 인너 리드는 구리 배선 상에 기초 니켈도금과 금도금이 순서대로 형성되어 있고,상기 니켈도금의 두께는 0.1∼1.0㎛이고, 상기 금도금의 두께는 0.05∼3.0㎛ 이며,상기 인너 리드의 폭을 상기 금범프와 열 압착하여 접촉하는 부분에서 10∼35㎛으로 한 것을 특징으로 하는 테이프캐리어형 반도체장치.
- 삭제
- 삭제
- 제 1항에 있어서, 테이프캐리어 상의 일부에 솔더 레지스트가 형성되고, 이 솔더 레지스트에 의해 피복되어 있지 않은 배선패턴이 금도금되어 있는 것을 특징으로 하는 테이프캐리어형 반도체장치.
- 제 1항에 있어서, 상기 반도체소자와 상기 테이프캐리어의 사이의 공간에 수지를 주입하여 반도체소자와 테이프캐리어의 접합부가 밀봉되는 것을 특징으로 하는 테이프캐리어형 반도체장치.
- 삭제
- 제1항에 기재된 테이프캐리어형 반도체장치의 제조방법으로서,반도체소자의 범프가 테이프캐리어 상의 접속용 인너리드와 대향하도록 상기 반도체소자를 위치맞춤하는 단계;반도체소자의 이면에서 온도400∼450 ℃로 상기 반도체소자를 가열하고, 반도체소자 표면에 대하여 수직방향으로 테이프캐리어 이면을 압력이 0.1∼0.3 N/범프로, 압착시간이 1∼3초인 조건으로 가압하는 단계를 구비하는 것을 특징으로 하는 테이프캐리어형 반도체장치의 제조방법.
- 제 7항에 있어서, 상기 인너 리드는 구리 배선 상에 기초 니켈도금과 금도금이 순서대로 형성되어 있는 테이프캐리어형 반도체 장치의 제조방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36163399A JP3494940B2 (ja) | 1999-12-20 | 1999-12-20 | テープキャリア型半導体装置、その製造方法及びそれを用いた液晶モジュール |
JP11-361633 | 1999-12-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010062454A KR20010062454A (ko) | 2001-07-07 |
KR100408227B1 true KR100408227B1 (ko) | 2003-12-01 |
Family
ID=18474361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2000-0076853A KR100408227B1 (ko) | 1999-12-20 | 2000-12-15 | 테이프캐리어형 반도체장치 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6518649B1 (ko) |
JP (1) | JP3494940B2 (ko) |
KR (1) | KR100408227B1 (ko) |
TW (1) | TW478124B (ko) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3558921B2 (ja) * | 1999-05-14 | 2004-08-25 | シャープ株式会社 | テープキャリア並びにテープキャリア型半導体装置の製造方法 |
JP3536023B2 (ja) * | 2000-10-13 | 2004-06-07 | シャープ株式会社 | Cof用テープキャリアおよびこれを用いて製造されるcof構造の半導体装置 |
JP3687610B2 (ja) * | 2002-01-18 | 2005-08-24 | セイコーエプソン株式会社 | 半導体装置、回路基板及び電子機器 |
CN100400614C (zh) * | 2002-12-16 | 2008-07-09 | 宇部兴产株式会社 | 电子设备封装和可固化的树脂组合物 |
JP4137659B2 (ja) * | 2003-02-13 | 2008-08-20 | 新光電気工業株式会社 | 電子部品実装構造及びその製造方法 |
JP2004327920A (ja) | 2003-04-28 | 2004-11-18 | Sharp Corp | 半導体装置の製造方法、フレキシブル基板及び半導体装置 |
JP4056424B2 (ja) * | 2003-05-16 | 2008-03-05 | シャープ株式会社 | 半導体装置の製造方法 |
JP3943096B2 (ja) | 2004-03-31 | 2007-07-11 | シャープ株式会社 | 半導体装置、及びその電気的検査方法、並びにそれを備えた電子機器 |
JP3833669B2 (ja) * | 2004-04-08 | 2006-10-18 | シャープ株式会社 | 半導体装置および半導体装置の製造方法 |
JP2006100385A (ja) | 2004-09-28 | 2006-04-13 | Rohm Co Ltd | 半導体装置 |
US11842972B2 (en) | 2004-09-28 | 2023-12-12 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
US7420282B2 (en) | 2004-10-18 | 2008-09-02 | Sharp Kabushiki Kaisha | Connection structure for connecting semiconductor element and wiring board, and semiconductor device |
JP2006165517A (ja) * | 2004-11-11 | 2006-06-22 | Sharp Corp | フレキシブル配線基板、それを用いた半導体装置および電子機器、並びにフレキシブル配線基板の製造方法 |
JP2007116067A (ja) * | 2005-10-24 | 2007-05-10 | Sharp Corp | 半導体装置及びその製造方法 |
JP4009872B2 (ja) * | 2006-03-07 | 2007-11-21 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
TW200735317A (en) * | 2006-03-14 | 2007-09-16 | Novatek Microelectronics Corp | Tape |
JP4316627B2 (ja) * | 2007-03-07 | 2009-08-19 | 三井金属鉱業株式会社 | フレキシブル配線基材並びに半導体装置及びその製造方法 |
JP4550080B2 (ja) * | 2007-03-26 | 2010-09-22 | シャープ株式会社 | 半導体装置および液晶モジュール |
US8850699B2 (en) | 2011-08-04 | 2014-10-07 | International Business Machines Corporation | Method of forming a land grid array with discrete pads |
TWI562255B (en) * | 2015-05-04 | 2016-12-11 | Chipmos Technologies Inc | Chip package structure and manufacturing method thereof |
KR102508527B1 (ko) | 2016-07-01 | 2023-03-09 | 삼성전자주식회사 | 필름형 반도체 패키지 |
TWI685074B (zh) * | 2016-10-25 | 2020-02-11 | 矽創電子股份有限公司 | 晶片封裝結構及相關引腳接合方法 |
US10535644B1 (en) * | 2018-06-29 | 2020-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Manufacturing method of package on package structure |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980066204A (ko) * | 1997-01-21 | 1998-10-15 | 황인길 | 칩 싸이즈 반도체 패키지 및 그 제조 방법 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5421165A (en) * | 1977-07-18 | 1979-02-17 | Nec Corp | Semiconductor device |
JPS61260648A (ja) * | 1985-05-15 | 1986-11-18 | Matsushita Electric Ind Co Ltd | 半導体装置の実装方法 |
CN1003524B (zh) * | 1985-10-14 | 1989-03-08 | 株式会社日立制作所 | 无电浸镀金溶液 |
US4786545A (en) * | 1986-02-28 | 1988-11-22 | Seiko Epson Corporation | Circuit substrate and method for forming bumps on the circuit substrate |
JPH061789B2 (ja) * | 1986-09-05 | 1994-01-05 | 日立電線株式会社 | 半導体装置用フイルムキヤリア |
JPS63133639A (ja) * | 1986-11-26 | 1988-06-06 | Nec Corp | Tab型集積回路装置 |
US5138438A (en) * | 1987-06-24 | 1992-08-11 | Akita Electronics Co. Ltd. | Lead connections means for stacked tab packaged IC chips |
JPH02216842A (ja) * | 1989-02-17 | 1990-08-29 | Hitachi Ltd | 半導体装置の製造方法 |
US5139610A (en) * | 1989-04-20 | 1992-08-18 | Honeywell Inc. | Method of making a surface etched shadow mask |
US5049718A (en) * | 1989-09-08 | 1991-09-17 | Microelectronics And Computer Technology Corporation | Method of laser bonding for gold, gold coated and gold alloy coated electrical members |
JPH0484449A (ja) * | 1990-07-27 | 1992-03-17 | Shinko Electric Ind Co Ltd | Tabテープ |
US5060052A (en) * | 1990-09-04 | 1991-10-22 | Motorola, Inc. | TAB bonded semiconductor device having off-chip power and ground distribution |
JPH04196450A (ja) * | 1990-11-28 | 1992-07-16 | Seiko Epson Corp | 半導体パッケージ |
US5132772A (en) * | 1991-05-31 | 1992-07-21 | Motorola, Inc. | Semiconductor device having tape automated bonding (TAB) leads which facilitate lead bonding |
JP3446021B2 (ja) * | 1992-08-25 | 2003-09-16 | カシオ計算機株式会社 | 半導体装置のバンプ電極構造およびその形成方法 |
JP2792532B2 (ja) * | 1994-09-30 | 1998-09-03 | 日本電気株式会社 | 半導体装置の製造方法及び半導体ウエハー |
EP1443555A3 (en) * | 1997-01-23 | 2005-02-23 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same |
US6028011A (en) * | 1997-10-13 | 2000-02-22 | Matsushita Electric Industrial Co., Ltd. | Method of forming electric pad of semiconductor device and method of forming solder bump |
SG111958A1 (en) * | 1998-03-18 | 2005-06-29 | Hitachi Cable | Semiconductor device |
JP3968554B2 (ja) * | 2000-05-01 | 2007-08-29 | セイコーエプソン株式会社 | バンプの形成方法及び半導体装置の製造方法 |
JP3502014B2 (ja) * | 2000-05-26 | 2004-03-02 | シャープ株式会社 | 半導体装置および液晶モジュール |
-
1999
- 1999-12-20 JP JP36163399A patent/JP3494940B2/ja not_active Expired - Lifetime
-
2000
- 2000-11-15 TW TW089124174A patent/TW478124B/zh not_active IP Right Cessation
- 2000-11-17 US US09/714,213 patent/US6518649B1/en not_active Expired - Lifetime
- 2000-12-15 KR KR10-2000-0076853A patent/KR100408227B1/ko not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980066204A (ko) * | 1997-01-21 | 1998-10-15 | 황인길 | 칩 싸이즈 반도체 패키지 및 그 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
JP3494940B2 (ja) | 2004-02-09 |
US6518649B1 (en) | 2003-02-11 |
KR20010062454A (ko) | 2001-07-07 |
JP2001176918A (ja) | 2001-06-29 |
TW478124B (en) | 2002-03-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100408227B1 (ko) | 테이프캐리어형 반도체장치 | |
KR100256293B1 (ko) | 반도체장치 및 그 제조방법 | |
US6137184A (en) | Flip-chip type semiconductor device having recessed-protruded electrodes in press-fit contact | |
US6537854B1 (en) | Method for bonding IC chips having multi-layered bumps with corrugated surfaces and devices formed | |
US6433414B2 (en) | Method of manufacturing flexible wiring board | |
US6531022B1 (en) | Mounting method of semiconductor element | |
US6137183A (en) | Flip chip mounting method and semiconductor apparatus manufactured by the method | |
KR100788076B1 (ko) | 반도체 장치 및 그 제조 방법 | |
KR20060054092A (ko) | 반도체 소자의 접속 구조, 배선 기판, 및 반도체 장치 | |
US5290197A (en) | Method for mounting a wiring board on a liquid crystal display substrate | |
JP4121665B2 (ja) | 半導体基板の接合方法 | |
JPH1041615A (ja) | 半導体チップ実装用基板、及び半導体チップの実装方法 | |
EP0969503A2 (en) | Electronic circuit device | |
JP3705159B2 (ja) | 半導体装置の製造方法 | |
JP2647047B2 (ja) | 半導体素子のフリップチップ実装方法およびこの実装方法に用いられる接着剤 | |
US7345244B2 (en) | Flexible substrate and a connection method thereof that can achieve reliable connection | |
JPH10112476A (ja) | 半導体装置の製造方法 | |
KR940027134A (ko) | 반도체집적회로장치의 제조방법 | |
JP4118974B2 (ja) | Icチップ搭載基板及びicチップ搭載基板の製造方法 | |
JP2004247621A (ja) | 半導体装置およびその製造方法 | |
JPH0582596A (ja) | リードフレーム | |
JPH03129745A (ja) | 半導体装置の実装方法 | |
JP2002324922A (ja) | サーモモジュール | |
JP3721986B2 (ja) | 半導体装置及びその製造方法 | |
JP3141682B2 (ja) | 複合リードフレーム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
AMND | Amendment | ||
J201 | Request for trial against refusal decision | ||
B701 | Decision to grant | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121114 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20131031 Year of fee payment: 11 |
|
LAPS | Lapse due to unpaid annual fee |