KR20060054092A - 반도체 소자의 접속 구조, 배선 기판, 및 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 202
- 229910000679 solder Inorganic materials 0.000 claims abstract description 90
- 239000011248 coating agent Substances 0.000 claims abstract description 20
- 238000000576 coating method Methods 0.000 claims abstract description 20
- 239000011347 resin Substances 0.000 claims description 18
- 229920005989 resin Polymers 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 11
- QUCZBHXJAUTYHE-UHFFFAOYSA-N gold Chemical compound [Au].[Au] QUCZBHXJAUTYHE-UHFFFAOYSA-N 0.000 claims description 3
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 claims description 2
- 238000005476 soldering Methods 0.000 abstract description 45
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 10
- 239000010931 gold Substances 0.000 description 10
- 229910052737 gold Inorganic materials 0.000 description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008602 contraction Effects 0.000 description 3
- 239000006023 eutectic alloy Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000005304 joining Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000007306 functionalization reaction Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 206010037660 Pyrexia Diseases 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920001225 polyester resin Polymers 0.000 description 1
- 239000004645 polyester resin Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
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- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
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- H01L2924/01033—Arsenic [As]
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- H01L2924/0105—Tin [Sn]
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- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/01079—Gold [Au]
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- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
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Abstract
본 발명에 관한 반도체 소자의 접속 구조는, 배선 기판이, 상기 배선 패턴이 솔더 레지스트에 의해서 덮여진 솔더 레지스트 피복부, 및 상기 배선측 접속 단자가 노출된 솔더 레지스트 개구부를 구비하며, 상기 솔더 레지스트 개구부는 상기 솔더 레지스트 피복부의 적어도 일부를 둘러싸도록 형성되어 있는 것을 특징으로 한다. 이 때문에, 배선 패턴의 불필요한 노출을 피할 수 있다. 즉, 배선 패턴과 반도체 소자 사이에 부적절한 접촉을 발생시키지 않고, 반도체 소자를 배선 기판에 탑재할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
반도체 소자, 배선 패턴, 솔더 레지스트, 범프 전극, 접속 단자
Description
도 1 은 본 발명의 실시 형태에 관한 플렉시블 배선 기판의 개략 구성을 나타내는 평면도.
도 2 는 도 1 에 나타내는 플렉시블 배선 기판에서의 반도체 소자 실장 영역의 일 구성을 나타내는 평면도.
도 3 은 도 1 에 나타내는 플렉시블 배선 기판에서의 반도체 소자 실장 영역의 다른 구성을 나타내는 평면도.
도 4 는 도 1 에 나타내는 플렉시블 배선 기판에서의 반도체 소자 실장 영역의 또 다른 구성을 나타내는 평면도.
도 5 는 본 발명의 실시 형태에 관한 범프 전극과 인너 리드가 접합되기 전의, 반도체 소자 및 플렉시블 배선 기판의 개략 구성을 나타내는 단면도.
도 6 은 도 5 에 나타낸 범프 전극과 인너 리드가 접합된 후의, 본 발명의 실시 형태에 관한 COF 반도체 장치의 개략 구성을 나타내는 단면도.
도 7 은 종래의 COF 반도체 장치에서의 플렉시블 배선 기판의 개략 구성을 나타내는 평면도.
도 8 은 종래의 플렉시블 배선 기판에서의 반도체 소자 실장 영역의 개략 구성을 나타내는 평면도.
도 9 는 종래의 COF 반도체 장치의 개략 구성을 나타내는 단면도.
도 10 은 본 발명의 실시 형태에 관한 플렉시블 배선 기판의 요부 구성을 나타내는 평면도.
※도면의 주요부분에 대한 부호의 설명
1 : 플렉시블 배선 기판 2 : 테이프 기재
3 : 배선 패턴 11 : 반도체 소자
12 : 범프 전극 14 : NCP (비도전성 페이스트)
41 : 솔더 레지스트 42 : 솔더 레지스트 개구부
본 발명은, 플렉시블 배선 기판 상에 COF (Chip 0n Flexible Printed Circuit) 방식으로 반도체 소자를 실장하는 경우의 접속 구조에 관한 것이다.
COF (Chip 0n Flexible Printed Circuit) 반도체 장치는, 좁은 공간이나, 복잡한 형상의 공간에 실장가능한 반도체 장치로서 널리 사용되고 있다. COF 반도체 장치는, 배선 기판인 플렉시블 배선 기판 상에, 반도체 소자가 접합ㆍ탑재 (접속) 된 반도체 장치이다. 플렉시블 배선 기판은, 테이프 캐리어라고 불리우는 가소성이 있는 절연성 테이프 기재 상에, 배선 패턴이 형성된 것이다. 종래 의 COF 반도체 장치의 구조에 관해서는, 예를 들어 일본 공개특허공보 소64-27246호 (1989년 1월 30일 공개) 에 기재되어 있다.
종래의 COF 반도체 장치에서의 플렉시블 배선 기판과 반도체 소자와의 접합 구조에 관해서, 도 7 내지 도 9 에 기초하여 설명한다. 도 7 은 종래의 COF 반도체 장치의 플렉시블 배선 기판 (101) 의 개략 구성을 나타내는 평면도이고, 도 8 은 도 7 에 나타낸 플렉시블 배선 기판 (101) 에서의 반도체 소자의 실장 (접속) 영역의 개략 구성을 나타내는 평면도이고, 도 9 는 종래의 COF 반도체 장치 (110) 의 개략 구성을 나타내는 단면도이다. 또한, 도 8 에 있어서는, 반도체 소자 (111) 는 1 점 쇄선으로 나타내고, 그 반도체 소자의 범프 전극 (112) (반도체측 접속 단자) 은 2 점 쇄선으로 나타내었다.
도 7 에 나타내는 바와 같이, 종래의 플렉시블 배선 기판 (101) 은, 절연성 테이프 기재 (102) 상에 복수의 배선 패턴 (103) 이 형성되어 있다. 또한, 도 7 및 도 8 에 나타내는 바와 같이 배선 패턴 (103) 의 일방의 단부는, 반도체 소자 (111) 의 범프 전극 (112) 과 접속하는 부분, 즉 인너 리드 (131; inner lead) 로 되어 있다. 또한, 도 7 에 나타내는 바와 같이, 배선 패턴 (103) 의 다른 일방의 단부는 외부의 회로와 접속하는 부분 즉 아웃터 리드 (132; outer lead) 로 되어 있다.
또한, 플렉시블 배선 기판 (101) 의 표면은 절연성을 갖는 솔더 레지스트 (141) 로 덮여져 있는 경우도 있고, 배선 패턴 (103) 은 이 솔더 레지스트 (141) 에 의해서 보호되어 있다.
그러나, 반도체 소자 (111) 가 실장되는 영역, 즉 1 점 쇄선으로 둘러싸인 영역 (도 7 참조), 및 아웃터 리드 (132) 와 그 주변 부분은, 솔더 레지스트 (141) 에 의해서 덮여져 있지 않고, 배선 패턴 (103) 이 노출된 상태로 되어 있다. 이하, 솔더 레지스트 (141) 에 의해서 덮여진 영역을 솔더 레지스트 피복부라하고, 솔더 레지스트 (141) 에 의해 덮여져 있지 않은 영역에서 인너 리드 (131) 가 형성되어 있는 영역을 솔더 레지스트 개구부라 한다. 도 8 에 나타내는 바와 같이, 종래의 플렉시블 배선 기판 (101) 에 있어서, 솔더 레지스트 개구부 (142) 는, 반도체 소자 (111) 가 실장되는 영역을 모두 포함하고 있고, 반도체 소자 (111) 가 실장되는 영역보다도 넓은 영역으로 되어 있다.
도 9 에 나타내는 바와 같이, 종래의 COF 반도체 장치 (110) 는 플렉시블 배선 기판 (101) 에 반도체 소자 (111) 가 실장되어 형성되어 있다. 실장 시에는, 반도체 소자 (111) 의 전극 (112) 과, 플렉시블 배선 기판 (101) 의 인너 리드 (131) 가 접합된다. 범프 전극 (112) 과 인너 리드 (131) 를 접합시키는 방법으로는, 열 및 압력을 부가함으로써, 범프 전극 (112) 과 인너 리드 (131) 의 재료를 서로 합금화 또는 열압착시키는 방법이 일반적이다. 또한, 접합 후, 플렉시블 배선 기판 (101) 과 반도체 소자 (111) 사이에 절연성 수지 (114) 를 주입하고, 이 절연성 수지 (114) 를 경화시킴으로써, 인너 리드 (131) 의 노출이 방지되는 경우도 있다.
상기 종래의 플렉시블 배선 기판에서는, 전술한 바와 같이, 플렉시블 배선 기판 (101) 상의 솔더 레지스트 개구부 (142) 는, 반도체 소자 (111) 가 실장되는 영역을 전부 포함하고 있고, 이 영역보다도 넓어지도록 형성되어 있다. 이러한 플렉시블 배선 기판 (101) 에서는, 전극 (112) 과 접합하는 인너 리드 (131) 부분뿐만 아니라, 다른 부분의 배선 패턴 (103) 도 솔더 레지스트 개구부 (142) 에 포함되어 노출된 상태가 된다.
그 때문에, 반도체 소자 (111) 를 실장하였을 때에, 반도체 소자 (111) 의 범프 전극 (112) 이외의 부분과 배선 패턴 (103) 과의 부적절한 접촉이 생기고, 그 결과, 반도체 소자 (111) 에 스크래치가 생기는 문제가 일어나는 경우가 있었다. 이 부적절한 접촉으로서, 예를 들어 배선 패턴 (103) 의 인너 리드 (131) 측의 선단 부분 (133) 또는 솔더 레지스트 개구부 (142) 내에 형성된 배선 (134) 과, 반도체 소자 (111) 가 접촉하는 것, 또는 배선 패턴 (103) 과 반도체 소자 (111) 의 에지 (단부) 가 접촉하는 것을 들 수 있다.
본 발명은 상기 종래의 문제를 해결하기 위해서 이루어진 것이며, 그 목적은, 반도체 소자를 배선 기판에 실장할 때, 즉 반도체 소자측 접속 단자와 배선 기판측 배선을 접속할 때에, 반도체 소자와 배선 패턴의 부적절한 접촉을 피함으로써, 신뢰성이 높은 반도체 장치를 제공하는 것에 있다.
본 발명에 따른 반도체 소자의 접속 구조는, 반도체 소자에 형성된 복수의 반도체 소자측 접속 단자와, 배선 기판 상에 형성된 복수의 배선 패턴의 각 배선측 접속 단자가 전기적으로 접속되는 반도체 소자의 접속 구조로서, 상기 배선 패턴이 솔더 레지스트에 의해서 덮여진 솔더 레지스트 피복부, 및 상기 배선측 접속 단자 가 노출되도록 형성된 솔더 레지스트 개구부를 구비하며, 상기 솔더 레지스트 개구부는 상기 솔더 레지스트 피복부의 적어도 일부를 둘러싸도록 형성되어 있는 것을 특징으로 한다.
상기 구성에 의하면, 상기 배선측 접속 단자가 상기 솔더 레지스트 피복부의 적어도 일부를 둘러싸도록 형성된 상기 솔더 레지스트 개구부 내에 형성된다. 요컨대, 상기 반도체 소자측 접속 단자에 접속하는 배선측 접속 단자는 노출되며, 상기 접속 단자 이외의 배선 패턴은, 솔더 레지스트에 의해 덮여져 있다. 따라서, 배선 패턴의 불필요한 노출을 피할 수 있다. 즉, 상기 배선 패턴과 상기 반도체 소자 사이에 부적절한 접촉을 일으키지 않고, 상기 반도체 소자를 상기 배선 기판에 실장할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이하에 나타내는 기재에 의해 본 발명의 다른 목적, 특징, 및 우수한 점을 충분히 알 수 있을 것이다. 또한, 첨부 도면을 참조한 다음의 설명을 통하여 본 발명의 이점은 명백해진다.
본 발명의 실시 형태에 관해서, 도 1 내지 도 6 에 기초하여 설명하면, 이하와 같다.
도 1 은 본 발명의 일 실시형태에 관한 플렉시블 배선 기판 (배선 기판; 1) 의 개략 구성을 나타내는 평면도이고, 도 2 는 도 1 에 나타내는 플렉시블 배선 기판 (1) 에서의 반도체 소자 실장 영역의 일 구성을 나타내는 평면도이다. 또한, 도 3 및 도 4 는 플렉시블 배선 기판 (1) 에서의 반도체 소자 실장 영역의 다 른 구성을 나타내는 평면도이다. 또한, 도 1 내지 도 4 에서는, 플렉시블 배선 기판 (1) 에 실장되는 반도체 소자 (11) 를 1 점 쇄선으로 나타내며, 도 2 내지 도 4 에서는, 그 반도체 소자 (11) 의 범프 전극 (반도체 소자측 접속 단자; 12) 을 2 점 쇄선으로 나타낸다. 즉, 플렉시블 배선 기판 (1) 에서, 1 점 쇄선으로 나타내는 영역은 반도체 소자 탑재 영역이다.
도 1 에 나타내는 바와 같이, 본 실시 형태에 관한 플렉시블 배선 기판 (1) 은, 장척 (長尺) 형상의 절연성 테이프 기재 (2; 절연성 기판) 상에 복수의 배선 패턴 (3) 이 형성된 구성으로 되어 있다. 플렉시블 배선 기판 (1) 에 반도체 소자 (11) 가 탑재되어 COF 반도체 장치 (도 6 의 COF 반도체 장치 (10)) 가 제작된 후, 도 1 에 점선으로 나타내는 바와 같이 플렉시블 배선 기판 (1) 은 절단되어, 개개의 C0F 반도체 장치가 분리된다. COF 반도체 장치의 제조 방법에 관해서는 후술한다.
배선 패턴 (3) 은, 후술하는 COF 반도체 장치 (10) 와 외부의 회로를 접속하기 위한 아웃터 리드 (32) 를 구비하고 있다. 한편, 배선 패턴 (3) 은, 플렉시블 배선 기판 (1) 의 아웃터 리드 (32) 로부터의 내측에는 인너 리드로 되어 있다. 인너 리드의 일부는, 반도체 소자 (11) 의 범프 전극 (도 1 에는 도시 생략) 과 접속하기 위한 접속 단자 (31; 배선측 접속 단자) 로 되어 있다. 또한, 플렉시블 배선 기판 (1) 에서의 「외측」이란 플렉시블 배선 기판 (1) 이 절단된 후의 외주 (점선) 에 가까운 측을 가리키며, 「내측」이란 그 반대측을 가리킨다.
또한, 플렉시블 배선 기판 (1) 의 배선 패턴 (3) 이 형성된 측의 면에는, 솔 더 레지스트 (41) 에 의해서 덮여진 솔더 레지스트 피복부가 형성되어 있고, 배선 패턴 (3) 은 솔더 레지스트 (41) 에 의해서 보호되어 있다. 다만, 접속 단자 (31) 와 아웃터 리드 (32) 는 솔더 레지스트 (41) 에 의해서 덮여져 있지 않고, 특히 접속 단자 (31) 를 포함하며, 솔더 레지스트 (41) 에 의해서 덮여져 있지 않은 부분을 솔더 레지스트 개구부 (42) 로 한다.
즉, 플렉시블 배선 기판 (1) 은, 배선 패턴 (3) 이 솔더 레지스트 (41) 에 의해서 덮여진 솔더 레지스트 피복부와 접속 단자 (31) 가 노출되도록 형성된 솔더 레지스트 개구부 (42) 를 구비하고 있다. 그리고, 상기 솔더 레지스트 개구부 (42) 는 상기 솔더 레지스트 피복부 (41) 의 적어도 일부를 둘러싸도록 형성되어 있다.
상기 테이프 기재 (2) 는 자유롭게 절곡 (折曲) 할 수 있는 유연성이 높은 절연 필름인 것이 바람직하다. 이러한 절연 필름의 재료로는, 예를 들어 폴리이미드 수지, 폴리에스테르 수지 등을 들 수 있다.
또한, 배선 패턴 (3) 은 예를 들어, 상기 테이프 기재 (2) 에 접착된 동박 (銅箔) 을 에칭함으로써 형성되어 있다.
이하, 도 2∼4 를 참조하여, 본 발명의 실시 형태에 대해 보다 상세하게 설명한다.
접속 단자 (31) 및 솔더 레지스트 개구부 (42) 는 도 2 에 나타내는 바와 같이, 범프 전극 (12) 의 나열 방법에 따라서, 반도체 소자 (11) 가 실장되는 영역 (1 점 쇄선) 의 내측에, 이 영역의 형태에 따르도록 형성되어 있다. 따라서, 반도체 소자 (11) 가 실장되는 영역의 중심 부근의 영역 (43) 은 솔더 레지스트 개구부 (42) 에 둘러싸인 솔더 레지스트 피복부로 되어 있다. 요컨대, 본 실시 형태의 플렉시블 배선 기판 (1) 에 있어서, 배선 패턴 (31) 의, 반도체 소자 (11) 의 범프 전극 (12) 과 접속하는 부분으로부터 내측의 영역 (영역 (43)) 은 솔더 레지스트 (41) 에 의해서 피복되어 있다. 이것에 의해서, 배선 단부 (33), 및 반도체 소자 실장 영역 내에 형성된 배선 (34) 이 솔더 레지스트 (41) 에 의해서 피복되게 된다.
이와 같이, 배선 패턴 (3) 에 있어서, 범프 전극 (12) 과 접속하기 위해서 필요한 접속 단자 (31) 이외는, 솔더 레지스트 (41) 에 의해서 보호되어 있다. 따라서, 반도체 소자 (11) 와 배선 패턴 (예를 들어 배선 단부 (33), 또는 반도체 소자 실장 영역 내에 형성된 배선 (34)) 의 불필요한 접촉을 막을 수 있다.
도 2 내지 도 4 에 나타낸 바와 같이, 본 실시 형태에 관한 솔더 레지스트 개구부 (42) 는 접속 단자 (31) 별로 나누어 형성되어도 되고, 1 개의 솔더 레지스트 개구부 (42) 가 복수의 접속 단자 (31) 를 노출시키도록 형성되어도 된다. 요컨대, 솔더 레지스트 개구부 (42) 는 도 2 에 나타낸 바와 같이, 1 개의 접속 단자 (31) 에 대하여 1 개의 솔더 레지스트 개구부 (42) 가 형성되는 구성이어도 된다. 또한, 도 3 에 나타낸 바와 같이, 복수 형성된 솔더 레지스트 개구부 (42) 의 중 하나 이상의 복수의 접속 단자 (31) 를 포함하고, 그 이외의 솔더 레지스트 개구부 (42) 가 접속 단자 (31) 에 대하여 1 대 1 의 관계로 형성되어 있어도 된다. 또한, 도 4 에 나타낸 바와 같이, 복수 형성된 솔더 레지스트 개구부 (42) 가 각각 복수의 접속 단자 (31) 를 포함하도록 형성되어 있어도 된다. 또한, 도시하지 않지만, 1 개의 솔더 레지스트 개구부 (42) 가 모든 접속 단자 (31) 를 포함하는 동시에 솔더 레지스트 (41) 의 일부를 둘러싸도록 형성되어 있어도 된다.
최근, 반도체 장치에 대하여 고기능화 및 소형화가 요구되게 되어, COF 반도체 장치에도 고기능화 및 소형화가 요구되게 되었다. 이에 따라, 반도체 소자 중에는, 범프 전극 사이의 피치가 50㎛ 이하로 설계되어 있는 것도 많다. 이러한 파인 피치의 반도체 소자에서는, 플렉시블 배선 기판 상에, 범프 전극에 대하여 1 대 1 의 관계가 되도록 솔더 레지스트를 형성하는 것이 곤란하다. 이러한 경우, 도 3 및 도 4 에 나타낸 바와 같이, 플렉시블 배선 기판 (1) 상에, 근접하는 복수의 접속 단자 (31) 를 포함하는 것 같은 솔더 레지스트 개구부 (42) 를 형성하면 된다.
이상의 설명으로부터도 명확하듯이, 「솔더 레지스트 개구부가 솔더 레지스트 피복부의 적어도 일부를 둘러싸도록 형성되어 있다」 라는 것은, 플렉시블 배선 기판의 반도체 소자 실장 영역 중, 반도체 소자와 접속하는 접속 단자보다 내측의 영역도, 솔더 레지스트에 의해서 보호되어 있는 구성이라고 바꿔 말할 수 있다. 요컨대, 플렉시블 배선 기판은, 접속 단자로부터 내측의 배선 패턴을 보호하는 솔더 레지스트를 구비하고 있는 구성이라면, 반도체 소자 탑재 영역의 접속 단자 이외의 부분이 모두 솔더 레지스트로 덮여져 있을 필요는 없다.
또한, 플렉시블 배선 기판 (1) 은, 도 10 에 나타내는 바와 같은 구성이어도 된다. 도 10 은, 본 발명의 실시 형태에 관한 플렉시블 배선 기판의 요부 구성 을 나타내는 평면도이다. 도 10 에서는, 이미 설명한 부재와 동일한 기능을 갖는 부재에 관해서는 동일한 부호를 부여하여, 그 설명을 생략한다.
도 10 에 나타내는 플렉시블 배선 기판 (1) 은 테이프 기재 (2), 상기 테이프 기재 (2) 상에 형성된 배선 패턴 (3), 상기 배선 패턴 (3) 이 솔더 레지스트 (41) 에 의해 덮여진 솔더 레지스트 피복부, 및 상기 배선 패턴 (3) 의 일부가 노출되도록 형성된 솔더 레지스트 개구부 (42) 를 구비한다. 그리고, 상기 배선 패턴 (3) 은 솔더 레지스트 개구부 (42) 를 관통하도록 형성됨과 함께, 솔더 레지스트 개구부 (42) 내의 배선 패턴 (3) 에는 반도체 소자 (11) 의 범프 전극 (12) 과 접속하기 위한 접속 단자 (31) 가 형성되어 있다.
또한, 플렉시블 배선 기판 (1) 은 다음과 같은 구성이라고도 할 수 있다. 즉, 플렉시블 배선 기판 (1) 은 테이프 기재 (2), 상기 테이프 기재 (2) 상에 형성된 배선 패턴 (3), 상기 배선 패턴 (3) 이 솔더 레지스트 (41) 에 의해 덮여진 솔더 레지스트 피복부, 및 상기 배선 패턴 (3) 이 노출되도록 형성된 솔더 레지스트 개구부 (42) 를 구비한다. 그리고, 솔더 레지스트 개구부 (42) 에서 노출된 배선 패턴 (3) 중, 반도체 소자 (11) 의 범프 전극 (12) 과 접속하는 부분 (즉 접속 단자 (31)) 의 길이 (L) 가 범프 전극 (12) 과 접속하지 않는 부분 (즉 비접속 부분 (35)) 의 길이 (M; M1+M2) 이상이어도 된다. 또, 길이 (L) 는 길이 (M) 보다 큰 것이 바람직하다.
상기 구성에 의하면, 솔더 레지스트 (41) 에 의해 접속에 불필요한 부분이 보호된다. 또한, 이 경우, 솔더 레지스트 개구부 (42) 가 솔더 레지스트 피복 부를 둘러싸듯이 형성되어 있을 필요는 없다.
솔더 레지스트 개구부 (42) 의 크기는, 범프 전극 (12) 과 접속 단자 (31) 가 전기적으로 접속할 수 있고, 이 접속에 불필요한 배선 패턴 (3) 이 솔더 레지스트 (41) 에 의해 보호되는 크기이면 된다. 도 10 에 나타내는 바와 같이, 솔더 레지스트 (41) 와 솔더 레지스트 개구부 (42) 의 경계에서, 범프 전극 (12) 과의 대향 부분까지의 거리 (M1, M2 및 H) 중 하나 이상은, 0.01∼0.15㎜ 정도인 것이 바람직하다. 또한, 거리 (M1 및 M2) 는, 배선 패턴 (3) 의 길이 방향에서의, 솔더 레지스트 (41) 와 솔더 레지스트 개구부 (42) 와의 경계에서 접속 단자 (31) 까지의 거리이다. 또한, 거리 (H) 는, 배선 패턴 (3) 의 길이 방향으로 수직인 방향에서의 솔더 레지스트 (41) 와 솔더 레지스트 개구부 (42) 와의 경계에서 범프 전극 (12) 과의 대향 부분까지의 거리이다. 이들 거리가 0.01㎜ 미만인 경우, 범프 전극 (12) 과 인너 리드와의 접속가능한 영역이 좁아져, 위치정합에 높은 정밀도가 요구된다. 또한, 이 거리가 0.15㎜ 이상인 경우, 배선 패턴 (3) 중, 범프 전극 (12) 과 인너 리드와의 접속에 불필요한 부분이 노출되어, 쇼트 등의 문제를 발생시킬 우려가 있다.
다음으로, 본 발명에 관한 반도체 소자 (11) 와 플렉시블 배선 기판 (1) 의 접속에 관해서, 도 5 및 도 6 에 기초하여 설명한다.
도 5 는 반도체 소자 (11) 를 실장하기 전, 요컨대, 범프 전극 (12) 과 접속 단자 (31) 가 접합되기 전의 반도체 소자 (11) 및 플렉시블 배선 기판 (1) 의 개략 구성을 나타내는 단면도이고, 도 6 은 범프 전극 (12) 과 접속 단자 (31) 가 접합 된 후의 COF 반도체 장치 (10) 의 개략 구성을 나타내는 단면도이다. 또한, 도 1 내지 도 4 의 플렉시블 배선 기판 (1) 및 반도체 소자 (11) 에 나타내는 부재와 동일한 기능을 갖는 부재에 관해서는, 동일한 번호를 부여하여 그 설명을 생략한다.
도 5 및 도 6 에 나타낸 바와 같이, 반도체 소자 (11) 의 범프 전극 (12) 은 솔더 레지스트 개구부 (42) 에 끼워넣어져, 접속 단자 (31) 와 접합된다.
이 접합에서는, 후술하는 바와 같이 열 및 압력이 가해진다. 접합에 있어서, 범프 전극 (12) 및 접속 단자 (31) 의 표면은, 주석 및 금, 또는 모두 금인 것이 바람직하다. 예를 들어, 범프 전극 (12) 의 표면이 금으로 이루어지고, 접속 단자 (31) 표면도 금으로 이루어지는 경우, 접합은 금-금의 열압착이 된다. 또한, 접속 단자 (31) 의 표면이 주석으로 이루어지는 경우는, 금과 주석의 공정 (共晶) 합금을 형성하기 때문에, 금끼리의 열압착보다 가해지는 온도 및 압력은 작아도 된다. 본 실시 형태에서는, 범프 전극 (12) 은 금으로 이루어지고, 접속 단자 (31) 는 주석으로 피복된 것으로 하지만, 본 발명은 이것에 한정되지 않는다.
또한, 도 5 및 도 6 에 나타낸 바와 같이, 반도체 소자 (11) 를 플렉시블 배선 기판 (1) 에 탑재할 때, 절연성 수지인 NCP (Non Conductive Paste; 14) 가 솔더 레지스트 개구부 (42) 에 주입되어 있어도 된다. 후술하는 바와 같이, NCP (14) 를 주입함으로써, 배선 패턴 (3) 의 노출을 방지할 수 있어, 내습성이 향상됨과 함께, 기계적인 강도도 향상되는 효과를 나타낸다. 또한, 이 절연성 수지로는 상기 기술한 바와 같은 효과를 나타낼 수 있는 것이면 되고, 특별히 한정되는 것은 아니다. 또한, 종래의 반도체 장치의 제조에 사용되어 온 절연성 수지를 바람직하게 이용할 수 있다.
또한, 반도체 소자 (11) 는 범프 전극 (12) 이 형성된 측의 면의 범프 전극 (12) 이외의 부분에, PIQ (히타치화성ㆍ듀퐁사 제조) 수지 (절연층; 13) 가 피복되어 있어도 된다. PIQ 수지 (13) 에 의해서, 반도체 소자 (11) 가 보호되어, 신뢰성이 높은 반도체 장치가 얻어진다. 또, 본 실시 형태에서는 절연층으로서 PIQ 를 사용하였지만, 이것에 한정되지 않고, 절연성을 갖는 수지 소재를 바람직하게 이용할 수 있다. 이러한 수지 소재로서, 예를 들어 폴리이미드 수지를 들 수 있다.
반도체 소자 (11) 를 플렉시블 배선 기판 (1) 에 탑재할 때는, 우선, 플렉시블 배선 기판 (1) 의 솔더 레지스트 개구부 (42) 에 NCP 를 주입한다.
그 후, 도시하지 않은 접합 장치에 의해서, 플렉시블 배선 기판 (1) 과 반도체 소자 (11) 를 접합시킨다. 접합의 순서는 이하와 같다.
우선, 접합 장치의 얼라인먼트 툴에 의해서, 반도체 소자 (11) 의 얼라인먼트 마크와, 플렉시블 배선 기판 (1) 의 얼라인먼트 마크를 인식하여, 위치정합을 행한다. 다음으로 플렉시블 배선 기판 (1) 의 하측, 즉, 반도체 소자 (11) 가 탑재되는 것과는 반대측 면에서, 접합 장치의 가열 툴에 의해서, 70∼130℃ 의 열을 가한다. 이 때 동시에, 접합 장치의 가압 툴에 의해서, 반도체 소자 (11) 의 상측, 즉 범프 전극 (12) 과는 반대의 면에서, 50mN∼196mN/범프 전극의 조건으로 가압하여, 임시 부착을 행한다.
이 임시 부착에서 위치 어긋남 등의 이상이 없으면, 가열 툴에 의해서, 플렉시블 배선 기판 (1) 의 하측에서 150℃∼250℃ 로 가열하고, 가압 툴에 의해서 반도체 소자 (11) 상측에서 2∼5초, 20∼25gf/범프의 압력을 가하여, 범프 전극 (12) 과 접속 단자 (31) 를 접합시킨다.
이 때, 솔더 레지스트 개구부 (42) 의 전면을 덮는 NCP (14) 는 가압됨으로써 범프 전극 (12) 및 접속 단자 (31) 의 주위로 밀려나서, 접속 단자 (31) 와 범프 전극 (12) 을 완전히 밀봉한다. 이렇게 해서, NCP (14) 는, 반도체 소자 (11) 의 에지 부분과, 범프 전극 (12) 및 접속 단자 (31) 의 접합 부분을 보호하여, 내습성이 향상됨과 함께, 기계적인 강도도 향상되는 효과를 나타낸다.
일반적으로, 반도체 소자와 플렉시블 배선 기판을 범프 전극 및 인너 리드의 금속 재료의 열압착만으로 접속하기 위해서는, 약 400℃ 라는 고온을 가할 필요가 있다. 이러한 고온을 가하면, 반도체 소자와 플렉시블 배선 기판과의 열수축률 차이에 기인하여 범프 전극으로부터 인너 리드가 어긋나, 쇼트 또는 리크라는 문제를 야기하는 경우가 있다.
그러나, 상기 구성에 의하면, NCP (14) 에 의해서 범프 전극 (12) 과 접속 단자 (31) 가 기계적으로 접속되기 때문에, 보다 저온에서 접착할 수 있어, 이러한 문제를 방지할 수 있다.
또한, 본 발명은, 이하와 같이 표현할 수도 있다. 요컨대, 본 발명의 반도체 장치는, 테이프 기재에 배선 패턴이 형성된 장척형상의 배선 기판에 연속적으로 반도체 소자가 탑재되는 테이프 캐리어형 반도체 장치이다. 그리고, 배선 기판의, 반도체 소자가 탑재되는 측은, 인너 리드부 중의, 반도체 소자의 전극의 금 범프에 접속되는 개소 이외에는, 전면적으로 솔더 레지스트로 덮여 있다. 그리고, 금 범프에 접속되는 개소에, 반도체 소자의 전극의 금 범프를 끼워넣는 방식에 의해, 배선 기판과 반도체 소자가 접속되어 있다.
상기 반도체 장치에 있어서, 반도체 소자와 접속되는 배선 기판의 배선 패턴은 구리로 이루어짐과 함께, 주석 도금 또는 금 도금처리되어 있어도 된다.
상기 반도체 장치에 있어서, 배선 기판 상의, 반도체 소자를 탑재하는 영역에는, 솔더 레지스트가 피복된 배선을 형성해도 된다.
상기 반도체 장치에 있어서, 반도체 소자의 전극부 이외의 영역에는 절연성 수지가 피복되고, 이 절연성 수지에 의해 반도체 소자 표면은 보호되어 있어도 된다.
상기 반도체 장치에 있어서, 배선 기판과 반도체 소자의 접합부 및 반도체 소자 회로 표면은 수지 밀봉되어 보호되어 있어도 된다.
상기 반도체 장치에 있어서, 끼워넣음 방식에 의해 배선 기판의 인너 리드부와 반도체 소자의 전극을 접속할 때에, 테이프 캐리어의 인너 리드부의 솔더 레지스트 개구부에 절연성 수지를 도포하고, 이 절연성 수지에 의해, 반도체 소자의 전극과의 접합과, 반도체 소자 표면 보호용 수지 경화도 겸하여 행해도 된다.
상기 반도체 장치에 있어서, 배선 기판 상에, 끼워넣음 방식에 의해 1 개 이상의 반도체 소자가 탑재되어 있어도 된다.
이상, 본 발명에 관한 배선 기판의 일례로서 플렉시블 배선 기판을, 본 발명 에 관한 반도체 장치의 일례로서 COF 반도체 장치를 예로 들어 설명하였지만, 본 발명은 이것에 한정되는 것은 아니다.
이상과 같이, 본 발명에 관한 반도체 소자의 접속 구조는, 반도체 소자에 형성된 복수의 반도체 소자측 접속 단자와, 배선 기판 상에 형성된 복수의 배선 패턴의 각 배선측 접속 단자가 전기적으로 접속되는 반도체 소자의 접속 구조로서, 상기 배선 패턴이 솔더 레지스트에 의해서 덮여진 솔더 레지스트 피복부와, 상기 배선측 접속 단자가 노출되도록 형성된 솔더 레지스트 개구부를 구비하며, 상기 솔더 레지스트 개구부는 상기 솔더 레지스트 피복부의 적어도 일부를 둘러싸도록 형성되어 있는 것을 특징으로 한다.
상기 구성에 의하면, 상기 배선측 접속 단자가, 상기 솔더 레지스트 피복부의 적어도 일부를 둘러싸도록 형성된 상기 솔더 레지스트 개구부 내에 형성된다. 요컨대, 상기 반도체 소자측 접속 단자에 접속하는 배선측 접속 단자는 노출되고, 상기 접속 단자 이외의 배선 패턴은 솔더 레지스트에 의해서 덮여져 있다. 따라서, 배선 패턴의 불필요한 노출을 피할 수 있다. 즉, 상기 배선 패턴과 상기 반도체 소자 사이에 부적절한 접촉을 발생시키지 않고, 상기 반도체 소자를 상기 배선 기판에 실장할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 상기 반도체 소자측 접속 단자의 표면 및 상기 배선측 접속 단자의 표면의 재료의 조합은 금-금인 것이 바람직하다.
상기 구성에 의하면, 상기 반도체 소자측 접속 단자 및 배선측 접속 단자가 열압착에 의해서 접속되기 용이해지는 효과를 나타낸다.
또한, 상기 반도체 소자측 접속 단자의 표면 및 상기 배선측 접속 단자의 표면의 재료의 조합은 주석-금인 것이 바람직하다.
상기 구성에 의하면, 상기 반도체 소자측 접속 단자와 상기 배선측 접속 단자는 공정 합금 형성에 의해서 접속되고, 열압착보다 저온 및 저압력으로 접속가능하고, 접속이 용이해지는 효과를 나타낸다.
또한, 본 발명에 관한 반도체 소자의 접속 구조에서는, 전술한 바와 같이, 배선 기판에서의 배선측 접속 단자 이외의 영역이 솔더 레지스트에 의해서 덮여져 있기 때문에, 다음과 같은 효과를 나타낸다.
상기 열압착 시 또는 공정 합금 형성 시에 있어서는, 반도체 소자와 배선 기판에 열이 부가됨으로써, 상기 반도체 소자와 배선 기판과의 열수축률에 따라 변형이 일어난다. 이 때, 그 반도체 소자와 배선 기판과의 열수축률의 차이에 의해서, 반도체 소자측 접속 단자로부터 배선측 접속 단자가 어긋나서, 적절한 접속 상태가 얻어지지 않는다는 문제를 일으키는 경우가 있었다.
그러나, 본 발명에 관한 반도체 소자의 접속 구조에서는, 배선 기판에서의 배선측 접속 단자 이외의 영역이 솔더 레지스트에 의해서 덮여져 있기 때문에, 배선 기판의 변형이 억제된다. 따라서, 열수축률의 차이에 의한 상기와 같은 문제가 발생되기 어렵다는 효과를 나타낸다.
또한, 상기 솔더 레지스트 개구부는 절연성 수지에 의해서 밀봉되는 것이 바람직하다.
상기 구성에 의하면, 상기 반도체 소자측 접속 단자와 상기 배선 기판측 접 속 단자와의 접속 시, 상기 절연성 수지가 변형되어 상기 반도체 소자측 접속 단자 및 배선 기판측 접속 단자의 접촉 부분의 주변을 덮는다. 이상과 같이 하여, 변형된 상기 절연성 수지에 의해서, 반도체 소자와 배선 기판은 기계적으로 접속된다. 따라서, 반도체 소자와 배선 기판을, 상기 반도체측 접속 단자 및 배선측 접속 단자의 열압착, 또는 공정 합금 형성만으로 접속하는 것보다 저온에서 접속하는 것이 가능해진다. 또한, 이상과 같이 하여 상기 접촉 부분의 주변이 덮여져 보호됨으로써, 반도체 소자와 배선 패턴과의 불필요한 접촉을 또한 방지할 수 있다.
또한, 상기 반도체 소자에서의 반도체 소자측 접속 단자 이외의 부분의 적어도 상기 배선 기판측의 면이, 절연층에 의해서 덮여져 있는 것이 바람직하다.
상기 구성에 의하면, 상기 반도체 소자와 상기 배선 패턴의 불필요한 접촉을 추가로 방지할 수 있다는 효과를 나타낸다.
또한, 본 발명의 배선 기판은, 이하와 같은 구성이어도 된다.
즉, 본 발명의 배선 기판은 절연성 기판, 상기 절연성 기판 상에 형성된 배선 패턴, 상기 배선 패턴이 솔더 레지스트에 의해 덮여진 솔더 레지스트 피복부, 및 상기 배선 패턴의 일부가 노출되도록 형성된 솔더 레지스트 개구부를 구비하며, 상기 배선 패턴은 솔더 레지스트 개구부를 관통하도록 형성됨과 함께, 솔더 레지스트 개구부 내의 배선 패턴에는 반도체 소자측 접속 단자와 접속하기 위한 배선측 접속 단자가 형성되어 있어도 된다.
상기 구성에 의하면, 배선 패턴 중, 반도체 소자측 접속 단자와 접속하는 부 분 (즉 배선측 접속 단자) 이외에는, 솔더 레지스트에 의해 보호된다. 즉, 배선 패턴이 불필요하게 노출되지 않는다. 따라서, 상기 배선 패턴과 상기 반도체 소자 사이에 불필요한 접속을 발생시키지 않고, 상기 반도체 소자를 상기 배선 기판에 실장할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 본 발명의 배선 기판은 절연성 기판, 상기 절연성 기판 상에 형성된 배선 패턴, 상기 배선 패턴이 솔더 레지스트에 의해 덮여진 솔더 레지스트 피복부, 및 상기 배선 패턴이 노출되도록 형성된 솔더 레지스트 개구부를 구비하며, 상기 솔더 레지스트 개구부에서 노출되어 있는 배선 패턴 중, 반도체 소자측 접속 단자와 접속하는 부분 (즉 배선측 접속 단자) 의 길이가, 이 반도체 소자측 접속 단자와 접속하지 않는 부분 (즉 배접속 부분) 의 길이 이상인 구성으로 할 수도 있다.
상기 구성에 의하면, 배선 패턴 중, 비접속 부분의 노출량이 작아진다.
즉, 배선 패턴이 불필요하게 노출되지 않는다. 따라서, 상기 배선 패턴과 상기 반도체 소자 사이에 불필요한 접촉을 발생시키지 않고, 상기 반도체 소자를 상기 배선 기판에 실장할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 상기 구성에 있어서, 배선측 접속 단자의 길이는 비접속 부분의 길이보다 큰 것이 바람직하다.
또한, 솔더 레지스트와 솔더 레지스트 개구부와의 경계에서, 배선 기판에서의 반도체 소자측 접속 단자와의 대향 부분까지의 거리는, 0.01∼0.15㎜ 인 것이 바람직하다.
상기 구성에 의하면, 배선 기판 중, 배선측 접속 단자와 반도체 소자측 접속 단자와의 접속에 관여하는 부부 이외에는 솔더 레지스트에 의해 피복된다. 이에 의해, 솔더 레지스트 개구부가 솔더 레지스트 피복부를 둘러싸거나 또는 끼우는 구성이 된다.
즉, 반도체 소자측 접속 단자와 접속하는 배선측 접속 단자가 노출되고, 그것 이외의 배선 패턴은 솔더 레지스트에 의해 피복된다. 이에 의해, 배선 패턴이 불필요하게 노출되지 않는다. 따라서, 배선 패턴과 반도체 소자의 불필요한 접촉을 발생시키지 않고, 반도체 소자를 배선 기판 상에 실장할 수 있다. 따라서, 반도체 장치의 신뢰성이 향상된다.
발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시 형태 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 명확하게 하는 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되어야 하는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 다양하게 변경하여 실시할 수 있는 것이다.
본 발명에 따른 반도체 소자의 접속 구조, 배선 기판, 및 반도체 장치에 의하면, 반도체 소자측 접속 단자와 배선 기판측 배선을 접속하여 반도체 소자를 배선 기판에 실장할 때, 반도체 소자와 배선 패턴의 부적절한 접촉을 피함으로써 신뢰성이 향상되는 이점이 있다. 즉, 본 발명에 따라 배선측 접속 단자가, 솔더 레지스트 피복부의 적어도 일부를 둘러싸도록 형성된 솔더 레지스트 개구부 내에 형성되면, 반도체 소자측 접속 단자에 접속하는 배선측 접속 단자는 노출되고, 접속 단자 이외의 배선 패턴은 솔더 레지스트에 의해서 덮여져 있게 되어, 배선 패턴의 불필요한 노출을 피할 수 있다. 따라서, 배선 패턴과 반도체 소자 사이에 부적절한 접촉을 발생시키지 않은 상태로 반도체 소자를 배선 기판에 실장할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
Claims (12)
- 반도체 소자에 형성된 복수의 반도체 소자측 접속 단자와, 배선 기판 상에 형성된 복수의 배선 패턴의 각 배선측 접속 단자를 전기적으로 접속하게 되어 있고,상기 배선 기판은, 상기 배선 패턴이 솔더 레지스트에 의해서 덮여진 솔더 레지스트 피복부, 및 상기 배선측 접속 단자가 노출되도록 형성된 솔더 레지스트 개구부를 구비하며,상기 솔더 레지스트 개구부는 상기 솔더 레지스트 피복부의 적어도 일부를 둘러싸도록 형성되어 있는 것을 특징으로 하는 반도체 소자의 접속 구조.
- 제 1 항에 있어서,상기 반도체 소자측 접속 단자의 표면 및 상기 배선측 접속 단자의 표면의 재료의 조합이, 금-금인 것을 특징으로 하는 반도체 소자의 접속 구조.
- 제 1 항에 있어서,상기 반도체 소자측 접속 단자의 표면 및 상기 배선측 접속 단자의 표면의 재료의 조합이, 주석-금인 것을 특징으로 하는 반도체 소자의 접속 구조.
- 제 1 항에 있어서,상기 솔더 레지스트 개구부가 절연성 수지에 의해 밀봉되는 것을 특징으로 하는 반도체 소자의 접속 구조.
- 제 1 항에 있어서,상기 반도체 소자에서의 반도체 소자측 접속 단자 이외의 부분의 적어도 상기 배선 기판측의 면이, 절연층에 의해 덮여져 있는 것을 특징으로 하는 반도체 소자의 접속 구조.
- 제 1 항에 기재된 반도체 소자의 접속 구조에 의해, 상기 반도체 소자가 상기 배선 기판 상에 탑재되는 것을 특징으로 하는 반도체 장치.
- 절연성 기판,상기 절연성 기판 상에 형성되고, 반도체 소자의 접속 단자와 접속하기 위한 배선측 접속 단자를 구비하는 복수의 배선 패턴,상기 배선 패턴이 솔더 레지스트에 의해서 덮여진 솔더 레지스트 피복부, 및상기 배선측 접속 단자가 노출되도록 형성된 솔더 레지스트 개구부를 구비하며,상기 솔더 레지스트 개구부는 상기 솔더 레지스트 피복부의 적어도 일부를 둘러싸도록 형성되어 있는 것을 특징으로 하는 배선 기판.
- 제 7 항에 기재된 배선 기판 상에 반도체 소자가 실장된 반도체 장치.
- 절연성 기판,상기 절연성 기판 상에 형성된 배선 패턴,상기 배선 패턴이 솔더 레지스트에 의해 덮여진 솔더 레지스트 피복부, 및상기 배선 패턴이 노출되도록 형성된 솔더 레지스트 개구부를 구비하며,상기 배선 패턴은 솔더 레지스트 개구부를 관통하도록 형성됨과 함께, 솔더 레지스트 개구부 내의 노출된 배선 패턴에는, 반도체 소자측 접속 단자와 접속하기 위한 배선측 접속 단자가 형성되어 있는 것을 특징으로 하는 배선 기판.
- 제 9 항에 기재된 배선 기판 상에 반도체 소자가 실장된 반도체 장치.
- 절연성 기판,상기 절연성 기판 기판 상에 형성된 배선 패턴,상기 배선 패턴이 솔더 레지스트에 의해 덮여진 솔더 레지스트 피복부, 및상기 배선 패턴이 노출되도록 형성된 솔더 레지스트 개구부를 구비하며,상기 개구부에서 노출되어 있는 배선 패턴 중, 반도체 소자측 접속 단자와 접속하는 부분의 길이가 상기 반도체 소자측 접속 단자와 접속하지 않는 부분의 길이 이상인 것을 특징으로 하는 배선 기판.
- 제 11 항에 기재된 배선 기판 상에 반도체 소자가 실장된 반도체 장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2004-00303508 | 2004-10-18 | ||
JP2004303508 | 2004-10-18 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20060054092A true KR20060054092A (ko) | 2006-05-22 |
Family
ID=36179896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050098284A KR20060054092A (ko) | 2004-10-18 | 2005-10-18 | 반도체 소자의 접속 구조, 배선 기판, 및 반도체 장치 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7420282B2 (ko) |
KR (1) | KR20060054092A (ko) |
CN (1) | CN100468715C (ko) |
TW (1) | TWI305125B (ko) |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US9366862B2 (en) | 2010-02-28 | 2016-06-14 | Microsoft Technology Licensing, Llc | System and method for delivering content to a group of see-through near eye display eyepieces |
US8482859B2 (en) | 2010-02-28 | 2013-07-09 | Osterhout Group, Inc. | See-through near-eye display glasses wherein image light is transmitted to and reflected from an optically flat film |
US8467133B2 (en) | 2010-02-28 | 2013-06-18 | Osterhout Group, Inc. | See-through display with an optical assembly including a wedge-shaped illumination system |
US9229227B2 (en) | 2010-02-28 | 2016-01-05 | Microsoft Technology Licensing, Llc | See-through near-eye display glasses with a light transmissive wedge shaped illumination system |
US9128281B2 (en) | 2010-09-14 | 2015-09-08 | Microsoft Technology Licensing, Llc | Eyepiece with uniformly illuminated reflective display |
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US9223134B2 (en) | 2010-02-28 | 2015-12-29 | Microsoft Technology Licensing, Llc | Optical imperfections in a light transmissive illumination system for see-through near-eye display glasses |
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KR20060026130A (ko) * | 2004-09-18 | 2006-03-23 | 삼성전기주식회사 | 칩패키지를 실장한 인쇄회로기판 및 그 제조방법 |
US7215026B2 (en) * | 2005-04-14 | 2007-05-08 | Samsung Electonics Co., Ltd | Semiconductor module and method of forming a semiconductor module |
-
2005
- 2005-10-17 US US11/250,513 patent/US7420282B2/en active Active
- 2005-10-18 KR KR1020050098284A patent/KR20060054092A/ko active Search and Examination
- 2005-10-18 TW TW094136361A patent/TWI305125B/zh not_active IP Right Cessation
- 2005-10-18 CN CNB2005101141417A patent/CN100468715C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7420282B2 (en) | 2008-09-02 |
TWI305125B (en) | 2009-01-01 |
CN1770441A (zh) | 2006-05-10 |
US20060081999A1 (en) | 2006-04-20 |
CN100468715C (zh) | 2009-03-11 |
TW200621113A (en) | 2006-06-16 |
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A201 | Request for examination | ||
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AMND | Amendment | ||
E601 | Decision to refuse application | ||
J201 | Request for trial against refusal decision | ||
AMND | Amendment | ||
E801 | Decision on dismissal of amendment | ||
B601 | Maintenance of original decision after re-examination before a trial | ||
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