JPS61260648A - 半導体装置の実装方法 - Google Patents
半導体装置の実装方法Info
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- JPS61260648A JPS61260648A JP60103021A JP10302185A JPS61260648A JP S61260648 A JPS61260648 A JP S61260648A JP 60103021 A JP60103021 A JP 60103021A JP 10302185 A JP10302185 A JP 10302185A JP S61260648 A JPS61260648 A JP S61260648A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、液晶表示素子、電子計算機、テレビ受像機、
録画機器などに応用可能な半導体装置の実装技術に関す
る。
録画機器などに応用可能な半導体装置の実装技術に関す
る。
従来の技術
半導体装置はその集積の規模が大きくなると、その入出
力端子の数が増加し、従来のワイヤポンディングによる
リード端子との接続法では、時間がかかり、さらに半導
体をいわゆるコムと称されるリード端子に接続後、樹脂
モールドしたものはその容積が大きいため、液晶表示素
子、エレクトロルミネッセンスを利用したＥＬ表示素子
等のリード端子の数が多い駆動用集積回路は、半導体装
置の入出力端子であるボンディングパッドとリード端子
の接続に時間がかかり、実用的ではない。
力端子の数が増加し、従来のワイヤポンディングによる
リード端子との接続法では、時間がかかり、さらに半導
体をいわゆるコムと称されるリード端子に接続後、樹脂
モールドしたものはその容積が大きいため、液晶表示素
子、エレクトロルミネッセンスを利用したＥＬ表示素子
等のリード端子の数が多い駆動用集積回路は、半導体装
置の入出力端子であるボンディングパッドとリード端子
の接続に時間がかかり、実用的ではない。
またこれらの表示素子では半導体装置の占有容積を小さ
くする必要もある。これらの従来のワイヤボンディング
による半導体装置の実装法の欠点を解決するために、フ
ィルムキャリアによる半導体の実装方法がある。
くする必要もある。これらの従来のワイヤボンディング
による半導体装置の実装法の欠点を解決するために、フ
ィルムキャリアによる半導体の実装方法がある。
フィルムキャリアによる半導体の実装方法は２種類に大
別できる。その１つは半導体のボンディングパッド部に
、予め金のバンプを付着形成させておき、このバンプと
、すずめつきを施されたフィルムキャリアのインナーリ
ードを熱圧着する方法であり、他の１つは、これとは逆
にフィルムキャリアのインナーリードに金のバンプを付
着形成させておき、このバンプと半導体のボンディング
パッド部を熱圧着する方法である。さて、前者の方法は
、半導体そのものに金のバンプを形成する必要があるた
め、特別のプロセスを必要とし、普通のＩＣが使用でき
ないため高価となる。後者の方法は、フィルムキャリア
の方に金のバンプを付着形成しているので、金バンプの
ついていない普通のＩＣチップが使用できるため安価で
ある。
別できる。その１つは半導体のボンディングパッド部に
、予め金のバンプを付着形成させておき、このバンプと
、すずめつきを施されたフィルムキャリアのインナーリ
ードを熱圧着する方法であり、他の１つは、これとは逆
にフィルムキャリアのインナーリードに金のバンプを付
着形成させておき、このバンプと半導体のボンディング
パッド部を熱圧着する方法である。さて、前者の方法は
、半導体そのものに金のバンプを形成する必要があるた
め、特別のプロセスを必要とし、普通のＩＣが使用でき
ないため高価となる。後者の方法は、フィルムキャリア
の方に金のバンプを付着形成しているので、金バンプの
ついていない普通のＩＣチップが使用できるため安価で
ある。
さて従来フィルムキャリアの方に金のバンプをチタン薄
膜１０２．白金薄膜１０３を形成した模擬半導体ウェハ
ーを作り次にめっきレジストである有機フォトレジスト
１０５の切欠き窓を介して金バンプ１０８を電解めっき
法により付着形成させたのち、有機フォトレジスト１ｏ
５を除去していた。そののちフィルムキャリアのインナ
ーリード（図示せず）をこの金バンプに重ね合せ、熱圧
着によりフィルムキャリアのインナーリードの先端に金
バンプを転写する工程（以下第１ボンドという）と、次
いで、転写された金バンプを半導体素子のボンディング
パッドに熱圧着する工程（以下第２ボンドという）によ
り半導体装置を実装していた。この従来の方法による金
バンプのめっきを行なうためには、まず第３図のように
絶縁基板１０１の土にスパッタリング、真空蒸着などの
方法によりチタン薄膜１０２．白金薄膜１０３を付着形
成し、さらに有機フォトレジスト１０６を塗布する。次
に所定のマスクを用いて有機フォトレジスト１０５を露
光し、現像、ベーキング処理を経て第４図に示すように
バンプ形成用の切欠き窓１０７をもった模擬半導体ウェ
ハーをつくり・チタン薄膜１０２．白金薄膜１０３をめ
っき電極として電解めっきを行ない金バンプ１０６を形
成したのち、さらに有機溶剤を用いて有機フォトレジス
ト１０Ｂを除去していた。
膜１０２．白金薄膜１０３を形成した模擬半導体ウェハ
ーを作り次にめっきレジストである有機フォトレジスト
１０５の切欠き窓を介して金バンプ１０８を電解めっき
法により付着形成させたのち、有機フォトレジスト１ｏ
５を除去していた。そののちフィルムキャリアのインナ
ーリード（図示せず）をこの金バンプに重ね合せ、熱圧
着によりフィルムキャリアのインナーリードの先端に金
バンプを転写する工程（以下第１ボンドという）と、次
いで、転写された金バンプを半導体素子のボンディング
パッドに熱圧着する工程（以下第２ボンドという）によ
り半導体装置を実装していた。この従来の方法による金
バンプのめっきを行なうためには、まず第３図のように
絶縁基板１０１の土にスパッタリング、真空蒸着などの
方法によりチタン薄膜１０２．白金薄膜１０３を付着形
成し、さらに有機フォトレジスト１０６を塗布する。次
に所定のマスクを用いて有機フォトレジスト１０５を露
光し、現像、ベーキング処理を経て第４図に示すように
バンプ形成用の切欠き窓１０７をもった模擬半導体ウェ
ハーをつくり・チタン薄膜１０２．白金薄膜１０３をめ
っき電極として電解めっきを行ない金バンプ１０６を形
成したのち、さらに有機溶剤を用いて有機フォトレジス
ト１０Ｂを除去していた。
この有機フォトレジス）１０５を除去する理由は、前記
第１ボンドの際の熱により有機フォトレジストが軟化、
変形を起こしたり、金バンプや熱圧着具に付着し第２ボ
ンドに悪影響を与えることのないようにするためである
。
第１ボンドの際の熱により有機フォトレジストが軟化、
変形を起こしたり、金バンプや熱圧着具に付着し第２ボ
ンドに悪影響を与えることのないようにするためである
。
したがって、この従来の方法では、再び金バンプを電解
めっき法により付着形成させるためには、洗浄工程で残
留金バンプを完全に除去したのち再び、有機フォトレジ
ストの塗布、露光、現像を必要とし、さらに金バンプの
めっき後にこの有機フォトレジストを除去しなければな
らない。っ１り従来のフィルムキャリアによる半導体の
実装工程は第６図のようになる。
めっき法により付着形成させるためには、洗浄工程で残
留金バンプを完全に除去したのち再び、有機フォトレジ
ストの塗布、露光、現像を必要とし、さらに金バンプの
めっき後にこの有機フォトレジストを除去しなければな
らない。っ１り従来のフィルムキャリアによる半導体の
実装工程は第６図のようになる。
発明が解決しようとする問題点
以上、説明したように、フィルムキャリアに金のバンプ
を付着形成させる従来の方法は、金バンプをめっきする
ためのレジストに有機フォトレジストを用いているため
、第１ボンドの前にレジスト除去工程を必要とし、更に
このため、再び金バンプをめっきするためには、模擬半
導体ウェハーを完全に洗浄したのち、有機フォトレジス
ト工程から繰返さなければならない。したがって、有機
フォトレジスト材料費、工賃、設備費などが高価につい
ていたなどの問題があった・ 問題点を解決するための手段 以−４−のような従来の欠点に鑑み、発明者らは鋭意研
究を重ねた結果、本発明にいたった。すなわち本発明は
、表面に導電層をもった模擬半導体ウェハーに、ホトレ
ジストを所定のパターンとなるように付着形成する工程
と、前記ホトレジストの上から前記模擬半導体ウェハー
の略全面に真空加工法により耐熱性の絶縁膜を付着させ
る工程と、前記ホトレジストを溶剤洗浄または発煙硝酸
処理もしくは加熱焼失させることにより、前記絶縁膜に
前記ホトレジストのパターンに対応した窟をあける工程
と、前記絶縁膜をめっきレジストとして、前記模擬半導
体ウェハー表面の導電層をめっき電極として、前記絶縁
膜の前記窓に金属を電解めっきし７てバンプを形成する
工程と、フィルムキャリアのインナーリードに前記模擬
半導体ウェハーから前記バンプを転写する第１ボンド工
程と、バンプのついた前記インナーリードを半導体素子
のボンディングパッドとバンプが重なるように熱圧着す
る第２ボンド工程とからなる半導体装置の実装方法であ
る。
を付着形成させる従来の方法は、金バンプをめっきする
ためのレジストに有機フォトレジストを用いているため
、第１ボンドの前にレジスト除去工程を必要とし、更に
このため、再び金バンプをめっきするためには、模擬半
導体ウェハーを完全に洗浄したのち、有機フォトレジス
ト工程から繰返さなければならない。したがって、有機
フォトレジスト材料費、工賃、設備費などが高価につい
ていたなどの問題があった・ 問題点を解決するための手段 以−４−のような従来の欠点に鑑み、発明者らは鋭意研
究を重ねた結果、本発明にいたった。すなわち本発明は
、表面に導電層をもった模擬半導体ウェハーに、ホトレ
ジストを所定のパターンとなるように付着形成する工程
と、前記ホトレジストの上から前記模擬半導体ウェハー
の略全面に真空加工法により耐熱性の絶縁膜を付着させ
る工程と、前記ホトレジストを溶剤洗浄または発煙硝酸
処理もしくは加熱焼失させることにより、前記絶縁膜に
前記ホトレジストのパターンに対応した窟をあける工程
と、前記絶縁膜をめっきレジストとして、前記模擬半導
体ウェハー表面の導電層をめっき電極として、前記絶縁
膜の前記窓に金属を電解めっきし７てバンプを形成する
工程と、フィルムキャリアのインナーリードに前記模擬
半導体ウェハーから前記バンプを転写する第１ボンド工
程と、バンプのついた前記インナーリードを半導体素子
のボンディングパッドとバンプが重なるように熱圧着す
る第２ボンド工程とからなる半導体装置の実装方法であ
る。
作 用
本発明において模擬半導体ウェハーは、電解めっき法に
よりバンプを付着形成するための媒体であり、少なくと
もその表面が導電性をもったもので、平面性に優れ、バ
ンプに対して適度な密着性とはく離性をもったものであ
れば良い。このような模擬半導体の例として、ガラス基
板上にチタン／白金の２層薄膜導電層を有するもの、ン
リコン基板上に白金の薄膜導電層を有するもの、グレー
ズ処理されたアルミナ基板にチタン／白金の２層薄膜導
電層を有するもの、鏡面仕上げされた金属板に不要部に
絶縁塗膜を付けたものなどがあげられる。表面の導電層
はバンプめっきの際のめっき電極となる。捷だホトレジ
ストはめっきレジストである耐熱性の絶縁膜にバンプめ
っき用の切欠き窟をあけるためのマスキング材として作
用している。
よりバンプを付着形成するための媒体であり、少なくと
もその表面が導電性をもったもので、平面性に優れ、バ
ンプに対して適度な密着性とはく離性をもったものであ
れば良い。このような模擬半導体の例として、ガラス基
板上にチタン／白金の２層薄膜導電層を有するもの、ン
リコン基板上に白金の薄膜導電層を有するもの、グレー
ズ処理されたアルミナ基板にチタン／白金の２層薄膜導
電層を有するもの、鏡面仕上げされた金属板に不要部に
絶縁塗膜を付けたものなどがあげられる。表面の導電層
はバンプめっきの際のめっき電極となる。捷だホトレジ
ストはめっきレジストである耐熱性の絶縁膜にバンプめ
っき用の切欠き窟をあけるためのマスキング材として作
用している。
絶縁膜はパターニングされたホトレジストの上からスパ
ッタ、真空蒸着等の真空加工法により付着させることに
より、エツチング工程を必要とせずにバンプめっき用の
切欠き窓をあけることができるようにしている。つまり
つぎの工程で溶剤洗浄または発煙硝酸処理、もしくは加
熱焼失により容易にホト１／シストパターンに対応した
バンプめっき用の切欠き窓をあけることができる。
ッタ、真空蒸着等の真空加工法により付着させることに
より、エツチング工程を必要とせずにバンプめっき用の
切欠き窓をあけることができるようにしている。つまり
つぎの工程で溶剤洗浄または発煙硝酸処理、もしくは加
熱焼失により容易にホト１／シストパターンに対応した
バンプめっき用の切欠き窓をあけることができる。
したがって、本発明においてはバンプ形成用のめっきレ
ジストは耐熱性の絶縁膜であるため、第１ボンドの際の
熱によりレジストの軟化、変形が起こらず、金バンプや
熱圧着具に付着し第２ボンドに悪影響を与えることがな
い。したがって本発明の方法では、再びバンプを電解め
っき法により付着形成させるためには、洗浄工程で残留
バンプを完全に除去したのち、ただちにバンプの電解め
っきができるのである。
ジストは耐熱性の絶縁膜であるため、第１ボンドの際の
熱によりレジストの軟化、変形が起こらず、金バンプや
熱圧着具に付着し第２ボンドに悪影響を与えることがな
い。したがって本発明の方法では、再びバンプを電解め
っき法により付着形成させるためには、洗浄工程で残留
バンプを完全に除去したのち、ただちにバンプの電解め
っきができるのである。
第１ボンド工程は、半導体素子とフィルムキャリアをボ
ンディングするための、バンプを模擬半導体からフィル
ムキャリアに移し取る作用をし、転写の手段としては熱
圧着、超音波による圧着またはこれらの併用が利用でき
る。第２ボンド工程は、半導体素子とフィルムキャリア
をバンプを介１゜ してボンディングし、半導体素子と他の回路基板。
ンディングするための、バンプを模擬半導体からフィル
ムキャリアに移し取る作用をし、転写の手段としては熱
圧着、超音波による圧着またはこれらの併用が利用でき
る。第２ボンド工程は、半導体素子とフィルムキャリア
をバンプを介１゜ してボンディングし、半導体素子と他の回路基板。
素子との接続が容易なフィルムキャリア半導体装置とす
る作用をする。
る作用をする。
実施例
次に本発明の実施例を第１図および第６図〜第１２図に
従い説明する。
従い説明する。
まず、模擬半導体ウェハーの基材であるガラス基板１の
上に、スパッタ法によりチタン薄膜２および白金薄膜３
を付着形成させたのち、第６図のように有機質のホトレ
ジスト４を塗布する。次に、プリベーキングしたのち所
定のマスクを用いて露光を行ない、現像液にて現像し第
７図のようにホトレジストパターン４ａを残す。さらに
ポストベーキングを行なう。つづいて第８図のごとくス
パッタ法により耐熱性の絶縁膜であるＳ １０２膜６を
約２０００〜３０００への厚さに付着させる。このとき
ホトレジストパターン４ａの上にも５ＩＯ２膜５ａが付
着するが、Ｓ １０２膜５と６ａはほとんどつながって
いないため、約６ｏｏｔ：、で加熱するとホトレジスト
パターン４ａは焼失してしまい、このためさらにＳ １
０２膜６ａも除去され第９図のような耐熱性のめっきレ
ジストをもった模擬半導体ウェハーができる。
上に、スパッタ法によりチタン薄膜２および白金薄膜３
を付着形成させたのち、第６図のように有機質のホトレ
ジスト４を塗布する。次に、プリベーキングしたのち所
定のマスクを用いて露光を行ない、現像液にて現像し第
７図のようにホトレジストパターン４ａを残す。さらに
ポストベーキングを行なう。つづいて第８図のごとくス
パッタ法により耐熱性の絶縁膜であるＳ １０２膜６を
約２０００〜３０００への厚さに付着させる。このとき
ホトレジストパターン４ａの上にも５ＩＯ２膜５ａが付
着するが、Ｓ １０２膜５と６ａはほとんどつながって
いないため、約６ｏｏｔ：、で加熱するとホトレジスト
パターン４ａは焼失してしまい、このためさらにＳ １
０２膜６ａも除去され第９図のような耐熱性のめっきレ
ジストをもった模擬半導体ウェハーができる。
つぎに第１図のごとく導電層であるチタン薄膜２および
白金薄膜３をめっき電極として、電解めっき法により金
のバンプ６を約２０μｍの厚さに付着形成させる。
白金薄膜３をめっき電極として、電解めっき法により金
のバンプ６を約２０μｍの厚さに付着形成させる。
バンプ６ができ上ったら、第１ｏ図に示すようにすずめ
つきを施されたフィルムキャリアのり一ド了をバンプの
上に重なるように配置し、熱圧着具（図示せず）により
、リード７Ｌバンプ６を熱圧着してリード７の先端にバ
ンプ６を転写するように第１ボンドを行危う。この時リ
ード７の温度はバンプである金と、リードの表面材質で
あるすすの共晶が生ずる温度程度とすれば良い。
つきを施されたフィルムキャリアのり一ド了をバンプの
上に重なるように配置し、熱圧着具（図示せず）により
、リード７Ｌバンプ６を熱圧着してリード７の先端にバ
ンプ６を転写するように第１ボンドを行危う。この時リ
ード７の温度はバンプである金と、リードの表面材質で
あるすすの共晶が生ずる温度程度とすれば良い。
つぎに第１１図に示すように半導体素子８のボンディン
グパッド９に前記第１ボンドを終了したフィルムキャリ
アのり一ド７をバンプ６を介して熱圧着具により熱圧着
するように第２ボンドを行なう。この時バンプ６の温度
は、バンプである金とボンディングパッドであるアルミ
の共晶が生ずる温度程度とすれば良い。
グパッド９に前記第１ボンドを終了したフィルムキャリ
アのり一ド７をバンプ６を介して熱圧着具により熱圧着
するように第２ボンドを行なう。この時バンプ６の温度
は、バンプである金とボンディングパッドであるアルミ
の共晶が生ずる温度程度とすれば良い。
さて、第１ボンドによりバンプのなくなった模擬半導体
ウェハーは残っているバンプを水流により除去し、再び
金をめっきすれば再生できる。発明者らの経験では、こ
の模擬半導体ウェハーは２０回以上のめっきと第１ボン
ドを繰返しても何ら支障はなかった。
ウェハーは残っているバンプを水流により除去し、再び
金をめっきすれば再生できる。発明者らの経験では、こ
の模擬半導体ウェハーは２０回以上のめっきと第１ボン
ドを繰返しても何ら支障はなかった。
なお白金薄膜の下地にチタン薄膜を形成したのは、白金
のガラス板への密着性を改善するためである。
のガラス板への密着性を改善するためである。
第１２図は実施例の工程を示す工程図である。
発明の詳細
な説明したように本発明はホトレジストパターンの上か
ら耐熱絶縁膜を重ねて付着形成させたのち、ホトレジス
トパターンを除去し、耐熱絶縁膜をめっき用レジストし
ているので、めっき用レジストは１度形成しておけば永
久的に使用できるばかりでなく、そのめっき用の切欠き
窓あけにエツチング作業を必要としないという利点があ
り、１３ 、 フォトレジスト材料費、工賃、設備費などが安価ですみ
工業的利用価値は大きい。
ら耐熱絶縁膜を重ねて付着形成させたのち、ホトレジス
トパターンを除去し、耐熱絶縁膜をめっき用レジストし
ているので、めっき用レジストは１度形成しておけば永
久的に使用できるばかりでなく、そのめっき用の切欠き
窓あけにエツチング作業を必要としないという利点があ
り、１３ 、 フォトレジスト材料費、工賃、設備費などが安価ですみ
工業的利用価値は大きい。
第１図は本発明の一実施例における半導体装置の要部断
面図、第２図及び第３図、第４図は従来の半導体装置の
実装工程における断面図、第５図は従来の半導体装置の
実装方法の工程を示すブロックダイアグラム図、第６図
〜第１１図は本発明の一実施例における半導体装置の実
装工程における断面図、第１２図は本発明の一実施例に
おける半導体装置の実装方法のブロックダイアグラム図
である。 １・・・・・ガラス基板、２，１０２・・・・・・チタ
ン薄膜、３ 、１０３・・・・・・白金薄膜、４・・印
・ホトレジスト、５・・・・・・５１ｏ２膜、６・・・
・・・バンプ、７・・印・リード。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名イＯ
６ 第３図 男４図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図 ＝９２Ｑ−
面図、第２図及び第３図、第４図は従来の半導体装置の
実装工程における断面図、第５図は従来の半導体装置の
実装方法の工程を示すブロックダイアグラム図、第６図
〜第１１図は本発明の一実施例における半導体装置の実
装工程における断面図、第１２図は本発明の一実施例に
おける半導体装置の実装方法のブロックダイアグラム図
である。 １・・・・・ガラス基板、２，１０２・・・・・・チタ
ン薄膜、３ 、１０３・・・・・・白金薄膜、４・・印
・ホトレジスト、５・・・・・・５１ｏ２膜、６・・・
・・・バンプ、７・・印・リード。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名イＯ
６ 第３図 男４図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図 ＝９２Ｑ−
Claims (5)
- （１）表面に導電層をもった模擬半導体ウェハーに、ホ
トレジストを所定のパターンとなるように付着形成する
工程と、前記ホトレジストの上から前記模擬半導体ウェ
ハーの略全面に、真空加工法により耐熱絶縁膜を付着さ
せる工程と、前記ホトレジストを溶剤洗浄または発煙硝
酸処理もしくは、加熱焼失させることにより、前記絶縁
膜に前記ホトレジストのパターンに対応した窓をあける
工程と、前記絶縁膜をめっきレジストとして、前記模擬
半導体ウェハー表面の導電層をめっき電極として、前記
絶縁膜の前記窓に金属を電解めっきをしてバンプを形成
する工程と、フィルムキャリアのインナーリードに前記
模擬半導体ウェハーから前記バンプを転写する工程と、
バンプのついた前記インナーリードを半導体素子のボン
ディングパッドにバンプが重なるように熱圧着する工程
とからなる半導体装置の実装方法。 - （２）模擬半導体ウェハーは少なくとも一面には表面に
白金薄膜を形成した耐熱絶縁板で構成された特許請求の
範囲第１項に記載の半導体装置の実装方法。 - （３）白金薄膜の下地にチタン薄膜を構成した特許請求
の範囲第２項に記載の半導体装置の実装方法。 - （４）真空加工法はスパッタリングまたは真空蒸着であ
る特許請求の範囲第１項に記載の半導体装置の実装方法
。 - （５）バンプを構成する金属は金である特許請求の範囲
第１項に記載の半導体装置の実装方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103021A JPS61260648A (ja) | 1985-05-15 | 1985-05-15 | 半導体装置の実装方法 |
| CA000509180A CA1240410A (en) | 1985-05-15 | 1986-05-14 | Bonding method of semiconductor device |
| EP86106546A EP0201916A3 (en) | 1985-05-15 | 1986-05-14 | Bonding method of semiconductor device |
| US06/863,152 US4676864A (en) | 1985-05-15 | 1986-05-14 | Bonding method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60103021A JPS61260648A (ja) | 1985-05-15 | 1985-05-15 | 半導体装置の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61260648A true JPS61260648A (ja) | 1986-11-18 |
Family
ID=14342990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60103021A Pending JPS61260648A (ja) | 1985-05-15 | 1985-05-15 | 半導体装置の実装方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4676864A (ja) |
| EP (1) | EP0201916A3 (ja) |
| JP (1) | JPS61260648A (ja) |
| CA (1) | CA1240410A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4842662A (en) * | 1988-06-01 | 1989-06-27 | Hewlett-Packard Company | Process for bonding integrated circuit components |
| US4963225A (en) * | 1989-10-20 | 1990-10-16 | Tektronix, Inc. | Method of fabricating a contact device |
| JP3494940B2 (ja) * | 1999-12-20 | 2004-02-09 | シャープ株式会社 | テープキャリア型半導体装置、その製造方法及びそれを用いた液晶モジュール |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3751292A (en) * | 1971-08-20 | 1973-08-07 | Motorola Inc | Multilayer metallization system |
| US4070230A (en) * | 1974-07-04 | 1978-01-24 | Siemens Aktiengesellschaft | Semiconductor component with dielectric carrier and its manufacture |
| US4310570A (en) * | 1979-12-20 | 1982-01-12 | Eaton Corporation | Field-effect transistors with micron and submicron gate lengths |
| JPS59147451A (ja) * | 1983-02-14 | 1984-08-23 | Matsushita Electric Ind Co Ltd | 半導体素子の実装方法 |
| JPS6086854A (ja) * | 1983-10-19 | 1985-05-16 | Matsushita Electric Ind Co Ltd | 突起電極形成用基板及びその製造方法 |
| US4545610A (en) * | 1983-11-25 | 1985-10-08 | International Business Machines Corporation | Method for forming elongated solder connections between a semiconductor device and a supporting substrate |
| JPS6290957A (ja) * | 1985-10-17 | 1987-04-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1985
- 1985-05-15 JP JP60103021A patent/JPS61260648A/ja active Pending
-
1986
- 1986-05-14 US US06/863,152 patent/US4676864A/en not_active Expired - Lifetime
- 1986-05-14 EP EP86106546A patent/EP0201916A3/en not_active Withdrawn
- 1986-05-14 CA CA000509180A patent/CA1240410A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0201916A3 (en) | 1988-08-24 |
| EP0201916A2 (en) | 1986-11-20 |
| US4676864A (en) | 1987-06-30 |
| CA1240410A (en) | 1988-08-09 |
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