KR100214097B1 - 표시장치 및 이 표시장치의 제조방법 - Google Patents

표시장치 및 이 표시장치의 제조방법 Download PDF

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타카노리 와타나베
마모루 미야와키
순스케 이노우에
테쯔노부 코찌
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미따라이 하지메
캐논 가부시끼가이샤
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Abstract

복수의 신호선과 복수의 주사선사이의 교점에 대해서 1대 1의 관계로 다결정실리콘을 반도체층으로서 사용한 박막트랜지스터를 배치해서 구성한 액티브매트릭스기판과, 상기 액트브매트릭스기판에 대향하는 대향기판과의 사이에 액정을 삽입유지하여 이루어진 표시장치에 있어서, 상기 액티브매트릭스기판은 상기 반도체층의 적어도 상부 똔은 하부에 배치된 인장응력을 지닌 막으로 구성된 것을 특징으로 한다.

Description

표시장치 및 이 표시장치의 제조방법
제1a도 및 제1b도는 본 발명의 표시장치에 적용가능한 연속공정에 있어서의 반도체기관의 일례를 도시한 개략도.
제2a도 및 제2b도는 본 발명의 표시장치에 적용가능한 차후의 연속공정에 있어서의 반도체기관의 일례를 도시한 개략도.
제3도는 본 발명의 표시장치에 적용가능한 연속공정에 있어서의 반도체기관의 일례를 도시한 개략도.
제4a도 및 제4b도는 본 발명의 표시장치에 적용가능한 연속공정에 있어서의 반도체기관의 다른 예를 도시한 개략도.
제5a도 및 제5b도는 본 발명의 표시장치에 적용가능한 차후의 연속공정에 있어서의 반도체기관의 다른 예를 도시한 개략도.
제6도는 본 발명의 표시장치에 적용가능한 연속공정에 있어서의 반도체기관의 다른 예를 도시한 개략도.
제7도는 본 발명의 표시장치에 적용가능한 연속공정에 있어서의 반도체기관의 다른 예를 도시한 개략도.
제8도는 본 발명의 표시장치에 적용가능한 TFT의 일례를 도시한 개략도.
제9도는 본 발명의 표시장치에 적용가능한 TFT의 다른 예를 도시한 개략도.
제10도는 본 발명의 표시장치의 일례를 도시한 개략도.
제11도는 본 발명의 표시장치의 동가회로의 일례를 도시한 개략도.
제12도는 본 발명의 표시장치에 있어서의 화소부의 일례를 도시한 개략도.
제13도는 본 발명의 표시장치의 일례를 도시한 개략도.
제14도는 본 발명의 표시장치에 적용가능한 액티브매트릭스 기관의 일례를 도시한 개략도.
제15도는 본 발명의 표시장치의 다른 예를 도시한 개략도.
제16도는 본 발명의 표시장치에 적용가능한 액티브매트릭스 기관의 다른 예를 도시한 개략도.
제17도는 본 발명의 표시장치의 또 다른 예를 도시한 개략도.
제18도는 본 발명의 표시장치에 적용가능한 TFT의 다른 예를 도시한 개략도.
제19도는 본 발명의 표시장치에 적용가능한 TFT의 또 다른 예를 도시한 개략도.
제20도는 본 발명의 표시장치에 적용가능한 액티브매트릭스기판의 막구성을 설명하기 위한 개략도.
제21도는 본 발명의 표시장치에 적용가능한 반도체기관의 또 다른 예를 도시한 개략도.
제22도는 본 발명의 표시장치의 또 다른 예를 도시한 개략도.
제23도는 본 발명의 표시장치의 동가회로의 일례를 도시한 개략도.
제24도는 본 발명의 표시장치에 있어서의 화소부의 일례를 도시한 개략도.
제25도는 본 발명의 표시장치에 적용가능한 반도체기판의 또 다른 예를 도시한 개략도.
제26도는 본 발명의 표시장치에 적용가능한 반도체기판의 또 다른 예를 도시한 개략도.
제27도는 제26도의 평면도.
제28도는 본 발명의 표시장치에 적용가능한 반도체기판의 또 다른 예를 도시한 개략도.
제29도는 본 발명의 표시장치에 적용가능한 반도체기판의 또 다른 예를 도시한 개략도.
제30도는 종래의 TFT의 구성의 일례를 도시한 개략도.
* 도면의 주요부분에 대한 부호의 설명
(1), (101), (201) : Si기관(지지기부) (2), (102), (111), (203), (207) : SiN막(질화실리콘막)
(3), (3') : 필드산화막 (103), (202) : 산화막
(104), (205) : 폴리실리콘층 (105),(206) : 게이트절연막
(106), (207) : 게이트 (107),(209) : 트레인
(108), (208) : 소스 (109), (210) : 저능도전계완화층
(110), (204), (211) : PSG막 (112), (212) : 콘택트
(113), (114), (213), (214) : 금속배선 (215) : 절연막
(216) : 금속막 (218) : 관통구멍
(219), (406), (903) : 확소전국 (401A)∼(401D) : 신호선
(402A)∼(402D) : 주사선 (403) : TFT.
본 발명의 액정을 이용한 표시장치, 특히 박막스위칭소자가 상부에 설치된 기판을 이용한 표시장치 및 이 표시장치의 제조방법에 관한 것이다.
최근, 액정을 이용한 표시장치에 대해서는 보다 정세한, 즉 세밀한 표시화상을 생성하는 것이 요구되고 있다. 특히, 화소의 구동에 박막스위칭소자를 이용하는 소위 액티브매트릭스형의 표시패널은 다른 방식의 액정표시패널에 비해서 화소수 및 계조단수의 증가가 비교적 용이하므로, 급속하게 기술발전이 진행되고 있다.
액티브매트릭스형의 표시패널에 이용되는 박막스위칭소자에 대해서는, 일반적으로 5인치 이상의 대형 패널에는 주로 비정질 실리콘(a-Si), 5인치보다 작은 소형패널에는 주로 폴리실리콘(p-Si)으로 이루어진 박막트랜지스터(TFT)를 형성한다. 제10도는 p-SiTFT를 이용한 액정표시패널을 개략적으로 도시한 것이다. 매트릭스형상으로 배치된 p-SiTFT를 스위칭소자로서 포함하는 패널 표시회로(305)에는 수직시프트레지스터(303) 및 수평시프트레지스터(304)가 접속되고, 비데오오신호회로(301)로부터 공급되는 TV화상신호가 수직시프트레지스터(303) 및 수평시프트레지스터(304)를 개재해서 표시회로(305)중의 화소에 기록된다. (302)는 2개의 시프트레지스터(303), (304)간의 타이밍관계를 맞추기 위한 표기회로이다. 최근에는 시프트레지스터(303), (304)를 p-TFT로 형성함과 동시에 동일한 패널내에 집적화하도록 되고 있다. 제30도는 p-SiTFT의 단면도이다. 석영 또는 유리기판(1401)상의 박막폴리실리콘중에, 예를 들면 n+형 확산층(1403) 및 n-형 확산층(1407)으로 각각 이루어진 소수 및 트레인영억이 형성되고 있고, 게이트절연막(1405)을 개재해서 양 영역상에 형성된 폴리실리콘으로 이루어진 게이트전극(1406)에 전압을 인가함으로써 온/오프의 제어가 행해지고 있다.
n-형 확산층(1407)은 특히드레인근방에서의 게이트전극바로 아래의 전계를 완화할 목적으로 형성되고 있고, TFT의 소스-드레인간의 누설전류 및 내압을 개선하는데 유효하다. (1408)은 예를들면 알루미늄으로 이루어진 소스/드레인전극, (1410)은 예를들면 산화실리콘막으로 이루어진 층간절연막, (1409)는 예를들면 질화실리콘막으로 이루어진 표면보호막이다. 상기 액정패널의 등가회로는 제11도에 도시되어 있다. 복수의 신호선(401A)∼(401D)과 복수의 주사선(402A)∼(402D)사이의 교점에 대해서 1대1의 관계로 화소전극(406)이 배치되고, 해당 화소전극(406)의 각각에는 TFT(403)의 드레인이 접속되어 있다. TFT(403)의 각각의 소스에는 신호선(401A)∼(401D)이 각 열마다 접속되어 있고, TFT(403)의 각 게이트에는 주사선(402A)∼(402D)이 각 행마다 접속되어 있다. 화소전극(406)에는 신호선(401A)∼(401D)을 통해 공급된 비데오신호가 기록된다. 각 TFT(403)의 드레인은, 기록된 전하를 충분히 긴 시간동안 유지하기 위한 유지용량(404)의 한쪽 전극에도 접속되고, 유지용량(404)의 다른쪽 전극단자(405)는 전체화소 또는 각 행마다의 화소에 대해서 공통의 전위에 접속된다.
TFT에 대해서는, 수 μ초동안에 각 화소에 전하를 기록할 필요가 있으므로, 고속으로 동작할 것이 요구된다. 이러한 고속성을 실현하는 데 충분히 사용가능한 p-Si박막을 얻기 위한 공지의 기술로서는 다음과 같은 것이 있다. 즉, [1] 감압하에서 실탄가스를 열분해해서 퇴적한 p-Si를 600℃정도에서 장시간 어닐링하여 수 μ정도의 알갱이 형상의 p-Si로 해서 캐리어이동도를 향상시키는 소위 장시간어닐링법 및 [2] 감압하에서 실탄가스를 열분해해서 퇴적한 p-Si에, 수소를 풍부하게 함유하는 막(예를들면 플라즈마 CVD법으로 형성한 질화막)을 퇴적한 후, 열처리에 의해서, 막중의 수소를 폴리실리콘경계의 트랩에 결합시킴으로써 캐리어이동도를 향상시키는 소위 수소화법이 있다.
그런, 상기 종래의 방법에는 다음과 같은 기술적과제가 있었다. 즉, [1]의 장시간 어닐링법에 대해서는 장시간의 처리를 필요로 하기 때문에 일정시간내에 가공되는 처리량이 감소되어, 양산시에는 필연적으로 비용증가를 초래한다.
[2]의 수소화법에 대해서는, 예를들면, 제30도에 도시한 바와같이 표면보호막으로서 사용되는 플라즈마질화막(1409)을 수소의 공급원으로서 이용할 수 있다. 이 질화막의 퇴적후, 수소가스중에서 예를들면 450℃에서 30분정도 열처리함으로써 수소의 확산을 행한다. 그러나, 이러한 공정에 의해서 얻어지는 p-SiTFT의 캐리어이동도는 충분히 높지않아, 서브임계영역의 전류의 상승특성도 충분하지 않다. 또, p-Si의 알갱이크기의 편차 및 처리조건의 변동 때문에, 캐리어이동도 및 상승특성이 크게 변화하여, 충분히 만족할만한 특성을 지닌 p-SiTFT를 얻기가 곤란하며, 이러한 만족스럽지 않은 p-SiTFT를 이용해서 화소를 구동하는 시프트레지스터 등의 회로를 구성하는데는 특성적으로 한계가 있었다.
본 발명의 주 목적은, 캐리어이동도가 충분히 높고 온/오프특성이 양호한 p-SiTFT를 이용해서, 개수가 증가된 화소로 보다 세밀한 화상을 표시할 수 있는 표시장치를 제공하는데 있다. 본 발명의 다른 목적은 안정한 멤브레인구조를 지닌 표시장치를 제공하는 데 있다. 본 발명의 또 다른 목적은 개수가 증가된 화소로 보다 세밀한 화상을 표시할 수 있는 투과형 액정표시장치를 제공하는데 있다. 본 발명의 또 다른 목적은 광이용효율이 높고, 개수가 증가된 화소로 보다 세밀한 화상을 표시할수 있는 투사형 혹은 안경형 액정표시장치를 제공하는데 있다.
상기 설명한 기술적과제를 해결함과 동시에 상기 각 목적을 달성하기 위하여, 본 발명의 표시장치는 다음과 같이 구성되어 있다. 즉, 본 발명에 의하면, 복수의 신호선과 복수의 주사선사이의 교점에 대해서 1 대 1의 관계로, 다결정실리콘을 반도체층으로서 사용한 박막트랜지스터를 배치해서 구성한 액티브매트릭스기판과, 상기 액티브 매트릭스기판에 대향하는 대향기판과의 사이에 액정을 삽입유지하여 이루어진 표시장치에 있어서, 상기 액티브매트릭스기판은 상기 반도체층의 적어도 상부 또는 하부에 배치되어 있는 인장웅력을 지닌 막을 포함하고 있는 것을 특징으로 한다. 본 발명은 표시장치에 제조방법도 포함한다. 본 발명에 의하면, 복수의 신호선과 복수의 주사선사이의 교점에 대해서 1 대 1의 관계로, 다결정실리콘을 반도체층으로서 사용한 박막트랜지스터를 배치해서 구성한 액티브매트릭스기판과, 상기 액티브매트릭스기판에 대향하는 대향기판사이에 액정을 삽입유지하여 이루어진 표시장치의 제조방법에 있어서, 상기 액티브매트릭스기판은 상기 반도체층의 적어도 상부 또는 하부에 인장용력을 지닌 막을 배치해서 구성하는 것을 특징으로 한다. 이와같이 구성된 본 발명의 표시장치 및 그 제조방법에 의하면, 전술한 목적을 달성할 수 있다.
또, 본 발명은 각종 형태를 포함한다.
본 발명의 일형태에 있어서, 인장용력을 지닌 막은, 액정층의 하나의 층을 기준으로 해서 가장 아래쪽에 위치하는 상기 신호선 또는 주사선을 구성하는 배선층의 아래쪽에 배치해도 된다.
본 발명의 다른 형태에 있어서, 다결정 실리콘 반도체층은, 수소의 확산을 억제하는, 인장용력을 지닌 제 1막과 수소를 다결정실리콘에 공급하는 제 2박막사이에 샌드위치시켜도 된다. 즉, 제 1막과 제 2박막은 상기 다결정실리콘을 사이에 개재한 상태로 상하에 위치해도 된다.
이러한 구성에 의하면, 액티브매트릭스기판은 수소의 확산을 억제하는 제 1박막과 수소를 다결정실리콘에 공급하는 제 2박막을 포함하고, 이들 제 1 및 제 2막이 다결정실리콘을 개재하는 상하의 위치에 배치되어 있으므로, 다결정실리콘중의 실리콘원자에 결합하는 수소는 한쪽막으로부터 공급되고, 일단 실리콘원자에 결합한 수소는 다른쪽 막에 의해 확산이 억제된다. 따라서, 수소를 안정적으로 다결정실리콘내에 유지시킬 수 있다. 그 결과, 다결정실리콘의 이동도 및 상승특성이 향상되어 소자의 특성편차도 낮게 유지할수 있다. 또한, 본 발명의 표시장치는 액정화상을 매우 높은 세밀도로 표시할 수 있다. 게다가, 소스와 드레인사이의 누설전류가 적으므로, 화소전극은 전하를 장시간 유지할수 있어, 큰트라스트비가 양호한 표시화상을 얻을 수 있다.
또, 본 발명은 다음과 같이 특정위치에 인장용력을 지닌 막을 배치한 형태를 포함한다. 이 형태에 있어서, 본 발명의 표시장치는 복수의 신호선과 복수의 주사선사이의 교정에 대해서 1대 1의 관계로 확소전극을 배치하고, 이 각각의 화소전극을 구동하기 위한 고동회로를 상기 화소전극의 주변부에 형성함과 동시에 상기 화소전극이 설치된 화소표시영역을 아래쪽부분이 부분적으로 제거되어서 상기 화소표시영역에 빛을 투과가능한 반도체기판과, 이 반도체기판에 대향하는 대향기판과의 사이에 액정을 삽입유지한 표시장치에 있어서, 상기 반도체기판의 화소표시영역의 하부에는 상기 구동회로가 형성된 주변부를 향해서 필드산화막이 배치되어있고, 이 필드산화막이 끝나는 위치보다도 상기 반도체기판의 제거된 부분이 안쪽에 위치하고, 상기 구동회로가 형성되어있는 주변부에는 인장용력을 지닌 막이 배치되어 있는 것을 특징으로 한다. 이러한 구성에 의하면, 기계적 강도가 향상함과 동시에, 고품질의 화상을 안정적으로 표시하는 것이 가능하다.
이하, 본 발명의 바람직한 실시예에 대해 설명한다.
본 발명의 표시장치는 투과형, 반사형, 투사형 및 안경형 등의 각종 액정표시장치에 적용가능하다.
본 발명의 표시장치에 있어서, 액티브매트릭스기판은 수소의 확산을 억제하는 제 1박막과 수소를 다결정실리콘에 공급하는 제2박막을 포함하고, 이를 제 1 및 제 2막이 다결정실리콘을 사이에 개재해서 그 상하에 위치가능하게 되어있다. 이러한 구성에 의하면, 다결정실리콘중의 실리콘원자에 결합하는 수소는 한쪽막으로부터 공급되고, 일단 실리콘원자에 결합한 수소는 다른쪽 막에 의해 확산이 억제된다. 따라서, 수소를 안정적으로 다결정실리콘내에 유지시킬 수 있다. 그 결과, 다결정실리콘의 이동도 및 상승특성이 향상되어, 소자의 특성편차도 낮게 유지할 수 있다.
바람직한 실시예에 있어서는, 제 1막과 제 2막을 질화실리콘, 즉 질화규소로 형성하는 것이 가능하다. 예를들면, 수소를 공급하는 막으로서 플라즈마CVD법에 의해 형성한 질화실리콘막과, 수소의 확산을 억제하는 막으로서 감압CVD법에 의해 형성한 질화실리콘막을 이용함으로써, 종래의 반도체재료를 이용하면서 극히 높은 효과를 발휘하는 것이 가능하다.
바람직한 실시예에 있어서는, 상기 제 1막을 실리콘에 대해서 인장용력을 지닌 막으로 형성하고, 제 2막을 실리콘에 대해서 압축용력을 지닌 막으로 형성하는 것이 가능하다. 예를들면, 멤브레인구조를 사용하는 투과형 액정표시패널에 있어서, 플라즈마CVD법으로 형성한 질화실리콘막에 의해 생기는 압축용력 또는 다른 막(예를들면 산화실리콘막)에 의해 생기는 압축용력을 상쇄시키기 위하여 감압CVD법으로 형성한 질화실리콘막을 이용함으로써, 멤브레인의 주름 및 이완을 억제하는 것이 가능하므로, TFT의 우수한 특성을 유지시킬 수 있다.
바람직한 실시예에 있어서는, 액티브매트릭스기판을 유리 또는 석영기판으로 형성하는 것이 가능하다. 또, 바람직한 실시예에 있어서는, 액티브매트릭스기판을 단결정실리콘기판으로 형성하는 것이 가능하다. 후지의 경우, 단결정실리콘으로 형성한 스위칭소자와 다결정실리콘으로 형성한 화소스위칭용 TFT를 상기 기판상에 퇴적함으로써, 고속의 구동회로를 지닌 액정패널에, 종래에 비해서 보다 특성이 양호한 TFT를 장비시킬 수 있으므로, 패널에 보다 높은 세밀도로 화상을 표시할 수 있다.
바람직한 실시예에 있어서는, 단결정실리콘기판의 일부를 제거해서 광투과형의 기판을 얻을 수있고, 이것에 의해 투과형 패널에의 적용이 가능하다.
바람직한 실시예에 있어서는, 액티브매트릭스기판은 주사회로를 포함하고, 이 주사회로의 적어도 일부는 단결정실리콘으로 이루어진 스위칭소자에 의해 구성되어 있는 것이어도 된다. 이 경우, 상기 단결정실리콘기판상에 벌크실리콘으로 이루어진 구동회로와 다결정실리콘으로 이루어진 화소스위칭용 TFT를 퇴적함으로써, 고속의 구동회로를 지닌 액정표시패널을 제공할 수 있다.
바람직한 실시예에 있어서는, 제 1막 및 제 2막은, 광학적 글절률이 각각 n1, n2이고, 두께가 각각 d1, d2이며, 광의 파장이 λ인 경우,
n1d1= N1λ/2
n2d2= N2λ/2
(단, N1, N2는 0이 아닌 자연수이다.)
인 관계를 대략 만족하는 것을 이용해도 된다. 상기 관계를 만족하는 제 1막 및 제 2막을 체용하면, 화소영역에 입사하는 가시광이 제 1막과 이 제 1막에 대해서 상하에 인접하는 다른 막과의 계면으로부터의 반사가 충분히 억제되므로, 패널의 광투과율이 향상된다.
이하, 바람직한 실시예와 관련하여 본 발명을 상세히 살명한다.
[제 1실시예]
이하, 제1도(A)내지 제3도를 참조하면서 제1실시예를 설명한다. 제1도(A)내지 제3도에 있어서, (101)은 지지기부(基部)로서, 예를들면 실리콘기판이다. 이 지지기부(101)는 대향기판과의 사이에 액정을 삽입유지하는 반도체기판의 기초로서 역할한다. (102)는 지지기부(101)위에 감압CVD법에 의해 형성된 질화실리콘막이며, 인장용력을 지니고 있다. 질화실리콘막(102)위에 산화막(103)을 형성한후, 폴리실리콘층(104)을 퇴적하고 나서, 이 폴리실리콘층을 열산화해서 게이트절연막(105)을 형성한다. 또, 상기 게이트절연막(105)위에 폴리실리콘을 퇴적하여 게이트(106)를 형성하고, 폴리실리콘층(104)에 이온을 주입해서 소스(108)와 드레인(107)을 형성한다. 본 실시예에서는, 소스-드레인(107)은 마스크에 의해 오프셋을 형성하여 게이트전국으로부터 간격을 둔다. 또, 폴리실리콘층(194)에 저능도의 이온주입에 의해 게이트를 이용한 셀프얼라인으로 저농도전계완화층(109)을 형성한다. 다음에, PSG(Phospho - Silicate Glass)막 (110)을 퇴적한후, 플라즈마CVD법에 의해 질화실리콘막(111)을 퇴적한다. 이어서, 콘텍트(112)를 형성한 후, 금속배선(113), (114)을 형성하여 트랜지스터의 전극을 배선하여 전기접속을 행한다. 이상의 공정의 결과, 제3도에 도시한 구조의 기판이 얻어진다. 기후, 제조될 표시장치의 기능에 따라서 추가의 상부층을 형성한다. 구체적으로는, 제3도에 도시한 기판위에는, 트랜지스터의 드레인에 접속되는 화소전극, 트랜지스터의 소스에 접속되는 신호선, 트랜지스터의 게이트에 접속되는 주사선, 배향막 등을 형성하여 대향기판과 함께 액정층을 삽입유지하는 반도체기판을 얻는다. 이 반도체기판에 대해서는, 액정층을 기준으로 해서 가장 아래쪽에 위치하는 신호선 또는 주사선을 구성하는 배선층의 아래쪽에, 인장용력을 가진 막, 즉 플라즈마CVD법에 의해 형성된 질화실리콘막(111)이 배치되어 있다. 오프전류의 저감 및 온전류의 증대의 점에서 폴리실리콘트랜지스터의 특성을 향상시키기 위해서는 폴리실리콘속에 수소원자를 주입하는 것이 유효하다. 본 실시예에서는, 어닐링에 의해, 플라즈마CVD법에 의해 형성된 질화실리콘막(111)으로부터 폴리실리콘층(104)속에 수소원자를 확산시켜서 트랜지스터의 특성향상을 도모하고 있다. 어닐링은 350℃∼550℃에서 10분∼5시간 정도 행하는 것이 유리하나, 예를들면 450℃에서 30분정도 행할 수 있다. 대안적으로는, 기타 적절한 공정에 의한 열이력을 이용함으로써 어닐링을 행하는 것도 가능하다. 어닐링시간을 더욱 길게하는 것은 효과적이다. 어닐링공정은 질화실리콘막(111)이 형성된 후라면 어느때라도 행할 수 있다. 이 점에서, 다른 공정에 악영향을 주지 않는 시점에서 어닐링을 행하는 것이 바람직하다. 본 실시예에서는 플라즈마CVD법에 의해 형성된 질화실리콘막(111)을 PSG막(110)위에 퇴적시키고 있으나, 수소가 폴리실리콘을(104)속으로 확산될 수 있는 한 어디에 퇴적시켜도 상관없다. 예를들면, PSG막(110)을 질화실리콘막(111)으로 치환해도 된다. 본 실시예에서는, 감압CVD법에 의해 형성한 질화실리콘막(102)이 폴리실리콘층(104)보다 아래쪽에 있으므로, 수소가 폴리실리콘을(104)으로부터 아래쪽으로 확산되는 것을 방지하여 효율좋게 폴리실리콘층(104)속에 수소원자를 주입시키는 것이 가능하다. 이것에 의해, 오프전류가 작고 온전류가 큰 박막트랜지스터를 실현하는 것이 가능하다. 이와같이 해서 얻어진 반도체기판을 액정표시장치에 응용한 경우, 트랜지스터를 소형화할 수 있기 때문에, 회소수를 증가시켜 패널의 보다 세밀한 화소배열을 얻을 수 있고, 또 오프전류가 감소하기 때문에 콘트라스트비 및 계조단수를 증가시킬 수 있다.
또, 본 발명은 TFT를 이용한 소위 액티브매트릭스형의 액정표시패널외에, 단순 매트릭스형의 액정표시패널에도 적용가능하다. 단순매트릭스형의 액정표시패널로서는, 예를들면, 액정에 강유전성 액정을 이용한 것이나, 화소부에 MIM소자 또는 PN접합소자를 형성한 것등을 들 수 있다.
[제 2실시예]
이하, 제4도(a)내지 제7도를 참조하면서 제2실시예를 설명한다. 본 실시예는, 본 발명을 투과형 액정표시장치에 적용한 예이다. 지지기부(201)는 예를들면 실리콘기판으로 이루어져 있다. 열산화에 의해 산화막(202)을 형성한 후, 감압CVD법에 의해 질화실리콘막(203)을 형성하고, 이 질화실리콘막(203)위에 PSG막(204)을 퇴적시켜서 제4도(b)에 도시한 구조를 얻는다. 이어서, 상기 제1실시예와 마찬가지 공정에 의해 트랜지스터를 형성한다. (205)는 폴리실리콘층, (206)은 게이트절연막, (207)은 게이트전극, (208)은 소스, (209)는 드레인, (210)은 저농도전계완화층, (211)은 PSG막, (212)는 콘택트, (213), (214)는 금속배선이다. 또한, 절연막(215)을 형성한 후, 금속막(216)을 형성한다. 금속막(216)은 도전성과 차광성이 있으면 되고, 재료도로서는 예를들면 Ti, TiN또는 Al등을 채용할 수 있다. 이어서, 플라즈마CVD법에, 의해 질화실리콘막(217)을 형성하고, 이 기판에 어닐링을 행함으로써, 플라즈마CVD법에 의해 형성한 질화실리콘막(217)으로부터 수소원자를 폴리실리콘층(205)속으로 확산시켜 트랜지스터의 특성을 개선시킨다. 또, 관통구멍(218)을 뚫은 후, 액정에 전압을 인가하기 위한 화소전극(219)을 배선(214)과 접속하도록 형성한다. 화소전극(219)은 본 실시예에서는 투명전극이며, ITO로 이루어져 있다. 금속막(216)은 표시영역의 주변전위에 고정되어 있고, 화소전극(219)과의 사이에 용량을 형성하여 화소전극전위를 안정시키는 작용을 한다. 본 실시예에서는, 화소전극(219)과 금속막(216)의 사이에 질화실리콘막(217)이 개재되어 있으므로, 산화막을 이용한 경우에 비해서 용량을 크게 할 수 있는 장점이 있으나, 질화실리콘막(217)을 기타 다른 적절한 절연막층으로 대신해도 된다. 도시하지는 않았으나, 이 위에 폴리이미드막을 형성한 후, 러빙처리를 행하여 액정표시장치의 한쪽 기판으로서의 반도체기판을 얻는다. 이와같이 해서 얻어진 반도체기판과 대향기판과의 사이에 액정을 삽입유지함으로써 액정표시장치를 완성한다. 대향기판은 지지기부, 투명전극 및 러빙된 폴리이미드막으로 구성된다. 또, 컬러필터를 대향기판중에 또는 화소전극이 설치된 반도체기판위에 배치함으로써, 컬러표시에 적합한 액정표시장치를 얻을 수 있다. 또한, 기판(201)의 이면을 부분적으로 애칭함으로써, 화소표시영역을 투명화하여(도면중(220)으로 표시함)투과형의 표시장치를 구성한다. 이때, 산화막(202)이 에칭스톱으로서 역할한다. 본 실시예와 같은 이면의 에칭에 의해 기판을 부분적으로 얇게, 즉 박막화할 경우, 이 박막화된 부분의 막의 응력의 밸런스가 중요하다. 막이 수축하는 방향으로 작용하는 응력이 있을 경우, 막에 주름이 생기는 문제가 발생한다. 역으로, 막의 팽팽함이 너무 강하면, 막이 찢어지는 문제가 발생한다. 막에 인장응력을 발생하는 재료중의 하나로, 감압CVD법에 의해 형성한 질화실리콘막이 있으나, 폴리실리콘층(205)과 플라즈마CVD법에 의해 형성한 질화실리콘막(217)사이에 감압CVD법에 의해 형성한 질화실리콘막이 있으면, 어닐링시에 수소원자가 폴리실리콘층(205)속으로 확산하는 것을 방해하여, 트랜지스터의 특성이 개선되지 않는다고 하는 결점이 있다. 따라서, 상기 본 실시예에 의한 기판의 구성이 수소원자의 확산에 유효하다. 기판을 부분적으로 박막화한 때에 요구되는 막의 응력의 미세조정은 초기의 설계치를 막이 약간 늘어지는 값으로 설정해 놓고, 산화막(202)을 불산 등으로 에칭함으로써 행하는 것도 가능하다. 도시하지는 않았으나, 기판(201)의 박막화하지 않은 영역에 구동회로를 형성함으로써, 구동회로와 표시영역을 온칩배열로 형성할 수 있다. 구동회로는 단일형 MOS구조 또는 CMOS구조로 하는 것이 가능하다. 대안적으로, 구동회로는 폴리실리콘으로 구성하는 것도 가능하다. 구동회로를 형성하는 데 필요한 몇몇 프로세스와 표시영역을 형성하는 데 필요한 몇몇 프로세스중공통화할 수 있는 것은 동시에 수행함으로써 마스크의 매수의 삭감 및 제조공정의 간략화가 가능하다.
이와 같이 해서 제조된 표시장치에 의하면, 각 트랜지스터의 온전류가 커지므로, 트랜지스터크기를 소형화할 수 있어, 화소수를 증가시켜 패널의보다 세밀한 화소배열을 성취할 수 있다. 또, 오프전류의 감소 때문에, 큰트라스트비 및 계조단수를 증가시킬 수 있다.
본 실시예에서는 실리콘기판을 지지기부로서 이용한 경우를 설명하였으나, 유리기판 등의 투명기판을 지지기부로서 사용함으로써 표시영역에 있어서의 기판을 박막화함이 없이 액정표시장치를 제조하는 것이 가능하다. 이 경우에도, 향상된 트랜지스터의 특성 때문에, 고세밀도, 고계조단수 및 고콘트라스트비를 지닌 화상의 표시가 가능한 액정표시장치를 얻을 수 있다.
본 실시예에서는 투과형의 액정표시장치와 관련하여 설명하였으나, 반사형의 액정표시장치에도 본 발명을 적용할 수 있다. 반사형은 높은 개구율을 얻는데 유효하다. 또, 감압CVD법에 의해 형성한 질화실리콘막은 본 실시예에 있어서 인장응력을 가진 막이었으나, 이 질화실리콘막이외에, 산소원자를 함유하는 SiON막, SiON막과 질화실리콘막의 적층막 등 인장응력을 가진 막이라면 본 발명의 표시장치에 적용하는 것이 가능하다.
이와 같이, 본실시예에 의하면, 어닐링에 의해 온/오프트특성을 개선한 트랜지스터를 포함하는 반도체기판을 이용해서 액정표시장치를 제조할수 있다. 본 실시예를 에칭에 의해 투명화한 지지기부를 이용한 투과형 표시장치에 적용한 경우, 에칭된 부분의 막이 적절한 장력을 받고, 또 스위칭소자의 온/오프특성이 개선된 표시장치를 제공하는 것이 가능하다. 그 결과, 고세밀도, 고계조단수 및 고콘트라스트비를 지닌 화상의 표시가 가능한 액정표시장치를 얻을 수 있다.
[제3실시예]
제8도는 본 발명의 표시장치에 이용가능한 n+p-SiTFT의 개략적 단면도이다. 제8도에 있어서, 반도체 또는 석영기판(101)위에 질화실리콘막(102)에 피복되어 있고, 이 질화실리콘막(102)위에는 TFT의 채널, 소스 및 드레인이 형성되어 있다. (103)은 고농도소스/드레인, (107)은 전계를 완화하기위한 저농도 소스/드레인이다. (105)는 예를들면 질화실리콘막으로 이루어진 게이트절연막, (106)은 예를들면 n형으로 도핑된 다결정실리콘이다. 이것에 의해, 2개의 동전위의 게이트전극이 소스와 드레인사이에 직렬로 배치된 소위 듀얼게이트 TFT를 구성하고 있다. (106')는 예를들면 PSG로 이루어진 층간절연막, (108)은 예를들면 알루미늄으로 이루어진 소스/드레인전극이다. (109)는 예를들면 질화실리콘막으로 이루어진, 수소화하기 위한 수소공급원이다. 질화실리콘막(109)은, 본 실시예에서는 표면보호막도 겸하고 있어, 외부로부터의 수분 및 불순물의 침입을 방지하여 TFT의 신뢰성을 확보하고 있다. 수소화를 촉진하기 위해, 질화실리콘막(102)은 감압하, 600∼900℃의 온도하에서 실란가스를 열에의해 분해하는 열CVD법에 의해서 형성한다. 수소공급원으로서의 질화실리콘막(109)은 감압하 200∼400℃의 온도에서 여기된 실란가스와 암모니아가스 또는 실란가스와 N2O(웃음가스)의 혼합가스를 플라즈마중에서 분해, 퇴적시켜서 형성한다. 또, 층간절연막(106')은 수소의 확산 속도가 빠른 막으로 되어 있는 것이 중요하다. 다결정실리콘의 수소화는 질화실리콘막(109)의 퇴적시에 어느정도 진행하고 있으나, 충분히 수소화시키기 위해서는, 퇴적후에 350∼500℃의 온도에서 수소가스 또는 수소가스와 질소가스등의 불활성가스의 혼합가스중에서 10∼120분간 열처리하는 것이 바람직하다. 이 때의 열처리온도의 상한은 알루미늄전극의 융점 또는 수소의 분리작용을 일으키는 온도에 따라 결정된다. 알루미늄을 사용한 경우, 500℃이상의 온도에서의 열처리는 바람직하지 않다. 또, 수소화의 효과는 500℃이상의 온도에서는 도리어 감소한다. 이것은 일단 다결정실리콘의 입자경계에 도입된 수소가 그러한 온도에서 다시 분리되기 때문이다.
제8도에 도시한 TFT의 제조방법은 다음과 같다. 먼저, 표면을 산화한 실리콘(또는 석영)기판(101)위에 1mm∼760mmTorr의 감압하에서 실란가스와 암모니아가스를 반응시켜, 질화실리콘막(102)을 100∼400nm두께로 퇴적시킨다. 다음에, 0.1∼1.0Torr의 압력하, 600∼700℃에서 질소로 희석한 실란가스를 열분해하여 다결정실리콘막을 50∼400nm두께로 퇴적시킨 후 패턴화해서 소스/드레인(103)영역을 형성한다. 이 공정은 소스/드레인영역의 기생저항의 저감뿐만 아니라, 소스/드레인콘택트구멍의 에칭시의 오버에칭에 의한 두 번째층의 다결정실리콘(104)의 소실을 방지하는 데 유효하다. 또, 첫 번째층의 다결정실리콘의 패턴화시에 밑에 있는 질화실리콘막(102)이 에칭되지 않도록 질화실리콘막(102)위에 10∼200nm정도의 질화실리콘막을 부가적으로 형성해도 된다. 다음에, 표면에 자연적으로 형성된 산화막을 제거한 후, 감압CVD법에 의해 두 번째층의 다결정실리콘(104)을 50∼200nm두께로 퇴적시킨다. 다결정실리콘의 두께는 가능한 한 얇은 것이 TFT의 누설전류가 억제되므로 바람직하다. 본 실시예에서는, 1150℃에서 열산화막을 80nm두께로 형성하는 다음 공정과 프로세스간의 편차를 고려해서, 다결정실리콘막의 퇴적두께를 80nm로 설정하였다. 게이트산화막으로서는, 산화막을 형성한 후에 질화·산화를 연속해서 행하여 얻어진 ONO(Oxidized-Nitrided Oxide)막이어도 된다. 게이트산화막을 형성한후, 게이트전극이 되는 다결정실리콘을 100∼500nm두께로 퇴적시키고 나서, 고농도도핑 및 패턴화를 행하여 게이트전극(106)을 형성한다. 게이트전극(106)의 도핑을 위하여 본 실시예에서는 기상중에서 인이온을 도핑하였으나, 대신에 비소나 인이온을 주입하거나 도핑하는 공지의 기술을 적절하게 사용할 수 있다. 이어서, 실란가스, 산소가스 및 PH3(포스핀)를 원료가스로 이용해서, CVD법에 의해 PSG막의 층간절연층(106)을 100∼500nm두께로 퇴적한다. 층간절연층(106)은, 예를들면 NSG(Non-Doped Silicale Glass)또는 BPSG(Boron-Phospho Silicate Glass)로 형성해도 된다. 콘택트구멍을 뚫은 후, 실리콘이 0.5∼2.0% 도핑된 알루미늄을 마그네트론스퍼터링법으로 100∼600nm두께로 퇴적한다. 전극재료로서 통상의 반도체, TFT프로세스로 사용되는 일반적인 재료, 예를들면, 다른 종류의 A1합금, W, Ta, Ti, Cu, Cr, Mo또는 이들의 실리사이드 등을 이용가능하다. 퇴적한 전극재료를 패턴화해서 소tm/드레인전극(108)을 형성한 후, 200∼400℃에서 실란가스와 N2O가스의 가스혼합물을 플라즈마중에서 분해해서 600nm의 질화실리콘막(109)을 퇴적한다. 다음에, 수소가스중, 450℃에서 30분간 열처리한다. 이와 같이 해서 형성한 TFT를 액정표시패널에 응용한다.
제10도는 본 실시예의 액정표시패널을 개략적으로 도시한 것이다. 매트릭스형상으로 배치된 p-SiTFT를 스위칭소자로서 포함하는 패널표시회로(305)에서 수직시프트레지스터(303) 및 수평시프트레지스터(304)가 접속되고, 비데오신호회로(301)로부터 보내진 TV화상신호가 수직 시프트레지스터(303) 및 수평시프트레지스터(304)를 개재해서 표시회로(305)중의 화소에 기록된다. (302)는 2개의 시프트레지스터(303), (304)간의 타이밍관계를 맞추기 위한 동기회로이다.
이 액정패널의 등가회로는 제11도에 도시한 바와 같다. 복수의 신호선(401A)∼(401D)과 복수의 주사선(402A)∼(402D)간의 교점에 대해서 1대 1관계로 화소전극(406)이 배열되고, 이 각화소전극(406)에는 TFT(403)의 드레인이 접속되어 있다. TFT(403)의 각 소스에는 신호선(401A)∼(401D)이 각 열마다 접속되어 있고, TFT(403)의 각 게이트에는 주사선(402A)∼(402D)이 각 행마다 접속되어 있다. 화소전극(406)에는 신호선(401A)∼(401D)으로부터 보내진 비데오신호가 기록된다. 각 TFT(403)의 드레인은, 기록된 전하를 충분히 긴 시간동안 유지하기 위한 유지용량(404)의 한쪽 전극에도 접속되고, 유지용량(404)의 다른쪽 전극단자(405)는 전체화소 또는 1행씩의 화소에 대해서 공통의 전위로 접속되어 있다.
제12도는 화소부의 평면구조를 도시한 것이다. 1개의 화소는 인접하는 2개의 신호선(501A), (501B) 및 인접하는 2개의 주사선(502A), (502B)으로 둘러싸여 있다. 다결정실리콘막(503)으로 이루어진 TFT의 소스는 콘택트구멍(504)에 의해 신호선(501A)과 접속되어, 2매의 게이트를 개재해서 TFT의 드레인에 신호전하를 기록한다. (505)는 TFT와 금속전극(506)을 상호연결하는 콘택트이며, 이 금속전극(506)은 관통구멍(507)을 개재해서 투명한 화소전극(508)에 연결되어 있다. 제12도에서(509)는 차광막의 개구부이며, TFT에 불필요한 광이 들어오는 것을 방지한다.
제13도는 제12도중의 선(13)-(13)을 따라 자른단면도이다. 제13도에 있어서, 실리콘 또는 석영기판(101)위에 질화실리콘막(102)이 피복되어 있다. 이 질화실리콘막(102)위에는 10∼100nm의 산화실리콘막(202)이 형성되어 있어 TFT와 질화실리콘막(102)을 이간시키고 있다. TFT는 전계를 완화하기 위한 저농도n형층(107) 및 고농도 소스/드레인(103)을 가지고 있고, 이들은 게이트산화막(105)을 개재해서 2매의 단결정게이트전극(106)과 대향관계에 있다. 소스 및 드레인전극(108)은 각각 A1막(108A)과 Ti막(108B)의 적층막으로 이루어져 화소전극(603)과의 오믹(ohmic)접속을 용이하게 하고 있다. 차광막(602)은 예를들면 TiN막으로 이루어져, 소스 및 드레인전극과는 예를들면 PSG막(601)을 개재해서 격리되어 있고, TFT와는 예를들면 BPSG막(106)을 개재해서 격리되어 있다. 본 실시예에서는 수소화하기 위한 플라즈마질화막(109)을 차광막(602)과 화소전극(603)사이에 배치하고 있다. 이것은 화소전극(603)과 차광막(602)과의 사이에서 유지용량을 형성하기 위하여 가능한 한 상대유전율이 큰 막을 이용할 필요가 있기 때문이다. 이와 같이, 차광막위에도 플라즈마질화막을 배치함으로써 수소화의 효과를 충분히 얻을 수 있다. 또, PSG막(601)을 수소화를 위한 질화막으로서 대신해도 되는 것은 말할 것도 없다. (610)은 액정배향을 위한 배향막이며, 예를 들면 PIQ막을 이용한다. 제13도에 도시한 기판(101)으로부터 시작해서 배향막(610)까지의 상기 요소에 의해 액티브매트릭스기판이 구성되어 있다. TN액정(611)은 상기 액티브매트릭스기판과, 도시한 바와 같이 배향막(626), 보호막(625) 및 투명전극(624)이 설치되어 있는 대향기판(621)사이에 삽입되어 있다. 또, 차광막(602)의 개구부에 대응해서 예를들면 안료로 이루어진 컬러필터(623)가 배치되고, 차광막(602)의 나머지부분에 대응해서 예를들면 Cr로 이루어진 블랙매트릭스(622)가 배치되어 있다.
이와 같이 해서 제조한 액정표시패널에 의하면, 화소크기가 20평방μm이하인 세밀도가 높은 액정화상을 표시하는 것이 가능하다. 또, 소스-드레인 누설전류가 적으므로, 화소전극의 전하유지시간이 길고 콘트라스트비가 양호한 패널을 얻을 수 있었다. 또한, 백색점 또는 흑색점등의 결함수도 적고, 제조수율도 현저하게 증가되었다. 이들 효과는 상기 설명한 TFT의 다음과 같은 특징에 기인한다. 즉 i)다결정실리콘의 수소화가 촉진되었기 때문에, TFT의 캐리어이동도가 종래의 1.2∼2배로 향상되었고, 또 이동도의 편차가 종래의 1/2이하로 저감되어, 그 결과, 동일한 TFT크기에서 보다 고속동작에 대응할 수 있는 TFT를 얻을 수 있었다. ii)TFT의 소스-드레인누설전류가 종래의 1/100이하로 감소하여, 돌발적으로 누설전류가 증가하는 TFT가 없어졌다.
[제4실시예]
제9도는 본 발명의 표시장치에 적용가능한 채널폴리실리콘이 게이트전극보다 위쪽에 위치하고 있는 소위 보텀(bottom)게이트 TFT의 개략적 단면도이다. 반도체, 석영 또는 유리기판(101)위에 질화실리콘막(102)이 피복되어 있고, 이 질화실리콘막(102)위에는 에칭스톱으로서의 산화실리콘막(202)이 형성되어 있다. 상기 제1실시예와 마찬가지로, TFT는 산화실리콘막(202)을 형성하지 않은 구성도 가능하다. (106)은 TFT의 게이트전극이며, 예를들면 n+형 다결정실리콘으로 이루어져 있다. 물론, 게이트전극으로서 Al, Cr, Ta, TaN 또는 Ti등의 금속을 사용하는 것도 가능하다. (105)는 예를들면 산화실리콘막으로 이루어진 게이트절연막이며, (201)은 다결정실리콘으로 이루어진 채널부이다. 채널부(201)는 Al2O3막, SiN막 또는 이들의 적층막으로 구성해도 된다. (107)은 저농도의 n형 전계완화영역, (103)은 고농도의 소스/드레인영역이다. 물론, TFT는 p형도 가능하다. (106)는 예를들면 BPSG로 이루어진 층간절연막, (108)은 소스/드레인의 금속전극이다. (104)는 폴리실리콘, (109)는 질화실리콘막이다.
상기 제3실시예와 마찬가지로, 2개의 질화실리콘막(109) 및 (102)은 각각 수소의 공급과 수소의 확산방지역할을 한다. 상기 제3실시예에서 설명한 바와 같이 2개의 질화실리콘막중 적어도 한쪽은 수소의 공급원으로서 유효한 플라즈마CVD법으로 형성한 막인 것이 바람직하다. 한편, 수소의 확산을 유효하게 방지하기 위한 막으로서는 감압CVD법 또는 열CVD법으로 형성한 질화실리콘막이 유리하다.
본 실시예의 TFT구조를 이용해서 제3실시예와 마찬가지의 액정표시패널을 제조한 결과, 제3실시예와 마찬가지의 효과가 확인되었다. 또 본 실시예에 있어서는 다음과 같은 부가적효과도 확인되었다. 즉, 수소의 공급원으로서 유효한 플라즈마CVD법으로 형성한 질화실리콘막이 표면보호막을 겸하는 것이 가능하다. 또, 채널부가 플라즈마CVD법으로 형성한 질화실리콘막에 가까우므로, 수소화 효과가 증대되어, 제조공정간의 정합성이 향상될 수 있다.
[제 5실시예]
제18도는 본 발명의 표시장치에 적용가능한 TFT의 개략도이다. 본 실시예에 있어서, 수소화하기위한 수소공급원은 금속전극밑에 배치되어 있다. 이 TFT의 단면구조는 상기 제3실시예와 마찬가지이다. 따라서, 기판(101), 질화실리콘막(102), 고농도소스/드레인영역(103), 전계완화영역(107), 게이트전극(106), 게이트절연막(105), 소스/드레인금속전극(108)등은 제3실시예에서 설명한 재료 및 제법을 이용해서 형성할 수 있다.
본 실시예의 제3실시예와 다른 점은, 게이트전극과 Al금속전극간의 층간절연막(1106)을 수소의 공급원으로서 사용하는 점이다. 본 실시예에서는, 예를 들면, 층간절연막(1106)은 플라즈마CVD법으로 두께 800nm형성한 질화실리콘막으로 구성하였다. 이 두께는 배선간의 기생용량과 단락불량의 발생확률을 고려해서 결정한 것이며, 어느정도의 자유도로 변경가능하다. 10nm이상의 두께를 지닌 막은 수소의 공급원으로서 충분히 가능할 수 있다. 또, 전극으로서 알루미늄을 사용하고, 패턴화시에 충분한 선택비가 얻어지지 않을 경우에는, 질화실리콘막(PCVD)위에 50nm이상의 두께를 지닌 애칭스톱층, 예를 들면 산화실리콘층을 형성하는 것도 가능하다. 또한, (109)는 표면보호막이며, PSG, BPSG, SiON 또는 NSG외에, 플라즈마CVD법으로 형성한 질화실리콘막으로 구성하면 된다.
본 실시예의 TFT구조를 이용해서 제3실시예와 마찬가지의 액정표시패널을 제작한 결과, 제3실시예와 마찬가지의 효과가 확인되었다. 또, 본 실시예에 있어서는, TFT가 수소의 공급원 그리고 수소의 확산방지층으로 거의 완전히 덮여 있기 때문에 수소화의 효과가 현저하였다. 또한, 본 실시에에서 채용한 TFT의 특성은 수소화하기 위한 열처리를 장시간 행하여도 극히 안정하였다.
[제 6실시예]
제19도는 본 발명의 표시장치에 적용가능한 TFT의 개략도이다. 본 실시예에서는, 수소의 공급원 또는 수소의 확산방지막을 게이트절연막으로서 사용하고 있다. 이 TFT의 단면구조는 상기 제 3실예와 마찬가지이다. 따라서, 기판(101), 질화실리콘막(102), 고농도 소스/드레인영역(103), 전계완화영역(107), 게이트전극(106), 층간절연막(106'), 소스/드레인금속전극(108)등은 상기 제3실시예에서 설명한 재료 및 제법을 이용해서 형성할 수 있다. 상기 제3실시예에서 설명한 바와 같이, 게이트절연막(1105)은 ONO막으로 형성할 수 있다. 본 실시예에서는 (102)를 열CVD법에 의해 질화실리콘막으로 형성하고, 게이트절연막은 플라즈마CVD법에 의해 질화실리콘막으로 형성하였다. 게이트절연막의 두께는 10nm∼200nm범위가 바람직하다. TFT의 역치와 일치시키기 위해 일례로서 150nm를 선택하였다. 대안적으로, 게이트절연막으로서는 질화실리콘막과 산화실리콘막의 적층막으로 해도 된다. 특히, 게이트전극(106)으로서 다결정실리콘을 이용한 경우, 패턴화시의 에칭스톱으로서 게이트전극 바로 밑에는 예를 들면 얇은 산화실리콘막을 형성하는 것이 바람직하다.
본 실시예의 구조는 p채널형TFT, N채널형 TFT 및 제4실시예와 같은 보텀게이트형 TFT에도 적용가능하다.
본 실시예의 TFT구조를 이용해서 제3실시예와 마찬가지의 액정표시패널을 제작한 결과, 제3실시예와 마찬가지의 효과가 확인되었다. 또 본 실시예에서는 TFT가 수소의 공급원 그리고 수소의 확산방지층으로 거의 완전히 덮여 있기 때문에 수소화의 효과가 현저하였다. 또한, 층간절연막으로서 유전율이 높은 질화막을 사용할 필요가 없으므로 회로를 보가 고속으로 구동하는 것이 가능해졌다.
[제7실시예]
이하, 제14도를 참조해서 제7실시예를 설명한다. 제14도는 제3실시예에 표시한 TFT를 화소구동스위치로서 이용하고, 시프트레지스터를 포함하는 신호선 구동회로 및 주사선구동회로를 벌크실리콘에 집적해서 구성한 투과형 액정표시장치의 액티브매트릭스기판(TFT기판)의 단면도이다. 벌크실리콘의 회로는 CMOS구조이나, 이 구조로 한정되는 것은 아니다. 제14도에 있어서, (701)은 실리콘기판, (702)는 소자를 분리하기 위한 두꺼운 산화막, (703A)는 NMOS트랜지스터의 저농도소스/드레인, (703B)는 NMOS트랜지스터의 고농도 소스/드레인이다. (704)는 NMOS트랜지스터의 p형웰, (705)는 게이트산화막, (706)은 폴리실리콘게이트전극, (708)은 소스/드레인전극, (701A)는 PMOS트랜지스터의 저농도소스/드레인, (701B)는 고농도소스/드레인, (712)는 기판의 이면상의 산화막이다. TFT부는 제13도에 도시한 바와 같은 구조를 지니고 있으므로, 여기에서는 설명을 생략한다. 투과형의 표시패널을 구성하기 위하여, TFT부의 기판실리콘을 제거하고 있다. (711)은 표시영역의 크기를 결정하는 에칭단부이다. 산화막(712)은 기판실리콘을 제거 할 때의 에칭마스크이며, 두꺼운 산화막(702)아래쪽부분이 에칭에 의해 제거된 곳이다.
제15도는 제14도의 TFT기판을 실장한 액정표시장치의 단면도이다. 제15도에 있어서, (702)은 기판실리콘을 포함하는 지지부, (721)은 기판실리콘이 에칭에 의해 제거된 투명한 영역이며, 패널의 표시영역이 되는 부분이다. (722)는 TFT, (725)는 TFT와 화소전극(603)을 연결하는 부분이다. 제14도와 동일한 부분을 동일한 참조부호로 표시하고, 여기서는 설명을 생략한다. 제14도에 도시한 TFT기판은 대향기판(621)과 평행하게 배치되어 있고, 이들 두 기판 사이에는 액정물질(611)이 밀봉되어 있다. 액정의 광학특성을 고려해서 설계되는 액정물질(611)의 두께를 유지하도록 스페이서(724)가 배치되어 있다. 화소전극(603)에 대항하는 위치에는 각 행마다 전체화소에 공통 혹은 다수의 화소에 공통되는 투명한 공통전극(625)이 배치되어, 액정에 전압을 인가한다. 본실시예는 풀컬러표시패널에 적용되고 있으므로, 대향기판(621)위에는 염료 또는 안료로 이루어진 컬러필터(623)가 배치되는 한편, 화소간 및 주변의 구동회로위의 나머지부분은 블랙매트릭스(622)로 차광되어 있다. 액정물질(611)로서는 TN(Twist-Nematic)액정이 바람직하나, 구조상으로는 STN(Super Twist-Nematic)액정, FLC(Ferroelectric Liquid Crystal) 또는 PDLC(Polymer-Diffused Liquid Crystal)를 이용하는 것도 가능하다. TN 또는 STN액정 또는 FLC액정을 이용한 경우에는, 표시장치의 상하에 직교니콜상태로 편광판을 배치할 필요가 있다. 표시에 필요한 백라이트는 제15도에서 보아서 위쪽 또는 아래쪽으로부터 조사해도 된다. 단 차광을 충분히 하기 위해서는 본 실시예에서는 백라이트는 위쪽으로부터 조사하는 것이 유리하다. 본 실시예의 패널특성을 보다 높이기 위하여 제14도에 도시한 표시영역의 막구성에는 다음과 같은 혁신적인 대책을 포함하고 있다.
(i) 하나의 막이 그 막의 상하의 인접한 막과 굴절률이 다르기 때문에 생기는 광의 반사를 최소로 하기 위한 대책 : 일반적으로 제20도에 도시한 바와 같이, 굴절률이 다른 층(1301), (1302), (1303), (1304)이 서로 중첩하고 있을 때, 인접하는 층간의 각 계면에서 광이 반사된다. 이 반사는 각 층(1302), (1303), (1304)의 굴절률 n1, n2, n3및 두게 d1, d2, d3을 적절하게 선택함으로써 최소화할 수 있다는 것이 공지되어 있다. 층(1304)에 대한 최적조건은 n1d1=N1λ/2(N1은 0이 아닌 자연수)임을 알 수 있었다. 각 층의 두께로 서로 독립적으로 결정할 수 있으며, 마찬가지로 기타 층의 최적조건은
n2d2=N2λ/2
n3d3=N3λ/2
(N2및 N3은 모두 0이 아닌 자연수)로 주어진다. 예를 들면 인간의 눈의 비시감도가 가장 높은 파장 550nm로 광의 파장λ를 선택하는 것이 바람직하다. 본 실시예, 따라서 제3실시예에서 사용한 열CVD법에 의해 형성된 질화실리콘막(102) 및 플라즈마CVD법에 의해 형성된 질화실리콘막(109)의 굴절률은 각각 n=2.0이었다. λ=550nm로 하면, 막두께는 전술한 식으로부터 다음과 같이 표현된다.
즉, d=Nx550/(2x2.0)=Nx137.5(nm)
본 실시예에서는 열CVD법에 의해 형성한 질화실리콘막(102)은 N=3에 대응하는 412.5nm에 가까운 400nm의 두께로 설정하였고, 플라즈마CVD법에 의해 형성한 질화실리콘막(109)은 N=2에 대응하는 275nm에 가까운 270nm의 두께로 설정하였다. 계산치로부터의 오차는 10%정도이더라도 반사억제효과는 충분히 발휘된다. 또, N은 실시예의 상기 설계치이외에 다른 적절한 값으로 설정해도 된다.
(ii) 멤브레인의 팽팽함을 최적화하기 위한 대책 : 멤브레인의 팽팽함은 멤브레인을 구성하는 각 막의 실리콘기판에 대한 압축응력과 인장응력간의 밸런스에 의해 결정된다. 본 실시예의 막구성에서, LOCOS산화막(702)은, 예를들면 막두께 800nm일때 5인치웨이퍼에 대해서도 45μm의 휨을 발생한 정도로 압축응력이 가장 크다. 한편, 열CVD법에 의해 형성한 질화실리콘막은 예를들면 막두께가 400nm일때 60μm의 휨을 발생할 정도로 인장응력이 가장 크다. 그외의 막의 휨의 함계는 압축응력에 의해서 약 15μm이므로 전체막의 총 휨은 약 0μm가 된다. 실리콘을 에칭에 의해 부분적으로 제거할 때 발생하는 LOCOS산화막의 두께는 삭감을 고려하면, 최종적으로 약간의 인장응력이 잔류하므로 멤브레인을 높은 신뢰도로 팽팽하게 유지할 수 있다. 물론 설계치는 예로서 표시한 상기 값으로 한정되지 않고, LOCOS산화막의 두께를 200∼1500nm의 범위에서 변화시켜서 설계하는 것도 가능하며, 질화막의 두께를 설계의 선택상 10∼60nm범위내에서 변화시키는 것도 가능하다.
본 실시예에서는, 종래보다 고계조단수 및 고콘트라스트비를 가진 액정표시장치가 얻어졌다. 특히, 구동회로의 형성에 고품질의 단결정실리콘기판을 이용하는 것이 가능하므로, 표시장치의 소형화뿐만 아니라, 수율향상도 달성되었다. 또한, 멤브레인제조공정의 수율이 높고 신뢰성도 높으며, 또한 광의 반사가 적으므로 투과율이 높아, 표시품질이 높은 표시장치가 얻어졌다.
[제 8실시예]
본 실시예는 제16도에 도시한 액티브매트릭스기판을 이용한 반사형 액정표시장치를 구성하기 위한 것이다. 제16도에 도시한 액트브매트릭스기판은, 제14도에 도시한 기판과도 액칭에 의해 해당 기판을 부분적으로 제거하거나 구멍난 부분이 없는 점과, 입사광을 반사시키기 위한 불투명한 금속전극(908)이 형성되어 있는 점을 제외하고 유사한 구성을 하고 있다. (909)는 플라즈마CVD법에 의해 형성한 질화실리콘막이며 여기에서는 패시베이션막의 기능도 겸하고 있다. 이와 같이 구성된 액티브매트릭스기판을 이용해서 제17도에 도시한 바와 같은 반사형 액정표시장치를 제작하였다. 제17도에 도시한 액정표시장치는, 제15도에 도시한 투과형 액정표시장치와 달리, 입사광이 투과하는 구멍부가 없고, 불투명한 금속전극(908)에 의해 입사광을 반사시켜서 화상표시를 행하도록 되어 있다. 제17도에 있어서, (911)은 액정이고, (912)는 편광자이다. 본 실시예에서는, 액정으로 TN형 액정을 이용해서 액정패널을 제작하였고, 편향빔스플리터를 이용해서 입사광을 집광시켜 화상표시를 행하였다. 이와 같이 해서 얻어진 화상은 고계조단수 및 고콘트라스트비를 지닌 우수한 것이었다.
[제 9실시예]
제17도에 도시한 액정표시장치로부터 편광자(912)를 생략해서 액정표시장치를 제작하였다. 본 실시예에서는, 액정으로 PDLC(Polymer-Diffused liquid crystal)를 이용해서 액정패널을 제작하고, 쉴리렌(Schlieren)광학계를 이용해서 화상표시를 행하였다. 얻어진 화상은 고계조 단수 및 고콘트라스트비를 가지 우수한 것이었다.
[제 10실시예]
제15도 및 제17도에 도시한 액정표시장치를 확대광학계를 이용해서 조합함으로써 투사형 액정표시장치를 제작하였다. 본 실시예에서도 우수한 화상이 얻어졌다.
[제 11실시예]
제15도 및 제17도에 도시한 액정표시장치를 안경에 조립함으로써 소위 안경형 액정표시장치를 제작하였다. 이와 같이 제작한 액정표시장치는 좌우의 패널에 동일한 화상을 표시하는것도 가능하고, 또는 좌우의 패널에 의해 입체화상을 표시하는 것도 가능하다. 본 실시예에서 얻어진 화상은 양호하였다.
[제 12실시예]
본 실시예의 액정표시패널의 개략도가 제10도에 도시되어 있다. 매트릭스형상으로 배치된 p-SiTFT를 스위칭소자서 포함하는 패널표시회로(305)에는 수직시프트레지스터(303) 및 수평시프트레지스터(304)가 접속되고, 비데오신호회로(301)로부터 보내진 TV화상신호가 수직시프트 레지스터(303) 및 수평시프트레지스터(304)를 개재해서 표시회로(305)중의 화소에 기록된다. (302)는 2개의 시프트레지스터(303), (304)의 타이밍관계를 맞추기 위한 동기회로이다.
액정패널의 등가회로는 제23도에 도시되어 있다. 복수의 신호선(401A)∼(401D)과 복수의 주사선(402A)∼(402D)간의 교점에 대해서 1대 1관계로 화소전극(406)이 배치되고, 이 각화소 전극(406)에는 TFT(403)의 드레인이 접속되어 있다. TFT(403)의 각 소스에는 신호선(401A)∼(401D)이 각 열마다 접속되어 있고, TFT(403)의 각게이트에는 주사선(402A)∼(402D)이 각 행마다 접속되어 있다. 화소전극(406)에는 신호선(401A)~(401D)으로부터 보내진 비데오신호가 기록된다. 각 TFT(403)의 드레인은 기록된 전하를 충분히 긴 시간동안 유지하기 위한 유지용량(404)의 한쪽 전극에도 접속되고, 유지용량(404)의 다른쪽전극단자(405)는 전체화소 또는 1행씩의 화소에 대해서 공통의 전위로 접속되어 있다. 본 실시예에서는 TFT를 이용한 소위 액티브매트릭스형의 액정표시장치에 대해서 설명하고 있으나, 본 발명은 이런 유형의 액정표시장치에 한정되지 않고, 예를 들면 신호선과 주사선간의 교점에 대해서 1대 1관계로 배치된 MIM소자 또는 PN접합소자를 사용하는 단순매트릭스형의 액정표시패널에도 적용가능하다.
제24도는 화소부의 평면구조를 도시한 개략도이다. 1개의 화소는 서로 인접하는 2개의 신호선(501A), (501B) 및 서로 인접하는 2개의 주사선(502A), (502B)으로 둘러싸여 있다. 다결정 실리콘막(503)으로 이루어진 TFT의 소스는 콘택트구멍(504)에 의해 신호선(501A)에 접속되어, 2매의 게이트를 개재해서 TFT의 드레인에 신호전하를 기록한다. (505)는 TFT와 금속전극(506)을 연결하는 콘택트이며, 이 금속전극(506)은 관통구멍(507)을 개재해서 투명한 화소전극(508)에 연결되어 있다. 제24도에 있어서 (509)는 차광막의 개구부이며, TFT에 불필요한 광이 들어오는 것을 방지한다.
제25도는 제24도중의 선(25)-(25)을 따라 자른 단면도이다. 제25도에 있어서, 실리콘 또는 석영기판(101)위에 질화실리콘막(102)이 피복되어 있다. 이 질화실리콘막(102)위에는 10∼100nm의 신화실리콘막(202)이 형성되어 있어, TFT와 질화실리콘막(102)을 이간시키고 있다. TFT는 전계를 완화하기 위한 저농도 n형층(107) 및 고농도 소스/드레인(103)을 가지고 있고, 이들은 게이트산화막(105)을 개재해서 2매의 다결정게이트전극(106)과 대향관계에 있다. 소스 및 드레인전극(108)은 각각 Al막(108A)과 Ti막(108B)의 적층막으로 이루어져 화소전극(603)과의 오믹접속을 용이하게 하고 있다. 차광막(602)은 예를 들면 PSG막(601)을 개재해서 격리되어 있고, TFT와는 예를들면 BPSG막(106)을 개재해서 격리되어 있다. (601)은 액정배향을 위한 배향막이며, 예를들면 PIQ막을 이용한다. 제25도에 도시한 기판(101)으로부터 시작해서 배향막(610)까지의 상기 요소에 의해 액티브매트릭스기판이 구성되어 있다. TN액정물질(611)은 상기 액티브매트릭스기판과, 도시한 바와 같이 배향막(626), 보호막(625) 및 투명전극(624)이 설치되어 있는 대향기판(621)사이에 삽입되어 있다. 또, 차광막(602)의 개구부에 대응해서 예를 들면 안료로 이루어진 컬러필터(623)가 배치되고, 차광막(602)의 나머지부분에 대응해서 예를 들면 Cr로 이루어진 블랙매트릭스(622)가 배치되어 있다.
제22도는, 본 실시예의 화소표시영역과 주변의 구동회로부를 포함하는 액정표시패널의 단면도이다. 제22도에 있어서, (701)은 실리콘기판, (702)는 소자를 분리하기 위한 두꺼운 산화막(필드산화막), (203A)는 NMOS트랜지스터의 저농도소스/드레인, (703B)는 NMOS트랜지스터의 고농도소스/드레인이다. (704)는 NMOS트랜지스터의 p형웰, (706)은 폴리실리콘게이트전극이다. (720)은 기판실리콘을 포함하는 지지부, (721)은 기판실리콘이 제거된 투명한 영역이며, 패널의 표시부(화소표시영역)가 되는 부분이다. 제22도에 도시한 TFT기판(반도체기판)은 대향기판(621)과 평행하게 배치되어 있고, 이들 두 기판사이에는, 액정물질(611)이 밀봉되어있다. 액정의 광학특성을 고려해서 설계되는 액정물질(611)의 두께를 유지하도록 스페이서(724)가 배치되어 있다. 화소전극(603)에 대항하는 위치에는 각 행마다 전체화소에 공통 혹은 다수의 화소에 공통되는 투명한 공통전극(625)이 배치되어, 액정에 전압을 인가한다. 본 실시예는 풀컬러표시패널에 적용되고 있으므로, 대항기판(621)위에는 염료 또는 안료로 이루어진 컬러필터(623)가 배치되는 한편, 화소간 및 주변의 구동회로위의 나머지부분은 블랙매트릭스(622)로 차광되어 있다. 액정물질(611)로서는 TN액정이 바람직하나, 구조상으로는 STN액정, FLC액정 또는 PDLC액정을 이용하는 것도 가능하다. TN또는 STN액정 또는 FLC액정을 이용한 경우에는, 표시장치의 상하에 직교니콜상태로 편광판을 배치할 필요가 있다. 표시에 필요한 백라이트는 제22도에서 보아서 위쪽 또는 아래쪽으로부터 조사해도 된다.
제21도는 제22도에 있어서의 TFT기판(반도체기판)의 실리콘이 제거된 부분근방을 개략적으로 도시한 것이다. 제21도에 있어서, (1)은 Si기판, (2)는 감압CVD법으로 형성한 SiN막, (3)은 필드산화막, (4)는 TFT기판(반도체기판)에 투명화된 화소표시영역을 형성하기 위하여 Si기판(1)을 부분적으로 에칭제거한 부분의 단부의 위치이다. (5)는 필드산화막(3)의 종단부이며, 제21도에 도시한 바와같이 LOCOS공정에 의해 형성한 경우에는 새의 부리형상이다. (6)은 감압CVD법으로 형성한 SiN막(2)의 단부이며, (7)은 얇은 산화막이다. 일반적으로, 필드산화막(3)은 압축응력을 지난 막이므로, 인장응력을 지닌 막과 적층되지 않는 경우에는 이완을 일이킨다. 따라서, 본 실시예에 있어서는, 제21도에 도시한 바와 같이 인장응력을 지닌 막, 즉, 감압CVD법으로 형성한 SiN막(2)을 필드산화막(3)에 인접하게 배치하여 필드산화막(3)에 가해지는 모멘트를 완화한다. 한편, 압축응력을 지닌 필드산화막(3)에 대해서는 주변부에 회로를 형성할 필요성으로부터, 어딘가에 종단부를 설치할 필요가 있다. 따라서, 제21도에 도시한 바와 같이, 감압CVD법으로 형성한 SiN막(2)의 단부(6)를 Si기판(1)이 부분적으로 에칭제거된 부분의 단부위치(4)보다도 바깥쪽에 위치시킨다. 단, 도시하지는 않았으나, SiN막(2)의 단부(6)의 하부에는 주변구동회로가 설치되어 있다. 역으로, SiN막(2)의 단부(6)가 Si기판(1)의 제거된 부분의 단부(4)보다도 안쪽에 위치되어 있으면, 압축응력을 지닌 필드산화막(3)을 개재해서, SiN막(2)의 인장응력이 작용하므로, 필드산화막(3)위에 적층된 막은거의 팽팽하게 되기 어렵다. 본 실시예에서는 제21도에 도시한 바와 같이 SiN막(2)의 단부(6)가 Si기판(1)에 가능한 한 근접하게 위치되도록, 필드산화막(3)의 종단위치(5)보다도 SiN막(2)의 단부(6)를 바깥쪽에 위치시킨다. 이와 같은 반도체기판을 사용해서 액정표시패널을 제작한 결과, 적층막은 적절한 장력하에서 유지되었고, 기계적 강도도 우수하였다. 또한, 이패널은 고품질의 화상을 장기간 걸쳐서 안정적으로 표시할 수 있었다.
[제 13실시예]
이하, 제13실시예를 제26도 및 제27도를 참조해서 설명한다. 제26도는 반도체기판의 일부를 도시한 개략도이다. 제21도와 마찬가지로, 제26도에 있어서는, (1)은 기판, (2)는 감압CVD법으로 형성한 SiN막, (3)은 필드산화막, (4)는 TFT기판(반도체기판)에 투명화된 화소표시영역을 형성하기 위하여 Si기판(1)을 부분적으로 에칭제거한 부분의 단부의 위치이다. (5)는 필드산화막(3)의 종단부이며, (6)은 감압CVD법으로 형성한 SiN막(2)의 단부이고, (7)은 얇은 산화막이다. 또, (3')은 필드산화막이고, (8)은 이 필드산화막(3')의 에지이다. 제27도는 제26도를 위쪽에서 본 평면도이며, 동일한 참조부호는 제26도와 동일한 요소를 나태낸다. 본 실시예에 있어서는, 인장응력을 지닌 막, 즉 감압CVD법으로 형성한 SiN막(2) 단부(6)를, 얇은 산화막(7)을 초월해서 필드산화막(3')위에 형성하였다. 이것에 의해 Si기판(1)과 2개의 막(2), (3)(또는 (3'))을 에지손상없이 인접시켜서 배치하는 것이 가능하였다. 그결과, 필드산화막(3), (3')과 SiN막(2)은 적절한 장력하에 안정하게 유지되었다. 이와 같이해서 얻어진 반도체기판을 이용해서 상기 제12실시예와 마찬가지로 해서 액정표시패널을 제작하였다. 얻어진 표시패널은 고품질의 화상을 창기간에 걸쳐서 안정적으로 표시할 수 있었다.
[제 14실시예]
이하, 제 14실시예를 제28도를 참조해서 셜명한다. 제28도는 제26도에 도시한 반도체기판위에 형성한 박막트랜지스터(TFT), 화소전극, 배선 등의 구성을 도시한 개략도이다. 제28도에 있어서, (901)은 TFT의 채널부, (902)는 층간절연층, (903)은 화소전극(ITO)이다. (904)는 게이트에 근접한 저농도의 소스/드레인층, (906)은 게이트, (907)은 소스/드레인이다. (908A)는 AlSi배선층, (908B)는 Ti또는 TiN층, (909), (910)은 층간절연층이다. (911)은 TFT의 차광용 및 ITO(903)와의 사이에 용량형성용으로 배치된 금속층이다. 그외에 제26도와 동일한 부호를 붙인 부위는 제26도와 동일한 것을 나타낸다. 본 실시예에서는, TFT위에 인장응력을 지닌 SiN막(2)을 형성하고 있다. 본 실시예의 구성에 의하면, SiN막(2)이 보다 넓은 영역에 걸쳐서 형성되어 있으므로, 주변구동회로영역에서 SiN(2)을 고정하기 쉽다. 이와 같이 해서 얻어진 반도체기판을 이용해서 상기 제12실시예와 마찬가지로 해서 액정표시패널을 제작하였다. 얻어진 표시패널은 고품질의 화상을 장기간에 걸쳐 안정적으로 표시할 수 있는 우수한 것이었다. 본 실시예에서 설명한 기술은, 액정표시장치뿐만 아니라, Si기판을 부분적으로 제거해서 제작되는 디바이스, 즉 압력센서, 가속도센서 등에도 적용가능하다.
[제 15실시예]
이하, 제15실시예를 제29도를 참조해서 설명한다. 제29도는, 화소전극, 배선 등을 생략한 반도체기판의 일부를 도시한 개략도이다. 제29도에 있어서, 제26도 또는 제28도에 도시한 것과 동일한 부호를 붙인 부위는 제26도 또는 제28도의 것과 동일한 것을 나타낸다. 본 실시예에서는 감압CVD법으로 형성한 SiN막(2)을 TFT의 아래쪽에 배치하였으나, 필드산화막(3)위에는 감압CVD법으로 형성한 SiN막(1002)을 남기고 있다. SiN막(2)의 단부(6)는 제29도에 도시한 위치에서 끝나고 있는 것처럼 보이나, 다른 단면영역에 대해서는 SiN막(2)은 그물의 눈을 실제로 펼쳐 놓은 것으로 되어있어, 응력이 완화되어서 안정도가 증가하고 있다. 또한, (100)로 도시한 바와 같이, 주변회로의 게이트는 필드산화막(3)과 SiN막(2)위에 형성되어 있다. 이 구조에 의해 필드MOS의 유효역치가 높아져, 영역(1003)에는 채널스톱층으로서 통상 형성하는 고농도 불순물층이 필요없게 되고 있다. 즉 본 실시예에서는 내압이 높은 MOS구조로 간단한 제조공정을 제작할 수 있었다. 이와 같이 해서 얻어진 반도체기판을 이용해서 제12실시예와 마찬가지로 해서 액정표시패널을 제작하였다. 얻어진 표시패널은 고품질의 화상을 장기간에 걸쳐서 안정적으로 표시할 수 있는 우수한 것이었다. 따라서, 본 실시예에 의하면, 기계적 강도가 양호하고 고품질의 화상을 안정적으로 표시가능한 표시장치를 제공할 수 있다.

Claims (8)

  1. 복수의 화소가 배열된 표시장치와 주변부를 가진 표시장치에 있어서, 실리콘기판과, 상기 실리콘기판의 표면을 산화하는 것에 의해 적어도 상기 표시영역의 실리콘기판에 형성된 LOCOS산화막과, 상기 산화막위에 형성된 인장응력을 가진 막과, 상기 복수의 화소에 대응해서 상기 인장응력을 가진 막위에 형성된 복수의 박막트랜지스터와, 상기 복수의 박막트랜지스터와 전기적으로 접속된 복수의 화소전극과, 상기 실리콘기판과 대향해서 위치한 대향기판과, 상기 실리콘기판과 상기 대향기판사이에 유지된 액정으로 이루어지고, 상기 실리콘기판은 상기 표시영역에서 관통되는 것을 특징으로 하는 표시장치.
  2. 제1항에 있어서, 상기 인장응력을 가진 막은 질화실리콘으로 이루어진 것을 특징으로 하는 표시장치.
  3. 제2항에 있어서, 상기 인장응력을 가진 막은 감압 CVD법에 의해 형성되는 것을 특징으로 하는 표시장치.
  4. 제2항에 있어서, 상기 박막트랜지스터는 다결정실리콘으로 이루어지고, 상기 박막트랜지스터에 수소를 공급하는 막은 상기 박막트랜지스터위에 형성되는 것을 특징으로 하는 표시장치.
  5. 제4항에 있어서, 상기 박막트랜지스터에 수소를 공급하는 상기 막은 플라즈마 CVD법에 의해 형성된 질화실리콘막으로 이루어진 것을 특징으로 하는 표시장치.
  6. 제4항에 있어서, 다음의 방정식을 만족하는 것을 특징으로 하는 표시장치.
    n1d1=N1λ2/2
    n2d2=N2λ2/2
    (여기서, n1, n2는 막두께 d1, 및 d2를 각각 가지는 상기 인장응력을 가진 막과 상기 박막트랜지스터에 수소를 공급하는 상기 막의 광학적굴절률이고, λ는 광의 파장이며, N1, N2는 0이 아닌 자연수임)
  7. 제1항에 있어서, 상기 박막트랜지스터를 구동하는 구동회로는 상기 주변부의 상기 실리콘기판에 형성되는 것을 특징으로 하는 표시장치.
  8. 제1항에 있어서, 상기 LOCOS산화막의 경계는 상기 표시영역에서 상기 실리콘기판의 부분적인 제거에 의해 형성된 가장자리외부의 상기 실리콘기판의 부분에 위치하고, 상기 인장응력을 가진 막은 상기 LOCOS산화막의 가장자리 외부에 위치하는 것을 특징으로 하는 표시장치.
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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133620A (en) * 1995-05-26 2000-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for fabricating the same
US7271410B2 (en) * 1995-03-28 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Active matrix circuit
JPH08264802A (ja) * 1995-03-28 1996-10-11 Semiconductor Energy Lab Co Ltd 半導体作製方法、薄膜トランジスタ作製方法および薄膜トランジスタ
TWI228625B (en) 1995-11-17 2005-03-01 Semiconductor Energy Lab Display device
US6800875B1 (en) * 1995-11-17 2004-10-05 Semiconductor Energy Laboratory Co., Ltd. Active matrix electro-luminescent display device with an organic leveling layer
KR100271222B1 (ko) * 1995-12-14 2000-12-01 오카베 히로무 반도체 소자 및 그 제조 방법
TW309633B (ko) 1995-12-14 1997-07-01 Handotai Energy Kenkyusho Kk
JP3565983B2 (ja) * 1996-04-12 2004-09-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH1054999A (ja) * 1996-06-04 1998-02-24 Canon Inc 表示装置とその製造法
JP3219685B2 (ja) 1996-06-04 2001-10-15 キヤノン株式会社 液晶表示装置およびその製造方法
JP3571887B2 (ja) * 1996-10-18 2004-09-29 キヤノン株式会社 アクティブマトリクス基板及び液晶装置
US7872728B1 (en) 1996-10-22 2011-01-18 Seiko Epson Corporation Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same
CN1244837C (zh) 1996-10-22 2006-03-08 精工爱普生株式会社 液晶面板用基板和液晶面板
US6831623B2 (en) 1996-10-22 2004-12-14 Seiko Epson Corporation Liquid crystal panel substrate, liquid crystal panel, and electronic equipment and projection type display device both using the same
JP3392672B2 (ja) * 1996-11-29 2003-03-31 三洋電機株式会社 表示装置
JP3782195B2 (ja) 1997-03-10 2006-06-07 株式会社東芝 アクティブマトリクス型液晶表示素子及びその製造方法
KR100253261B1 (ko) * 1997-06-03 2000-04-15 김영환 박막트랜지스터 및 그 제조방법
TW396454B (en) * 1997-06-24 2000-07-01 Matsushita Electrics Corporati Semiconductor device and method for fabricating the same
JP3897873B2 (ja) * 1997-09-11 2007-03-28 株式会社半導体エネルギー研究所 液晶表示装置の駆動回路
DE19744228C1 (de) * 1997-10-07 1998-11-26 Bosch Gmbh Robert Sensor mit einer Membran
JP3445121B2 (ja) * 1997-10-24 2003-09-08 キヤノン株式会社 マトリクス基板と液晶表示装置及びこれを用いるプロジェクター
JPH11125834A (ja) 1997-10-24 1999-05-11 Canon Inc マトリクス基板及び液晶表示装置と投写型液晶表示装置
US6617648B1 (en) 1998-02-25 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Projection TV
JP3980167B2 (ja) 1998-04-07 2007-09-26 株式会社日立製作所 Ｔｆｔ電極基板
KR100402690B1 (ko) * 1998-12-26 2003-12-18 주식회사 대우일렉트로닉스 디지털 홀로그래픽 데이터 저장 시스템의 씨씨디 데이터 처리장치
US6380558B1 (en) * 1998-12-29 2002-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US7821065B2 (en) 1999-03-02 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a thin film transistor comprising a semiconductor thin film and method of manufacturing the same
US6677613B1 (en) * 1999-03-03 2004-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6858898B1 (en) * 1999-03-23 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7145536B1 (en) 1999-03-26 2006-12-05 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
EP1041641B1 (en) * 1999-03-26 2015-11-04 Semiconductor Energy Laboratory Co., Ltd. A method for manufacturing an electrooptical device
US6475836B1 (en) 1999-03-29 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6461899B1 (en) * 1999-04-30 2002-10-08 Semiconductor Energy Laboratory, Co., Ltd. Oxynitride laminate “blocking layer” for thin film semiconductor devices
US6680487B1 (en) * 1999-05-14 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same
US6111619A (en) * 1999-05-27 2000-08-29 Sharp Laboratories Of America, Inc. Method of forming polycrystalline silicon TFTs with TiN/Cu/TiN interconnections for a liquid crystal display pixel array
US6414342B1 (en) * 1999-06-18 2002-07-02 Micron Technology Inc. Photogate with improved short wavelength response for a CMOS imager
TW459275B (en) 1999-07-06 2001-10-11 Semiconductor Energy Lab Semiconductor device and method of fabricating the same
US6876145B1 (en) * 1999-09-30 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Organic electroluminescent display device
KR100586243B1 (ko) * 2000-02-02 2006-06-02 엘지.필립스 엘시디 주식회사 액정표시장치
TW504846B (en) * 2000-06-28 2002-10-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
KR100385082B1 (ko) * 2000-07-27 2003-05-22 삼성전자주식회사 액정 표시 장치
WO2002029901A1 (fr) * 2000-09-29 2002-04-11 Matsushita Electric Industrial Co., Ltd. Transistor a fil mince, dispositif d'affichage a cristaux liquides comprenant ledit fil, et dispositif d'affichage electroluminescent
KR100415611B1 (ko) * 2001-05-24 2004-01-24 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법과 이를 이용한 배향막재생방법
JP4002410B2 (ja) * 2001-06-22 2007-10-31 日本電気株式会社 アクティブマトリックス型液晶表示装置の製造方法
US8415208B2 (en) 2001-07-16 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and peeling off method and method of manufacturing semiconductor device
JP3678180B2 (ja) * 2001-07-27 2005-08-03 株式会社デンソー フローセンサ
US7351300B2 (en) * 2001-08-22 2008-04-01 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method of manufacturing semiconductor device
KR100944886B1 (ko) * 2001-10-30 2010-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
JP2003297718A (ja) * 2002-03-29 2003-10-17 Seiko Epson Corp 微細孔形成方法、半導体装置の製造方法、半導体装置、表示装置、および電子機器
TWI272641B (en) * 2002-07-16 2007-02-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP2004172389A (ja) * 2002-11-20 2004-06-17 Renesas Technology Corp 半導体装置およびその製造方法
JP4373085B2 (ja) 2002-12-27 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法、剥離方法及び転写方法
TWI330269B (en) * 2002-12-27 2010-09-11 Semiconductor Energy Lab Separating method
JP4700268B2 (ja) * 2003-09-19 2011-06-15 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
WO2005073792A1 (en) * 2004-01-05 2005-08-11 Koninklijke Philips Electronics N.V. Liquid crystal display device having esd protection circuit and method for manufacturing the same
GB0401060D0 (en) 2004-01-19 2004-02-18 Ezra David Optical devices
KR100685239B1 (ko) 2004-01-29 2007-02-22 가시오게산키 가부시키가이샤 트랜지스터어레이 및 그 제조방법 및 화상처리장치
JP4319078B2 (ja) * 2004-03-26 2009-08-26 シャープ株式会社 半導体装置の製造方法
US7554265B2 (en) * 2004-06-25 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Display device
US7935958B2 (en) * 2004-10-22 2011-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100865365B1 (ko) * 2005-01-12 2008-10-24 샤프 가부시키가이샤 반도체 장치의 제조방법 및 반도체 장치
KR20070002933A (ko) * 2005-06-30 2007-01-05 엘지.필립스 엘시디 주식회사 폴리 박막 트랜지스터 기판 및 그 제조 방법
US8669644B2 (en) 2009-10-07 2014-03-11 Texas Instruments Incorporated Hydrogen passivation of integrated circuits
JP2012173469A (ja) * 2011-02-21 2012-09-10 Japan Display Central Co Ltd 液晶表示装置及び液晶表示装置の駆動方法
WO2014129519A1 (en) 2013-02-20 2014-08-28 Semiconductor Energy Laboratory Co., Ltd. Peeling method, semiconductor device, and peeling apparatus
WO2015087192A1 (en) 2013-12-12 2015-06-18 Semiconductor Energy Laboratory Co., Ltd. Peeling method and peeling apparatus
CN105679763A (zh) * 2016-01-05 2016-06-15 深圳市华星光电技术有限公司 一种阵列基板及其制作方法、显示面板
CN105655353A (zh) * 2016-01-21 2016-06-08 武汉华星光电技术有限公司 Tft阵列基板结构及其制作方法
FR3085763A1 (fr) * 2018-09-07 2020-03-13 Commissariat A L Energie Atomique Et Aux Energies Alternatives Ecran transmissif a cristaux liquides sur silicium
CN112002708B (zh) * 2020-08-11 2023-04-07 深圳市华星光电半导体显示技术有限公司 阵列基板

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4477962A (en) * 1978-05-26 1984-10-23 Rockwell International Corporation Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines
JPS61278163A (ja) * 1985-06-03 1986-12-09 Hitachi Ltd 薄膜トランジスタの製造方法
JPH0620140B2 (ja) * 1986-06-11 1994-03-16 株式会社日立製作所 薄膜トランジスタ
JPS63101829A (ja) * 1986-10-17 1988-05-06 Nec Corp アクテイブ・マトリツクス液晶表示装置およびその製造方法
JPS63155755A (ja) * 1986-12-19 1988-06-28 Sony Corp 半導体装置の製造方法
JP2631476B2 (ja) * 1987-09-09 1997-07-16 富士通株式会社 薄膜トランジスタの製造方法
JPH0395939A (ja) * 1989-09-07 1991-04-22 Canon Inc 半導体装置の製造方法
JP2895166B2 (ja) * 1990-05-31 1999-05-24 キヤノン株式会社 半導体装置の製造方法
JPH04111362A (ja) * 1990-08-30 1992-04-13 Canon Inc 薄膜トランジスタとその製造方法
FR2666324B1 (fr) * 1990-09-03 1993-04-09 Saint Gobain Vitrage Int Couches minces de nitrure de silicium a proprietes ameliorees.
US5308779A (en) * 1991-03-28 1994-05-03 Honeywell Inc. Method of making high mobility integrated drivers for active matrix displays
JPH04345069A (ja) * 1991-05-22 1992-12-01 Oki Electric Ind Co Ltd 半導体装置
EP0530972B1 (en) * 1991-08-02 1997-11-05 Canon Kabushiki Kaisha Liquid crystal image display unit
JP3182833B2 (ja) * 1992-01-14 2001-07-03 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP3191061B2 (ja) * 1992-01-31 2001-07-23 キヤノン株式会社 半導体装置及び液晶表示装置
US5434441A (en) * 1992-01-31 1995-07-18 Canon Kabushiki Kaisha Silicon-on-insulator CMOS device and a liquid crystal display with controlled base insulator thickness
EP0554060A3 (en) * 1992-01-31 1993-12-01 Canon Kk Liquid crystal display apparatus
TW214603B (en) * 1992-05-13 1993-10-11 Seiko Electron Co Ltd Semiconductor device
US5471330A (en) * 1993-07-29 1995-11-28 Honeywell Inc. Polysilicon pixel electrode

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Publication number Publication date
DE69529493T2 (de) 2003-10-30
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