JPH0869015A - 表示装置及び該表示装置の製造方法 - Google Patents
表示装置及び該表示装置の製造方法Info
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- JPH0869015A JPH0869015A JP15165495A JP15165495A JPH0869015A JP H0869015 A JPH0869015 A JP H0869015A JP 15165495 A JP15165495 A JP 15165495A JP 15165495 A JP15165495 A JP 15165495A JP H0869015 A JPH0869015 A JP H0869015A
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Abstract
(57)【要約】
【目的】 キャリア移動度が十分高く、オン−オフ特性
に優れたＴＦＴを用いて、高画素、高精細な画像表示が
可能な表示装置を提供すること。 【構成】 複数の信号線と複数の走査線の交点に対応し
て画素電極を配した半導体基板と、該半導体基板に対向
する対向基板と、の間に液晶層を挟持してなる液晶を用
いた表示装置において、液晶層を基準として最も下方に
位置する信号線あるいは走査線を構成する配線層のさら
に下方に、引っ張り応力を有する膜を設けた表示装置。 【効果】 スイッチングトランジスタのオン、オフ特性
が改善され、高精細、高階調、高コントラストな画像を
表示可能である。
に優れたＴＦＴを用いて、高画素、高精細な画像表示が
可能な表示装置を提供すること。 【構成】 複数の信号線と複数の走査線の交点に対応し
て画素電極を配した半導体基板と、該半導体基板に対向
する対向基板と、の間に液晶層を挟持してなる液晶を用
いた表示装置において、液晶層を基準として最も下方に
位置する信号線あるいは走査線を構成する配線層のさら
に下方に、引っ張り応力を有する膜を設けた表示装置。 【効果】 スイッチングトランジスタのオン、オフ特性
が改善され、高精細、高階調、高コントラストな画像を
表示可能である。
Description
【０００１】
【産業上の利用分野】本発明は、液晶を用いた表示装
置、とりわけ薄膜スイッチング素子を設けた基板を用い
た表示装置及び該表示装置の製造方法に関する。
置、とりわけ薄膜スイッチング素子を設けた基板を用い
た表示装置及び該表示装置の製造方法に関する。
【０００２】
【従来の技術】近年、液晶を用いた表示装置について
は、より高精細な表示画像が求められてきている。なか
でも画素の駆動に薄膜スイッチング素子を用いる所謂ア
クティブマトリクス型の表示パネルは、他の方式の液晶
表示パネルに比べて多画素化、高諧調化が比較的容易に
図れるため、急速に技術開発が進められつつある。
は、より高精細な表示画像が求められてきている。なか
でも画素の駆動に薄膜スイッチング素子を用いる所謂ア
クティブマトリクス型の表示パネルは、他の方式の液晶
表示パネルに比べて多画素化、高諧調化が比較的容易に
図れるため、急速に技術開発が進められつつある。
【０００３】アクティブマトリクス型の表示パネルに用
いられる薄膜スイッチング素子については、一般的に５
インチ以上の大型パネルには主にアモルファスシリコン
（ａ−Ｓｉ）、それ以下の小型パネルには主にポリシリ
コン（ｐ−Ｓｉ）を用いた薄膜トランジスタ（ＴＦＴ）
が用いられている。
いられる薄膜スイッチング素子については、一般的に５
インチ以上の大型パネルには主にアモルファスシリコン
（ａ−Ｓｉ）、それ以下の小型パネルには主にポリシリ
コン（ｐ−Ｓｉ）を用いた薄膜トランジスタ（ＴＦＴ）
が用いられている。
【０００４】ＴＦＴについては、数μ秒の間に画素に電
荷を書き込む必要があるため、高速性が要求される。こ
のような動作に十分使用できるｐ−Ｓｉ薄膜を得るため
の技術としては、つぎのものがある。即ち、（１）減圧
下でシランガスを熱分解して堆積したｐ−Ｓｉを６００
Ｃ程度で長時間アニールして数ミクロン程度のグレイン
のｐ−Ｓｉとし、キャリア移動度を向上させる所謂長時
間アニール法。（２）減圧下でシランガスを熱分解して
堆積したｐ−Ｓｉに、水素を豊富に含む膜（例えばプラ
ズマＣＶＤ法にて形成した窒化膜等）を堆積し、熱処理
によって、膜中の水素をポリシリコン粒界のトラップに
結合させることにより、キャリア移動度を向上させる所
謂水素化法である。
荷を書き込む必要があるため、高速性が要求される。こ
のような動作に十分使用できるｐ−Ｓｉ薄膜を得るため
の技術としては、つぎのものがある。即ち、（１）減圧
下でシランガスを熱分解して堆積したｐ−Ｓｉを６００
Ｃ程度で長時間アニールして数ミクロン程度のグレイン
のｐ−Ｓｉとし、キャリア移動度を向上させる所謂長時
間アニール法。（２）減圧下でシランガスを熱分解して
堆積したｐ−Ｓｉに、水素を豊富に含む膜（例えばプラ
ズマＣＶＤ法にて形成した窒化膜等）を堆積し、熱処理
によって、膜中の水素をポリシリコン粒界のトラップに
結合させることにより、キャリア移動度を向上させる所
謂水素化法である。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来法には以下に述べる解決すべき技術的課題があっ
た。即ち、（１）長時間アニール法について：長時間の
処理を必要とするため、スループットが悪く、量産時に
は必然的にコスト高となってしまう。（２）水素化法に
ついて：この方法では、一般に窒化膜を堆積した後、水
素ガス中でたとえば４５０℃、３０分間程度熱処理する
ことで、水素拡散を行うが、水素が拡散により逃げてし
まい必ずしも効率的水素化が行えない。こうした場合、
トランジスタのリーク電流が大きくなり、オン−オフ特
性が悪化するため高速駆動ができなくなる。
た従来法には以下に述べる解決すべき技術的課題があっ
た。即ち、（１）長時間アニール法について：長時間の
処理を必要とするため、スループットが悪く、量産時に
は必然的にコスト高となってしまう。（２）水素化法に
ついて：この方法では、一般に窒化膜を堆積した後、水
素ガス中でたとえば４５０℃、３０分間程度熱処理する
ことで、水素拡散を行うが、水素が拡散により逃げてし
まい必ずしも効率的水素化が行えない。こうした場合、
トランジスタのリーク電流が大きくなり、オン−オフ特
性が悪化するため高速駆動ができなくなる。
【０００６】本発明の主たる目的は、キャリア移動度が
十分高く、オン−オフ特性に優れたｐ−ＳｉＴＦＴを用
いて、高画素、高精細な画像表示が可能な表示装置を提
供することにある。
十分高く、オン−オフ特性に優れたｐ−ＳｉＴＦＴを用
いて、高画素、高精細な画像表示が可能な表示装置を提
供することにある。
【０００７】
【課題を解決するための手段及び作用】本発明は、上述
した課題を解決するために鋭意検討を行って成されたも
のであり、下述する構成のものである。即ち、本発明の
表示装置は、複数の信号線と複数の走査線の交点に対応
して画素電極を配した半導体基板と、該半導体基板に対
向する対向基板と、の間に液晶層を挟持してなる液晶を
用いた表示装置において、前記液晶層を基準として最も
下方に位置する前記信号線あるいは前記走査線を構成す
る配線層のさらに下方に、引っ張り応力を有する膜を設
けたことを特徴とするものである。本発明は、表示装置
の製造方法をも包含する。本発明の表示装置の製造方法
は、複数の信号線と複数の走査線の交点に対応して画素
電極を配した半導体基板と、該半導体基板に対向する対
向基板と、の間に液晶層を挟持してなる液晶を用いた表
示装置の製造方法において、前記液晶層を基準として最
も下方に位置する前記信号線あるいは前記走査線を構成
する配線層のさらに下方に、引っ張り応力を有する膜を
設けることを特徴とするものである。
した課題を解決するために鋭意検討を行って成されたも
のであり、下述する構成のものである。即ち、本発明の
表示装置は、複数の信号線と複数の走査線の交点に対応
して画素電極を配した半導体基板と、該半導体基板に対
向する対向基板と、の間に液晶層を挟持してなる液晶を
用いた表示装置において、前記液晶層を基準として最も
下方に位置する前記信号線あるいは前記走査線を構成す
る配線層のさらに下方に、引っ張り応力を有する膜を設
けたことを特徴とするものである。本発明は、表示装置
の製造方法をも包含する。本発明の表示装置の製造方法
は、複数の信号線と複数の走査線の交点に対応して画素
電極を配した半導体基板と、該半導体基板に対向する対
向基板と、の間に液晶層を挟持してなる液晶を用いた表
示装置の製造方法において、前記液晶層を基準として最
も下方に位置する前記信号線あるいは前記走査線を構成
する配線層のさらに下方に、引っ張り応力を有する膜を
設けることを特徴とするものである。
【０００８】本発明によれば、アニール効果により効率
よくトランジスタのオン、オフ特性を改善した半導体基
板を用いて液晶表示装置を構成できる。本発明による表
示装置は、スイッチングトランジスタのオン、オフ特性
が改善されたものであり、高精細、高階調、高コントラ
ストな画像を表示可能である。
よくトランジスタのオン、オフ特性を改善した半導体基
板を用いて液晶表示装置を構成できる。本発明による表
示装置は、スイッチングトランジスタのオン、オフ特性
が改善されたものであり、高精細、高階調、高コントラ
ストな画像を表示可能である。
【０００９】
【実施例】以下、具体的な実施例を挙げて本発明を詳細
に説明するが、本発明はこれら実施例により限定される
ものではない。
に説明するが、本発明はこれら実施例により限定される
ものではない。
【００１０】（実施例１）図１（ａ）乃至図３（ｅ）に
沿って説明する。図１（ａ）乃至図３（ｅ）において、
１０１は支持基板であり、例えばシリコン基板である。
この支持基板１は、対向基板との間に液晶を挟持する半
導体基板の基になっているものである。１０２は、支持
基板１上に減圧ＣＶＤ法により形成されたシリコン窒化
膜である。この膜は、引張り応力を有するものである。
シリコン窒化膜１０２上に酸化膜１０３を形成後、ポリ
シリコン１０４を堆積後、ポリシリコン１０４を熱酸化
しゲート絶縁膜１０５を形成する。さらに、ポリシリコ
ンの堆積によりゲート１０６を形成し、イオン注入によ
りトランジスタのソース１０８及びドレイン１０９を形
成する。本例ではトランジスタのソースドレイン耐圧向
上およびリーク電流の低減のためにソース１０８及びド
レイン１０９はマスクによりオフセットをかけゲート電
極との間に間隔を設けてある。さらに、低濃度のイオン
注入によりゲートセルフアラインで低濃度電界緩和層１
０９を形成する。つぎに、ＰＳＧ膜１１０を堆積後、プ
ラズマＣＶＤ法によるシリコン窒化膜１１１を堆積させ
る。ついで、コンタクト１１２を形成し、さらに、金属
配線１１３及び１１４を形成してトランジスタの各電極
との配線を行う。以上の工程で図３（ｅ）の形状を得
る。この後、表示装置の機能に応じてさらに上の層の形
成を行う。図３（ｅ）で得られた基板上には、その後、
トランジスタのドレインに接続される画素電極、トラン
ジスタのソースに接続される信号線、トランジスタのゲ
ートに接続される走査線、配向膜等を形成して対向基板
とともに液晶層を挟持する半導体基板を得る。この半導
体基板については、液晶層を基準として最も下方に位置
する信号線あるいは走査線を構成する配線層のさらに下
方に、引っ張り応力を有する膜、即ち、プラズマＣＶＤ
法によるシリコン窒化膜１１１が設けられている。ポリ
シリコントランジスタの特性を改善するにはポリシリコ
ン中に水素原子を注入することが有効であり、このこと
によりオフ電流の低減やオン電流の増大をはかることが
できる。本例ではアニールを行うことによりプラズマＣ
ＶＤ法によるシリコン窒化膜１１１よりポリシリコン層
１０４中に水素原子を拡散させてトランジスタの特性改
善をはかる。アニールは、３５０℃〜５５０℃で１０分
〜５時間程度行うのが有効であるが、例えば４５０℃で
３０分程度行うことができる。また他の工程による熱履
歴を利用することもできる。アニール時間を更に長くす
ることは効果的である。アニール工程は、シリコン窒化
膜１１１が形成された後であればいつでも行うことがで
きる。唯、他のプロセスに悪影響を与えない時点でアニ
ールを行うことが望ましい。本例ではプラズマＣＶＤ法
によるシリコン窒化膜１１１をＰＳＧ膜１１０上に堆積
させているが、水素がポリシリコン１０４中に拡散する
ことができれば、どこに堆積させてもかまわない。例え
ばＰＳＧ膜１１０をシリコン窒化膜１１１に置き換えて
も良い。本例においては、減圧ＣＶＤ法により形成され
たシリコン窒化膜１０２がポリシリコン層１０４より下
にあるために、水素がさらに下に拡散するのを防ぎ、効
率よくポリシリコン層１０４中に注入させることができ
る。これにより、オフ電流が小さくオン電流の大きい薄
膜トランジスタを実現することができた。このようにし
て得られた半導体基板を液晶表示装置に応用した場合、
トランジスタを小型化できるため、高画素数化によるパ
ネルの高精細化が図れ、さらにオフ電流が減少するた
め、コントラスト、階調性の向上を図ることができた。
沿って説明する。図１（ａ）乃至図３（ｅ）において、
１０１は支持基板であり、例えばシリコン基板である。
この支持基板１は、対向基板との間に液晶を挟持する半
導体基板の基になっているものである。１０２は、支持
基板１上に減圧ＣＶＤ法により形成されたシリコン窒化
膜である。この膜は、引張り応力を有するものである。
シリコン窒化膜１０２上に酸化膜１０３を形成後、ポリ
シリコン１０４を堆積後、ポリシリコン１０４を熱酸化
しゲート絶縁膜１０５を形成する。さらに、ポリシリコ
ンの堆積によりゲート１０６を形成し、イオン注入によ
りトランジスタのソース１０８及びドレイン１０９を形
成する。本例ではトランジスタのソースドレイン耐圧向
上およびリーク電流の低減のためにソース１０８及びド
レイン１０９はマスクによりオフセットをかけゲート電
極との間に間隔を設けてある。さらに、低濃度のイオン
注入によりゲートセルフアラインで低濃度電界緩和層１
０９を形成する。つぎに、ＰＳＧ膜１１０を堆積後、プ
ラズマＣＶＤ法によるシリコン窒化膜１１１を堆積させ
る。ついで、コンタクト１１２を形成し、さらに、金属
配線１１３及び１１４を形成してトランジスタの各電極
との配線を行う。以上の工程で図３（ｅ）の形状を得
る。この後、表示装置の機能に応じてさらに上の層の形
成を行う。図３（ｅ）で得られた基板上には、その後、
トランジスタのドレインに接続される画素電極、トラン
ジスタのソースに接続される信号線、トランジスタのゲ
ートに接続される走査線、配向膜等を形成して対向基板
とともに液晶層を挟持する半導体基板を得る。この半導
体基板については、液晶層を基準として最も下方に位置
する信号線あるいは走査線を構成する配線層のさらに下
方に、引っ張り応力を有する膜、即ち、プラズマＣＶＤ
法によるシリコン窒化膜１１１が設けられている。ポリ
シリコントランジスタの特性を改善するにはポリシリコ
ン中に水素原子を注入することが有効であり、このこと
によりオフ電流の低減やオン電流の増大をはかることが
できる。本例ではアニールを行うことによりプラズマＣ
ＶＤ法によるシリコン窒化膜１１１よりポリシリコン層
１０４中に水素原子を拡散させてトランジスタの特性改
善をはかる。アニールは、３５０℃〜５５０℃で１０分
〜５時間程度行うのが有効であるが、例えば４５０℃で
３０分程度行うことができる。また他の工程による熱履
歴を利用することもできる。アニール時間を更に長くす
ることは効果的である。アニール工程は、シリコン窒化
膜１１１が形成された後であればいつでも行うことがで
きる。唯、他のプロセスに悪影響を与えない時点でアニ
ールを行うことが望ましい。本例ではプラズマＣＶＤ法
によるシリコン窒化膜１１１をＰＳＧ膜１１０上に堆積
させているが、水素がポリシリコン１０４中に拡散する
ことができれば、どこに堆積させてもかまわない。例え
ばＰＳＧ膜１１０をシリコン窒化膜１１１に置き換えて
も良い。本例においては、減圧ＣＶＤ法により形成され
たシリコン窒化膜１０２がポリシリコン層１０４より下
にあるために、水素がさらに下に拡散するのを防ぎ、効
率よくポリシリコン層１０４中に注入させることができ
る。これにより、オフ電流が小さくオン電流の大きい薄
膜トランジスタを実現することができた。このようにし
て得られた半導体基板を液晶表示装置に応用した場合、
トランジスタを小型化できるため、高画素数化によるパ
ネルの高精細化が図れ、さらにオフ電流が減少するた
め、コントラスト、階調性の向上を図ることができた。
【００１１】なお、本発明は、ＴＦＴを用いた所謂アク
ティブマトリクス型の液晶表示パネルの他、単純マトリ
クス型の液晶表示パネルにも適用できる。単純マトリク
ス型の液晶表示パネルとしては、液晶に強誘電性液晶
（ＦＬＣ）を用いたものや、画素部にＭＩＭ素子、ＰＮ
接合素子を設けたもの等を挙げることができる。
ティブマトリクス型の液晶表示パネルの他、単純マトリ
クス型の液晶表示パネルにも適用できる。単純マトリク
ス型の液晶表示パネルとしては、液晶に強誘電性液晶
（ＦＬＣ）を用いたものや、画素部にＭＩＭ素子、ＰＮ
接合素子を設けたもの等を挙げることができる。
【００１２】（実施例２）図４（ａ）〜図７（ｆ）を用
いて説明する。本実施例は、本発明を透過型液晶表示装
置に適用した例である。支持基板２０１は、例えばシリ
コン基板である。熱酸化により酸化膜２０２を形成後、
減圧ＣＶＤ法によりシリコン窒化膜２０３を形成し、Ｐ
ＳＧ膜２０４を堆積させて図４（ｂ）の形状を得る。次
いで、上述した実施例１と同様な工程によりトランジス
タを形成する。２０５はポリシリコン、２０６はゲート
絶縁膜、２０７はゲート電極である。２０８はソース、
２０９はドレイン、２１０は低濃度電界緩和層、２１１
はＰＳＧ膜である。２１２はコンタクト、２１３、２１
４は金属配線である。さらに絶縁膜２１５を形成後、金
属膜２１６を形成する。金属膜２１６は導伝性と遮光性
があればよく、材料としては、例えばTi,TiN,Al などを
適宜採用できる。次いで、プラズマＣＶＤ法によるシリ
コン窒化膜２１７を形成し、アニールを行うことにより
プラズマＣＶＤ法によるシリコン窒化膜２１７から水素
原子をポリシリコン２０５に拡散させ、トランジスタの
特性を改善させる。さらに、スルーホール２１８を開け
た後、液晶に電圧を印加するための画素電極２１９を配
線２１４と接続するように形成する。画素電極２１９は
本実施例では透明電極であり、ITO を採用した。金属膜
２１６は表示部の周辺である電位に固定されており、画
素電極２１９との間に容量を形成し画素電極電位を安定
させる働きをする。本実施例では画素電極２１９と金属
膜２１６の間が窒化膜であるため酸化膜を用いた場合に
比べ容量を大きくとれるというメリットがあるが、窒化
膜２１７の場所を他の絶縁膜層に代えることも可能であ
る。図では省略してあるがこの上にポリイミド膜をつ
け、ラビング処理を行い液晶表示装置の一方の基板であ
る半導体基板を得る。該半導体基板と対向基板との間に
液晶を挟み込み液晶表示装置を得る。対向基板は支持基
板と透明電極、ラビングされたポリイミド膜により構成
される。また、カラーフィルタを対向基板中、あるいは
画素電極が設けられた半導体基板上に配することにより
カラー表示に対応した液晶表示装置とすることができ
る。さらに、基板２０１の裏面をエッチングすることに
より、画素表示部を透明化し（図中２２０）透過型の表
示装置を構成する。このとき、酸化膜２０２がエッチス
トップの役割を果たす。本実施例のような裏面のエッチ
ングにより薄膜化する方法では薄膜化された部分の膜の
応力のバランスが重要となる。膜が伸びる方向の応力が
ある場合、薄膜部がしわになるという問題が生じる。ま
た、膜が張る力が強すぎると膜が割れてしまうという問
題がある。膜を張らせる方向の材質としては減圧ＣＶＤ
法により形成したシリコン窒化膜があるが、ポリシリコ
ン層２０５とプラズマＣＶＤ法により形成したシリコン
窒化膜層２１７の間に減圧ＣＶＤ法により形成したシリ
コン窒化膜があるとアニールの際に水素が拡散するのを
妨げてトランジスタの特性が改善されないという不都合
がある。そこで本実施例による構成が有効となる。薄膜
化したときの膜の応力の微調整を行うためにはじめの設
計値をやや膜がたわむ側に設定しておき、酸化膜２０２
をフッ酸等でエッチングすることにより調整することも
可能である。不図示であるが、駆動回路は基板２０１の
薄膜化しない領域に形成することにより駆動回路と表示
部のオンチップ化ができる。駆動回路は単一型ＭＯＳで
構成することも可能であり、また、ＣＭＯＳ構成とする
こともできる。駆動回路もポリシリコンで形成すること
も可能である。駆動回路を構成するプロセスと表示部を
構成するプロセスについて、共通化できるプロセスにつ
いては共通化することによりマスク枚数の削減および工
程の簡略化を図れる。
いて説明する。本実施例は、本発明を透過型液晶表示装
置に適用した例である。支持基板２０１は、例えばシリ
コン基板である。熱酸化により酸化膜２０２を形成後、
減圧ＣＶＤ法によりシリコン窒化膜２０３を形成し、Ｐ
ＳＧ膜２０４を堆積させて図４（ｂ）の形状を得る。次
いで、上述した実施例１と同様な工程によりトランジス
タを形成する。２０５はポリシリコン、２０６はゲート
絶縁膜、２０７はゲート電極である。２０８はソース、
２０９はドレイン、２１０は低濃度電界緩和層、２１１
はＰＳＧ膜である。２１２はコンタクト、２１３、２１
４は金属配線である。さらに絶縁膜２１５を形成後、金
属膜２１６を形成する。金属膜２１６は導伝性と遮光性
があればよく、材料としては、例えばTi,TiN,Al などを
適宜採用できる。次いで、プラズマＣＶＤ法によるシリ
コン窒化膜２１７を形成し、アニールを行うことにより
プラズマＣＶＤ法によるシリコン窒化膜２１７から水素
原子をポリシリコン２０５に拡散させ、トランジスタの
特性を改善させる。さらに、スルーホール２１８を開け
た後、液晶に電圧を印加するための画素電極２１９を配
線２１４と接続するように形成する。画素電極２１９は
本実施例では透明電極であり、ITO を採用した。金属膜
２１６は表示部の周辺である電位に固定されており、画
素電極２１９との間に容量を形成し画素電極電位を安定
させる働きをする。本実施例では画素電極２１９と金属
膜２１６の間が窒化膜であるため酸化膜を用いた場合に
比べ容量を大きくとれるというメリットがあるが、窒化
膜２１７の場所を他の絶縁膜層に代えることも可能であ
る。図では省略してあるがこの上にポリイミド膜をつ
け、ラビング処理を行い液晶表示装置の一方の基板であ
る半導体基板を得る。該半導体基板と対向基板との間に
液晶を挟み込み液晶表示装置を得る。対向基板は支持基
板と透明電極、ラビングされたポリイミド膜により構成
される。また、カラーフィルタを対向基板中、あるいは
画素電極が設けられた半導体基板上に配することにより
カラー表示に対応した液晶表示装置とすることができ
る。さらに、基板２０１の裏面をエッチングすることに
より、画素表示部を透明化し（図中２２０）透過型の表
示装置を構成する。このとき、酸化膜２０２がエッチス
トップの役割を果たす。本実施例のような裏面のエッチ
ングにより薄膜化する方法では薄膜化された部分の膜の
応力のバランスが重要となる。膜が伸びる方向の応力が
ある場合、薄膜部がしわになるという問題が生じる。ま
た、膜が張る力が強すぎると膜が割れてしまうという問
題がある。膜を張らせる方向の材質としては減圧ＣＶＤ
法により形成したシリコン窒化膜があるが、ポリシリコ
ン層２０５とプラズマＣＶＤ法により形成したシリコン
窒化膜層２１７の間に減圧ＣＶＤ法により形成したシリ
コン窒化膜があるとアニールの際に水素が拡散するのを
妨げてトランジスタの特性が改善されないという不都合
がある。そこで本実施例による構成が有効となる。薄膜
化したときの膜の応力の微調整を行うためにはじめの設
計値をやや膜がたわむ側に設定しておき、酸化膜２０２
をフッ酸等でエッチングすることにより調整することも
可能である。不図示であるが、駆動回路は基板２０１の
薄膜化しない領域に形成することにより駆動回路と表示
部のオンチップ化ができる。駆動回路は単一型ＭＯＳで
構成することも可能であり、また、ＣＭＯＳ構成とする
こともできる。駆動回路もポリシリコンで形成すること
も可能である。駆動回路を構成するプロセスと表示部を
構成するプロセスについて、共通化できるプロセスにつ
いては共通化することによりマスク枚数の削減および工
程の簡略化を図れる。
【００１３】このようにして得られる表示装置によれ
ば、画素を、トランジスタのオン電流が大きくとれるこ
とから、トランジスタを小型化でき、高画素数化による
パネルの高精細化が図れる。さらに、オフ電流の減少に
より、コントラスト、階調性の向上を図ることができ
る。
ば、画素を、トランジスタのオン電流が大きくとれるこ
とから、トランジスタを小型化でき、高画素数化による
パネルの高精細化が図れる。さらに、オフ電流の減少に
より、コントラスト、階調性の向上を図ることができ
る。
【００１４】本実施例では、シリコン基板を支持基板と
して利用した例について述べたが、ガラス基板などの透
明基板を支持基板として用いることにより表示部の薄膜
化を行わずに液晶表示装置を構成することが可能であ
る。この場合にも、トランジスタの特性の向上により高
精細、高階調、高コントラストな画像表示が可能なを液
晶表示装置を得ることができる。
して利用した例について述べたが、ガラス基板などの透
明基板を支持基板として用いることにより表示部の薄膜
化を行わずに液晶表示装置を構成することが可能であ
る。この場合にも、トランジスタの特性の向上により高
精細、高階調、高コントラストな画像表示が可能なを液
晶表示装置を得ることができる。
【００１５】本実施例では、透過型の液晶表示装置を示
したが、反射型の液晶表示装置にも本発明の表示装置は
適用できる。反射型は高開口率を得るためには有効であ
る。また、減圧ＣＶＤ法により形成したシリコン窒化膜
は、引っ張り応力を有する膜であるが、シリコン窒化膜
に限らず、酸素原子を含有するＳｉＯＮ膜、ＳｉＯＮ膜
とシリコン窒化膜の積層膜等、引っ張り応力を有する膜
であれば本発明の表示装置に適用することができる。
したが、反射型の液晶表示装置にも本発明の表示装置は
適用できる。反射型は高開口率を得るためには有効であ
る。また、減圧ＣＶＤ法により形成したシリコン窒化膜
は、引っ張り応力を有する膜であるが、シリコン窒化膜
に限らず、酸素原子を含有するＳｉＯＮ膜、ＳｉＯＮ膜
とシリコン窒化膜の積層膜等、引っ張り応力を有する膜
であれば本発明の表示装置に適用することができる。
【００１６】
【発明の効果】本発明によれば、アニール効果により効
率よくトランジスタのオン、オフ特性を改善した半導体
基板を用いて液晶表示装置を構成できる。本発明を支持
基板をエッチングにより透明化して構成する透過型の表
示装置に適用した場合、エッチング部の膜を張らせて、
かつ、スイッチングトランジスタのオン、オフ特性が改
善された表示装置を得ることができる。このことによ
り、高精細、高階調、高コントラストな画像を表示可能
な表示装置を提供することができる。
率よくトランジスタのオン、オフ特性を改善した半導体
基板を用いて液晶表示装置を構成できる。本発明を支持
基板をエッチングにより透明化して構成する透過型の表
示装置に適用した場合、エッチング部の膜を張らせて、
かつ、スイッチングトランジスタのオン、オフ特性が改
善された表示装置を得ることができる。このことによ
り、高精細、高階調、高コントラストな画像を表示可能
な表示装置を提供することができる。
【図１】本発明の表示装置に適用可能な半導体基板の１
例を示す模式図である。
例を示す模式図である。
【図２】本発明の表示装置に適用可能な半導体基板の１
例を示す模式図である。
例を示す模式図である。
【図３】本発明の表示装置に適用可能な半導体基板の１
例を示す模式図である。
例を示す模式図である。
【図４】本発明の表示装置に適用可能な半導体基板の１
例を示す模式図である。
例を示す模式図である。
【図５】本発明の表示装置に適用可能な半導体基板の１
例を示す模式図である。
例を示す模式図である。
【図６】本発明の表示装置に適用可能な半導体基板の１
例を示す模式図である。
例を示す模式図である。
【図７】本発明の表示装置に適用可能な半導体基板の１
例を示す模式図である。
例を示す模式図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮脇 守 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内
Claims (5)
- 【請求項１】 複数の信号線と複数の走査線の交点に対
応して画素電極を配した半導体基板と、該半導体基板に
対向する対向基板と、の間に液晶層を挟持してなる液晶
を用いた表示装置において、前記液晶層を基準として最
も下方に位置する前記信号線あるいは前記走査線を構成
する配線層のさらに下方に、引っ張り応力を有する膜を
設けたことを特徴とする表示装置。 - 【請求項２】 前記半導体基板には、前記画素電極に接
続したトランジスタが設けられている請求項１に記載の
表示装置。 - 【請求項３】 前記引っ張り応力を有する膜は、前記ト
ランジスタの下方に設けられている請求項２に記載の表
示装置。 - 【請求項４】 前記引っ張り応力を有する膜は、ＳｉＮ
膜である請求項１に記載の表示装置。 - 【請求項５】 複数の信号線と複数の走査線の交点に対
応して画素電極を配した半導体基板と、該半導体基板に
対向する対向基板と、の間に液晶層を挟持してなる液晶
を用いた表示装置の製造方法において、前記液晶層を基
準として最も下方に位置する前記信号線あるいは前記走
査線を構成する配線層のさらに下方に、引っ張り応力を
有する膜を設けることを特徴とする表示装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15165495A JP3083066B2 (ja) | 1994-06-20 | 1995-06-19 | アクティブマトリクス基板の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13732194 | 1994-06-20 | ||
| JP6-137321 | 1994-06-20 | ||
| JP15165495A JP3083066B2 (ja) | 1994-06-20 | 1995-06-19 | アクティブマトリクス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0869015A true JPH0869015A (ja) | 1996-03-12 |
| JP3083066B2 JP3083066B2 (ja) | 2000-09-04 |
Family
ID=26470671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15165495A Expired - Fee Related JP3083066B2 (ja) | 1994-06-20 | 1995-06-19 | アクティブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3083066B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245067A (ja) * | 2005-02-28 | 2006-09-14 | Toshiba Corp | アクティブマトリクス基板用中間生成物、アクティブマトリクス基板の製造方法及びアクティブマトリクス基板 |
| JP2014102510A (ja) * | 2013-12-25 | 2014-06-05 | Semiconductor Energy Lab Co Ltd | 表示装置 |
-
1995
- 1995-06-19 JP JP15165495A patent/JP3083066B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245067A (ja) * | 2005-02-28 | 2006-09-14 | Toshiba Corp | アクティブマトリクス基板用中間生成物、アクティブマトリクス基板の製造方法及びアクティブマトリクス基板 |
| JP4693439B2 (ja) * | 2005-02-28 | 2011-06-01 | 株式会社東芝 | アクティブマトリクス基板の製造方法 |
| JP2014102510A (ja) * | 2013-12-25 | 2014-06-05 | Semiconductor Energy Lab Co Ltd | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3083066B2 (ja) | 2000-09-04 |
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