JPH11305742A - 画像表示装置 - Google Patents
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- JPH11305742A JPH11305742A JP10129487A JP12948798A JPH11305742A JP H11305742 A JPH11305742 A JP H11305742A JP 10129487 A JP10129487 A JP 10129487A JP 12948798 A JP12948798 A JP 12948798A JP H11305742 A JPH11305742 A JP H11305742A
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation
Abstract
(57)【要約】
【課題】 高周波数の正クロック信号と負クロック信号
の立ち上がり期間（ｔｒ）と立ち下がり期間（ｔｆ）が
僅かに異なっていることにより駆動回路（特にシフトレ
ジスタ回路）にて生じるノイズが重なり鋭い波形のノイ
ズを緩和し、画像の乱れが生じない高画質で高精細な画
像表示を提供することを課題とする。 【解決手段】 信号生成器１０７または制御回路１０８
または各回路に入力する直前に遅延手段を設けて図３に
示すように、正クロック信号と負クロック信号を立ち下
がり期間（ｔｆ）だけ位相をずらすことにより、表示に
与える影響を低減させる。
の立ち上がり期間（ｔｒ）と立ち下がり期間（ｔｆ）が
僅かに異なっていることにより駆動回路（特にシフトレ
ジスタ回路）にて生じるノイズが重なり鋭い波形のノイ
ズを緩和し、画像の乱れが生じない高画質で高精細な画
像表示を提供することを課題とする。 【解決手段】 信号生成器１０７または制御回路１０８
または各回路に入力する直前に遅延手段を設けて図３に
示すように、正クロック信号と負クロック信号を立ち下
がり期間（ｔｆ）だけ位相をずらすことにより、表示に
与える影響を低減させる。
Description
【０００１】
【発明が属する技術分野】本発明は、液晶等の表示体を
用い、駆動回路を内蔵したアクティブマトリクス型ディ
スプレイに関し、特に、駆動回路等で発生するノイズが
ディスプレイの表示に与える悪影響を緩和し、各種ＥＭ
Ｃ（Electromagnetic Compatibility)規制範囲内に不要
輻射レベルを制御する技術である。
用い、駆動回路を内蔵したアクティブマトリクス型ディ
スプレイに関し、特に、駆動回路等で発生するノイズが
ディスプレイの表示に与える悪影響を緩和し、各種ＥＭ
Ｃ（Electromagnetic Compatibility)規制範囲内に不要
輻射レベルを制御する技術である。
【０００２】
【従来の技術】最近、安価なガラス基板上に薄膜トラン
ジスタ（以下ＴＦＴと称する）を作製する技術が急速に
発達している。その理由は、アクティブマトリクス型液
晶表示装置の需要が高まったことにある。
ジスタ（以下ＴＦＴと称する）を作製する技術が急速に
発達している。その理由は、アクティブマトリクス型液
晶表示装置の需要が高まったことにある。
【０００３】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数百万個もの画素それぞれに
ＴＦＴ（画素ＴＦＴと称する）を配置し、各画素電極に
出入する電荷をＴＦＴのスイッチング素子機能により制
御するものである。
マトリクス状に配置された数百万個もの画素それぞれに
ＴＦＴ（画素ＴＦＴと称する）を配置し、各画素電極に
出入する電荷をＴＦＴのスイッチング素子機能により制
御するものである。
【０００４】また、この画素ＴＦＴを駆動するためのＴ
ＦＴ（便宜上、回路ＴＦＴと称する）を周辺駆動回路に
組み込み、画素ＴＦＴが配置された表示用画素部と、回
路ＴＦＴが配置された駆動回路部とを同一基板上に形成
し集積化が図られている。
ＦＴ（便宜上、回路ＴＦＴと称する）を周辺駆動回路に
組み込み、画素ＴＦＴが配置された表示用画素部と、回
路ＴＦＴが配置された駆動回路部とを同一基板上に形成
し集積化が図られている。
【０００５】また、表示装置においては、さらなる多階
調化、高解像度化等の高い表示特性を有することが望ま
れている。
調化、高解像度化等の高い表示特性を有することが望ま
れている。
【０００６】それにより、従来から問題となっていたノ
イズが、悪影響を与え、表示特性及び電磁輻射を左右す
る要因の一つとなっていた。
イズが、悪影響を与え、表示特性及び電磁輻射を左右す
る要因の一つとなっていた。
【０００７】この問題を解決するために、従来では、ノ
イズの生じない回路構成を設計するという措置が取られ
ていた。
イズの生じない回路構成を設計するという措置が取られ
ていた。
【０００８】
【発明が解決しようとする課題】高画質、高精細な表示
を得るため、要求されているディスプレイの表示画素数
は年々増加し、例えば、ＮＴＳＣ規格では画素数は約４
０万個、ＨＤＴＶ規格では画素数は約２００万個が必要
とされている。このような高画素数のパネルでは、映像
信号の駆動周波数が非常に高くなる。よって、このよう
なパネルを駆動するためには、駆動回路に映像信号より
も数倍高い周波数（数十Ｈｚ〜数十ＭＨｚ）を有する、
非常に速いドットクロックを持つクロック信号が入力さ
れることになる。例えば、駆動回路内のサンプリング回
路には、数十〜数ＭＨｚの周波数帯域を有するデジタル
映像信号（またはアナログ映像信号）と、駆動回路内の
各回路に合わせて数ＭＨｚ、数十ｋＨｚ、数十Ｈｚの周
波数を有する数種類のクロック信号とを入力し、液晶パ
ネルを駆動している。
を得るため、要求されているディスプレイの表示画素数
は年々増加し、例えば、ＮＴＳＣ規格では画素数は約４
０万個、ＨＤＴＶ規格では画素数は約２００万個が必要
とされている。このような高画素数のパネルでは、映像
信号の駆動周波数が非常に高くなる。よって、このよう
なパネルを駆動するためには、駆動回路に映像信号より
も数倍高い周波数（数十Ｈｚ〜数十ＭＨｚ）を有する、
非常に速いドットクロックを持つクロック信号が入力さ
れることになる。例えば、駆動回路内のサンプリング回
路には、数十〜数ＭＨｚの周波数帯域を有するデジタル
映像信号（またはアナログ映像信号）と、駆動回路内の
各回路に合わせて数ＭＨｚ、数十ｋＨｚ、数十Ｈｚの周
波数を有する数種類のクロック信号とを入力し、液晶パ
ネルを駆動している。
【０００９】また、理想的には、信号の立ち上がり期間
（ｔｒ）と立ち下がり期間（ｔｆ）が零、または同一
（ｔｒ＝ｔｆ）となることであった。しかし、実際は様
々な原因によりｔｒとｔｆが微妙に異なっていた。
（ｔｒ）と立ち下がり期間（ｔｆ）が零、または同一
（ｔｒ＝ｔｆ）となることであった。しかし、実際は様
々な原因によりｔｒとｔｆが微妙に異なっていた。
【００１０】このように、立ち上がり期間（ｔｒ）と立
ち下がり期間（ｔｆ）が微妙に異なる信号を駆動回路に
少なくとも一対組入力することにより生じるノイズが表
示特性及び電磁輻射に影響を与え、以下に説明するよう
な問題が、特に高周波数帯域を有する信号を用いた場合
で生じていた。
ち下がり期間（ｔｆ）が微妙に異なる信号を駆動回路に
少なくとも一対組入力することにより生じるノイズが表
示特性及び電磁輻射に影響を与え、以下に説明するよう
な問題が、特に高周波数帯域を有する信号を用いた場合
で生じていた。
【００１１】具体的には、画素ＴＦＴと同一基板上に形
成した一体型液晶ディスプレイの駆動回路において、シ
フトレジスタ回路には、第１のクロック信号、第２のク
ロック信号、スタートパルスとが入力されており、バッ
ファ回路によりサンプリング回路にシフトパルスを送っ
ている。なお、第１のクロック信号と第２のクロック信
号は互いに反転関係を有し、位相差が生じないように各
回路が構成されている。
成した一体型液晶ディスプレイの駆動回路において、シ
フトレジスタ回路には、第１のクロック信号、第２のク
ロック信号、スタートパルスとが入力されており、バッ
ファ回路によりサンプリング回路にシフトパルスを送っ
ている。なお、第１のクロック信号と第２のクロック信
号は互いに反転関係を有し、位相差が生じないように各
回路が構成されている。
【００１２】実際の信号の立ち上がり期間（ｔｒ）と立
ち下がり期間（ｔｆ）は僅かに異なっているため、位相
差のない高周波数の第１のクロック信号と第２のクロッ
ク信号をシフトレジスタ回路に印加すると、相殺されず
に小さなノイズが重畳して図５に示したような、振幅が
大きく鋭い波形を有するノイズが生じていた。このノイ
ズが、画像表示させた時に悪影響を与え、電磁輻射レベ
ルが変化し、ＥＭＣ規制内に制御することが困難になっ
ていた。また、この振幅が大きく鋭いノイズは、他の回
路にも悪影響を与える恐れもあった。
ち下がり期間（ｔｆ）は僅かに異なっているため、位相
差のない高周波数の第１のクロック信号と第２のクロッ
ク信号をシフトレジスタ回路に印加すると、相殺されず
に小さなノイズが重畳して図５に示したような、振幅が
大きく鋭い波形を有するノイズが生じていた。このノイ
ズが、画像表示させた時に悪影響を与え、電磁輻射レベ
ルが変化し、ＥＭＣ規制内に制御することが困難になっ
ていた。また、この振幅が大きく鋭いノイズは、他の回
路にも悪影響を与える恐れもあった。
【００１３】このような現象は、上述したシフトレジス
タ回路に限らず、第１のクロック信号と第２のクロック
信号が入力される駆動回路（例えば、ラッチ回路、メモ
リ回路、カウンター回路等）で生じていた。また、特に
クロック信号に限らず、立ち上がり期間（ｔｒ）と立ち
下がり期間（ｔｆ）が微妙に異なる一対組（互いに反転
関係を有する）の信号が入力された半導体集積回路で生
じていた。
タ回路に限らず、第１のクロック信号と第２のクロック
信号が入力される駆動回路（例えば、ラッチ回路、メモ
リ回路、カウンター回路等）で生じていた。また、特に
クロック信号に限らず、立ち上がり期間（ｔｒ）と立ち
下がり期間（ｔｆ）が微妙に異なる一対組（互いに反転
関係を有する）の信号が入力された半導体集積回路で生
じていた。
【００１４】このように、シフトレジスタ回路等で発生
した鋭い波形のノイズが、映像信号に重畳され、画素電
極に印加される電圧が変化してしまい、表示が変化して
しまうという問題が生じていた。
した鋭い波形のノイズが、映像信号に重畳され、画素電
極に印加される電圧が変化してしまい、表示が変化して
しまうという問題が生じていた。
【００１５】この問題を解決する手段として、従来では
一対組の信号の位相関係を合わせてノイズを相殺し、キ
ャンセルするための回路を各回路毎に設ける構成、また
は、立ち上がり期間（ｔｒ）と立ち下がり期間（ｔｆ）
が同一となる理想的な信号波形を形成する構成を用いて
いた。
一対組の信号の位相関係を合わせてノイズを相殺し、キ
ャンセルするための回路を各回路毎に設ける構成、また
は、立ち上がり期間（ｔｒ）と立ち下がり期間（ｔｆ）
が同一となる理想的な信号波形を形成する構成を用いて
いた。
【００１６】しかしながら、この方法で理想的なクロッ
ク波形を形成し、さらに一対の信号の位相差を零とする
回路構成は複雑となり、回路設計が困難になっていた。
特に高周波数の信号での位相合わせは難しく、完全に位
相を合わせることは非常に困難であった。
ク波形を形成し、さらに一対の信号の位相差を零とする
回路構成は複雑となり、回路設計が困難になっていた。
特に高周波数の信号での位相合わせは難しく、完全に位
相を合わせることは非常に困難であった。
【００１７】そこで、本発明は上記問題を解決するもの
であり、駆動回路（特にシフトレジスタ回路）にて生じ
るノイズが画像表示に与える影響を低減させた表示装置
を提供することを目的とする。
であり、駆動回路（特にシフトレジスタ回路）にて生じ
るノイズが画像表示に与える影響を低減させた表示装置
を提供することを目的とする。
【００１８】
【課題を解決するための手段】本明細書で開示する本発
明の構成は、各画素電極毎にスイッチング素子を有した
液晶パネルと、前記液晶パネルの走査線を駆動する走査
線駆動回路と、前記液晶パネルの信号線を駆動する信号
線駆動回路と、前記液晶パネルの駆動を制御する制御回
路と、映像信号処理回路と、前記信号線駆動回路または
前記走査線駆動回路に入力する第１の信号の位相に対し
て、第２の信号に位相差を形成する回路とを少なくとも
備える画像表示装置である。
明の構成は、各画素電極毎にスイッチング素子を有した
液晶パネルと、前記液晶パネルの走査線を駆動する走査
線駆動回路と、前記液晶パネルの信号線を駆動する信号
線駆動回路と、前記液晶パネルの駆動を制御する制御回
路と、映像信号処理回路と、前記信号線駆動回路または
前記走査線駆動回路に入力する第１の信号の位相に対し
て、第２の信号に位相差を形成する回路とを少なくとも
備える画像表示装置である。
【００１９】上記構成において、前記第１の信号は、前
記第２の信号と反転関係にあることを特徴としている。
記第２の信号と反転関係にあることを特徴としている。
【００２０】また、上記構成において、前記第１の信号
および前記第２の信号は、クロック信号であることを特
徴としている。
および前記第２の信号は、クロック信号であることを特
徴としている。
【００２１】また、上記構成において、前記第１の信号
および前記第２の信号は、信号の立ち上がり期間（ｔ
ｒ）と信号の立ち下がり期間（ｔｆ）とが異なっている
ことを特徴としている。
および前記第２の信号は、信号の立ち上がり期間（ｔ
ｒ）と信号の立ち下がり期間（ｔｆ）とが異なっている
ことを特徴としている。
【００２２】上記構成において、信号の立ち上がり期間
（ｔｒ）または信号の立ち下がり期間（ｔｆ）は、信号
の保持期間（ｔｃ）の２分の１以下であることを特徴と
している。
（ｔｒ）または信号の立ち下がり期間（ｔｆ）は、信号
の保持期間（ｔｃ）の２分の１以下であることを特徴と
している。
【００２３】上記構成において、第２の信号に位相差を
形成する回路は、前記第１の信号の位相に対し、少なく
とも第１の信号の立ち上がり期間（ｔｒ）または第１の
信号の立ち下がり期間（ｔｆ）に相当する位相差を第２
の信号に形成することを特徴としている。
形成する回路は、前記第１の信号の位相に対し、少なく
とも第１の信号の立ち上がり期間（ｔｒ）または第１の
信号の立ち下がり期間（ｔｆ）に相当する位相差を第２
の信号に形成することを特徴としている。
【００２４】上記構成において、前記画像表示装置は透
過型液晶パネルおよび投写用光源を備えた投写型の表示
手段である。
過型液晶パネルおよび投写用光源を備えた投写型の表示
手段である。
【００２５】
【発明の実施の形態】まず、本発明の基本原理について
説明する。図３は、第１のクロック信号（ＣＬＤ）１２
３と、遅延手段１００によって位相差が形成された第２
のクロック信号（ＣＬＤ）１２４と、スタートパルス１
２５と、シフトレジスタ回路から出力されナンド回路か
ら出力された信号と、信号線（１）に印加される映像信
号とを簡略化して示した図である。なお、簡略化のた
め、ソースドライバ回路１０５に関し、図３を用いて以
下に説明する。
説明する。図３は、第１のクロック信号（ＣＬＤ）１２
３と、遅延手段１００によって位相差が形成された第２
のクロック信号（ＣＬＤ）１２４と、スタートパルス１
２５と、シフトレジスタ回路から出力されナンド回路か
ら出力された信号と、信号線（１）に印加される映像信
号とを簡略化して示した図である。なお、簡略化のた
め、ソースドライバ回路１０５に関し、図３を用いて以
下に説明する。
【００２６】本発明では、信号生成器１０７で形成され
た第１のクロック信号（ＣＬ）１１７と、第２のクロッ
ク信号（ＣＬ）１１８との間に僅かな位相差Ｔ（時間
差）を設け、駆動回路に入力することを特徴としてい
る。
た第１のクロック信号（ＣＬ）１１７と、第２のクロッ
ク信号（ＣＬ）１１８との間に僅かな位相差Ｔ（時間
差）を設け、駆動回路に入力することを特徴としてい
る。
【００２７】上記僅かな位相差Ｔ（時間差）を設けるた
めに遅延手段１００を制御回路１０８に組み込む構成と
する。ただし、遅延手段１００を組み込む回路として
は、特に限定されず、例えば、信号生成器からの出力配
線、または駆動回路内のシフトレジスタ回路への入力配
線に設ける構成としてもよい。なお、この遅延手段１０
０は、主に抵抗またはコンデンサまたはＴＦＴ等で構成
される素子または回路である。
めに遅延手段１００を制御回路１０８に組み込む構成と
する。ただし、遅延手段１００を組み込む回路として
は、特に限定されず、例えば、信号生成器からの出力配
線、または駆動回路内のシフトレジスタ回路への入力配
線に設ける構成としてもよい。なお、この遅延手段１０
０は、主に抵抗またはコンデンサまたはＴＦＴ等で構成
される素子または回路である。
【００２８】第１のクロック信号（ＣＬＤ）１２３と、
第２のクロック信号（ＣＬＤ）１２４との間に設けられ
た位相差Ｔ（時間差）は、回路が正常に駆動する範囲内
において、広い範囲を取りうるが、その範囲は、少なく
とも立ち上がり期間（ｔｒ）、または立ち下がり期間
（ｔｆ）以上とし、保持期間ｔｃ（１つの出力パルスか
ら次の出力パルスまでの期間）の半分以下とする。即
ち、位相差Ｔの範囲は、１〜９０度である。位相差Ｔ
は、駆動回路（例えば、シフトレジスタ回路）の動作に
不具合を引き起こさないほど小さければ何ら問題とはな
らない。
第２のクロック信号（ＣＬＤ）１２４との間に設けられ
た位相差Ｔ（時間差）は、回路が正常に駆動する範囲内
において、広い範囲を取りうるが、その範囲は、少なく
とも立ち上がり期間（ｔｒ）、または立ち下がり期間
（ｔｆ）以上とし、保持期間ｔｃ（１つの出力パルスか
ら次の出力パルスまでの期間）の半分以下とする。即
ち、位相差Ｔの範囲は、１〜９０度である。位相差Ｔ
は、駆動回路（例えば、シフトレジスタ回路）の動作に
不具合を引き起こさないほど小さければ何ら問題とはな
らない。
【００２９】つまり、本発明は、互いに反転関係にある
一対の信号（例えば、第１の信号と第２の信号）の内、
一方の信号を、もう一方の信号に対して、信号の変化点
（立ち上がり点、立ち下がり点）を一致させず、ｔｓま
たはｔｆに相当する時間以上遅らせる、または進めるタ
イミングで駆動回路（例えば、シフトレジスタ回路）に
入力することを特徴としている。
一対の信号（例えば、第１の信号と第２の信号）の内、
一方の信号を、もう一方の信号に対して、信号の変化点
（立ち上がり点、立ち下がり点）を一致させず、ｔｓま
たはｔｆに相当する時間以上遅らせる、または進めるタ
イミングで駆動回路（例えば、シフトレジスタ回路）に
入力することを特徴としている。
【００３０】このような構成として、駆動回路から出力
される信号の波形は、図３に例示したように、振幅の小
さなピークを有する複数のノイズを形成することを特徴
としている。ただし、生じる振幅の小さなノイズが表示
及び駆動回路に実質的に影響を与えない程度の範囲に適
宜調節する。こうして、従来、完全に相殺されずに生じ
ていた振幅の大きなピークの波形を有するノイズの発生
を防止した。
される信号の波形は、図３に例示したように、振幅の小
さなピークを有する複数のノイズを形成することを特徴
としている。ただし、生じる振幅の小さなノイズが表示
及び駆動回路に実質的に影響を与えない程度の範囲に適
宜調節する。こうして、従来、完全に相殺されずに生じ
ていた振幅の大きなピークの波形を有するノイズの発生
を防止した。
【００３１】本発明は、位相関係をずらす回路構成（ｔ
ｓ＜Ｔ＜１／２ｔｃ、ｔｒ＜Ｔ＜１／２ｔｃ）であるた
め、位相関係を完全に一致させる回路構成（位相差Ｔ＝
０）と比較して、容易な回路構成でノイズの影響を低減
することができる。
ｓ＜Ｔ＜１／２ｔｃ、ｔｒ＜Ｔ＜１／２ｔｃ）であるた
め、位相関係を完全に一致させる回路構成（位相差Ｔ＝
０）と比較して、容易な回路構成でノイズの影響を低減
することができる。
【００３２】なお、本明細書中において、第１のクロッ
ク信号は、一般的に用いられているクロック信号であ
り、第２のクロック信号とは反転関係にある。本明細書
中では、この第１のクロック信号と第２のクロック信号
を用いて説明するが、特に限定されない。
ク信号は、一般的に用いられているクロック信号であ
り、第２のクロック信号とは反転関係にある。本明細書
中では、この第１のクロック信号と第２のクロック信号
を用いて説明するが、特に限定されない。
【００３３】また、本明細書中において、ソースドライ
バ回路内のシフトレジスタ回路を用いて主に説明してい
るが、特に限定されず、例えば、ラッチ回路、メモリ回
路、カウンター回路等に適宜適用することができる。
バ回路内のシフトレジスタ回路を用いて主に説明してい
るが、特に限定されず、例えば、ラッチ回路、メモリ回
路、カウンター回路等に適宜適用することができる。
【００３４】
【実施例】以下、本発明の実施例を説明するが、この実
施例に限定されないことは勿論である。 〔実施例１〕図１は本発明の液晶表示装置の実施例１を
示すブロック図である。図１は、主に、液晶パネル１０
１と、信号生成器１０７と、映像信号処理回路１０９
と、制御回路１０８とからなる液晶表示装置である。
施例に限定されないことは勿論である。 〔実施例１〕図１は本発明の液晶表示装置の実施例１を
示すブロック図である。図１は、主に、液晶パネル１０
１と、信号生成器１０７と、映像信号処理回路１０９
と、制御回路１０８とからなる液晶表示装置である。
【００３５】なお、信号生成器１０７、映像信号処理回
路１０９、制御回路１０８等は、例えば別のプリント基
板に実装されており、該基板と液晶パネル１０１とは、
ケーブルやフレキシブル配線板等によって接続されてい
る。また、信号生成器１０７、映像信号処理回路１０
９、制御回路１０８等の一部または全部を液晶パネルと
同一基板に設ける構成とすれば集積化が図れるため好ま
しいことは言うまでもない。
路１０９、制御回路１０８等は、例えば別のプリント基
板に実装されており、該基板と液晶パネル１０１とは、
ケーブルやフレキシブル配線板等によって接続されてい
る。また、信号生成器１０７、映像信号処理回路１０
９、制御回路１０８等の一部または全部を液晶パネルと
同一基板に設ける構成とすれば集積化が図れるため好ま
しいことは言うまでもない。
【００３６】液晶パネル１０１は、水平方向に互いに平
行に延びる複数の走査線１０４と、走査線に直交する垂
直方向に互いに平行に延びる複数の信号線１０３と、走
査線及び信号線の交差部近傍に配置されたＴＦＴ（薄膜
トランジスタ）と、ＴＦＴに接続された画素電極とでな
る画素領域１０２で主に構成されている。
行に延びる複数の走査線１０４と、走査線に直交する垂
直方向に互いに平行に延びる複数の信号線１０３と、走
査線及び信号線の交差部近傍に配置されたＴＦＴ（薄膜
トランジスタ）と、ＴＦＴに接続された画素電極とでな
る画素領域１０２で主に構成されている。
【００３７】ＴＦＴは、電気的にはスイッチとして用い
られており、また、半導体材料として好ましくは結晶性
を有するシリコン膜等を使用して形成される。本実施例
においては、この結晶性を有するシリコン膜は、石英基
板を用い、触媒元素としてニッケルを用いた結晶化方法
（特願平８−３３５１５２号公報）により得られたもの
を使用したが、結晶性を有し良好な移動度を有するもの
であれば、特に限定されない。
られており、また、半導体材料として好ましくは結晶性
を有するシリコン膜等を使用して形成される。本実施例
においては、この結晶性を有するシリコン膜は、石英基
板を用い、触媒元素としてニッケルを用いた結晶化方法
（特願平８−３３５１５２号公報）により得られたもの
を使用したが、結晶性を有し良好な移動度を有するもの
であれば、特に限定されない。
【００３８】走査線１０４の一端は、各ＴＦＴのゲート
電極に接続され、他端は、ゲートドライバ回路１０６に
接続されている。また、信号線１０３の一端は、ＴＦＴ
のソース電極に接続され、他端は、ソースドライバ回路
１０５に接続されている。
電極に接続され、他端は、ゲートドライバ回路１０６に
接続されている。また、信号線１０３の一端は、ＴＦＴ
のソース電極に接続され、他端は、ソースドライバ回路
１０５に接続されている。
【００３９】尚、図１においては、信号線１０３は数本
しか記載されていないが、実際は、液晶パネルの横方向
の画素電極の数と同数の本数を有しており、同様に、走
査線１０４は液晶パネルの縦方向の画素電極の数と同数
の本数を有する。
しか記載されていないが、実際は、液晶パネルの横方向
の画素電極の数と同数の本数を有しており、同様に、走
査線１０４は液晶パネルの縦方向の画素電極の数と同数
の本数を有する。
【００４０】また、ＴＦＴに接続された画素電極は、他
方の基板に形成された対向電極と、液晶とで液晶コンデ
ンサを構成している。対向電極は全ての液晶コンデンサ
と接続されており、共通電位を有している。
方の基板に形成された対向電極と、液晶とで液晶コンデ
ンサを構成している。対向電極は全ての液晶コンデンサ
と接続されており、共通電位を有している。
【００４１】制御回路１０８は、ＶＩＤＥＯ信号に基づ
き、ゲートドライバ回路１０６、ソースドライバ回路１
０５、映像信号処理回路１０９等に必要なパルス（スタ
ートパルス、クロックパルス、同期信号、極性反転信号
等）を供給する回路である。
き、ゲートドライバ回路１０６、ソースドライバ回路１
０５、映像信号処理回路１０９等に必要なパルス（スタ
ートパルス、クロックパルス、同期信号、極性反転信号
等）を供給する回路である。
【００４２】本実施例においては、外部からのＶＩＤＥ
Ｏ信号１１５を映像信号処理回路１０９に入力し、ソー
スドライバ回路内のサンプリング回路にアナログ映像信
号を出力する。この映像信号処理回路１０９は、図示し
ないが主に、アナログ／デジタル（Ａ／Ｄ）変換回路、
補正回路、デジタル／アナログ（Ｄ／Ａ）変換回路、反
転処理回路等で構成する。
Ｏ信号１１５を映像信号処理回路１０９に入力し、ソー
スドライバ回路内のサンプリング回路にアナログ映像信
号を出力する。この映像信号処理回路１０９は、図示し
ないが主に、アナログ／デジタル（Ａ／Ｄ）変換回路、
補正回路、デジタル／アナログ（Ｄ／Ａ）変換回路、反
転処理回路等で構成する。
【００４３】ソースドライバ回路１０５は、水平シフト
レジスタ回路１１０と、出力バッファ１１１と、サンプ
リング回路１１２からなっている。
レジスタ回路１１０と、出力バッファ１１１と、サンプ
リング回路１１２からなっている。
【００４４】また、垂直方向のゲートドライバ回路は、
走査方向の制御が可能な垂直シフトレジスタ回路１１
３、出力バッファ回路１１４等からなっている。
走査方向の制御が可能な垂直シフトレジスタ回路１１
３、出力バッファ回路１１４等からなっている。
【００４５】本実施例における出力バッファ回路１１１
及び１１４は、保持された電圧を増幅、あるいはインピ
ーダンス変換し表示部に印加するための回路であり、イ
ンバータを代表的な構成とする各種回路が考えられる。
及び１１４は、保持された電圧を増幅、あるいはインピ
ーダンス変換し表示部に印加するための回路であり、イ
ンバータを代表的な構成とする各種回路が考えられる。
【００４６】図２（ａ）は実施例１におけるソースドラ
イバ回路１０５の周辺構成を示す回路図である。図２
（ａ）では、１相のシフトレジスタで構成した図を示し
たが、非常に高い周波数の映像信号を取り扱う場合に
は、複数の配線分割を行うか、２相、３相、・・ｎ相の
シフトレジスタとして低周波数化を図ることが望まし
い。
イバ回路１０５の周辺構成を示す回路図である。図２
（ａ）では、１相のシフトレジスタで構成した図を示し
たが、非常に高い周波数の映像信号を取り扱う場合に
は、複数の配線分割を行うか、２相、３相、・・ｎ相の
シフトレジスタとして低周波数化を図ることが望まし
い。
【００４７】図２（ａ）に示すソースドライバ回路は、
シフトレジスタ、レベルシフタ、スイッチ、インバー
タ、出力バッファ回路等を代表的な構成とする各種回路
で構成することが可能であり、画像信号をサンプリング
して表示部に印加するための回路であれば、特に本実施
例の構成に限定されない。
シフトレジスタ、レベルシフタ、スイッチ、インバー
タ、出力バッファ回路等を代表的な構成とする各種回路
で構成することが可能であり、画像信号をサンプリング
して表示部に印加するための回路であれば、特に本実施
例の構成に限定されない。
【００４８】尚、図１及び図２においては、信号線は数
本しか記載されていないが、実際は、液晶パネルの横方
向の画素電極の数と同数の本数を有しており、同様に、
走査線は液晶パネルの縦方向の画素電極の数と同数の本
数を有する。
本しか記載されていないが、実際は、液晶パネルの横方
向の画素電極の数と同数の本数を有しており、同様に、
走査線は液晶パネルの縦方向の画素電極の数と同数の本
数を有する。
【００４９】ここで、ソースドライバ回路１０５には、
映像信号処理回路１０９からの信号であるＶＤ（Ｖｉｄ
ｅｏＤａｔｅ）１１６と、制御回路１０８からのスター
トパルス信号ＳＰＤ１２５、第１のクロック信号ＣＬＤ
１２３、遅延手段１００により位相がずらされた第２の
クロック信号ＣＬＤ１２４、水平同期信号等が入力され
ている。また、このソースドライバ回路におけるタイミ
ングチャートを図３に示す。
映像信号処理回路１０９からの信号であるＶＤ（Ｖｉｄ
ｅｏＤａｔｅ）１１６と、制御回路１０８からのスター
トパルス信号ＳＰＤ１２５、第１のクロック信号ＣＬＤ
１２３、遅延手段１００により位相がずらされた第２の
クロック信号ＣＬＤ１２４、水平同期信号等が入力され
ている。また、このソースドライバ回路におけるタイミ
ングチャートを図３に示す。
【００５０】本実施例においては、信号生成器１０７で
生成された実質的に位相差のない第１のクロック信号Ｃ
Ｌ１１７と第２のクロック信号ＣＬ１１８を制御回路に
入力し、制御回路１０８内に設けられた遅延手段１００
によって、図３に示すように、第１のクロック信号ＣＬ
Ｄ１２３とは、位相差（Ｔ＝ｔｆ）を有する第２のクロ
ック信号ＣＬＤ１２４を形成し、ソースドライバ回路１
０５に入力した。遅延手段としては、位相差を形成する
回路であれば特に限定されず、本実施例では、コンデン
サと抵抗で構成した簡易な遅延回路を用いた。なお、本
実施例の遅延手段の配置箇所は限定されることはなく、
各回路の入力配線に形成する構成、例えばシフトレジス
タ回路の入力配線に信号遅延回路等を設けて、位相をず
らす構成としてもよい。
生成された実質的に位相差のない第１のクロック信号Ｃ
Ｌ１１７と第２のクロック信号ＣＬ１１８を制御回路に
入力し、制御回路１０８内に設けられた遅延手段１００
によって、図３に示すように、第１のクロック信号ＣＬ
Ｄ１２３とは、位相差（Ｔ＝ｔｆ）を有する第２のクロ
ック信号ＣＬＤ１２４を形成し、ソースドライバ回路１
０５に入力した。遅延手段としては、位相差を形成する
回路であれば特に限定されず、本実施例では、コンデン
サと抵抗で構成した簡易な遅延回路を用いた。なお、本
実施例の遅延手段の配置箇所は限定されることはなく、
各回路の入力配線に形成する構成、例えばシフトレジス
タ回路の入力配線に信号遅延回路等を設けて、位相をず
らす構成としてもよい。
【００５１】ただし、位相をずらす期間の上限は、クロ
ック信号の電圧保持期間（ｔｃ）の１／２である。この
上限を超えると正常に駆動回路を駆動することはできな
い。即ち、クロック信号の一周期を３６０度とした場
合、位相差Ｔの範囲は、１〜９０度である。
ック信号の電圧保持期間（ｔｃ）の１／２である。この
上限を超えると正常に駆動回路を駆動することはできな
い。即ち、クロック信号の一周期を３６０度とした場
合、位相差Ｔの範囲は、１〜９０度である。
【００５２】このように、遅延手段１００によって、第
１のクロック信号ＣＬ１１７と第２のクロック信号ＣＬ
１１８を立ち下がり期間（ｔｆ）または立ち上がり期間
（ｔｒ）だけ位相をずらす構成とすると、ｔｆまたはｔ
ｒが異なる２つのクロック信号により発生するノイズの
強度を緩和することができた。
１のクロック信号ＣＬ１１７と第２のクロック信号ＣＬ
１１８を立ち下がり期間（ｔｆ）または立ち上がり期間
（ｔｒ）だけ位相をずらす構成とすると、ｔｆまたはｔ
ｒが異なる２つのクロック信号により発生するノイズの
強度を緩和することができた。
【００５３】本発明の特徴は、入力される複数対の信号
の位相を所定量ずらし、小さな振幅のピークを有する複
数のノイズを故意に発生させる点である。本発明は、従
来の方法のように位相を合わせノイズをなくすものでは
なく、ノイズが重なるのを防ぎ、非常に大きな振幅の鋭
いピークを有するノイズとなることを防ぐものである。
本実施例では、図３に示したように、複数のピークを有
するノイズを形成した。この複数のピークは、図５に示
した従来のピークの振幅と比べて小さく、表示に影響を
与えるものではない。
の位相を所定量ずらし、小さな振幅のピークを有する複
数のノイズを故意に発生させる点である。本発明は、従
来の方法のように位相を合わせノイズをなくすものでは
なく、ノイズが重なるのを防ぎ、非常に大きな振幅の鋭
いピークを有するノイズとなることを防ぐものである。
本実施例では、図３に示したように、複数のピークを有
するノイズを形成した。この複数のピークは、図５に示
した従来のピークの振幅と比べて小さく、表示に影響を
与えるものではない。
【００５４】即ち、本実施例は、従来の可能な限り位相
を合わせる方法と比べて簡略な構成（簡易な遅延回路の
設置）により、立ち下がり期間（ｔｆ）または立ち上が
り期間（ｔｒ）だけ位相をずらすことでノイズを表示に
影響を与えない程度にし、且つ、ＥＭＣ規制されている
範囲に電磁輻射を制御することができた。
を合わせる方法と比べて簡略な構成（簡易な遅延回路の
設置）により、立ち下がり期間（ｔｆ）または立ち上が
り期間（ｔｒ）だけ位相をずらすことでノイズを表示に
影響を与えない程度にし、且つ、ＥＭＣ規制されている
範囲に電磁輻射を制御することができた。
【００５５】〔実施例２〕実施例１では、意図的に位相
をずらした複数の信号を駆動回路に入力し、ノイズが重
畳するのを防止する方法を用いたが、本実施例では、他
の構成例を示す。
をずらした複数の信号を駆動回路に入力し、ノイズが重
畳するのを防止する方法を用いたが、本実施例では、他
の構成例を示す。
【００５６】本実施例では、実施例１と同様に意図的に
位相をずらした一対の信号を駆動回路に入力した。そし
て、駆動回路内部で位相のずれた信号を調相してノイズ
をキャンセルさせ、位相関係が一致した信号を出力する
構成とした。このような構成とすることによって、ノイ
ズのない映像信号を形成し良好な表示特性を得ることが
できた。
位相をずらした一対の信号を駆動回路に入力した。そし
て、駆動回路内部で位相のずれた信号を調相してノイズ
をキャンセルさせ、位相関係が一致した信号を出力する
構成とした。このような構成とすることによって、ノイ
ズのない映像信号を形成し良好な表示特性を得ることが
できた。
【００５７】〔実施例３〕図４に３板式の光学システム
を用いた投射型の画像表示装置（リアプロジェクタ）の
概要を示してある。本実施例のプロジェクタでは、光源
４０１から投射された投射光が、光学系４０３によっ
て、Ｒ、Ｇ、Ｂの３原色に分けられ、ミラー４０４によ
って、それぞれの色の画像を表示する３枚のＴＦＴ液晶
パネル４００に導かれる。そして、それぞれのＴＦＴ液
晶パネルによって変調された光が光学系４０６によっ
て、合成された映像光をスクリーンに照射し、カラー画
像が投写される。
を用いた投射型の画像表示装置（リアプロジェクタ）の
概要を示してある。本実施例のプロジェクタでは、光源
４０１から投射された投射光が、光学系４０３によっ
て、Ｒ、Ｇ、Ｂの３原色に分けられ、ミラー４０４によ
って、それぞれの色の画像を表示する３枚のＴＦＴ液晶
パネル４００に導かれる。そして、それぞれのＴＦＴ液
晶パネルによって変調された光が光学系４０６によっ
て、合成された映像光をスクリーンに照射し、カラー画
像が投写される。
【００５８】本実施例１に示した液晶パネルおよび信号
処理回路およびコントロール回路を用いて、入力画像信
号をそれぞれの液晶パネルに供給すると、それぞれの色
の画像を液晶パネルによって、色にじみのない高画質・
高解像度で作成できる。加えて、液晶γ補正やカメラγ
補正、人間の視覚に適した補正、観察者の需要に合わせ
た補正等が補正回路により施されるため、γ特性の良好
な画像を得ることができる。
処理回路およびコントロール回路を用いて、入力画像信
号をそれぞれの液晶パネルに供給すると、それぞれの色
の画像を液晶パネルによって、色にじみのない高画質・
高解像度で作成できる。加えて、液晶γ補正やカメラγ
補正、人間の視覚に適した補正、観察者の需要に合わせ
た補正等が補正回路により施されるため、γ特性の良好
な画像を得ることができる。
【００５９】従って、本リアプロジェクタを用いること
により、画質に乱れのない鮮明な像をスクリーンに表示
することができる。
により、画質に乱れのない鮮明な像をスクリーンに表示
することができる。
【００６０】なお、本発明においては、液晶パネルとし
てアクティブマトリクス型のものを用いたが、種類の異
なる他の液晶パネルを用いることも可能である。
てアクティブマトリクス型のものを用いたが、種類の異
なる他の液晶パネルを用いることも可能である。
【００６１】また、本発明は、駆動回路一体型の液晶表
示装置にのみ適用されるものではなく、駆動回路が液晶
パネルと異なる基板に形成されたいわゆる外付け型の表
示装置に適用することも可能である。
示装置にのみ適用されるものではなく、駆動回路が液晶
パネルと異なる基板に形成されたいわゆる外付け型の表
示装置に適用することも可能である。
【００６２】なお、上記各実施例において示した、例え
ばシフトレジスタ回路、バッファ回路、サンプリング回
路、メモリ回路等の構成は、一例であって同様な機能を
有するものであれば適宜変形できることはいうまでもな
い。
ばシフトレジスタ回路、バッファ回路、サンプリング回
路、メモリ回路等の構成は、一例であって同様な機能を
有するものであれば適宜変形できることはいうまでもな
い。
【００６３】〔実施例４〕実施例１、２に示した液晶表
示装置は、様々な電子機器のディスプレイとして利用さ
れる。なお、本実施例に挙げる電子機器とは、アクティ
ブマトリクス型液晶表示装置を搭載した製品と定義す
る。
示装置は、様々な電子機器のディスプレイとして利用さ
れる。なお、本実施例に挙げる電子機器とは、アクティ
ブマトリクス型液晶表示装置を搭載した製品と定義す
る。
【００６４】その様な電子機器としては、ビデオカメ
ラ、スチルカメラ、プロジェクター、プロジェクション
ＴＶ、ヘッドマウントディスプレイ、カーナビゲーショ
ン、パーソナルコンピュータ（ノート型を含む）、携帯
情報端末（モバイルコンピュータ、携帯電話等）などが
挙げられる。それらの一例を図６に示す。
ラ、スチルカメラ、プロジェクター、プロジェクション
ＴＶ、ヘッドマウントディスプレイ、カーナビゲーショ
ン、パーソナルコンピュータ（ノート型を含む）、携帯
情報端末（モバイルコンピュータ、携帯電話等）などが
挙げられる。それらの一例を図６に示す。
【００６５】図６（Ａ）はモバイルコンピュータ（モー
ビルコンピュータ）であり、本体２００１、カメラ部２
００２、受像部２００３、操作スイッチ２００４、表示
装置２００５で構成される。本願発明は受像部２００
３、表示装置２００５等に適用できる。
ビルコンピュータ）であり、本体２００１、カメラ部２
００２、受像部２００３、操作スイッチ２００４、表示
装置２００５で構成される。本願発明は受像部２００
３、表示装置２００５等に適用できる。
【００６６】図６（Ｂ）はヘッドマウントディスプレイ
であり、本体２１０１、表示装置２１０２、バンド部２
１０３で構成される。本発明は表示装置２１０２に適用
することができる。
であり、本体２１０１、表示装置２１０２、バンド部２
１０３で構成される。本発明は表示装置２１０２に適用
することができる。
【００６７】図６（Ｃ）は携帯電話であり、本体２２０
１、音声出力部２２０２、音声入力部２２０３、表示装
置２２０４、操作スイッチ２２０５、アンテナ２２０６
で構成される。本願発明は音声出力部２２０２、音声入
力部２２０３、表示装置２２０４等に適用することがで
きる。
１、音声出力部２２０２、音声入力部２２０３、表示装
置２２０４、操作スイッチ２２０５、アンテナ２２０６
で構成される。本願発明は音声出力部２２０２、音声入
力部２２０３、表示装置２２０４等に適用することがで
きる。
【００６８】図６（Ｄ）はビデオカメラであり、本体２
３０１、表示装置２３０２、音声入力部２３０３、操作
スイッチ２３０４、バッテリー２３０５、受像部２３０
６で構成される。本願発明は表示装置２３０２、音声入
力部２３０３、受像部２３０６に適用することができ
る。
３０１、表示装置２３０２、音声入力部２３０３、操作
スイッチ２３０４、バッテリー２３０５、受像部２３０
６で構成される。本願発明は表示装置２３０２、音声入
力部２３０３、受像部２３０６に適用することができ
る。
【００６９】図６（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。また、
実施例３に記載した外観図に相当する。
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。また、
実施例３に記載した外観図に相当する。
【００７０】図６（Ｆ）はフロント型プロジェクターで
あり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
あり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
【００７１】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、他にも電光掲示盤、宣伝公告用ディスプレイ
などにも活用することができる。
く、あらゆる分野の電子機器に適用することが可能であ
る。また、他にも電光掲示盤、宣伝公告用ディスプレイ
などにも活用することができる。
【００７２】
【発明の効果】本発明によれば、遅延手段を所定の箇所
に設け、反転関係にある２つの信号、例えば第１のクロ
ック信号と第２のクロック信号との位相関係を所定量ず
らす。そして駆動回路におけるノイズの強度を表示に影
響を与えない程度に緩和し、且つ、ＥＭＣ規制されてい
る範囲に電磁輻射を制御することが容易な回路構成とし
た。
に設け、反転関係にある２つの信号、例えば第１のクロ
ック信号と第２のクロック信号との位相関係を所定量ず
らす。そして駆動回路におけるノイズの強度を表示に影
響を与えない程度に緩和し、且つ、ＥＭＣ規制されてい
る範囲に電磁輻射を制御することが容易な回路構成とし
た。
【００７３】従って、高周波数の映像信号を正確に表示
することができるので、高画質で高精細な表示を使用者
に提供することができる。
することができるので、高画質で高精細な表示を使用者
に提供することができる。
【図１】 本発明の一実施例における全体概略図であ
る。
る。
【図２】 本発明の一実施例におけるソースドライバ
回路周辺の簡略回路図を示す図である。
回路周辺の簡略回路図を示す図である。
【図３】 本発明の一実施例におけるタイミングチャ
ートを示す図である。
ートを示す図である。
【図４】 プロジェクション装置を示す図である。
【図５】 従来例におけるタイミングチャートを示す
図である。
図である。
【図６】 応用製品としての半導体装置を示す図。
１００ 遅延手段 １０１ 液晶パネル １０２ 画素領域 １０３ 信号線 １０４ 走査線 １０５ ソースドライバ回路 １０６ ゲートドライバ回路 １０７ 信号生成器 １０８ 制御回路 １０９ 映像信号処理回路 １１０ 水平シフトレジスタ １１１、１１４ 出力バッファ １１２ サンプリング回路 １１３ 垂直シフトレジスタ回路 １１５ ＶＩＤＥＯ信号 １１６ ＶＤ １１７ 第１のＣＬ（正クロック信号） １１８ 第２のＣＬ（負クロック信号） １１９ ＳＰ １２０ 第１のＣＬＳ（正クロック信号） １２１ 第２のＣＬＳ（負クロック信号） １２２ ＳＰＳ １２３ 第１のＣＬＤ（正クロック信号） １２４ 第２のＣＬＤ（負クロック信号） １２５ ＳＰＤ（スタートパルス） ２０１ シフトレジスタ
Claims (7)
- 【請求項１】各画素電極毎にスイッチング素子を有した
液晶パネルと、前記液晶パネルの走査線を駆動する走査
線駆動回路と、前記液晶パネルの信号線を駆動する信号
線駆動回路と、前記液晶パネルの駆動を制御する制御回
路と、映像信号処理回路と、前記信号線駆動回路または
前記走査線駆動回路に入力する第１の信号の位相に対し
て、第２の信号に位相差を形成する回路とを少なくとも
備える画像表示装置。 - 【請求項２】請求項１において、前記第１の信号は、前
記第２の信号と反転関係にある信号であることを特徴と
する画像表示装置。 - 【請求項３】請求項１または２において、前記第１の信
号および前記第２の信号は、クロック信号であることを
特徴とする画像表示装置。 - 【請求項４】請求項１乃至３のいずれか一において、前
記第１の信号および前記第２の信号は、信号の立ち上が
り期間（ｔｒ）と信号の立ち下がり期間（ｔｆ）とが異
なっていることを特徴とする画像表示装置。 - 【請求項５】請求項１乃至４のいずれか一において、信
号の立ち上がり期間（ｔｒ）または信号の立ち下がり期
間（ｔｆ）は、信号の保持期間（ｔｃ）の２分の１以下
であることを特徴とする画像表示装置。 - 【請求項６】請求項１乃至５のいずれか一において、第
２の信号に位相差を形成する回路は、前記第１の信号の
位相に対し、少なくとも第１の信号の立ち上がり期間
（ｔｒ）または第１の信号の立ち下がり期間（ｔｆ）に
相当する位相差を第２の信号に形成することを特徴とす
る画像表示装置。 - 【請求項７】請求項１乃至６のいずれか一において、前
記画像表示装置は透過型液晶パネルおよび投写用光源を
備えた投写型の表示手段であることを特徴とする画像表
示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12948798A JP4156075B2 (ja) | 1998-04-23 | 1998-04-23 | 画像表示装置 |
| US09/294,341 US7280093B1 (en) | 1998-04-23 | 1999-04-20 | Display device |
| TW088106388A TW420759B (en) | 1998-04-23 | 1999-04-21 | Image display device |
| KR1019990014575A KR100658375B1 (ko) | 1998-04-23 | 1999-04-23 | 표시 장치, 화상 표시 장치 및 표시 장치 구동 방법 |
| US11/905,441 US7903077B2 (en) | 1998-04-23 | 2007-10-01 | Image display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12948798A JP4156075B2 (ja) | 1998-04-23 | 1998-04-23 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11305742A true JPH11305742A (ja) | 1999-11-05 |
| JP4156075B2 JP4156075B2 (ja) | 2008-09-24 |
Family
ID=15010703
Family Applications (1)
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