JP3082225B2 - 表示装置 - Google Patents
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- JP3082225B2 JP3082225B2 JP02224742A JP22474290A JP3082225B2 JP 3082225 B2 JP3082225 B2 JP 3082225B2 JP 02224742 A JP02224742 A JP 02224742A JP 22474290 A JP22474290 A JP 22474290A JP 3082225 B2 JP3082225 B2 JP 3082225B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は表示装置に係わり、特に信号線を駆動するド
ライバ回路を内蔵したものに関する。
ライバ回路を内蔵したものに関する。
（従来の技術） 従来の信号線駆動用のドライバ回路を内蔵した表示装
置として、「SID″84ダイジェストp.316−319」に掲載
されたものがある。その装置の回路構成を第２図に示
す。信号線X1,X2,X3,…が列方向に、走査線Y1,Y2,Y3,…
が行方向にそれぞれ複数本配線されている。各信号線Ｘ
と走査線Ｙとの交点には、薄膜トランジスタ（以下、TF
Tと称する）22がマトリクス状に配置されている。TFT22
のゲートは走査線Ｙに、ソースは信号線Ｘに接続され、
ドレインは画素電極23に接続されている。また、対向電
極24には共通電位VCOMが印加されている。
置として、「SID″84ダイジェストp.316−319」に掲載
されたものがある。その装置の回路構成を第２図に示
す。信号線X1,X2,X3,…が列方向に、走査線Y1,Y2,Y3,…
が行方向にそれぞれ複数本配線されている。各信号線Ｘ
と走査線Ｙとの交点には、薄膜トランジスタ（以下、TF
Tと称する）22がマトリクス状に配置されている。TFT22
のゲートは走査線Ｙに、ソースは信号線Ｘに接続され、
ドレインは画素電極23に接続されている。また、対向電
極24には共通電位VCOMが印加されている。
各々の信号線Ｘは、映像信号V1〜V3をTFT22に入力す
るもので、Ｘドライバ30によって駆動される。また各々
の走査線Ｙは、選択パルス信号をTFT22のゲートに入力
して選択的に導通させるものであり、Ｙドライバ21によ
って駆動される。
るもので、Ｘドライバ30によって駆動される。また各々
の走査線Ｙは、選択パルス信号をTFT22のゲートに入力
して選択的に導通させるものであり、Ｙドライバ21によ
って駆動される。
ここでＸドライバ30は、シフトレジスタ11とアナログ
スイッチTFT SW1,SW2,SW3,SWQ4,…を有している。シフ
トレジスタ11には、電源電圧ＶDDX及びＶSSXを供給する
電源線35及び36が接続されている。また、スタートパル
スDXを入力するスタートパルスライン37が接続されてい
る。さらにクロックライン31〜34が接続されており、ク
ロックパルスCL1,▲▼,CL2及び▲▼がそれ
ぞれ入力される。出力ライン38〜41は、アナログスイッ
チTFT SW1〜SW4のゲートにそれぞれ接続されており、映
像信号V1〜V3を伝えるビデオライン18〜20は、アナログ
スイッチTFT SW1〜SW4のソースに接続されている。
スイッチTFT SW1,SW2,SW3,SWQ4,…を有している。シフ
トレジスタ11には、電源電圧ＶDDX及びＶSSXを供給する
電源線35及び36が接続されている。また、スタートパル
スDXを入力するスタートパルスライン37が接続されてい
る。さらにクロックライン31〜34が接続されており、ク
ロックパルスCL1,▲▼,CL2及び▲▼がそれ
ぞれ入力される。出力ライン38〜41は、アナログスイッ
チTFT SW1〜SW4のゲートにそれぞれ接続されており、映
像信号V1〜V3を伝えるビデオライン18〜20は、アナログ
スイッチTFT SW1〜SW4のソースに接続されている。
このＸドライバ30によって、各信号線X1,X2,X3,…に
映像信号V1〜V3が次のようにして順次書き込まれてい
く。この場合の各信号線の動作波形を第３図に示す。ク
ロックパルスCL1,▲▼,CL2及び▲▼が入力
され、クロックパルスCL1とCL2との位相差Ｔだけスター
トパルスDXが順次シフトされて、出力信号Q1〜Q4として
出力ライン38〜41に与えられる。この出力は、アナログ
スイッチTFT SW1〜SW4のゲートにそれぞれ入力され、ハ
イレベルの間導通する。
映像信号V1〜V3が次のようにして順次書き込まれてい
く。この場合の各信号線の動作波形を第３図に示す。ク
ロックパルスCL1,▲▼,CL2及び▲▼が入力
され、クロックパルスCL1とCL2との位相差Ｔだけスター
トパルスDXが順次シフトされて、出力信号Q1〜Q4として
出力ライン38〜41に与えられる。この出力は、アナログ
スイッチTFT SW1〜SW4のゲートにそれぞれ入力され、ハ
イレベルの間導通する。
このアナログスイッチTFT SW1〜SW4には、映像信号V1
〜V3がそれぞれ導通している間入力され、各信号線X1〜
X3に書き込まれていく。
〜V3がそれぞれ導通している間入力され、各信号線X1〜
X3に書き込まれていく。
（発明が解決しようとする課題） ここで従来は、クロックライン31〜34のノイズがビデ
オライン18〜20に入らないように、クロックパルスCL1,
▲▼,CL2及び▲▼をＡ方向から入力し、映
像信号V1〜V3は逆のＢ方向から入力していた、しかし、
各信号線X1,X2,X3,…に映像信号V1〜V3が書き込まれる
タイミングに、左右でずれが生じていた。
オライン18〜20に入らないように、クロックパルスCL1,
▲▼,CL2及び▲▼をＡ方向から入力し、映
像信号V1〜V3は逆のＢ方向から入力していた、しかし、
各信号線X1,X2,X3,…に映像信号V1〜V3が書き込まれる
タイミングに、左右でずれが生じていた。
クロックパルスがＡ方向からシフトレジスタ11に入力
されて行くと、信号の入り口付近（図中右側）ではエッ
ジが急峻であり、出口付近（図中左側）ではだれてく
る、しかし、映像信号V1〜V3は逆のＢ方向から入力され
るため、シフトレジスタ11の図中左側から右側へ行くに
つれて、波形がなまってくる。クロックパルスの波形が
なまると、アナログスイッチTFT SW1〜SW4が導通するタ
イミングが遅れるが、映像信号V1〜V3の波形も同じよう
になまり、アナログスイッチTFT SW1〜SW4に入力される
タイミングが遅れれば特に問題はない。
されて行くと、信号の入り口付近（図中右側）ではエッ
ジが急峻であり、出口付近（図中左側）ではだれてく
る、しかし、映像信号V1〜V3は逆のＢ方向から入力され
るため、シフトレジスタ11の図中左側から右側へ行くに
つれて、波形がなまってくる。クロックパルスの波形が
なまると、アナログスイッチTFT SW1〜SW4が導通するタ
イミングが遅れるが、映像信号V1〜V3の波形も同じよう
になまり、アナログスイッチTFT SW1〜SW4に入力される
タイミングが遅れれば特に問題はない。
ところが、クロックパルスと映像信号の入力方向は一
致しておらず、アナログスイッチTFT SW1〜SW4がクロッ
クパルスに基づいて導通するタイミングと、映像信号V1
〜V3がアナログスイッチTFT SW1〜SW4に入力されるタイ
ミングにずれが生じる。この結果、画面にデータを表示
するとドットがずれたり、液晶プロジェクタのように複
数の液晶表示パネルの画像を合成すると色がずれるとい
う問題を招いていた。
致しておらず、アナログスイッチTFT SW1〜SW4がクロッ
クパルスに基づいて導通するタイミングと、映像信号V1
〜V3がアナログスイッチTFT SW1〜SW4に入力されるタイ
ミングにずれが生じる。この結果、画面にデータを表示
するとドットがずれたり、液晶プロジェクタのように複
数の液晶表示パネルの画像を合成すると色がずれるとい
う問題を招いていた。
本発明は上記事情に鑑みなされたもので、信号線にビ
デオ信号を書き込むタイミングにずれがなく、均一で高
精細な画質を達成することを目的とする。
デオ信号を書き込むタイミングにずれがなく、均一で高
精細な画質を達成することを目的とする。
（課題を解決するための手段） 本発明の表示装置は、基板にマトリクス状に配置され
た薄膜トランジスタと、前記薄膜トランジスタに接続さ
れた信号線と、前記信号線を駆動するドライバ回路と、
前記ドライバ回路に接続されてクロックパルスを供給す
るクロックラインと、前記ドライバ回路に接続されて前
記信号線に信号を供給するビデオラインとを有し、前記
クロックラインと前記ビデオラインとの間に前記ドライ
バ回路に電力を供給する電源ラインが配置されてなり、
前記クロックラインがクロックパルスを供給される方向
と、前記ビデオラインが信号を供給される方向とが同じ
であることを特徴とする。
た薄膜トランジスタと、前記薄膜トランジスタに接続さ
れた信号線と、前記信号線を駆動するドライバ回路と、
前記ドライバ回路に接続されてクロックパルスを供給す
るクロックラインと、前記ドライバ回路に接続されて前
記信号線に信号を供給するビデオラインとを有し、前記
クロックラインと前記ビデオラインとの間に前記ドライ
バ回路に電力を供給する電源ラインが配置されてなり、
前記クロックラインがクロックパルスを供給される方向
と、前記ビデオラインが信号を供給される方向とが同じ
であることを特徴とする。
（作用） クロックラインとビデオラインとの間に電源ラインが
配置されているため、クロックラインのノイズがビデオ
ラインに入り込むことが防止される。
配置されているため、クロックラインのノイズがビデオ
ラインに入り込むことが防止される。
また、クロックラインがクロックパルスを供給される
方向と、ビデオラインが信号を供給される方向とが同じ
であるため、それぞれの波形がなまっても同じタイミン
グでなまっていくので、ビデオラインに信号を書き込む
タイミングにずれが発生せず、画像にずれが生じない。
即ち、クロックのタイミングが遅れていっても、画像信
号のタイミングも同様に遅れていくので、遅れ分が相殺
されることとなる。よって、画面上でのドットのずれや
色ずれの発生を抑え、均一で高精細な画質を実現するこ
とが可能である。
方向と、ビデオラインが信号を供給される方向とが同じ
であるため、それぞれの波形がなまっても同じタイミン
グでなまっていくので、ビデオラインに信号を書き込む
タイミングにずれが発生せず、画像にずれが生じない。
即ち、クロックのタイミングが遅れていっても、画像信
号のタイミングも同様に遅れていくので、遅れ分が相殺
されることとなる。よって、画面上でのドットのずれや
色ずれの発生を抑え、均一で高精細な画質を実現するこ
とが可能である。
（実施例） 以下、本発明の一実施例について図面を参照して説明
する。第１図に本実施例による表示装置の構成を示す。
第２図に示された従来の装置と比較し、クロックライン
12〜15と電源線16及び17の配置が異なっている。クロッ
クパルスCL1,▲▼,CL2及び▲▼がシフトレ
ジスタ11に入力される方向が、映像信号V1〜V3と同じＢ
方向であるようにクロックライン31〜34が配置されてい
る。これにより、クロックパルスの波形が図中左方向へ
行くに従って徐々になまっていき、アナログスイッチTF
T SW1〜SW4が導通するタイミングが遅れたとしても、映
像信号V1〜V3の波形も同じ方向になまっていく、このた
め、信号線X1,X2,X3,X4,…に映像信号V1〜V3が書き込ま
れるタイミングにずれは生じない。特に、クロックライ
ン12〜15とビデオライン18〜20のそれぞれの時定数が同
程度である場合には、ほぼ完全にタイミングを一致させ
ることが可能である。
する。第１図に本実施例による表示装置の構成を示す。
第２図に示された従来の装置と比較し、クロックライン
12〜15と電源線16及び17の配置が異なっている。クロッ
クパルスCL1,▲▼,CL2及び▲▼がシフトレ
ジスタ11に入力される方向が、映像信号V1〜V3と同じＢ
方向であるようにクロックライン31〜34が配置されてい
る。これにより、クロックパルスの波形が図中左方向へ
行くに従って徐々になまっていき、アナログスイッチTF
T SW1〜SW4が導通するタイミングが遅れたとしても、映
像信号V1〜V3の波形も同じ方向になまっていく、このた
め、信号線X1,X2,X3,X4,…に映像信号V1〜V3が書き込ま
れるタイミングにずれは生じない。特に、クロックライ
ン12〜15とビデオライン18〜20のそれぞれの時定数が同
程度である場合には、ほぼ完全にタイミングを一致させ
ることが可能である。
ところで、同一方向からこの二つの信号を入力する
と、クロックライン12〜15のノイズがビデオライン18〜
20に入り込むおそれがある。そこで本実施例では、次の
ような配線を施することによりノイズ対策を行ってい
る。
と、クロックライン12〜15のノイズがビデオライン18〜
20に入り込むおそれがある。そこで本実施例では、次の
ような配線を施することによりノイズ対策を行ってい
る。
先ず第１のノイズ対策として、クロックライン12〜15
とビデオライン18〜20との間に電源線16及び17を配置し
ている。またこの電源線16及び17の供給も、同じＢ方向
から行うことにより、外部から表示装置へ配線する経路
においても、クロックラインとビデオラインとの間に電
源線が配置されるようにしている。
とビデオライン18〜20との間に電源線16及び17を配置し
ている。またこの電源線16及び17の供給も、同じＢ方向
から行うことにより、外部から表示装置へ配線する経路
においても、クロックラインとビデオラインとの間に電
源線が配置されるようにしている。
さらに第２のノイズ対策として、クロックライン12と
13,14と15をそれぞれ交差させている。これは次のよう
な理由による。クロックライン12〜15とシフトレジスタ
11とは、ライン51〜54、55〜58、…により接続されてい
る。このライン51〜54、55〜58、…にはそれぞれ寄生容
量が存在し、クロックが反転する際にカップリングノイ
ズを発生させる。このノイズを相殺させるには、それぞ
れ極性が逆で位相が180度ずれているクロックパルスCL1
と▲▼、CL2と▲▼とで同じタイミングで
ノイズが発生するようにすればよい。
13,14と15をそれぞれ交差させている。これは次のよう
な理由による。クロックライン12〜15とシフトレジスタ
11とは、ライン51〜54、55〜58、…により接続されてい
る。このライン51〜54、55〜58、…にはそれぞれ寄生容
量が存在し、クロックが反転する際にカップリングノイ
ズを発生させる。このノイズを相殺させるには、それぞ
れ極性が逆で位相が180度ずれているクロックパルスCL1
と▲▼、CL2と▲▼とで同じタイミングで
ノイズが発生するようにすればよい。
このため、クロックライン12と13とを交差させ、クロ
ックライン14と15を交差させている。これにより、クロ
ックライン12に接続されたライン51とクロックライン13
に接続されたライン56、クロックライン12に接続された
ライン55とクロックライン13に接続されたライン52のそ
れぞれの長さが一致する。同様に、クロックライン14に
接続されたライン53とクロックライン15に接続されたラ
イン58、クロックライン14に接続されたライン57とクロ
ックライン15に接続されたライン54のそれぞれの長さが
一致する。この結果、各クロックパルスの極性が反転す
る際に生じるノイズが相殺される。
ックライン14と15を交差させている。これにより、クロ
ックライン12に接続されたライン51とクロックライン13
に接続されたライン56、クロックライン12に接続された
ライン55とクロックライン13に接続されたライン52のそ
れぞれの長さが一致する。同様に、クロックライン14に
接続されたライン53とクロックライン15に接続されたラ
イン58、クロックライン14に接続されたライン57とクロ
ックライン15に接続されたライン54のそれぞれの長さが
一致する。この結果、各クロックパルスの極性が反転す
る際に生じるノイズが相殺される。
このような二つのノイズ対策を施したことにより、ビ
デオライン18〜20にクロックライン12〜15のノイズが入
り込むことなく、信号線X1,X2,X3,X4,…に映像信号V1〜
V3を適切なタイミングで書き込むことができる。
デオライン18〜20にクロックライン12〜15のノイズが入
り込むことなく、信号線X1,X2,X3,X4,…に映像信号V1〜
V3を適切なタイミングで書き込むことができる。
上述した実施例は一例であり、本発明を限定するもの
ではない。例えば、クロックパルスと映像信号とが、Ｘ
ドライバに同じ方向から供給されればよく、実施例に施
されているようなノイズ対策が常に必要であるとは限ら
ない。また他のノイズ対策が施されたものであってもよ
い。
ではない。例えば、クロックパルスと映像信号とが、Ｘ
ドライバに同じ方向から供給されればよく、実施例に施
されているようなノイズ対策が常に必要であるとは限ら
ない。また他のノイズ対策が施されたものであってもよ
い。
以上説明したように本発明の表示装置は、クロックラ
インとビデオラインとの間に電源ラインが配置されてい
るため、クロックラインのノイズがビデオラインに入り
込むことが防止され、さらに、クロックラインがクロッ
クパルスの供給方向と、ビデオラインの信号の供給方向
とが同じであるため、それぞれの波形のなまりが相殺さ
れ、ビデオンラインに信号を書き込むタイミングにずれ
が発生せず、画面上のドットのずれや色ずれが抑制さ
れ、均一で高精細な画質が実現される。
インとビデオラインとの間に電源ラインが配置されてい
るため、クロックラインのノイズがビデオラインに入り
込むことが防止され、さらに、クロックラインがクロッ
クパルスの供給方向と、ビデオラインの信号の供給方向
とが同じであるため、それぞれの波形のなまりが相殺さ
れ、ビデオンラインに信号を書き込むタイミングにずれ
が発生せず、画面上のドットのずれや色ずれが抑制さ
れ、均一で高精細な画質が実現される。
第１図は本発明の一実施例による表示装置の構成を示す
配線図、第２図は従来の表示装置の構成を示す配線図、
第３図は本発明の表示装置に用いることができるクロッ
クパルスと映像信号の波形を示すタイミングチャートで
ある。 11……シフトレジスタ、12〜15……クロックライン、1
6,17……電源線、18〜20……ビデオライン、SW1〜SW4…
…アナログスイッチTFT、X1〜X4……信号線、Y1〜Y3…
…走査線、10……Ｘドライバ、21……Ｙドライバ、22…
…TFT、23……画素電極、24……対向電極。CL1,▲
▼,CL2,▲▼……クロックパルス、V1〜V3……
映像信号。
配線図、第２図は従来の表示装置の構成を示す配線図、
第３図は本発明の表示装置に用いることができるクロッ
クパルスと映像信号の波形を示すタイミングチャートで
ある。 11……シフトレジスタ、12〜15……クロックライン、1
6,17……電源線、18〜20……ビデオライン、SW1〜SW4…
…アナログスイッチTFT、X1〜X4……信号線、Y1〜Y3…
…走査線、10……Ｘドライバ、21……Ｙドライバ、22…
…TFT、23……画素電極、24……対向電極。CL1,▲
▼,CL2,▲▼……クロックパルス、V1〜V3……
映像信号。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/20 G02F 1/133 G09G 3/36
Claims (1)
- 【請求項１】基板にマトリクス状に配置された薄膜トラ
ンジスタと、前記薄膜トランジスタに接続された信号線
と、前記信号線を駆動するドライバ回路と、前記ドライ
バ回路に接続されてクロックパルスを供給するクロック
ラインと、前記ドライバ回路に接続されて前記信号線に
信号を供給するビデオラインとを有し、 前記クロックラインと前記ビデオラインとの間に前記ド
ライバ回路に電力を供給する電源ラインが配置されてな
り、前記クロックラインがクロックパルスを供給される
方向と、前記ビデオラインが信号を供給される方向とが
同じであることを特徴とする表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02224742A JP3082225B2 (ja) | 1990-08-27 | 1990-08-27 | 表示装置 |
| JP37118199A JP3605332B2 (ja) | 1990-08-27 | 1999-12-27 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02224742A JP3082225B2 (ja) | 1990-08-27 | 1990-08-27 | 表示装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37118199A Division JP3605332B2 (ja) | 1990-08-27 | 1999-12-27 | 表示装置 |
| JP37118099A Division JP2000147463A (ja) | 1999-01-01 | 1999-12-27 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04106587A JPH04106587A (ja) | 1992-04-08 |
| JP3082225B2 true JP3082225B2 (ja) | 2000-08-28 |
Family
ID=16818529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02224742A Expired - Lifetime JP3082225B2 (ja) | 1990-08-27 | 1990-08-27 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082225B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4156075B2 (ja) * | 1998-04-23 | 2008-09-24 | 株式会社半導体エネルギー研究所 | 画像表示装置 |
| JP4513493B2 (ja) * | 2004-10-14 | 2010-07-28 | セイコーエプソン株式会社 | プリンタヘッド、及びこれを備えた画像形成装置、並びにプリンタヘッド用駆動回路 |
-
1990
- 1990-08-27 JP JP02224742A patent/JP3082225B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04106587A (ja) | 1992-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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