JP2001166748A - 電気光学装置、そのクロック信号調整方法および回路、その生産方法、ならびに電子機器 - Google Patents
電気光学装置、そのクロック信号調整方法および回路、その生産方法、ならびに電子機器Info
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Abstract
(57)【要約】
【課題】 シフトレジスタ回路の誤動作を無くす。
【解決手段】 分配回路２０３は立ち下がりトリガパル
スＤＴＰと立ち上がりトリガパルスＵＴＰを出力する。
立ち下がりエッジ制御回路２０４と立ち上がりエッジ制
御回路２０５は、立ち下がりトリガパルスＤＴＰと立ち
上がりトリガパルスＵＴＰとを遅延するが、それらの遅
延時間を設定できるようになっている。これらの遅延時
間は、シフトレジスタを構成するＴＦＴの閾値電圧に基
づいて定める。反転クロック信号ＣＬＹINVは、制御回
路２０４、２０５の出力信号によって生成される。シフ
トレジスタは、クロック信号ＣＬＹと反転クロック信号
ＣＬＹINVによって駆動される。
スＤＴＰと立ち上がりトリガパルスＵＴＰを出力する。
立ち下がりエッジ制御回路２０４と立ち上がりエッジ制
御回路２０５は、立ち下がりトリガパルスＤＴＰと立ち
上がりトリガパルスＵＴＰとを遅延するが、それらの遅
延時間を設定できるようになっている。これらの遅延時
間は、シフトレジスタを構成するＴＦＴの閾値電圧に基
づいて定める。反転クロック信号ＣＬＹINVは、制御回
路２０４、２０５の出力信号によって生成される。シフ
トレジスタは、クロック信号ＣＬＹと反転クロック信号
ＣＬＹINVによって駆動される。
Description
【０００１】
【発明の属する技術分野】本発明は、誤動作の少ない電
気光学装置、そのクロック信号調整方法、そのクロック
信号調整回路、その生産方法、および、電気光学装置を
用いた電子機器に関する。
気光学装置、そのクロック信号調整方法、そのクロック
信号調整回路、その生産方法、および、電気光学装置を
用いた電子機器に関する。
【０００２】
【従来の技術】従来の電気光学装置、例えば、アクティ
ブマトリクス方式の液晶表示装置は、主に、マトリクス
状に配列した画素電極の各々にスイッチング素子が設け
られた素子基板と、カラーフィルタなどが形成された対
向基板と、これら両基板との間に充填された液晶とから
構成される。このような構成において、走査線を介して
スイッチング素子に走査信号を印加すると、当該スイッ
チング素子が導通状態となる。この導通状態の際に、デ
ータ線を介して、画素電極に画像信号を印加すると、当
該画素電極および対向電極（共通電極）の間の液晶層に
所定の電荷が蓄積される。電荷蓄積後、当該スイッチン
グ素子をオフ状態としても、液晶層の抵抗が十分に高け
れば、当該液晶層における電荷の蓄積が維持される。こ
のように、各スイッチング素子を駆動して蓄積させる電
荷の量を制御すると、画素毎に液晶の配向状態が変化し
て、所定の情報を表示することが可能となる。
ブマトリクス方式の液晶表示装置は、主に、マトリクス
状に配列した画素電極の各々にスイッチング素子が設け
られた素子基板と、カラーフィルタなどが形成された対
向基板と、これら両基板との間に充填された液晶とから
構成される。このような構成において、走査線を介して
スイッチング素子に走査信号を印加すると、当該スイッ
チング素子が導通状態となる。この導通状態の際に、デ
ータ線を介して、画素電極に画像信号を印加すると、当
該画素電極および対向電極（共通電極）の間の液晶層に
所定の電荷が蓄積される。電荷蓄積後、当該スイッチン
グ素子をオフ状態としても、液晶層の抵抗が十分に高け
れば、当該液晶層における電荷の蓄積が維持される。こ
のように、各スイッチング素子を駆動して蓄積させる電
荷の量を制御すると、画素毎に液晶の配向状態が変化し
て、所定の情報を表示することが可能となる。
【０００３】この際、各画素の液晶層に電荷を蓄積させ
るのは一部の期間で良いため、第１に、走査線駆動回路
によって、各走査線を順次選択するとともに、第２に、
走査線の選択期間において、データ線駆動回路によっ
て、１本または複数本のデータ線を順次選択し、第３
に、選択されたデータ線に画像信号をサンプリングして
供給する構成により、走査線およびデータ線を複数の画
素について共通化した時分割マルチプレックス駆動が可
能となる。
るのは一部の期間で良いため、第１に、走査線駆動回路
によって、各走査線を順次選択するとともに、第２に、
走査線の選択期間において、データ線駆動回路によっ
て、１本または複数本のデータ線を順次選択し、第３
に、選択されたデータ線に画像信号をサンプリングして
供給する構成により、走査線およびデータ線を複数の画
素について共通化した時分割マルチプレックス駆動が可
能となる。
【０００４】ここで、走査線駆動回路やデータ線駆動回
路は、一般的には、それぞれシフトレジスタ回路からな
り、これらの各シフトレジスタ回路によって転送される
信号に基づいて、走査線駆動回路が垂直走査を行う一
方、データ線駆動回路が水平走査を行う構成となってい
る。
路は、一般的には、それぞれシフトレジスタ回路からな
り、これらの各シフトレジスタ回路によって転送される
信号に基づいて、走査線駆動回路が垂直走査を行う一
方、データ線駆動回路が水平走査を行う構成となってい
る。
【０００５】
【発明が解決しようとする課題】ところで、上述した素
子基板上には、走査線、データ線およびスイッチング素
子等から構成される画像表示領域の他に、走査線駆動回
路やデータ線駆動回路が形成されることがある。このよ
うな場合、走査線駆動回路やデータ線駆動回路を構成す
る能動素子として、薄膜トランジスタ（Thin Film Tran
sistor：以下「ＴＦＴ」と称する）を用いることが多
い。
子基板上には、走査線、データ線およびスイッチング素
子等から構成される画像表示領域の他に、走査線駆動回
路やデータ線駆動回路が形成されることがある。このよ
うな場合、走査線駆動回路やデータ線駆動回路を構成す
る能動素子として、薄膜トランジスタ（Thin Film Tran
sistor：以下「ＴＦＴ」と称する）を用いることが多
い。
【０００６】ここで、ＴＦＴの閾値電圧は、それを形成
するプロセスによってバラツキがある。特に、素子基板
としてガラス基板を用いる場合には、バラツキが大き
い。
するプロセスによってバラツキがある。特に、素子基板
としてガラス基板を用いる場合には、バラツキが大き
い。
【０００７】一方、各シフトレジスタ回路は、クロック
ドインバータとラッチ回路とを単位回路とし、この単位
回路を何段も直列に接続して構成されており、クロック
ドインバータに供給されるクロック信号と反転クロック
信号に従って開始パルスを順次シフトしていく。
ドインバータとラッチ回路とを単位回路とし、この単位
回路を何段も直列に接続して構成されており、クロック
ドインバータに供給されるクロック信号と反転クロック
信号に従って開始パルスを順次シフトしていく。
【０００８】しかしながら、上述したように各シフトレ
ジスタ回路を構成するＴＦＴの閾値電圧にはバラツキが
ある。このため、当該閾値電圧値が設計値とズレると、
その程度によっては、各シフトレジスタ回路が誤動作し
てしまう。また、ＴＦＴのオン電流によってもＴＦＴの
動作速度が異なるので、オン電流値が設計値とズレると
その程度によっては、各シフトレジスタ回路が誤動作し
てしまう。
ジスタ回路を構成するＴＦＴの閾値電圧にはバラツキが
ある。このため、当該閾値電圧値が設計値とズレると、
その程度によっては、各シフトレジスタ回路が誤動作し
てしまう。また、ＴＦＴのオン電流によってもＴＦＴの
動作速度が異なるので、オン電流値が設計値とズレると
その程度によっては、各シフトレジスタ回路が誤動作し
てしまう。
【０００９】このような場合には、画像表示領域につい
ては正常に動作するにも拘わらず、液晶パネル全体とし
ては不良品とせざるを得なかった。このため、液晶パネ
ルの歩留まりが悪化するといった問題があった。
ては正常に動作するにも拘わらず、液晶パネル全体とし
ては不良品とせざるを得なかった。このため、液晶パネ
ルの歩留まりが悪化するといった問題があった。
【００１０】本発明は、上述した事情に鑑みてなされた
ものであり、その目的とするところは、シフトレジスタ
の誤動作を防止することができるクロック信号調整方
法、クロック信号調整回路、およびこれを適用した電気
光学装置、電子機器を提供することにある。また、他の
目的は、電気光学装置を生産する際に、歩留まりを向上
させることが可能な電気光学装置の生産方法を提供する
ことにある。
ものであり、その目的とするところは、シフトレジスタ
の誤動作を防止することができるクロック信号調整方
法、クロック信号調整回路、およびこれを適用した電気
光学装置、電子機器を提供することにある。また、他の
目的は、電気光学装置を生産する際に、歩留まりを向上
させることが可能な電気光学装置の生産方法を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明の電気光学装置の
クロック信号調整方法は、複数の走査線と、複数のデー
タ線と、それらの各交点に対応して設けられる画素とを
有する表示部と、開始パルスをクロック信号および反転
クロック信号に従って順次シフトするシフトレジスタと
を備え、前記複数の走査線または前記複数のデータ線に
供給する各信号を、前記シフトレジスタの各出力信号に
基づいて生成する電気光学装置に用いられ、前記シフト
レジスタに供給する前記クロック信号および前記反転ク
ロック信号の位相を調整することを前提とする。そし
て、この発明は、前記シフトレジスタを構成するトラン
ジスタの閾値電圧を検知し、検知された閾値電圧に応じ
て、前記クロック信号と前記反転クロック信号との相対
的な位相を調整することを特徴とする。
クロック信号調整方法は、複数の走査線と、複数のデー
タ線と、それらの各交点に対応して設けられる画素とを
有する表示部と、開始パルスをクロック信号および反転
クロック信号に従って順次シフトするシフトレジスタと
を備え、前記複数の走査線または前記複数のデータ線に
供給する各信号を、前記シフトレジスタの各出力信号に
基づいて生成する電気光学装置に用いられ、前記シフト
レジスタに供給する前記クロック信号および前記反転ク
ロック信号の位相を調整することを前提とする。そし
て、この発明は、前記シフトレジスタを構成するトラン
ジスタの閾値電圧を検知し、検知された閾値電圧に応じ
て、前記クロック信号と前記反転クロック信号との相対
的な位相を調整することを特徴とする。
【００１２】シフトレジスタを構成するトランジスタ
は、クロック信号と反転クロック信号に従ってオン・オ
フが制御される。トランジスタがオン状態になるかある
いはオフ状態になるかは、当該トランジスタの閾値電圧
とその制御端子に給電される電圧によって定まる。仮
に、閾値電圧が目標値より大きかったり小さかったりす
ると、当該トランジスタのオン・オフの切り替わりタイ
ミングが予定していたタイミングとズレることになる。
本発明はそのような場合であっても、トランジスタの閾
値電圧に応じてクロック信号と反転クロック信号の相対
的な位相を調整するようにしたので、シフトレジスタを
正常に動作させることができる。
は、クロック信号と反転クロック信号に従ってオン・オ
フが制御される。トランジスタがオン状態になるかある
いはオフ状態になるかは、当該トランジスタの閾値電圧
とその制御端子に給電される電圧によって定まる。仮
に、閾値電圧が目標値より大きかったり小さかったりす
ると、当該トランジスタのオン・オフの切り替わりタイ
ミングが予定していたタイミングとズレることになる。
本発明はそのような場合であっても、トランジスタの閾
値電圧に応じてクロック信号と反転クロック信号の相対
的な位相を調整するようにしたので、シフトレジスタを
正常に動作させることができる。
【００１３】ここで、前記トランジスタの閾値電圧を検
知する工程では、前記シフトレジスタのトランジスタと
同一の製造プロセスで作成された試験用トランジスタの
閾値電圧を計測し、その計測結果によって前記トランジ
スタの閾値電圧を検知することが好ましい。同一の製造
プロセスで作成されたトランジスタでは、閾値電圧が等
しくなるから、試験用トランジスタの閾値電圧を計測す
ることによって、シフトレジスタを構成するトランジス
タの閾値電圧を知ることができる。この発明によれば、
シフトレジスタを構成するトランジスタの閾値電圧を直
接計測しなくとも済むので、試験用トランジスタを計測
し易いように配置しておけば、閾値電圧を簡易に検知す
ることが可能となる。
知する工程では、前記シフトレジスタのトランジスタと
同一の製造プロセスで作成された試験用トランジスタの
閾値電圧を計測し、その計測結果によって前記トランジ
スタの閾値電圧を検知することが好ましい。同一の製造
プロセスで作成されたトランジスタでは、閾値電圧が等
しくなるから、試験用トランジスタの閾値電圧を計測す
ることによって、シフトレジスタを構成するトランジス
タの閾値電圧を知ることができる。この発明によれば、
シフトレジスタを構成するトランジスタの閾値電圧を直
接計測しなくとも済むので、試験用トランジスタを計測
し易いように配置しておけば、閾値電圧を簡易に検知す
ることが可能となる。
【００１４】また、前記シフトレジスタを構成するトラ
ンジスタが、Ｐチャンネル型ＴＦＴとＮチャンネル型Ｔ
ＦＴであるならば、前記閾値電圧を計測する工程では、
前記Ｐチャンネル型ＴＦＴの第１閾値電圧と前記Ｎチャ
ンネルＴＦＴの第２閾値電圧とを計測し、前記位相を調
整する工程では、前記第１閾値電圧と前記第２閾値電圧
とに基づいて、前記クロック信号と前記反転クロック信
号との位相を調整することが好ましい。これにより、シ
フトレジスタを構成する２種類のトランジスタの特性に
応じて位相を調整することができるので、たとえ、Ｐチ
ャンネル型ＴＦＴとＮチャンネル型ＴＦＴの閾値電圧が
設計目標からズレたとしても、各ＴＦＴがオン・オフす
るタイミングを正常なタイミングに調整することができ
る。この結果、シフトレジスタの誤動作を防止すること
が可能となる。
ンジスタが、Ｐチャンネル型ＴＦＴとＮチャンネル型Ｔ
ＦＴであるならば、前記閾値電圧を計測する工程では、
前記Ｐチャンネル型ＴＦＴの第１閾値電圧と前記Ｎチャ
ンネルＴＦＴの第２閾値電圧とを計測し、前記位相を調
整する工程では、前記第１閾値電圧と前記第２閾値電圧
とに基づいて、前記クロック信号と前記反転クロック信
号との位相を調整することが好ましい。これにより、シ
フトレジスタを構成する２種類のトランジスタの特性に
応じて位相を調整することができるので、たとえ、Ｐチ
ャンネル型ＴＦＴとＮチャンネル型ＴＦＴの閾値電圧が
設計目標からズレたとしても、各ＴＦＴがオン・オフす
るタイミングを正常なタイミングに調整することができ
る。この結果、シフトレジスタの誤動作を防止すること
が可能となる。
【００１５】さらに、前記位相を調整する工程では、前
記第１閾値電圧に基づいて、前記クロック信号の立ち上
がりエッジと前記反転クロック信号の立ち下がりエッジ
との相対的な位相を調整することが望ましい。この場
合、クロック信号の立ち上がりエッジを基準として、前
記反転クロック信号の立ち下がりエッジの位相を早めて
もよいし、遅延させてもよい。また、逆に反転クロック
信号の立ち下がりエッジの位相を基準として、クロック
信号の立ち上がりエッジの位相を早めてもよいし、遅延
させてもよい。
記第１閾値電圧に基づいて、前記クロック信号の立ち上
がりエッジと前記反転クロック信号の立ち下がりエッジ
との相対的な位相を調整することが望ましい。この場
合、クロック信号の立ち上がりエッジを基準として、前
記反転クロック信号の立ち下がりエッジの位相を早めて
もよいし、遅延させてもよい。また、逆に反転クロック
信号の立ち下がりエッジの位相を基準として、クロック
信号の立ち上がりエッジの位相を早めてもよいし、遅延
させてもよい。
【００１６】くわえて、前記位相を調整する工程では、
前記第２閾値電圧に基づいて前記クロック信号の立ち下
がりエッジと前記反転クロック信号の立ち上がりエッジ
との相対的な位相を調整することが望ましい。この場
合、クロック信号の立ち下がりエッジを基準として、前
記反転クロック信号の立ち上がりエッジの位相を早めて
もよいし、遅延させてもよい。また、逆に反転クロック
信号の立ち上がりエッジの位相を基準として、クロック
信号の立ち下がりエッジの位相を早めてもよいし、遅延
させてもよい。
前記第２閾値電圧に基づいて前記クロック信号の立ち下
がりエッジと前記反転クロック信号の立ち上がりエッジ
との相対的な位相を調整することが望ましい。この場
合、クロック信号の立ち下がりエッジを基準として、前
記反転クロック信号の立ち上がりエッジの位相を早めて
もよいし、遅延させてもよい。また、逆に反転クロック
信号の立ち上がりエッジの位相を基準として、クロック
信号の立ち下がりエッジの位相を早めてもよいし、遅延
させてもよい。
【００１７】次に、電気光学装置のクロック信号調整方
法に関する他の発明は、上述した前提の下に、前記シフ
トレジスタを構成するトランジスタの閾値電圧とオン電
流とを検知し、検知された閾値電圧とオン電流とに応じ
て、前記クロック信号と前記反転クロック信号との相対
的な位相を調整することを特徴とする。
法に関する他の発明は、上述した前提の下に、前記シフ
トレジスタを構成するトランジスタの閾値電圧とオン電
流とを検知し、検知された閾値電圧とオン電流とに応じ
て、前記クロック信号と前記反転クロック信号との相対
的な位相を調整することを特徴とする。
【００１８】トランジスタのオン電流が大きいと信号の
スルーレートが高くなり、逆にオン電流が小さいと信号
のスルーレートが低くなる。したがって、シフトレジス
タを構成するトランジスタのオン・オフのタイミング
は、オン電流によっても左右される。この発明によれ
ば、トランジスタの閾値電圧のみならずオン電流に応じ
て、クロック信号と反転クロック信号との相対的な位相
を調整するので、製造プロセスによって、トランジスタ
のオン電流が設計目標からズレたとしても、シフトレジ
スタを正常に動作させることが可能である。
スルーレートが高くなり、逆にオン電流が小さいと信号
のスルーレートが低くなる。したがって、シフトレジス
タを構成するトランジスタのオン・オフのタイミング
は、オン電流によっても左右される。この発明によれ
ば、トランジスタの閾値電圧のみならずオン電流に応じ
て、クロック信号と反転クロック信号との相対的な位相
を調整するので、製造プロセスによって、トランジスタ
のオン電流が設計目標からズレたとしても、シフトレジ
スタを正常に動作させることが可能である。
【００１９】ここで、前記トランジスタの閾値電圧とオ
ン電流とを検知する工程では、前記シフトレジスタのト
ランジスタと同一の製造プロセスで作成された試験用ト
ランジスタの閾値電圧とオン電流とを計測し、その計測
結果によって前記トランジスタの閾値電圧とオン電流と
を検知することが好ましい。この発明によれば、シフト
レジスタを構成するトランジスタの閾値電圧とオン電流
を直接計測しなくとも済むので、試験用トランジスタを
計測し易いように配置しておけば、閾値電圧とオン電流
を簡易に検知することが可能となる。
ン電流とを検知する工程では、前記シフトレジスタのト
ランジスタと同一の製造プロセスで作成された試験用ト
ランジスタの閾値電圧とオン電流とを計測し、その計測
結果によって前記トランジスタの閾値電圧とオン電流と
を検知することが好ましい。この発明によれば、シフト
レジスタを構成するトランジスタの閾値電圧とオン電流
を直接計測しなくとも済むので、試験用トランジスタを
計測し易いように配置しておけば、閾値電圧とオン電流
を簡易に検知することが可能となる。
【００２０】また、前記シフトレジスタを構成するトラ
ンジスタが、Ｐチャンネル型ＴＦＴとＮチャンネル型Ｔ
ＦＴであるならば、前記閾値電圧を計測する工程では、
前記Ｐチャンネル型ＴＦＴの第１閾値電圧および第１オ
ン電流、ならびに、前記ＮチャンネルＴＦＴの第２閾値
電圧および第２オン電流を計測し、前記位相を調整する
工程では、前記第１閾値電圧および前記第１オン電流、
ならびに、前記第２閾値電圧および前記第２オン電流に
基づいて、前記クロック信号と前記反転クロック信号と
の位相を調整することが好ましい。これにより、シフト
レジスタを構成する２種類のトランジスタの特性に応じ
て位相を調整することができるので、たとえ、Ｐチャン
ネル型ＴＦＴとＮチャンネル型ＴＦＴの閾値電圧および
オン電流が設計目標からズレたとしても、各ＴＦＴがオ
ン・オフするタイミングを正常なタイミングに調整する
ことができる。この結果、シフトレジスタの誤動作を防
止することが可能となる。
ンジスタが、Ｐチャンネル型ＴＦＴとＮチャンネル型Ｔ
ＦＴであるならば、前記閾値電圧を計測する工程では、
前記Ｐチャンネル型ＴＦＴの第１閾値電圧および第１オ
ン電流、ならびに、前記ＮチャンネルＴＦＴの第２閾値
電圧および第２オン電流を計測し、前記位相を調整する
工程では、前記第１閾値電圧および前記第１オン電流、
ならびに、前記第２閾値電圧および前記第２オン電流に
基づいて、前記クロック信号と前記反転クロック信号と
の位相を調整することが好ましい。これにより、シフト
レジスタを構成する２種類のトランジスタの特性に応じ
て位相を調整することができるので、たとえ、Ｐチャン
ネル型ＴＦＴとＮチャンネル型ＴＦＴの閾値電圧および
オン電流が設計目標からズレたとしても、各ＴＦＴがオ
ン・オフするタイミングを正常なタイミングに調整する
ことができる。この結果、シフトレジスタの誤動作を防
止することが可能となる。
【００２１】さらに、前記位相を調整する工程では、前
記第１閾値電圧と前記第１オン電流とに基づいて、前記
クロック信号の立ち上がりエッジと前記反転クロック信
号の立ち下がりエッジとの相対的な位相を調整すること
が望ましい。くわえて、前記位相を調整する工程では、
前記第２閾値電圧と前記第２オン電流とに基づいて前記
クロック信号の立ち下がりエッジと前記反転クロック信
号の立ち上がりエッジの位相を調整することが望まし
い。
記第１閾値電圧と前記第１オン電流とに基づいて、前記
クロック信号の立ち上がりエッジと前記反転クロック信
号の立ち下がりエッジとの相対的な位相を調整すること
が望ましい。くわえて、前記位相を調整する工程では、
前記第２閾値電圧と前記第２オン電流とに基づいて前記
クロック信号の立ち下がりエッジと前記反転クロック信
号の立ち上がりエッジの位相を調整することが望まし
い。
【００２２】次に、本発明に係る電気光学装置のクロッ
ク信号調整回路は、複数の走査線と、複数のデータ線
と、それらの各交点に対応して設けられる画素とを有す
る表示部と、開始パルスをクロック信号および反転クロ
ック信号に従って順次シフトするシフトレジスタとを備
え、前記複数の走査線または前記複数のデータ線に供給
する各信号を、前記シフトレジスタの各出力信号に基づ
いて生成する電気光学装置に用いられ、前記シフトレジ
スタに供給する前記クロック信号および前記反転クロッ
ク信号の位相を調整することを前提とする。そして、こ
の発明は、前記シフトレジスタを構成するトランジスタ
の閾値電圧に基づいて、前記クロック信号の立ち上がり
エッジと前記反転クロック信号の立ち下がりエッジの相
対的な位相を調整する第１位相調整部と、前記シフトレ
ジスタを構成するトランジスタの閾値電圧に基づいて、
前記クロック信号の立ち上がりエッジと前記反転クロッ
ク信号の立ち下がりエッジの相対的な位相を調整する第
２位相調整部とを備えることを特徴とする。
ク信号調整回路は、複数の走査線と、複数のデータ線
と、それらの各交点に対応して設けられる画素とを有す
る表示部と、開始パルスをクロック信号および反転クロ
ック信号に従って順次シフトするシフトレジスタとを備
え、前記複数の走査線または前記複数のデータ線に供給
する各信号を、前記シフトレジスタの各出力信号に基づ
いて生成する電気光学装置に用いられ、前記シフトレジ
スタに供給する前記クロック信号および前記反転クロッ
ク信号の位相を調整することを前提とする。そして、こ
の発明は、前記シフトレジスタを構成するトランジスタ
の閾値電圧に基づいて、前記クロック信号の立ち上がり
エッジと前記反転クロック信号の立ち下がりエッジの相
対的な位相を調整する第１位相調整部と、前記シフトレ
ジスタを構成するトランジスタの閾値電圧に基づいて、
前記クロック信号の立ち上がりエッジと前記反転クロッ
ク信号の立ち下がりエッジの相対的な位相を調整する第
２位相調整部とを備えることを特徴とする。
【００２３】この発明よれば、トランジスタの閾値電圧
に基づいて、クロック信号と反転クロック信号の相対的
な位相を調整することができるから、トランジスタの閾
値電圧が設計目標から大幅にズレたとしても、そのよう
なシフトレジスタを誤動作させること無く駆動すること
ができる。
に基づいて、クロック信号と反転クロック信号の相対的
な位相を調整することができるから、トランジスタの閾
値電圧が設計目標から大幅にズレたとしても、そのよう
なシフトレジスタを誤動作させること無く駆動すること
ができる。
【００２４】また、シフトレジスタを構成するトランジ
スタが、Ｐチャンネル型ＴＦＴとＮチャンネル型ＴＦＴ
であるならば、本発明のクロック信号調整回路は、前記
Ｐチャンネル型ＴＦＴの第１閾値電圧を検出する第１閾
値電圧検出部と、前記Ｎチャンネル型ＴＦＴの第２閾値
電圧を検出する第２閾値電圧検出部とを備え、前記第１
位相調整部は、前記第１閾値電圧に基づいて前記クロッ
ク信号の立ち上がりエッジと前記反転クロック信号の立
ち下がりエッジの相対的な位相を調整する一方、前記第
２位相調整部は、前記第２閾値電圧に基づいて前記クロ
ック信号の立ち下がりエッジと前記反転クロック信号の
立ち上がりエッジの相対的な位相を調整するように構成
してもよい。この発明によれば、シフトレジスタを構成
する２種類のトランジスタの特性に応じて位相を調整す
ることができるので、各ＴＦＴがオン・オフするタイミ
ングを正常なタイミングに調整することができる。ここ
で、前記シフトレジスタが、前記第１閾値電圧の絶対値
が第１基準電圧値と等しく、かつ、前記第２閾値電圧の
絶対値が第２基準電圧値と等しい場合に、前記開始パル
スを正常にシフトさせるものであるならば、前記第１閾
値電圧の絶対値が前記第１基準電圧値とを比較して小さ
く、かつ、前記第２閾値電圧の絶対値が前記第２基準電
圧値とを比較して大きい場合に、前記第１位相調整部
は、前記反転クロック信号の立ち下がりエッジを前記ク
ロック信号の立ち上がりエッジに対して遅延させること
が好ましい。また、前記第１閾値電圧の絶対値が前記第
１基準電圧値とを比較して大きく、かつ、前記第２閾値
電圧の絶対値が前記第２基準電圧値とを比較して小さい
場合には、前記第２位相調整部は、前記反転クロック信
号の立ち上がりエッジを前記クロック信号の立ち下がり
エッジに対して遅延させることが望ましい。
スタが、Ｐチャンネル型ＴＦＴとＮチャンネル型ＴＦＴ
であるならば、本発明のクロック信号調整回路は、前記
Ｐチャンネル型ＴＦＴの第１閾値電圧を検出する第１閾
値電圧検出部と、前記Ｎチャンネル型ＴＦＴの第２閾値
電圧を検出する第２閾値電圧検出部とを備え、前記第１
位相調整部は、前記第１閾値電圧に基づいて前記クロッ
ク信号の立ち上がりエッジと前記反転クロック信号の立
ち下がりエッジの相対的な位相を調整する一方、前記第
２位相調整部は、前記第２閾値電圧に基づいて前記クロ
ック信号の立ち下がりエッジと前記反転クロック信号の
立ち上がりエッジの相対的な位相を調整するように構成
してもよい。この発明によれば、シフトレジスタを構成
する２種類のトランジスタの特性に応じて位相を調整す
ることができるので、各ＴＦＴがオン・オフするタイミ
ングを正常なタイミングに調整することができる。ここ
で、前記シフトレジスタが、前記第１閾値電圧の絶対値
が第１基準電圧値と等しく、かつ、前記第２閾値電圧の
絶対値が第２基準電圧値と等しい場合に、前記開始パル
スを正常にシフトさせるものであるならば、前記第１閾
値電圧の絶対値が前記第１基準電圧値とを比較して小さ
く、かつ、前記第２閾値電圧の絶対値が前記第２基準電
圧値とを比較して大きい場合に、前記第１位相調整部
は、前記反転クロック信号の立ち下がりエッジを前記ク
ロック信号の立ち上がりエッジに対して遅延させること
が好ましい。また、前記第１閾値電圧の絶対値が前記第
１基準電圧値とを比較して大きく、かつ、前記第２閾値
電圧の絶対値が前記第２基準電圧値とを比較して小さい
場合には、前記第２位相調整部は、前記反転クロック信
号の立ち上がりエッジを前記クロック信号の立ち下がり
エッジに対して遅延させることが望ましい。
【００２５】くわえて、少なくとも、前記第１閾値電圧
検出部と前記第２閾値電圧検出部は、前記シフトレジス
タが形成される同一基板上に形成され、前記第１閾値電
圧検出部は、前記シフトレジスタを構成するＰチャンネ
ル型ＴＦＴと同一プロセスで形成されたＰチャンネル型
ＴＦＴを備え、これを用いて前記第１閾値電圧を検出
し、前記第２閾値電圧検出部は、前記シフトレジスタを
構成するＮチャンネル型ＴＦＴと同一プロセスで形成さ
れたＮチャンネル型ＴＦＴを備え、これを用いて前記第
２閾値電圧を検出することが望ましい。
検出部と前記第２閾値電圧検出部は、前記シフトレジス
タが形成される同一基板上に形成され、前記第１閾値電
圧検出部は、前記シフトレジスタを構成するＰチャンネ
ル型ＴＦＴと同一プロセスで形成されたＰチャンネル型
ＴＦＴを備え、これを用いて前記第１閾値電圧を検出
し、前記第２閾値電圧検出部は、前記シフトレジスタを
構成するＮチャンネル型ＴＦＴと同一プロセスで形成さ
れたＮチャンネル型ＴＦＴを備え、これを用いて前記第
２閾値電圧を検出することが望ましい。
【００２６】次に、電気光学装置のクロック信号調整回
路に関する他の発明は、上述した前提の下に、前記シフ
トレジスタを構成するトランジスタの閾値電圧とオン電
流とに基づいて、前記クロック信号の立ち上がりエッジ
と前記反転クロック信号の立ち下がりエッジの相対的な
位相を調整する第１位相調整部と、前記シフトレジスタ
を構成するトランジスタの閾値電圧とオン電流に基づい
て、前記クロック信号の立ち下がりエッジと前記反転ク
ロック信号の立ち上がりエッジの相対的な位相を調整す
る第２位相調整部とを備えることを特徴とする。
路に関する他の発明は、上述した前提の下に、前記シフ
トレジスタを構成するトランジスタの閾値電圧とオン電
流とに基づいて、前記クロック信号の立ち上がりエッジ
と前記反転クロック信号の立ち下がりエッジの相対的な
位相を調整する第１位相調整部と、前記シフトレジスタ
を構成するトランジスタの閾値電圧とオン電流に基づい
て、前記クロック信号の立ち下がりエッジと前記反転ク
ロック信号の立ち上がりエッジの相対的な位相を調整す
る第２位相調整部とを備えることを特徴とする。
【００２７】この発明によれば、トランジスタの閾値電
圧のみならずオン電流に応じて、クロック信号と反転ク
ロック信号との相対的な位相を調整するので、製造プロ
セスによって、トランジスタのオン電流が設計目標から
ズレたとしても、シフトレジスタを正常に動作させるこ
とが可能である。
圧のみならずオン電流に応じて、クロック信号と反転ク
ロック信号との相対的な位相を調整するので、製造プロ
セスによって、トランジスタのオン電流が設計目標から
ズレたとしても、シフトレジスタを正常に動作させるこ
とが可能である。
【００２８】また、前記シフトレジスタを構成するトラ
ンジスタが、Ｐチャンネル型ＴＦＴとＮチャンネル型Ｔ
ＦＴであるならば、電気光学装置のクロック信号調整回
路に関する他の発明は、前記Ｐチャンネル型ＴＦＴの第
１閾値電圧を検出する第１閾値電圧検出部と、前記Ｎチ
ャンネル型ＴＦＴの第２閾値電圧を検出する第２閾値電
圧検出部と、前記Ｐチャンネル型ＴＦＴの第１オン電流
を検出する第１オン電流検出部と、前記Ｎチャンネル型
ＴＦＴの第２オン電流を検出する第２オン電流検出部と
を備え、前記第１位相調整部は、前記第１閾値電圧と前
記第１オン電流に基づいて前記クロック信号の立ち上が
りエッジと前記反転クロック信号の立ち下がりエッジの
相対的な位相を調整する一方、前記第２位相調整部は、
前記第２閾値電圧と前記第２オン電流とに基づいて前記
クロック信号の立ち下がりエッジと前記反転クロック信
号の立ち上がりエッジの相対的な位相を調整することが
好ましい。さらに、前記第１位相調整部は、前記第１オ
ン電流が大きくなるにつれ、前記クロック信号の立ち上
がりエッジに対する前記反転クロック信号の立ち下がり
エッジの遅延時間を大きくするものであってもい。ま
た、前記第２位相調整部は、前記第２オン電流が大きく
なるにつれ、前記クロック信号の立ち下がりエッジに対
する前記反転クロック信号の立ち上がりエッジの遅延時
間を大きくするものであってもよい。
ンジスタが、Ｐチャンネル型ＴＦＴとＮチャンネル型Ｔ
ＦＴであるならば、電気光学装置のクロック信号調整回
路に関する他の発明は、前記Ｐチャンネル型ＴＦＴの第
１閾値電圧を検出する第１閾値電圧検出部と、前記Ｎチ
ャンネル型ＴＦＴの第２閾値電圧を検出する第２閾値電
圧検出部と、前記Ｐチャンネル型ＴＦＴの第１オン電流
を検出する第１オン電流検出部と、前記Ｎチャンネル型
ＴＦＴの第２オン電流を検出する第２オン電流検出部と
を備え、前記第１位相調整部は、前記第１閾値電圧と前
記第１オン電流に基づいて前記クロック信号の立ち上が
りエッジと前記反転クロック信号の立ち下がりエッジの
相対的な位相を調整する一方、前記第２位相調整部は、
前記第２閾値電圧と前記第２オン電流とに基づいて前記
クロック信号の立ち下がりエッジと前記反転クロック信
号の立ち上がりエッジの相対的な位相を調整することが
好ましい。さらに、前記第１位相調整部は、前記第１オ
ン電流が大きくなるにつれ、前記クロック信号の立ち上
がりエッジに対する前記反転クロック信号の立ち下がり
エッジの遅延時間を大きくするものであってもい。ま
た、前記第２位相調整部は、前記第２オン電流が大きく
なるにつれ、前記クロック信号の立ち下がりエッジに対
する前記反転クロック信号の立ち上がりエッジの遅延時
間を大きくするものであってもよい。
【００２９】くわえて、上述した電気光学装置のクロッ
ク調整回路の発明において、前記シフトレジスタは、複
数の単位回路を縦続接続して構成されており、１つの単
位回路は、当該単位回路の入力信号が供給される第１イ
ンバータとラッチ回路とから構成され、当該ラッチ回路
は第１インバータの出力信号を反転して当該単位回路の
出力信号として出力する第２インバータと、前記第２イ
ンバータの出力信号を反転して前記第２インバータの入
力に供給する第３インバータから構成され、前記第１イ
ンバータは、正電源と負電源との間に第１Ｐチャンネル
型ＴＦＴと、第２Ｐチャンネル型ＴＦＴと、第１Ｎチャ
ンネル型ＴＦＴと、第２Ｎチャンネル型ＴＦＴとを順次
直列に接続し、前記第２Ｐチャンネル型ＴＦＴと前記第
１Ｎチャンネル型ＴＦＴとの接続点から当該第１インバ
ータの出力信号を取り出し、前記第２Ｐチャンネル型Ｔ
ＦＴのゲートと前記第１Ｎチャンネル型ＴＦＴのゲート
とを接続し、当該接続点に当該単位回路の入力信号を供
給し、奇数番目の単位回路における前記第１Ｐチャンネ
ル型ＴＦＴのゲートにクロック信号を供給し、前記第２
Ｎチャンネル型ＴＦＴのゲートに反転クロック信号を供
給する一方、偶数番目の単位回路における前記第１Ｐチ
ャンネル型ＴＦＴのゲートに反転クロック信号を供給
し、前記第２Ｎチャンネル型ＴＦＴのゲートにクロック
信号を供給するように構成されていることが好ましい。
ク調整回路の発明において、前記シフトレジスタは、複
数の単位回路を縦続接続して構成されており、１つの単
位回路は、当該単位回路の入力信号が供給される第１イ
ンバータとラッチ回路とから構成され、当該ラッチ回路
は第１インバータの出力信号を反転して当該単位回路の
出力信号として出力する第２インバータと、前記第２イ
ンバータの出力信号を反転して前記第２インバータの入
力に供給する第３インバータから構成され、前記第１イ
ンバータは、正電源と負電源との間に第１Ｐチャンネル
型ＴＦＴと、第２Ｐチャンネル型ＴＦＴと、第１Ｎチャ
ンネル型ＴＦＴと、第２Ｎチャンネル型ＴＦＴとを順次
直列に接続し、前記第２Ｐチャンネル型ＴＦＴと前記第
１Ｎチャンネル型ＴＦＴとの接続点から当該第１インバ
ータの出力信号を取り出し、前記第２Ｐチャンネル型Ｔ
ＦＴのゲートと前記第１Ｎチャンネル型ＴＦＴのゲート
とを接続し、当該接続点に当該単位回路の入力信号を供
給し、奇数番目の単位回路における前記第１Ｐチャンネ
ル型ＴＦＴのゲートにクロック信号を供給し、前記第２
Ｎチャンネル型ＴＦＴのゲートに反転クロック信号を供
給する一方、偶数番目の単位回路における前記第１Ｐチ
ャンネル型ＴＦＴのゲートに反転クロック信号を供給
し、前記第２Ｎチャンネル型ＴＦＴのゲートにクロック
信号を供給するように構成されていることが好ましい。
【００３０】次に、本発明の電気光学装置は、複数の走
査線と、複数のデータ線と、それらの各交点に対応して
設けられる画素とを有する表示部と、開始パルスをクロ
ック信号および反転クロック信号に従って順次シフトす
るシフトレジスタと、前記シフトレジスタの各出力信号
に基づいて前記複数の走査線または前記複数のデータ線
に供給する各信号を生成する駆動部と、上述したクロッ
ク信号調整回路とを備えたことを特徴とする。この電気
光学装置によれば、シフトレジスタの誤動作がほとんど
無くなるので、表示画像の品質を向上させることができ
る。
査線と、複数のデータ線と、それらの各交点に対応して
設けられる画素とを有する表示部と、開始パルスをクロ
ック信号および反転クロック信号に従って順次シフトす
るシフトレジスタと、前記シフトレジスタの各出力信号
に基づいて前記複数の走査線または前記複数のデータ線
に供給する各信号を生成する駆動部と、上述したクロッ
ク信号調整回路とを備えたことを特徴とする。この電気
光学装置によれば、シフトレジスタの誤動作がほとんど
無くなるので、表示画像の品質を向上させることができ
る。
【００３１】また、本発明の電子機器は、上述した電気
光学装置を表示手段に用いたことを特徴とする。電子機
器としては、例えば、携帯電話機、ビデオプロジェク
タ、ビデオカメラのビューファインダ等が該当する。
光学装置を表示手段に用いたことを特徴とする。電子機
器としては、例えば、携帯電話機、ビデオプロジェク
タ、ビデオカメラのビューファインダ等が該当する。
【００３２】次に、本発明の電気光学装置の生産方法
は、複数の走査線と、複数のデータ線と、それらの各交
点に対応して設けられる画素とを有する表示部と、当該
表示部をシフトレジスタを用いて駆動する駆動部とを有
する表示パネル、および、前記シフトレジスタに供給す
るクロック信号と反転クロック信号とを生成するととも
に前記クロック信号と前記反転クロック信号の相対的な
位相を調整可能なクロック信号生成回路とを備えた電気
光学装置を前提とし、前記表示パネルを製造し、製造さ
れた表示パネル中のシフトレジスタを構成するトランジ
スタの閾値電圧を計測し、前記クロック信号生成回路に
おいて、計測された閾値電圧に基づいて、前記クロック
信号と前記反転クロック信号との位相を調整することを
特徴とする。
は、複数の走査線と、複数のデータ線と、それらの各交
点に対応して設けられる画素とを有する表示部と、当該
表示部をシフトレジスタを用いて駆動する駆動部とを有
する表示パネル、および、前記シフトレジスタに供給す
るクロック信号と反転クロック信号とを生成するととも
に前記クロック信号と前記反転クロック信号の相対的な
位相を調整可能なクロック信号生成回路とを備えた電気
光学装置を前提とし、前記表示パネルを製造し、製造さ
れた表示パネル中のシフトレジスタを構成するトランジ
スタの閾値電圧を計測し、前記クロック信号生成回路に
おいて、計測された閾値電圧に基づいて、前記クロック
信号と前記反転クロック信号との位相を調整することを
特徴とする。
【００３３】この発明によれば、表示パネルを製造する
際に、シフトレジスタを構成する閾値電圧が設計目標か
ら大幅にズレた場合であっても、クロック信号と反転ク
ロック信号との位相を調整することができるので、シフ
トレジスタを正常に動作させることができる。このた
め、従来、不良品とされてきた表示パネルであっても良
品として用いることができるので、表示パネルの歩留ま
りを大幅に向上させることができる。この結果、電気光
学装置の生産コストを低下させることができる。
際に、シフトレジスタを構成する閾値電圧が設計目標か
ら大幅にズレた場合であっても、クロック信号と反転ク
ロック信号との位相を調整することができるので、シフ
トレジスタを正常に動作させることができる。このた
め、従来、不良品とされてきた表示パネルであっても良
品として用いることができるので、表示パネルの歩留ま
りを大幅に向上させることができる。この結果、電気光
学装置の生産コストを低下させることができる。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３５】＜電気光学装置の全体構成＞まず、実施形
態に係る電気光学装置について、液晶表示装置を例にと
って説明する。図１は、その液晶表示装置の電気的構成
を示すブロック図である。この図に示されるように、液
晶表示装置は、液晶パネル１００と、タイミングジェネ
レータ２００と、画像信号処理回路３００とを備える。
このうち、タイミングジェネレータ２００は、各部で使
用されるタイミング信号（必要に応じて後述する）を出
力するものである。また、画像信号処理回路３００内部
におけるＳ／Ｐ変換回路３０２は、１系統の画像信号Ｖ
ＩＤを入力すると、これを６相の画像信号ＶＩＤ１〜Ｖ
ＩＤ６にシリアル−パラレル変換して出力するものであ
る。ここで、画像信号を６相にシリアル−パラレル変換
する理由は、後述するサンプリング回路によって、スイ
ッチング素子として機能する各ＴＦＴのソース領域への
画像信号の印加時間を長くして、サンプル＆ホールド時
間および充放電時間を十分に確保するためである。
態に係る電気光学装置について、液晶表示装置を例にと
って説明する。図１は、その液晶表示装置の電気的構成
を示すブロック図である。この図に示されるように、液
晶表示装置は、液晶パネル１００と、タイミングジェネ
レータ２００と、画像信号処理回路３００とを備える。
このうち、タイミングジェネレータ２００は、各部で使
用されるタイミング信号（必要に応じて後述する）を出
力するものである。また、画像信号処理回路３００内部
におけるＳ／Ｐ変換回路３０２は、１系統の画像信号Ｖ
ＩＤを入力すると、これを６相の画像信号ＶＩＤ１〜Ｖ
ＩＤ６にシリアル−パラレル変換して出力するものであ
る。ここで、画像信号を６相にシリアル−パラレル変換
する理由は、後述するサンプリング回路によって、スイ
ッチング素子として機能する各ＴＦＴのソース領域への
画像信号の印加時間を長くして、サンプル＆ホールド時
間および充放電時間を十分に確保するためである。
【００３６】一方、増幅・反転回路３０４は、シリアル
−パラレル変換された画像信号のうち、反転が必要とな
るものを反転させ、この後、適宜、増幅して画像信号Ｖ
ＩＤ１〜ＶＩＤ６として液晶パネル１００に対して並列
的に供給するものである。なお、反転するか否かについ
ては、一般には、データ信号の印加方式が走査線単位
の極性反転であるか、データ線単位の極性反転である
か、画素単位の極性反転であるか、画素単位の極性
反転であるかに応じて定められ、その反転周期は、１水
平走査期間またはドットクロック周期、または１垂直走
査期間に設定される。なお、本実施形態における極性反
転とは、画像信号の振幅中心電位を基準として正極性と
負極性に交互に電圧レベルを反転させることをいう。
−パラレル変換された画像信号のうち、反転が必要とな
るものを反転させ、この後、適宜、増幅して画像信号Ｖ
ＩＤ１〜ＶＩＤ６として液晶パネル１００に対して並列
的に供給するものである。なお、反転するか否かについ
ては、一般には、データ信号の印加方式が走査線単位
の極性反転であるか、データ線単位の極性反転である
か、画素単位の極性反転であるか、画素単位の極性
反転であるかに応じて定められ、その反転周期は、１水
平走査期間またはドットクロック周期、または１垂直走
査期間に設定される。なお、本実施形態における極性反
転とは、画像信号の振幅中心電位を基準として正極性と
負極性に交互に電圧レベルを反転させることをいう。
【００３７】＜液晶パネルの構成＞次に、液晶パネル１
００の電気的構成について説明する。液晶パネル１００
は、後述するように、素子基板と対向基板とを互いに電
極形成面を対向して貼付した構成となっている。このう
ち、素子基板にあっては、図においてＸ方向に沿って平
行に複数本の走査線１１２が配列して形成され、また、
これと直交するＹ方向に沿って平行に複数本のデータ線
１１４が形成されている。そして、これらの走査線１１
２とデータ線１１４との各交点においては、ＴＦＴ１１
６のゲート電極が走査線１１２に接続される一方、ＴＦ
Ｔ１１６のソース電極がデータ線１１４に接続されると
ともに、ＴＦＴ１１６のドレイン電極が画素電極１１８
に接続されている。そして、各画素は、画素電極１１８
と、後述する対向基板に形成された共通電極と、これら
両電極間に挟持された液晶とによって構成される結果、
走査線１１２とデータ線１１４との各交点に対応して、
マトリクス状に配列することとなる。なお、このほか
に、各画素毎に、蓄積容量（図示省略）を、電気的にみ
て画素電極１１８と共通電極とに挟持された液晶に対し
て並列に形成しても良い。
００の電気的構成について説明する。液晶パネル１００
は、後述するように、素子基板と対向基板とを互いに電
極形成面を対向して貼付した構成となっている。このう
ち、素子基板にあっては、図においてＸ方向に沿って平
行に複数本の走査線１１２が配列して形成され、また、
これと直交するＹ方向に沿って平行に複数本のデータ線
１１４が形成されている。そして、これらの走査線１１
２とデータ線１１４との各交点においては、ＴＦＴ１１
６のゲート電極が走査線１１２に接続される一方、ＴＦ
Ｔ１１６のソース電極がデータ線１１４に接続されると
ともに、ＴＦＴ１１６のドレイン電極が画素電極１１８
に接続されている。そして、各画素は、画素電極１１８
と、後述する対向基板に形成された共通電極と、これら
両電極間に挟持された液晶とによって構成される結果、
走査線１１２とデータ線１１４との各交点に対応して、
マトリクス状に配列することとなる。なお、このほか
に、各画素毎に、蓄積容量（図示省略）を、電気的にみ
て画素電極１１８と共通電極とに挟持された液晶に対し
て並列に形成しても良い。
【００３８】さて、駆動回路１２０は、データ線駆動回
路１３０、サンプリング回路１４０および走査線駆動回
路１５０からなり、後述するように素子基板における対
向面にあって、表示領域の周辺部に形成されるものであ
る。これらの回路の能動素子は、後述するように、いず
れもｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴの組
み合わせにより形成可能であるから、画素をスイッチン
グするＴＦＴ１１６と共通の製造プロセス（例えば、工
程温度が約１０００℃のプロセス）で形成すると、集積
化や、製造コスト、素子の均一性などの点において有利
となる。
路１３０、サンプリング回路１４０および走査線駆動回
路１５０からなり、後述するように素子基板における対
向面にあって、表示領域の周辺部に形成されるものであ
る。これらの回路の能動素子は、後述するように、いず
れもｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴの組
み合わせにより形成可能であるから、画素をスイッチン
グするＴＦＴ１１６と共通の製造プロセス（例えば、工
程温度が約１０００℃のプロセス）で形成すると、集積
化や、製造コスト、素子の均一性などの点において有利
となる。
【００３９】ここで、駆動回路１２０のうち、データ線
駆動回路１３０は、シフトレジスタを有し、タイミング
ジェネレータ２００からのクロック信号ＣＬＸや、その
反転クロック信号ＣＬＸINVに基づいて、サンプリング
信号Ｓ１〜Ｓｍを順次出力するものである。
駆動回路１３０は、シフトレジスタを有し、タイミング
ジェネレータ２００からのクロック信号ＣＬＸや、その
反転クロック信号ＣＬＸINVに基づいて、サンプリング
信号Ｓ１〜Ｓｍを順次出力するものである。
【００４０】サンプリング回路１４０は、６本のデータ
線１１４を１群とし、これらの群に属するデータ線１１
４に対し、サンプリング信号Ｓ１〜Ｓｍにしたがって画
像信号ＶＩＤ１〜ＶＩＤ６をそれぞれサンプリングして
供給するものである。詳細には、サンプリング回路１４
０には、ＴＦＴからなるスイッチ１４１が各データ線１
１４の一端に設けられるとともに、各スイッチ１４１の
ソース電極は、画像信号ＶＩＤ１〜ＶＩＤ６のいずれか
が供給される信号線に接続され、また、各スイッチ１４
１のドレイン電極は１本のデータ線１１４に接続されて
いる。さらに、各群に属するデータ線１１４に接続され
た各スイッチ１４１のゲート電極は、その群に対応して
サンプリング信号Ｓ１〜Ｓｍが供給される信号線のいず
れかに接続されている。上述したように本実施形態にあ
っては、画像信号ＶＩＤ１〜ＶＩＤ６は同時に供給され
るので、サンプリング信号Ｓ１により同時にサンプリン
グされることとなる。なお、画像信号ＶＩＤ１〜ＶＩＤ
６が順次シフトされたタイミングで供給される場合に
は、サンプリング信号Ｓ１、Ｓ１、……、により順次サ
ンプリングされることとなる。
線１１４を１群とし、これらの群に属するデータ線１１
４に対し、サンプリング信号Ｓ１〜Ｓｍにしたがって画
像信号ＶＩＤ１〜ＶＩＤ６をそれぞれサンプリングして
供給するものである。詳細には、サンプリング回路１４
０には、ＴＦＴからなるスイッチ１４１が各データ線１
１４の一端に設けられるとともに、各スイッチ１４１の
ソース電極は、画像信号ＶＩＤ１〜ＶＩＤ６のいずれか
が供給される信号線に接続され、また、各スイッチ１４
１のドレイン電極は１本のデータ線１１４に接続されて
いる。さらに、各群に属するデータ線１１４に接続され
た各スイッチ１４１のゲート電極は、その群に対応して
サンプリング信号Ｓ１〜Ｓｍが供給される信号線のいず
れかに接続されている。上述したように本実施形態にあ
っては、画像信号ＶＩＤ１〜ＶＩＤ６は同時に供給され
るので、サンプリング信号Ｓ１により同時にサンプリン
グされることとなる。なお、画像信号ＶＩＤ１〜ＶＩＤ
６が順次シフトされたタイミングで供給される場合に
は、サンプリング信号Ｓ１、Ｓ１、……、により順次サ
ンプリングされることとなる。
【００４１】走査線駆動回路１５０は、シフトレジスタ
を有し、タイミングジェネレータ２００からのクロック
信号ＣＬＹや、その反転クロック信号ＣＬＹINV、転送
開始パルスＤＹ等に基づいて、走査信号を各走査線１１
２に対して順次出力するものである。
を有し、タイミングジェネレータ２００からのクロック
信号ＣＬＹや、その反転クロック信号ＣＬＹINV、転送
開始パルスＤＹ等に基づいて、走査信号を各走査線１１
２に対して順次出力するものである。
【００４２】＜タイミングジェネレータ＞次に、タイミ
ングジェネレータ２００の主要部であるクロック信号生
成回路について説明する。クロック信号生成回路は、第
１クロック信号生成回路２００Ａと第２クロック信号生
成回路２００Ｂからなる。第１クロック信号生成回路２
００Ａは、走査線駆動回路１５０のシフトレジスタに供
給するクロック信号ＣＬＹと反転クロック信号ＣＬＹIN
Vを生成する回路であり、一方、第２クロック信号生成
回路２００Ｂは、データ線駆動回路１３０のシフトレジ
スタに供給するクロック信号ＣＬＸと反転クロック信号
ＣＬＸINVを生成する回路である。
ングジェネレータ２００の主要部であるクロック信号生
成回路について説明する。クロック信号生成回路は、第
１クロック信号生成回路２００Ａと第２クロック信号生
成回路２００Ｂからなる。第１クロック信号生成回路２
００Ａは、走査線駆動回路１５０のシフトレジスタに供
給するクロック信号ＣＬＹと反転クロック信号ＣＬＹIN
Vを生成する回路であり、一方、第２クロック信号生成
回路２００Ｂは、データ線駆動回路１３０のシフトレジ
スタに供給するクロック信号ＣＬＸと反転クロック信号
ＣＬＸINVを生成する回路である。
【００４３】第１クロック信号生成回路２００Ａと第２
クロック信号生成回路２００Ｂとは、同一の構成であ
り、それらに供給されるトリガパルスＴＰの周期が異な
るだけであるので、ここでは、第１クロック信号発生回
路２００Ａについて説明する。
クロック信号生成回路２００Ｂとは、同一の構成であ
り、それらに供給されるトリガパルスＴＰの周期が異な
るだけであるので、ここでは、第１クロック信号発生回
路２００Ａについて説明する。
【００４４】図２は、第１クロック信号生成回路２００
Ａの主要部の構成を示すブロック図であり、図３は第１
クロック信号生成回路２００Ａの各部の波形を示すタイ
ミングチャートである。
Ａの主要部の構成を示すブロック図であり、図３は第１
クロック信号生成回路２００Ａの各部の波形を示すタイ
ミングチャートである。
【００４５】図２において、第１クロック信号生成回路
２００Ａは、トリガ型フリップフロップ２０１と、遅延
回路２０２、分配回路２０３、立ち下がりエッジ制御回
路２０４、立ち上がりエッジ制御回路２０５、およびセ
ットリセット型フリップフロップ２０６から構成されて
いる。
２００Ａは、トリガ型フリップフロップ２０１と、遅延
回路２０２、分配回路２０３、立ち下がりエッジ制御回
路２０４、立ち上がりエッジ制御回路２０５、およびセ
ットリセット型フリップフロップ２０６から構成されて
いる。
【００４６】まず、トリガ型フリップフロップ２０１の
クロック端子には、トリガパルスＴＰがタイミングジェ
ネレータ２００の他の構成部分から供給されるようにな
っている。ここで、トリガパルスＴＰは、図３（ａ）に
示すように一定周期の信号であり、クロック信号ＣＬＹ
の立ち上がりエッジおよび立ち下がりエッジの発生タイ
ミングを定めるものである。また、トリガパルスＴＰの
１周期は、生成すべきクロック信号ＣＬＹの１／２周期
ＴＣと一致するように設定してある。トリガ型フリップ
フロップ２０１は、トリガパルスＴＰに同期して図３
（ｂ）に示すクロック信号ＣＬＹを生成する。
クロック端子には、トリガパルスＴＰがタイミングジェ
ネレータ２００の他の構成部分から供給されるようにな
っている。ここで、トリガパルスＴＰは、図３（ａ）に
示すように一定周期の信号であり、クロック信号ＣＬＹ
の立ち上がりエッジおよび立ち下がりエッジの発生タイ
ミングを定めるものである。また、トリガパルスＴＰの
１周期は、生成すべきクロック信号ＣＬＹの１／２周期
ＴＣと一致するように設定してある。トリガ型フリップ
フロップ２０１は、トリガパルスＴＰに同期して図３
（ｂ）に示すクロック信号ＣＬＹを生成する。
【００４７】次に、遅延回路２０２は、例えば、偶数個
のインバータを多段接続して構成されている。この遅延
回路２０２の有する遅延時間は、ＴＤであり、図３に示
すようにクロック信号ＣＬＹの１／２周期ＴＣより若干
短い時間に設定してある。この遅延回路２０２によっ
て、トリガパルスＴＰが遅延され、トリガパルスＴＰよ
り時間ＴＤだけ遅れた遅延トリガパルスＴＰ’が生成さ
れる（図３（ｃ）参照）。
のインバータを多段接続して構成されている。この遅延
回路２０２の有する遅延時間は、ＴＤであり、図３に示
すようにクロック信号ＣＬＹの１／２周期ＴＣより若干
短い時間に設定してある。この遅延回路２０２によっ
て、トリガパルスＴＰが遅延され、トリガパルスＴＰよ
り時間ＴＤだけ遅れた遅延トリガパルスＴＰ’が生成さ
れる（図３（ｃ）参照）。
【００４８】次に、分配回路２０３は、遅延トリガパル
スＴＰ’を、クロック信号ＣＬＹに基づいて分配するよ
うに構成されている。具体的には、クロック信号ＣＬＹ
がＬレベルの期間中に発生する遅延トリガパルスＴＰ’
を立ち下がりトリガパルスＤＴＰ（図３（ｄ）参照）と
して立ち下がりエッジ制御回路２０４に供給する一方、
クロック信号ＣＬＹがＨレベルの期間中に発生する遅延
トリガパルスＴＰ’を立ち上がりトリガパルスＵＴＰ
（図３（ｅ）参照）として立ち下がりエッジ制御回路２
０４に供給する。
スＴＰ’を、クロック信号ＣＬＹに基づいて分配するよ
うに構成されている。具体的には、クロック信号ＣＬＹ
がＬレベルの期間中に発生する遅延トリガパルスＴＰ’
を立ち下がりトリガパルスＤＴＰ（図３（ｄ）参照）と
して立ち下がりエッジ制御回路２０４に供給する一方、
クロック信号ＣＬＹがＨレベルの期間中に発生する遅延
トリガパルスＴＰ’を立ち上がりトリガパルスＵＴＰ
（図３（ｅ）参照）として立ち下がりエッジ制御回路２
０４に供給する。
【００４９】次に、立ち下がりエッジ制御回路２０４
は、８個の遅延回路２０４１ａ〜２０４１ｇと、選択回
路２０４２、ＤＩＰスイッチ２０４３、およびラダー抵
抗２０４４から構成されている。各遅延回路２０４１ａ
〜２０４１ｇは、上述した遅延回路２０２と同様に、偶
数個のインバータによって構成することができる。ま
た、各遅延回路２０４１ａ〜２０４１ｇの遅延時間はｔ
ｄある。この例では、クロック信号ＣＬＹの１／２周期
をＴＣとしたとき、ＴＣ＝ＴＤ＋３ｔｄとなるように、
遅延時間ｔｄを設定してある。
は、８個の遅延回路２０４１ａ〜２０４１ｇと、選択回
路２０４２、ＤＩＰスイッチ２０４３、およびラダー抵
抗２０４４から構成されている。各遅延回路２０４１ａ
〜２０４１ｇは、上述した遅延回路２０２と同様に、偶
数個のインバータによって構成することができる。ま
た、各遅延回路２０４１ａ〜２０４１ｇの遅延時間はｔ
ｄある。この例では、クロック信号ＣＬＹの１／２周期
をＴＣとしたとき、ＴＣ＝ＴＤ＋３ｔｄとなるように、
遅延時間ｔｄを設定してある。
【００５０】このため、遅延回路２０４１ｃの出力信号
の位相は、トリガパルスＴＰの位相と一致することにな
る。換言すれば、遅延回路２０４１ｃの出力信号に基づ
いて反転クロック信号ＣＬＹINVの立ち下がりエッジを
生成すれば、クロック信号ＣＬＹINVの立ち上がりエッ
ジと反転クロック信号ＣＬＹINVの立ち下がりエッジを
同一のタイミングで発生させることができる。
の位相は、トリガパルスＴＰの位相と一致することにな
る。換言すれば、遅延回路２０４１ｃの出力信号に基づ
いて反転クロック信号ＣＬＹINVの立ち下がりエッジを
生成すれば、クロック信号ＣＬＹINVの立ち上がりエッ
ジと反転クロック信号ＣＬＹINVの立ち下がりエッジを
同一のタイミングで発生させることができる。
【００５１】さらに、立ち下がりトリガパルスＤＴＰ、
またはトリガ遅延回路２０４１ａ，２０４１ｂの各出力
信号に基づいて反転クロック信号ＣＬＹINVの立ち下が
りエッジを生成すれば、クロック信号ＣＬＹINVの立ち
上がりエッジに対して反転クロック信号ＣＬＹINVの立
ち下がりエッジの位相を早めることができる。
またはトリガ遅延回路２０４１ａ，２０４１ｂの各出力
信号に基づいて反転クロック信号ＣＬＹINVの立ち下が
りエッジを生成すれば、クロック信号ＣＬＹINVの立ち
上がりエッジに対して反転クロック信号ＣＬＹINVの立
ち下がりエッジの位相を早めることができる。
【００５２】くわえて、トリガ遅延回路２０４１ｄ〜２
０４１ｇの各出力信号に基づいて反転クロック信号ＣＬ
ＹINVの立ち下がりエッジを生成すれば、クロック信号
ＣＬＹINVの立ち上がりエッジに対して反転クロック信
号ＣＬＹINVの立ち下がりエッジの位相を遅延させるこ
とができる。
０４１ｇの各出力信号に基づいて反転クロック信号ＣＬ
ＹINVの立ち下がりエッジを生成すれば、クロック信号
ＣＬＹINVの立ち上がりエッジに対して反転クロック信
号ＣＬＹINVの立ち下がりエッジの位相を遅延させるこ
とができる。
【００５３】選択回路２０４２は、３ビットの選択制御
信号ＣＴＬに基づいて、立ち下がりトリガパルスＤＴＰ
および各遅延回路２０４１の各出力信号の中から１つを
選択して、調整済立ち下がりトリガパルスＤＴＰ’とし
て出力する。また、選択制御信号ＣＴＬは、３ビットの
ＤＩＰスイッチ２０４３の設定によって、選択回路２０
４２に入力されるようになっている。
信号ＣＴＬに基づいて、立ち下がりトリガパルスＤＴＰ
および各遅延回路２０４１の各出力信号の中から１つを
選択して、調整済立ち下がりトリガパルスＤＴＰ’とし
て出力する。また、選択制御信号ＣＴＬは、３ビットの
ＤＩＰスイッチ２０４３の設定によって、選択回路２０
４２に入力されるようになっている。
【００５４】ここで、図３（ｆ）は、図３（ｄ）に示す
立ち下がりトリガパルスＤＴＰの時間軸を４倍に伸長し
たものである。この場合、各遅延回路２０４１ａ〜２０
４１ｇの出力信号は、図３（ｇ）〜図３（ｍ）に示すよ
うに、立ち下がりトリガパルスＤＴＰを順次時間ｔｄだ
け遅延したものとなっている。
立ち下がりトリガパルスＤＴＰの時間軸を４倍に伸長し
たものである。この場合、各遅延回路２０４１ａ〜２０
４１ｇの出力信号は、図３（ｇ）〜図３（ｍ）に示すよ
うに、立ち下がりトリガパルスＤＴＰを順次時間ｔｄだ
け遅延したものとなっている。
【００５５】次に、立ち上がりエッジ制御回路２０５
は、立ち下がりエッジ制御回路２０４と同様に構成され
ており、立ち上がりトリガパルスＵＴＰを入力し、調整
済立ち上がりトリガパルスＵＴＰ’を出力する。
は、立ち下がりエッジ制御回路２０４と同様に構成され
ており、立ち上がりトリガパルスＵＴＰを入力し、調整
済立ち上がりトリガパルスＵＴＰ’を出力する。
【００５６】次に、セットリセットフリップフロップ２
０６は、調整済立ち上がりトリガパルスＵＴＰ’に同期
してＨレベルとなり、調整済立ち下がりトリガパルスＤ
ＴＰ’に同期してＬレベルとなる反転クロック信号ＣＬ
ＹINVを生成する。
０６は、調整済立ち上がりトリガパルスＵＴＰ’に同期
してＨレベルとなり、調整済立ち下がりトリガパルスＤ
ＴＰ’に同期してＬレベルとなる反転クロック信号ＣＬ
ＹINVを生成する。
【００５７】以上の構成において、立ち下がりエッジ制
御回路２０４のＤＩＰスイッチ２０４３の設定を切り替
えることによって、クロック信号ＣＬＹの立ち上がりエ
ッジに対して反転クロック信号ＣＬＹINVの立ち下がり
エッジの位相を調整することができる。また、立ち上が
りエッジ制御回路２０５のＤＩＰスイッチの設定を切り
替えることによって、クロック信号ＣＬＹの立ち下がり
エッジに対して反転クロック信号ＣＬＹINVの立ち上が
りエッジの位相を調整することができる。
御回路２０４のＤＩＰスイッチ２０４３の設定を切り替
えることによって、クロック信号ＣＬＹの立ち上がりエ
ッジに対して反転クロック信号ＣＬＹINVの立ち下がり
エッジの位相を調整することができる。また、立ち上が
りエッジ制御回路２０５のＤＩＰスイッチの設定を切り
替えることによって、クロック信号ＣＬＹの立ち下がり
エッジに対して反転クロック信号ＣＬＹINVの立ち上が
りエッジの位相を調整することができる。
【００５８】例えば、クロック信号ＣＬＹの立ち上がり
エッジに対して反転クロック信号ＣＬＹINVの立ち下が
りエッジの位相を時間ｔｄだけ遅延させ、反転クロック
信号ＣＬＹINVの立ち上がりエッジとクロック信号ＣＬ
Ｙの立ち下がりエッジの位相を一致させるのであれば、
立ち下がりエッジ制御回路２０４のＤＩＰスイッチ２０
４３の設定を“０１１”とし、立ち上がりエッジ制御回
路２０５のＤＩＰスイッチの設定を“０１０”とすれば
よい。この場合には、調整済立ち下がりトリガパルスＤ
ＴＰ’として図３（ｊ）に示す遅延回路２０４１ｃの出
力信号が選択され、図３（ｎ）に示す調整済立ち上がり
トリガパルスＵＴＰ’が選択される。これにより、セッ
トリセットフリップフロップ２０６は、図３（ｏ）に示
す反転クロック信号ＣＬＹINVを生成する。図３（ｏ）
に示す反転クロック信号ＣＬＹINVは、図３（ｐ）に示
すクロック信号ＣＬＹと比較して、その立ち下がりエッ
ジの位相が時間ｔｄだけ遅れたものとなる。
エッジに対して反転クロック信号ＣＬＹINVの立ち下が
りエッジの位相を時間ｔｄだけ遅延させ、反転クロック
信号ＣＬＹINVの立ち上がりエッジとクロック信号ＣＬ
Ｙの立ち下がりエッジの位相を一致させるのであれば、
立ち下がりエッジ制御回路２０４のＤＩＰスイッチ２０
４３の設定を“０１１”とし、立ち上がりエッジ制御回
路２０５のＤＩＰスイッチの設定を“０１０”とすれば
よい。この場合には、調整済立ち下がりトリガパルスＤ
ＴＰ’として図３（ｊ）に示す遅延回路２０４１ｃの出
力信号が選択され、図３（ｎ）に示す調整済立ち上がり
トリガパルスＵＴＰ’が選択される。これにより、セッ
トリセットフリップフロップ２０６は、図３（ｏ）に示
す反転クロック信号ＣＬＹINVを生成する。図３（ｏ）
に示す反転クロック信号ＣＬＹINVは、図３（ｐ）に示
すクロック信号ＣＬＹと比較して、その立ち下がりエッ
ジの位相が時間ｔｄだけ遅れたものとなる。
【００５９】＜走査線駆動回路の構成＞次に、本実施形
態に係る走査線駆動回路１５０について説明する。走査
線駆動回路１５０は、タイミングジェネレータ２００か
らのクロック信号ＣＬＹ、反転クロック信号ＣＬＹINV
に基づいて、走査信号Ｙ１〜Ｙｎ-1を順次出力するもの
である。
態に係る走査線駆動回路１５０について説明する。走査
線駆動回路１５０は、タイミングジェネレータ２００か
らのクロック信号ＣＬＹ、反転クロック信号ＣＬＹINV
に基づいて、走査信号Ｙ１〜Ｙｎ-1を順次出力するもの
である。
【００６０】図４は、走査線駆動回路１５０の構成を示
すブロック図である。この図において、クロック信号Ｃ
ＬＹ、その反転信号ＣＬＹINV、パルスＤＹおよび信号
ＥＮは、いずれも図１におけるタイミングジェネレータ
２００によって、画像信号ＶＩＤ１〜ＶＩＤ６と同期し
て供給されるものである。
すブロック図である。この図において、クロック信号Ｃ
ＬＹ、その反転信号ＣＬＹINV、パルスＤＹおよび信号
ＥＮは、いずれも図１におけるタイミングジェネレータ
２００によって、画像信号ＶＩＤ１〜ＶＩＤ６と同期し
て供給されるものである。
【００６１】まず、ＴＥＧ１は、ドレイン電流特性を測
定するためのＮチャンネル型ＴＦＴであり、ＴＥＧ２
は、ドレイン電流特性を測定するためのＰチャンネル型
ＴＦＴである。ＴＥＧ１とＴＥＧ２は、走査線駆動回路
１５０を構成するＴＦＴと同一のプロセスによって作成
する。
定するためのＮチャンネル型ＴＦＴであり、ＴＥＧ２
は、ドレイン電流特性を測定するためのＰチャンネル型
ＴＦＴである。ＴＥＧ１とＴＥＧ２は、走査線駆動回路
１５０を構成するＴＦＴと同一のプロセスによって作成
する。
【００６２】したがって、ＴＥＧ１およびＴＥＧ２のド
レイン電流特性を測定することによって、走査線駆動回
路１５０を構成するＮチャンネル型ＴＦＴおよびＰチャ
ンネル型ＴＦＴの閾値電圧とオン電流を各々知ることが
できる。詳細には後述するが、液晶パネル１００を製造
した後、ＴＥＧ１の各端子Ｔｎ１〜Ｔｎ３、ＴＥＧ２の
各端子Ｔｐ１〜Ｔｐ３を測定装置と接続し、ドレイン電
流特性を測定するようにしている。
レイン電流特性を測定することによって、走査線駆動回
路１５０を構成するＮチャンネル型ＴＦＴおよびＰチャ
ンネル型ＴＦＴの閾値電圧とオン電流を各々知ることが
できる。詳細には後述するが、液晶パネル１００を製造
した後、ＴＥＧ１の各端子Ｔｎ１〜Ｔｎ３、ＴＥＧ２の
各端子Ｔｐ１〜Ｔｐ３を測定装置と接続し、ドレイン電
流特性を測定するようにしている。
【００６３】なお、この例では、走査線駆動回路１５０
にＴＥＧ１およびＴＥＧ２を作成したが、ＴＥＧ１およ
びＴＥＧ２は、素子基板１０１の周辺部分のいずれに作
成してもよい。また、データ線駆動回路１３０のＴＦＴ
も、ＴＥＧ１，ＴＥＧ２および走査線駆動回路１５０と
同一プロセスで製造されるので、ＴＥＧ１，ＴＥＧ２の
ドレイン電流特性を測定することによって、データ線駆
動回路１３０を構成するＮチャンネル型ＴＦＴおよびＰ
チャンネル型ＴＦＴの閾値電圧とオン電流を各々知るこ
とができる。
にＴＥＧ１およびＴＥＧ２を作成したが、ＴＥＧ１およ
びＴＥＧ２は、素子基板１０１の周辺部分のいずれに作
成してもよい。また、データ線駆動回路１３０のＴＦＴ
も、ＴＥＧ１，ＴＥＧ２および走査線駆動回路１５０と
同一プロセスで製造されるので、ＴＥＧ１，ＴＥＧ２の
ドレイン電流特性を測定することによって、データ線駆
動回路１３０を構成するＮチャンネル型ＴＦＴおよびＰ
チャンネル型ＴＦＴの閾値電圧とオン電流を各々知るこ
とができる。
【００６４】次に、レベルシフタ（ＬＳ）１５１２、１
５１４は、それぞれ低論理振幅のクロック信号ＣＬＹ、
その反転クロック信号ＣＬＹINVを高論理振幅の信号に
変換して出力するものである。ここで、レベルシフタ１
５１２、１５１４によって論理振幅を変換する理由は、
液晶パネル１００に各種タイミング信号を供給するタイ
ミングジェネレータ２００（図１参照）は、一般にＣＭ
ＯＳ回路で構成されるので、その出力電圧は３〜５Ｖ程
度であるのに対し、データ線駆動回路１３０の構成素子
は、画素をスイッチングするＴＦＴ１１６と同一プロセ
スで素子基板上に形成されたＴＦＴであるので、１２Ｖ
程度の比較的高い動作電圧が要求され、クロック信号に
同期して論理動作を実行するデータ線駆動回路１３０に
も同程度の動作電圧が必要となるからである。なお、図
示してはいないが、パルスＤＹおよび信号ＥＮについて
も、同様なレベルシフタによって低論理振幅の信号から
高論理振幅の信号に変換されたものが用いられる。
５１４は、それぞれ低論理振幅のクロック信号ＣＬＹ、
その反転クロック信号ＣＬＹINVを高論理振幅の信号に
変換して出力するものである。ここで、レベルシフタ１
５１２、１５１４によって論理振幅を変換する理由は、
液晶パネル１００に各種タイミング信号を供給するタイ
ミングジェネレータ２００（図１参照）は、一般にＣＭ
ＯＳ回路で構成されるので、その出力電圧は３〜５Ｖ程
度であるのに対し、データ線駆動回路１３０の構成素子
は、画素をスイッチングするＴＦＴ１１６と同一プロセ
スで素子基板上に形成されたＴＦＴであるので、１２Ｖ
程度の比較的高い動作電圧が要求され、クロック信号に
同期して論理動作を実行するデータ線駆動回路１３０に
も同程度の動作電圧が必要となるからである。なお、図
示してはいないが、パルスＤＹおよび信号ＥＮについて
も、同様なレベルシフタによって低論理振幅の信号から
高論理振幅の信号に変換されたものが用いられる。
【００６５】次に、シフトレジスタ１５５０は、単位回
路Ｒ１〜Ｒｎをｎ（ｎは自然数）段縦続接続したもので
あり、垂直走査期間の最初に供給されるパルスＤＹを、
高論理振幅に変換されたクロック信号ＣＬＹおよび反転
クロック信号ＣＬＹINVにしたがって、前段（左側）の
単位回路から後段（右側）の単位回路へ順次シフトして
出力する構成となっている。尚、ここでは説明の便宜
上、シフトレジスタは単位回路が奇数段従属接続したも
のとする。
路Ｒ１〜Ｒｎをｎ（ｎは自然数）段縦続接続したもので
あり、垂直走査期間の最初に供給されるパルスＤＹを、
高論理振幅に変換されたクロック信号ＣＬＹおよび反転
クロック信号ＣＬＹINVにしたがって、前段（左側）の
単位回路から後段（右側）の単位回路へ順次シフトして
出力する構成となっている。尚、ここでは説明の便宜
上、シフトレジスタは単位回路が奇数段従属接続したも
のとする。
【００６６】これら各単位回路Ｒ１〜Ｒｎのうち、奇数
段の単位回路Ｒ１、Ｒ３、……、Ｒｎ−２、Ｒｎは、ク
ロック信号ＣＬＹがＨレベルの場合（反転クロック信号
ＣＬＹINVがＬレベルの場合）に入力信号を反転するク
ロックドインバータ１５５２と、このクロックドインバ
ータ１５５４による反転信号を再反転するインバータ１
５５４と、クロック信号ＣＬＹがＬレベルの場合（反転
クロック信号ＣＬＹINVがＨレベルの場合）に入力信号
を反転するクロックドインバータ１５５６とから構成さ
れる。
段の単位回路Ｒ１、Ｒ３、……、Ｒｎ−２、Ｒｎは、ク
ロック信号ＣＬＹがＨレベルの場合（反転クロック信号
ＣＬＹINVがＬレベルの場合）に入力信号を反転するク
ロックドインバータ１５５２と、このクロックドインバ
ータ１５５４による反転信号を再反転するインバータ１
５５４と、クロック信号ＣＬＹがＬレベルの場合（反転
クロック信号ＣＬＹINVがＨレベルの場合）に入力信号
を反転するクロックドインバータ１５５６とから構成さ
れる。
【００６７】ここで、奇数段の単位回路におけるクロッ
クドインバータ１５５２の具体的構成について説明する
と、図５（ａ）に示されるように、高位側電源Ｖｄｄと
低位側電源Ｖｓｓとの間に、ゲート電極に反転クロック
信号ＣＬＹINVを入力するｐチャネル型ＴＦＴと、入力
信号をゲート電極にそれぞれ入力する相補型のｐチャネ
ル型ＴＦＴ、ｎチャネル型ＴＦＴと、ゲート電極にクロ
ック信号ＣＬＹを入力するｎチャネル型ＴＦＴとを直列
に接続した構成となっている。また、奇数段におけるク
ロックドインバータ１５５６については、図５（ｂ）に
示される通りであり、クロック信号ＣＬＹおよび反転ク
ロック信号ＣＬＹINVが供給されるＴＦＴが、図５
（ａ）とは反対となっている。さらに、インバータ１５
５４については、図６に示されるように、高位側電源Ｖ
ｄｄと低位側電源Ｖｓｓとの間に、入力信号をゲート電
極にそれぞれ入力するｐチャネル型ＴＦＴおよびｎチャ
ネル型ＴＦＴとを、直列に相補型に接続した構成となっ
ている。
クドインバータ１５５２の具体的構成について説明する
と、図５（ａ）に示されるように、高位側電源Ｖｄｄと
低位側電源Ｖｓｓとの間に、ゲート電極に反転クロック
信号ＣＬＹINVを入力するｐチャネル型ＴＦＴと、入力
信号をゲート電極にそれぞれ入力する相補型のｐチャネ
ル型ＴＦＴ、ｎチャネル型ＴＦＴと、ゲート電極にクロ
ック信号ＣＬＹを入力するｎチャネル型ＴＦＴとを直列
に接続した構成となっている。また、奇数段におけるク
ロックドインバータ１５５６については、図５（ｂ）に
示される通りであり、クロック信号ＣＬＹおよび反転ク
ロック信号ＣＬＹINVが供給されるＴＦＴが、図５
（ａ）とは反対となっている。さらに、インバータ１５
５４については、図６に示されるように、高位側電源Ｖ
ｄｄと低位側電源Ｖｓｓとの間に、入力信号をゲート電
極にそれぞれ入力するｐチャネル型ＴＦＴおよびｎチャ
ネル型ＴＦＴとを、直列に相補型に接続した構成となっ
ている。
【００６８】一方、各単位回路Ｒ１〜Ｒｎのうち、偶数
段の単位回路Ｒ２、Ｒ４、……、Ｒｎ−１は、基本的
に、奇数段の単位回路Ｒ１、Ｒ３、……、Ｒｎ−２、Ｒ
ｎと同様な構成であるが、クロックドインバータ１５５
２は、クロック信号ＣＬＹがＬレベルの場合に入力信号
を反転し、クロックドインバータ１５５６は、クロック
信号ＣＬＹがＨレベルの場合に入力信号を反転する点に
おいて異なっている。したがって、偶数段におけるクロ
ックドインバータ１５５２は、図５（ｂ）に示される構
成となっており、偶数段におけるクロックドインバータ
１５５６は、図５（ａ）に示される構成となって、奇数
段のものと入れ替わった関係にある。
段の単位回路Ｒ２、Ｒ４、……、Ｒｎ−１は、基本的
に、奇数段の単位回路Ｒ１、Ｒ３、……、Ｒｎ−２、Ｒ
ｎと同様な構成であるが、クロックドインバータ１５５
２は、クロック信号ＣＬＹがＬレベルの場合に入力信号
を反転し、クロックドインバータ１５５６は、クロック
信号ＣＬＹがＨレベルの場合に入力信号を反転する点に
おいて異なっている。したがって、偶数段におけるクロ
ックドインバータ１５５２は、図５（ｂ）に示される構
成となっており、偶数段におけるクロックドインバータ
１５５６は、図５（ａ）に示される構成となって、奇数
段のものと入れ替わった関係にある。
【００６９】なお、図４において、奇数段のクロックド
インバータ１５５２、偶数段のクロックドインバータ１
５５６には、それぞれクロック信号ＣＬＹのみ供給され
ているが、実際には図５（ａ）に示されるように、反転
クロック信号ＣＬＹINVも供給されている。同様に、図
４においては、奇数段のクロックドインバータ１５５
６、偶数段のクロックドインバータ１５５２には、反転
クロック信号ＣＬＹINVのみ供給されているが、実際に
は図５（ｂ）に示されるように、クロック信号ＣＬＹも
供給されている。また、これらのクロックドインバータ
や、インバータは、高位側電源Ｖｄｄおよび低位側電源
Ｖｓｓの間に接続されるため、電源配線が各単位回路に
まで引き回されている。
インバータ１５５２、偶数段のクロックドインバータ１
５５６には、それぞれクロック信号ＣＬＹのみ供給され
ているが、実際には図５（ａ）に示されるように、反転
クロック信号ＣＬＹINVも供給されている。同様に、図
４においては、奇数段のクロックドインバータ１５５
６、偶数段のクロックドインバータ１５５２には、反転
クロック信号ＣＬＹINVのみ供給されているが、実際に
は図５（ｂ）に示されるように、クロック信号ＣＬＹも
供給されている。また、これらのクロックドインバータ
や、インバータは、高位側電源Ｖｄｄおよび低位側電源
Ｖｓｓの間に接続されるため、電源配線が各単位回路に
まで引き回されている。
【００７０】次に、図４において、ＮＡＮＤ回路１５７
６、インバータ１５７８、ＡＮＤ回路１５７９は、それ
ぞれシフトレジスタ１５５０の第２段から第ｎ段に対応
して設けられるものであり、いずれもｐチャネル型ＴＦ
Ｔおよびｎチャネル型ＴＦＴを組み合わせて相補型で構
成されている。
６、インバータ１５７８、ＡＮＤ回路１５７９は、それ
ぞれシフトレジスタ１５５０の第２段から第ｎ段に対応
して設けられるものであり、いずれもｐチャネル型ＴＦ
Ｔおよびｎチャネル型ＴＦＴを組み合わせて相補型で構
成されている。
【００７１】このうち、図において、左からｉ番目（ｉ
＝２、……、ｎ）のＮＡＮＤ回路１５７６は、シフトレ
ジスタ１５５０において第ｉ−１段に位置する単位回路
の出力信号と、第ｉ段に位置する単位回路の出力信号と
の論理積を反転するものである。
＝２、……、ｎ）のＮＡＮＤ回路１５７６は、シフトレ
ジスタ１５５０において第ｉ−１段に位置する単位回路
の出力信号と、第ｉ段に位置する単位回路の出力信号と
の論理積を反転するものである。
【００７２】また、各段のインバータ１５７８は、対応
するＮＡＮＤ回路１５７８の出力信号を反転する。さら
に、ＡＮＤ回路１５７９は、対応するインバータ１５７
８の出力信号と信号ＥＮとの論理積を、走査信号Ｙ１、
Ｙ２、……、Ｙｎ−１として出力する構成となってい
る。
するＮＡＮＤ回路１５７８の出力信号を反転する。さら
に、ＡＮＤ回路１５７９は、対応するインバータ１５７
８の出力信号と信号ＥＮとの論理積を、走査信号Ｙ１、
Ｙ２、……、Ｙｎ−１として出力する構成となってい
る。
【００７３】＜走査線駆動回路の動作＞次に、走査線駆
動回路１５０の正常動作について説明する。ここで、図
７は、走査線駆動回路１５０が正常に動作する場合のタ
イミングチャートである。まず、タイミングｔ１１にお
いて、垂直走査期間の最初にパルスＤＹが入力されると
ともに、クロック信号ＣＬＹが立ち上がると（反転クロ
ック信号ＣＬＹINVが立ち下がると）、シフトレジスタ
１５５０にあって、第１段目の単位回路Ｒ１におけるク
ロックドインバータ１５５２は、パルスＤＹのＨレベル
を反転し、同じく第１段目の単位回路Ｒ１におけるイン
バータ１５５４が、同クロックドインバータ１５５２の
反転結果を反転するので、第１段目の単位回路Ｒ１によ
る出力信号ＡはＨレベルとなる。
動回路１５０の正常動作について説明する。ここで、図
７は、走査線駆動回路１５０が正常に動作する場合のタ
イミングチャートである。まず、タイミングｔ１１にお
いて、垂直走査期間の最初にパルスＤＹが入力されると
ともに、クロック信号ＣＬＹが立ち上がると（反転クロ
ック信号ＣＬＹINVが立ち下がると）、シフトレジスタ
１５５０にあって、第１段目の単位回路Ｒ１におけるク
ロックドインバータ１５５２は、パルスＤＹのＨレベル
を反転し、同じく第１段目の単位回路Ｒ１におけるイン
バータ１５５４が、同クロックドインバータ１５５２の
反転結果を反転するので、第１段目の単位回路Ｒ１によ
る出力信号ＡはＨレベルとなる。
【００７４】次に、タイミングｔ１２において、パルス
ＤＹが入力されている期間に、クロック信号ＣＬＹが立
ち下がると（反転クロック信号ＣＬＹINVが立ち上がる
と）、第１段目の単位回路Ｒ１におけるクロックドイン
バータ１５５６は、Ｈレベルの出力信号Ａをインバータ
１５５４に反転帰還するので、出力信号ＡはＨレベルを
維持することとなる。また、第２段目の単位回路Ｒ２に
おけるクロックドインバータ１５５２は、第１段目の単
位回路Ｒ１による出力信号ＡのＨレベルを反転し、同じ
く第２段目の単位回路Ｒ２におけるインバータ１５５６
が、同クロックドインバータ１５５２の反転結果を反転
するので、第２段目の単位回路Ｒ２の出力信号ＢはＨレ
ベルとなる。
ＤＹが入力されている期間に、クロック信号ＣＬＹが立
ち下がると（反転クロック信号ＣＬＹINVが立ち上がる
と）、第１段目の単位回路Ｒ１におけるクロックドイン
バータ１５５６は、Ｈレベルの出力信号Ａをインバータ
１５５４に反転帰還するので、出力信号ＡはＨレベルを
維持することとなる。また、第２段目の単位回路Ｒ２に
おけるクロックドインバータ１５５２は、第１段目の単
位回路Ｒ１による出力信号ＡのＨレベルを反転し、同じ
く第２段目の単位回路Ｒ２におけるインバータ１５５６
が、同クロックドインバータ１５５２の反転結果を反転
するので、第２段目の単位回路Ｒ２の出力信号ＢはＨレ
ベルとなる。
【００７５】そして、タイミングｔ１３において、パル
スＤＹの入力が終了して、再び、クロック信号ＣＬＹが
立ち上がると（反転クロック信号ＣＬＹINVが立ち下が
ると）、第１段目の単位回路Ｒ１におけるクロックドイ
ンバータ１５５２は、パルスＤＹのＬレベルを取り込む
ので、その単位回路Ｒ１の出力信号ＡはＬレベルとな
る。一方、第２段目の単位回路Ｒ２におけるクロックド
インバータ１５５６は、Ｈレベルの出力信号Ｂをインバ
ータ１５５４に反転帰還するので、出力信号ＢはＨレベ
ルを維持することとなる。また、第３段目の単位回路Ｒ
３におけるクロックドインバータ１５５２は、第２段目
の単位回路Ｒ２による出力信号ＢのＨレベルを反転し、
同じく第２段目の単位回路Ｒ２のインバータ１５５４
が、同クロックドインバータ１５５２の反転結果を反転
するので、第３段目の単位回路Ｒ３による出力信号Ｃは
Ｈレベルとなる。
スＤＹの入力が終了して、再び、クロック信号ＣＬＹが
立ち上がると（反転クロック信号ＣＬＹINVが立ち下が
ると）、第１段目の単位回路Ｒ１におけるクロックドイ
ンバータ１５５２は、パルスＤＹのＬレベルを取り込む
ので、その単位回路Ｒ１の出力信号ＡはＬレベルとな
る。一方、第２段目の単位回路Ｒ２におけるクロックド
インバータ１５５６は、Ｈレベルの出力信号Ｂをインバ
ータ１５５４に反転帰還するので、出力信号ＢはＨレベ
ルを維持することとなる。また、第３段目の単位回路Ｒ
３におけるクロックドインバータ１５５２は、第２段目
の単位回路Ｒ２による出力信号ＢのＨレベルを反転し、
同じく第２段目の単位回路Ｒ２のインバータ１５５４
が、同クロックドインバータ１５５２の反転結果を反転
するので、第３段目の単位回路Ｒ３による出力信号Ｃは
Ｈレベルとなる。
【００７６】以下、同様な動作が繰り返される結果、最
初に入力されたパルスＹがクロック信号ＣＬＹおよびそ
の反転クロック信号ＣＬＹINVの半周期だけ順次シフト
されて、各段の単位回路Ｒ１〜Ｒｎから出力信号Ａ、
Ｂ、Ｃ…として出力されることとなる。
初に入力されたパルスＹがクロック信号ＣＬＹおよびそ
の反転クロック信号ＣＬＹINVの半周期だけ順次シフト
されて、各段の単位回路Ｒ１〜Ｒｎから出力信号Ａ、
Ｂ、Ｃ…として出力されることとなる。
【００７７】このような信号Ａ、Ｂ、Ｃ…は、インバー
タ１５７８によって反転され、信号ＥＮのパルス幅に制
限された後、走査信号Ｙ１〜Ｙｎ−１として出力され
る。
タ１５７８によって反転され、信号ＥＮのパルス幅に制
限された後、走査信号Ｙ１〜Ｙｎ−１として出力され
る。
【００７８】＜データ線駆動回路＞次に、データ線駆動
回路１３０について説明するが、データ線駆動回路１３
０の構成は、出力信号の引き出し方向と、入力される信
号とが異なる以外、基本的に走査線駆動回路１５０の構
成と同様である。すなわち、データ線駆動回路１３００
は、走査線駆動回路１５０を９０度左回転して配置した
ものであり、図１に示されるように、パルスＤＹの替わ
りに、パルスＤＸを入力するとともに、クロック信号Ｃ
ＬＹおよびその反転クロック信号ＣＬＹINVの替わり
に、水平走査期間毎に、クロック信号ＣＬＸおよびその
反転クロック信号ＣＬＸINVを入力する。
回路１３０について説明するが、データ線駆動回路１３
０の構成は、出力信号の引き出し方向と、入力される信
号とが異なる以外、基本的に走査線駆動回路１５０の構
成と同様である。すなわち、データ線駆動回路１３００
は、走査線駆動回路１５０を９０度左回転して配置した
ものであり、図１に示されるように、パルスＤＹの替わ
りに、パルスＤＸを入力するとともに、クロック信号Ｃ
ＬＹおよびその反転クロック信号ＣＬＹINVの替わり
に、水平走査期間毎に、クロック信号ＣＬＸおよびその
反転クロック信号ＣＬＸINVを入力する。
【００７９】＜液晶パネルの構成例＞次に、上述した電
気的構成に係る液晶パネル１００の全体構成について図
８および図９を参照して説明する。ここで、図８は、液
晶パネル１００の構成を示す斜視図であり、図９は、図
８におけるＺ−Ｚ’線断面図である。
気的構成に係る液晶パネル１００の全体構成について図
８および図９を参照して説明する。ここで、図８は、液
晶パネル１００の構成を示す斜視図であり、図９は、図
８におけるＺ−Ｚ’線断面図である。
【００８０】これらの図に示されるように、液晶パネル
１００は、画素電極１１８等が形成されたガラスや半導
体等の素子基板１０１と、共通電極１０８等が形成され
たガラス等の透明な対向基板１０２とを、スペーサ１０
３が混入されたシール材１０１０４によって一定の間隙
を保って、互いに電極形成面が対向するように貼り合わ
せるとともに、この間隙に電気光学材料としての液晶１
０５を封入した構造となっている。なお、シール材１０
４は、対向基板１０２の基板周辺に沿って形成される
が、液晶１０５を封入するために一部が開口している。
このため、液晶１０５の封入後に、その開口部分が封止
材１０６によって封止されている。
１００は、画素電極１１８等が形成されたガラスや半導
体等の素子基板１０１と、共通電極１０８等が形成され
たガラス等の透明な対向基板１０２とを、スペーサ１０
３が混入されたシール材１０１０４によって一定の間隙
を保って、互いに電極形成面が対向するように貼り合わ
せるとともに、この間隙に電気光学材料としての液晶１
０５を封入した構造となっている。なお、シール材１０
４は、対向基板１０２の基板周辺に沿って形成される
が、液晶１０５を封入するために一部が開口している。
このため、液晶１０５の封入後に、その開口部分が封止
材１０６によって封止されている。
【００８１】ここで、素子基板１０１の対向面であっ
て、シール材１０４の外側一辺においては、上述したサ
ンプリング回路１４０およびデータ線駆動回路１３０が
形成されて、Ｙ方向に延在するデータ線１１４を駆動す
る構成となっている。さらに、この一辺には複数の接続
電極１０７が形成されて、タイミングジェネレータ２０
０および画像信号処理回路３００からの各種信号を入力
する構成となっている。また、この一辺に隣接する２辺
には、２個の走査線駆動回路１５０が形成されて、Ｘ方
向に延在する走査線１１２をそれぞれ両側から駆動する
構成となっている。なお、走査線１１２に供給される走
査信号の遅延が問題にならないのであれば、走査線駆動
回路１５０を片側１個だけに形成する構成でも良い。ほ
かに、素子基板１０１に、データ線１１４への画像信号
の書込負荷を低減するために、各データ線１１４を、画
像信号に先行するタイミングにおいて所定電位にプリチ
ャージするプリチャージ回路を形成しても良い。
て、シール材１０４の外側一辺においては、上述したサ
ンプリング回路１４０およびデータ線駆動回路１３０が
形成されて、Ｙ方向に延在するデータ線１１４を駆動す
る構成となっている。さらに、この一辺には複数の接続
電極１０７が形成されて、タイミングジェネレータ２０
０および画像信号処理回路３００からの各種信号を入力
する構成となっている。また、この一辺に隣接する２辺
には、２個の走査線駆動回路１５０が形成されて、Ｘ方
向に延在する走査線１１２をそれぞれ両側から駆動する
構成となっている。なお、走査線１１２に供給される走
査信号の遅延が問題にならないのであれば、走査線駆動
回路１５０を片側１個だけに形成する構成でも良い。ほ
かに、素子基板１０１に、データ線１１４への画像信号
の書込負荷を低減するために、各データ線１１４を、画
像信号に先行するタイミングにおいて所定電位にプリチ
ャージするプリチャージ回路を形成しても良い。
【００８２】一方、対向基板１０２の共通電極１０８
は、素子基板１０１との貼合部分における４隅のうち、
少なくとも１箇所において設けられた導通材によって、
素子基板１０１との電気的導通が図られている。ほか
に、対向基板１０２には、液晶パネル１００の用途に応
じて、例えば、第１に、ストライプ状や、モザイク状、
トライアングル状等に配列したカラーフィルタが設けら
れ、第２に、例えば、クロムやニッケルなどの金属材料
や、カーボンやチタンなどをフォトレジストに分散した
樹脂ブラックなどのブラックマトリクスが設けられ、第
３に、液晶パネル１００に光を照射するバックライトが
設けられる。特に色光変調の用途の場合には、カラーフ
ィルタは形成されずにブラックマトリクスが対向基板１
０２に設けられる。
は、素子基板１０１との貼合部分における４隅のうち、
少なくとも１箇所において設けられた導通材によって、
素子基板１０１との電気的導通が図られている。ほか
に、対向基板１０２には、液晶パネル１００の用途に応
じて、例えば、第１に、ストライプ状や、モザイク状、
トライアングル状等に配列したカラーフィルタが設けら
れ、第２に、例えば、クロムやニッケルなどの金属材料
や、カーボンやチタンなどをフォトレジストに分散した
樹脂ブラックなどのブラックマトリクスが設けられ、第
３に、液晶パネル１００に光を照射するバックライトが
設けられる。特に色光変調の用途の場合には、カラーフ
ィルタは形成されずにブラックマトリクスが対向基板１
０２に設けられる。
【００８３】くわえて、素子基板１０１および対向基板
１０２の対向面には、それぞれ所定の方向にラビング処
理された配向膜などが設けられる一方、その各背面側に
は配向方向に応じた偏光板（図示省略）がそれぞれ設け
られる。ただし、液晶１０５として、高分子中に微小粒
として分散させた高分子分散型液晶を用いれば、前述の
配向膜、偏光板等が不要となる結果、光利用効率が高ま
るので、高輝度化や低消費電力化などの点において有利
である。
１０２の対向面には、それぞれ所定の方向にラビング処
理された配向膜などが設けられる一方、その各背面側に
は配向方向に応じた偏光板（図示省略）がそれぞれ設け
られる。ただし、液晶１０５として、高分子中に微小粒
として分散させた高分子分散型液晶を用いれば、前述の
配向膜、偏光板等が不要となる結果、光利用効率が高ま
るので、高輝度化や低消費電力化などの点において有利
である。
【００８４】なお、駆動回路１２０等の周辺回路の一部
または全部を、素子基板１０１に形成する替わりに、例
えば、ＴＡＢ（Tape Automated Bonding）技術を用いて
フィルムに実装された駆動用ＩＣチップを、素子基板１
０１の所定位置に設けられる異方性導電フィルムを介し
て電気的および機械的に接続する構成としても良いし、
駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技
術を用いて、素子基板１０１の所定位置に異方性導電フ
ィルムを介して電気的および機械的に接続する構成とし
ても良い。
または全部を、素子基板１０１に形成する替わりに、例
えば、ＴＡＢ（Tape Automated Bonding）技術を用いて
フィルムに実装された駆動用ＩＣチップを、素子基板１
０１の所定位置に設けられる異方性導電フィルムを介し
て電気的および機械的に接続する構成としても良いし、
駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技
術を用いて、素子基板１０１の所定位置に異方性導電フ
ィルムを介して電気的および機械的に接続する構成とし
ても良い。
【００８５】＜液晶表示装置の生産方法＞次に、液晶表
示装置は、以下に述べる第１工程〜第４工程によって生
産する。
示装置は、以下に述べる第１工程〜第４工程によって生
産する。
【００８６】第１工程では、液晶パネル１００を製造す
る。液晶パネル１００は、ガラスや半導体等の素子基板
１０１に、走査線１１２、データ線１１４、ＴＦＴ１１
６を周知の半導体プロセスで形成した後、スペーサ１０
３が混入されたシール材１０４を用いて素子基板１０１
と対向基板１０２とを貼り合わせることによって製造す
る。ここで、データ線駆動回路１３０および走査線駆動
回路１５０等の周辺回路は、画像表示領域とともに素子
基板１０１上に形成される。
る。液晶パネル１００は、ガラスや半導体等の素子基板
１０１に、走査線１１２、データ線１１４、ＴＦＴ１１
６を周知の半導体プロセスで形成した後、スペーサ１０
３が混入されたシール材１０４を用いて素子基板１０１
と対向基板１０２とを貼り合わせることによって製造す
る。ここで、データ線駆動回路１３０および走査線駆動
回路１５０等の周辺回路は、画像表示領域とともに素子
基板１０１上に形成される。
【００８７】第２工程では、データ線駆動回路１３０お
よび走査線駆動回路１５０中のシフトレジスタ１５５０
について、Ｐチャンネル型ＴＦＴとＮチャンネル型ＴＦ
Ｔの閾値電圧Ｖtp、Ｖtnを各々測定する。ここで、Ｐチ
ャンネル型ＴＦＴの閾値電圧Ｖtpは、ソース・ゲート間
の電圧の絶対値として与えられ、ソース・ゲート間の電
位差がそれを越えると当該ＴＦＴがオン状態となり、そ
れを下回ると当該ＴＦＴがオフ状態となる電圧をいう。
また、Ｐチャンネル型ＴＦＴの閾値電圧Ｖtpは、ゲート
・ドレイン間の電圧の絶対値として与えられ、ゲート・
ドレイン間の電位差がそれを越えると当該ＴＦＴがオン
状態となり、それを下回ると当該ＴＦＴがオフ状態とな
る電圧をいう。
よび走査線駆動回路１５０中のシフトレジスタ１５５０
について、Ｐチャンネル型ＴＦＴとＮチャンネル型ＴＦ
Ｔの閾値電圧Ｖtp、Ｖtnを各々測定する。ここで、Ｐチ
ャンネル型ＴＦＴの閾値電圧Ｖtpは、ソース・ゲート間
の電圧の絶対値として与えられ、ソース・ゲート間の電
位差がそれを越えると当該ＴＦＴがオン状態となり、そ
れを下回ると当該ＴＦＴがオフ状態となる電圧をいう。
また、Ｐチャンネル型ＴＦＴの閾値電圧Ｖtpは、ゲート
・ドレイン間の電圧の絶対値として与えられ、ゲート・
ドレイン間の電位差がそれを越えると当該ＴＦＴがオン
状態となり、それを下回ると当該ＴＦＴがオフ状態とな
る電圧をいう。
【００８８】第２工程では、図４に示すＴＥＧ１とＴＥ
Ｇ２を用いて閾値電圧Ｖtp、Ｖtnを測定する。例えば、
Ｎチャンネル型ＴＦＴの閾値電圧Ｖtnを測定する場合に
は、測定装置のプローブを端子Ｔｎ１〜Ｔｎ３に押し当
て、端子Ｔｎ１を介して電流を供給し、端子Ｔｎ３を介
してＴＥＧ１のドレインを接地し、端子Ｔｎ２を介して
ＴＥＧ１のゲートに電圧を印加する。そして、端子Ｔｎ
２の電圧（ゲート電圧）を可変しつつ、端子Ｔｎ１に流
れ込む電流と端子Ｔｎ１の電圧（ソース電圧）を測定す
る。これにより、Ｎチャンネル型ＴＦＴのドレイン電流
特性を測定し、その測定結果から閾値電圧Ｖtnを求め
る。
Ｇ２を用いて閾値電圧Ｖtp、Ｖtnを測定する。例えば、
Ｎチャンネル型ＴＦＴの閾値電圧Ｖtnを測定する場合に
は、測定装置のプローブを端子Ｔｎ１〜Ｔｎ３に押し当
て、端子Ｔｎ１を介して電流を供給し、端子Ｔｎ３を介
してＴＥＧ１のドレインを接地し、端子Ｔｎ２を介して
ＴＥＧ１のゲートに電圧を印加する。そして、端子Ｔｎ
２の電圧（ゲート電圧）を可変しつつ、端子Ｔｎ１に流
れ込む電流と端子Ｔｎ１の電圧（ソース電圧）を測定す
る。これにより、Ｎチャンネル型ＴＦＴのドレイン電流
特性を測定し、その測定結果から閾値電圧Ｖtnを求め
る。
【００８９】第３工程では、上述した第２工程で求めた
Ｐチャンネル型ＴＦＴおよびＮチャンネル型ＴＦＴの閾
値電圧Ｖtp、Ｖtnに基づいて、クロック信号ＤＹに対す
る反転クロック信号ＤＹINVの位相、クロック信号ＤＸ
に対する反転クロック信号ＤＸINVの位相を各々調整す
る。この際、第１クロック信号生成回路２００Ａと第２
クロック信号生成回路２００ＢのＤＩＰスイッチ２０４
４のオン・オフを、測定された閾値電圧Ｖtp、Ｖtnに基
づいて、設定する。なお、閾値電圧Ｖtp、Ｖtnと、クロ
ック信号ＤＹINV、ＤＸINVの位相との関係は、後述す
る。
Ｐチャンネル型ＴＦＴおよびＮチャンネル型ＴＦＴの閾
値電圧Ｖtp、Ｖtnに基づいて、クロック信号ＤＹに対す
る反転クロック信号ＤＹINVの位相、クロック信号ＤＸ
に対する反転クロック信号ＤＸINVの位相を各々調整す
る。この際、第１クロック信号生成回路２００Ａと第２
クロック信号生成回路２００ＢのＤＩＰスイッチ２０４
４のオン・オフを、測定された閾値電圧Ｖtp、Ｖtnに基
づいて、設定する。なお、閾値電圧Ｖtp、Ｖtnと、クロ
ック信号ＤＹINV、ＤＸINVの位相との関係は、後述す
る。
【００９０】第４工程では、調整されたタイミングジェ
ネレータ２００や画像信号処理回路３００等の外部回路
と液晶パネル１００とを接続して液晶表示装置を完成さ
せる。
ネレータ２００や画像信号処理回路３００等の外部回路
と液晶パネル１００とを接続して液晶表示装置を完成さ
せる。
【００９１】ところで、液晶パネル１００は、ある単位
数のロットとして生産される。１つのロット中の各液晶
パネル１００において、通常、Ｎチャンネル型ＴＦＴお
よびＰチャンネル型ＴＦＴの閾値電圧は略等しい。この
ため、第２工程は、個々の液晶パネル１００毎に測定し
なくてもよく、１つのロットから抽出した数個の液晶パ
ネル１００について測定し、その測定結果に基づいて第
３工程以下を実行すればよい。
数のロットとして生産される。１つのロット中の各液晶
パネル１００において、通常、Ｎチャンネル型ＴＦＴお
よびＰチャンネル型ＴＦＴの閾値電圧は略等しい。この
ため、第２工程は、個々の液晶パネル１００毎に測定し
なくてもよく、１つのロットから抽出した数個の液晶パ
ネル１００について測定し、その測定結果に基づいて第
３工程以下を実行すればよい。
【００９２】＜第３工程における調整＞次に、第３工程
における調整方法について詳細に説明する。なお、以下
の説明では、調整前においてクロック信号ＣＬＹと反転
クロック信号ＣＬＹINVとの間で位相差がないものとす
る。
における調整方法について詳細に説明する。なお、以下
の説明では、調整前においてクロック信号ＣＬＹと反転
クロック信号ＣＬＹINVとの間で位相差がないものとす
る。
【００９３】＜Ｐチャンネル型ＴＦＴの閾値電圧が小さ
くなる場合＞まず、Ｐチャンネル型ＴＦＴの閾値電圧が
小さくなる場合について検討する。ＴＦＴの製造プロセ
スでは、Ｐチャンネル型ＴＦＴの閾値電圧が小さくなる
と、Ｎチャンネル型ＴＦＴの閾値電圧が大きくなる傾向
にある。そこで、この例では、Ｐチャンネル型ＴＦＴの
閾値電圧ＶtpがΔＶｐだけ設計目標より小さくなり、Ｎ
チャンネル型ＴＦＴの閾値電圧ＶtnがΔＶｎだけ設計目
標より大きくなる場合を考える。
くなる場合＞まず、Ｐチャンネル型ＴＦＴの閾値電圧が
小さくなる場合について検討する。ＴＦＴの製造プロセ
スでは、Ｐチャンネル型ＴＦＴの閾値電圧が小さくなる
と、Ｎチャンネル型ＴＦＴの閾値電圧が大きくなる傾向
にある。そこで、この例では、Ｐチャンネル型ＴＦＴの
閾値電圧ＶtpがΔＶｐだけ設計目標より小さくなり、Ｎ
チャンネル型ＴＦＴの閾値電圧ＶtnがΔＶｎだけ設計目
標より大きくなる場合を考える。
【００９４】図１０は、Ｐチャンネル型ＴＦＴの閾値電
圧がΔＶｐだけ小さい場合のタイミングチャート、図１
１は、シフトレジスタ１５５０を構成する単位回路の回
路図である。なお、図１０において、Ｖtprは第１基準
電圧であり、Ｐチャンネル型ＴＦＴの閾値電圧Ｖtpの設
計目標値である。また、Ｖtnrは第２基準電圧であり、
Ｎチャンネル型ＴＦＴの閾値電圧Ｖtnの設計目標値であ
る。
圧がΔＶｐだけ小さい場合のタイミングチャート、図１
１は、シフトレジスタ１５５０を構成する単位回路の回
路図である。なお、図１０において、Ｖtprは第１基準
電圧であり、Ｐチャンネル型ＴＦＴの閾値電圧Ｖtpの設
計目標値である。また、Ｖtnrは第２基準電圧であり、
Ｎチャンネル型ＴＦＴの閾値電圧Ｖtnの設計目標値であ
る。
【００９５】図１１に示すように単位回路Ｒ１では、Ｐ
１に反転クロック信号ＣＬＹINVが供給されているか
ら、Ｐ１は図１０に示すようにオン・オフを繰り返す。
一方、単位回路Ｒ２では、Ｐ１'にクロック信号ＣＬＹ
が供給されているから、Ｐ１'は図１０に示すようにオ
ン・オフを繰り返す。したがって、時刻ｔ３から時刻ｔ
４までの期間において、Ｐ１およびＰ１'は同時にオン
状態となる。また、単位回路Ｒ１ではＮ１にクロック信
号ＣＬＹが供給されており、単位回路Ｒ２ではＮ１'に
反転クロック信号ＣＬＹINVが供給されているから、図
１０に示すように時刻ｔ１から時刻ｔ２までの期間にお
いて、Ｎ１およびＮ１'は同時にオン状態となる。な
お、奇数番目の単位回路におけるＮ２、Ｐ１は、単位回
路Ｒ１のＮ２、Ｐ１と同様に動作し、偶数番目の単位回
路におけるＮ２'、Ｐ１'は単位回路Ｒ２のＮ２'、Ｐ１'
と同様に動作する。
１に反転クロック信号ＣＬＹINVが供給されているか
ら、Ｐ１は図１０に示すようにオン・オフを繰り返す。
一方、単位回路Ｒ２では、Ｐ１'にクロック信号ＣＬＹ
が供給されているから、Ｐ１'は図１０に示すようにオ
ン・オフを繰り返す。したがって、時刻ｔ３から時刻ｔ
４までの期間において、Ｐ１およびＰ１'は同時にオン
状態となる。また、単位回路Ｒ１ではＮ１にクロック信
号ＣＬＹが供給されており、単位回路Ｒ２ではＮ１'に
反転クロック信号ＣＬＹINVが供給されているから、図
１０に示すように時刻ｔ１から時刻ｔ２までの期間にお
いて、Ｎ１およびＮ１'は同時にオン状態となる。な
お、奇数番目の単位回路におけるＮ２、Ｐ１は、単位回
路Ｒ１のＮ２、Ｐ１と同様に動作し、偶数番目の単位回
路におけるＮ２'、Ｐ１'は単位回路Ｒ２のＮ２'、Ｐ１'
と同様に動作する。
【００９６】さて、単位回路Ｒ１、Ｒ２、Ｒ３の各出力
信号Ａ、Ｂ、Ｃついて検討する。
信号Ａ、Ｂ、Ｃついて検討する。
【００９７】時刻ｔ３において、反転クロック信号ＣＬ
ＹINVのレベルが電圧（Ｖdd−Ｖtp）を下回ると、単位
回路Ｒ１のＰ１がオフ状態からオン状態に変化する。す
ると、インバータ１５５２の出力信号がＬレベルからＨ
レベルに変化し、これがインバータ１５５４によって反
転されることによって、出力信号Ａの立ち下がりエッジ
Ｅadが発生する。
ＹINVのレベルが電圧（Ｖdd−Ｖtp）を下回ると、単位
回路Ｒ１のＰ１がオフ状態からオン状態に変化する。す
ると、インバータ１５５２の出力信号がＬレベルからＨ
レベルに変化し、これがインバータ１５５４によって反
転されることによって、出力信号Ａの立ち下がりエッジ
Ｅadが発生する。
【００９８】次に、第２段目の出力信号Ｂの立ち上がり
エッジＥbuは、出力信号ＡがＨレベルの状態、すなわ
ち、Ｐ２'がオフ状態でかつＮ１'がオン状態において、
Ｎ２'がオフ状態からオン状態に変化することにより発
生する。具体的には、Ｎ２'がオン状態になると、イン
バータ１５５２の出力信号がＨレベルからＬレベルに変
化する。これがインバータ１５５４によって反転される
ことによって、出力信号Ｂの立ち上がりエッジＥbuが発
生する。Ｎ２'のオン・オフは反転クロック信号ＣＬＹI
NVによって制御されるので、出力信号Ｂの立ち上がりエ
ッジＥbuは、図１０に示すように反転クロック信号ＣＬ
ＹINVに同期する。
エッジＥbuは、出力信号ＡがＨレベルの状態、すなわ
ち、Ｐ２'がオフ状態でかつＮ１'がオン状態において、
Ｎ２'がオフ状態からオン状態に変化することにより発
生する。具体的には、Ｎ２'がオン状態になると、イン
バータ１５５２の出力信号がＨレベルからＬレベルに変
化する。これがインバータ１５５４によって反転される
ことによって、出力信号Ｂの立ち上がりエッジＥbuが発
生する。Ｎ２'のオン・オフは反転クロック信号ＣＬＹI
NVによって制御されるので、出力信号Ｂの立ち上がりエ
ッジＥbuは、図１０に示すように反転クロック信号ＣＬ
ＹINVに同期する。
【００９９】また、時刻ｔ３に至ると、出力信号Ａの立
ち下がりエッジＥadが発生するが、時刻ｔ３から時刻ｔ
４までの期間、単位回路Ｒ２のＰ１'はオン状態となっ
ている。このため、出力信号Ａの立ち下がりエッジＥad
に伴って、Ｐ２'がオフ状態からオン状態に変化するの
とともに、Ｎ１'がオン状態からオフ状態に変化する
と、出力信号Ａの立ち下がりエッジＥadに同期して、イ
ンバータ１５５２の出力信号がＨレベルからＬレベルに
変化する。出力信号Ｂはインバータ１５５２の出力信号
を反転したものであるから、出力信号Ｂの立ち下がりエ
ッジＥbdは、出力信号Ａの立ち下がりエッジＥadに同期
して発生する。
ち下がりエッジＥadが発生するが、時刻ｔ３から時刻ｔ
４までの期間、単位回路Ｒ２のＰ１'はオン状態となっ
ている。このため、出力信号Ａの立ち下がりエッジＥad
に伴って、Ｐ２'がオフ状態からオン状態に変化するの
とともに、Ｎ１'がオン状態からオフ状態に変化する
と、出力信号Ａの立ち下がりエッジＥadに同期して、イ
ンバータ１５５２の出力信号がＨレベルからＬレベルに
変化する。出力信号Ｂはインバータ１５５２の出力信号
を反転したものであるから、出力信号Ｂの立ち下がりエ
ッジＥbdは、出力信号Ａの立ち下がりエッジＥadに同期
して発生する。
【０１００】しかしながら、図７に示すように、出力信
号Ｂの立ち下がりエッジＥbdは、Ｈレベルをクロック信
号ＣＬＹの１周期だけ維持した後に発生するのが正常で
ある。この例のように、出力信号Ｂの立ち下がりエッジ
Ｅbdが早く発生するのは、単位回路Ｒ１中のＰ１と単位
回路Ｒ２のＰ１'とが同時にオンとなる期間が存在する
からである。
号Ｂの立ち下がりエッジＥbdは、Ｈレベルをクロック信
号ＣＬＹの１周期だけ維持した後に発生するのが正常で
ある。この例のように、出力信号Ｂの立ち下がりエッジ
Ｅbdが早く発生するのは、単位回路Ｒ１中のＰ１と単位
回路Ｒ２のＰ１'とが同時にオンとなる期間が存在する
からである。
【０１０１】次に、第３段目の単位回路Ｒ３において、
Ｎ２は図１４に示す時刻ｔ１から時刻ｔ２の期間中はオ
ン状態となっている。このため、出力信号Ｂが立ち上が
り、Ｎ１がオフ状態からオフ状態に変化すると、インバ
ータ１５５２の出力信号がＨレベルからＬレベルに変化
する。これがインバータ１５５４によって反転されるこ
とによって、出力信号Ｃの立ち上がりエッジＥcuが発生
する。図７に示すように、本来、出力信号Ｃの立ち上が
りエッジＥcuは、出力信号Ａの立ち下がりエッジＥadに
同期して発生する。しかしながら、この例では、出力信
号Ｃの立ち上がりエッジＥcuが出力信号Ｂの立ち上がり
エッジＥbuに同期して発生している。これは、Ｎチャン
ネル型ＴＦＴの閾値電圧Ｖtnが第２基準電圧Ｖtnrより
ΔＶｎだけ小さいため、時刻ｔ１から時刻ｔ２までの期
間に、Ｎ２とＮ２'が同時にオン状態となることに起因
している。
Ｎ２は図１４に示す時刻ｔ１から時刻ｔ２の期間中はオ
ン状態となっている。このため、出力信号Ｂが立ち上が
り、Ｎ１がオフ状態からオフ状態に変化すると、インバ
ータ１５５２の出力信号がＨレベルからＬレベルに変化
する。これがインバータ１５５４によって反転されるこ
とによって、出力信号Ｃの立ち上がりエッジＥcuが発生
する。図７に示すように、本来、出力信号Ｃの立ち上が
りエッジＥcuは、出力信号Ａの立ち下がりエッジＥadに
同期して発生する。しかしながら、この例では、出力信
号Ｃの立ち上がりエッジＥcuが出力信号Ｂの立ち上がり
エッジＥbuに同期して発生している。これは、Ｎチャン
ネル型ＴＦＴの閾値電圧Ｖtnが第２基準電圧Ｖtnrより
ΔＶｎだけ小さいため、時刻ｔ１から時刻ｔ２までの期
間に、Ｎ２とＮ２'が同時にオン状態となることに起因
している。
【０１０２】そこで、上述した第３工程では、以下に述
べる２点について調整を行う。第１の調整は、反転クロ
ック信号ＣＬＹINVの立ち下がりエッジの位相を遅延さ
せることである。具体的には、上述した第２工程で計測
したＰチャンネル型ＴＦＴの閾値電圧Ｖtpが第１基準電
圧Ｖtprよりどれだけ小さいか、すなわち、ΔＶｐに応
じて、反転クロック信号ＣＬＹINVの立ち下がりエッジ
を遅延する時間を決定し、決定された時間に基づいて、
図２に示す立ち下がりエッジ制御回路２０４のＤＩＰス
イッチ２０４３の設定を調整する。要は、奇数番目の単
位回路におけるＰ１と偶数番目の単位回路におけるＰ
１'とが同時にオン状態とならないように反転クロック
信号ＣＬＹINVの立ち下がりエッジを遅延する時間を決
定する。
べる２点について調整を行う。第１の調整は、反転クロ
ック信号ＣＬＹINVの立ち下がりエッジの位相を遅延さ
せることである。具体的には、上述した第２工程で計測
したＰチャンネル型ＴＦＴの閾値電圧Ｖtpが第１基準電
圧Ｖtprよりどれだけ小さいか、すなわち、ΔＶｐに応
じて、反転クロック信号ＣＬＹINVの立ち下がりエッジ
を遅延する時間を決定し、決定された時間に基づいて、
図２に示す立ち下がりエッジ制御回路２０４のＤＩＰス
イッチ２０４３の設定を調整する。要は、奇数番目の単
位回路におけるＰ１と偶数番目の単位回路におけるＰ
１'とが同時にオン状態とならないように反転クロック
信号ＣＬＹINVの立ち下がりエッジを遅延する時間を決
定する。
【０１０３】図１２は、そのように決定された時間だ
け、反転クロック信号ＣＬＹINVの立ち下がりエッジを
遅延するように調整した結果を示すタイミングチャート
である。この場合には、時刻ｔ３と時刻ｔ４とが一致
し、時刻ｔ４に至ると単位回路Ｒ２のＰ１'がオフ状態
となるので、時刻ｔ３（＝ｔ４）より後に発生する出力
信号Ａの立ち下がりエッジＥadは、単位回路Ｒ２に取り
込まれない。このため、出力信号Ｂは、時刻ｔ４におい
てＨレベルを維持することになる。
け、反転クロック信号ＣＬＹINVの立ち下がりエッジを
遅延するように調整した結果を示すタイミングチャート
である。この場合には、時刻ｔ３と時刻ｔ４とが一致
し、時刻ｔ４に至ると単位回路Ｒ２のＰ１'がオフ状態
となるので、時刻ｔ３（＝ｔ４）より後に発生する出力
信号Ａの立ち下がりエッジＥadは、単位回路Ｒ２に取り
込まれない。このため、出力信号Ｂは、時刻ｔ４におい
てＨレベルを維持することになる。
【０１０４】第２の調整は、反転クロック信号ＣＬＹIN
Vの立ち上がりエッジの位相を遅延させることである。
具体的には、上述した第２工程で計測したＮチャンネル
型ＴＦＴの閾値電圧Ｖtnが第２基準電圧Ｖtnrよりどれ
だけ小さいか、すなわち、ΔＶｎに応じて、反転クロッ
ク信号ＣＬＹINVの立ち上がりエッジを遅延する時間を
決定し、決定された時間に基づいて、図２に示す立ち上
がりエッジ制御回路２０５のＤＩＰスイッチ（２０４３
に相当）の設定を調整する。
Vの立ち上がりエッジの位相を遅延させることである。
具体的には、上述した第２工程で計測したＮチャンネル
型ＴＦＴの閾値電圧Ｖtnが第２基準電圧Ｖtnrよりどれ
だけ小さいか、すなわち、ΔＶｎに応じて、反転クロッ
ク信号ＣＬＹINVの立ち上がりエッジを遅延する時間を
決定し、決定された時間に基づいて、図２に示す立ち上
がりエッジ制御回路２０５のＤＩＰスイッチ（２０４３
に相当）の設定を調整する。
【０１０５】仮に、図１０に示す時刻ｔ１からｔ２まで
の時間が図２に示す立ち下がりエッジ制御回路２０５の
各遅延回路（２０４１ａ〜２０４１ｇに相当）の遅延時
間ｔｄと一致するならば、立ち上がりエッジ制御回路２
０５の選択回路（２０４２に相当）へ“０１１”を入力
できるようにＤＩＰスイッチを調整する。この調整され
た反転クロック信号ＣＬＹINVとクロック信号ＣＬＹと
に基づいて、シフトレジスタが動作するときのタイミン
グチャートを図１３に示す。この図に示すように調整さ
れた反転クロック信号ＣＬＹINVの立ち下がりエッジ
は、クロック信号ＣＬＹの立ち上がりエッジに対して時
間ｔｄだけ遅れているので、図１３に示すように時刻ｔ
１と時刻ｔ２が一致し、Ｎ２とＮ２'が同時にオンとな
らなくなる。これにより、出力信号Ｃの立ち上がりエッ
ジＥcuは、出力信号Ｂの立ち上がりエッジＥbuと同期し
て発生しなくなる。
の時間が図２に示す立ち下がりエッジ制御回路２０５の
各遅延回路（２０４１ａ〜２０４１ｇに相当）の遅延時
間ｔｄと一致するならば、立ち上がりエッジ制御回路２
０５の選択回路（２０４２に相当）へ“０１１”を入力
できるようにＤＩＰスイッチを調整する。この調整され
た反転クロック信号ＣＬＹINVとクロック信号ＣＬＹと
に基づいて、シフトレジスタが動作するときのタイミン
グチャートを図１３に示す。この図に示すように調整さ
れた反転クロック信号ＣＬＹINVの立ち下がりエッジ
は、クロック信号ＣＬＹの立ち上がりエッジに対して時
間ｔｄだけ遅れているので、図１３に示すように時刻ｔ
１と時刻ｔ２が一致し、Ｎ２とＮ２'が同時にオンとな
らなくなる。これにより、出力信号Ｃの立ち上がりエッ
ジＥcuは、出力信号Ｂの立ち上がりエッジＥbuと同期し
て発生しなくなる。
【０１０６】＜Ｎチャンネル型ＴＦＴの閾値電圧が小さ
くなる場合＞次に、Ｎチャンネル型ＴＦＴの閾値電圧が
小さくなる場合について検討する。ＴＦＴの製造プロセ
スでは、上述した場合とは逆に、Ｎチャンネル型ＴＦＴ
の閾値電圧が小さくなると、Ｐチャンネル型ＴＦＴの閾
値電圧が大きくなる傾向にある。そこで、この例では、
Ｎチャンネル型ＴＦＴの閾値電圧ＶtpがΔＶｐだけ設計
目標より小さくなり、Ｐチャンネル型ＴＦＴの閾値電圧
ＶtnがΔＶｎだけ設計目標より大きくなる場合を考え
る。
くなる場合＞次に、Ｎチャンネル型ＴＦＴの閾値電圧が
小さくなる場合について検討する。ＴＦＴの製造プロセ
スでは、上述した場合とは逆に、Ｎチャンネル型ＴＦＴ
の閾値電圧が小さくなると、Ｐチャンネル型ＴＦＴの閾
値電圧が大きくなる傾向にある。そこで、この例では、
Ｎチャンネル型ＴＦＴの閾値電圧ＶtpがΔＶｐだけ設計
目標より小さくなり、Ｐチャンネル型ＴＦＴの閾値電圧
ＶtnがΔＶｎだけ設計目標より大きくなる場合を考え
る。
【０１０７】図１４は、Ｎチャンネル型ＴＦＴの閾値電
圧ＶtnがΔＶｎだけ小さい場合のタイミングチャートで
ある。図１１に示すように単位回路Ｒ１では、Ｎ２にク
ロック信号ＣＬＹが供給されているから、Ｎ２は図１４
に示すようにオン・オフを繰り返す。一方、単位回路Ｒ
２では、Ｎ２'に反転クロック信号ＣＬＹINVが供給され
ているから、Ｎ２'は図１４に示すようにオン・オフを
繰り返す。したがって、時刻ｔ１から時刻ｔ２までの期
間において、Ｎ２およびＮ２'は同時にオン状態とな
る。また、単位回路Ｒ１ではＰ１に反転クロック信号Ｃ
ＬＹINVが供給されており、単位回路Ｒ２ではＰ１'にク
ロック信号ＣＬＹが供給されているから、図１４に示す
ように時刻ｔ３から時刻ｔ４までの期間において、Ｐ１
およびＰ１'は同時にオン状態となる。
圧ＶtnがΔＶｎだけ小さい場合のタイミングチャートで
ある。図１１に示すように単位回路Ｒ１では、Ｎ２にク
ロック信号ＣＬＹが供給されているから、Ｎ２は図１４
に示すようにオン・オフを繰り返す。一方、単位回路Ｒ
２では、Ｎ２'に反転クロック信号ＣＬＹINVが供給され
ているから、Ｎ２'は図１４に示すようにオン・オフを
繰り返す。したがって、時刻ｔ１から時刻ｔ２までの期
間において、Ｎ２およびＮ２'は同時にオン状態とな
る。また、単位回路Ｒ１ではＰ１に反転クロック信号Ｃ
ＬＹINVが供給されており、単位回路Ｒ２ではＰ１'にク
ロック信号ＣＬＹが供給されているから、図１４に示す
ように時刻ｔ３から時刻ｔ４までの期間において、Ｐ１
およびＰ１'は同時にオン状態となる。
【０１０８】さて、単位回路Ｒ１、Ｒ２、Ｒ３の各出力
信号Ａ、Ｂ、Ｃついて検討する。
信号Ａ、Ｂ、Ｃついて検討する。
【０１０９】時刻ｔ３において、反転クロック信号ＣＬ
ＹINVのレベルが電圧（Ｖdd−Ｖtp）を下回ると、単位
回路Ｒ１のＰ１がオフ状態からオン状態に変化する。す
ると、インバータ１５５２の出力信号がＬレベルからＨ
レベルに変化し、これがインバータ１５５４によって反
転されることによって、出力信号Ａの立ち下がりエッジ
Ｅadが発生する。
ＹINVのレベルが電圧（Ｖdd−Ｖtp）を下回ると、単位
回路Ｒ１のＰ１がオフ状態からオン状態に変化する。す
ると、インバータ１５５２の出力信号がＬレベルからＨ
レベルに変化し、これがインバータ１５５４によって反
転されることによって、出力信号Ａの立ち下がりエッジ
Ｅadが発生する。
【０１１０】次に、第２段目の出力信号Ｂの立ち上がり
エッジＥbuは、出力信号ＡがＨレベルの状態、すなわ
ち、Ｐ２'がオフ状態でかつＮ１'がオン状態において、
Ｎ２'がオフ状態からオン状態に変化することにより発
生する。具体的には、Ｎ２'がオン状態になると、イン
バータ１５５２の出力信号がＨレベルからＬレベルに変
化する。これがインバータ１５５４によって反転される
ことによって、出力信号Ｂの立ち上がりエッジＥbuが発
生する。Ｎ２'のオン・オフは反転クロック信号ＣＬＹI
NVによって制御されるので、出力信号Ｂの立ち上がりエ
ッジＥbuは、図１４に示すように反転クロック信号ＣＬ
ＹINVに同期する。
エッジＥbuは、出力信号ＡがＨレベルの状態、すなわ
ち、Ｐ２'がオフ状態でかつＮ１'がオン状態において、
Ｎ２'がオフ状態からオン状態に変化することにより発
生する。具体的には、Ｎ２'がオン状態になると、イン
バータ１５５２の出力信号がＨレベルからＬレベルに変
化する。これがインバータ１５５４によって反転される
ことによって、出力信号Ｂの立ち上がりエッジＥbuが発
生する。Ｎ２'のオン・オフは反転クロック信号ＣＬＹI
NVによって制御されるので、出力信号Ｂの立ち上がりエ
ッジＥbuは、図１４に示すように反転クロック信号ＣＬ
ＹINVに同期する。
【０１１１】また、時刻ｔ３に至ると、出力信号Ａの立
ち下がりエッジＥadが発生するが、このとき、単位回路
Ｒ２のＰ１'はオン状態となっている。このため、出力
信号Ａの立ち下がりエッジＥadに伴って、Ｐ２'がオフ
状態からオン状態に変化するのとともに、Ｎ１'がオン
状態からオフ状態に変化すると、出力信号Ａの立ち下が
りエッジＥadに同期して、インバータ１５５２の出力信
号がＨレベルからＬレベルに変化する。出力信号Ｂはイ
ンバータ１５５２の出力信号を反転したものであるか
ら、出力信号Ｂの立ち下がりエッジＥbdは、出力信号Ａ
の立ち下がりエッジＥadに同期して発生する。
ち下がりエッジＥadが発生するが、このとき、単位回路
Ｒ２のＰ１'はオン状態となっている。このため、出力
信号Ａの立ち下がりエッジＥadに伴って、Ｐ２'がオフ
状態からオン状態に変化するのとともに、Ｎ１'がオン
状態からオフ状態に変化すると、出力信号Ａの立ち下が
りエッジＥadに同期して、インバータ１５５２の出力信
号がＨレベルからＬレベルに変化する。出力信号Ｂはイ
ンバータ１５５２の出力信号を反転したものであるか
ら、出力信号Ｂの立ち下がりエッジＥbdは、出力信号Ａ
の立ち下がりエッジＥadに同期して発生する。
【０１１２】しかしながら、図７に示すように、出力信
号Ｂの立ち下がりエッジＥbdは、Ｈレベルをクロック信
号ＣＬＹの１周期だけ維持した後に発生するのが正常で
ある。この例のように、出力信号Ｂの立ち下がりエッジ
Ｅbdが早く発生するは、単位回路Ｒ１中のＰ１と単位回
路Ｒ２のＰ１'とが同時にオンとなる期間が存在するか
らである。
号Ｂの立ち下がりエッジＥbdは、Ｈレベルをクロック信
号ＣＬＹの１周期だけ維持した後に発生するのが正常で
ある。この例のように、出力信号Ｂの立ち下がりエッジ
Ｅbdが早く発生するは、単位回路Ｒ１中のＰ１と単位回
路Ｒ２のＰ１'とが同時にオンとなる期間が存在するか
らである。
【０１１３】次に、第３段目の単位回路Ｒ３において、
Ｎ２は図１４に示す時刻ｔ１から時刻ｔ２の期間中はオ
ン状態となっている。このため、出力信号Ｂが立ち上が
り、Ｎ１がオフ状態からオフ状態に変化すると、インバ
ータ１５５２の出力信号がＨレベルからＬレベルに変化
する。これがインバータ１５５４によって反転されるこ
とによって、出力信号Ｃの立ち上がりエッジＥcuが発生
する。図７に示すように、本来、出力信号Ｃの立ち上が
りエッジＥcuは、出力信号Ａの立ち下がりエッジＥadに
同期して発生する。しかしながら、この例では、出力信
号Ｃの立ち上がりエッジＥcuが出力信号Ｂの立ち上がり
エッジＥbuに同期して発生している。これは、Ｎチャン
ネル型ＴＦＴの閾値電圧Ｖtnが第２基準電圧Ｖtnrより
ΔＶｎだけ小さいため、時刻ｔ１から時刻ｔ２までの期
間に、Ｎ２とＮ２'が同時にオン状態となることに起因
している。
Ｎ２は図１４に示す時刻ｔ１から時刻ｔ２の期間中はオ
ン状態となっている。このため、出力信号Ｂが立ち上が
り、Ｎ１がオフ状態からオフ状態に変化すると、インバ
ータ１５５２の出力信号がＨレベルからＬレベルに変化
する。これがインバータ１５５４によって反転されるこ
とによって、出力信号Ｃの立ち上がりエッジＥcuが発生
する。図７に示すように、本来、出力信号Ｃの立ち上が
りエッジＥcuは、出力信号Ａの立ち下がりエッジＥadに
同期して発生する。しかしながら、この例では、出力信
号Ｃの立ち上がりエッジＥcuが出力信号Ｂの立ち上がり
エッジＥbuに同期して発生している。これは、Ｎチャン
ネル型ＴＦＴの閾値電圧Ｖtnが第２基準電圧Ｖtnrより
ΔＶｎだけ小さいため、時刻ｔ１から時刻ｔ２までの期
間に、Ｎ２とＮ２'が同時にオン状態となることに起因
している。
【０１１４】そこで、上述した第３工程では、以下に述
べる２点について調整を行う。第１の調整は、反転クロ
ック信号ＣＬＹINVの立ち上がりエッジの位相を遅延さ
せることである。具体的には、上述した第２工程で計測
したＮチャンネル型ＴＦＴの閾値電圧Ｖtnが第２基準電
圧Ｖtnrよりどれだけ小さいか、すなわち、ΔＶに応じ
て、反転クロック信号ＣＬＹINVの立ち上がりエッジを
遅延する時間を決定し、決定された時間に基づいて、図
２に示す立ち上がりエッジ制御回路２０５のＤＩＰスイ
ッチ（２０４３に相当）の設定を調整する。
べる２点について調整を行う。第１の調整は、反転クロ
ック信号ＣＬＹINVの立ち上がりエッジの位相を遅延さ
せることである。具体的には、上述した第２工程で計測
したＮチャンネル型ＴＦＴの閾値電圧Ｖtnが第２基準電
圧Ｖtnrよりどれだけ小さいか、すなわち、ΔＶに応じ
て、反転クロック信号ＣＬＹINVの立ち上がりエッジを
遅延する時間を決定し、決定された時間に基づいて、図
２に示す立ち上がりエッジ制御回路２０５のＤＩＰスイ
ッチ（２０４３に相当）の設定を調整する。
【０１１５】仮に、図１４に示す時刻ｔ１からｔ２まで
の時間が図２に示す立ち下がりエッジ制御回路２０５の
各遅延回路（２０４１ａ〜２０４１ｇに相当）の遅延時
間ｔｄと一致するならば、立ち上がりエッジ制御回路２
０５の選択回路（２０４２に相当）へ“０１１”を入力
できるようにＤＩＰスイッチを調整する。この調整され
た反転クロック信号ＣＬＹINVとクロック信号ＣＬＹと
に基づいて、シフトレジスタが動作するときのタイミン
グチャートを図１５に示す。この図に示すように調整さ
れた反転クロック信号ＣＬＹINVの立ち下がりエッジ
は、クロック信号ＣＬＹの立ち上がりエッジに対して時
間ｔｄだけ遅れているので、図１４に示す時刻ｔ１から
ｔ２までの期間において、Ｎ２とＮ２'が同時にオンと
ならなくなる。これにより、出力信号Ｃの立ち上がりエ
ッジＥcuは、出力信号Ｂの立ち上がりエッジＥbuと同期
して発生しなくなる。
の時間が図２に示す立ち下がりエッジ制御回路２０５の
各遅延回路（２０４１ａ〜２０４１ｇに相当）の遅延時
間ｔｄと一致するならば、立ち上がりエッジ制御回路２
０５の選択回路（２０４２に相当）へ“０１１”を入力
できるようにＤＩＰスイッチを調整する。この調整され
た反転クロック信号ＣＬＹINVとクロック信号ＣＬＹと
に基づいて、シフトレジスタが動作するときのタイミン
グチャートを図１５に示す。この図に示すように調整さ
れた反転クロック信号ＣＬＹINVの立ち下がりエッジ
は、クロック信号ＣＬＹの立ち上がりエッジに対して時
間ｔｄだけ遅れているので、図１４に示す時刻ｔ１から
ｔ２までの期間において、Ｎ２とＮ２'が同時にオンと
ならなくなる。これにより、出力信号Ｃの立ち上がりエ
ッジＥcuは、出力信号Ｂの立ち上がりエッジＥbuと同期
して発生しなくなる。
【０１１６】第２の調整は、反転クロック信号ＣＬＹIN
Vの立ち下がりエッジの位相を遅延させることである。
具体的には、上述した第２工程で計測したＰチャンネル
型ＴＦＴの閾値電圧Ｖtpが第１基準電圧Ｖtprよりどれ
だけ小さいか、すなわち、ΔＶｐに応じて、反転クロッ
ク信号ＣＬＹINVの立ち下がりエッジを遅延する時間を
決定し、決定された時間に基づいて、図２に示す立ち下
がりエッジ制御回路２０４のＤＩＰスイッチ２０４３の
設定を調整する。要は、奇数番目の単位回路におけるＰ
１と偶数番目の単位回路におけるＰ１'とが同時にオン
状態とならないように反転クロック信号ＣＬＹINVの立
ち下がりエッジを遅延する時間を決定する。
Vの立ち下がりエッジの位相を遅延させることである。
具体的には、上述した第２工程で計測したＰチャンネル
型ＴＦＴの閾値電圧Ｖtpが第１基準電圧Ｖtprよりどれ
だけ小さいか、すなわち、ΔＶｐに応じて、反転クロッ
ク信号ＣＬＹINVの立ち下がりエッジを遅延する時間を
決定し、決定された時間に基づいて、図２に示す立ち下
がりエッジ制御回路２０４のＤＩＰスイッチ２０４３の
設定を調整する。要は、奇数番目の単位回路におけるＰ
１と偶数番目の単位回路におけるＰ１'とが同時にオン
状態とならないように反転クロック信号ＣＬＹINVの立
ち下がりエッジを遅延する時間を決定する。
【０１１７】図１６は、そのように決定された時間だ
け、反転クロック信号ＣＬＹINVの立ち下がりエッジを
遅延するように調整した結果を示すタイミングチャート
である。この場合には、時刻ｔ３と時刻ｔ４とが一致
し、時刻ｔ４に至ると単位回路Ｒ２のＰ１'がオフ状態
となるので、時刻ｔ３（＝ｔ４）より後に発生する出力
信号Ａの立ち下がりエッジＥadは、単位回路Ｒ２に取り
込まれない。このため、出力信号Ｂは、時刻ｔ４におい
てＨレベルを維持し、その立ち下がりエッジＥbdは、出
力信号Ｃの立ち下がりエッジＥabと同期して発生しなく
なる。
け、反転クロック信号ＣＬＹINVの立ち下がりエッジを
遅延するように調整した結果を示すタイミングチャート
である。この場合には、時刻ｔ３と時刻ｔ４とが一致
し、時刻ｔ４に至ると単位回路Ｒ２のＰ１'がオフ状態
となるので、時刻ｔ３（＝ｔ４）より後に発生する出力
信号Ａの立ち下がりエッジＥadは、単位回路Ｒ２に取り
込まれない。このため、出力信号Ｂは、時刻ｔ４におい
てＨレベルを維持し、その立ち下がりエッジＥbdは、出
力信号Ｃの立ち下がりエッジＥabと同期して発生しなく
なる。
【０１１８】このように、第３工程では、反転クロック
信号ＣＬＹINVの立ち上がりエッジの位相をＮチャンネ
ルＴＦＴの閾値電圧Ｖtｎに基づいて調整したので、各
単位回路Ｒ１〜Ｒｎにおいて、Ｎ１およびＮ１'が同時
にオン状態となることが無くなる。したがって、各単位
回路Ｒ１〜Ｒｎの出力信号を、正常に立ち上がらせるこ
とができる。
信号ＣＬＹINVの立ち上がりエッジの位相をＮチャンネ
ルＴＦＴの閾値電圧Ｖtｎに基づいて調整したので、各
単位回路Ｒ１〜Ｒｎにおいて、Ｎ１およびＮ１'が同時
にオン状態となることが無くなる。したがって、各単位
回路Ｒ１〜Ｒｎの出力信号を、正常に立ち上がらせるこ
とができる。
【０１１９】また、第３工程では、反転クロック信号Ｃ
ＬＹINVの立ち下がりエッジの位相をＰチャンネルＴＦ
Ｔの閾値電圧Ｖtpに基づいて調整したので、各単位回路
Ｒ１〜Ｒｎにおいて、Ｐ１およびＰ１'が同時にオン状
態となることが無くなる。したがって、各単位回路Ｒ１
〜Ｒｎの出力信号を、正常に立ち下がらせることができ
る。
ＬＹINVの立ち下がりエッジの位相をＰチャンネルＴＦ
Ｔの閾値電圧Ｖtpに基づいて調整したので、各単位回路
Ｒ１〜Ｒｎにおいて、Ｐ１およびＰ１'が同時にオン状
態となることが無くなる。したがって、各単位回路Ｒ１
〜Ｒｎの出力信号を、正常に立ち下がらせることができ
る。
【０１２０】この結果、製造プロセスによって、シフト
レジスタを構成するＰチャンネルＴＦＴとＮチャンネル
ＴＦＴの閾値電圧が設計目標に対してズレたとしても、
シフトレジスタを正常に動作させることができるので、
従来、シフトレジスタの誤動作を理由に不良とされてき
た液晶パネル１００であっても、良品として取り扱うこ
とができ、液晶表示装置の生産において歩留まりを大幅
に向上させることが可能となる。
レジスタを構成するＰチャンネルＴＦＴとＮチャンネル
ＴＦＴの閾値電圧が設計目標に対してズレたとしても、
シフトレジスタを正常に動作させることができるので、
従来、シフトレジスタの誤動作を理由に不良とされてき
た液晶パネル１００であっても、良品として取り扱うこ
とができ、液晶表示装置の生産において歩留まりを大幅
に向上させることが可能となる。
【０１２１】＜応用例＞ ＜オン電流の考慮＞上述した液晶表示装置の生産方法に
おいては、第２工程において、ＰチャンネルＴＦＴの閾
値電圧ＶtpとＮチャンネルＴＦＴの閾値電圧Ｖtnを測定
し、第３工程では、この測定結果に基づいて、反転クロ
ック信号ＣＬＹINVの立ち下がりおよび立ち上がりの位
相を個別に調整した。これは、ＴＦＴの閾値電圧によっ
て各単位回路Ｒ１〜ＲｎのＮ２、Ｎ２'、あるいはＰ
１、Ｐ２が同時にオンするタイミングが決定されるの
で、閾値電圧に応じて、ゲートに供給する反転クロック
信号ＣＬＹINVの位相を調整し、これにより、シフトレ
ジスタを正常に動作させようとするものである。
おいては、第２工程において、ＰチャンネルＴＦＴの閾
値電圧ＶtpとＮチャンネルＴＦＴの閾値電圧Ｖtnを測定
し、第３工程では、この測定結果に基づいて、反転クロ
ック信号ＣＬＹINVの立ち下がりおよび立ち上がりの位
相を個別に調整した。これは、ＴＦＴの閾値電圧によっ
て各単位回路Ｒ１〜ＲｎのＮ２、Ｎ２'、あるいはＰ
１、Ｐ２が同時にオンするタイミングが決定されるの
で、閾値電圧に応じて、ゲートに供給する反転クロック
信号ＣＬＹINVの位相を調整し、これにより、シフトレ
ジスタを正常に動作させようとするものである。
【０１２２】ところで、Ｎ２、Ｎ２'、あるいはＰ１、
Ｐ２が同時にオンしたとしても、その期間が短ければ、
信号がＬレベルからＨレベルに完全に立ち上がらなかっ
たり、あるいは、ＨレベルからＬレベルに完全に立ち下
がらなかったりする。これらの場合には、各単位回路Ｒ
１〜Ｒｎの出力信号に小振幅で極細いパルスが重畳す
る。しかし、当該パルスは、振幅が小さいので、次段の
Ｐチャンネル型ＴＦＴおよびＮチャンネル型ＴＦＴをオ
ンさせることができないため、実用上問題はない。した
がって、同時にオンする期間が適当に短ければ、誤動作
は発生しない。
Ｐ２が同時にオンしたとしても、その期間が短ければ、
信号がＬレベルからＨレベルに完全に立ち上がらなかっ
たり、あるいは、ＨレベルからＬレベルに完全に立ち下
がらなかったりする。これらの場合には、各単位回路Ｒ
１〜Ｒｎの出力信号に小振幅で極細いパルスが重畳す
る。しかし、当該パルスは、振幅が小さいので、次段の
Ｐチャンネル型ＴＦＴおよびＮチャンネル型ＴＦＴをオ
ンさせることができないため、実用上問題はない。した
がって、同時にオンする期間が適当に短ければ、誤動作
は発生しない。
【０１２３】しかし、同時にオンする期間をある程度許
容する場合には、信号のスルーレートを考量する必要が
ある。なぜならば、スルーレートが大きい場合には、信
号が短時間のうちにＨレベルとＬレベルとの間を変化す
る。このため、許容した期間内に信号の論理レベルが完
全に変化してすると、シフトレジスタが誤動作するから
である。
容する場合には、信号のスルーレートを考量する必要が
ある。なぜならば、スルーレートが大きい場合には、信
号が短時間のうちにＨレベルとＬレベルとの間を変化す
る。このため、許容した期間内に信号の論理レベルが完
全に変化してすると、シフトレジスタが誤動作するから
である。
【０１２４】ここで、信号のスルーレートは、Ｐチャン
ネルＴＦＴのオン電流とＮチャンネルＴＦＴのオン電流
によって、定まる。すなわち、オン電流が大きい程、ス
ルーレートは大きくなる。
ネルＴＦＴのオン電流とＮチャンネルＴＦＴのオン電流
によって、定まる。すなわち、オン電流が大きい程、ス
ルーレートは大きくなる。
【０１２５】そこで、上述した第２工程において、閾値
電圧Ｖtp、Ｖtnにくわえて、ＰチャンネルＴＦＴのオン
電流ｉｐとＮチャンネルＴＦＴのオン電流ｉｎを測定
し、第３工程では、これらの測定結果に基づいて反転ク
ロック信号ＣＬＹINVの位相を調整するようにしてもよ
い。
電圧Ｖtp、Ｖtnにくわえて、ＰチャンネルＴＦＴのオン
電流ｉｐとＮチャンネルＴＦＴのオン電流ｉｎを測定
し、第３工程では、これらの測定結果に基づいて反転ク
ロック信号ＣＬＹINVの位相を調整するようにしてもよ
い。
【０１２６】ここで、ＰチャンネルＴＦＴのオン電流ｉ
ｐとは、電源電圧でＰチャンネルＴＦＴをバイアスした
ときのドレイン電流であり、ＮチャンネルＴＦＴのオン
電流ｉｎとは、電源電圧でＮチャンネルＴＦＴをバイア
スしたときのドレイン電流である。例えば、電源電圧が
５Ｖであるならば、オン電流ｉｐはゲート電圧Ｖｇ＝−
５Ｖのときのドレイン電流である。また、オン電流ｉｎ
はゲート電圧Ｖｇ＝５Ｖのときのドレイン電流である。
ｐとは、電源電圧でＰチャンネルＴＦＴをバイアスした
ときのドレイン電流であり、ＮチャンネルＴＦＴのオン
電流ｉｎとは、電源電圧でＮチャンネルＴＦＴをバイア
スしたときのドレイン電流である。例えば、電源電圧が
５Ｖであるならば、オン電流ｉｐはゲート電圧Ｖｇ＝−
５Ｖのときのドレイン電流である。また、オン電流ｉｎ
はゲート電圧Ｖｇ＝５Ｖのときのドレイン電流である。
【０１２７】この場合、閾値電圧Ｖtpとオン電流ｉｐに
基づいて、反転クロック信号ＣＬＹINVの立ち下がりエ
ッジの位相とクロック信号ＣＬＹの立ち上がりエッジの
位相を相対的に調整し（立ち下がりエッジ制御回路２０
４のＤＩＰスイッチ２０４３の設定）、閾値電圧Ｖtnと
オン電流ｉｎに基づいて、反転クロック信号ＣＬＹINV
の立ち上がりエッジの位相とクロック信号ＣＬＹの立ち
下がりエッジの位相を相対的に調整する（立ち上がりエ
ッジ制御回路２０５のＤＩＰスイッチの設定）。
基づいて、反転クロック信号ＣＬＹINVの立ち下がりエ
ッジの位相とクロック信号ＣＬＹの立ち上がりエッジの
位相を相対的に調整し（立ち下がりエッジ制御回路２０
４のＤＩＰスイッチ２０４３の設定）、閾値電圧Ｖtnと
オン電流ｉｎに基づいて、反転クロック信号ＣＬＹINV
の立ち上がりエッジの位相とクロック信号ＣＬＹの立ち
下がりエッジの位相を相対的に調整する（立ち上がりエ
ッジ制御回路２０５のＤＩＰスイッチの設定）。
【０１２８】定性的には、オン電流ｉｐ、ｉｎが大きく
なると、それだけスルーレートが高速になるから、位相
調整量を大きくする必要がある。このため、オン電流ｉ
ｐが大きくなるにつれ、例えば、クロック信号ＣＬＹの
立ち上がりエッジの位相に対する反転クロック信号ＣＬ
ＹINVの立ち下がりエッジの位相の遅延量を大きくする
ように、調整する。また、オン電流ｉｎが大きくなるに
つれ、例えば、クロック信号ＣＬＹの立ち下がりエッジ
の位相に対する反転クロック信号ＣＬＹINVの立ち上が
りエッジの位相の遅延量を大きくする。
なると、それだけスルーレートが高速になるから、位相
調整量を大きくする必要がある。このため、オン電流ｉ
ｐが大きくなるにつれ、例えば、クロック信号ＣＬＹの
立ち上がりエッジの位相に対する反転クロック信号ＣＬ
ＹINVの立ち下がりエッジの位相の遅延量を大きくする
ように、調整する。また、オン電流ｉｎが大きくなるに
つれ、例えば、クロック信号ＣＬＹの立ち下がりエッジ
の位相に対する反転クロック信号ＣＬＹINVの立ち上が
りエッジの位相の遅延量を大きくする。
【０１２９】より具体的には、立ち下がりエッジ制御回
路２０４のＤＩＰスイッチ２０４３の設定を以下のよう
に行う。第１に、閾値電圧Ｖtpが所定範囲内で、かつ、
オン電流ｉｐが第１基準電流ｉpr以下の場合には、ＤＩ
Ｐスイッチ２０４３の設定を初期設定のままとする。こ
れは、同時にオンする期間が短く、かつ、信号のスルー
レートが低いため、調整が不要だからである。換言すれ
ば、閾値電圧Ｖtpの所定範囲と第１基準電流ｉprとは、
誤動作が起こらないように定めてある。
路２０４のＤＩＰスイッチ２０４３の設定を以下のよう
に行う。第１に、閾値電圧Ｖtpが所定範囲内で、かつ、
オン電流ｉｐが第１基準電流ｉpr以下の場合には、ＤＩ
Ｐスイッチ２０４３の設定を初期設定のままとする。こ
れは、同時にオンする期間が短く、かつ、信号のスルー
レートが低いため、調整が不要だからである。換言すれ
ば、閾値電圧Ｖtpの所定範囲と第１基準電流ｉprとは、
誤動作が起こらないように定めてある。
【０１３０】第２に、閾値電圧Ｖtpが所定範囲外の場合
には、閾値電圧Ｖtpと第１基準電圧Ｖtprとの差電圧Δ
Ｖｐに基づいて、反転クロック信号ＣＬＹINVの立ち下
がりエッジを遅延させる時間を決定し、当該遅延時間が
得られるようにＤＩＰスイッチ２０４３を設定する。
には、閾値電圧Ｖtpと第１基準電圧Ｖtprとの差電圧Δ
Ｖｐに基づいて、反転クロック信号ＣＬＹINVの立ち下
がりエッジを遅延させる時間を決定し、当該遅延時間が
得られるようにＤＩＰスイッチ２０４３を設定する。
【０１３１】第３に、閾値電圧Ｖtpが所定範囲内で、か
つ、オン電流ｉｐが第１基準電流ｉprより大きい場合に
は、オン電流ｉｐと第１基準電流ｉprとの差電流に基づ
いて反転クロック信号ＣＬＹINVの立ち下がりエッジを
遅延させる時間を決定し、当該遅延時間が得られるよう
にＤＩＰスイッチ２０４３を設定する。
つ、オン電流ｉｐが第１基準電流ｉprより大きい場合に
は、オン電流ｉｐと第１基準電流ｉprとの差電流に基づ
いて反転クロック信号ＣＬＹINVの立ち下がりエッジを
遅延させる時間を決定し、当該遅延時間が得られるよう
にＤＩＰスイッチ２０４３を設定する。
【０１３２】また、立ち上がりエッジ制御回路２０５の
ＤＩＰスイッチの設定についても、立ち下がりエッジ制
御回路２０４の設定と同様に行う。
ＤＩＰスイッチの設定についても、立ち下がりエッジ制
御回路２０４の設定と同様に行う。
【０１３３】＜クロック信号の位相調整＞上述した第３
工程においては、反転クロック信号ＣＬＹINVの立ち上
がりエッジの位相をＮチャンネルＴＦＴの閾値電圧Ｖt
ｎに基づいて調整した。これは、各単位回路Ｒ１〜Ｒｎ
において、Ｎ２およびＮ２'が同時にオン状態となるこ
とを無くすためである。ところで、Ｎ２'は反転クロッ
ク信号ＣＬＹINVによって制御される一方、Ｎ２はクロ
ック信号ＣＬＹによって制御される。したがって、反転
クロック信号ＣＬＹINVの立ち上がりエッジの位相を遅
延させる替わりに、クロック信号ＣＬＹの立ち下がりエ
ッジの位相を早めるように制御してもよい。要は、Ｎ２
およびＮ２'が同時にオン状態とならいないように、反
転クロック信号ＣＬＹINVの立ち上がりエッジとクロッ
ク信号ＣＬＹの立ち下がりエッジの相対的な位相を、Ｎ
チャンネルＴＦＴの閾値電圧Ｖtｎ（あるいはＶtnとｉ
ｎ）に基づいて調整すればよい。
工程においては、反転クロック信号ＣＬＹINVの立ち上
がりエッジの位相をＮチャンネルＴＦＴの閾値電圧Ｖt
ｎに基づいて調整した。これは、各単位回路Ｒ１〜Ｒｎ
において、Ｎ２およびＮ２'が同時にオン状態となるこ
とを無くすためである。ところで、Ｎ２'は反転クロッ
ク信号ＣＬＹINVによって制御される一方、Ｎ２はクロ
ック信号ＣＬＹによって制御される。したがって、反転
クロック信号ＣＬＹINVの立ち上がりエッジの位相を遅
延させる替わりに、クロック信号ＣＬＹの立ち下がりエ
ッジの位相を早めるように制御してもよい。要は、Ｎ２
およびＮ２'が同時にオン状態とならいないように、反
転クロック信号ＣＬＹINVの立ち上がりエッジとクロッ
ク信号ＣＬＹの立ち下がりエッジの相対的な位相を、Ｎ
チャンネルＴＦＴの閾値電圧Ｖtｎ（あるいはＶtnとｉ
ｎ）に基づいて調整すればよい。
【０１３４】また、上述した第３工程においては、反転
クロック信号ＣＬＹINVの立ち下がりエッジの位相をＰ
チャンネルＴＦＴの閾値電圧Ｖtpに基づいて調整した。
これは、各単位回路Ｒ１〜Ｒｎにおいて、Ｐ１およびＰ
１'が同時にオン状態となることを無くすためである。
ところで、Ｐ１'は反転クロック信号ＣＬＹINVによって
制御される一方、Ｐ１はクロック信号ＣＬＹによって制
御される。したがって、反転クロック信号ＣＬＹINVの
立ち下がりエッジの位相を遅延させる替わりに、クロッ
ク信号ＣＬＹの立ち上がりエッジの位相を早めるように
制御してもよい。要は、Ｐ１およびＰ１'が同時にオン
状態とならいないように、反転クロック信号ＣＬＹINV
の立ち下がりエッジとクロック信号ＣＬＹの立ち上がり
エッジの相対的な位相を、ＰチャンネルＴＦＴの閾値電
圧Ｖtp（あるいはＶtpとｉｐ）に基づいて調整すればよ
い。
クロック信号ＣＬＹINVの立ち下がりエッジの位相をＰ
チャンネルＴＦＴの閾値電圧Ｖtpに基づいて調整した。
これは、各単位回路Ｒ１〜Ｒｎにおいて、Ｐ１およびＰ
１'が同時にオン状態となることを無くすためである。
ところで、Ｐ１'は反転クロック信号ＣＬＹINVによって
制御される一方、Ｐ１はクロック信号ＣＬＹによって制
御される。したがって、反転クロック信号ＣＬＹINVの
立ち下がりエッジの位相を遅延させる替わりに、クロッ
ク信号ＣＬＹの立ち上がりエッジの位相を早めるように
制御してもよい。要は、Ｐ１およびＰ１'が同時にオン
状態とならいないように、反転クロック信号ＣＬＹINV
の立ち下がりエッジとクロック信号ＣＬＹの立ち上がり
エッジの相対的な位相を、ＰチャンネルＴＦＴの閾値電
圧Ｖtp（あるいはＶtpとｉｐ）に基づいて調整すればよ
い。
【０１３５】＜閾値電圧のフィードバック＞上述した液
晶表示装置では、閾値電圧Ｖtp、Ｖtnに基づいて、ＤＩ
Ｐスイッチを設定することによって、クロック信号ＣＬ
Ｙと反転クロック信号ＣＬＹINVの相対的な位相を調整
したが、閾値電圧Ｖtp、Ｖtnをタイミングジネレータ２
００にフィードバックし、閾値電圧Ｖtp、Ｖtnに基づい
て両クロック間の位相を自動調整するようにしてもよ
い。ここでは、走査線駆動回路１５０のシフトレジスタ
に供給するクロック信号ＣＬＹと反転クロック信号ＣＬ
ＹINVを生成する第１クロック信号生成回路２００Ａの
改良について説明するが、第２クロック信号生成回路２
００Ｂを同様に構成してもよいことは勿論である。
晶表示装置では、閾値電圧Ｖtp、Ｖtnに基づいて、ＤＩ
Ｐスイッチを設定することによって、クロック信号ＣＬ
Ｙと反転クロック信号ＣＬＹINVの相対的な位相を調整
したが、閾値電圧Ｖtp、Ｖtnをタイミングジネレータ２
００にフィードバックし、閾値電圧Ｖtp、Ｖtnに基づい
て両クロック間の位相を自動調整するようにしてもよ
い。ここでは、走査線駆動回路１５０のシフトレジスタ
に供給するクロック信号ＣＬＹと反転クロック信号ＣＬ
ＹINVを生成する第１クロック信号生成回路２００Ａの
改良について説明するが、第２クロック信号生成回路２
００Ｂを同様に構成してもよいことは勿論である。
【０１３６】図１７は、クロックの相対的な位相を自動
調整する第１クロック信号生成回路２００Ａ'の主要部
とその周辺回路のブロック図である。
調整する第１クロック信号生成回路２００Ａ'の主要部
とその周辺回路のブロック図である。
【０１３７】図において、第１閾値電圧検出部２１０と
第２閾値電圧検出部２２０は、各シフトレジスタの内部
に設けられており、シフトレジスタを構成するＴＦＴと
同一の製造プロセスで作成されている。第１閾値電圧検
出部２１０は、ＰチャンネルＴＦＴの閾値電圧Ｖtpを検
出ために用いられ、正電源Ｖｄｄと負電源Ｖｓｓの間
に、バイアス抵抗２１１とＰチャンネルＴＦＴ２１２〜
２１４を直列に接続して構成されている。ここで、Ｐチ
ャンネルＴＦＴ２１２〜２１４は、ソース端子とゲート
端子が短絡されているから、接続点Ｘ１の電位と正電源
Ｖｄｄとの電位差は、３Ｖtpを示している。したがっ
て、接続点Ｘ１の電圧に基づいて、ＰチャンネルＴＦＴ
の閾値電圧Ｖtpを知ることができる。このため、第１閾
値電圧検出部２１０は、接続点Ｘ１の電圧を第１検出電
圧Ｖｄｐとしてタイミングジェネレータ２００に出力し
ている。
第２閾値電圧検出部２２０は、各シフトレジスタの内部
に設けられており、シフトレジスタを構成するＴＦＴと
同一の製造プロセスで作成されている。第１閾値電圧検
出部２１０は、ＰチャンネルＴＦＴの閾値電圧Ｖtpを検
出ために用いられ、正電源Ｖｄｄと負電源Ｖｓｓの間
に、バイアス抵抗２１１とＰチャンネルＴＦＴ２１２〜
２１４を直列に接続して構成されている。ここで、Ｐチ
ャンネルＴＦＴ２１２〜２１４は、ソース端子とゲート
端子が短絡されているから、接続点Ｘ１の電位と正電源
Ｖｄｄとの電位差は、３Ｖtpを示している。したがっ
て、接続点Ｘ１の電圧に基づいて、ＰチャンネルＴＦＴ
の閾値電圧Ｖtpを知ることができる。このため、第１閾
値電圧検出部２１０は、接続点Ｘ１の電圧を第１検出電
圧Ｖｄｐとしてタイミングジェネレータ２００に出力し
ている。
【０１３８】一方、第２閾値電圧検出部２２０は、Ｎチ
ャンネルＴＦＴの閾値電圧Ｖtnを検出するために用いら
れ、正電源Ｖｄｄと負電源Ｖｓｓの間に、Ｎチャンネル
ＴＦＴ２２２〜２２４とバイアス抵抗２２１とを直列に
接続して構成されている。第２閾値電圧検出部２２０
は、第１閾値電圧検出部２１０と同様に、接続点Ｘ２の
電圧を第２検出電圧Ｖｄｎとしてタイミングジェネレー
タ２００に出力している。なお、第１閾値電圧検出部２
１０と第２閾値電圧検出部２２０において、ＴＦＴを３
個直列に接続したのは、閾値電圧Ｖtp、Ｖtnの変化量を
３倍に拡大して検出することにより、検出精度を高めか
つ、3個のＴＦＴの閾値電圧を平均化するためである。
ャンネルＴＦＴの閾値電圧Ｖtnを検出するために用いら
れ、正電源Ｖｄｄと負電源Ｖｓｓの間に、Ｎチャンネル
ＴＦＴ２２２〜２２４とバイアス抵抗２２１とを直列に
接続して構成されている。第２閾値電圧検出部２２０
は、第１閾値電圧検出部２１０と同様に、接続点Ｘ２の
電圧を第２検出電圧Ｖｄｎとしてタイミングジェネレー
タ２００に出力している。なお、第１閾値電圧検出部２
１０と第２閾値電圧検出部２２０において、ＴＦＴを３
個直列に接続したのは、閾値電圧Ｖtp、Ｖtnの変化量を
３倍に拡大して検出することにより、検出精度を高めか
つ、3個のＴＦＴの閾値電圧を平均化するためである。
【０１３９】次に、第１選択制御信号生成部２０７は、
第１検出電圧Ｖｄｐに基づいて、選択回路２０４２を制
御するための第１選択制御信号ＣＴＬ１を生成する一
方、第２選択制御信号生成部２０８は第２検出電圧Ｖｄ
ｐに基づいて、選択回路を制御するための第２選択制御
信号ＣＴＬ２を生成する。
第１検出電圧Ｖｄｐに基づいて、選択回路２０４２を制
御するための第１選択制御信号ＣＴＬ１を生成する一
方、第２選択制御信号生成部２０８は第２検出電圧Ｖｄ
ｐに基づいて、選択回路を制御するための第２選択制御
信号ＣＴＬ２を生成する。
【０１４０】第１閾値電圧検出部２１０と第２閾値電圧
検出部２２０において、第１検出電圧Ｖｄｐと第２検出
電圧Ｖｄｎとが検出されると、これらが第１クロック信
号生成回路２００Ａにフィードバックされ、これらに基
づいて第１および第２選択制御信号ＣＴＬ１、ＣＴＬ２
が生成される。換言すれば、閾値電圧Ｖtp、Ｖtnに基づ
いて、反転クロック信号ＣＬＹINVの立ち上がりエッジ
と立ち下がりエッジの位相をフィードバック制御してい
る。
検出部２２０において、第１検出電圧Ｖｄｐと第２検出
電圧Ｖｄｎとが検出されると、これらが第１クロック信
号生成回路２００Ａにフィードバックされ、これらに基
づいて第１および第２選択制御信号ＣＴＬ１、ＣＴＬ２
が生成される。換言すれば、閾値電圧Ｖtp、Ｖtnに基づ
いて、反転クロック信号ＣＬＹINVの立ち上がりエッジ
と立ち下がりエッジの位相をフィードバック制御してい
る。
【０１４１】したがって、上述した第２工程における閾
値電圧の測定と第３工程におけるＤＩＰスイッチによる
設定を不要にすることができる。この結果、液晶パネル
１００の歩留まりを向上させつつ、液晶表示装置の生産
工程を簡略化することができる。
値電圧の測定と第３工程におけるＤＩＰスイッチによる
設定を不要にすることができる。この結果、液晶パネル
１００の歩留まりを向上させつつ、液晶表示装置の生産
工程を簡略化することができる。
【０１４２】また、閾値電圧Ｖtp、Ｖtnは温度特性を持
つが、上述した構成によればフィードバック制御が行わ
れる。このため、温度変化に伴って閾値電圧Ｖtp、Ｖtn
が変化しても、これに追随するように反転クロック信号
ＣＬＹINVの位相が自動的に制御されるので、温度変化
が大きい環境であってもシフトレジスタの正常に動作さ
せることができる。
つが、上述した構成によればフィードバック制御が行わ
れる。このため、温度変化に伴って閾値電圧Ｖtp、Ｖtn
が変化しても、これに追随するように反転クロック信号
ＣＬＹINVの位相が自動的に制御されるので、温度変化
が大きい環境であってもシフトレジスタの正常に動作さ
せることができる。
【０１４３】次に、図１８は、図１７に示す第１クロッ
ク信号生成回路２００Ａ'の変形例を示すブロック図で
ある。図１８に示すと変形例は、オン電流ｉｐ、ｉｎを
各々検出する第１および第２オン電流検出部２３０、２
４０を追加した点を除いて、図１７に示すものと同様に
構成されている。
ク信号生成回路２００Ａ'の変形例を示すブロック図で
ある。図１８に示すと変形例は、オン電流ｉｐ、ｉｎを
各々検出する第１および第２オン電流検出部２３０、２
４０を追加した点を除いて、図１７に示すものと同様に
構成されている。
【０１４４】ここで、第１および第２オン電流検出部２
３０、２４０は、第１および第２閾値電圧検出部２１
０、２２０と同様に、シフトレジスタの内部に設けられ
ており、シフトレジスタを構成するＴＦＴと同一の製造
プロセスで作成されている。
３０、２４０は、第１および第２閾値電圧検出部２１
０、２２０と同様に、シフトレジスタの内部に設けられ
ており、シフトレジスタを構成するＴＦＴと同一の製造
プロセスで作成されている。
【０１４５】この例では、第１オン電流検出部２３０に
よってＰチャンネル型ＴＦＴのオン電流ｉｐの指標とな
る信号ｉｐ'が得られる一方、第２オン電流検出部２３
０によってＮチャンネル型ＴＦＴのオン電流ｉｎの指標
となる信号ｉｎ'が得られる。そして、第１選択制御信
号生成回路２０７は、信号ｉｐ'と第１検出電圧Ｖｄｐ
に基づいて、反転クロック信号ＣＬＹINVの立ち下がり
エッジの位相をフィードバック制御する。また、第２選
択制御信号生成回路２０８は、信号ｉｎ'と第２検出電
圧Ｖｄｎに基づいて、反転クロック信号ＣＬＹINVの立
ち上がりエッジの位相をフィードバック制御する。
よってＰチャンネル型ＴＦＴのオン電流ｉｐの指標とな
る信号ｉｐ'が得られる一方、第２オン電流検出部２３
０によってＮチャンネル型ＴＦＴのオン電流ｉｎの指標
となる信号ｉｎ'が得られる。そして、第１選択制御信
号生成回路２０７は、信号ｉｐ'と第１検出電圧Ｖｄｐ
に基づいて、反転クロック信号ＣＬＹINVの立ち下がり
エッジの位相をフィードバック制御する。また、第２選
択制御信号生成回路２０８は、信号ｉｎ'と第２検出電
圧Ｖｄｎに基づいて、反転クロック信号ＣＬＹINVの立
ち上がりエッジの位相をフィードバック制御する。
【０１４６】これにより、ＴＦＴの閾値電圧やオン電流
が設計目標から大幅にズレている場合であっても、シフ
トレジスタの誤動作を無くすことができる。
が設計目標から大幅にズレている場合であっても、シフ
トレジスタの誤動作を無くすことができる。
【０１４７】＜素子基板の構成など＞また、実施の形態
においては、液晶パネル１００の素子基板１０１をガラ
ス等の透明な絶縁性基板により構成して、当該基板上に
シリコン薄膜を形成するとともに、当該薄膜上にソー
ス、ドレイン、チャネルが形成されたＴＦＴによって、
画素のスイッチング素子（ＴＦＴ１１６）や駆動回路１
２０の素子を構成するものとして説明したが、本発明は
これに限られるものではない。
においては、液晶パネル１００の素子基板１０１をガラ
ス等の透明な絶縁性基板により構成して、当該基板上に
シリコン薄膜を形成するとともに、当該薄膜上にソー
ス、ドレイン、チャネルが形成されたＴＦＴによって、
画素のスイッチング素子（ＴＦＴ１１６）や駆動回路１
２０の素子を構成するものとして説明したが、本発明は
これに限られるものではない。
【０１４８】例えば、素子基板１０１を半導体基板によ
り構成して、当該半導体基板の表面にソース、ドレイ
ン、チャネルが形成された絶縁ゲート型電界効果トラン
ジスタによって、画素のスイッチング素子や駆動回路１
２０の素子を構成しても良い。このように素子基板１０
１を半導体基板により構成する場合には、透過型の表示
パネルとして用いることができないため、画素電極１１
８をアルミニウムなどで形成して、反射型として用いら
れることとなる。また、単に、素子基板１０１を透明基
板として、画素電極１１８を反射型にしても良い。
り構成して、当該半導体基板の表面にソース、ドレイ
ン、チャネルが形成された絶縁ゲート型電界効果トラン
ジスタによって、画素のスイッチング素子や駆動回路１
２０の素子を構成しても良い。このように素子基板１０
１を半導体基板により構成する場合には、透過型の表示
パネルとして用いることができないため、画素電極１１
８をアルミニウムなどで形成して、反射型として用いら
れることとなる。また、単に、素子基板１０１を透明基
板として、画素電極１１８を反射型にしても良い。
【０１４９】さらに、上述した実施の形態にあっては、
画素のスイッチング素子を、ＴＦＴで代表される３端子
素子として説明したが、ダイオード等の２端子素子で構
成しても良い。ただし、画素のスイッチング素子として
２端子素子を用いる場合には、走査線１１２を一方の基
板に形成し、データ線１１４を他方の基板に形成すると
ともに、２端子素子を、走査線１１２またはデータ線１
１４のいずれか一方と、画素電極との間に形成する必要
がある。この場合、画素は、走査線１１２とデータ線１
１４との間に直列接続された二端子素子と、液晶とから
構成されることとなる。
画素のスイッチング素子を、ＴＦＴで代表される３端子
素子として説明したが、ダイオード等の２端子素子で構
成しても良い。ただし、画素のスイッチング素子として
２端子素子を用いる場合には、走査線１１２を一方の基
板に形成し、データ線１１４を他方の基板に形成すると
ともに、２端子素子を、走査線１１２またはデータ線１
１４のいずれか一方と、画素電極との間に形成する必要
がある。この場合、画素は、走査線１１２とデータ線１
１４との間に直列接続された二端子素子と、液晶とから
構成されることとなる。
【０１５０】また、本発明は、アクティブマトリクス型
液晶表示装置として説明したが、これに限られず、ＳＴ
Ｎ（Super Twisted Nematic）液晶などを用いたパッシ
ィブ型にも適用可能である。さらに、電気光学材料とし
ては、液晶のほかに、エレクトロルミネッセンス素子な
どを用いて、その電気光学効果により表示を行う表示装
置にも適用可能である。すなわち、本発明は、上述した
液晶表示装置と類似の構成を有するすべての電気光学装
置に適用可能である。
液晶表示装置として説明したが、これに限られず、ＳＴ
Ｎ（Super Twisted Nematic）液晶などを用いたパッシ
ィブ型にも適用可能である。さらに、電気光学材料とし
ては、液晶のほかに、エレクトロルミネッセンス素子な
どを用いて、その電気光学効果により表示を行う表示装
置にも適用可能である。すなわち、本発明は、上述した
液晶表示装置と類似の構成を有するすべての電気光学装
置に適用可能である。
【０１５１】＜電子機器＞次に、上述した液晶表示装置
を各種の電子機器に適用される場合について説明する。
を各種の電子機器に適用される場合について説明する。
【０１５２】＜その１：プロジェクタ＞まず、この液晶
パネルをライトバルブとして用いたプロジェクタについ
て説明する。図１９は、プロジェクタの構成例を示す平
面図である。
パネルをライトバルブとして用いたプロジェクタについ
て説明する。図１９は、プロジェクタの構成例を示す平
面図である。
【０１５３】この図に示されるように、プロジェクタ１
１００内部には、ハロゲンランプ等の白色光源からなる
ランプユニット１１０２が設けられている。このランプ
ユニット１１０２から射出された投射光は、ライトガイ
ド１１０４内に配置された４枚のミラー１１０６および
２枚のダイクロイックミラー１１０８によってＲＧＢの
３原色に分離され、各原色に対応するライトバルブとし
ての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０
Ｇに入射される。
１００内部には、ハロゲンランプ等の白色光源からなる
ランプユニット１１０２が設けられている。このランプ
ユニット１１０２から射出された投射光は、ライトガイ
ド１１０４内に配置された４枚のミラー１１０６および
２枚のダイクロイックミラー１１０８によってＲＧＢの
３原色に分離され、各原色に対応するライトバルブとし
ての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０
Ｇに入射される。
【０１５４】液晶パネル１１１０Ｒ、１１１０Ｂおよび
１１１０Ｇの構成は、上述した液晶パネル１００と同等
であり、画像信号処理回路（図示省略）から供給される
Ｒ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものであ
る。そして、これらの液晶パネルによって変調された光
は、ダイクロイックプリズム１１１２に３方向から入射
される。このダイクロイックプリズム１１１２において
は、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が
直進する。したがって、各色の画像が合成される結果、
投射レンズ１１１４を介して、スクリーン等にカラー画
像が投写されることとなる。
１１１０Ｇの構成は、上述した液晶パネル１００と同等
であり、画像信号処理回路（図示省略）から供給される
Ｒ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものであ
る。そして、これらの液晶パネルによって変調された光
は、ダイクロイックプリズム１１１２に３方向から入射
される。このダイクロイックプリズム１１１２において
は、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が
直進する。したがって、各色の画像が合成される結果、
投射レンズ１１１４を介して、スクリーン等にカラー画
像が投写されることとなる。
【０１５５】ここで、各液晶パネル１１１０Ｒ、１１１
０Ｂおよび１１１０Ｇによる表示像について着目する
と、液晶パネル１１１０Ｇによる表示像は、液晶パネル
１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転
することが必要となる。
０Ｂおよび１１１０Ｇによる表示像について着目する
と、液晶パネル１１１０Ｇによる表示像は、液晶パネル
１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転
することが必要となる。
【０１５６】なお、液晶パネル１１１０Ｒ、１１１０Ｂ
および１１１０Ｇには、ダイクロイックミラー１１０８
によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射する
ので、カラーフィルタを設ける必要はない。
および１１１０Ｇには、ダイクロイックミラー１１０８
によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射する
ので、カラーフィルタを設ける必要はない。
【０１５７】＜その２：モバイル型コンピュータ＞次
に、この液晶パネルを、モバイル型のパーソナルコンピ
ュータに適用した例について説明する。図２０は、この
パーソナルコンピュータの構成を示す斜視図である。図
において、コンピュータ１２００は、キーボード１２０
２を備えた本体部１２０４と、液晶表示ユニット１２０
６とから構成されている。この液晶表示ユニット１２０
６は、先に述べた液晶パネル１００の背面にバックライ
トを付加することにより構成されている。
に、この液晶パネルを、モバイル型のパーソナルコンピ
ュータに適用した例について説明する。図２０は、この
パーソナルコンピュータの構成を示す斜視図である。図
において、コンピュータ１２００は、キーボード１２０
２を備えた本体部１２０４と、液晶表示ユニット１２０
６とから構成されている。この液晶表示ユニット１２０
６は、先に述べた液晶パネル１００の背面にバックライ
トを付加することにより構成されている。
【０１５８】＜その３：携帯電話＞さらに、この液晶パ
ネル１００を、携帯電話に適用した例について説明す
る。図２１は、この携帯電話の構成を示す斜視図であ
る。図において、携帯電話１３０２は、複数の操作ボタ
ン１３０２とともに、反射型の液晶パネル１００を備え
るものである。この反射型の液晶パネル１００にあって
は、必要に応じてその前面にフロントライトが設けられ
る。
ネル１００を、携帯電話に適用した例について説明す
る。図２１は、この携帯電話の構成を示す斜視図であ
る。図において、携帯電話１３０２は、複数の操作ボタ
ン１３０２とともに、反射型の液晶パネル１００を備え
るものである。この反射型の液晶パネル１００にあって
は、必要に応じてその前面にフロントライトが設けられ
る。
【０１５９】なお、図１９〜図２１を参照して説明した
電子機器の他にも、液晶テレビや、ビューファインダ
型、モニタ直視型のビデオテープレコーダ、カーナビゲ
ーション装置、ページャ、電子手帳、電卓、ワードプロ
セッサ、ワークステーション、テレビ電話、POS端末、
タッチパネルを備えた装置等などが挙げられる。そし
て、これらの各種電子機器に適用可能なのは言うまでも
ない。
電子機器の他にも、液晶テレビや、ビューファインダ
型、モニタ直視型のビデオテープレコーダ、カーナビゲ
ーション装置、ページャ、電子手帳、電卓、ワードプロ
セッサ、ワークステーション、テレビ電話、POS端末、
タッチパネルを備えた装置等などが挙げられる。そし
て、これらの各種電子機器に適用可能なのは言うまでも
ない。
【０１６０】
【発明の効果】以上説明したように本発明によれば、シ
フトレジスタの誤動作を防止することができるクロック
信号調整方法、クロック信号調整回路、およびこれを適
用した電気光学装置、電子機器を提供することができ
る。また、電気光学装置を生産する際に、歩留まりを向
上させることができる。
フトレジスタの誤動作を防止することができるクロック
信号調整方法、クロック信号調整回路、およびこれを適
用した電気光学装置、電子機器を提供することができ
る。また、電気光学装置を生産する際に、歩留まりを向
上させることができる。
【図１】 本発明の実施形態に係る液晶表示装置の全体
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 同装置における第１クロック信号生成回路の
主要部の構成を示すブロック図である。
主要部の構成を示すブロック図である。
【図３】 同第１クロック信号生成回路の各部の波形を
示すタイミングチャートである。
示すタイミングチャートである。
【図４】 同装置の走査線駆動回路の構成を示すブロッ
ク図である。
ク図である。
【図５】 （ａ）、（ｂ）はそれぞれ同走査線駆動回路
の単位回路におけるクロックドインバータの構成を示す
回路図である。
の単位回路におけるクロックドインバータの構成を示す
回路図である。
【図６】 同走査線駆動回路の単位回路におけるインバ
ータの構成を示す回路図である。
ータの構成を示す回路図である。
【図７】 同走査線駆動回路の正常動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図８】 同液晶パネルの構造を示す斜視図である。
【図９】 同液晶パネルの構造を説明するための一部断
面図である。
面図である。
【図１０】 Ｐチャンネル型ＴＦＴの閾値電圧がΔＶｐ
だけ小さい場合のシフトレジスタの動作を示すタイミン
グチャートである。
だけ小さい場合のシフトレジスタの動作を示すタイミン
グチャートである。
【図１１】 シフトレジスタを構成する単位回路の回路
図である。
図である。
【図１２】 図１０示す例において、第３工程で第１の
調整を終了した後のシフトレジスタの動作を示すタイミ
ングチャートである。
調整を終了した後のシフトレジスタの動作を示すタイミ
ングチャートである。
【図１３】 図１０示す例において、第３工程で第２の
調整を終了した後のシフトレジスタの動作を示すタイミ
ングチャートである。
調整を終了した後のシフトレジスタの動作を示すタイミ
ングチャートである。
【図１４】 Ｎチャンネル型ＴＦＴの閾値電圧がΔＶｐ
だけ大きい場合のシフトレジスタの動作を示すタイミン
グチャートである。
だけ大きい場合のシフトレジスタの動作を示すタイミン
グチャートである。
【図１５】 図１４に示す例において、第３工程で第１
の調整を終了した後のシフトレジスタの動作を示すタイ
ミングチャートである。
の調整を終了した後のシフトレジスタの動作を示すタイ
ミングチャートである。
【図１６】 図１４に示す例において、第３工程で第２
の調整を終了した後のシフトレジスタの動作を示すタイ
ミングチャートである。
の調整を終了した後のシフトレジスタの動作を示すタイ
ミングチャートである。
【図１７】 クロックの相対的な位相を自動調整する第
１クロック信号生成回路の主要部とその周辺回路のブロ
ック図である。
１クロック信号生成回路の主要部とその周辺回路のブロ
ック図である。
【図１８】 図１７に示す第１クロック信号生成回路の
変形例を示すブロック図である。
変形例を示すブロック図である。
【図１９】 同液晶表示装置を適用した電子機器の一例
たるプロジェクタの構成を示す断面図である。
たるプロジェクタの構成を示す断面図である。
【図２０】 同液晶表示装置を適用した電子機器の一例
たるパーソナルコンピュータの構成を示す斜視図であ
る。
たるパーソナルコンピュータの構成を示す斜視図であ
る。
【図２１】 同液晶表示装置を適用した電子機器の一例
たる携帯電話の構成を示す斜視図である。
たる携帯電話の構成を示す斜視図である。
１００……液晶パネル １５５０……シフトレジスタ ２０４……立ち下がりエッジ制御回路 ２０５……立ち上がりエッジ制御回路 Ｒ１〜Ｒｎ……単位回路 Ｐ１、Ｐ２、Ｐ１'、Ｐ２'……Ｐチャンネル型ＴＦＴ Ｎ１、Ｎ２、Ｎ１'、Ｎ２'……Ｎチャンネル型ＴＦＴ ２１０……第１閾値電圧検出部 ２２０……第２閾値電圧検出部 ２３０……第１電流検出部 ２４０……第２電流検出部
フロントページの続き Ｆターム(参考） 2H093 NA43 NC09 NC13 NC16 NC22 NC23 NC25 NC34 NC58 NC59 ND34 ND39 ND53 NE07 NF11 5C006 AA16 AC11 AC25 AF72 BB16 BC16 BF03 BF07 EB04 FA16 FA20 5C080 AA10 BB05 DD28 EE29 FF11 GG09 JJ02 JJ03 JJ04 JJ06
Claims (23)
- 【請求項１】 複数の走査線と、複数のデータ線と、そ
れらの各交点に対応して設けられる画素とを有する表示
部と、開始パルスをクロック信号および反転クロック信
号に従って順次シフトするシフトレジスタとを備え、前
記複数の走査線または前記複数のデータ線に供給する各
信号を、前記シフトレジスタの各出力信号に基づいて生
成する電気光学装置に用いられ、前記シフトレジスタに
供給する前記クロック信号および前記反転クロック信号
の位相を調整する電気光学装置のクロック信号調整方法
であって、 前記シフトレジスタを構成するトランジスタの閾値電圧
を検知し、 検知された閾値電圧に応じて、前記クロック信号と前記
反転クロック信号との相対的な位相を調整することを特
徴とする電気光学装置のクロック信号調整方法。 - 【請求項２】 前記トランジスタの閾値電圧を検知する
工程では、前記シフトレジスタのトランジスタと同一の
製造プロセスで作成された試験用トランジスタの閾値電
圧を計測し、その計測結果によって前記トランジスタの
閾値電圧を検知することを特徴とする請求項１に記載の
電気光学装置のクロック信号調整方法。 - 【請求項３】 前記シフトレジスタを構成するトランジ
スタは、Ｐチャンネル型ＴＦＴとＮチャンネル型ＴＦＴ
であり、 前記閾値電圧を計測する工程では、前記Ｐチャンネル型
ＴＦＴの第１閾値電圧と前記ＮチャンネルＴＦＴの第２
閾値電圧とを計測し、 前記位相を調整する工程では、前記第１閾値電圧と前記
第２閾値電圧とに基づいて、前記クロック信号と前記反
転クロック信号との位相を調整することを特徴とする請
求項１に記載の電気光学装置のクロック信号調整方法。 - 【請求項４】 前記位相を調整する工程では、前記第１
閾値電圧に基づいて、前記クロック信号の立ち上がりエ
ッジと前記反転クロック信号の立ち下がりエッジとの相
対的な位相を調整することを特徴とする請求項３に記載
の電気光学装置のクロック信号調整方法。 - 【請求項５】 前記位相を調整する工程では、前記第２
閾値電圧に基づいて前記クロック信号の立ち下がりエッ
ジと前記反転クロック信号の立ち上がりエッジとの相対
的な位相を調整することを特徴とする請求項４に記載の
電気光学装置のクロック信号調整方法。 - 【請求項６】 複数の走査線と、複数のデータ線と、そ
れらの各交点に対応して設けられる画素とを有する表示
部と、開始パルスをクロック信号および反転クロック信
号に従って順次シフトするシフトレジスタとを備え、前
記複数の走査線または前記複数のデータ線に供給する各
信号を、前記シフトレジスタの各出力信号に基づいて生
成する電気光学装置に用いられ、前記シフトレジスタに
供給する前記クロック信号および前記反転クロック信号
の位相を調整する電気光学装置のクロック信号調整方法
であって、 前記シフトレジスタを構成するトランジスタの閾値電圧
とオン電流とを検知し、 検知された閾値電圧とオン電流とに応じて、前記クロッ
ク信号と前記反転クロック信号との相対的な位相を調整
することを特徴とする電気光学装置のクロック信号調整
方法。 - 【請求項７】 前記トランジスタの閾値電圧とオン電流
とを検知する工程では、前記シフトレジスタのトランジ
スタと同一の製造プロセスで作成された試験用トランジ
スタの閾値電圧とオン電流とを計測し、その計測結果に
よって前記トランジスタの閾値電圧とオン電流とを検知
することを特徴とする請求項６に記載の電気光学装置の
クロック信号調整方法。 - 【請求項８】 前記シフトレジスタを構成するトランジ
スタは、Ｐチャンネル型ＴＦＴとＮチャンネル型ＴＦＴ
であり、 前記閾値電圧を計測する工程では、前記Ｐチャンネル型
ＴＦＴの第１閾値電圧および第１オン電流、ならびに、
前記ＮチャンネルＴＦＴの第２閾値電圧および第２オン
電流を計測し、 前記位相を調整する工程では、前記第１閾値電圧および
前記第１オン電流、ならびに、前記第２閾値電圧および
前記第２オン電流に基づいて、前記クロック信号と前記
反転クロック信号との位相を調整することを特徴とする
請求項６に記載の電気光学装置のクロック信号調整方
法。 - 【請求項９】 前記位相を調整する工程では、前記第１
閾値電圧と前記第１オン電流とに基づいて、前記クロッ
ク信号の立ち上がりエッジと前記反転クロック信号の立
ち下がりエッジとの相対的な位相を調整することを特徴
とする請求項８に記載の電気光学装置のクロック信号調
整方法。 - 【請求項１０】 前記位相を調整する工程では、前記第
２閾値電圧と前記第２オン電流とに基づいて前記クロッ
ク信号の立ち下がりエッジと前記反転クロック信号の立
ち上がりエッジの位相を調整することを特徴とする請求
項８に記載の電気光学装置のクロック信号調整方法。 - 【請求項１１】 複数の走査線と、複数のデータ線と、
それらの各交点に対応して設けられる画素とを有する表
示部と、開始パルスをクロック信号および反転クロック
信号に従って順次シフトするシフトレジスタとを備え、
前記複数の走査線または前記複数のデータ線に供給する
各信号を、前記シフトレジスタの各出力信号に基づいて
生成する電気光学装置に用いられ、前記シフトレジスタ
に供給する前記クロック信号および前記反転クロック信
号の位相を調整する電気光学装置のクロック信号調整回
路であって、 前記シフトレジスタを構成するトランジスタの閾値電圧
に基づいて、前記クロック信号の立ち上がりエッジと前
記反転クロック信号の立ち下がりエッジの相対的な位相
を調整する第１位相調整部と、 前記シフトレジスタを構成するトランジスタの閾値電圧
に基づいて、前記クロック信号の立ち上がりエッジと前
記反転クロック信号の立ち下がりエッジの相対的な位相
を調整する第２位相調整部とを備えることを特徴とする
電気光学装置のクロック信号調整回路。 - 【請求項１２】 前記シフトレジスタを構成するトラン
ジスタは、Ｐチャンネル型ＴＦＴとＮチャンネル型ＴＦ
Ｔであり、 前記Ｐチャンネル型ＴＦＴの第１閾値電圧を検出する第
１閾値電圧検出部と、 前記Ｎチャンネル型ＴＦＴの第２閾値電圧を検出する第
２閾値電圧検出部とを備え、 前記第１位相調整部は、前記第１閾値電圧に基づいて前
記クロック信号の立ち上がりエッジと前記反転クロック
信号の立ち下がりエッジの相対的な位相を調整する一
方、前記第２位相調整部は、前記第２閾値電圧に基づい
て前記クロック信号の立ち下がりエッジと前記反転クロ
ック信号の立ち上がりエッジの相対的な位相を調整する
ことを特徴とする請求項１１に記載の電気光学装置のク
ロック信号調整回路。 - 【請求項１３】 前記シフトレジスタは、前記第１閾値
電圧の絶対値が第１基準電圧値と等しく、かつ、前記第
２閾値電圧の絶対値が第２基準電圧値と等しい場合に、
前記開始パルスを正常にシフトさせるものであり、 前記第１閾値電圧の絶対値が前記第１基準電圧値とを比
較して小さく、かつ、前記第２閾値電圧の絶対値が前記
第２基準電圧値とを比較して大きい場合に、前記第１位
相調整部は、前記反転クロック信号の立ち下がりエッジ
を前記クロック信号の立ち上がりエッジに対して遅延さ
せることを特徴とする請求項１２に記載の電気光学装置
のクロック信号調整回路。 - 【請求項１４】 前記シフトレジスタは、前記第１閾値
電圧の絶対値が第１基準電圧値と等しく、かつ、前記第
２閾値電圧の絶対値が第２基準電圧値と等しい場合に、
前記開始パルスを正常にシフトさせるものであり、 前記第１閾値電圧の絶対値が前記第１基準電圧値とを比
較して大きく、かつ、前記第２閾値電圧の絶対値が前記
第２基準電圧値とを比較して小さい場合に、前記第２位
相調整部は、前記反転クロック信号の立ち上がりエッジ
を前記クロック信号の立ち下がりエッジに対して遅延さ
せることを特徴とする請求項１２に記載の電気光学装置
のクロック信号調整回路。 - 【請求項１５】 少なくとも、前記第１閾値電圧検出部
と前記第２閾値電圧検出部は、前記シフトレジスタが形
成される同一基板上に形成され、 前記第１閾値電圧検出部は、前記シフトレジスタを構成
するＰチャンネル型ＴＦＴと同一プロセスで形成された
Ｐチャンネル型ＴＦＴを備え、これを用いて前記第１閾
値電圧を検出し、 前記第２閾値電圧検出部は、前記シフトレジスタを構成
するＮチャンネル型ＴＦＴと同一プロセスで形成された
Ｎチャンネル型ＴＦＴを備え、これを用いて前記第２閾
値電圧を検出することを特徴とする請求項１２に記載の
電気光学装置のクロック信号調整回路。 - 【請求項１６】 複数の走査線と、複数のデータ線と、
それらの各交点に対応して設けられる画素とを有する表
示部と、開始パルスをクロック信号および反転クロック
信号に従って順次シフトするシフトレジスタとを備え、
前記複数の走査線または前記複数のデータ線に供給する
各信号を、前記シフトレジスタの各出力信号に基づいて
生成する電気光学装置に用いられ、前記シフトレジスタ
に供給する前記クロック信号および前記反転クロック信
号の位相を調整する電気光学装置のクロック信号調整回
路であって、 前記シフトレジスタを構成するトランジスタの閾値電圧
とオン電流とに基づいて、前記クロック信号の立ち上が
りエッジと前記反転クロック信号の立ち下がりエッジの
相対的な位相を調整する第１位相調整部と、 前記シフトレジスタを構成するトランジスタの閾値電圧
とオン電流に基づいて、前記クロック信号の立ち下がり
エッジと前記反転クロック信号の立ち上がりエッジの相
対的な位相を調整する第２位相調整部とを備えることを
特徴とする電気光学装置のクロック信号調整回路。 - 【請求項１７】 前記シフトレジスタを構成するトラン
ジスタは、Ｐチャンネル型ＴＦＴとＮチャンネル型ＴＦ
Ｔであり、 前記Ｐチャンネル型ＴＦＴの第１閾値電圧を検出する第
１閾値電圧検出部と、 前記Ｎチャンネル型ＴＦＴの第２閾値電圧を検出する第
２閾値電圧検出部と、 前記Ｐチャンネル型ＴＦＴの第１オン電流を検出する第
１オン電流検出部と、 前記Ｎチャンネル型ＴＦＴの第２オン電流を検出する第
２オン電流検出部とを備え、 前記第１位相調整部は、前記第１閾値電圧と前記第１オ
ン電流に基づいて前記クロック信号の立ち上がりエッジ
と前記反転クロック信号の立ち下がりエッジの相対的な
位相を調整する一方、前記第２位相調整部は、前記第２
閾値電圧と前記第２オン電流とに基づいて前記クロック
信号の立ち下がりエッジと前記反転クロック信号の立ち
上がりエッジの相対的な位相を調整することを特徴とす
る請求項１６に記載の電気光学装置のクロック信号調整
回路。 - 【請求項１８】 前記第１位相調整部は、前記第１オン
電流が大きくなるにつれ、前記クロック信号の立ち上が
りエッジに対する前記反転クロック信号の立ち下がりエ
ッジの遅延時間を大きくすることを特徴とする請求項１
７に記載の電気光学装置のクロック信号調整回路。 - 【請求項１９】 前記第２位相調整部は、前記第２オン
電流が大きくなるにつれ、前記クロック信号の立ち下が
りエッジに対する前記反転クロック信号の立ち上がりエ
ッジの遅延時間を大きくすることを特徴とする請求項１
７に記載の電気光学装置のクロック信号調整回路。 - 【請求項２０】 前記シフトレジスタは、 複数の単位回路を縦続接続して構成されており、 １つの単位回路は、当該単位回路の入力信号が供給され
る第１インバータとラッチ回路とから構成され、当該ラ
ッチ回路は第１インバータの出力信号を反転して当該単
位回路の出力信号として出力する第２インバータと、前
記第２インバータの出力信号を反転して前記第２インバ
ータの入力に供給する第３インバータから構成され、 前記第１インバータは、正電源と負電源との間に第１Ｐ
チャンネル型ＴＦＴと、第２Ｐチャンネル型ＴＦＴと、
第１Ｎチャンネル型ＴＦＴと、第２Ｎチャンネル型ＴＦ
Ｔとを順次直列に接続し、前記第２Ｐチャンネル型ＴＦ
Ｔと前記第１Ｎチャンネル型ＴＦＴとの接続点から当該
第１インバータの出力信号を取り出し、前記第２Ｐチャ
ンネル型ＴＦＴのゲートと前記第１Ｎチャンネル型ＴＦ
Ｔのゲートとを接続し、当該接続点に当該単位回路の入
力信号を供給し、 奇数番目の単位回路における前記第１Ｐチャンネル型Ｔ
ＦＴのゲートにクロック信号を供給し、前記第２Ｎチャ
ンネル型ＴＦＴのゲートに反転クロック信号を供給する
一方、偶数番目の単位回路における前記第１Ｐチャンネ
ル型ＴＦＴのゲートに反転クロック信号を供給し、前記
第２Ｎチャンネル型ＴＦＴのゲートにクロック信号を供
給するように構成されていることを特徴とする請求項１
２または１６に記載の電気光学装置のクロック調整回
路。 - 【請求項２１】 複数の走査線と、複数のデータ線と、
それらの各交点に対応して設けられる画素とを有する表
示部と、 開始パルスをクロック信号および反転クロック信号に従
って順次シフトするシフトレジスタと、 前記シフトレジスタの各出力信号に基づいて前記複数の
走査線または前記複数のデータ線に供給する各信号を生
成する駆動部と、 請求項１１に記載のクロック信号調整回路とを備えたこ
とを特徴とする電気光学装置。 - 【請求項２２】 請求項２１に記載の電気光学装置を表
示手段に用いたことを特徴とする電子機器。 - 【請求項２３】 複数の走査線と、複数のデータ線と、
それらの各交点に対応して設けられる画素とを有する表
示部と、当該表示部をシフトレジスタを用いて駆動する
駆動部とを有する表示パネル、および、前記シフトレジ
スタに供給するクロック信号と反転クロック信号とを生
成するとともに前記クロック信号と前記反転クロック信
号の相対的な位相を調整可能なクロック信号生成回路と
を備えた電気光学装置の生産方法において、 前記表示パネルを製造し、 製造された表示パネル中のシフトレジスタを構成するト
ランジスタの閾値電圧を計測し、 前記クロック信号生成回路において、計測された閾値電
圧に基づいて、前記クロック信号と前記反転クロック信
号との位相を調整することを特徴とする電気光学装置の
生産方法。
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