JPH01135823U - - Google Patents

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JPH01135823U
JPH01135823U JP3252388U JP3252388U JPH01135823U JP H01135823 U JPH01135823 U JP H01135823U JP 3252388 U JP3252388 U JP 3252388U JP 3252388 U JP3252388 U JP 3252388U JP H01135823 U JPH01135823 U JP H01135823U
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JP
Japan
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clock signal
gate
flop
channel
delay
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JP3252388U
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【図面の簡単な説明】
第1図は実施例に用いられたD―F/Fの内部
構成を示す回路図、第2図は伝送ゲートTg1お
よびTg4の内部構成を示す回路図、第3図は伝
送ゲートTg1およびTg4を構成するC―MO
Sの内部構造を示す断面図、第4図はC―MOS
の閾値電圧調整の説明図、第5図は伝送ゲートT
g1におけるP―MOS部のスイツチング動作の
説明図、第6図は、同じく伝送ゲートTg2にお
けるN―MOS部のスイツチング動作の説明図、
第7図は実施例にかかる伝送ゲートのタイミング
チヤート、第8図は実施例に係るD―F/Fによ
り構成したシフトレジスタの結線図、第9図は従
来のD―F/Fにより構成したシフトレジスタの
結線図、第10図は従来のシフトレジスタに加え
られるクロツク信号の波形図、第11図は従来例
にかかるの伝送ゲートのタイミングチヤートであ
る。 1……インバータ、2……NORゲート、3…
…インバータ、4……NORゲート、5……N―
MOS、6……P―MOS、11,12……ゲー
ト電極、13,14……酸化膜、16……インバ
ータ、F1〜F7……D形フリツプフロツプ、T
g1〜Tg4……伝送ゲート。

Claims (1)

  1. 【実用新案登録請求の範囲】 第1のクロツク信号と、この逆相である第2の
    クロツク信号とにより駆動されるC―MOS伝送
    ゲートを1対以上備えたD形フリツプフロツプに
    おいて、 ゲート遅延および波形変形により位相の遅れた
    クロツク信号が印加される上記伝送ゲート内のN
    チヤネルまたはPチヤネルの閾値電圧をオフ領域
    が拡大する側に変更したことによりゲートの閉鎖
    タイミングの遅れを補正したことを特徴とするD
    形フリツプフロツプ。
JP3252388U 1988-03-11 1988-03-11 Pending JPH01135823U (ja)

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JP3252388U JPH01135823U (ja) 1988-03-11 1988-03-11

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JP3252388U JPH01135823U (ja) 1988-03-11 1988-03-11

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JPH01135823U true JPH01135823U (ja) 1989-09-18

Family

ID=31259056

Family Applications (1)

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JP3252388U Pending JPH01135823U (ja) 1988-03-11 1988-03-11

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JP (1) JPH01135823U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001166748A (ja) * 1999-12-09 2001-06-22 Seiko Epson Corp 電気光学装置、そのクロック信号調整方法および回路、その生産方法、ならびに電子機器

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001166748A (ja) * 1999-12-09 2001-06-22 Seiko Epson Corp 電気光学装置、そのクロック信号調整方法および回路、その生産方法、ならびに電子機器

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