JP3297917B2 - 液晶ディスプレイ装置 - Google Patents
液晶ディスプレイ装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば液晶表示素子をＸ−Ｙマトリックス
状に配置すると共に、走査回路を内蔵して画像の表示を
行う液晶ディスプレイ装置に関する。
状に配置すると共に、走査回路を内蔵して画像の表示を
行う液晶ディスプレイ装置に関する。
本発明は液晶ディスプレイ装置に関し、水平スイッチ
ング素子と選択素子のチャンネル長を、走査回路を構成
する素子のチャンネル長の1/3〜2/3前後の大きさとなる
ようにすることによって、走査回路の負荷を軽減して回
路設計の自由度を増すと共に、クロック信号の飛び込み
も低減して、良好な表示画像が得られるようにしたもの
である。
ング素子と選択素子のチャンネル長を、走査回路を構成
する素子のチャンネル長の1/3〜2/3前後の大きさとなる
ようにすることによって、走査回路の負荷を軽減して回
路設計の自由度を増すと共に、クロック信号の飛び込み
も低減して、良好な表示画像が得られるようにしたもの
である。
例えば液晶を用いてテレビ画像を表示することが提案
（特開昭59−220793号公報等参照）されている。
（特開昭59−220793号公報等参照）されている。
すなわち第６図において、（１）はテレビの映像信号
が供給される入力端子であって、この入力端子（１）か
らの信号がそれぞれ例えばＣ−MOSFETからなるスイッチ
ング素子MH1,MH2・・・MHmを通じて垂直（Ｙ軸）方向の
ラインLH1,LH2・・・LHmに供給される。なおｍは水平
（Ｘ軸）方向の画素数に相当する数である。
が供給される入力端子であって、この入力端子（１）か
らの信号がそれぞれ例えばＣ−MOSFETからなるスイッチ
ング素子MH1,MH2・・・MHmを通じて垂直（Ｙ軸）方向の
ラインLH1,LH2・・・LHmに供給される。なおｍは水平
（Ｘ軸）方向の画素数に相当する数である。
さらに水平走査回路としてｍ段のシフトレジスタ
（２）が設けられ、このシフトレジスタ（２）に水平周
波数のｍ倍のクロック信号Φ1H,Φ2Hが供給され、この
クロック信号Φ1H,Φ2Hによって順次走査される駆動パ
ルス信号φH1,φH2・・・φHmがシフトレジスタ（２）
の各出力端子から取り出されて、スイッチング素子MH1
〜MHmの各制御素子に供給される。なおシフトレジスタ
（２）には低電位（VSS）と高電位（VDD）が供給され、
この２つの電位の駆動パルスが形成される。
（２）が設けられ、このシフトレジスタ（２）に水平周
波数のｍ倍のクロック信号Φ1H,Φ2Hが供給され、この
クロック信号Φ1H,Φ2Hによって順次走査される駆動パ
ルス信号φH1,φH2・・・φHmがシフトレジスタ（２）
の各出力端子から取り出されて、スイッチング素子MH1
〜MHmの各制御素子に供給される。なおシフトレジスタ
（２）には低電位（VSS）と高電位（VDD）が供給され、
この２つの電位の駆動パルスが形成される。
また各ラインLH1〜LHmにそれぞれ例えばＮチャネルFE
Tからなるスイッチング素子M11,M21・・・Mn1、M12,M22
・・・Mn2、・・・M1m,M2m・・・Mnmの一端が接続され
る。なおｎは水平走査線数に相当する数である。このス
イッチング素子M11〜Mnmの他端がそれぞれ液晶セルC11,
C21・・・Cnmを通じてターゲット端子（３）に接続され
る。
Tからなるスイッチング素子M11,M21・・・Mn1、M12,M22
・・・Mn2、・・・M1m,M2m・・・Mnmの一端が接続され
る。なおｎは水平走査線数に相当する数である。このス
イッチング素子M11〜Mnmの他端がそれぞれ液晶セルC11,
C21・・・Cnmを通じてターゲット端子（３）に接続され
る。
さらに垂直走査回路としてｎ段のシフトレジスタ
（４）が設けられ、このシフトレジスタ（４）に水平周
波数のクロック信号Φ1V,Φ2Vが供給され、このクロッ
ク信号Φ1V,Φ2Vによって順次走査される駆動パルス信
号φV1,φV2・・・φVnがシフトレジスタ（４）の各出
力端子から取り出されて水平（Ｘ軸）方向のゲート線G
V1,GV2・・・GVnに供給され、このゲート線GV1〜GVnを
通じてスイッチング素子M11〜MnmのＸ軸方向の各列（M
11〜M1m）、（M21〜M2m）・・・（Mn1〜Mnm）ごとの制
御端子にそれぞれ供給される。なお、シフトレジスタ
（４）にもシフトレジスタ（２）と同様にVSSとVDDが供
給される。
（４）が設けられ、このシフトレジスタ（４）に水平周
波数のクロック信号Φ1V,Φ2Vが供給され、このクロッ
ク信号Φ1V,Φ2Vによって順次走査される駆動パルス信
号φV1,φV2・・・φVnがシフトレジスタ（４）の各出
力端子から取り出されて水平（Ｘ軸）方向のゲート線G
V1,GV2・・・GVnに供給され、このゲート線GV1〜GVnを
通じてスイッチング素子M11〜MnmのＸ軸方向の各列（M
11〜M1m）、（M21〜M2m）・・・（Mn1〜Mnm）ごとの制
御端子にそれぞれ供給される。なお、シフトレジスタ
（４）にもシフトレジスタ（２）と同様にVSSとVDDが供
給される。
すなわちこの回路において、シフトレジスタ（２），
（４）には第７図A,Bに示すようなクロック信号Φ1H,Φ
2H,Φ1V,Φ2Vが供給される。そしてシフトレジスタ
（２）からは同図Ｃに示すように各画素期間ごとにφH1
〜φHmが出力され、シフトレジスタ（４）からは同図Ｄ
に示すように１水平期間ごとにφV1〜φVnが出力され
る。さらに入力端子（１）には同図Ｅに示すような信号
が供給される。
（４）には第７図A,Bに示すようなクロック信号Φ1H,Φ
2H,Φ1V,Φ2Vが供給される。そしてシフトレジスタ
（２）からは同図Ｃに示すように各画素期間ごとにφH1
〜φHmが出力され、シフトレジスタ（４）からは同図Ｄ
に示すように１水平期間ごとにφV1〜φVnが出力され
る。さらに入力端子（１）には同図Ｅに示すような信号
が供給される。
そして、φV1,φH1が出力されているときは、スイッ
チング素子MH1とM11〜M1mがオンされ、入力端子（１）
→MH1→LH1→M11→C11→ターゲット端子（３）の電流路
が形成されて液晶セルC11に入力端子（１）に供給され
た信号とターゲット端子（３）との電位差が供給され
る。このためこのセルC11の容量分に、１番目の画素の
信号による電位差に相当する電荷がサンプルホールドさ
れる。この電荷量に対応して液晶の光透過率が変化され
る。これと同様のことがセルC12〜Cnmについて順次行わ
れ、さらに次のフィールドの信号が供給された時点で各
セルC11〜Cnmの電荷量が書き換えられる。
チング素子MH1とM11〜M1mがオンされ、入力端子（１）
→MH1→LH1→M11→C11→ターゲット端子（３）の電流路
が形成されて液晶セルC11に入力端子（１）に供給され
た信号とターゲット端子（３）との電位差が供給され
る。このためこのセルC11の容量分に、１番目の画素の
信号による電位差に相当する電荷がサンプルホールドさ
れる。この電荷量に対応して液晶の光透過率が変化され
る。これと同様のことがセルC12〜Cnmについて順次行わ
れ、さらに次のフィールドの信号が供給された時点で各
セルC11〜Cnmの電荷量が書き換えられる。
このようにして、映像信号の各画素に対応して液晶セ
ルC11〜Cnmの光透過率が変化され、これが順次繰り返さ
れてテレビ画像の表示が行われる。
ルC11〜Cnmの光透過率が変化され、これが順次繰り返さ
れてテレビ画像の表示が行われる。
なお液晶で表示を行う場合には、一般にその信頼性を
向上させ、寿命を長くするために交流駆動が用いられ
る。このため入力端子（１）には、例えば上述図示のよ
うに、テレビ画像の表示において１フィールドまたは１
フレームごとに映像信号を反転させた信号が供給されて
いる。
向上させ、寿命を長くするために交流駆動が用いられ
る。このため入力端子（１）には、例えば上述図示のよ
うに、テレビ画像の表示において１フィールドまたは１
フレームごとに映像信号を反転させた信号が供給されて
いる。
ところでこのような装置において、入力端子（１）に
供給される映像信号は第８図に示すようにスイッチング
素子MHを通じて垂直信号ラインLHに供給されている。
供給される映像信号は第８図に示すようにスイッチング
素子MHを通じて垂直信号ラインLHに供給されている。
ところがこの場合には、垂直信号ラインLHの配線容量
CHは、例えば20pH程度と大きい。このため例えばφＨの
期間に垂直信号ラインLHの配線容量CHを映像信号で充分
に駆動（充電）しようとすると、スイッチング素子MHの
オン抵抗は相当に低くしなければならない。これはさら
に水平の画素数を多くする場合にはφＨの期間が短くな
るために、オン抵抗は一層低くしなければならなくな
る。
CHは、例えば20pH程度と大きい。このため例えばφＨの
期間に垂直信号ラインLHの配線容量CHを映像信号で充分
に駆動（充電）しようとすると、スイッチング素子MHの
オン抵抗は相当に低くしなければならない。これはさら
に水平の画素数を多くする場合にはφＨの期間が短くな
るために、オン抵抗は一層低くしなければならなくな
る。
なお１水平期間の長さをTH、水平画素数をＮとしたと
き、必要なオン抵抗RONは RONCH≦４（TH/N） ……（１） をみたす程度でなければならない。
き、必要なオン抵抗RONは RONCH≦４（TH/N） ……（１） をみたす程度でなければならない。
一方、スイッチング素子のチャンネル長及びチャンネ
ル幅をＬ、Ｗとすると RON∝L/W ……（２） である。
ル幅をＬ、Ｗとすると RON∝L/W ……（２） である。
ここで従来は、Ｌの大きさは所謂マスクルールによっ
て全素子が一定に規定されており、従って低いオン抵抗
の素子を得るためには、Ｗを大きくする必要があった。
て全素子が一定に規定されており、従って低いオン抵抗
の素子を得るためには、Ｗを大きくする必要があった。
しかしながらこのようにＷを大きくした場合には、ゲ
ート容量の増加によるシフトレジスタ（２）の駆動負荷
の増加や、ゲート容量を介してのクロック信号の垂直信
号ラインへの飛び込み等の問題を生じさせるものであっ
た。
ート容量の増加によるシフトレジスタ（２）の駆動負荷
の増加や、ゲート容量を介してのクロック信号の垂直信
号ラインへの飛び込み等の問題を生じさせるものであっ
た。
すなわち第９図において、図示のようなサンプリング
パルスφH,▲▼がスイッチング素子MHに供給される
と、垂直信号ラインLHの配線容量CHの保持電位Vholdが
実線で示すように変化されて、入力端子（１）に供給さ
れた信号電位Vsigが配線容量CHに保持される。
パルスφH,▲▼がスイッチング素子MHに供給される
と、垂直信号ラインLHの配線容量CHの保持電位Vholdが
実線で示すように変化されて、入力端子（１）に供給さ
れた信号電位Vsigが配線容量CHに保持される。
ところがこの図において、サンプリングパルスφＨの
立ち下りの部分で例えば波高値からVsig＋VthN（VthNは
Ｎ型素子MHNのスレショルド電圧）までの変化がＮ型素
子MHNのゲート・ソースまたはゲート・ドレイン間のオ
ーバーラップ容量を介して配線容量CHに飛び込み、また
サンプリングパルスＨの立ち上りの部分で例えば波底
値からVsig−VthP（VthPはＰ型素子MHPのスレショルド
電圧）までの変化がＰ型素子MHPのゲート・ソースまた
はゲート・ドレイン間のオーバーラップ容量を介して配
線容量CHに飛び込む。このためこれらの飛び込み信号の
差分によって、図中に示すように保持電位Vholdが変動
されてしまうものであった。
立ち下りの部分で例えば波高値からVsig＋VthN（VthNは
Ｎ型素子MHNのスレショルド電圧）までの変化がＮ型素
子MHNのゲート・ソースまたはゲート・ドレイン間のオ
ーバーラップ容量を介して配線容量CHに飛び込み、また
サンプリングパルスＨの立ち上りの部分で例えば波底
値からVsig−VthP（VthPはＰ型素子MHPのスレショルド
電圧）までの変化がＰ型素子MHPのゲート・ソースまた
はゲート・ドレイン間のオーバーラップ容量を介して配
線容量CHに飛び込む。このためこれらの飛び込み信号の
差分によって、図中に示すように保持電位Vholdが変動
されてしまうものであった。
また負荷の増加によってこれを駆動するシフトレジス
タ（２）の回路規模が大きくなり、占有面積が増大し
て、装置全体の設計の自由度が失われてしまうおそれも
あった。
タ（２）の回路規模が大きくなり、占有面積が増大し
て、装置全体の設計の自由度が失われてしまうおそれも
あった。
この出願はこのような点に鑑みてなされたもので、走
査回路の負荷を低減して回路設計の自由度を増すと共
に、クロック信号の飛び込みも低減して、良好な表示画
像が得られるようにするものである。
査回路の負荷を低減して回路設計の自由度を増すと共
に、クロック信号の飛び込みも低減して、良好な表示画
像が得られるようにするものである。
本発明は、垂直方向に平行に配設された複数の第１の
信号線（ラインLH1〜LHm）と、水平方向に平行に配設さ
れた複数の第２の信号線（ゲート線GV1〜GVn）とが設け
られ、これらの第１、第２の信号線の各交点にそれぞれ
選択素子（M11〜Mnm）を介して液晶セル（C11〜Cnm）が
設けられてなり、第１及び第２の電源電圧（VSS、VDD）
の中間を基準の電圧（VCOM）とすると共に、その基準の
電圧を中心に所定の範囲で反転する信号電圧（VPH〜
VPL）の印加される液晶ディスプレイ装置において、少
なくとも上記第１の信号線に信号を供給する水平スイッ
チング素子（MH1〜MHm）と上記選択素子のチャンネル長
（Ｌ）を、少なくとも上記水平スイッチング素子を駆動
する走査回路（シフトレジスタ（２））を構成する素子
（IP,IN,P,N）のチャンネル長の1/3〜2/3前後の大きさ
となるようにしたことを特徴とする液晶ディスプレイ装
置である。
信号線（ラインLH1〜LHm）と、水平方向に平行に配設さ
れた複数の第２の信号線（ゲート線GV1〜GVn）とが設け
られ、これらの第１、第２の信号線の各交点にそれぞれ
選択素子（M11〜Mnm）を介して液晶セル（C11〜Cnm）が
設けられてなり、第１及び第２の電源電圧（VSS、VDD）
の中間を基準の電圧（VCOM）とすると共に、その基準の
電圧を中心に所定の範囲で反転する信号電圧（VPH〜
VPL）の印加される液晶ディスプレイ装置において、少
なくとも上記第１の信号線に信号を供給する水平スイッ
チング素子（MH1〜MHm）と上記選択素子のチャンネル長
（Ｌ）を、少なくとも上記水平スイッチング素子を駆動
する走査回路（シフトレジスタ（２））を構成する素子
（IP,IN,P,N）のチャンネル長の1/3〜2/3前後の大きさ
となるようにしたことを特徴とする液晶ディスプレイ装
置である。
これによれば、水平スイッチング素子と選択素子のチ
ャンネル長を走査回路を構成する素子のチャンネル長の
1/3〜2/3前後の大きさとなるようにしたことによって、
走査回路の負荷が軽減されて設計の自由度が増されると
共に、クロック信号の飛び込みも低減させることがで
き、またこれらの水平スイッチング素子及び選択素子に
掛かる電圧は電源電圧よりも小さいのでパンチスルーや
リークの発生する恐れも少なく、簡単な構成で装置の信
頼性を向上させることができると共に、画質劣化のない
良好な表示画像を得ることができる。
ャンネル長を走査回路を構成する素子のチャンネル長の
1/3〜2/3前後の大きさとなるようにしたことによって、
走査回路の負荷が軽減されて設計の自由度が増されると
共に、クロック信号の飛び込みも低減させることがで
き、またこれらの水平スイッチング素子及び選択素子に
掛かる電圧は電源電圧よりも小さいのでパンチスルーや
リークの発生する恐れも少なく、簡単な構成で装置の信
頼性を向上させることができると共に、画質劣化のない
良好な表示画像を得ることができる。
第１図において、この図では水平走査回路となるシフ
トレジスタ（２）の構成が一例として具体的に示されて
おり、このシフトレジスタ（２）の構成でIP,IN、P,Nは
それをインバータ及びこれをクロック化するためのスイ
ッチング素子を構成するＣ−MOSFETを示している。
トレジスタ（２）の構成が一例として具体的に示されて
おり、このシフトレジスタ（２）の構成でIP,IN、P,Nは
それをインバータ及びこれをクロック化するためのスイ
ッチング素子を構成するＣ−MOSFETを示している。
そして例えば左端の入力端子（11）には水平走査のス
タート（同期）信号HSが供給され、このスタート信号HS
が初段の第１のインバータI10を構成する素子IP10,IN10
のゲートに供給される。このインバータI10の出力が第
２のインバータI12を構成する素子IP12,IN12のゲートに
供給され、このインバータI12の入出力端に得られる信
号がスイッチング素子MH1を構成するＣ−MOSFETの両ゲ
ートに供給される。このインバータI12の出力が第３の
インバータI13を構成する素子IP13,IN13のゲートに供給
され、このインバータI13の出力がインバータI12の入力
端に帰還されてラッチ回路が構成される。
タート（同期）信号HSが供給され、このスタート信号HS
が初段の第１のインバータI10を構成する素子IP10,IN10
のゲートに供給される。このインバータI10の出力が第
２のインバータI12を構成する素子IP12,IN12のゲートに
供給され、このインバータI12の入出力端に得られる信
号がスイッチング素子MH1を構成するＣ−MOSFETの両ゲ
ートに供給される。このインバータI12の出力が第３の
インバータI13を構成する素子IP13,IN13のゲートに供給
され、このインバータI13の出力がインバータI12の入力
端に帰還されてラッチ回路が構成される。
さらにこれらの素子IP,INがVDD,VSSへの電源ライン間
に設けられると共に、インバータI10、I13を構成する素
子IP10,IN10、IP13,IN13に直列にスイッチング素子P10,
N10、P13,N13が設けられ、これらのスイッチング素子P
10,N10、P13,N13のゲートに互いに逆相のクロック信号
Φ1H,Φ2Hが相互に反転して供給される。
に設けられると共に、インバータI10、I13を構成する素
子IP10,IN10、IP13,IN13に直列にスイッチング素子P10,
N10、P13,N13が設けられ、これらのスイッチング素子P
10,N10、P13,N13のゲートに互いに逆相のクロック信号
Φ1H,Φ2Hが相互に反転して供給される。
以上の回路を１段としてこの回路が順次縦続して設け
られる。そしてこの各段ごとにクロック信号Φ1H,Φ2H
が相互に反転して供給されることによって、入力端子
（11）に供給されたスタート信号HSが順次シフトされ、
駆動パルス信号φH1,φH2・・・φHmが形成され、これ
らの駆動パルス信号φH1,φH2・・・φHmがそれぞれス
イッチング素子MH1,MH2・・・MHmのゲートに供給され
る。
られる。そしてこの各段ごとにクロック信号Φ1H,Φ2H
が相互に反転して供給されることによって、入力端子
（11）に供給されたスタート信号HSが順次シフトされ、
駆動パルス信号φH1,φH2・・・φHmが形成され、これ
らの駆動パルス信号φH1,φH2・・・φHmがそれぞれス
イッチング素子MH1,MH2・・・MHmのゲートに供給され
る。
なおスイッチング素子MH1,MH2・・・MHmから下の回路
は従来技術の説明で述べた回路と同様である。
は従来技術の説明で述べた回路と同様である。
そしてこの装置において、水平スイッチング素子MH1
〜MHm及び選択素子M11〜Mnmと、シフトレジスタ（２）
を構成する素子IP,IN,P,Nのマスクルールを違えて、水
平スイッチング素子MH1〜MHm及び選択素子M11〜Mnmのチ
ャンネル長Ｌが、シフトレジスタ（２）を構成する素子
IP,IN,P,Nのチャンネル長の1/3〜2/3前後の大きさとな
るように装置の形成を行う。
〜MHm及び選択素子M11〜Mnmと、シフトレジスタ（２）
を構成する素子IP,IN,P,Nのマスクルールを違えて、水
平スイッチング素子MH1〜MHm及び選択素子M11〜Mnmのチ
ャンネル長Ｌが、シフトレジスタ（２）を構成する素子
IP,IN,P,Nのチャンネル長の1/3〜2/3前後の大きさとな
るように装置の形成を行う。
すなわち上述の装置において、入力端子（１）を通じ
て水平スイッチング素子MH1〜MHmに供給される映像信号
は、例えば第２図に示すようにテレビ映像の表示におい
て１フィールドごとに反転された信号になっている。そ
こでこの各フィールドにおいて、映像信号Vsigの変化
は、それぞれ VCOM≦Vsig≦VPH ……（３） VPL≦Vsig≦VCOM ……（４） 但し、VCOMはターゲット電圧 VPH〜VPLは反転信号の振幅 の範囲である。
て水平スイッチング素子MH1〜MHmに供給される映像信号
は、例えば第２図に示すようにテレビ映像の表示におい
て１フィールドごとに反転された信号になっている。そ
こでこの各フィールドにおいて、映像信号Vsigの変化
は、それぞれ VCOM≦Vsig≦VPH ……（３） VPL≦Vsig≦VCOM ……（４） 但し、VCOMはターゲット電圧 VPH〜VPLは反転信号の振幅 の範囲である。
従って素子MHを構成する素子MHN,MHPのソース・ドレ
イン間には、例えば第３図に示すように映像信号V
sigと、配線容量CHの保持電位Vholdが印加されることに
なり、ここで上述の（３）式が成立する期間では、VCOM
≦Vsig、Vhold≦VPHとなることから |VDS|＝VPH−VCOM ……（５） となる。また上述の（４）式が成立する期間では、VPL
≦Vhold、Vsig≦VCOMとなることから |VDS|＝VCOM−VPL ……（６） となる。
イン間には、例えば第３図に示すように映像信号V
sigと、配線容量CHの保持電位Vholdが印加されることに
なり、ここで上述の（３）式が成立する期間では、VCOM
≦Vsig、Vhold≦VPHとなることから |VDS|＝VPH−VCOM ……（５） となる。また上述の（４）式が成立する期間では、VPL
≦Vhold、Vsig≦VCOMとなることから |VDS|＝VCOM−VPL ……（６） となる。
そしてこの場合に、例えばVDD＝15［Ｖ］、VSS＝０
［Ｖ］、VCOM＝7.5［Ｖ］、VPH＝12.5［Ｖ］、VPL＝2.5
［Ｖ］とすると、シフトレジスタ（２）を構成する素子
IP,IN,P,Nには、VDD、VSSが直接印加され、 |VDS|MAX＝VDD−VSS＝15［Ｖ］ の電圧を保証する必要があるのに対して、スイッチング
素子MH1〜MHm及び選択素子M11〜Mnmには上述の（５）
（６）式から、 |VDS|MAX＝5.0［Ｖ］ の電圧を保証するだけでよい。
［Ｖ］、VCOM＝7.5［Ｖ］、VPH＝12.5［Ｖ］、VPL＝2.5
［Ｖ］とすると、シフトレジスタ（２）を構成する素子
IP,IN,P,Nには、VDD、VSSが直接印加され、 |VDS|MAX＝VDD−VSS＝15［Ｖ］ の電圧を保証する必要があるのに対して、スイッチング
素子MH1〜MHm及び選択素子M11〜Mnmには上述の（５）
（６）式から、 |VDS|MAX＝5.0［Ｖ］ の電圧を保証するだけでよい。
また上述の装置において、チャンネル長Ｌを小さくし
た場合には、第４図A,Bに比較して示すように、ドレイ
ン・ソース間が全て空乏化することによるハンチスルー
が生じ易くなるが、同図ＢにおいてVDS＝5.0［Ｖ］は図
中に破線で示す位置にあり、上述の構成ではパンチスル
ーが生じる恐れはない。
た場合には、第４図A,Bに比較して示すように、ドレイ
ン・ソース間が全て空乏化することによるハンチスルー
が生じ易くなるが、同図ＢにおいてVDS＝5.0［Ｖ］は図
中に破線で示す位置にあり、上述の構成ではパンチスル
ーが生じる恐れはない。
さらに上述の装置において、素子のオフ特性に相当す
るゲート・ソース間電圧がマイナスの領域におけるリー
ク（オフリーク）は、第５図A,Bに比較して示すよう
に、チャンネル長Ｌの大きさによらないことが知られて
いる。
るゲート・ソース間電圧がマイナスの領域におけるリー
ク（オフリーク）は、第５図A,Bに比較して示すよう
に、チャンネル長Ｌの大きさによらないことが知られて
いる。
従って上述の装置において、水平スイッチング素子M
H1〜MHm及び選択素子M11〜Mnmのチャンネル長Ｌを、シ
フトレジスタ（２）を構成する素子IP,IN,P,Nのチャン
ネル長の1/3〜2/3前後の大きさとなるように装置の形成
を行うことができる。
H1〜MHm及び選択素子M11〜Mnmのチャンネル長Ｌを、シ
フトレジスタ（２）を構成する素子IP,IN,P,Nのチャン
ネル長の1/3〜2/3前後の大きさとなるように装置の形成
を行うことができる。
こうしてこの装置によれば、水平スイッチング素子と
選択素子のチャンネル長を走査回路を構成する素子のチ
ャンネル長の1/3〜2/3前後の大きさとなるようにしたこ
とによって、走査回路の負荷が軽減されて設計の自由度
が増されると共に、クロック信号の飛び込みも低減させ
ることができ、またこれらの水平スイッチング素子及び
選択素子に掛かる電圧は電源電圧よりも小さいのでパン
チスルーやリークの発生する恐れも少なく、簡単な構成
で装置の信頼性を向上させることができると共に、画質
劣化のない良好な表示画像を得ることができるものであ
る。
選択素子のチャンネル長を走査回路を構成する素子のチ
ャンネル長の1/3〜2/3前後の大きさとなるようにしたこ
とによって、走査回路の負荷が軽減されて設計の自由度
が増されると共に、クロック信号の飛び込みも低減させ
ることができ、またこれらの水平スイッチング素子及び
選択素子に掛かる電圧は電源電圧よりも小さいのでパン
チスルーやリークの発生する恐れも少なく、簡単な構成
で装置の信頼性を向上させることができると共に、画質
劣化のない良好な表示画像を得ることができるものであ
る。
なおこの装置は、サンプリング手段，ゲート回路，シ
フトレジスタ等をオンチップ化した液晶ディスプレイ装
置に適用されるものである。
フトレジスタ等をオンチップ化した液晶ディスプレイ装
置に適用されるものである。
この発明によれば、水平スイッチング素子と選択素子
のチャンネル長を走査回路を構成する素子のチャンネル
長の1/3〜2/3前後の大きさとなるようにしたことによっ
て、走査回路の負荷が軽減されて設計の自由度が増され
ると共に、クロック信号の飛び込みも低減させることが
でき、またこれらの水平スイッチング素子及び選択素子
に掛かる電圧は電源電圧よりも小さいのでパンチスルー
やリークの発生する恐れも少なく、簡単な構成で装置の
信頼性を向上させることができると共に、画質劣化のな
い良好な表示画像を得ることができるようになった。
のチャンネル長を走査回路を構成する素子のチャンネル
長の1/3〜2/3前後の大きさとなるようにしたことによっ
て、走査回路の負荷が軽減されて設計の自由度が増され
ると共に、クロック信号の飛び込みも低減させることが
でき、またこれらの水平スイッチング素子及び選択素子
に掛かる電圧は電源電圧よりも小さいのでパンチスルー
やリークの発生する恐れも少なく、簡単な構成で装置の
信頼性を向上させることができると共に、画質劣化のな
い良好な表示画像を得ることができるようになった。
第１図は本発明による液晶ディスプレイ装置の一例の構
成図、第２図は入力信号の波形図、第３図はスイッチン
グ素子の説明のための構成図、第４図、第５図は素子の
説明のための特性図、第６図は従来の液晶ディスプレイ
装置の構成図、第７図はそのタイミングチャート図、第
８図は信号入力の等価回路図、第９図は課題の説明のた
めの波形図である。 Ｍは水平スイッチング素子及び選択素子を構成するスイ
ッチング素子、IP,IN,P,Nはシフトレジスタを構成する
素子、Ｌは垂直信号線、Ｇはゲート線、Ｃは液晶セル、
（１）（３）（11）は端子、（２）（４）はシフトレジ
スタである。
成図、第２図は入力信号の波形図、第３図はスイッチン
グ素子の説明のための構成図、第４図、第５図は素子の
説明のための特性図、第６図は従来の液晶ディスプレイ
装置の構成図、第７図はそのタイミングチャート図、第
８図は信号入力の等価回路図、第９図は課題の説明のた
めの波形図である。 Ｍは水平スイッチング素子及び選択素子を構成するスイ
ッチング素子、IP,IN,P,Nはシフトレジスタを構成する
素子、Ｌは垂直信号線、Ｇはゲート線、Ｃは液晶セル、
（１）（３）（11）は端子、（２）（４）はシフトレジ
スタである。
Claims (1)
- 【請求項１】垂直方向に平行に配設された複数の第１の
信号線と、水平方向に平行に配設された複数の第２の信
号線とが設けられ、これらの第１、第２の信号線の各交
点にそれぞれ選択素子を介して液晶セルが設けられてな
り、 第１及び第２の電源電圧の中間を基準の電圧とすると共
に、その基準の電圧を中心に所定の範囲で反転する信号
電圧の印加される液晶ディスプレイ装置において、 少なくとも上記第１の信号線に信号を供給する水平スイ
ッチング素子と上記選択素子のチャンネル長を、少なく
とも上記水平スイッチング素子を駆動する走査回路を構
成する素子のチャンネル長の1/3〜2/3前後の大きさとな
るようにしたことを特徴とする液晶ディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19844290A JP3297917B2 (ja) | 1990-07-26 | 1990-07-26 | 液晶ディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19844290A JP3297917B2 (ja) | 1990-07-26 | 1990-07-26 | 液晶ディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0483483A JPH0483483A (ja) | 1992-03-17 |
| JP3297917B2 true JP3297917B2 (ja) | 2002-07-02 |
Family
ID=16391158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19844290A Expired - Lifetime JP3297917B2 (ja) | 1990-07-26 | 1990-07-26 | 液晶ディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3297917B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4156075B2 (ja) * | 1998-04-23 | 2008-09-24 | 株式会社半導体エネルギー研究所 | 画像表示装置 |
-
1990
- 1990-07-26 JP JP19844290A patent/JP3297917B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0483483A (ja) | 1992-03-17 |
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