JP2666365B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- liquid crystal
- channel mos
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- line
- mos transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えば映像信号を表示する場合等に用い
て好適な液晶表示装置に関する。
て好適な液晶表示装置に関する。
この発明は、水平及び垂直方向にマトリクス状に配さ
れた液晶素子に映像信号を順次選択的に供給し表示する
ようにした液晶表示装置において、液晶素子にソースフ
オロワ回路を接続し、このソースフオロワ回路の電源ラ
イン、接地ラインを１ライン前の水平走査線選択制御ラ
インが使えるように隣接する水平走査選択制御ライン間
でＮチャンネルとＰチャンネルのMOSトランジスタを用
いてコンプリメンタリ構成とすることにより、フリッカ
の発生を防止して画質の劣化を防ぐと共に電源ライン、
接地ラインを省略できるようにしたものである。
れた液晶素子に映像信号を順次選択的に供給し表示する
ようにした液晶表示装置において、液晶素子にソースフ
オロワ回路を接続し、このソースフオロワ回路の電源ラ
イン、接地ラインを１ライン前の水平走査線選択制御ラ
インが使えるように隣接する水平走査選択制御ライン間
でＮチャンネルとＰチャンネルのMOSトランジスタを用
いてコンプリメンタリ構成とすることにより、フリッカ
の発生を防止して画質の劣化を防ぐと共に電源ライン、
接地ラインを省略できるようにしたものである。
水平及び垂直ライン方向にマトリクス状に配された液
晶素子に映像信号を順次選択的に供給して表示するよう
にした液晶表示装置として従来例えば第３図に示すよう
なものが提案されている。
晶素子に映像信号を順次選択的に供給して表示するよう
にした液晶表示装置として従来例えば第３図に示すよう
なものが提案されている。
第３図において、（１）はテレビの映像信号が供給さ
れる入力端子であって、この入力端子（１）からの信号
がそれぞれ例えばＮチャンネルFETからなるスイッチン
グ素子M1,M2‥‥Mmを通じて垂直（Ｙ軸）方向ラインL1,
L2‥‥Lmに供給される。なおｍは水平（Ｘ軸）方向の画
素数に相当する数である。さらにｍ段のシフトレジスタ
（２）が設けられ、このシフトレジスタ（２）に水平周
波数のｍ倍のクロック信号Φ1H,Φ2Hが供給され、この
シフトレジスタ（２）の各出力端子からのクロック信号
Φ1H,Φ2Hによって順次走査される駆動パルス信号φH1,
φH2‥‥φHmがスイッチング素子M1〜Mmの各制御端子に
供給される。
れる入力端子であって、この入力端子（１）からの信号
がそれぞれ例えばＮチャンネルFETからなるスイッチン
グ素子M1,M2‥‥Mmを通じて垂直（Ｙ軸）方向ラインL1,
L2‥‥Lmに供給される。なおｍは水平（Ｘ軸）方向の画
素数に相当する数である。さらにｍ段のシフトレジスタ
（２）が設けられ、このシフトレジスタ（２）に水平周
波数のｍ倍のクロック信号Φ1H,Φ2Hが供給され、この
シフトレジスタ（２）の各出力端子からのクロック信号
Φ1H,Φ2Hによって順次走査される駆動パルス信号φH1,
φH2‥‥φHmがスイッチング素子M1〜Mmの各制御端子に
供給される。
また各ラインL1〜Lmにそれぞれ例えばＮチャンネルFE
Tからなるスイッチング素子M11,M21‥‥Mn1,M12,M22‥
‥Mn2,‥‥M1m,M2m‥‥Mnmの一端が接続される。なおｎ
は水平走査線数に相当する数である。このスイッチング
素子M11〜Mmnの他端が夫々液晶素子C11,C21‥‥Cnmを通
じてターゲット端子（３）に接続される。
Tからなるスイッチング素子M11,M21‥‥Mn1,M12,M22‥
‥Mn2,‥‥M1m,M2m‥‥Mnmの一端が接続される。なおｎ
は水平走査線数に相当する数である。このスイッチング
素子M11〜Mmnの他端が夫々液晶素子C11,C21‥‥Cnmを通
じてターゲット端子（３）に接続される。
さらにｎ段のシフトレジスタ（４）が設けられ、この
シフトレジスタ（４）に水平周波数のクロック信号
Φ1V,Φ2Vが供給され、このシフトレジスタ（４）の各
出力端子からのクロック信号Φ1V,Φ2Vによって順次走
査される水平（Ｘ軸）方向のラインL1′,L2′‥‥Ln′
上の駆動パルス信号φV1,φV2‥‥φvnが、スイッチン
グ素子M11〜MnmのＸ軸方向の各列（M11〜M1m），（M21
〜M2m）‥‥（Mn1〜Mnm）ごとの制御端子にそれぞれ供
給される。
シフトレジスタ（４）に水平周波数のクロック信号
Φ1V,Φ2Vが供給され、このシフトレジスタ（４）の各
出力端子からのクロック信号Φ1V,Φ2Vによって順次走
査される水平（Ｘ軸）方向のラインL1′,L2′‥‥Ln′
上の駆動パルス信号φV1,φV2‥‥φvnが、スイッチン
グ素子M11〜MnmのＸ軸方向の各列（M11〜M1m），（M21
〜M2m）‥‥（Mn1〜Mnm）ごとの制御端子にそれぞれ供
給される。
そしてφV1,φH1が出力されているときは、スイッチ
ング素子M1とM11〜M1mがオンされ、入力端子（１）→M1
→L1→M11→C11→ターゲット端子（３）の電流路が形成
されて液晶素子C11に入力端子（１）に供給された信号
とターゲット端子（３）との電位差が供給される。この
ためこの液晶素子C11の容量分に、１番目の画素の信号
による電位差に相当する電荷がサンプルホールドされ
る。この電荷量に対応して液晶の光透過率が変化され
る。これと同様のことが液晶素子C12〜Cnmについて順次
行われ、さらに次のフィールドの信号が供給された時点
で各液晶素子C11〜Cnmの電荷量が書き換えられる。
ング素子M1とM11〜M1mがオンされ、入力端子（１）→M1
→L1→M11→C11→ターゲット端子（３）の電流路が形成
されて液晶素子C11に入力端子（１）に供給された信号
とターゲット端子（３）との電位差が供給される。この
ためこの液晶素子C11の容量分に、１番目の画素の信号
による電位差に相当する電荷がサンプルホールドされ
る。この電荷量に対応して液晶の光透過率が変化され
る。これと同様のことが液晶素子C12〜Cnmについて順次
行われ、さらに次のフィールドの信号が供給された時点
で各液晶素子C11〜Cnmの電荷量が書き換えられる。
このようにして、映像信号の各画素に対応して液晶素
子C11〜Cnmの光透過率が変化され、これが順次繰り返さ
れてテレビ画像の表示が行われる。
子C11〜Cnmの光透過率が変化され、これが順次繰り返さ
れてテレビ画像の表示が行われる。
また、液晶素子で表示を行う場合には、一般に液晶素
子が並列を成す容量とリーク抵抗の等価回路で表わされ
るが、その容量は純粋な容量でなく化学物質で構成され
ているため直流を印加すると劣化しやすく、従ってその
信頼性、寿命を良くするため交流駆動が用いられる。例
えばテレビ画像の表示においては、１フィールドまたは
１フレームごとに映像信号を反転させた信号を入力端子
（１）に供給する。すなわち入力端子（１）には例えば
第４図Ａに示すように１フレームごとに反転された映像
信号が供給される。
子が並列を成す容量とリーク抵抗の等価回路で表わされ
るが、その容量は純粋な容量でなく化学物質で構成され
ているため直流を印加すると劣化しやすく、従ってその
信頼性、寿命を良くするため交流駆動が用いられる。例
えばテレビ画像の表示においては、１フィールドまたは
１フレームごとに映像信号を反転させた信号を入力端子
（１）に供給する。すなわち入力端子（１）には例えば
第４図Ａに示すように１フレームごとに反転された映像
信号が供給される。
ところで、液晶素子は上述の如く容量とリーク抵抗の
等価回路で表わされるが、このリーク抵抗のために第３
図の如き回路構成を成す従来装置の場合、リーク電流が
生じてフリッカが発生する原因となる。すなわち本来リ
ーク電流がなければ任意の画素の液晶素子に印加される
電圧VPは第４図Ｂに実線で示すようになり、この電圧VP
の過渡点を見ると液晶素子の表示状態は明るい−明るい
−明るい‥‥と変化するのでインタレース駆動でも電圧
VPの劣化がなくフリッカは見えないが、実際には液晶素
子にはリーク電流が存在するためフレーム期間で電圧VP
は破線で示すように劣化し、このときの電圧VPの過渡点
を見ると液晶素子の表示状態は明るい−暗い−明るい‥
‥の繰り返えしとなり、これを目で見たときはフリッカ
として観測され、画質を著しく劣化させることになる。
等価回路で表わされるが、このリーク抵抗のために第３
図の如き回路構成を成す従来装置の場合、リーク電流が
生じてフリッカが発生する原因となる。すなわち本来リ
ーク電流がなければ任意の画素の液晶素子に印加される
電圧VPは第４図Ｂに実線で示すようになり、この電圧VP
の過渡点を見ると液晶素子の表示状態は明るい−明るい
−明るい‥‥と変化するのでインタレース駆動でも電圧
VPの劣化がなくフリッカは見えないが、実際には液晶素
子にはリーク電流が存在するためフレーム期間で電圧VP
は破線で示すように劣化し、このときの電圧VPの過渡点
を見ると液晶素子の表示状態は明るい−暗い−明るい‥
‥の繰り返えしとなり、これを目で見たときはフリッカ
として観測され、画質を著しく劣化させることになる。
そこで、このフリッカを防止するために第３図の回路
にソースフオロワ回路を併用することも考えられるが、
普通にソースフオロワ回路を併用すると、つまり、例え
ばＮチャンネルのスイッチング素子に対してＮチャンネ
ルのMOSトランジスタのソースフオロワ回路を接続する
と、VDD（高電位）の電源ラインとVSS（低電位）の接地
ラインが必要となり、回路構成が複雑となる欠点があ
る。
にソースフオロワ回路を併用することも考えられるが、
普通にソースフオロワ回路を併用すると、つまり、例え
ばＮチャンネルのスイッチング素子に対してＮチャンネ
ルのMOSトランジスタのソースフオロワ回路を接続する
と、VDD（高電位）の電源ラインとVSS（低電位）の接地
ラインが必要となり、回路構成が複雑となる欠点があ
る。
この発明は斯かる点に鑑みてなされたもので、フリッ
カの発生を防止して画質の劣化を防ぐと共に電源ライ
ン、接地ラインを省略することができる液晶表示装置を
提供するものである。
カの発生を防止して画質の劣化を防ぐと共に電源ライ
ン、接地ラインを省略することができる液晶表示装置を
提供するものである。
この発明による液晶表示装置は、水平及び垂直方向に
マトリクス状に配された液晶素子に映像信号を順次選択
的に供給し表示するようにした液晶表示装置において、
任意の水平走査線選択制御ライン（L1′,L3′‥‥）の
制御信号によって制御されるスイッチング素子がＮチャ
ンネルMOSトランジスタ（M11N,M12N,M13N‥‥,M31N,M
32N,M33N‥‥）で構成され、このＮチャンネルMOSトラ
ンジスタの出力信号をＰチャンネルMOSトランジスタ（M
11P,M12P,M13P‥‥,M31P,M32P,M33P‥‥）のソースフオ
ロワ回路を介して液晶素子（C11,C12,C13‥‥,C31,C32,
C33‥‥）に供給するようになし、このソースフオロワ
回路を対応する水平走査線選択制御ライン（L1′,L3′
‥‥）及び隣接する水平走査線選択制御ライン（L0′,L
2′‥‥）間に接続し、後続の水平走査選択制御ライン
（L2′‥‥）の制御信号によって制御されるスイッチン
グ素子がＰチャンネルMOSトランジスタ（M21P,M22P,M
23P‥‥）で構成され、このＰチャンネルMOSトランジス
タの出力信号をＮチャンネルMOSトランジスタ（M21N,M
22N,M23N‥‥）のソースフオロワ回路を介して液晶素子
（C21,C22,C23‥‥）に供給するようになし、このソー
スフオロワ回路を対応する水平走査線選択制御ライン
（L2′‥‥）及び隣接する水平走査線選択制御ライン
（L1′‥‥）間に接続するように構成している。
マトリクス状に配された液晶素子に映像信号を順次選択
的に供給し表示するようにした液晶表示装置において、
任意の水平走査線選択制御ライン（L1′,L3′‥‥）の
制御信号によって制御されるスイッチング素子がＮチャ
ンネルMOSトランジスタ（M11N,M12N,M13N‥‥,M31N,M
32N,M33N‥‥）で構成され、このＮチャンネルMOSトラ
ンジスタの出力信号をＰチャンネルMOSトランジスタ（M
11P,M12P,M13P‥‥,M31P,M32P,M33P‥‥）のソースフオ
ロワ回路を介して液晶素子（C11,C12,C13‥‥,C31,C32,
C33‥‥）に供給するようになし、このソースフオロワ
回路を対応する水平走査線選択制御ライン（L1′,L3′
‥‥）及び隣接する水平走査線選択制御ライン（L0′,L
2′‥‥）間に接続し、後続の水平走査選択制御ライン
（L2′‥‥）の制御信号によって制御されるスイッチン
グ素子がＰチャンネルMOSトランジスタ（M21P,M22P,M
23P‥‥）で構成され、このＰチャンネルMOSトランジス
タの出力信号をＮチャンネルMOSトランジスタ（M21N,M
22N,M23N‥‥）のソースフオロワ回路を介して液晶素子
（C21,C22,C23‥‥）に供給するようになし、このソー
スフオロワ回路を対応する水平走査線選択制御ライン
（L2′‥‥）及び隣接する水平走査線選択制御ライン
（L1′‥‥）間に接続するように構成している。
全水平走査線（１垂直期間（1V）相当）のうちの任意
の１本の水平走査線が選択される選択モードでは水平走
査線選択制御ライン（L1′,L3′‥‥）の制御信号が１
水平期間（1H）だけハイレベルとなり、スイッチング素
子としてのＮチャンネルMOSトランジスタ（M11N,M12N,M
13N‥‥,M31N,M32N,M33N‥‥）がオンし、印加された映
像信号が対応するソースフオロワ回路を構成するＰチャ
ンネルMOSトランジスタ（M11P,M12P,M13P‥‥,M31P,M
32P,M33P‥‥）のゲート近くの容量に実質的に電荷とし
て充電され、1H後には逆に水平走査線選択制御ライン
（L2′‥‥）の制御信号が1Hだけローレベルとなり、ス
イッチング素子としてのＰチャンネルMOSトランジスタ
（M21P,M22P,M23P‥‥）がオンし、印加された映像信号
が対応するソースフオロワを構成するＮチャンネルMOS
トランジスタ（M21N,M22N,M23N‥‥）のゲート近くの容
量に実質的に電荷として充電される。そして、残りの水
平走査線が順次選択されている残余の期間に相当する保
持モードでは制御ライン（L1′,L3′‥‥）の制御信号
がローレベル、制御ラインL2′‥‥）の制御信号がハイ
レベルになるので夫々スイッチング素子としてのＮチャ
ンネルMOSトランジスタ（M11N,M12N,M13N‥‥,M31N,M
32N,M33N‥‥）及びＰチャンネルMOSトランジスタ（M
21P,M22P,M23P‥‥）がオフし、しかも夫々ソースフオ
ロワ回路を構成するＰチャンネルMOSトランジスタ（M
11P,M12P,M13P‥‥,M31P,M32P,M33P‥‥）及びＮチャン
ネルMOSトランジスタ（M21N,M22N,M23N‥‥）の入力イ
ンピーダンスは非常に大きいのでゲート近くの容量の放
電路が実質的に遮断され、従ってこの保持モードの間Ｐ
チャンネルMOSトランジスタ（M11P,M12P,M13P‥‥,
M31P,M32P,M33P‥‥）及びＮチャンネルMOSトランジス
タ（M21N,M22N,M23N‥‥）の各ゲート側には印加された
映像信号に等価な電荷がリークすることなく実質的にそ
のまま保持され、この信号電荷が次のフレームの走査時
まで液晶素子を励起し続けることになり、これによりフ
リッカが発生することがなく画質が劣化することはな
い。また、隣接する制御ライン間でスイッチング素子を
コンプリメンタリ構成としている、つまり例えば制御ラ
インL1′のスイッチング素子をＮチャンネルMOSトラン
ジスタ（M11N,M12N,M13N‥‥）、隣接の制御ラインL2′
のスイッチング素子をＰチャンネルMOSトランジスタ（M
21P,M22P,M23P‥‥）の如くしているので、制御ラインL
1′を制御ラインL2′のソースフオロワ回路のVSSの接地
ラインに、また制御ラインL2を制御ラインL3′のソース
フオロワ回路のVDDの電源ラインとすることができ、こ
れにより接地ライン、電源ラインを実質的に制御ライン
で兼用することができ、専用の電源ライン、接地ライン
を設ける必要がなくなる。
の１本の水平走査線が選択される選択モードでは水平走
査線選択制御ライン（L1′,L3′‥‥）の制御信号が１
水平期間（1H）だけハイレベルとなり、スイッチング素
子としてのＮチャンネルMOSトランジスタ（M11N,M12N,M
13N‥‥,M31N,M32N,M33N‥‥）がオンし、印加された映
像信号が対応するソースフオロワ回路を構成するＰチャ
ンネルMOSトランジスタ（M11P,M12P,M13P‥‥,M31P,M
32P,M33P‥‥）のゲート近くの容量に実質的に電荷とし
て充電され、1H後には逆に水平走査線選択制御ライン
（L2′‥‥）の制御信号が1Hだけローレベルとなり、ス
イッチング素子としてのＰチャンネルMOSトランジスタ
（M21P,M22P,M23P‥‥）がオンし、印加された映像信号
が対応するソースフオロワを構成するＮチャンネルMOS
トランジスタ（M21N,M22N,M23N‥‥）のゲート近くの容
量に実質的に電荷として充電される。そして、残りの水
平走査線が順次選択されている残余の期間に相当する保
持モードでは制御ライン（L1′,L3′‥‥）の制御信号
がローレベル、制御ラインL2′‥‥）の制御信号がハイ
レベルになるので夫々スイッチング素子としてのＮチャ
ンネルMOSトランジスタ（M11N,M12N,M13N‥‥,M31N,M
32N,M33N‥‥）及びＰチャンネルMOSトランジスタ（M
21P,M22P,M23P‥‥）がオフし、しかも夫々ソースフオ
ロワ回路を構成するＰチャンネルMOSトランジスタ（M
11P,M12P,M13P‥‥,M31P,M32P,M33P‥‥）及びＮチャン
ネルMOSトランジスタ（M21N,M22N,M23N‥‥）の入力イ
ンピーダンスは非常に大きいのでゲート近くの容量の放
電路が実質的に遮断され、従ってこの保持モードの間Ｐ
チャンネルMOSトランジスタ（M11P,M12P,M13P‥‥,
M31P,M32P,M33P‥‥）及びＮチャンネルMOSトランジス
タ（M21N,M22N,M23N‥‥）の各ゲート側には印加された
映像信号に等価な電荷がリークすることなく実質的にそ
のまま保持され、この信号電荷が次のフレームの走査時
まで液晶素子を励起し続けることになり、これによりフ
リッカが発生することがなく画質が劣化することはな
い。また、隣接する制御ライン間でスイッチング素子を
コンプリメンタリ構成としている、つまり例えば制御ラ
インL1′のスイッチング素子をＮチャンネルMOSトラン
ジスタ（M11N,M12N,M13N‥‥）、隣接の制御ラインL2′
のスイッチング素子をＰチャンネルMOSトランジスタ（M
21P,M22P,M23P‥‥）の如くしているので、制御ラインL
1′を制御ラインL2′のソースフオロワ回路のVSSの接地
ラインに、また制御ラインL2を制御ラインL3′のソース
フオロワ回路のVDDの電源ラインとすることができ、こ
れにより接地ライン、電源ラインを実質的に制御ライン
で兼用することができ、専用の電源ライン、接地ライン
を設ける必要がなくなる。
以下、この発明の一実施例を第１図及び第２図に基い
て詳しく説明する。
て詳しく説明する。
第１図は本実施例の回路構成を示すもので、同図にお
いて、第３図と対応する部分には同一符号を付し、その
詳細説明は省略する。
いて、第３図と対応する部分には同一符号を付し、その
詳細説明は省略する。
本実施例では水平走査線選択制御ラインL1′にスイッ
チング素子としてのＮチャンネルMOSトランジスタM11N,
M12N,M13N‥‥の各ゲートを接続し、各MOSトランジスタ
M11N,M12N,M13N‥‥の各ドレインを夫々ラインL1,L2,L3
‥‥に接続し、その各ソースを夫々ソースフオロワ回路
を構成するＰチャンネルMOSトランジスタM11P,M12P,M
13P‥‥の各ゲートに接続する。MOSトランジスタM11P,M
12P,M13P‥‥の各ソースは制御ラインL1′に接続し、各
ドレインは夫々液晶素子C11,C12,C13‥‥を介してター
ゲット端子（３）（第３図）に接続すると共に夫々高抵
抗の負荷抵抗R11,R12,R13‥‥を介して制御ラインL0′
に接続する。この制御ラインL0′には第２図Ａに示すよ
うな常にハイレベルの駆動パルス信号φvo′が供給され
る。
チング素子としてのＮチャンネルMOSトランジスタM11N,
M12N,M13N‥‥の各ゲートを接続し、各MOSトランジスタ
M11N,M12N,M13N‥‥の各ドレインを夫々ラインL1,L2,L3
‥‥に接続し、その各ソースを夫々ソースフオロワ回路
を構成するＰチャンネルMOSトランジスタM11P,M12P,M
13P‥‥の各ゲートに接続する。MOSトランジスタM11P,M
12P,M13P‥‥の各ソースは制御ラインL1′に接続し、各
ドレインは夫々液晶素子C11,C12,C13‥‥を介してター
ゲット端子（３）（第３図）に接続すると共に夫々高抵
抗の負荷抵抗R11,R12,R13‥‥を介して制御ラインL0′
に接続する。この制御ラインL0′には第２図Ａに示すよ
うな常にハイレベルの駆動パルス信号φvo′が供給され
る。
また、水平走査線選択制御ラインL2′にスイッチング
素子としてのＰチャンネルMOSトランジスタM21P,M22P,M
23P‥‥の各ゲートを接続し、各MOSトランジスタM21P,M
22P,M23P‥‥の各ドレインを夫々ラインL1,L2,L3‥‥に
接続し、その各ソースを夫々ソースフオロワ回路を構成
するＮチャンネルMOSトランジスタM21N,M22N,M23N‥‥
の各ゲートに接続する。MOSトランジスタM21N,M22N,M
23N‥‥の各ドレインは制御ラインL2′に接続し、各ソ
ースは夫々液晶素子C21,C22,C23‥‥を介してターゲッ
ト端子（３）（第３図）に接続すると共に夫々高抵抗の
負荷抵抗R21,R22,R23‥‥を介して制御ラインL1′に接
続する。この制御ラインL1′には第２図Ｂに示すように
1Vに１回1Hだけハイレベルとなる駆動パルス信号φV1′
が供給される。
素子としてのＰチャンネルMOSトランジスタM21P,M22P,M
23P‥‥の各ゲートを接続し、各MOSトランジスタM21P,M
22P,M23P‥‥の各ドレインを夫々ラインL1,L2,L3‥‥に
接続し、その各ソースを夫々ソースフオロワ回路を構成
するＮチャンネルMOSトランジスタM21N,M22N,M23N‥‥
の各ゲートに接続する。MOSトランジスタM21N,M22N,M
23N‥‥の各ドレインは制御ラインL2′に接続し、各ソ
ースは夫々液晶素子C21,C22,C23‥‥を介してターゲッ
ト端子（３）（第３図）に接続すると共に夫々高抵抗の
負荷抵抗R21,R22,R23‥‥を介して制御ラインL1′に接
続する。この制御ラインL1′には第２図Ｂに示すように
1Vに１回1Hだけハイレベルとなる駆動パルス信号φV1′
が供給される。
また、水平走査線選択制御ラインL3′にスイッチング
素子としてのＮチャンネルMOSトランジスタM31N,M32N,M
33N‥‥の各ゲートを接続し、各MOSトランジスタM31N,M
32N,M33N‥‥の各ドレインを夫々ラインL1,L2,L3‥‥に
接続し、その各ソースを夫々ソースフオロワ回路を構成
するＰチャンネルMOSトランジスタM31P,M32P,M33P‥‥
の各ゲートに接続する。MOSトランジスタM31P,M32P,M
33P‥‥の各ソースは制御ラインL3′に接続し、各ドレ
インは夫々液晶素子C31,C32,C33‥‥を介してターゲッ
ト端子（３）（第３図）に接続すると共に夫々高抵抗の
負荷抵抗R31,R32,R33‥‥を介して制御ラインL2′に接
続する。この制御ラインL2′には第２図Ｃに示すように
1Vに１回1Hだけローレベルなる駆動パルス信号φV2′が
供給される。また、制御ラインL3′には第２図Ｄに示す
ように1Vに１回1Hだけハイレベルとなる駆動パルス信号
φV3が供給される。なお、高抵抗の負荷抵抗R11等は低
濃度のポリシリコンで容易に実現できる。
素子としてのＮチャンネルMOSトランジスタM31N,M32N,M
33N‥‥の各ゲートを接続し、各MOSトランジスタM31N,M
32N,M33N‥‥の各ドレインを夫々ラインL1,L2,L3‥‥に
接続し、その各ソースを夫々ソースフオロワ回路を構成
するＰチャンネルMOSトランジスタM31P,M32P,M33P‥‥
の各ゲートに接続する。MOSトランジスタM31P,M32P,M
33P‥‥の各ソースは制御ラインL3′に接続し、各ドレ
インは夫々液晶素子C31,C32,C33‥‥を介してターゲッ
ト端子（３）（第３図）に接続すると共に夫々高抵抗の
負荷抵抗R31,R32,R33‥‥を介して制御ラインL2′に接
続する。この制御ラインL2′には第２図Ｃに示すように
1Vに１回1Hだけローレベルなる駆動パルス信号φV2′が
供給される。また、制御ラインL3′には第２図Ｄに示す
ように1Vに１回1Hだけハイレベルとなる駆動パルス信号
φV3が供給される。なお、高抵抗の負荷抵抗R11等は低
濃度のポリシリコンで容易に実現できる。
次に第２図のタイミングチャートを参照し乍ら第１図
の回路動作を説明する。
の回路動作を説明する。
いま、シフトレジスタ（４）より制御ラインL1′に第
２図Ｂに示すように1Vに１回1Hだけハイレベルとなる駆
動パルス信号φV1′が出力される選択モードではスイッ
チング素子としてのMOSトランジスタM11N,M12N,M13N‥
‥がオンとなり、シフトレジスタ（２）よりラインL1,L
2,L3‥‥に駆動パルス信号φH1,φH2,φH3‥‥が順次供
給されるとスイッチング素子M1,M2,M3‥‥が順次オンし
て入力端子（１）からの映像信号がソースフオロワ回路
を構成するMOSトランジスタM11P,M12P,M13P‥‥の各ゲ
ートに供給され、その近くの容量を補充する。
２図Ｂに示すように1Vに１回1Hだけハイレベルとなる駆
動パルス信号φV1′が出力される選択モードではスイッ
チング素子としてのMOSトランジスタM11N,M12N,M13N‥
‥がオンとなり、シフトレジスタ（２）よりラインL1,L
2,L3‥‥に駆動パルス信号φH1,φH2,φH3‥‥が順次供
給されるとスイッチング素子M1,M2,M3‥‥が順次オンし
て入力端子（１）からの映像信号がソースフオロワ回路
を構成するMOSトランジスタM11P,M12P,M13P‥‥の各ゲ
ートに供給され、その近くの容量を補充する。
そして、駆動パルス信号φV1′がローレベルとなる保
持モードではMOSトランジスタM11N,M12N,M13N‥‥がオ
フし、しかもソースフオロワ回路を構成するＰチャンネ
ルMOSトランジスタM11P,M12P,M13P‥‥の入力インピー
ダンスは非常に大きいのでゲート近くの容量の放電路が
実質的に遮断され、従ってこの保持モードの間Ｐチャン
ネルMOSトランジスタM11P,M12P,M13P‥‥の各ゲート側
には印加された映像信号に等価な電荷が実質的に保持さ
れ、液晶素子C11,C12,C13‥‥のリーク抵抗を介してリ
ークすることはない。
持モードではMOSトランジスタM11N,M12N,M13N‥‥がオ
フし、しかもソースフオロワ回路を構成するＰチャンネ
ルMOSトランジスタM11P,M12P,M13P‥‥の入力インピー
ダンスは非常に大きいのでゲート近くの容量の放電路が
実質的に遮断され、従ってこの保持モードの間Ｐチャン
ネルMOSトランジスタM11P,M12P,M13P‥‥の各ゲート側
には印加された映像信号に等価な電荷が実質的に保持さ
れ、液晶素子C11,C12,C13‥‥のリーク抵抗を介してリ
ークすることはない。
このMOSトランジスタM11P,M12P,M13P‥‥のゲート側
に保持された電荷に対応する電圧はそのままドレイン側
に表われるので、液晶素子C11,C12,C13‥‥には何等減
衰のない第４図Ｂに実線で示すような電圧VPが印加さ
れ、これにより次のフレームの走査時まで励起し続けら
れることになる。
に保持された電荷に対応する電圧はそのままドレイン側
に表われるので、液晶素子C11,C12,C13‥‥には何等減
衰のない第４図Ｂに実線で示すような電圧VPが印加さ
れ、これにより次のフレームの走査時まで励起し続けら
れることになる。
なお、この場合制御ラインL0′は制御ラインL1′のソ
ースフオロワ回路の電源ラインとして働く。
ースフオロワ回路の電源ラインとして働く。
また、シフトレジスタ（４）より制御ラインL2′に第
２図Ｃに示すように1Vに１回1Hだけハイレベルとなる駆
動パルス信号φV2′が出力される選択モードではスイッ
チング素子としてのMOSトランジスタM21P,M22P,M23P‥
‥がオンとなり、シフトレジスタ（２）よりラインL1,L
2,L3‥‥に駆動パルス信号φH1,φH2,φH3‥‥が順次供
給されるとスイッチング素子M1,M2,M3‥‥が順次オンし
て入力端子（１）からの映像信号がソースフオロワ回路
を構成するMOSトランジスタM21N,M22N,M23N‥‥の各ゲ
ートに供給され、その近くの容量を充電する。
２図Ｃに示すように1Vに１回1Hだけハイレベルとなる駆
動パルス信号φV2′が出力される選択モードではスイッ
チング素子としてのMOSトランジスタM21P,M22P,M23P‥
‥がオンとなり、シフトレジスタ（２）よりラインL1,L
2,L3‥‥に駆動パルス信号φH1,φH2,φH3‥‥が順次供
給されるとスイッチング素子M1,M2,M3‥‥が順次オンし
て入力端子（１）からの映像信号がソースフオロワ回路
を構成するMOSトランジスタM21N,M22N,M23N‥‥の各ゲ
ートに供給され、その近くの容量を充電する。
そして、駆動パルス信号φV2′がハイレベルとなる保
持モードではMOSトランジスタM21P,M22P,M23P‥‥がオ
フし、しかもソースフオロワ回路を構成するＮチャンネ
ルMOSトランジスタM21N,M22N,M23N‥‥の入力インピー
ダンスは非常に大きいのでゲート近くの容量の放電路が
実質的に遮断され、従ってこの保持モードの間Ｎチャン
ネルMOSトランジスタM21N,M22N,M23N‥‥の各ゲート側
には印加された映像信号に等価な電荷が実質的に保持さ
れ、液晶素子C21,C22,C23‥‥のリーク抵抗を介してリ
ークすることはない。
持モードではMOSトランジスタM21P,M22P,M23P‥‥がオ
フし、しかもソースフオロワ回路を構成するＮチャンネ
ルMOSトランジスタM21N,M22N,M23N‥‥の入力インピー
ダンスは非常に大きいのでゲート近くの容量の放電路が
実質的に遮断され、従ってこの保持モードの間Ｎチャン
ネルMOSトランジスタM21N,M22N,M23N‥‥の各ゲート側
には印加された映像信号に等価な電荷が実質的に保持さ
れ、液晶素子C21,C22,C23‥‥のリーク抵抗を介してリ
ークすることはない。
このMOSトランジスタM21N,M22N,M23N‥‥のゲート側
に保持された電荷に対応する電圧はそのままドレイン側
に現われるので、液晶素子C21,C22,C23‥‥には何等減
衰のない第４図Ｂに実線で示すような電圧VPが印加さ
れ、これにより次のフレームの走査時まで励起し続けら
れることになる。
に保持された電荷に対応する電圧はそのままドレイン側
に現われるので、液晶素子C21,C22,C23‥‥には何等減
衰のない第４図Ｂに実線で示すような電圧VPが印加さ
れ、これにより次のフレームの走査時まで励起し続けら
れることになる。
なお、この場合制御ラインL1′は制御ラインL2′のソ
ースフオロワ回路の電源ラインとして働く。
ースフオロワ回路の電源ラインとして働く。
また、シフトレジスタ（４）より制御ラインL3′に第
２図Ｄに示すように1Vに１回1Hだけハイレベルとなる駆
動パルス信号φV3′が出力される選択モード及びこの駆
動パルス信号φV3′がローレベルとなる保持モードでは
上述した駆動パルス信号φV1′の場合と同様の動作が行
われ、この場合も液晶素子C31,C32,C33‥‥には何等減
衰のない第４図Ｂに実線で示すような電圧VPが印加さ
れ、これにより次のフレームの走査時まで励起し続けら
れることになる。
２図Ｄに示すように1Vに１回1Hだけハイレベルとなる駆
動パルス信号φV3′が出力される選択モード及びこの駆
動パルス信号φV3′がローレベルとなる保持モードでは
上述した駆動パルス信号φV1′の場合と同様の動作が行
われ、この場合も液晶素子C31,C32,C33‥‥には何等減
衰のない第４図Ｂに実線で示すような電圧VPが印加さ
れ、これにより次のフレームの走査時まで励起し続けら
れることになる。
なお、この場合制御ラインL2′は制御ラインL3のソー
スフオロワ回路の電源ラインとして働く。
スフオロワ回路の電源ラインとして働く。
このように本実施例では液晶素子のリーク電流が実質
的に存在せず、保持モードの間何等減衰のない電圧VPを
各液晶素子に印加できるので、液晶素子の輝度がフレー
ム期間又はフィールド期間で変化せず、もってフリッカ
の発生が防止され、画質が劣化することはない。
的に存在せず、保持モードの間何等減衰のない電圧VPを
各液晶素子に印加できるので、液晶素子の輝度がフレー
ム期間又はフィールド期間で変化せず、もってフリッカ
の発生が防止され、画質が劣化することはない。
なお上述の実施例において、高抵抗の負荷抵抗の代り
にソースフオロワ回路を構成するMOSトランジスタと同
極性のMOSトランジスタを使用し、つまりＰチャンネルM
OSトランジスタM11P,M12P,M13P‥‥等に対してはＰチャ
ンネルMOSトランジスタを、ＮチャンネルMOSトランジス
タM21N,M22N,M23N‥‥等に対してはＮチャンネルMOSト
ランジスタを使用し、そのゲートを下側の水平走査線制
御ラインに接続し、そのドレイン、ソースを夫々上側の
水平走査線制御ラインとソースフオロワ回路を構成する
MOSトランジスタのドレインに接続するようにしてもよ
い。
にソースフオロワ回路を構成するMOSトランジスタと同
極性のMOSトランジスタを使用し、つまりＰチャンネルM
OSトランジスタM11P,M12P,M13P‥‥等に対してはＰチャ
ンネルMOSトランジスタを、ＮチャンネルMOSトランジス
タM21N,M22N,M23N‥‥等に対してはＮチャンネルMOSト
ランジスタを使用し、そのゲートを下側の水平走査線制
御ラインに接続し、そのドレイン、ソースを夫々上側の
水平走査線制御ラインとソースフオロワ回路を構成する
MOSトランジスタのドレインに接続するようにしてもよ
い。
斯る構成とすることにより、高抵抗の負荷に対してMO
Sトランジスタによる負荷としたので作りやすく、CMOS
プロセスを変更せずに実施可能であり、また場所をとら
ないのでチップ面積を小さくできる。
Sトランジスタによる負荷としたので作りやすく、CMOS
プロセスを変更せずに実施可能であり、また場所をとら
ないのでチップ面積を小さくできる。
上述の如くこの発明によれば、液晶素子にソースフオ
ロワ回路を接続し、このソースフオロワ回路の電源ライ
ン、接地ラインを１ライン前の水平走査線選択制御ライ
ンが使えるように隣接する水平走査選択制御ライン間で
ＮチャンネルとＰチャンネルのMOSトランジスタを用い
てコンプリンメタリ構成したので、フリッカの発生を防
止して画質の劣化を防ぐと共に電源ライン、接地ライン
を省略でき、特に液晶素子のリーク抵抗が小さい場合で
も使用でき、例えばプロジェクタ等に用いて有用であ
る。
ロワ回路を接続し、このソースフオロワ回路の電源ライ
ン、接地ラインを１ライン前の水平走査線選択制御ライ
ンが使えるように隣接する水平走査選択制御ライン間で
ＮチャンネルとＰチャンネルのMOSトランジスタを用い
てコンプリンメタリ構成したので、フリッカの発生を防
止して画質の劣化を防ぐと共に電源ライン、接地ライン
を省略でき、特に液晶素子のリーク抵抗が小さい場合で
も使用でき、例えばプロジェクタ等に用いて有用であ
る。
第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図の動作説明に供するためのタイミングチャー
ト、第３図は従来装置の一例を示す回路構成図、第４図
は動作説明に供するための図である。 （２），（４）はシフトレジスタ、C11〜C13‥‥,C21〜
C23‥‥,C31〜C33‥‥は液晶素子、M11N〜M13N‥‥,M
21P〜M23P‥‥,M31N〜M33N‥‥はスイッチング素子とし
てのMOSトランジスタ、M11P〜M13P‥‥,M21N〜M23N‥
‥,M31P〜M33P‥‥はソースフオロワ回路を構成するMOS
トランジスタ、L0′〜L3′‥‥は水平走査線選択制御ラ
インである。
は第１図の動作説明に供するためのタイミングチャー
ト、第３図は従来装置の一例を示す回路構成図、第４図
は動作説明に供するための図である。 （２），（４）はシフトレジスタ、C11〜C13‥‥,C21〜
C23‥‥,C31〜C33‥‥は液晶素子、M11N〜M13N‥‥,M
21P〜M23P‥‥,M31N〜M33N‥‥はスイッチング素子とし
てのMOSトランジスタ、M11P〜M13P‥‥,M21N〜M23N‥
‥,M31P〜M33P‥‥はソースフオロワ回路を構成するMOS
トランジスタ、L0′〜L3′‥‥は水平走査線選択制御ラ
インである。
Claims (1)
- 【請求項１】水平及び垂直方向にマトリクス状に配され
た液晶素子に映像信号を順次選択的に供給し表示するよ
うにした液晶表示装置において、 任意の水平走査線選択制御ラインの制御信号によって制
御されるスイッチング素子がＮチャンネルMOSトランジ
スタで構成され、 該ＮチャンネルMOSトランジスタの出力信号をＰチャン
ネルMOSトランジスタのソースフオロワ回路を介して液
晶素子に供給するようになし、 該ソースフオロワ回路を対応する水平走査線選択制御ラ
イン及び隣接する水平走査線選択制御ライン間に接続
し、 後続の水平走査選択制御ラインの制御信号によって制御
されるスイッチング素子がＰチャンネルMOSトランジス
タで構成され、 該ＰチャンネルMOSトランジスタの出力信号をＮチャン
ネルMOSトランジスタのソースフオロワ回路を介して液
晶素子に供給するようになし、該ソースフオロワ回路を
対応する水平走査線選択制御ライン及び隣接する水平走
査線選択制御ライン間に接続してなる液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12288388A JP2666365B2 (ja) | 1988-05-19 | 1988-05-19 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12288388A JP2666365B2 (ja) | 1988-05-19 | 1988-05-19 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01292979A JPH01292979A (ja) | 1989-11-27 |
| JP2666365B2 true JP2666365B2 (ja) | 1997-10-22 |
Family
ID=14846996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12288388A Expired - Lifetime JP2666365B2 (ja) | 1988-05-19 | 1988-05-19 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666365B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3042493B2 (ja) | 1998-05-13 | 2000-05-15 | 日本電気株式会社 | 液晶表示装置およびその駆動方法 |
| KR100347558B1 (ko) | 1999-07-23 | 2002-08-07 | 닛본 덴기 가부시끼가이샤 | 액정표시장치 및 그 구동방법 |
-
1988
- 1988-05-19 JP JP12288388A patent/JP2666365B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01292979A (ja) | 1989-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |