JP2874180B2 - 液晶ディスプレイ装置 - Google Patents
液晶ディスプレイ装置Info
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- JP2874180B2 JP2874180B2 JP1085394A JP8539489A JP2874180B2 JP 2874180 B2 JP2874180 B2 JP 2874180B2 JP 1085394 A JP1085394 A JP 1085394A JP 8539489 A JP8539489 A JP 8539489A JP 2874180 B2 JP2874180 B2 JP 2874180B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば液晶表示素子をＸ−Ｙマトリクス状
に配置して画像の表示を行う液晶ディスプレイ装置に関
する。
に配置して画像の表示を行う液晶ディスプレイ装置に関
する。
本発明は液晶ディスプレイ装置に関し、基準電位を供
給して各信号線に生じるオフセット電圧を検出し、この
オフセット電圧を記憶し、この記憶されたオフセット電
圧を読出して映像信号に重畳することにより、オフセッ
ト電圧による輝度むらを無くして良好な画像の表示が行
われるようにしたものである。
給して各信号線に生じるオフセット電圧を検出し、この
オフセット電圧を記憶し、この記憶されたオフセット電
圧を読出して映像信号に重畳することにより、オフセッ
ト電圧による輝度むらを無くして良好な画像の表示が行
われるようにしたものである。
例えば液晶を用いてテレビ画像を表示することが提案
（特開昭59−220793号公報等参照）されている。
（特開昭59−220793号公報等参照）されている。
すなわち第３図において、（１）はテレビの映像信号
が供給される入力端子で、この入力端子（１）からの信
号がそれぞれ例えばＮチャンネルFETからなるスイッチ
ング素子M1,M2・・・Mmを通じて垂直（Ｙ軸）方向のラ
インL1,L2・・・Lmに供給される。なおｍは水平（Ｘ
軸）方向の画素数に相当する数である。さらにｍ段のシ
フトレジスタ（２）が設けられ、このシフトレジスタ
（２）に水平周波数のｍ倍のクロック信号Φ1H,Φ2Hが
供給され、このシフトレジスタ（２）の各出力端子から
のクロック信号Φ1H,Φ2Hによって順次走査される駆動
パルス信号ΦH1,ΦH2・・・ΦHmがスイッチング素子M1
〜Mmの各制御端子に供給される。なおシフトレジスタ
（２）には低電位（VSS）と高電位（VDD）が供給され、
この２つの電位の駆動パルスが形成される。
が供給される入力端子で、この入力端子（１）からの信
号がそれぞれ例えばＮチャンネルFETからなるスイッチ
ング素子M1,M2・・・Mmを通じて垂直（Ｙ軸）方向のラ
インL1,L2・・・Lmに供給される。なおｍは水平（Ｘ
軸）方向の画素数に相当する数である。さらにｍ段のシ
フトレジスタ（２）が設けられ、このシフトレジスタ
（２）に水平周波数のｍ倍のクロック信号Φ1H,Φ2Hが
供給され、このシフトレジスタ（２）の各出力端子から
のクロック信号Φ1H,Φ2Hによって順次走査される駆動
パルス信号ΦH1,ΦH2・・・ΦHmがスイッチング素子M1
〜Mmの各制御端子に供給される。なおシフトレジスタ
（２）には低電位（VSS）と高電位（VDD）が供給され、
この２つの電位の駆動パルスが形成される。
また各ラインL1〜Lmにそれぞれ例えばＮチャンネルFE
Tからなるスイッチング素子M11,M21・・・Mn1,M12,M22
・・・Mn2,・・・M1m,M2m・・・Mnmの一端が接続され
る。なおｎは水平走査線数に相当する数である。このス
イッチング素子M11〜Mnmの他端がそれぞれ液晶セルC11,
C21・・・Cnmを通じてターゲット端子（３）に接続され
る。
Tからなるスイッチング素子M11,M21・・・Mn1,M12,M22
・・・Mn2,・・・M1m,M2m・・・Mnmの一端が接続され
る。なおｎは水平走査線数に相当する数である。このス
イッチング素子M11〜Mnmの他端がそれぞれ液晶セルC11,
C21・・・Cnmを通じてターゲット端子（３）に接続され
る。
さらにｎ段のシフトレジスタ（４）が設けられ、この
シフトレジスタ（４）に水平周波数のクロック信号
Φ1V,Φ2Vが供給され、このシフトレジスタ（４）の各
出力端子からのクロック信号Φ1V,Φ2Vによって順次走
査される駆動パルス信号φV1,φV2・・・φVnが、水平
（Ｘ軸）方向のゲート線G1,G2・・・Gnを通じてスイッ
チング素子M11〜MnmのＸ軸方向の各列（M11〜M1m），
（M21〜M2m）・・・（Mn1〜Mnm）ごとの制御端子にそれ
ぞれ供給される。なお、シフトレジスタ（４）にもシフ
トレジスタ（２）と同様にVSSとVDDが供給される。
シフトレジスタ（４）に水平周波数のクロック信号
Φ1V,Φ2Vが供給され、このシフトレジスタ（４）の各
出力端子からのクロック信号Φ1V,Φ2Vによって順次走
査される駆動パルス信号φV1,φV2・・・φVnが、水平
（Ｘ軸）方向のゲート線G1,G2・・・Gnを通じてスイッ
チング素子M11〜MnmのＸ軸方向の各列（M11〜M1m），
（M21〜M2m）・・・（Mn1〜Mnm）ごとの制御端子にそれ
ぞれ供給される。なお、シフトレジスタ（４）にもシフ
トレジスタ（２）と同様にVSSとVDDが供給される。
すなわちこの回路において、シフトレジスタ（２），
（４）には第４図A,Bに示すようなクロック信号Φ1H,Φ
2H,Φ1V,Φ2Vが供給される。そしてシフトレジスタ
（２）からは同図Ｃに示すように各画素期間ごとにφH1
〜φHmが出力され、シフトレジスタ（４）からは同図Ｄ
に示すように１水平期間ごとにφV1〜φVnが出力され
る。さらに入力端子（１）には同図Ｅに示すような信号
が供給される。
（４）には第４図A,Bに示すようなクロック信号Φ1H,Φ
2H,Φ1V,Φ2Vが供給される。そしてシフトレジスタ
（２）からは同図Ｃに示すように各画素期間ごとにφH1
〜φHmが出力され、シフトレジスタ（４）からは同図Ｄ
に示すように１水平期間ごとにφV1〜φVnが出力され
る。さらに入力端子（１）には同図Ｅに示すような信号
が供給される。
そしてφV1,φH1が出力されているときは、スイッチ
ング素子M1とM11〜M1mがオンされ、入力端子（１）→M1
→L1→M11→C11→ターゲット端子（３）の電流路が形成
されて液晶セルC11に入力端子（１）に供給された信号
とターゲット端子（３）との電位差が供給される。この
ためこのセルC11の容量分に、１番目の画素の信号によ
る電位差に相当する電荷がサンプルホールドされる。こ
の電荷量に対応して液晶の光透過率が変化される。これ
と同様のことがセルC12〜Cnmについて順次行われ、さら
に次のフィールドの信号が供給された時点で各セルC11
〜Cnmの電荷量が書き換えられる。
ング素子M1とM11〜M1mがオンされ、入力端子（１）→M1
→L1→M11→C11→ターゲット端子（３）の電流路が形成
されて液晶セルC11に入力端子（１）に供給された信号
とターゲット端子（３）との電位差が供給される。この
ためこのセルC11の容量分に、１番目の画素の信号によ
る電位差に相当する電荷がサンプルホールドされる。こ
の電荷量に対応して液晶の光透過率が変化される。これ
と同様のことがセルC12〜Cnmについて順次行われ、さら
に次のフィールドの信号が供給された時点で各セルC11
〜Cnmの電荷量が書き換えられる。
このようにして、映像信号の各画素に対応して液晶セ
ルC11〜Cnmの光透過率が変化され、これが順次繰り返さ
れてテレビ画像の表示が行われる。
ルC11〜Cnmの光透過率が変化され、これが順次繰り返さ
れてテレビ画像の表示が行われる。
さらに液晶で表示を行う場合には、一般にその信頼
性、寿命を長くするため交流駆動が用いられる。例えば
テレビ画像の表示においては、１フィールドまたは１フ
レームごとに映像信号を反転させた信号を入力端子
（１）に供給する。また液晶ディスプレイ装置において
は表示の垂直方向のシューティング等を防止する目的で
信号を１水平期間ごとに反転することが行われている。
すなわち入力端子（１）には第４図Ｅに示すように１水
平期間ごとに反転されると共に１フィールドまたは１フ
レームごとに反転された信号が供給される。
性、寿命を長くするため交流駆動が用いられる。例えば
テレビ画像の表示においては、１フィールドまたは１フ
レームごとに映像信号を反転させた信号を入力端子
（１）に供給する。また液晶ディスプレイ装置において
は表示の垂直方向のシューティング等を防止する目的で
信号を１水平期間ごとに反転することが行われている。
すなわち入力端子（１）には第４図Ｅに示すように１水
平期間ごとに反転されると共に１フィールドまたは１フ
レームごとに反転された信号が供給される。
ところでこのような装置において、シフトレジスタ
（２）から出力される駆動パルス信号φH1〜φHmの時間
幅は で決められ、例えばNTSC方式の場合には100nsec程度あ
る。これに対して例えばハイビジョンに適用した場合に
は、水平有効画面期間の時間が約1/2となり、水平画素
数が約３倍となるために、上述のパルスの時間幅は約1/
6に短縮されてしまう。
（２）から出力される駆動パルス信号φH1〜φHmの時間
幅は で決められ、例えばNTSC方式の場合には100nsec程度あ
る。これに対して例えばハイビジョンに適用した場合に
は、水平有効画面期間の時間が約1/2となり、水平画素
数が約３倍となるために、上述のパルスの時間幅は約1/
6に短縮されてしまう。
一方この駆動パルス信号φH1〜φHmの期間にスイッチ
ング素子M1〜Mmを通過された信号はラインL1〜Lmを通じ
てスイッチング素子M11〜Mnmに供給されるが、この場合
にラインL1〜Lmには10〜数10pFの配線容量が存在し、従
って信号はこの容量を充電してスイッチング素子M11〜M
nmに供給されることになる。
ング素子M1〜Mmを通過された信号はラインL1〜Lmを通じ
てスイッチング素子M11〜Mnmに供給されるが、この場合
にラインL1〜Lmには10〜数10pFの配線容量が存在し、従
って信号はこの容量を充電してスイッチング素子M11〜M
nmに供給されることになる。
そしてこの場合に、上述の充電は信号の供給時間が10
0nsec程度あれば信号電位まで立ち上げられるものの、
この時間が1/6に短縮されると信号が高電位（白または
黒）のときに充電が充分に行われず、コントラスト等の
不足した不鮮明な表示画像しか得られないおそれが生じ
た。なおハイビジョンの場合には配線容量もさらに増大
することになる。
0nsec程度あれば信号電位まで立ち上げられるものの、
この時間が1/6に短縮されると信号が高電位（白または
黒）のときに充電が充分に行われず、コントラスト等の
不足した不鮮明な表示画像しか得られないおそれが生じ
た。なおハイビジョンの場合には配線容量もさらに増大
することになる。
これに対して、入力映像信号を駆動パルスφH1〜φHm
の各期間ごとにサンプリングして並列化し、この並列化
された信号を任意のロード期間に一時にラインL1〜Lmに
供給することによって、ラインL1〜Lmの充電が充分に行
われるようにする方法が検討されている。
の各期間ごとにサンプリングして並列化し、この並列化
された信号を任意のロード期間に一時にラインL1〜Lmに
供給することによって、ラインL1〜Lmの充電が充分に行
われるようにする方法が検討されている。
すなわち第５図において、入力端子（１）に供給され
る映像信号は水平スイッチ手段を構成するCMOS素子Ma1,
Ma2・・・Mamに共通に供給され、これらの素子Ma1〜Mam
の制御端子にそれぞれシフトレジスタ（２）からの駆動
パルス信号φH1〜φHmが供給される。
る映像信号は水平スイッチ手段を構成するCMOS素子Ma1,
Ma2・・・Mamに共通に供給され、これらの素子Ma1〜Mam
の制御端子にそれぞれシフトレジスタ（２）からの駆動
パルス信号φH1〜φHmが供給される。
これらの素子Ma1〜Mamからの信号がそれぞれホールド
手段を構成するバッファアンプBa1,Ba2・・・Bamの非反
転入力に供給され、これらのバッファアンプBa1〜Bamの
出力が反転入力に帰還される。これらのバッファアンプ
Ba1〜Bamからの信号がそれぞれロード手段を構成するCM
OS素子Mb1,Mb2・・・Mbmに供給され、これらの素子Mb1
〜Mbmの制御端子にそれぞれロードパルスとして端子
（５）からの水平ブランキングパルス（HBLK）が供給さ
れる。
手段を構成するバッファアンプBa1,Ba2・・・Bamの非反
転入力に供給され、これらのバッファアンプBa1〜Bamの
出力が反転入力に帰還される。これらのバッファアンプ
Ba1〜Bamからの信号がそれぞれロード手段を構成するCM
OS素子Mb1,Mb2・・・Mbmに供給され、これらの素子Mb1
〜Mbmの制御端子にそれぞれロードパルスとして端子
（５）からの水平ブランキングパルス（HBLK）が供給さ
れる。
これらの素子Mb1〜Mbmからの信号がそれぞれバッファ
回路としてのアンプBb1,Bb2・・・Bbmの非反転入力に供
給され、これらのバッファアンプBb1〜Bbmの出力が反転
入力に帰還される。これらのバッファアンプBb1〜Bbmか
らの信号がそれぞれ垂直（Ｙ軸）方向のラインL1〜Lmに
供給される。さらに以下の構成は従来の技術で述べた装
置と同様にされる。
回路としてのアンプBb1,Bb2・・・Bbmの非反転入力に供
給され、これらのバッファアンプBb1〜Bbmの出力が反転
入力に帰還される。これらのバッファアンプBb1〜Bbmか
らの信号がそれぞれ垂直（Ｙ軸）方向のラインL1〜Lmに
供給される。さらに以下の構成は従来の技術で述べた装
置と同様にされる。
従ってこの装置において、例えば第６図Ａに示すよう
な映像信号が端子（１）に供給された場合に、素子Ma1
〜Mamは同図Ｂに示すように導通され、この導通期間の
映像信号がサンプリングされてバッファアンプBa1〜Bam
でホールドされる。これに対して素子Mb1〜Mbmが同図Ｃ
に示すような水平ブランキングのタイミングで導通さ
れ、ホールドされた信号がそれぞれバッファアンプBb1
〜Bbmを通じてラインL1〜Lmに供給（ロード）される。
以下従来と同様にして画像の表示が行われる。
な映像信号が端子（１）に供給された場合に、素子Ma1
〜Mamは同図Ｂに示すように導通され、この導通期間の
映像信号がサンプリングされてバッファアンプBa1〜Bam
でホールドされる。これに対して素子Mb1〜Mbmが同図Ｃ
に示すような水平ブランキングのタイミングで導通さ
れ、ホールドされた信号がそれぞれバッファアンプBb1
〜Bbmを通じてラインL1〜Lmに供給（ロード）される。
以下従来と同様にして画像の表示が行われる。
ところでこの装置において、バッファアンプBa1〜Bam
及びBb1〜Bbmはゲイン１のアンプであって、例えばTFT
にて第７図に示すように構成される。図においてNMOS素
子N1,N2からなる差動アンプが設けられ、この一方の素
子N2のゲートに信号が入力（Vin）されると共に、素子N
1,N2のドレインがPMOS素子P1,P2のカレントミラー回路
を介して互いに接続されてVDDの電源端子に接続され
る。この素子N2のドレインがPMOS素子P3のゲートに接続
され、この素子P3のドレインがVDDの電源端子に接続さ
れると共に、素子P3のソースがNMOS素子N3のゲートに接
続され、素子N3のドレインがVDDの電源端子に接続され
る。また素子P3のソースがNMOS素子N4のドレインとゲー
トに接続され、この素子N4のソースがPMOS素子P4のドレ
インに接続されると共に、素子P4のゲートとソースがPM
OS素子P5のゲートに接続され、この素子P5のソースがV
SSの電源端子に接続される。そして素子N3のソースと素
子P5のドレインが互いに接続され、この接続点が素子N1
のゲートに接続されると共に、この接続点から信号が出
力（Vout）される。さらに素子P3のソースがNMOS素子N5
のゲートに接続され、この素子N5のドレインがVDDの電
源端子に接続されると共に、素子N5のソースがコンデン
サＣを介して素子N2のドレインに接続される。なお素子
N6〜N8はバイアス電流源であって、カレントミラー回路
を構成する素子N9を介して定電流源Ｉの電流が流され
る。
及びBb1〜Bbmはゲイン１のアンプであって、例えばTFT
にて第７図に示すように構成される。図においてNMOS素
子N1,N2からなる差動アンプが設けられ、この一方の素
子N2のゲートに信号が入力（Vin）されると共に、素子N
1,N2のドレインがPMOS素子P1,P2のカレントミラー回路
を介して互いに接続されてVDDの電源端子に接続され
る。この素子N2のドレインがPMOS素子P3のゲートに接続
され、この素子P3のドレインがVDDの電源端子に接続さ
れると共に、素子P3のソースがNMOS素子N3のゲートに接
続され、素子N3のドレインがVDDの電源端子に接続され
る。また素子P3のソースがNMOS素子N4のドレインとゲー
トに接続され、この素子N4のソースがPMOS素子P4のドレ
インに接続されると共に、素子P4のゲートとソースがPM
OS素子P5のゲートに接続され、この素子P5のソースがV
SSの電源端子に接続される。そして素子N3のソースと素
子P5のドレインが互いに接続され、この接続点が素子N1
のゲートに接続されると共に、この接続点から信号が出
力（Vout）される。さらに素子P3のソースがNMOS素子N5
のゲートに接続され、この素子N5のドレインがVDDの電
源端子に接続されると共に、素子N5のソースがコンデン
サＣを介して素子N2のドレインに接続される。なお素子
N6〜N8はバイアス電流源であって、カレントミラー回路
を構成する素子N9を介して定電流源Ｉの電流が流され
る。
従ってこの回路において、素子N1N2N8P1P2にて初段の
高ゲインアンプが構成され、素子P3P4N4N6にて次段アン
プ及びレベルシフトが構成され、素子N3P5にて出力バッ
ファが構成される。なお素子N5N7とコンデンサＣは位相
補償回路である。
高ゲインアンプが構成され、素子P3P4N4N6にて次段アン
プ及びレベルシフトが構成され、素子N3P5にて出力バッ
ファが構成される。なお素子N5N7とコンデンサＣは位相
補償回路である。
ところがこのような回路を、上述のバッファアンプB
a1〜Bam,Bb1〜Bbmとして用いた場合に、素子N1とN2の
間、また素子P1とP2の間の特性のばらつき等によって、
回路の入出力（Vin,Vout）間にオフセット電圧を生じる
おそれがある。なお、上述の素子のばらつきは製造プロ
セスでは無くすことは極めて困難である。
a1〜Bam,Bb1〜Bbmとして用いた場合に、素子N1とN2の
間、また素子P1とP2の間の特性のばらつき等によって、
回路の入出力（Vin,Vout）間にオフセット電圧を生じる
おそれがある。なお、上述の素子のばらつきは製造プロ
セスでは無くすことは極めて困難である。
そしてこのようなオフセット電圧は回路ごとに異なる
ために、表示画面上で信号ラインL1〜Lmごとの輝度むら
となって現われ、表示画像の画質を著しく劣化させてし
まうものであった。
ために、表示画面上で信号ラインL1〜Lmごとの輝度むら
となって現われ、表示画像の画質を著しく劣化させてし
まうものであった。
この出願はこのような点に鑑みてなされたものであ
る。
る。
本発明は、垂直方向に平行に配設された複数の第１の
信号線L1,L2・・・Lmと、水平方向に平行に配設された
複数の第２の信号線G1,G2・・・Gnとが設けられ、これ
らの第１、第２の信号線の各交点にそれぞれ選択素子M
11,M12・・・Mnmを介して液晶セルがC11,C12・・・Cnm
設けられてなる液晶ディスプレイ装置において、基準電
位（電圧源（13））を入力映像信号として入力する手段
（スイッチ（12））と、各上記第１の信号線にそれぞれ
一端が接続される複数のスイッチ手段（素子Mc1,Mc2・
・・Mcm）と、上記複数のスイッチ手段を順次駆動して
上記複数のスイッチ手段の他端から各上記第１の信号線
に発生するオフセット電圧を順次読出す手段（シフトレ
ジスタ（６））と、この読出されたオフセット電圧を上
記第１の信号線と対応させて記憶する手段（メモリ（1
7））とを有し、選択される上記第１の信号線に応じて
上記記憶手段から上記オフセット電圧を読出してこの読
出された上記オフセット電圧に相当する電圧を上記入力
映像信号に重畳（映像アンプ（11））するようにしたこ
とを特徴とする液晶ディスプレイ装置である。
信号線L1,L2・・・Lmと、水平方向に平行に配設された
複数の第２の信号線G1,G2・・・Gnとが設けられ、これ
らの第１、第２の信号線の各交点にそれぞれ選択素子M
11,M12・・・Mnmを介して液晶セルがC11,C12・・・Cnm
設けられてなる液晶ディスプレイ装置において、基準電
位（電圧源（13））を入力映像信号として入力する手段
（スイッチ（12））と、各上記第１の信号線にそれぞれ
一端が接続される複数のスイッチ手段（素子Mc1,Mc2・
・・Mcm）と、上記複数のスイッチ手段を順次駆動して
上記複数のスイッチ手段の他端から各上記第１の信号線
に発生するオフセット電圧を順次読出す手段（シフトレ
ジスタ（６））と、この読出されたオフセット電圧を上
記第１の信号線と対応させて記憶する手段（メモリ（1
7））とを有し、選択される上記第１の信号線に応じて
上記記憶手段から上記オフセット電圧を読出してこの読
出された上記オフセット電圧に相当する電圧を上記入力
映像信号に重畳（映像アンプ（11））するようにしたこ
とを特徴とする液晶ディスプレイ装置である。
これによれば、入力信号にオフセットに相当する電圧
を重畳して供給することにより、装置内でのオフセット
電圧が相殺され、簡単な構成で輝度むら等の無い良好な
表示画像を得ることができる。
を重畳して供給することにより、装置内でのオフセット
電圧が相殺され、簡単な構成で輝度むら等の無い良好な
表示画像を得ることができる。
第１図において、鎖線から右側は液晶表示パネル（10
0）であって、全体は上述の課題で示した装置とほぼ同
等に構成されている。このパネル（100）について、各
信号ラインL1〜Lmがそれぞれスイッチング素子Mc1,Mc2
・・・Mcmを介して互いに接続され、この接続点から端
子（６）が導出されると共に、この素子Mc1〜Mcmの制御
端子がそれぞれシフトレジスタ（２）と同等のシフトレ
ジスタ（７）に接続される。
0）であって、全体は上述の課題で示した装置とほぼ同
等に構成されている。このパネル（100）について、各
信号ラインL1〜Lmがそれぞれスイッチング素子Mc1,Mc2
・・・Mcmを介して互いに接続され、この接続点から端
子（６）が導出されると共に、この素子Mc1〜Mcmの制御
端子がそれぞれシフトレジスタ（２）と同等のシフトレ
ジスタ（７）に接続される。
一方、（10）は映像信号の供給される入力端子であっ
て、この端子（10）からの信号が利得制御アンプ（11）
を通じてスイッチ（12）に供給され、電圧源（13）から
の所定の基準電位Vrefと選択されてパネル（100）の端
子（１）に供給される。
て、この端子（10）からの信号が利得制御アンプ（11）
を通じてスイッチ（12）に供給され、電圧源（13）から
の所定の基準電位Vrefと選択されてパネル（100）の端
子（１）に供給される。
またパネル（100）の端子（６）からの信号が差動ア
ンプ（14）の反転入力に供給され、このアンプ（14）の
非反転入力に電圧源（15）からの上述と等しい基準電圧
Vrefが供給される。このアンプ（14）からの信号がA/D
変換器（16）に供給され、ディジタル化されたデータが
メモリ（17）に書き込まれる。さらにこのメモリ（17）
から読出されたデータはD/A変換器（18）でアナログ化
され、アンプ（19）を通じてアンプ（11）の利得制御端
子に供給される。
ンプ（14）の反転入力に供給され、このアンプ（14）の
非反転入力に電圧源（15）からの上述と等しい基準電圧
Vrefが供給される。このアンプ（14）からの信号がA/D
変換器（16）に供給され、ディジタル化されたデータが
メモリ（17）に書き込まれる。さらにこのメモリ（17）
から読出されたデータはD/A変換器（18）でアナログ化
され、アンプ（19）を通じてアンプ（11）の利得制御端
子に供給される。
さらに（20）はタイミング制御回路であって、この制
御回路（20）からの信号HBLK,Φ1V,Φ2V,Φ1H,Φ2H等が
パネル（100）の各部のスイッチング素子Mb1〜Mbm、シ
フトレジスタ（２）（４）（７）等に供給されると共
に、この制御回路（20）からの信号にて上述のスイッチ
（12）,A/D変換器（16），メモリ（17）,D/A変換器（1
8）等が制御される。
御回路（20）からの信号HBLK,Φ1V,Φ2V,Φ1H,Φ2H等が
パネル（100）の各部のスイッチング素子Mb1〜Mbm、シ
フトレジスタ（２）（４）（７）等に供給されると共
に、この制御回路（20）からの信号にて上述のスイッチ
（12）,A/D変換器（16），メモリ（17）,D/A変換器（1
8）等が制御される。
従って、この装置において、オフセット電圧の検出時
には、制御回路（20）からの信号にてスイッチ（12）が
電圧源（13）側に切換られ、基準電位Vrefが入力映像信
号として端子（１）に供給されると共に、シフトレジス
タ（２）の出力信号φH1〜φHmが全て高電位となるよう
にされる。なおこのシフトレジスタ（２）の制御はシフ
トレジスタがＤ−フリップフロップ型の場合には初段の
入力を高電位に固定することによって容易に実施でき
る。
には、制御回路（20）からの信号にてスイッチ（12）が
電圧源（13）側に切換られ、基準電位Vrefが入力映像信
号として端子（１）に供給されると共に、シフトレジス
タ（２）の出力信号φH1〜φHmが全て高電位となるよう
にされる。なおこのシフトレジスタ（２）の制御はシフ
トレジスタがＤ−フリップフロップ型の場合には初段の
入力を高電位に固定することによって容易に実施でき
る。
これによって信号ラインL1〜Lmには基準電位Vrefが供
給されるが、このとき各信号ラインL1〜Lmの信号には、
それぞれバッファアンプBa1〜Bam,Bb1〜Bbm等によるオ
フセット電圧ΔVoffが重畳されている。この信号ライン
L1〜Lmの信号が、シフトレジスタ（７）からの駆動パル
ス信号φ′H1〜φ′Hmに従って、順次スイッチング素子
Mc1〜Mcmを通じて端子（６）に読出される。
給されるが、このとき各信号ラインL1〜Lmの信号には、
それぞれバッファアンプBa1〜Bam,Bb1〜Bbm等によるオ
フセット電圧ΔVoffが重畳されている。この信号ライン
L1〜Lmの信号が、シフトレジスタ（７）からの駆動パル
ス信号φ′H1〜φ′Hmに従って、順次スイッチング素子
Mc1〜Mcmを通じて端子（６）に読出される。
さらにこの端子（６）からの信号が差動アンプ（14）
の反転入力に供給され、基準電位Vrefが非反転入力に供
給されることによって、アンプ（14）からは上述のオフ
セット電圧ΔVoffに相当する電位の信号が取出される。
この信号がA/D変換器（16）にて上述のパルス信号φ′
H1〜φ′Hmに同期してディジタル化され、このディジタ
ル化信号がメモリ（17）の対応するアドレスに書込まれ
る。
の反転入力に供給され、基準電位Vrefが非反転入力に供
給されることによって、アンプ（14）からは上述のオフ
セット電圧ΔVoffに相当する電位の信号が取出される。
この信号がA/D変換器（16）にて上述のパルス信号φ′
H1〜φ′Hmに同期してディジタル化され、このディジタ
ル化信号がメモリ（17）の対応するアドレスに書込まれ
る。
そして通常の動作時には、シフトレジスタ（２）から
の駆動パルス信号φH1〜φHmに同期してメモリ（17）の
対応するアドレスが読出され、読出されたディジタル信
号がD/A変換器（18）でアナログ化され、このアナログ
信号にてアンプ（11）の利得が制御される。
の駆動パルス信号φH1〜φHmに同期してメモリ（17）の
対応するアドレスが読出され、読出されたディジタル信
号がD/A変換器（18）でアナログ化され、このアナログ
信号にてアンプ（11）の利得が制御される。
これによって例えば第２図Ａに示すようなオフセット
電圧が各信号ラインL1〜Lmに生じていた場合に、このオ
フセット電圧が映像信号に負方向で重畳され、例えば同
図Ｂに示すような一定レベルの映像信号は同図Ｃに示す
ように補正される。なお映像信号は例えば１水平期間ご
とに極性が反転されるが、オフセット電圧の補正は信号
の極性反転によらず同じ極性である。そしてこのような
オフセット電圧が負方向に重畳された信号がバッファア
ンプBa1〜Bam,Bb1〜Bbmを通じることにより、これらの
回路によって生じるオフセット電圧が相殺され、信号ラ
インL1〜Lmにオフセット電圧による変動の除去された信
号が供給される。
電圧が各信号ラインL1〜Lmに生じていた場合に、このオ
フセット電圧が映像信号に負方向で重畳され、例えば同
図Ｂに示すような一定レベルの映像信号は同図Ｃに示す
ように補正される。なお映像信号は例えば１水平期間ご
とに極性が反転されるが、オフセット電圧の補正は信号
の極性反転によらず同じ極性である。そしてこのような
オフセット電圧が負方向に重畳された信号がバッファア
ンプBa1〜Bam,Bb1〜Bbmを通じることにより、これらの
回路によって生じるオフセット電圧が相殺され、信号ラ
インL1〜Lmにオフセット電圧による変動の除去された信
号が供給される。
こうしてこの装置によれば、入力信号にオフセットに
相当する電圧を重畳して供給することにより、装置内で
のオフセット電圧が相殺され、簡単な構成で輝度むら等
の無い良好な表示画像を得ることができるものである。
相当する電圧を重畳して供給することにより、装置内で
のオフセット電圧が相殺され、簡単な構成で輝度むら等
の無い良好な表示画像を得ることができるものである。
なお上述の装置において、メモリ（17）には、Ｐ−RO
M等の不揮発性のものが用いられる。
M等の不揮発性のものが用いられる。
また上述の装置において、スイッチング素子Mc1〜Mcm
からのオフセット電圧の読出しは通常の画素クロックの
速度で行う必要はなく、低速にしてA/D変換器（16）等
の構成を簡単にすることもできる。またメモリ（17）の
容量は1Kバイト程度あればよく、全体として簡単な構成
で実現することができる。
からのオフセット電圧の読出しは通常の画素クロックの
速度で行う必要はなく、低速にしてA/D変換器（16）等
の構成を簡単にすることもできる。またメモリ（17）の
容量は1Kバイト程度あればよく、全体として簡単な構成
で実現することができる。
あるいは充分に高速が可能である場合には、上述の動
作を垂直ブランキング期間ごとに繰り返し行うようにし
てもよい。
作を垂直ブランキング期間ごとに繰り返し行うようにし
てもよい。
さらに上述の装置は、点順次方式の液晶表示パネルに
も適用可能なものである。
も適用可能なものである。
この発明によれば、入力信号にオフセットに相当する
電圧を重畳して供給することにより、装置内でのオフセ
ット電圧が相殺され、簡単な構成で輝度むら等の無い良
好な表示画像を得ることができるようになった。
電圧を重畳して供給することにより、装置内でのオフセ
ット電圧が相殺され、簡単な構成で輝度むら等の無い良
好な表示画像を得ることができるようになった。
第１図は本発明の一例の構成図、第２図はその説明のた
め図、第３図〜第７図は従来の装置の説明のための図で
ある。 L1〜Lmは垂直信号線、G1〜Gnはゲート線、Ma1〜Mam,Mb1
〜Mbm,Mc1〜Mcm,M11〜Mnmはスイッチング素子、Ba1〜B
am,Bb1〜Bbmはバッファアンプ、C11〜Cnmは液晶セル、
（１）（３）（５）（６）は端子、（２）（４）（７）
はシフトレジスタ、（10）は入力端子、（11）（14）
（19）はアンプ、（12）はスイッチ、（13）（15）は電
圧源、（16）はA/D変換器、（17）はメモリ、（18）はD
/A変換器、（20）はタイミング制御回路、（100）は液
晶表示パネルである。
め図、第３図〜第７図は従来の装置の説明のための図で
ある。 L1〜Lmは垂直信号線、G1〜Gnはゲート線、Ma1〜Mam,Mb1
〜Mbm,Mc1〜Mcm,M11〜Mnmはスイッチング素子、Ba1〜B
am,Bb1〜Bbmはバッファアンプ、C11〜Cnmは液晶セル、
（１）（３）（５）（６）は端子、（２）（４）（７）
はシフトレジスタ、（10）は入力端子、（11）（14）
（19）はアンプ、（12）はスイッチ、（13）（15）は電
圧源、（16）はA/D変換器、（17）はメモリ、（18）はD
/A変換器、（20）はタイミング制御回路、（100）は液
晶表示パネルである。
Claims (1)
- 【請求項１】垂直方向に平行に配設された複数の第１の
信号線と、水平方向に平行に配設された複数の第２の信
号線とが設けられ、これらの第１、第２の信号線の各交
点にそれぞれ選択素子を介して液晶セルが設けられてな
る液晶ディスプレイ装置において、 基準電位を入力映像信号として入力する手段と、 各上記第１の信号線にそれぞれ一端が接続される複数の
スイッチ手段と、 上記複数のスイッチ手段を順次駆動して上記複数のスイ
ッチ手段の他端から各上記第１の信号線に発生するオフ
セット電圧を順次読出す手段と、 この読出されたオフセット電圧を上記第１の信号線と対
応させて記憶する手段とを有し、 選択される上記第１の信号線に応じて上記記憶手段から
上記オフセット電圧を読出してこの読出された上記オフ
セット電圧に相当する電圧を上記入力映像信号に重畳す
るようにしたことを特徴とする液晶ディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085394A JP2874180B2 (ja) | 1989-04-04 | 1989-04-04 | 液晶ディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1085394A JP2874180B2 (ja) | 1989-04-04 | 1989-04-04 | 液晶ディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02264581A JPH02264581A (ja) | 1990-10-29 |
| JP2874180B2 true JP2874180B2 (ja) | 1999-03-24 |
Family
ID=13857556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1085394A Expired - Fee Related JP2874180B2 (ja) | 1989-04-04 | 1989-04-04 | 液晶ディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874180B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100347558B1 (ko) | 1999-07-23 | 2002-08-07 | 닛본 덴기 가부시끼가이샤 | 액정표시장치 및 그 구동방법 |
| JP4651278B2 (ja) * | 2003-12-01 | 2011-03-16 | 三菱電機株式会社 | 画像表示装置 |
| JP4621439B2 (ja) * | 2004-05-28 | 2011-01-26 | 株式会社 日立ディスプレイズ | 表示装置 |
| JP5023740B2 (ja) * | 2007-03-01 | 2012-09-12 | セイコーエプソン株式会社 | 電気光学装置、データ信号の供給回路、供給方法および電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4851449A (en) * | 1987-05-21 | 1989-07-25 | Surgikos, Inc. | Odorless aromatic dialdehyde disinfecting and sterilizing composition |
-
1989
- 1989-04-04 JP JP1085394A patent/JP2874180B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02264581A (ja) | 1990-10-29 |
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Legal Events
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| LAPS | Cancellation because of no payment of annual fees |