JP3077803B2

JP3077803B2 - 液晶ディスプレイ装置

Info

Publication number: JP3077803B2
Application number: JP01043655A
Authority: JP
Inventors: 敏一前川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-02-23
Filing date: 1989-02-23
Publication date: 2000-08-21
Anticipated expiration: 2015-08-21
Also published as: JPH02222381A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えば液晶表示素子をＸ−Ｙマトリクス状
に配置して画像の表示を行う液晶ディスプレイ装置に関
する。

〔発明の概要〕

本発明は液晶ディスプレイ装置に関し、水平画素に対
応するパルス信号にて映像信号をサンプリングし、この
サンプリングされた信号を任意のロード期間に各第１の
信号線にロードする場合に、映像信号の極性が所定期間
ごとに反転されると共に、この映像信号のロードを行う
バッファ回路の充放電経路を極性反転のタイミングで切
換ることによって、バッファ回路での消費電力を大幅に
低減させ、良好な画像の表示が行われるようにしたもの
である。

〔従来の技術〕

例えば液晶を用いてテレビ画像を表示することが提案
（特開昭59−220793号公報等参照）されている。

すなわち第６図において、（１）はテレビの映像信号
が供給される入力端子で、この入力端子（１）からの信
号がそれぞれ例えばＮチャンネルFETからなるスイッチ
ング素子M₁,M₂・・・Mmを通じて垂直（Ｙ軸）方向のラ
インL₁,L₂・・・Lmに供給される。なおｍは水平（Ｘ
軸）方向の画素数に相当する数である。さらにｍ段のシ
フトレジスタ（２）が設けられ、このシフトレジスタ
（２）に水平周波数のｍ倍のクロック信号Φ_1H,Φ_2Hが
供給され、このシフトレジスタ（２）の各出力端子から
のクロック信号Φ_1H,Φ_2Hによって順次走査される駆動
パルス信号φ_H1,φ_H2・・・φ_Hmがスイッチング素子M₁
〜Mmの各制御端子に供給される。なおシフトレジスタ
（２）には低電位（V_SS）と高電位（V_DD）が供給され、
この２つの電位の駆動パルスが形成される。

また各ラインL₁〜Lmにそれぞれ例えばＮチャンネルFE
Tからなるスイッチング素子M₁₁,M₂₁・・・M_n1,M₁₂,M₂₂
・・・M_n2,・・・M_1m,M_2m・・・Mnmの一端が接続され
る。なおｎは水平走査線数に相当する数である。このス
イッチング素子M₁₁〜Mnmの他端がそれぞれ液晶セルC₁₁,
C₂₁・・・Cnmを通じてターゲット端子（３）に接続され
る。

さらにｎ段のシフトレジスタ（４）が設けられ、この
シフトレジスタ（４）に水平周波数のクロック信号
Φ_1V,Φ_2Vが供給され、このシフトレジスタ（４）の各
出力端子からのクロック信号Φ_1V,Φ_2Vによって順次走
査される駆動パルス信号φ_V1,φ_V2・・・φ_Vnが、水平
（Ｘ軸）方向のゲート線G₁,G₂・・・Gnを通じてスイッ
チング素子M₁₁〜MnmのＸ軸方向の各列（M₁₁〜M_1m），
（M₂₁〜M_2m）・・・（M_n1〜Mnm）ごとの制御端子にそれ
ぞれ供給される。なお、シフトレジスタ（４）にもシフ
トレジスタ（２）と同様にV_SSとV_DDが供給される。

すなわちこの回路において、シフトレジスタ（２），
（４）には第７図A,Bに示すようなクロック信号Φ_1H,Φ
_2H,Φ_1V,Φ_2Vが供給される。そしてシフトレジスタ
（２）からは同図Ｃに示すように各画素期間ごとにφ_H1
〜φ_Hmが出力され、シフトレジスタ（４）からは同図Ｄ
に示すように１水平期間ごとにφ_V1〜φ_Vnが出力され
る。さらに入力端子（１）には同図Ｅに示すような信号
が供給される。

そしてφ_V1,φ_H1が出力されているときは、スイッチ
ング素子M₁とM₁₁〜M_1mがオンされ、入力端子（１）→M₁
→L₁→M₁₁→C₁₁→ターゲット端子（３）の電流路が形成
されて液晶セルC₁₁に入力端子（１）に供給された信号
とターゲット端子（３）との電位差が供給される。この
ためこのセルC₁₁の容量分に、１番目の画素の信号によ
る電位差に相当する電荷がサンプルホールドされる。こ
の電荷量に対応して液晶の光透過率が変化される。これ
と同様のことがセルC₁₂〜Cnmについて順次行われ、さら
に次のフィールドの信号が供給された時点で各セルC₁₁
〜Cnmの電荷量が書き換えられる。

このようにして、映像信号の各画素に対応して液晶セ
ルC₁₁〜Cnmの光透過率が変化され、これが順次繰り返さ
れてテレビ画像の表示が行われる。

さらに液晶で表示を行う場合には、一般にその信頼
性、寿命を長くするため交流駆動が用いられる。例えば
テレビ画像の表示においては、１フィールドまたは１フ
レームごとに映像信号を反転させた信号を入力端子
（１）に供給する。また液晶ディスプレイ装置において
は表示の垂直方向のシューティング等を防止する目的で
信号を１水平期間ごとに反転することが行われている。
すなわち入力端子（１）には第７図Ｅに示すように１水
平期間ごとに反転されると共に１フィールドまたは１フ
レームごとに反転された信号が供給される。

ところでこのような装置において、シフトレジスタ
（２）から出力される駆動パルス信号φ_H1〜φ_Hmの時間
幅はで決められ、例えばNTSC方式の場合には100nsec程度あ
る。これに対して例えばハイビジョンに適用した場合に
は、水平有効画面期間の時間が約1/2となり、水平画素
数が約３倍となるために、上述のパルスの時間幅は約1/
6に短縮されてしまう。

一方この駆動パルス信号φ_H1〜φ_Hmの期間にスイッチ
ング素子M₁〜Mmを通過された信号はラインL₁〜Lmを通じ
てスイッチング素子M₁₁〜Mnmに供給されるが、この場合
にラインL₁〜Lmには10〜数10pFの配線容量が存在し、従
って信号はこの容量を充電してスイッチング素子M₁₁〜M
nmに供給されることになる。

そしてこの場合に、上述の充電は信号の供給時間が10
0nsec程度あれば信号電位まで立ち上げられるものの、
この時間が1/6に短縮されると信号が高電位（白または
黒）のときに充電が充分に行われず、コントラスト等の
不足した不鮮明な表示画像しか得られないおそれが生じ
た。なおハイビジョンの場合には配線容量もさらに増大
することになる。

〔発明が解決しようとする課題〕

これに対して、入力映像信号を駆動パルスφ_H1〜φ_Hm
の各期間ごとにサンプリングして並列化し、この並列化
された信号を任意のロード期間に一時にラインL₁〜Lmに
供給することによって、ラインL₁〜Lmの充電が充分に行
われるようにする方法が検討されている。

すなわち第８図において、入力端子（１）に供給され
る映像信号は水平スイッチ手段を構成するCMOS素子M_a1,
M_a2・・・M_amに共通に供給され、これらの素子M_a1〜M_am
の制御端子にそれぞれシフトレジスタ（２）からの駆動
パルス信号φ_H1〜φ_Hm及び▲▼〜▲▼が供
給される。

これらの素子M_a1〜M_amからの信号がそれぞれホールド
手段を構成するバッファアンプB_a1,B_a2・・・B_amの非反
転入力に供給され、これらのバッファアンプB_a1〜B_amの
出力が反転入力に帰還される。これらのバッファアンプ
B_a1〜B_amからの信号がそれぞれロード手段を構成するCM
OS素子M_b1,M_b2・・・M_bmに供給され、これらの素子M_b1
〜M_bmの制御端子にそれぞれロードパルスとして端子
（５）からの水平ブランキングパルス（H_BLK及び▲
▼）が供給される。

これらの素子M_b1〜M_bmからの信号がそれぞれバッファ
回路としてのアンプB_b1,B_b2・・・B_bmの非反転入力に供
給され、これらのバッファアンプB_b1〜B_bmの出力が反転
入力に帰還される。これらのバッファアンプB_b1〜B_bmか
らの信号がそれぞれ垂直（Ｙ軸）方向のラインL₁〜Lmに
供給される。さらに以下の構成は従来の技術で述べた装
置と同様にされる。

従ってこの装置において、例えば第９図Ａに示すよう
な映像信号が端子（１）に供給された場合に、素子M_a1
〜M_amは同図Ｂに示すように導通され、この導通期間の
映像信号がサンプリングされてバッファアンプB_a1〜B_am
でホールドされる。これに対して素子M_b1〜M_bmが同図Ｃ
に示すような水平ブランキングのタイミングで導通さ
れ、ホールドされた信号がそれぞれバッファアンプB_b1
〜B_bmを通じてラインL₁〜Lmに供給（ロード）される。
以下従来と同様にして画像の表示が行われる。

ところでこの装置において、バッファアンプB_a1〜B_am
及びB_b1〜B_bmはゲイン１のアンプであって、例えばTFT
にて第10図に示すように構成される。図においてNMOS素
子N₁,N₂からなる差動アンプが設けられ、この一方の素
子N₂のゲートに信号が入力（Vin）されると共に、素子N
₁,N₂のドレインがPMOS素子P₁,P₂のカレントミラー回路
を介して互いに接続されてV_DDの電源端子に接続され
る。この素子N₂のドレインがPMOS素子P₃のゲートに接続
され、この素子P₃のドレインがV_DDの電源端子に接続さ
れると共に、素子P₃のソースがNMOS素子N₃のゲートに接
続され、素子N₃のドレインがV_DDの電源端子に接続され
る。また素子P₃のソースがNMOS素子N₄のドレインとゲー
トに接続され、この素子N₄のソースがPMOS素子P₄のドレ
インに接続されると共に、素子P₄のゲートとソースがPM
OS素子P₅のゲートに接続され、この素子P₅のソースがV
_SSの電源端子に接続される。そして素子N₃のソースと素
子P₅のドレインが互いに接続され、この接続点が素子N₁
のゲートに接続されると共に、この接続点から信号が出
力（Vout）される。さらに素子P₃のソースがNMOS素子N₅
のゲートに接続され、この素子N₅のドレインがV_DDの電
源端子に接続されると共に、素子N₅のソースがコンデン
サＣを介して素子N₂のドレインに接続される。なお素子
N₆〜N₈はバイアス電流源であって、カレントミラー回路
を構成する素子N₉を介して定電流源Ｉの電流が流され
る。

従ってこの回路において、素子N₁N₂N₈P₁P₂にて初段の
高ゲインアンプが構成され、素子P₃P₄N₄N₆にて次段アン
プ及びレベルシフトが構成され、素子N₃P₅にて出力バッ
ファが構成される。なお素子N₅N₇とコンデンサＣは位相
補償回路である。

ところがこのような回路を、上述のバッファアンプB
_b1〜B_bmのようにラインL₁〜Lmの配線容量を負荷として
用いる場合に、この配線容量は相当に大きいことから出
力段の素子N₃,P₅のサイズを大きくする必要が生じる。
その場合に上述のような回路構成では入力信号のレベル
に関わらず素子N₃,P₅を通じて一定の貫通電流（バッフ
ァアンプの出力段に定常的に流れる電流）が流され、素
子N₃,P₅のサイズが大きい場合にこの貫通電流による消
費電力は無視できない大きさになる。

さらにハイビジョンに適用する場合には上述のバッフ
ァアンプが1000個以上設けられることになり、貫通電流
の総量は極めて大きなものになってしまうものであっ
た。

またこの電流はプロセスの変動等によって容易に変化
し、このため装置を１チップLSI化する場合の歩留りを
著しく低下させてしまうおそれもあった。

この出願はこのような点に鑑みてなされたものであ
る。

〔課題を解決するための手段〕

本発明は、垂直方向に平行に配設された複数の第１の
信号線L₁,L₂・・・L_mと、水平方向に平行に配設された
複数の第２の信号線G₁,G₂・・・G_nと、これら第１およ
び第２の信号線の各交点にそれぞれ選択素子M₁₁,M₁₂・
・・M_nmを介して液晶セルC₁₁,C₁₂・・・C_nmが設けられ
てなる液晶ディスプレイ装置において、水平走査手段
（２）から順次発生されるパルス信号によって開閉され
る複数のスイッチ手段（CMOS素子M_a1,M_a2・・・M_am）
と、このスイッチ手段を介して入力映像信号が供給され
る複数のホールド手段（バッファアンプB_a1,B_a2・・・B
_am）と、前記ホールド手段からの信号をそれぞれ前記第
１の信号線にロードする複数のバッファ回路（バッファ
アンプB_b1,B_b2・・・B_bm）とからなり、前記入力映像信
号は所定周期で極性が反転され、前記バッファ回路は、
前記反転のタイミングで前記バッファ回路内の前記第１
の信号線に対する充放電経路を切り替える手段（端子
（６））を含むことを特徴とする液晶ディスプレイ装置
である。

〔作用〕

これによれば、映像信号のロードを行うバッファ回路
の充放電経路を入力信号の極性に応じて切換ることによ
って、バッファ回路内の貫通電流を低減させ、装置全体
の消費電力を大幅に削減することができる。

〔実施例〕

第１図において、上述の課題で示した装置の入力端子
（１）には例えば１水平期間ごとに極性の反転される信
号が供給されると共に、上述のバッファ回路（アンプ）
B_b1〜B_bmに回路内の充放電経路を切換る手段が設けら
れ、この切換手段の制御端子に、端子（６）から上述の
信号の極性反転と等しいタイミングで反転される制御信
号Vcが供給される。他の構成は課題で示した装置と同様
にされる。

さらにこの装置において、バッファアンプB_b1〜B_bmは
例えば第２図に示すように構成される。なおこの図にお
いて上述の課題で示したバッファアンプと同一の部分に
は同一符号を附して説明を省略する。

すなわち図において、素子N₃のドレインとV_DDの電源
端子との間にPMOS素子P₁₁が接続され、素子P₅のソース
とV_SSの電源端子との間にNMOS素子N₁₁が接続されると共
に、これらの素子N₁₁及びP₁₁のゲートに端子（６）から
の制御電圧Vcが供給される。また素子N₃及びP₅とそれぞ
れゲートが共通に接続されたNMOS素子N₁₂及びPMOS素子P
₁₂が設けられ、素子N₁₂のドレインがV_DDの電源端子に接
続され、素子P₁₂のソースがV_SSの電源端子に接続される
と共に、素子N₁₂のソース及び素子P₁₂のドレインが互い
に接続され、この接続点が素子N₃のソースと素子P₅のド
レインの接続点に接続される。他の構成は課題で示した
回路と同様にされる。

そして上述の装置において、入力端子（１）には例え
ば第３図Ａに示すように１水平期間ごとに極性の反転さ
れる入力映像信号が供給される。この信号に対して例え
ば同図Ｂに示すような駆動パルス信号φ_Hiで素子M_aiが
オンされ、さらに同図Ｃに示すようなロードパルスH_BLK
で素子M_biがオンされると、バッファアンプB_biには同図
Ｄに示すようにサンプルホールドされた信号Vinが供給
される。一方端子（６）には入力信号の極性反転のタイ
ミングで同図Ｅに示すように反転する制御信号Vcが供給
される。

これによって例えば第４図Ａに示すようにラインLiに
事前に供給された信号が反転“L"レベルで素子M_biに供
給される信号が正転“H"レベルの場合に、バッファアン
プB_biはラインLiの電位を（極性反転の中心電圧Vcom−
信号電圧Vsig）から、（Vcom＋Vsig）に充電する。そし
てこの場合に制御信号Vcが低電位にされていると、上述
のバッファアンプの回路で素子P₁₁がオン，素子N₁₁がオ
フとされ、同図Ａ′に示すように素子P₁₁はインピーダ
ンスとなって電源V_DDから素子P₁₁,N₃を通じてラインLi
の配線容量に充電が行われ、一方素子N₁₁のオフによっ
て素子P₅は遮断される。

これに対して同図Ｂに示すようにラインLiに事前に供
給された信号が正転“H"レベルで素子M_biに供給される
信号が反転“L"レベルの場合には、バッファアンプB_bi
はラインLiの電位を（Vcom＋Vsig）から（Vcom−Vsig）
に放電する。そしてこの場合に制御信号Vcが高電位にさ
れていると、バッファアンプの回路で素子P₁₁がオフ，
素子N₁₁がオンとされ、同図Ｂ′に示すように素子N₁₁は
インピーダンスとなってラインLiの配給容量から素子
P₅,N₁₁を通じて電源V_SSへ放電が行われ、一方素子P₁₁オ
フによって素子N₃は遮断される。

従ってバッファアンプを流れる電流は第３図Ｆに示す
ような充放電に関するものだけとなり、貫通電流の発生
が防止される。

なお上述のバッファアンプの回路で素子N₁₂,P₁₂は出
力インピーダンスを若干下げて外乱の影響を低減させる
目的で設けられたもので、素子N₃,P₅に比べて小さいサ
イズのものである。

こうしてこの装置によれば、映像信号のロードを行う
バッファ回路の充放電経路を極性反転のタイミングで切
換ることによって、バッファ回路内の貫通電流を低減さ
せ、装置全体の消費電力を大幅に削減することができる
ものである。

また上述装置によれば、貫通電流が流れないことから
プロセスによる電流の変動が減少され、装置の歩留りを
向上させることができる。

さらに上述の装置において、素子N₃またはP₅を流れる
電流は全てが充放電に利用されるため、信号の立ち上が
り立ち下がりを従来より急速に行うことができる。また
素子のサイズも従来より小さくすることができ、このた
め素子N₁₁,N₁₂,P₁₁,P₁₂等を設けてもチップ面積は増大
することはない。

さらに上述の装置において、素子P₁₁,N₁₁は第５図に
示すように素子N₃,P₅の内側に設けても効果は同様であ
る。

また上述の説明では入力映像信号は１水平期間ごとに
極性反転されるものとしたが、これは任意数の水平期間
ごとであってもよい。その場合に極性反転時の多量の充
放電は素子N₃,P₅で行い、各水平期間の間の信号の変化
は素子N₁₂,P₁₂によって充放電される。すなわち上述の
装置は極性反転による多量の充放電は切換機能の設けら
れた大きいサイズの素子で行い、その間の小量の充放電
は小さいサイズの素子で連続的に行うものと解釈するこ
ともできる。

なおこの装置は、サンプリング手段，ゲート回路，シ
フトレジスタ等をオンチップ化した単一の液晶ディスプ
レイ装置に適用されるものである。

〔発明の効果〕

この発明によれば、映像信号のロードを行うバッファ
回路の充放電経路を極性反転のタイミングで切換ること
によって、バッファ回路内の貫通電流を低減させ、装置
全体の消費電力を大幅に削減することができるようにな
った。

【図面の簡単な説明】第１図は本発明の一例の構成図、第２図〜第５図はその
説明のため図、第６図〜第10図は従来の装置の説明のた
めの図である。 L₁〜Lmは垂直信号線、G₁〜Gnはゲート線、M_a1〜M_am,M_b1
〜M_bm,M₁₁〜Mnmはスイッチング素子、B_a1〜B_am,B_b1〜B
_bmはバッファアンプ、C₁₁〜Cnmは液晶セル、（１）
（３）（５）（６）は端子、（２）（４）はシフトレジ
スタである。

Claims

(57)【特許請求の範囲】

【請求項１】垂直方向に平行に配設された複数の第１の
信号線と、水平方向に平行に配設された複数の第２の信
号線と、これら第１および第２の信号線の各交点にそれ
ぞれ選択素子を介して液晶セルが設けられてなる液晶デ
ィスプレイ装置において、水平走査手段から順次発生されるパルス信号によって開
閉される複数のスイッチ手段と、このスイッチ手段を介して入力映像信号が供給される複
数のホールド手段と、前記ホールド手段からの信号をそれぞれ前記第１の信号
線にロードする複数のバッファ回路とからなり、前記入力映像信号は所定周期で極性が反転され、前記バッファ回路は、前記反転のタイミングで前記バッ
ファ回路内の前記第１の信号線に対する充放電経路を切
り替える手段を含むことを特徴とする液晶ディスプレイ装置。