JPH01292979A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH01292979A JPH01292979A JP63122883A JP12288388A JPH01292979A JP H01292979 A JPH01292979 A JP H01292979A JP 63122883 A JP63122883 A JP 63122883A JP 12288388 A JP12288388 A JP 12288388A JP H01292979 A JPH01292979 A JP H01292979A
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Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
この発明は、水平及び垂直方向にマトリクス状に配され
た液晶素子に映像信号を順次選択的に供給し表示するよ
うにした液晶表示装置において、液晶素子にソースフォ
ロワ回路を接続し、このソースフォロワ回路の電源ライ
ン、接地ラインを１ライン前の水平走査線選択制御ライ
ンが使えるように隣接する水平走査選択制御ライン間で
ＮチャンネルとＰチャンネルのＭＯＳ トランジスタを
用いてコンプリメタリ構成とすることにより、フリッカ
の発生を防止して画質の劣化を防ぐと共に電源ライン、
接地ラインを省略できるようにしたものである。
た液晶素子に映像信号を順次選択的に供給し表示するよ
うにした液晶表示装置において、液晶素子にソースフォ
ロワ回路を接続し、このソースフォロワ回路の電源ライ
ン、接地ラインを１ライン前の水平走査線選択制御ライ
ンが使えるように隣接する水平走査選択制御ライン間で
ＮチャンネルとＰチャンネルのＭＯＳ トランジスタを
用いてコンプリメタリ構成とすることにより、フリッカ
の発生を防止して画質の劣化を防ぐと共に電源ライン、
接地ラインを省略できるようにしたものである。
水平及び垂直ライン方向にマトリクス状に配された液晶
素子に映像信号を順次選択的に供給して表示するように
した液晶表示装置として従来例えば第３図に示すような
ものが提案されている。
素子に映像信号を順次選択的に供給して表示するように
した液晶表示装置として従来例えば第３図に示すような
ものが提案されている。
第３図において、（１）はテレビの映像信号が供給され
る入力端子であって、この入力端子（１）からの信号が
それぞれ例えばＮチャンネルＦＥＴからなるスイッチン
グ素子Ｍｌ、Ｍ２・・・・Ｍｍを通じて垂直（Ｙ軸）方
向ラインＬ１．Ｌ２・・・・Ｌｍに供給される。なおｍ
は水平（Ｘ軸）方向の画素数に相当する数である。さら
にｍ段のシフトレジスタ（２）が設けられ、このシフト
レジスタ（２）に水平周波数のｍ倍のクロック信号ΦＩ
Ｈ１Φ２Ｈが供給され、このシフトレジスタ（２）の各
出力端子からのクロック信号ΦＩＨ，Φ２Ｈによって順
次走査される駆動パルス信号φＨ１，φＨ２・・・・φ
Ｈｍがスイッチング素子Ｍ１〜Ｍｍの各制御端子に供給
される。
る入力端子であって、この入力端子（１）からの信号が
それぞれ例えばＮチャンネルＦＥＴからなるスイッチン
グ素子Ｍｌ、Ｍ２・・・・Ｍｍを通じて垂直（Ｙ軸）方
向ラインＬ１．Ｌ２・・・・Ｌｍに供給される。なおｍ
は水平（Ｘ軸）方向の画素数に相当する数である。さら
にｍ段のシフトレジスタ（２）が設けられ、このシフト
レジスタ（２）に水平周波数のｍ倍のクロック信号ΦＩ
Ｈ１Φ２Ｈが供給され、このシフトレジスタ（２）の各
出力端子からのクロック信号ΦＩＨ，Φ２Ｈによって順
次走査される駆動パルス信号φＨ１，φＨ２・・・・φ
Ｈｍがスイッチング素子Ｍ１〜Ｍｍの各制御端子に供給
される。
また各ラインＬ１〜Ｌｍにそれぞれ例えばＮチャンネル
ＦＥＴからなるスイッチング素子Ｍ１１゜Ｍ２１ ”
” Ｍｎ１＊ Ｍ１２１ Ｍ２２°・・・Ｍｎ２．゛・
・・Ｍｌｍ。
ＦＥＴからなるスイッチング素子Ｍ１１゜Ｍ２１ ”
” Ｍｎ１＊ Ｍ１２１ Ｍ２２°・・・Ｍｎ２．゛・
・・Ｍｌｍ。
Ｍ２ｍ・・・・Ｍ＋ＶＩＩの一端が接続される。なおｎ
は水平走査線数に相当する数である。このスイッチング
素子Ｍ １１〜Ｍ ｒｕｎの他端が夫々液晶素子Ｃｕ
、 Ｃ２１・・・・Ｃｎｍを通じてターゲット端子（
３）に接続される。
は水平走査線数に相当する数である。このスイッチング
素子Ｍ １１〜Ｍ ｒｕｎの他端が夫々液晶素子Ｃｕ
、 Ｃ２１・・・・Ｃｎｍを通じてターゲット端子（
３）に接続される。
さらにｎ段のシフトレジスタ（４）が設けられ、このシ
フトレジスタ（４）に水平周波数のクロック信号ΦｉＶ
＋ Φ２ｖが供給され、このシフトレジスタ（４）の各
出力端子からのクロック信号ΦｔＶ、Φ２ｖによって順
次走査される水平（Ｘ軸）方向のラインＬ１′。
フトレジスタ（４）に水平周波数のクロック信号ΦｉＶ
＋ Φ２ｖが供給され、このシフトレジスタ（４）の各
出力端子からのクロック信号ΦｔＶ、Φ２ｖによって順
次走査される水平（Ｘ軸）方向のラインＬ１′。
Ｌ２’・・・・Ｌｎ’上の駆動パルス信号φＶｉ、
φＶ２・・・・φｖｎが、スイッチング素子 Ｍｕ〜Ｍ
ｎ＋ｎＯＸ軸方向の各列（Ｍ１ｔ〜Ｍｔｍ） ＋ （
Ｍｚｔ〜Ｍ２ｍ） ・・”（Ｍｎ１〜Ｍ ｎｍ ）ごと
の制御端子にそれぞれ供給される。
φＶ２・・・・φｖｎが、スイッチング素子 Ｍｕ〜Ｍ
ｎ＋ｎＯＸ軸方向の各列（Ｍ１ｔ〜Ｍｔｍ） ＋ （
Ｍｚｔ〜Ｍ２ｍ） ・・”（Ｍｎ１〜Ｍ ｎｍ ）ごと
の制御端子にそれぞれ供給される。
そしてφＶ１１ φＨ１が出力されているときは、ス
イッチング素子Ｍ１とＭ１１〜Ｍｉｍがオンされ、入力
端子（１）→Ｍ１−Ｌ１→Ｍ１１→ＣＬ１→ターゲット
端子（３）の電流路が形成されて液晶素子Ｃ１１に入力
端子（１）に供給された信号とターゲット端子（３）と
の電位差が供給される。このためこの液晶素子Ｃ１ｌの
容量分に、１番目の画素の信号による電位差に相当する
電荷がサンプルホールドされる。この電荷量に対応して
液晶の光透過率が変化される。これと同様のことが液晶
素子Ｃ１２〜Ｃｎｍについて順次行われ、さらに次のフ
ィールドの信号が供給された時点で各液晶素子Ｃｔｔ〜
Ｃ＋ｖｎの電荷量が書き換えられる。
イッチング素子Ｍ１とＭ１１〜Ｍｉｍがオンされ、入力
端子（１）→Ｍ１−Ｌ１→Ｍ１１→ＣＬ１→ターゲット
端子（３）の電流路が形成されて液晶素子Ｃ１１に入力
端子（１）に供給された信号とターゲット端子（３）と
の電位差が供給される。このためこの液晶素子Ｃ１ｌの
容量分に、１番目の画素の信号による電位差に相当する
電荷がサンプルホールドされる。この電荷量に対応して
液晶の光透過率が変化される。これと同様のことが液晶
素子Ｃ１２〜Ｃｎｍについて順次行われ、さらに次のフ
ィールドの信号が供給された時点で各液晶素子Ｃｔｔ〜
Ｃ＋ｖｎの電荷量が書き換えられる。
このようにして、映像信号の各画素に対応して液晶素子
０１１〜ＣＮｎの光透過率が変化され、これが順次繰り
返されてテレビ画像の表示が行われる。
０１１〜ＣＮｎの光透過率が変化され、これが順次繰り
返されてテレビ画像の表示が行われる。
また、液晶素子で表示を行う場合には、一般に液晶素子
が並列を成す容量とリーク抵抗の等価回路で表わされる
が、その容量は純粋な容量でなく化学物質で構成されて
いるため直流を印加すると劣化しやすく、従ってその信
頼性、寿命を良くするため交流駆動が用いられる。例え
ばテレビ画像の表示においては、１フイールドまたは１
フレームごとに映像信号を反転させた信号を入力端子（
１）に供給する。すなわち入力端子（１）には例えば第
４図Ａに示すよう１フレームごとに反転された映像信号
が供給される。
が並列を成す容量とリーク抵抗の等価回路で表わされる
が、その容量は純粋な容量でなく化学物質で構成されて
いるため直流を印加すると劣化しやすく、従ってその信
頼性、寿命を良くするため交流駆動が用いられる。例え
ばテレビ画像の表示においては、１フイールドまたは１
フレームごとに映像信号を反転させた信号を入力端子（
１）に供給する。すなわち入力端子（１）には例えば第
４図Ａに示すよう１フレームごとに反転された映像信号
が供給される。
ところで、液晶素子は上述の如く容量とリーク抵抗の等
価回路で表わされるが、このリーク抵抗のために第３図
の如き回路構成を成す従来装置の場合、リーク電流が生
じてフリッカが発生する原因となる。すなわち本来リー
ク電流がなければ任意の画素の液晶素子に印加される電
圧ＶＰは第４図Ｂに実線で示すようになり、この電圧ｖ
Ｐの過渡点を見ると液晶素子の表示状態は明るい一明る
い一明るい・・・・と変化するのでインクレース駆動で
も電圧Ｖ、の劣化がなくフリッカは見えないが、実際に
は液晶素子にはリーク電流が存在するためフレーム期間
で電圧ＶＰは破線で示すように劣化し、このときの電圧
Ｖ、の過渡点を見ると液晶素子の表示状態は明るい−暗
い一明るい・・・・の繰り返えしとなり、これを目で見
たときはフリッカとして観測され、画質を著しく劣化さ
せることになる。
価回路で表わされるが、このリーク抵抗のために第３図
の如き回路構成を成す従来装置の場合、リーク電流が生
じてフリッカが発生する原因となる。すなわち本来リー
ク電流がなければ任意の画素の液晶素子に印加される電
圧ＶＰは第４図Ｂに実線で示すようになり、この電圧ｖ
Ｐの過渡点を見ると液晶素子の表示状態は明るい一明る
い一明るい・・・・と変化するのでインクレース駆動で
も電圧Ｖ、の劣化がなくフリッカは見えないが、実際に
は液晶素子にはリーク電流が存在するためフレーム期間
で電圧ＶＰは破線で示すように劣化し、このときの電圧
Ｖ、の過渡点を見ると液晶素子の表示状態は明るい−暗
い一明るい・・・・の繰り返えしとなり、これを目で見
たときはフリッカとして観測され、画質を著しく劣化さ
せることになる。
そこで、このフリッカを防止するために第３図の回路に
ソースフォロワ回路を併用することも考えられるが、普
通にソースフォロワ回路を併用すると、つまり、例えば
Ｎチャンネルのスイッチング素子に対してＮチャンネル
のＭＯＳ トランジスタのソースフォロワ回路を接続す
ると、ＶＤＤ（高電位）の電源ラインとＶｓｓ（低電位
）の接地ラインが必要となり、回路構成が複雑となる欠
点がある。
ソースフォロワ回路を併用することも考えられるが、普
通にソースフォロワ回路を併用すると、つまり、例えば
Ｎチャンネルのスイッチング素子に対してＮチャンネル
のＭＯＳ トランジスタのソースフォロワ回路を接続す
ると、ＶＤＤ（高電位）の電源ラインとＶｓｓ（低電位
）の接地ラインが必要となり、回路構成が複雑となる欠
点がある。
この発明は斯る点に鑑みてなされたもので、フリッカの
発生を防止して画質の劣化を防ぐと共に電源ライン、接
地ラインを省略することができる液晶表示装置を提供す
るものである。
発生を防止して画質の劣化を防ぐと共に電源ライン、接
地ラインを省略することができる液晶表示装置を提供す
るものである。
この発明による液晶表示装置は、水平及び垂直方向にマ
トリクス状に配された液晶素子に映像信号を順次選択的
に供給し表示するようにした液晶表示装置において、任
意の水平走査線選択制御ライン（Ｌｌ’、 Ｌ３’・
・・・）の制御信号によって制御されるスイッチング素
子がＮチャンネルＭＯＳトランジスタ（ＭｌｌＮ 、
Ｍ１２Ｎ 、 ＭｌｌＮ・・・・、Ｍ３ｔＮ＋Ｍ３２Ｎ
、 ＭｌｌＮ・・・・）で構成され、このＮチャンネ
ルＭＯＳトランジスタの出力信号をＰチャンネルＭＯＳ
トランジスタ（ＭＩＩＰ 、 Ｍ１２Ｐ 、 Ｍ１３
Ｆ・・・・。
トリクス状に配された液晶素子に映像信号を順次選択的
に供給し表示するようにした液晶表示装置において、任
意の水平走査線選択制御ライン（Ｌｌ’、 Ｌ３’・
・・・）の制御信号によって制御されるスイッチング素
子がＮチャンネルＭＯＳトランジスタ（ＭｌｌＮ 、
Ｍ１２Ｎ 、 ＭｌｌＮ・・・・、Ｍ３ｔＮ＋Ｍ３２Ｎ
、 ＭｌｌＮ・・・・）で構成され、このＮチャンネ
ルＭＯＳトランジスタの出力信号をＰチャンネルＭＯＳ
トランジスタ（ＭＩＩＰ 、 Ｍ１２Ｐ 、 Ｍ１３
Ｆ・・・・。
Ｍａｌｐ ＋ Ｍ３２ｐ ＊ Ｍａ３ｐ・・・・）のソ
ースフォロワ回路を介して液晶素子（Ｃ１１，Ｃ１２，
Ｃ１３・・・・。
ースフォロワ回路を介して液晶素子（Ｃ１１，Ｃ１２，
Ｃ１３・・・・。
Ｃｎ＋ Ｃ３２１Ｃ３３・・・・）に供給するように
なし、このソースフォロワ回路を対応する水平走査線選
択制御ライン（Ｌ１’、 Ｌ３’・・・・）及び隣接
する水平走査線選択制御ライン（ＬＯ’、 Ｌ２’・
・・・）間に接続し、後続の水平走査選択制御ライン（
Ｌ２′・・・・）の制御信号によって制御されるスイッ
チング素子がＰチャンネルＭＯＳトランジスタ（Ｍ２１
Ｐ。
なし、このソースフォロワ回路を対応する水平走査線選
択制御ライン（Ｌ１’、 Ｌ３’・・・・）及び隣接
する水平走査線選択制御ライン（ＬＯ’、 Ｌ２’・
・・・）間に接続し、後続の水平走査選択制御ライン（
Ｌ２′・・・・）の制御信号によって制御されるスイッ
チング素子がＰチャンネルＭＯＳトランジスタ（Ｍ２１
Ｐ。
Ｍ２２Ｐ 、 Ｍ２３ｐ・・・・）で構成され、このＰ
チャンネルＭＯＳトランジスタの出力信号をＮチャンネ
ルＭＯＳ トランジスタ（Ｍ２１Ｎ 、 Ｍ２２Ｎ 、
Ｍ２３Ｎ・・・・）のソースフォロワ回路を介して液
晶素子（Ｃ２１。
チャンネルＭＯＳトランジスタの出力信号をＮチャンネ
ルＭＯＳ トランジスタ（Ｍ２１Ｎ 、 Ｍ２２Ｎ 、
Ｍ２３Ｎ・・・・）のソースフォロワ回路を介して液
晶素子（Ｃ２１。
Ｃ２２，Ｃ２３・・・・）に供給するようになし、この
ソースフォロワ回路を対応する水平走査線選択制御ライ
ン（Ｌ２′・・・・）及び隣接する水平走査線選択制御
ライン（Ｌ１′・・・・）間に接続するように構成して
いる。
ソースフォロワ回路を対応する水平走査線選択制御ライ
ン（Ｌ２′・・・・）及び隣接する水平走査線選択制御
ライン（Ｌ１′・・・・）間に接続するように構成して
いる。
全水平走査線（１垂直期間（１ｖ）相当）のうちの任意
の１本の水平走査線が選択される選択モードでは水平走
査線選択制御ライン（Ｌ １’ 、 Ｌ ３’・・・
・）の制御信号が１水平期間（ＩＨ）だけハイレベルと
なり、スイッチング素子としてのＮチャンネルＭＯＳト
ランジスタＣＭｘＩＮ、 Ｍ１２Ｎ 、 ＭｌｌＮ・・
・・、 Ｍ：ｌＩＮ ＋ Ｍ３２Ｎ 、 Ｍａ３Ｎ・・
・・）がオンし、印加された映像信号が対応するソース
フォロワ回路を構成するＰチャンネルＭＯＳ トランジ
スタ（Ｍｕｐ。
の１本の水平走査線が選択される選択モードでは水平走
査線選択制御ライン（Ｌ １’ 、 Ｌ ３’・・・
・）の制御信号が１水平期間（ＩＨ）だけハイレベルと
なり、スイッチング素子としてのＮチャンネルＭＯＳト
ランジスタＣＭｘＩＮ、 Ｍ１２Ｎ 、 ＭｌｌＮ・・
・・、 Ｍ：ｌＩＮ ＋ Ｍ３２Ｎ 、 Ｍａ３Ｎ・・
・・）がオンし、印加された映像信号が対応するソース
フォロワ回路を構成するＰチャンネルＭＯＳ トランジ
スタ（Ｍｕｐ。
Ｍ１２Ｐ ＋ ＭＩＩＰ °°＋＋、 Ｍ３１．ｐ ＋
Ｍ３２Ｐ ＋ Ｍ３３Ｐ ”・・）のゲート近くの容
量に実質的に電荷として充電され、ＩＨ後には逆に水平
走査線選択制御ライン（Ｌ２′・・・・）の制御信号が
ＩＨだけローレベルとなり、スイッチング素子としての
ＰチャンネルＭＯＳトランジスタ（Ｍ２１Ｐ 、 Ｍ２
２Ｐ ＋ Ｍ２３Ｆ・・・・）がオンし、印加された映
像信号が対応するソースフォロワを構成するＮチャンネ
ルＭＯＳ トランジスタ＜Ｍ２１ｎ 、 Ｍ２２Ｎ 、
ＭＩＮ・・・・）のゲート近くの容量に実質的に電荷
として充電される。そして、残りの水平走査線が順次選
択されている残余の期間に相当する保持モードでは制御
ライン（Ｌ１’。
Ｍ３２Ｐ ＋ Ｍ３３Ｐ ”・・）のゲート近くの容
量に実質的に電荷として充電され、ＩＨ後には逆に水平
走査線選択制御ライン（Ｌ２′・・・・）の制御信号が
ＩＨだけローレベルとなり、スイッチング素子としての
ＰチャンネルＭＯＳトランジスタ（Ｍ２１Ｐ 、 Ｍ２
２Ｐ ＋ Ｍ２３Ｆ・・・・）がオンし、印加された映
像信号が対応するソースフォロワを構成するＮチャンネ
ルＭＯＳ トランジスタ＜Ｍ２１ｎ 、 Ｍ２２Ｎ 、
ＭＩＮ・・・・）のゲート近くの容量に実質的に電荷
として充電される。そして、残りの水平走査線が順次選
択されている残余の期間に相当する保持モードでは制御
ライン（Ｌ１’。
Ｌ３’・・・・）の制御信号がローレベル、制御ライン
Ｌ２’・・・・）の制御信号がハイレベルになるので夫
々スイッチング素子としてのＮチャンネルＭＯＳ トラ
ンジスタ（ＭｌｌＮ 、 Ｍ１２Ｎ 、 ＭｌｌＮ １
１＋ Ｍ３ｓＮ＋Ｍ：１２Ｎ 、 ＭｌｌＮ・・・・）
及びＰチャンネル門ＯＳトランジスタ（Ｍ２１Ｐ 、
Ｍ２２Ｐ 、 Ｍ２ＢＰ・・・・）がオフし、しかも夫
々ソースフォロワ回路を構成するＰチャンネルＭＯＳト
ランジスタＣＭ１１Ｐ、 Ｍ１２Ｐ ＋Ｍ１３Ｐ・・・
・、 Ｍ３１Ｐ 、 Ｍ３２Ｐ 、 Ｍ３３Ｆ・・・・
）及びＮチャンネルＭＯＳトランジスタ（Ｍ２１Ｎ 、
Ｍ２２Ｎ ＋Ｍ２３Ｎ・・・・）の入力インピーダン
スは非常に太きいのでゲート近くの容量の放電路が実質
的に遮断され、従ってこの保持モードの間Ｐチャンネル
ＭＯＳトランジスタ（ＭＩＩＰ 、 Ｍ１２Ｐ 、 Ｍ
１３Ｐ・・・・。
Ｌ２’・・・・）の制御信号がハイレベルになるので夫
々スイッチング素子としてのＮチャンネルＭＯＳ トラ
ンジスタ（ＭｌｌＮ 、 Ｍ１２Ｎ 、 ＭｌｌＮ １
１＋ Ｍ３ｓＮ＋Ｍ：１２Ｎ 、 ＭｌｌＮ・・・・）
及びＰチャンネル門ＯＳトランジスタ（Ｍ２１Ｐ 、
Ｍ２２Ｐ 、 Ｍ２ＢＰ・・・・）がオフし、しかも夫
々ソースフォロワ回路を構成するＰチャンネルＭＯＳト
ランジスタＣＭ１１Ｐ、 Ｍ１２Ｐ ＋Ｍ１３Ｐ・・・
・、 Ｍ３１Ｐ 、 Ｍ３２Ｐ 、 Ｍ３３Ｆ・・・・
）及びＮチャンネルＭＯＳトランジスタ（Ｍ２１Ｎ 、
Ｍ２２Ｎ ＋Ｍ２３Ｎ・・・・）の入力インピーダン
スは非常に太きいのでゲート近くの容量の放電路が実質
的に遮断され、従ってこの保持モードの間Ｐチャンネル
ＭＯＳトランジスタ（ＭＩＩＰ 、 Ｍ１２Ｐ 、 Ｍ
１３Ｐ・・・・。
ＦＡ３１Ｐ 、 Ｍ３２Ｐ ＋ Ｍ］３Ｐ・・・・）及
びＮチャンネルＭＯＳ トランジスタ（Ｍ２１Ｎ ＋
Ｍ２２Ｎ ＋ Ｍ２３ｘ・・・・）の各ゲート側には印
加された映像信号に等価な電荷がリークすることなく実
質的にそのまま保持され、この信号電荷が次のフレーム
の走査時まで液晶素子を励起し続けることになり、これ
によりフリッカが発生することがなく画質が劣化するこ
とはない。また、隣接する制御ライン間でスイッチング
素子をコンプリメタリ構成としている、つまり例えば制
御ラインＬ１１のスイッチング素子をＮチャンネルＭＯ
Ｓ トランジスタ（ＭｌｌＮ 、 Ｍ１２Ｎ ＋Ｍ１３
Ｎ・・・・）、隣接の制御ラインＬ２／のスイッチング
素子をＰチャンネルＭＯＳトランジスタ（Ｍ２□Ｐ。
びＮチャンネルＭＯＳ トランジスタ（Ｍ２１Ｎ ＋
Ｍ２２Ｎ ＋ Ｍ２３ｘ・・・・）の各ゲート側には印
加された映像信号に等価な電荷がリークすることなく実
質的にそのまま保持され、この信号電荷が次のフレーム
の走査時まで液晶素子を励起し続けることになり、これ
によりフリッカが発生することがなく画質が劣化するこ
とはない。また、隣接する制御ライン間でスイッチング
素子をコンプリメタリ構成としている、つまり例えば制
御ラインＬ１１のスイッチング素子をＮチャンネルＭＯ
Ｓ トランジスタ（ＭｌｌＮ 、 Ｍ１２Ｎ ＋Ｍ１３
Ｎ・・・・）、隣接の制御ラインＬ２／のスイッチング
素子をＰチャンネルＭＯＳトランジスタ（Ｍ２□Ｐ。
Ｍ２２Ｐ 、 Ｍ２３Ｐ・・・・）の如くしているので
、制御ラインＬ１′を制御ラインＬ２’のソースフォロ
ワ回路のＶｓｓの接地ラインに、また制御ラインＬ２′
を制御ラインＬ３’のソースフォロワ回路のＶＤＤの電
源ラインとすることができ、これにより接地ライン、電
源ラインを実質的に制御ラインで兼用することができ、
専用の電源ライン、接地ラインを設ける必要がなくなる
。
、制御ラインＬ１′を制御ラインＬ２’のソースフォロ
ワ回路のＶｓｓの接地ラインに、また制御ラインＬ２′
を制御ラインＬ３’のソースフォロワ回路のＶＤＤの電
源ラインとすることができ、これにより接地ライン、電
源ラインを実質的に制御ラインで兼用することができ、
専用の電源ライン、接地ラインを設ける必要がなくなる
。
以下、この発明の一実施例を第１図及び第２図に基いて
詳しく説明する。
詳しく説明する。
第１図は本実施例の回路構成を示すもので、同図におい
て、第３図と対応する部分には同一符号を付し、その詳
細説明は省略する。
て、第３図と対応する部分には同一符号を付し、その詳
細説明は省略する。
本実施例では水平走査線選択制御ラインＬ１’にスイッ
チング素子としてのＮチャンネルＭＯＳトランジスタＭ
１１ｘ 、 Ｍ１２Ｎ 、 ＭｌｌＮ・・・・の各ゲー
トを接続し、各ＭＯＳ トランジスタＭ１１Ｎ ＋ Ｍ
１２Ｎ 。
チング素子としてのＮチャンネルＭＯＳトランジスタＭ
１１ｘ 、 Ｍ１２Ｎ 、 ＭｌｌＮ・・・・の各ゲー
トを接続し、各ＭＯＳ トランジスタＭ１１Ｎ ＋ Ｍ
１２Ｎ 。
ＭｌｌＮ・・・・の各ドレインを夫々ラインＬ工、Ｌ２
゜Ｌ３・・・・に接続し、その各ソースを夫々ソースフ
ォロワ回路を構成するＰチャンネルＭＯＳトランジスタ
ＭＩＩＰ ＋ Ｍ１２Ｐ＋ ＭｌａＰ・・・・の各ゲー
トに接続する。ＭＯＳ トランジスタＭ１１Ｐ ＋ Ｍ
１２Ｐ ＋ Ｍ１３ｐ・・・・の各ソースは制御ライン
Ｌ１’に接続し、各ドレインは夫々液晶素子Ｃ１１、Ｃ
１２１Ｃ１３・・・・を介してターゲット端子（３）（
第３図）に接続すると共に夫々高抵抗の負荷抵抗Ｒ１１
，Ｒ１２，Ｒ１３・・・・を介して制御ラインＬｏ’に
接続する。この制御ラインＬｏ’には第２図Ａに示すよ
うな常にハイレベルの駆動パルス信号φｖｏ’が供給さ
れる。
゜Ｌ３・・・・に接続し、その各ソースを夫々ソースフ
ォロワ回路を構成するＰチャンネルＭＯＳトランジスタ
ＭＩＩＰ ＋ Ｍ１２Ｐ＋ ＭｌａＰ・・・・の各ゲー
トに接続する。ＭＯＳ トランジスタＭ１１Ｐ ＋ Ｍ
１２Ｐ ＋ Ｍ１３ｐ・・・・の各ソースは制御ライン
Ｌ１’に接続し、各ドレインは夫々液晶素子Ｃ１１、Ｃ
１２１Ｃ１３・・・・を介してターゲット端子（３）（
第３図）に接続すると共に夫々高抵抗の負荷抵抗Ｒ１１
，Ｒ１２，Ｒ１３・・・・を介して制御ラインＬｏ’に
接続する。この制御ラインＬｏ’には第２図Ａに示すよ
うな常にハイレベルの駆動パルス信号φｖｏ’が供給さ
れる。
また、水平走査線選択制御ラインＬ２’にスイッチング
素子としてのＰチャンネルＭＯＳトランジスタＭ２１Ｐ
、 Ｍ２２Ｐ ＋ Ｍ２３Ｆ・・・・の各ゲートを接
続し、各ＭＯＳ トランジスタＭ２１Ｐ 、 Ｍ２２Ｐ
、 Ｍ２３ｐ・・・・の各ドレインを夫々ラインＬｌ
、Ｌ２．Ｌ３・・・・に接続し、その各ソースを夫々ソ
ースフォロワ回路を構成するＮチャンネルＭＯＳトラン
ジスタＭ２１Ｎ 、 Ｍ２２Ｎ 、 Ｍ２３Ｎ・・・・
の各ゲートに接続する。ＭＯＳ トランジスタＭ２１Ｎ
、 Ｍ２２Ｎ ＋ Ｍ２３Ｎ・・・・の各ドレインは
制御ラインＬ２’に接続し、各ソースは夫々液晶素子Ｃ
２１、Ｃ２２、Ｃ２３・・・・を介してターゲット端子
（３）（第３図）に接続すると共に夫々高抵抗の負荷抵
抗Ｒ２１，Ｒ２２，Ｒ２３・・・・を介して制御ライン
Ｌ１′に接続する。この制御ラインＬｒ１’には第２図
Ｂに示すように１ｖに１回１１１だけハイレベルとなる
駆動パルス信号φｖ１′が供給される。
素子としてのＰチャンネルＭＯＳトランジスタＭ２１Ｐ
、 Ｍ２２Ｐ ＋ Ｍ２３Ｆ・・・・の各ゲートを接
続し、各ＭＯＳ トランジスタＭ２１Ｐ 、 Ｍ２２Ｐ
、 Ｍ２３ｐ・・・・の各ドレインを夫々ラインＬｌ
、Ｌ２．Ｌ３・・・・に接続し、その各ソースを夫々ソ
ースフォロワ回路を構成するＮチャンネルＭＯＳトラン
ジスタＭ２１Ｎ 、 Ｍ２２Ｎ 、 Ｍ２３Ｎ・・・・
の各ゲートに接続する。ＭＯＳ トランジスタＭ２１Ｎ
、 Ｍ２２Ｎ ＋ Ｍ２３Ｎ・・・・の各ドレインは
制御ラインＬ２’に接続し、各ソースは夫々液晶素子Ｃ
２１、Ｃ２２、Ｃ２３・・・・を介してターゲット端子
（３）（第３図）に接続すると共に夫々高抵抗の負荷抵
抗Ｒ２１，Ｒ２２，Ｒ２３・・・・を介して制御ライン
Ｌ１′に接続する。この制御ラインＬｒ１’には第２図
Ｂに示すように１ｖに１回１１１だけハイレベルとなる
駆動パルス信号φｖ１′が供給される。
また、水平走査線選択制御ラインＬ３′にスイッチング
素子としてのＮチャンネルＭＯＳ トランジスタＭ３１
ｓ 、 Ｍ３２Ｎ 、 Ｍ３３Ｎ・・・・の各ゲートを
接続し・各ＭＯＳ トランジスタＭ］ＩＮ ＋ Ｍ３２
Ｎ・Ｍ３３Ｎ・・・・の各ドレインを夫々ラインＬ１．
Ｌ２．Ｌ３・・・・に接続し、その各ソースを夫々ソー
スフォロワ回路を構成するＰチャンネルＭＯＳトランジ
スタＭ３１Ｐ ＋ Ｍ３２Ｐ、 Ｍ３３ｐ・・・・の各
ゲートに接続する。ＭＯＳトランジスタＭ３１Ｐ 、
Ｍ３２Ｐ 、 Ｍ３３Ｐ・・・・の各ソースは制御ライ
ンＬ３’に接続し、各ドレインは夫々液晶素子Ｃ３１、
Ｃ３２，Ｃ３３・・・・を介してターゲット端子（３）
（第３図）に接続すると共に夫々高抵抗の負荷抵抗Ｒ１
１，Ｒ３２，Ｒ３３・川を介して制御ラインＬ２′に接
続する。この制御ラインＬ２’には第２図Ｃに示すよう
に１ｖに１回ＩＨだけローレベルとなる駆動パルス信号
φＶ２’が供給される。また、制御ラインＬ３’には第
２図りに示すように１■に１回ＩＨだけハイレベルとな
る駆動パルス信号φｖ３′が供給される。なお、高抵抗
の負荷抵抗Ｒｈ等は低濃度のポリシリコンで容易に実現
できる。
素子としてのＮチャンネルＭＯＳ トランジスタＭ３１
ｓ 、 Ｍ３２Ｎ 、 Ｍ３３Ｎ・・・・の各ゲートを
接続し・各ＭＯＳ トランジスタＭ］ＩＮ ＋ Ｍ３２
Ｎ・Ｍ３３Ｎ・・・・の各ドレインを夫々ラインＬ１．
Ｌ２．Ｌ３・・・・に接続し、その各ソースを夫々ソー
スフォロワ回路を構成するＰチャンネルＭＯＳトランジ
スタＭ３１Ｐ ＋ Ｍ３２Ｐ、 Ｍ３３ｐ・・・・の各
ゲートに接続する。ＭＯＳトランジスタＭ３１Ｐ 、
Ｍ３２Ｐ 、 Ｍ３３Ｐ・・・・の各ソースは制御ライ
ンＬ３’に接続し、各ドレインは夫々液晶素子Ｃ３１、
Ｃ３２，Ｃ３３・・・・を介してターゲット端子（３）
（第３図）に接続すると共に夫々高抵抗の負荷抵抗Ｒ１
１，Ｒ３２，Ｒ３３・川を介して制御ラインＬ２′に接
続する。この制御ラインＬ２’には第２図Ｃに示すよう
に１ｖに１回ＩＨだけローレベルとなる駆動パルス信号
φＶ２’が供給される。また、制御ラインＬ３’には第
２図りに示すように１■に１回ＩＨだけハイレベルとな
る駆動パルス信号φｖ３′が供給される。なお、高抵抗
の負荷抵抗Ｒｈ等は低濃度のポリシリコンで容易に実現
できる。
次に第２図のタイミングチャートを参照し乍ら第１図の
回路動作を説明する。
回路動作を説明する。
いま、シフトレジスタ（４）より制御ラインＬ１／に第
２図Ｂに示すように１ｖに１回１１１だけハイレベルと
なる駆動パルス信号φｖ１′が出力される選択モードで
はスイッチング素子としてのＭｏ３ トランジスタＭ１
１Ｎ 、 Ｍ１２Ｎ 、 Ｍ１３Ｎ・・・・がオンとな
り、シフトレジスタ（２）よりラインＬｌ、Ｌ２．Ｌ３
・・・・に駆動パルス信号φＨ１＋ φＨ２，φＨ３
・・・・が順次供給されるとスイッチング素子Ｍ１．Ｍ
２ ＋ Ｍ３・・・・が順次オンして入力端子（１１か
らの映像信号がソースフォロワ回路を構成するＭＯＳト
ランジスタＭｘ１ｐ 、 Ｍ１２Ｐ ＋ Ｍ１３Ｆ・・
・・の各ゲートに供給され、その近くの容量を充電する
。
２図Ｂに示すように１ｖに１回１１１だけハイレベルと
なる駆動パルス信号φｖ１′が出力される選択モードで
はスイッチング素子としてのＭｏ３ トランジスタＭ１
１Ｎ 、 Ｍ１２Ｎ 、 Ｍ１３Ｎ・・・・がオンとな
り、シフトレジスタ（２）よりラインＬｌ、Ｌ２．Ｌ３
・・・・に駆動パルス信号φＨ１＋ φＨ２，φＨ３
・・・・が順次供給されるとスイッチング素子Ｍ１．Ｍ
２ ＋ Ｍ３・・・・が順次オンして入力端子（１１か
らの映像信号がソースフォロワ回路を構成するＭＯＳト
ランジスタＭｘ１ｐ 、 Ｍ１２Ｐ ＋ Ｍ１３Ｆ・・
・・の各ゲートに供給され、その近くの容量を充電する
。
そして、駆動パルス信号φｖ１′がローレベルとなる保
持モードではＭＯＳトランジスタＭ１１Ｎ。
持モードではＭＯＳトランジスタＭ１１Ｎ。
Ｍ１２Ｎ 、 Ｍｔｘｎ・・・・がオフし、しかもソー
スフォロワ回路を１成するＰチャンネルＭＯＳ トラン
ジスタＭ１１Ｐ 、 Ｍ１２Ｐ 、 Ｍ１３Ｆ・・・・
の入力インピーダンスは非常に大きいのでゲート近くの
容量の放電路が実質的に遮断され、従ってこの保持モー
ドの間ＰチャンネルＭＯＳトランジスタＭ１１Ｐ 、
Ｍ１２Ｐ ＋Ｍ１３Ｆ・・・・の各ゲート側には印加さ
れた映像信号に等価な電荷が実質的に保持され、液晶素
子Ｃ１１゜Ｃ１２１Ｃ１３・・・・のリーク抵抗を介し
てリークすることはない。
スフォロワ回路を１成するＰチャンネルＭＯＳ トラン
ジスタＭ１１Ｐ 、 Ｍ１２Ｐ 、 Ｍ１３Ｆ・・・・
の入力インピーダンスは非常に大きいのでゲート近くの
容量の放電路が実質的に遮断され、従ってこの保持モー
ドの間ＰチャンネルＭＯＳトランジスタＭ１１Ｐ 、
Ｍ１２Ｐ ＋Ｍ１３Ｆ・・・・の各ゲート側には印加さ
れた映像信号に等価な電荷が実質的に保持され、液晶素
子Ｃ１１゜Ｃ１２１Ｃ１３・・・・のリーク抵抗を介し
てリークすることはない。
このＭＯＳ トランジスタＭ１１Ｐ ＋ Ｍ１２Ｐ 、
Ｍ工３Ｐ・・・・のゲート側に保持された電荷に対応
する電圧はそのままドレイン側に現われるので、液晶素
子Ｃ１！ 、 Ｃ１２、Ｃ１３・・・・には同等減衰
のない第４図Ｂに実線で示すような電圧ｖＰが印加され
、これにより次のフレームの走査時まで励起し続けられ
ることになる。
Ｍ工３Ｐ・・・・のゲート側に保持された電荷に対応
する電圧はそのままドレイン側に現われるので、液晶素
子Ｃ１！ 、 Ｃ１２、Ｃ１３・・・・には同等減衰
のない第４図Ｂに実線で示すような電圧ｖＰが印加され
、これにより次のフレームの走査時まで励起し続けられ
ることになる。
なお、この場合制御ラインＬｏ’は制御ラインＬ１’の
ソースフォロワ回路の電源ラインとして働また、シフト
レジスタ（４）より制御ラインＬ２１に第２図Ｃに示す
ようにＩＶに１回ＩＨだけハイレベルとなる駆動パルス
信号φｖ２ ／が出力される選択モードではスイッチン
グ素子としてのＭｏＳトランジスタＭ２１Ｐ 、 Ｍ２
２Ｐ 、 Ｍ２３Ｐ・・・・がオンとなり、シフトレジ
スタ（２）よりラインＬ１．Ｌ２．Ｌ３ ・・・・に駆
動パルス信号φＨ１，φＨ２，φＨ３・・・・が順次供
給されるとスイッチング素子Ｍ１．Ｍ２ 、Ｍ３・・・
・が順次オンして入力端子（１１からの映像信号がソー
スフォロワ回路を構成するＭｏ５ トランジスタＭ２１
Ｎ 、 Ｍ２２Ｎ ＋ Ｍ２３Ｎ・・・・の各ゲート
に供給され、その近くの容量を充電する。
ソースフォロワ回路の電源ラインとして働また、シフト
レジスタ（４）より制御ラインＬ２１に第２図Ｃに示す
ようにＩＶに１回ＩＨだけハイレベルとなる駆動パルス
信号φｖ２ ／が出力される選択モードではスイッチン
グ素子としてのＭｏＳトランジスタＭ２１Ｐ 、 Ｍ２
２Ｐ 、 Ｍ２３Ｐ・・・・がオンとなり、シフトレジ
スタ（２）よりラインＬ１．Ｌ２．Ｌ３ ・・・・に駆
動パルス信号φＨ１，φＨ２，φＨ３・・・・が順次供
給されるとスイッチング素子Ｍ１．Ｍ２ 、Ｍ３・・・
・が順次オンして入力端子（１１からの映像信号がソー
スフォロワ回路を構成するＭｏ５ トランジスタＭ２１
Ｎ 、 Ｍ２２Ｎ ＋ Ｍ２３Ｎ・・・・の各ゲート
に供給され、その近くの容量を充電する。
そして、駆動パルス信号φＶ２’がハイレベルとなる保
持モードではＭｏ５ トランジスタＭ２１Ｐ。
持モードではＭｏ５ トランジスタＭ２１Ｐ。
Ｍ２２Ｐ ＋ Ｍ２３Ｐ・・・・がオフし、しかもソー
スフォロワ回路を構成するＮチャンネルＭｏｓトランジ
スタＭ２１Ｎ 、 Ｍ２２Ｎ Ｉ Ｍ２３Ｎ・・・・の
入力インピーダンスは非常に大きいのでゲート近くの容
量の放電路が実質的に遮断され、従ってこの保持モード
の間ＮチャンネルＭＯＳ トランジスタＭ２ｔＮ＋ Ｍ
２２Ｎ ＋Ｍ２３Ｎ・・・・の各ゲート側には印加され
た映像信号に等価な電荷が実質的に保持され、液晶素子
Ｃ２１゜Ｃ２２、Ｃ２３・・・・のリーク抵抗を介して
リークすることはない。
スフォロワ回路を構成するＮチャンネルＭｏｓトランジ
スタＭ２１Ｎ 、 Ｍ２２Ｎ Ｉ Ｍ２３Ｎ・・・・の
入力インピーダンスは非常に大きいのでゲート近くの容
量の放電路が実質的に遮断され、従ってこの保持モード
の間ＮチャンネルＭＯＳ トランジスタＭ２ｔＮ＋ Ｍ
２２Ｎ ＋Ｍ２３Ｎ・・・・の各ゲート側には印加され
た映像信号に等価な電荷が実質的に保持され、液晶素子
Ｃ２１゜Ｃ２２、Ｃ２３・・・・のリーク抵抗を介して
リークすることはない。
この間ＳトランジスタＭ２１Ｎ ＋ Ｍ２２Ｎ ｒ Ｍ
２３Ｎ・・・・のゲート側に保持された電荷に対応する
電圧はそのままドレイン側に現われるので、液晶素子Ｃ
２１１Ｃ２２１Ｃ２３・・・・には同等減衰のない第４
図Ｂに実線で示すような電圧ＶＰが印加され、これによ
り次のフレームの走査時まで励起し続けられることにな
る。
２３Ｎ・・・・のゲート側に保持された電荷に対応する
電圧はそのままドレイン側に現われるので、液晶素子Ｃ
２１１Ｃ２２１Ｃ２３・・・・には同等減衰のない第４
図Ｂに実線で示すような電圧ＶＰが印加され、これによ
り次のフレームの走査時まで励起し続けられることにな
る。
なお、この場合制御ラインＬ１′は制御ラインＬ２’の
ソースフォロワ回路の電源ラインとして働く。
ソースフォロワ回路の電源ラインとして働く。
また、シフトレジスタ（４）より制御ラインＬ３１に第
２図りに示すように１ｖに１回ＩＨだけハイレベルとな
る駆動パルス信号φＶ３’が出力される選択モード及び
この駆動パルス信号φＶ３’がローレベルとなる保持モ
ードでは上述した駆動パルス信号φＶ１’の場合と同様
の動作が行われ、この場合も液晶素子Ｃ３１，Ｃ３２１
Ｃ３３・・・・には同等減衰のない第４同日に実線で示
すような電圧Ｖ、が印加され、これにより次のフレーム
の走査時まで励起し続けられることになる。
２図りに示すように１ｖに１回ＩＨだけハイレベルとな
る駆動パルス信号φＶ３’が出力される選択モード及び
この駆動パルス信号φＶ３’がローレベルとなる保持モ
ードでは上述した駆動パルス信号φＶ１’の場合と同様
の動作が行われ、この場合も液晶素子Ｃ３１，Ｃ３２１
Ｃ３３・・・・には同等減衰のない第４同日に実線で示
すような電圧Ｖ、が印加され、これにより次のフレーム
の走査時まで励起し続けられることになる。
なお、この場合制御ラインＬ２′は制御ラインＬｉ’の
ソースフォロワ回路の電源ラインとして働く。
ソースフォロワ回路の電源ラインとして働く。
このように本実施例では液晶素子のリーク電流が実質的
に存在せず、保持モードの間何等減衰のない電圧ＶＰを
各液晶素子に印加できるので、液晶素子の輝度がフレー
ム期間又はフィールド期間で変化せず、もってフリッカ
の発生が防止され、画質が劣化することはない。
に存在せず、保持モードの間何等減衰のない電圧ＶＰを
各液晶素子に印加できるので、液晶素子の輝度がフレー
ム期間又はフィールド期間で変化せず、もってフリッカ
の発生が防止され、画質が劣化することはない。
上述の如くこの発明によれば、液晶素子にソースフォロ
ワ回路を接続し、このソースフォロワ回路の電源ライン
、接地ラインを１ライン前の水平走査線選択制御ライン
が使えるように隣接する水平走査選択制御ライン間でＮ
チャンネルとＰチャンネルのＭＯＳ トランジスタを用
いてコンプリメタリ構成したので、フリッカの発生を防
止して画質の劣化を防ぐと共に電源ライン、接地ライン
を省略でき、特に液晶素子のリーク抵抗が小さい場合で
も使用でき、例えばプロジェクタ等に用いて有用である
。
ワ回路を接続し、このソースフォロワ回路の電源ライン
、接地ラインを１ライン前の水平走査線選択制御ライン
が使えるように隣接する水平走査選択制御ライン間でＮ
チャンネルとＰチャンネルのＭＯＳ トランジスタを用
いてコンプリメタリ構成したので、フリッカの発生を防
止して画質の劣化を防ぐと共に電源ライン、接地ライン
を省略でき、特に液晶素子のリーク抵抗が小さい場合で
も使用でき、例えばプロジェクタ等に用いて有用である
。
第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図の動作説明に供するためのタイミングチャート
、第３図は従来装置の一例を示す回路構成図、第４図は
動作説明に供するための図である。 （２）、 （４１はシフトレジスタ、ＣＩＳ〜Ｃ１３・
・・・。 Ｃ２１〜Ｃ２３・・・・、Ｃ３１〜Ｃ］３・・・・は液
晶素子、ＭｌｌＮ−Ｍ１３Ｎ・・・・＋ Ｍ２１Ｐ
ＮＭ２３Ｆ・・・・、Ｍ３１Ｎ〜Ｍ３１Ｎ・・・・はス
イッチング素子としてのＭＯｓトランジスタ、ＭｌｌＰ
ＮＭＬ３Ｐ・・・・、Ｍ２１８〜Ｍ２３Ｎ・・・・、
Ｍ３１Ｐ−Ｍ３３ｐ・・・・はソースフォロワ回路を
構成するＭＯＳ トランジスタ、Ｌｏ′〜Ｌ３’・・・
・は水平走査線選択制御ラインである。 同 松隈秀盛 第１図 −）；−も“Ｃ？市正釦二 特許庁展官 占 Ｈ４文 毅 殿１、車外の表示 昭和６３年 特 許 １卯 第１２２８８３号３、補正
をする省 ４、代理人 ８、補正の内容 ＋１１ 明細署中第１９１４行及び１５行間に下記を
加入する。 １なお上述の実施例において、高抵抗の負荷抵抗の代り
にソースフォロワ回路を構成するＭＯＳトランジスタと
同極性のＭＯＳ トランジスタを使用し、つまりＰチャ
ンネルＭＯＳ トランジスタＭＩＩＰ ＋ Ｍ１２Ｐ
＋ Ｍｔｉｒ・・・・等に対してはＰチャンネルＭＯＳ
トランジスタを、ＮチャンネルＭＯＳトランジスタＭ２
１Ｎ 、 Ｍ２２Ｎ 、 Ｍ２３Ｎ・・・・等に対して
はＮチャンネルＭＯＳトランジスタを使用し、そのゲー
トを下側の水平走査線制御ラインに接続し、そのドレイ
ン、ソースを夫々上側の水平走査線制御ラインとソース
フォロワ回路を構成するＭＯＳ トランジスタのドレイ
ンに接続するようにしてもよい。 斯る構成とすることにより、高抵抗の負荷に対してＭＯ
Ｓ トランジスタによる負荷としたので作りやすく、Ｃ
ＭＯＳプロセスを変更せずに実施可能であり、また場所
をとらないのでチップ面積を小さくできる。」 以上
は第１図の動作説明に供するためのタイミングチャート
、第３図は従来装置の一例を示す回路構成図、第４図は
動作説明に供するための図である。 （２）、 （４１はシフトレジスタ、ＣＩＳ〜Ｃ１３・
・・・。 Ｃ２１〜Ｃ２３・・・・、Ｃ３１〜Ｃ］３・・・・は液
晶素子、ＭｌｌＮ−Ｍ１３Ｎ・・・・＋ Ｍ２１Ｐ
ＮＭ２３Ｆ・・・・、Ｍ３１Ｎ〜Ｍ３１Ｎ・・・・はス
イッチング素子としてのＭＯｓトランジスタ、ＭｌｌＰ
ＮＭＬ３Ｐ・・・・、Ｍ２１８〜Ｍ２３Ｎ・・・・、
Ｍ３１Ｐ−Ｍ３３ｐ・・・・はソースフォロワ回路を
構成するＭＯＳ トランジスタ、Ｌｏ′〜Ｌ３’・・・
・は水平走査線選択制御ラインである。 同 松隈秀盛 第１図 −）；−も“Ｃ？市正釦二 特許庁展官 占 Ｈ４文 毅 殿１、車外の表示 昭和６３年 特 許 １卯 第１２２８８３号３、補正
をする省 ４、代理人 ８、補正の内容 ＋１１ 明細署中第１９１４行及び１５行間に下記を
加入する。 １なお上述の実施例において、高抵抗の負荷抵抗の代り
にソースフォロワ回路を構成するＭＯＳトランジスタと
同極性のＭＯＳ トランジスタを使用し、つまりＰチャ
ンネルＭＯＳ トランジスタＭＩＩＰ ＋ Ｍ１２Ｐ
＋ Ｍｔｉｒ・・・・等に対してはＰチャンネルＭＯＳ
トランジスタを、ＮチャンネルＭＯＳトランジスタＭ２
１Ｎ 、 Ｍ２２Ｎ 、 Ｍ２３Ｎ・・・・等に対して
はＮチャンネルＭＯＳトランジスタを使用し、そのゲー
トを下側の水平走査線制御ラインに接続し、そのドレイ
ン、ソースを夫々上側の水平走査線制御ラインとソース
フォロワ回路を構成するＭＯＳ トランジスタのドレイ
ンに接続するようにしてもよい。 斯る構成とすることにより、高抵抗の負荷に対してＭＯ
Ｓ トランジスタによる負荷としたので作りやすく、Ｃ
ＭＯＳプロセスを変更せずに実施可能であり、また場所
をとらないのでチップ面積を小さくできる。」 以上
Claims (1)
- 【特許請求の範囲】 水平及び垂直方向にマトリクス状に配された液晶素子に
映像信号を順次選択的に供給し表示するようにした液晶
表示装置において、 任意の水平走査線選択制御ラインの制御信号によって制
御されるスイッチング素子がＮチャンネルＭＯＳトラン
ジスタで構成され、 該ＮチャンネルＭＯＳトランジスタの出力信号をＰチャ
ンネルＭＯＳトランジスタのソースフォロワ回路を介し
て液晶素子に供給するようになし、該ソースフォロワ回
路を対応する水平走査線選択制御ライン及び隣接する水
平走査線選択制御ライン間に接続し、 後続の水平走査選択制御ラインの制御信号によって制御
されるスイッチング素子がＰチャンネルＭＯＳトランジ
スタで構成され、 該ＰチャンネルＭＯＳトランジスタの出力信号をＮチャ
ンネルＭＯＳトランジスタのソースフォロワ回路を介し
て液晶素子に供給するようになし、該ソースフォロワ回
路を対応する水平走査線選択制御ライン及び隣接する水
平走査線選択制御ライン間に接続してなる液晶表示装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12288388A JP2666365B2 (ja) | 1988-05-19 | 1988-05-19 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12288388A JP2666365B2 (ja) | 1988-05-19 | 1988-05-19 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01292979A true JPH01292979A (ja) | 1989-11-27 |
| JP2666365B2 JP2666365B2 (ja) | 1997-10-22 |
Family
ID=14846996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12288388A Expired - Lifetime JP2666365B2 (ja) | 1988-05-19 | 1988-05-19 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666365B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6590553B1 (en) | 1999-07-23 | 2003-07-08 | Nec Corporation | Liquid crystal display device and method for driving the same |
| US7079101B1 (en) | 1998-05-13 | 2006-07-18 | Nec Corporation | Liquid crystal display device and driving method therefor |
-
1988
- 1988-05-19 JP JP12288388A patent/JP2666365B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7079101B1 (en) | 1998-05-13 | 2006-07-18 | Nec Corporation | Liquid crystal display device and driving method therefor |
| US6590553B1 (en) | 1999-07-23 | 2003-07-08 | Nec Corporation | Liquid crystal display device and method for driving the same |
| US7362304B2 (en) | 1999-07-23 | 2008-04-22 | Nec Corporation | Liquid crystal display device and method for driving the same |
| US7564443B2 (en) | 1999-07-23 | 2009-07-21 | Nec Corporation | Liquid crystal display device and method for driving the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2666365B2 (ja) | 1997-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |