JPH10247724A - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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- JPH10247724A JPH10247724A JP9049526A JP4952697A JPH10247724A JP H10247724 A JPH10247724 A JP H10247724A JP 9049526 A JP9049526 A JP 9049526A JP 4952697 A JP4952697 A JP 4952697A JP H10247724 A JPH10247724 A JP H10247724A
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Abstract
(57)【要約】
【課題】 高い誘電率の誘電体層による容量が形成され
た後の全てのエッチング工程で発生する誘電体層の劣化
の防止または誘電体層の劣化回復の容易化を図る半導体
メモリの製造方法を提供する。 【解決手段】 （ａ）でＳｉＯ2 層１とＰｔ／Ｔｉ層２
と強誘電体層３と上部電極層４とを順次積層して半導体
素子を形成し、（ｂ）でレジスト層５を上部電極層４上
に選択的に形成する。（ｃ）及び（ｄ）でＣｌ2 とＡｒ
との混合ガスを用いたＥＣＲプラズマエッチングによっ
て上部電極層４をエッチングし、（ｅ）で強誘電体層３
を別組成のＣｌ2 とＡｒとの混合ガスでエッチングして
（ｆ）のように上部電極層４及び強誘電体層３のレジス
ト層５が形成された部分のみを残す。（ｇ）でレジスト
層５を除去し、（ｈ）で酸素中において６００℃で３０
ｍｉｎ程度の熱処理を行う。
た後の全てのエッチング工程で発生する誘電体層の劣化
の防止または誘電体層の劣化回復の容易化を図る半導体
メモリの製造方法を提供する。 【解決手段】 （ａ）でＳｉＯ2 層１とＰｔ／Ｔｉ層２
と強誘電体層３と上部電極層４とを順次積層して半導体
素子を形成し、（ｂ）でレジスト層５を上部電極層４上
に選択的に形成する。（ｃ）及び（ｄ）でＣｌ2 とＡｒ
との混合ガスを用いたＥＣＲプラズマエッチングによっ
て上部電極層４をエッチングし、（ｅ）で強誘電体層３
を別組成のＣｌ2 とＡｒとの混合ガスでエッチングして
（ｆ）のように上部電極層４及び強誘電体層３のレジス
ト層５が形成された部分のみを残す。（ｇ）でレジスト
層５を除去し、（ｈ）で酸素中において６００℃で３０
ｍｉｎ程度の熱処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリの製造
方法に関し、特に強誘電体あるいは高誘電体を用いた半
導体メモリの製造方法に関する。
方法に関し、特に強誘電体あるいは高誘電体を用いた半
導体メモリの製造方法に関する。
【０００２】
【従来の技術】半導体と、強誘電体、例えば、ＳｒＢｉ
2 Ｔａ2 Ｏ9 （以下、ＳＢＴとする）を用いた容量（キ
ャパシタ）とを組み合わせたいわゆる強誘電体メモリ
は、強誘電体の残留分極を利用して“１”や“０”を記
憶している。強誘電体容量に印可した電圧とその時に得
られる分極とを図８に示す。
2 Ｔａ2 Ｏ9 （以下、ＳＢＴとする）を用いた容量（キ
ャパシタ）とを組み合わせたいわゆる強誘電体メモリ
は、強誘電体の残留分極を利用して“１”や“０”を記
憶している。強誘電体容量に印可した電圧とその時に得
られる分極とを図８に示す。
【０００３】例えば、強誘電体容量に一度正のバイアス
を加えた後、そのバイアスを零に戻しても分極は零には
ならず、残留分極Ｐｒが残る。逆に、強誘電体容量への
バイアスを負にした後で零に戻すと、残留分極−Ｐｒが
得られる。この残留分極を読出すことによって“１”ま
たは“０”を判定することができるので、強誘電体容量
をメモリとして使用することができる。これらの“１”
または“０”の情報は電源を切断しても保持されている
ので、強誘電体メモリは不揮発性メモリとして動作する
ことが知られている。
を加えた後、そのバイアスを零に戻しても分極は零には
ならず、残留分極Ｐｒが残る。逆に、強誘電体容量への
バイアスを負にした後で零に戻すと、残留分極−Ｐｒが
得られる。この残留分極を読出すことによって“１”ま
たは“０”を判定することができるので、強誘電体容量
をメモリとして使用することができる。これらの“１”
または“０”の情報は電源を切断しても保持されている
ので、強誘電体メモリは不揮発性メモリとして動作する
ことが知られている。
【０００４】この容量を加工する方法としては、例えば
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｐａｔｅｎｔ Ｐｕｂｌ
ｉｃａｔｉｏｎ，Ｎｏ．ＷＯ９３／１２５４２に記載さ
れている。図９は上記の強誘電体メモリの加工方法の工
程例を示す断面図である。
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｐａｔｅｎｔ Ｐｕｂｌ
ｉｃａｔｉｏｎ，Ｎｏ．ＷＯ９３／１２５４２に記載さ
れている。図９は上記の強誘電体メモリの加工方法の工
程例を示す断面図である。
【０００５】図９において、１はＳｉＯ2 層、２は下部
電極（Ｐｔ／Ｔｉの積層構造）層、３は強誘電体（ＳＢ
Ｔ）層、４は上部電極（Ｐｔ）層、５はレジスト層を示
している。
電極（Ｐｔ／Ｔｉの積層構造）層、３は強誘電体（ＳＢ
Ｔ）層、４は上部電極（Ｐｔ）層、５はレジスト層を示
している。
【０００６】まず、この加工工程においてはＳｉＯ2 層
１と下部電極層２と強誘電体層３と上部電極層４とを積
層して半導体素子を形成し［図９（ａ）参照］、前工程
で形成した最上位層の上部電極層４にエッチング時のマ
スクとなるレジスト層５を選択的に形成する［図９
（ｂ）参照］。
１と下部電極層２と強誘電体層３と上部電極層４とを積
層して半導体素子を形成し［図９（ａ）参照］、前工程
で形成した最上位層の上部電極層４にエッチング時のマ
スクとなるレジスト層５を選択的に形成する［図９
（ｂ）参照］。
【０００７】その後に、上記の加工工程ではイオンミリ
ング（Ｉｏｎ Ｍｉｌｌｉｎｇ）法によってＡｒイオン
によるスパッタ効果によって上部電極層４をエッチング
し［図９（ｃ）参照］、続けて強誘電体層３をエッチン
グすることで［図９（ｄ）参照］、上部電極層４及び強
誘電体層３においてレジスト層５が形成された領域に対
応する部分のみを残す［図９（ｅ）参照］。ここで、イ
オンミリング法とはイオン（ここではＡｒイオン）を照
射し、そのときの衝撃で上部電極層４及び強誘電体層３
を削り取る方法である。
ング（Ｉｏｎ Ｍｉｌｌｉｎｇ）法によってＡｒイオン
によるスパッタ効果によって上部電極層４をエッチング
し［図９（ｃ）参照］、続けて強誘電体層３をエッチン
グすることで［図９（ｄ）参照］、上部電極層４及び強
誘電体層３においてレジスト層５が形成された領域に対
応する部分のみを残す［図９（ｅ）参照］。ここで、イ
オンミリング法とはイオン（ここではＡｒイオン）を照
射し、そのときの衝撃で上部電極層４及び強誘電体層３
を削り取る方法である。
【０００８】次に、上記の加工工程ではレジスト層５を
酸素プラズマによるアッシング等のプラズマエッチング
の方法で除去し［図９（ｆ）参照］、酸素中において８
００℃で３０ｍｉｎ程度の熱処理を行う［図９（ｇ）参
照］。この熱処理の目的はエッチング時に生じた強誘電
体層３の欠陥を回復させるためである。この回復処理を
行わないと、強誘電体層３によって形成される容量はリ
ーク電流密度が１Ａ／ｃｍ2 （３Ｖ印可時）以上であ
り、もはや容量としての役割をなさない。熱処理の８０
０℃という温度は強誘電体層３の成膜時の温度、すなわ
ち結晶化の温度である。したがって、強誘電体層３の欠
陥は熱処理を行うことで十分に回復し、リーク電流は１
０-7Ａ／ｃｍ2 （５Ｖ印可時）台程度にまで回復し、十
分に容量として機能する。
酸素プラズマによるアッシング等のプラズマエッチング
の方法で除去し［図９（ｆ）参照］、酸素中において８
００℃で３０ｍｉｎ程度の熱処理を行う［図９（ｇ）参
照］。この熱処理の目的はエッチング時に生じた強誘電
体層３の欠陥を回復させるためである。この回復処理を
行わないと、強誘電体層３によって形成される容量はリ
ーク電流密度が１Ａ／ｃｍ2 （３Ｖ印可時）以上であ
り、もはや容量としての役割をなさない。熱処理の８０
０℃という温度は強誘電体層３の成膜時の温度、すなわ
ち結晶化の温度である。したがって、強誘電体層３の欠
陥は熱処理を行うことで十分に回復し、リーク電流は１
０-7Ａ／ｃｍ2 （５Ｖ印可時）台程度にまで回復し、十
分に容量として機能する。
【０００９】上記の強誘電体メモリにおいてはエッチン
グ等によって容量を加工した後、上部電極層４や下部電
極層２からＡｌ配線を引き出し、デバイス上の他の箇所
（図示せず）との電気的接続を行う。図１０はこの加工
方法の工程例を示す断面図である。図１０において、１
１は層間絶縁膜［無ドープガラス：ＮＳＧ（Ｎｏｎ−ｄ
ｏｐｅ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）］、１２はレジ
スト層、１３はＡｌ配線層（上から順にＡｌ／ＴｉＮ／
Ｔｉの積層構造）、１４はレジスト層を示している。
グ等によって容量を加工した後、上部電極層４や下部電
極層２からＡｌ配線を引き出し、デバイス上の他の箇所
（図示せず）との電気的接続を行う。図１０はこの加工
方法の工程例を示す断面図である。図１０において、１
１は層間絶縁膜［無ドープガラス：ＮＳＧ（Ｎｏｎ−ｄ
ｏｐｅ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）］、１２はレジ
スト層、１３はＡｌ配線層（上から順にＡｌ／ＴｉＮ／
Ｔｉの積層構造）、１４はレジスト層を示している。
【００１０】まず、この加工工程においては、例えば上
記の方法で強誘電体層３の容量を加工した後［図１０
（ａ）参照］、最上位層の上部電極層４に層間絶縁膜１
１を形成する［図１０（ｂ）参照］。
記の方法で強誘電体層３の容量を加工した後［図１０
（ａ）参照］、最上位層の上部電極層４に層間絶縁膜１
１を形成する［図１０（ｂ）参照］。
【００１１】また、上記の加工工程では前工程で形成し
た層間絶縁膜１１の上にレジスト層１２を形成し［図１
０（ｃ）参照］、レジスト層１２が形成された部分以外
の層間絶縁膜１１をＣＨＦ3 等を用いたプラズマエッチ
ングによって選択的にエッチングする［図１０（ｄ）参
照］。
た層間絶縁膜１１の上にレジスト層１２を形成し［図１
０（ｃ）参照］、レジスト層１２が形成された部分以外
の層間絶縁膜１１をＣＨＦ3 等を用いたプラズマエッチ
ングによって選択的にエッチングする［図１０（ｄ）参
照］。
【００１２】次に、上記の加工工程では層間絶縁膜１１
上からレジスト層１２を除去し［図１０（ｅ）参照］、
レジスト層１２が除去された層間絶縁膜１１上及び層間
絶縁膜１１がエッチングされた上部電極層４上の全面に
Ａｌ配線層１３を形成する［図１０（ｆ）参照］。
上からレジスト層１２を除去し［図１０（ｅ）参照］、
レジスト層１２が除去された層間絶縁膜１１上及び層間
絶縁膜１１がエッチングされた上部電極層４上の全面に
Ａｌ配線層１３を形成する［図１０（ｆ）参照］。
【００１３】上記の加工工程では前工程で形成されたＡ
ｌ配線層１３上にレジスト層１４を形成した後［図１０
（ｇ）参照］、ＢＣｌ3 等を用いたプラズマエッチング
によってＡｌ配線層１３を選択的にエッチングし［図１
０（ｈ）参照］、その後にＡｌ配線層１３上からレジス
ト層１４を除去する［図１０（ｉ）参照］。
ｌ配線層１３上にレジスト層１４を形成した後［図１０
（ｇ）参照］、ＢＣｌ3 等を用いたプラズマエッチング
によってＡｌ配線層１３を選択的にエッチングし［図１
０（ｈ）参照］、その後にＡｌ配線層１３上からレジス
ト層１４を除去する［図１０（ｉ）参照］。
【００１４】
【発明が解決しようとする課題】上述した従来の強誘電
体メモリの製造方法では、強誘電体で容量を形成した
後、その容量を加工するためのエッチングにイオンミリ
ング法を用いている。しかしながら、このイオンミリン
グ法ではＡｒイオンによる物理的エッチングを用いてい
るので、そのエッチングレートが１２ｎｍ／ｍｉｎ程度
と極めて小さい。
体メモリの製造方法では、強誘電体で容量を形成した
後、その容量を加工するためのエッチングにイオンミリ
ング法を用いている。しかしながら、このイオンミリン
グ法ではＡｒイオンによる物理的エッチングを用いてい
るので、そのエッチングレートが１２ｎｍ／ｍｉｎ程度
と極めて小さい。
【００１５】強誘電体メモリの製造方法ではＳＢＴの膜
厚が１８０ｎｍ程度で使われるのが標準であるが、その
場合、イオンミリング法ではＳＢＴをエッチングするだ
けでもｌ５ｍｉｎを要することとなり、極めて生産性が
悪い。
厚が１８０ｎｍ程度で使われるのが標準であるが、その
場合、イオンミリング法ではＳＢＴをエッチングするだ
けでもｌ５ｍｉｎを要することとなり、極めて生産性が
悪い。
【００１６】また、この場合にはＡｒによるイオン衝撃
によって原子をたたきとばしているだけなので、エッチ
ングダメージが大きく、エッチング後のＳＢＴ膜に結晶
欠陥が極めて多数生ずることとなる。この結晶欠陥はリ
ーク電流が大きくなる原因となるので、その欠陥を回復
させなければならないが、この結晶欠陥を回復するには
ＳＢＴの結晶化温度と同等の温度、すなわち８００℃と
いう高い温度の熱処理が必要になる。
によって原子をたたきとばしているだけなので、エッチ
ングダメージが大きく、エッチング後のＳＢＴ膜に結晶
欠陥が極めて多数生ずることとなる。この結晶欠陥はリ
ーク電流が大きくなる原因となるので、その欠陥を回復
させなければならないが、この結晶欠陥を回復するには
ＳＢＴの結晶化温度と同等の温度、すなわち８００℃と
いう高い温度の熱処理が必要になる。
【００１７】高温の熱処理は、例えば容量の下地基板に
Ｓｉの集積回路が形成されている場合、そのドープされ
た不純物分布や配線材料に悪影響を及ぼす。したがっ
て、高温の熱処理は可能な限り省略するか、或いは熱処
理を低温化、特に下地への悪影響が無いと考えられる６
００℃以下にする必要がある。
Ｓｉの集積回路が形成されている場合、そのドープされ
た不純物分布や配線材料に悪影響を及ぼす。したがっ
て、高温の熱処理は可能な限り省略するか、或いは熱処
理を低温化、特に下地への悪影響が無いと考えられる６
００℃以下にする必要がある。
【００１８】また、このエッチングダメージは直接ＳＢ
Ｔ膜をエッチングする場合だけでなく、ＳＢＴ膜を形成
した後のＳＢＴ膜以外の物質のエッチング時、例えば層
間絶縁膜のエッチング時やＡｌ配線層のエッチング時に
も生ずる。これらの場合にはＳＢＴ膜のエッチング時の
エッチングダメージとはその機構が異なる。つまり、こ
れらＳＢＴ膜以外の物質のエッチング時には還元性のガ
ス（例えば、ＣＨＦ3やＢＣｌ3 ）が用いられ、還元反
応が生じてＳＢＴ膜中に酸素欠損が発生するためであ
る。
Ｔ膜をエッチングする場合だけでなく、ＳＢＴ膜を形成
した後のＳＢＴ膜以外の物質のエッチング時、例えば層
間絶縁膜のエッチング時やＡｌ配線層のエッチング時に
も生ずる。これらの場合にはＳＢＴ膜のエッチング時の
エッチングダメージとはその機構が異なる。つまり、こ
れらＳＢＴ膜以外の物質のエッチング時には還元性のガ
ス（例えば、ＣＨＦ3やＢＣｌ3 ）が用いられ、還元反
応が生じてＳＢＴ膜中に酸素欠損が発生するためであ
る。
【００１９】さらに、エッチングに還元性のガスを用い
た場合でなくとも、特にＣｌ2 のようにレジストのエッ
チングレートが大きなガスを用いた場合にはエッチング
中にマスクとして使用したレジストがＣｌやＯとの反応
によって分解され、ここから水素が発生してＳＢＴに悪
影響を与えることもある。
た場合でなくとも、特にＣｌ2 のようにレジストのエッ
チングレートが大きなガスを用いた場合にはエッチング
中にマスクとして使用したレジストがＣｌやＯとの反応
によって分解され、ここから水素が発生してＳＢＴに悪
影響を与えることもある。
【００２０】Ａｌ配線層のエッチング以降はＡｌの酸化
あるいは融解のために高温の熱処理が行えないため、特
にＡｌエッチング時に問題になる。この場合の還元作用
は上記の例と比べてその規模が小さいものの、リーク電
流等に対する影響はもちろん、例えば長期の信頼性や耐
久性、特にメモリへのデータ書込みに対する耐久性が劣
化する原因となる。
あるいは融解のために高温の熱処理が行えないため、特
にＡｌエッチング時に問題になる。この場合の還元作用
は上記の例と比べてその規模が小さいものの、リーク電
流等に対する影響はもちろん、例えば長期の信頼性や耐
久性、特にメモリへのデータ書込みに対する耐久性が劣
化する原因となる。
【００２１】そこで、本発明の目的は上記の問題点を解
消し、高い誘電率の誘電体層による容量が形成された後
の全てのエッチング工程で発生する誘電体層の劣化の防
止または誘電体層の劣化回復の容易化を図ることができ
る半導体メモリの製造方法を提供することにある。
消し、高い誘電率の誘電体層による容量が形成された後
の全てのエッチング工程で発生する誘電体層の劣化の防
止または誘電体層の劣化回復の容易化を図ることができ
る半導体メモリの製造方法を提供することにある。
【００２２】
【課題を解決するための手段】本発明による半導体メモ
リの製造方法は、高い誘電率の誘電体層を含んで容量が
形成される半導体メモリの製造方法であって、反応性イ
オンエッチングにより前記容量を形成した後の各層のエ
ッチングを行う工程と、前記容量のエッチングを行った
後に熱処理を行う工程とを備えている。
リの製造方法は、高い誘電率の誘電体層を含んで容量が
形成される半導体メモリの製造方法であって、反応性イ
オンエッチングにより前記容量を形成した後の各層のエ
ッチングを行う工程と、前記容量のエッチングを行った
後に熱処理を行う工程とを備えている。
【００２３】本発明による他の半導体メモリの製造方法
は、上記の構成のほかに、前記容量上に層間絶縁膜を形
成する工程と、前記層間絶縁膜を前記反応性イオンエッ
チングによりエッチングする工程と、前記層間絶縁膜の
エッチングを行った後に熱処理を行う工程とを具備して
いる。
は、上記の構成のほかに、前記容量上に層間絶縁膜を形
成する工程と、前記層間絶縁膜を前記反応性イオンエッ
チングによりエッチングする工程と、前記層間絶縁膜の
エッチングを行った後に熱処理を行う工程とを具備して
いる。
【００２４】本発明による別の半導体メモリの製造方法
は、上記の構成のほかに、前記層間絶縁膜の上に金属配
線を形成する工程と、前記金属配線を前記反応性イオン
エッチングによりエッチングする工程と、前記金属配線
のエッチングを行った後に熱処理を行う工程とを具備し
ている。
は、上記の構成のほかに、前記層間絶縁膜の上に金属配
線を形成する工程と、前記金属配線を前記反応性イオン
エッチングによりエッチングする工程と、前記金属配線
のエッチングを行った後に熱処理を行う工程とを具備し
ている。
【００２５】すなわち、本発明の半導体メモリの製造方
法は、下部電極と誘電体層と上部電極とを順次積層して
形成する容量において、容量形成後の各層のエッチング
を反応性イオンエッチングで選択的に行ってから熱処理
を行っている。
法は、下部電極と誘電体層と上部電極とを順次積層して
形成する容量において、容量形成後の各層のエッチング
を反応性イオンエッチングで選択的に行ってから熱処理
を行っている。
【００２６】この場合、上記の製造方法においては反応
性イオンエッチングの反応ガスに塩素を含ませたり、あ
るいはその後の熱処理の温度を６００℃以下としたり、
もしくは熱処理を酸素雰囲気中で行ったりしている。
性イオンエッチングの反応ガスに塩素を含ませたり、あ
るいはその後の熱処理の温度を６００℃以下としたり、
もしくは熱処理を酸素雰囲気中で行ったりしている。
【００２７】また、上記の製造方法においては、形成し
た容量上に層間絶縁膜を形成し、その後に該層間絶縁膜
を選択的にエッチングする工程において、そのエッチン
グを反応性イオンエッチングで行ってから熱処理を行っ
ている。この場合、上記の製造方法においては熱処理の
温度を３００℃から６００℃までの値としたり、あるい
はその後の熱処理を酸素中で行ったりしている。
た容量上に層間絶縁膜を形成し、その後に該層間絶縁膜
を選択的にエッチングする工程において、そのエッチン
グを反応性イオンエッチングで行ってから熱処理を行っ
ている。この場合、上記の製造方法においては熱処理の
温度を３００℃から６００℃までの値としたり、あるい
はその後の熱処理を酸素中で行ったりしている。
【００２８】さらに、上記の製造方法においては、容量
の上に形成された層間絶縁膜の上に金属配線を全面に形
成し、その金属配線を選択的にエッチングする工程にお
いて、このエッチングを非還元性のガスを用いた反応性
イオンエッチングで行ってから熱処理を行っている。
の上に形成された層間絶縁膜の上に金属配線を全面に形
成し、その金属配線を選択的にエッチングする工程にお
いて、このエッチングを非還元性のガスを用いた反応性
イオンエッチングで行ってから熱処理を行っている。
【００２９】この場合、上記の製造方法においてはエッ
チングに使用するガスに塩素を含んだり、あるいは熱処
理を４００℃以下の温度で行ったり、もしくは熱処理を
窒素中で行ったりしている。また、上記の製造方法にお
いてはエッチング時のマスクとしてシリコン酸化膜また
はシリコン窒化膜を用いたり、上述した全てのエッチン
グにおいてエッチングに用いるガスに酸素を含んだりし
ている。
チングに使用するガスに塩素を含んだり、あるいは熱処
理を４００℃以下の温度で行ったり、もしくは熱処理を
窒素中で行ったりしている。また、上記の製造方法にお
いてはエッチング時のマスクとしてシリコン酸化膜また
はシリコン窒化膜を用いたり、上述した全てのエッチン
グにおいてエッチングに用いるガスに酸素を含んだりし
ている。
【００３０】さらに、上記の製造方法においては容量を
直接または絶縁膜を介してシリコン基板上に形成した
り、あるいはシリコン基板に集積回路を形成したり、も
しくは容量を構成する強誘電体にＳｒＢｉ2 Ｔａ2 Ｏ9
（以下、ＳＢＴとする）またはＰｂ（Ｚｒx Ｔｉ1-x ）
Ｏ3 を用いたりしている。
直接または絶縁膜を介してシリコン基板上に形成した
り、あるいはシリコン基板に集積回路を形成したり、も
しくは容量を構成する強誘電体にＳｒＢｉ2 Ｔａ2 Ｏ9
（以下、ＳＢＴとする）またはＰｂ（Ｚｒx Ｔｉ1-x ）
Ｏ3 を用いたりしている。
【００３１】したがって、本発明の半導体メモリの製造
方法ではＳＢＴエッチング時に、反応性のある塩素ガス
を用いることで、そのエッチングレートを従来よりも大
きくすることができ、その生産性を向上させることが可
能となる。また、この方法を用いた場合、エッチングダ
メージ回復のためのアニール温度は従来よりも低い温
度、つまり６００℃以下で十分である。よって、下地の
Ｓｉ集積回路に与える悪影響も小さくなる。
方法ではＳＢＴエッチング時に、反応性のある塩素ガス
を用いることで、そのエッチングレートを従来よりも大
きくすることができ、その生産性を向上させることが可
能となる。また、この方法を用いた場合、エッチングダ
メージ回復のためのアニール温度は従来よりも低い温
度、つまり６００℃以下で十分である。よって、下地の
Ｓｉ集積回路に与える悪影響も小さくなる。
【００３２】さらに、層間絶縁膜エッチング時にはＣＨ
Ｆ3 を用いてエッチングした後に６００℃でアニールを
行うことで、良好な容量特性を得ることが可能となる。
さらにまた、Ａｌ配線層のエッチング時にはやはり還元
性の無いＣｌ2 を用いることで、上記と同様の効果を得
ることが可能となり、その直後に４００℃でアニールを
行うことで、良好な容量特性を得ることが可能となる。
Ｆ3 を用いてエッチングした後に６００℃でアニールを
行うことで、良好な容量特性を得ることが可能となる。
さらにまた、Ａｌ配線層のエッチング時にはやはり還元
性の無いＣｌ2 を用いることで、上記と同様の効果を得
ることが可能となり、その直後に４００℃でアニールを
行うことで、良好な容量特性を得ることが可能となる。
【００３３】このＡｌ配線層のエッチングにおいてはマ
スクとしてシリコン酸化膜あるいはシリコン窒化膜を用
いることによって、レジストから発生する水素による影
響を除去することが可能となり、良好な特性を得ること
が可能となる。
スクとしてシリコン酸化膜あるいはシリコン窒化膜を用
いることによって、レジストから発生する水素による影
響を除去することが可能となり、良好な特性を得ること
が可能となる。
【００３４】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１（ａ）〜（ｈ）は本発明の
一実施例による加工方法の工程例を示す断面図である。
図において、１はＳｉＯ2 層、２はＰｔ／Ｔｉ層、３は
強誘電体［ＳｒＢｉ2 Ｔａ2 Ｏ9 （以下、ＳＢＴとす
る）］層、４は上部電極（Ｐｔ）層、５はレジスト層を
示している。
面を参照して説明する。図１（ａ）〜（ｈ）は本発明の
一実施例による加工方法の工程例を示す断面図である。
図において、１はＳｉＯ2 層、２はＰｔ／Ｔｉ層、３は
強誘電体［ＳｒＢｉ2 Ｔａ2 Ｏ9 （以下、ＳＢＴとす
る）］層、４は上部電極（Ｐｔ）層、５はレジスト層を
示している。
【００３５】まず、上記の加工工程においてはＳｉＯ2
層１とＰｔ／Ｔｉ層２と強誘電体層３と上部電極層４と
を順次積層して半導体素子を形成し［図１（ａ）参
照］、前工程で形成した最上位層の上部電極層４にエッ
チング時のマスクとなるレジスト層５を選択的に形成す
る［図１（ｂ）参照］。
層１とＰｔ／Ｔｉ層２と強誘電体層３と上部電極層４と
を順次積層して半導体素子を形成し［図１（ａ）参
照］、前工程で形成した最上位層の上部電極層４にエッ
チング時のマスクとなるレジスト層５を選択的に形成す
る［図１（ｂ）参照］。
【００３６】その後に、上記の加工工程ではＣｌ2 とＡ
ｒとの混合ガスを用いたＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃ
ｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマエッ
チングによって上部電極層４をエッチングし［図１
（ｃ），（ｄ）参照］、続けて強誘電体層３を別組成の
Ｃｌ2 とＡｒとの混合ガスでエッチングすることで［図
１（ｅ）参照］、上部電極層４及び強誘電体層３におい
てレジスト層５が形成された領域に対応する部分のみを
残す［図１（ｆ）参照］。
ｒとの混合ガスを用いたＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃ
ｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマエッ
チングによって上部電極層４をエッチングし［図１
（ｃ），（ｄ）参照］、続けて強誘電体層３を別組成の
Ｃｌ2 とＡｒとの混合ガスでエッチングすることで［図
１（ｅ）参照］、上部電極層４及び強誘電体層３におい
てレジスト層５が形成された領域に対応する部分のみを
残す［図１（ｆ）参照］。
【００３７】次に、上記の加工工程ではレジスト層５を
酸素プラズマによるアッシング等の方法で除去し［図１
（ｇ）参照］、酸素中において６００℃で３０ｍｉｎ程
度の熱処理を行う［図１（ｈ）参照］。
酸素プラズマによるアッシング等の方法で除去し［図１
（ｇ）参照］、酸素中において６００℃で３０ｍｉｎ程
度の熱処理を行う［図１（ｈ）参照］。
【００３８】上述した加工工程ではレジスト層５を形成
するまでの工程［図１（ａ），（ｂ）に示す工程］が従
来例と全く同様である。しかしながら、Ｃｌ2 とＡｒと
の混合ガスを用いたＥＣＲプラズマエッチングの工程
［図１（ｃ）に示す工程］では、まずＣｌ2 とＡｒとの
混合ガスで、Ｃｌ2 濃度が２０％程度のものあるいはＡ
ｒ１００％（混合ガス）のものを用いて上部電極層４の
ＥＣＲプラズマエッチングを行う。
するまでの工程［図１（ａ），（ｂ）に示す工程］が従
来例と全く同様である。しかしながら、Ｃｌ2 とＡｒと
の混合ガスを用いたＥＣＲプラズマエッチングの工程
［図１（ｃ）に示す工程］では、まずＣｌ2 とＡｒとの
混合ガスで、Ｃｌ2 濃度が２０％程度のものあるいはＡ
ｒ１００％（混合ガス）のものを用いて上部電極層４の
ＥＣＲプラズマエッチングを行う。
【００３９】上部電極層４が完全にエッチングされた後
［図１（ｄ）に示す工程］、強誘電体層３を別組成のＣ
ｌ2 とＡｒとの混合ガスでエッチングする工程［図１
（ｅ）に示す工程］ではＣｌ2 とＡｒとの混合ガスで、
Ｃｌ2 濃度が１０％程度のもの（混合ガス）で強誘電体
層３を同一のレジストマスク（レジスト層５）を用いて
エッチングを行う。この時、基板温度は場合によって加
熱あるいは冷却しても良い。
［図１（ｄ）に示す工程］、強誘電体層３を別組成のＣ
ｌ2 とＡｒとの混合ガスでエッチングする工程［図１
（ｅ）に示す工程］ではＣｌ2 とＡｒとの混合ガスで、
Ｃｌ2 濃度が１０％程度のもの（混合ガス）で強誘電体
層３を同一のレジストマスク（レジスト層５）を用いて
エッチングを行う。この時、基板温度は場合によって加
熱あるいは冷却しても良い。
【００４０】強誘電体層３の構成元素であるＳｒ、Ｂ
ｉ、Ｔａは塩素との間で、ＳｒＣｌ2、ＢｉＣｌ3 、Ｔ
ａＣｌ5 等の化合物を生成する。これらはいずれも融点
が２００℃以上の物質であるために、反応しても気体と
しては飛んでいかないが、添加されたＡｒのイオンによ
りスパッタされる。その際のスパッタ率は元の強誘電体
層３よりも大きい。そのため、実験結果によると、イオ
ンミリング法を用いたエッチング時には強誘電体層３の
エッチングレートがｌ２ｎｍ／ｍｉｎ程度であったもの
が、上記の混合ガスを使用したＥＣＲプラズマエッチン
グでは４６ｎｍ／ｍｉｎ程度にまで向上する。
ｉ、Ｔａは塩素との間で、ＳｒＣｌ2、ＢｉＣｌ3 、Ｔ
ａＣｌ5 等の化合物を生成する。これらはいずれも融点
が２００℃以上の物質であるために、反応しても気体と
しては飛んでいかないが、添加されたＡｒのイオンによ
りスパッタされる。その際のスパッタ率は元の強誘電体
層３よりも大きい。そのため、実験結果によると、イオ
ンミリング法を用いたエッチング時には強誘電体層３の
エッチングレートがｌ２ｎｍ／ｍｉｎ程度であったもの
が、上記の混合ガスを使用したＥＣＲプラズマエッチン
グでは４６ｎｍ／ｍｉｎ程度にまで向上する。
【００４１】次に、強誘電体層３を完全にエッチングし
た後、レジスト層５を除去する工程［図１（ｅ）に示す
工程］ではレジストを有機剥離している。従来のイオン
ミリング法ではエッチング後のレジスト層５が硬化する
ために、酸素プラズマによるアッシング等の方法でしか
レジスト層５を除去することができなかったが、この場
合にはアッシングでも、また有機溶剤による剥離でも可
能である。
た後、レジスト層５を除去する工程［図１（ｅ）に示す
工程］ではレジストを有機剥離している。従来のイオン
ミリング法ではエッチング後のレジスト層５が硬化する
ために、酸素プラズマによるアッシング等の方法でしか
レジスト層５を除去することができなかったが、この場
合にはアッシングでも、また有機溶剤による剥離でも可
能である。
【００４２】レジスト層５を除去した後の熱処理の工程
［図１（ｈ）に示す工程］では従来例と同様に熱処理を
行うが、上記のように処理した場合には６００℃の酸素
中での熱処理によって特性が回復する。
［図１（ｈ）に示す工程］では従来例と同様に熱処理を
行うが、上記のように処理した場合には６００℃の酸素
中での熱処理によって特性が回復する。
【００４３】図２（ａ）は本発明の一実施例による加工
方法の条件で、強誘電体層３をエッチングした容量にお
ける印可電圧５Ｖでのリーク電流密度を複数点の試科に
ついて各種条件で測った時の結果を示している。図２
（ａ）では熱処理無しの場合、４００℃の熱処理を行っ
た場合、６００℃の熱処理を行った場合、８００℃の熱
処理を行った場合夫々について比べた結果を示してい
る。ここで、熱処理は全て酸素中、３０ｍｉｎの時間で
ある。図４（ａ）において、×印は電流密度が１Ａ／ｃ
ｍ2 以上のものを示しており、実質的には容量ショート
であることを示している。
方法の条件で、強誘電体層３をエッチングした容量にお
ける印可電圧５Ｖでのリーク電流密度を複数点の試科に
ついて各種条件で測った時の結果を示している。図２
（ａ）では熱処理無しの場合、４００℃の熱処理を行っ
た場合、６００℃の熱処理を行った場合、８００℃の熱
処理を行った場合夫々について比べた結果を示してい
る。ここで、熱処理は全て酸素中、３０ｍｉｎの時間で
ある。図４（ａ）において、×印は電流密度が１Ａ／ｃ
ｍ2 以上のものを示しており、実質的には容量ショート
であることを示している。
【００４４】上記の結果によると、熱処理無しの場合及
び４００℃の場合にはそのリーク電流密度は高いが、６
００℃の場合及び８００℃の場合には１０-7Ａ／ｃｍ2
台に減少している。したがって、そのリーク電流密度は
６００℃で十分に回復することとなる。
び４００℃の場合にはそのリーク電流密度は高いが、６
００℃の場合及び８００℃の場合には１０-7Ａ／ｃｍ2
台に減少している。したがって、そのリーク電流密度は
６００℃で十分に回復することとなる。
【００４５】図２（ｂ）は従来のイオンミリング法によ
って強誘電体層３をエッチングした容量における印可電
圧５Ｖでのリーク電流密度を複数点の試科について測っ
た時の結果を示している。図２（ｂ）においては８００
℃でリーク電流が十分に小さくなっているが、６００℃
では１０-5Ａ／ｃｍ2 台とまだ回復が不十分である。
って強誘電体層３をエッチングした容量における印可電
圧５Ｖでのリーク電流密度を複数点の試科について測っ
た時の結果を示している。図２（ｂ）においては８００
℃でリーク電流が十分に小さくなっているが、６００℃
では１０-5Ａ／ｃｍ2 台とまだ回復が不十分である。
【００４６】本発明の一実施例では塩素を含む混合ガス
でエッチングすることで、エッチングダメージを小さく
しているので、リーク電流密度が６００℃で十分に回復
するのに対し、従来のイオンミリング法によるエッチン
グではエッチングダメージが大きいので、リーク電流密
度が６００℃では十分に回復しないのである。
でエッチングすることで、エッチングダメージを小さく
しているので、リーク電流密度が６００℃で十分に回復
するのに対し、従来のイオンミリング法によるエッチン
グではエッチングダメージが大きいので、リーク電流密
度が６００℃では十分に回復しないのである。
【００４７】図３は本発明の一実施例による６００℃の
熱処理後における容量のヒステリシス特性と８００℃の
熱処理後における容量のヒステリシス特性とを比べた結
果を示す図である。
熱処理後における容量のヒステリシス特性と８００℃の
熱処理後における容量のヒステリシス特性とを比べた結
果を示す図である。
【００４８】図において、６００℃の熱処理後における
容量のヒステリシス特性及び８００℃の熱処理後におけ
る容量のヒステリシス特性は各々同様のヒステリシス形
状と残留分極値とを示しており、もはや８００℃の熱処
理が不必要であることを示している。
容量のヒステリシス特性及び８００℃の熱処理後におけ
る容量のヒステリシス特性は各々同様のヒステリシス形
状と残留分極値とを示しており、もはや８００℃の熱処
理が不必要であることを示している。
【００４９】また、強誘電体層３のエッチング時のガス
としてＢＣｌ3 、ＣＨＦ3 及びこれらとＡｒとの混合ガ
スを用いることも可能である。ＢＣｌ3 の場合には、上
記の例と同様に、塩素との反応によって強誘電体層３の
エッチングが促進される。
としてＢＣｌ3 、ＣＨＦ3 及びこれらとＡｒとの混合ガ
スを用いることも可能である。ＢＣｌ3 の場合には、上
記の例と同様に、塩素との反応によって強誘電体層３の
エッチングが促進される。
【００５０】例えば、ＢＣｌ3 とＡｒとの混合ガスでＢ
Ｃｌ3 濃度が１０％の場合には７５ｎｍ／ｍｉｎ程度の
エッチングレートが得られ、ＣＨＦ3 とＡｒとの混合ガ
スにおいてもほぼ同様となる。したがって、これらの混
合ガスを用いた場合には生産性が大きく向上する。
Ｃｌ3 濃度が１０％の場合には７５ｎｍ／ｍｉｎ程度の
エッチングレートが得られ、ＣＨＦ3 とＡｒとの混合ガ
スにおいてもほぼ同様となる。したがって、これらの混
合ガスを用いた場合には生産性が大きく向上する。
【００５１】但し、これらの混合ガスの場合には上記の
ように、どちらも還元性のガスであるためにエッチング
ダメージが大きく、エッチング後の熱処理温度としては
イオンミリング法の場合と同様に、８００℃程度が必要
となる。これら還元性のガスを用いた場合には還元を補
償するために、ガスに例えば１０％程度のＯ2 を混合す
ることで、特性の回復のための熱処理温度を低下させる
ことが可能である。
ように、どちらも還元性のガスであるためにエッチング
ダメージが大きく、エッチング後の熱処理温度としては
イオンミリング法の場合と同様に、８００℃程度が必要
となる。これら還元性のガスを用いた場合には還元を補
償するために、ガスに例えば１０％程度のＯ2 を混合す
ることで、特性の回復のための熱処理温度を低下させる
ことが可能である。
【００５２】尚、本発明の一実施例では上部電極層４に
対するエッチング時に用いるガスと、強誘電体層３に対
するエッチング時に用いるガスとを切替え、別組成のガ
スを用いて夫々のエッチングを行っているが、必ずしも
これを別組成にする必要はない。その場合にはガス切替
えが不要となるので、処理時間の短縮を図ることができ
るため、生産性の更なる向上が見込まれる。
対するエッチング時に用いるガスと、強誘電体層３に対
するエッチング時に用いるガスとを切替え、別組成のガ
スを用いて夫々のエッチングを行っているが、必ずしも
これを別組成にする必要はない。その場合にはガス切替
えが不要となるので、処理時間の短縮を図ることができ
るため、生産性の更なる向上が見込まれる。
【００５３】また、エッチング後の熱処理には酸素雰囲
気を用いているが、これを他のガス、例えば窒素あるい
は真空中で行っても結晶欠陥の回復には寄与するため、
酸素雰囲気を用いた場合よりも効果は若干小さくなる
が、有効である。
気を用いているが、これを他のガス、例えば窒素あるい
は真空中で行っても結晶欠陥の回復には寄与するため、
酸素雰囲気を用いた場合よりも効果は若干小さくなる
が、有効である。
【００５４】図４（ａ）〜（ｋ）は図１の加工方法で加
工された容量を用いた半導体メモリの製造方法を示す工
程例の断面図である。図において、１１は層間絶縁膜、
１２はレジスト層、１３はＡｌ配線層（上から順にＡｌ
／ＴｉＮ／Ｔｉの積層構造）、１４はレジスト層を示し
ている。
工された容量を用いた半導体メモリの製造方法を示す工
程例の断面図である。図において、１１は層間絶縁膜、
１２はレジスト層、１３はＡｌ配線層（上から順にＡｌ
／ＴｉＮ／Ｔｉの積層構造）、１４はレジスト層を示し
ている。
【００５５】まず、この製造工程においては、上記の方
法で強誘電体層３の容量を加工した後［図４（ａ）参
照］、最上位層の上部電極層４に層間絶縁膜１１を形成
する［図４（ｂ）参照］。
法で強誘電体層３の容量を加工した後［図４（ａ）参
照］、最上位層の上部電極層４に層間絶縁膜１１を形成
する［図４（ｂ）参照］。
【００５６】上記の製造工程では前工程で形成した層間
絶縁膜１１の上にレジスト層１２を形成し［図４（ｃ）
参照］、レジスト層１２が形成された部分以外の層間絶
縁膜１１を選択的にエッチングする［図４（ｄ）参
照］。その後に、この製造工程では層間絶縁膜１１上か
らレジスト層１２を除去し［図４（ｅ）参照］、酸素中
において６００℃で３０ｎｍｉｎ程度の熱処理を行う
［図４（ｆ）参照］。
絶縁膜１１の上にレジスト層１２を形成し［図４（ｃ）
参照］、レジスト層１２が形成された部分以外の層間絶
縁膜１１を選択的にエッチングする［図４（ｄ）参
照］。その後に、この製造工程では層間絶縁膜１１上か
らレジスト層１２を除去し［図４（ｅ）参照］、酸素中
において６００℃で３０ｎｍｉｎ程度の熱処理を行う
［図４（ｆ）参照］。
【００５７】次に、この製造工程ではレジスト層１２が
除去された層間絶縁膜１１上及び層間絶縁膜１１がエッ
チングされた上部電極層４上の全面にＡｌ配線層１３を
形成する［図４（ｇ）参照］。
除去された層間絶縁膜１１上及び層間絶縁膜１１がエッ
チングされた上部電極層４上の全面にＡｌ配線層１３を
形成する［図４（ｇ）参照］。
【００５８】この製造工程では前工程で形成されたＡｌ
配線層１３上にレジスト層１４を形成した後［図４
（ｈ）参照］、Ａｌ配線層１３を選択的にエッチングし
［図４（ｉ）参照］、Ａｌ配線層１３上からレジスト層
１４を除去する［図４（ｊ）参照］。その後、この製造
工程では再び窒素中において４００℃で３０ｍｉｎ程度
の熱処理を行う［図４（ｋ）参照］。
配線層１３上にレジスト層１４を形成した後［図４
（ｈ）参照］、Ａｌ配線層１３を選択的にエッチングし
［図４（ｉ）参照］、Ａｌ配線層１３上からレジスト層
１４を除去する［図４（ｊ）参照］。その後、この製造
工程では再び窒素中において４００℃で３０ｍｉｎ程度
の熱処理を行う［図４（ｋ）参照］。
【００５９】上述した最上位層の上部電極層４に層間絶
縁膜１１を形成する工程［図４（ｂ）に示す工程］では
層間絶縁膜１１をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒＤｅｐｏｓｉｔｉｏｎ）法等の方法で形成している。
また、層間絶縁膜１１の上にレジスト層１２を形成する
工程［図４（ｃ）に示す工程］では、フォトリソグラフ
ィによってレジスト層１２を層間絶縁膜１１の上に形成
している。この後に、層間絶縁膜１１は選択的にエッチ
ングされる。
縁膜１１を形成する工程［図４（ｂ）に示す工程］では
層間絶縁膜１１をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒＤｅｐｏｓｉｔｉｏｎ）法等の方法で形成している。
また、層間絶縁膜１１の上にレジスト層１２を形成する
工程［図４（ｃ）に示す工程］では、フォトリソグラフ
ィによってレジスト層１２を層間絶縁膜１１の上に形成
している。この後に、層間絶縁膜１１は選択的にエッチ
ングされる。
【００６０】このエッチング工程［図４（ｄ）に示す工
程］ではエッチング方法として、ＥＣＲプラズマエッチ
ングが用いられ、その反応ガスとしてＣＨＦ3 が用いら
れる。この場合、エッチングレートは５００ｎｍ／ｍｉ
ｎ程度が得られる。その後、層間絶縁膜１１上からレジ
スト層１２を除去する工程［図４（ｅ）に示す工程］で
は、有機溶剤（例えば、アセトン）によってレジスト層
１２を除去する。
程］ではエッチング方法として、ＥＣＲプラズマエッチ
ングが用いられ、その反応ガスとしてＣＨＦ3 が用いら
れる。この場合、エッチングレートは５００ｎｍ／ｍｉ
ｎ程度が得られる。その後、層間絶縁膜１１上からレジ
スト層１２を除去する工程［図４（ｅ）に示す工程］で
は、有機溶剤（例えば、アセトン）によってレジスト層
１２を除去する。
【００６１】この後の熱処理の工程［図４（ｆ）に示す
工程］では、酸素中において６００℃で３０ｍｉｎ程度
の熱処理が行われる。レジスト層１２が除去された層間
絶縁膜１１上及び層間絶縁膜１１がエッチングされた上
部電極層４上の全面にＡｌ配線層１３を形成する工程
［図４（ｇ）に示す工程］では、層間絶縁膜１１及び上
部電極層４の全面にＴｉとＴｉＮとＡｌとを順次積層し
てＡｌ配線層１３を成膜する。
工程］では、酸素中において６００℃で３０ｍｉｎ程度
の熱処理が行われる。レジスト層１２が除去された層間
絶縁膜１１上及び層間絶縁膜１１がエッチングされた上
部電極層４上の全面にＡｌ配線層１３を形成する工程
［図４（ｇ）に示す工程］では、層間絶縁膜１１及び上
部電極層４の全面にＴｉとＴｉＮとＡｌとを順次積層し
てＡｌ配線層１３を成膜する。
【００６２】Ａｌ配線層１３上にレジスト層１４を形成
する工程［図４（ｈ）に示す工程］では、Ａｌ配線層１
３上に再びレジスト層１４を形成する。Ａｌ配線層１３
を選択的にエッチングする工程［図４（ｉ）に示す工
程］では、エッチング方法としてＥＣＲプラズマエッチ
ングを用い、ガスとして還元性の無いＣｌ2 を用いてい
る。
する工程［図４（ｈ）に示す工程］では、Ａｌ配線層１
３上に再びレジスト層１４を形成する。Ａｌ配線層１３
を選択的にエッチングする工程［図４（ｉ）に示す工
程］では、エッチング方法としてＥＣＲプラズマエッチ
ングを用い、ガスとして還元性の無いＣｌ2 を用いてい
る。
【００６３】Ａｌ配線層１３上からレジスト層１４を除
去した後の熱処理の工程［図４（ｊ），（ｇ）に示す工
程］では、窒素中において４００℃で３０ｍｉｎ程度の
熱処理を行う。ここで、熱処理の雰囲気ガスとして窒素
を用いたのはＡｌ等の酸化を防止するためである。
去した後の熱処理の工程［図４（ｊ），（ｇ）に示す工
程］では、窒素中において４００℃で３０ｍｉｎ程度の
熱処理を行う。ここで、熱処理の雰囲気ガスとして窒素
を用いたのはＡｌ等の酸化を防止するためである。
【００６４】図５は本発明の一実施例においてガスにＣ
ＨＦ3 を用いてエッチングした場合のエッチング前とエ
ッチング直後と６００℃の酸素中での３０ｍｉｎの熱処
理後とにおける３Ｖでの強誘電体層３のリーク電流（印
可電圧３Ｖの場合）の変遷を示す図である。図におい
て、強誘電体層３のリーク電流はエッチング直後にエッ
チング前と比べて大きくなっている。これはＣＨＦ3 に
よる強誘電体層３の還元が原因である。但し、ＣＨＦ3
による還元作用は小さいため、６００℃の熱処理を行う
ことによって再びエッチング前の値に回復している。し
たがって、強誘電体層３へのエッチングダメージは図４
（ｆ）に示す工程で回復する。この場合には６００℃と
いう低温であるため、この熱処理がデバイスに悪影響を
及ぼすことは無い。
ＨＦ3 を用いてエッチングした場合のエッチング前とエ
ッチング直後と６００℃の酸素中での３０ｍｉｎの熱処
理後とにおける３Ｖでの強誘電体層３のリーク電流（印
可電圧３Ｖの場合）の変遷を示す図である。図におい
て、強誘電体層３のリーク電流はエッチング直後にエッ
チング前と比べて大きくなっている。これはＣＨＦ3 に
よる強誘電体層３の還元が原因である。但し、ＣＨＦ3
による還元作用は小さいため、６００℃の熱処理を行う
ことによって再びエッチング前の値に回復している。し
たがって、強誘電体層３へのエッチングダメージは図４
（ｆ）に示す工程で回復する。この場合には６００℃と
いう低温であるため、この熱処理がデバイスに悪影響を
及ぼすことは無い。
【００６５】また、図４に示す製造工程では図１に示す
加工工程と同様に、このエッチングガスに１０％程度の
Ｏ2 を混合して用いれば、還元による劣化を低減させる
のに有効である。
加工工程と同様に、このエッチングガスに１０％程度の
Ｏ2 を混合して用いれば、還元による劣化を低減させる
のに有効である。
【００６６】図６（ａ）はガスにＣｌ2 を用いてエッチ
ングした場合のエッチング前とエッチング直後と４００
℃の窒素中での３０ｍｉｎの熱処理後とにおける印加電
圧３Ｖでの強誘電体層３のリーク電流の変遷を示す図で
あり、図６（ｂ）はガスにＢＣｌ3 を用いてエッチング
した場合のエッチング前とエッチング直後と４００℃の
窒素中での３０ｍｉｎの熱処理後とにおける印加電圧３
Ｖでの強誘電体層３のリーク電流の変遷を示す図であ
る。
ングした場合のエッチング前とエッチング直後と４００
℃の窒素中での３０ｍｉｎの熱処理後とにおける印加電
圧３Ｖでの強誘電体層３のリーク電流の変遷を示す図で
あり、図６（ｂ）はガスにＢＣｌ3 を用いてエッチング
した場合のエッチング前とエッチング直後と４００℃の
窒素中での３０ｍｉｎの熱処理後とにおける印加電圧３
Ｖでの強誘電体層３のリーク電流の変遷を示す図であ
る。
【００６７】Ａｌ配線層１３が形成されると、上述した
６００℃の熱処理はＡｌの融解や酸化のために不可能と
なる。Ｃｌ2 の場合にはエッチング直後のリーク電流が
ＢＣｌ3 の場合と比べて小さい上に、４００℃の熱処理
後にはエッチング前の値に回復するのに対し、ＢＣｌ3
の場合にはエッチング直後の値が大きく、熱処理後もエ
ッチング前の値に回復しない。これはＢＣｌ3 の還元性
のために生じたエッチングダメージがＣｌ2 の場合と比
べて大きいことに起因している。したがって、この場合
にもＣｌ2 を用いると、強誘電体層３のエッチングダメ
ージが小さく、より低温度の熱処理で、そのエッチング
ダメージが回復する。
６００℃の熱処理はＡｌの融解や酸化のために不可能と
なる。Ｃｌ2 の場合にはエッチング直後のリーク電流が
ＢＣｌ3 の場合と比べて小さい上に、４００℃の熱処理
後にはエッチング前の値に回復するのに対し、ＢＣｌ3
の場合にはエッチング直後の値が大きく、熱処理後もエ
ッチング前の値に回復しない。これはＢＣｌ3 の還元性
のために生じたエッチングダメージがＣｌ2 の場合と比
べて大きいことに起因している。したがって、この場合
にもＣｌ2 を用いると、強誘電体層３のエッチングダメ
ージが小さく、より低温度の熱処理で、そのエッチング
ダメージが回復する。
【００６８】尚、還元性の無いＣｌ2 を用いた場合でも
エッチング直後には劣化が生じているのは、レジスト層
１４から発生した水素による影響及びプラズマ中でのチ
ャージアップによる強誘電体層３の劣化の影響である。
この場合にも上述した例と同様に、Ｏ2 をエッチングガ
スに添加することで、やはりその還元作用を緩和できる
ため、有効である。
エッチング直後には劣化が生じているのは、レジスト層
１４から発生した水素による影響及びプラズマ中でのチ
ャージアップによる強誘電体層３の劣化の影響である。
この場合にも上述した例と同様に、Ｏ2 をエッチングガ
スに添加することで、やはりその還元作用を緩和できる
ため、有効である。
【００６９】図７（ａ）〜（ｈ）は図４の製造方法で成
膜されたＡｌ配線層１３のエッチング方法を示す工程例
の断面図である。図において、１５は層間絶縁膜（無ド
ープガラス）［以下、ＮＳＧ（Ｎｏｎ−ｄｏｐｅ Ｓｉ
ｌｉｃｏｎ Ｇｌａｓｓ）とする］層を示している。
膜されたＡｌ配線層１３のエッチング方法を示す工程例
の断面図である。図において、１５は層間絶縁膜（無ド
ープガラス）［以下、ＮＳＧ（Ｎｏｎ−ｄｏｐｅ Ｓｉ
ｌｉｃｏｎ Ｇｌａｓｓ）とする］層を示している。
【００７０】この加工工程においては、上記の方法でレ
ジスト層１２が除去された層間絶縁膜１１上及び層間絶
縁膜１１がエッチングされた上部電極層４上の全面にＡ
ｌ配線層１３を成膜した後［図７（ａ）参照］、そのＡ
ｌ配線層１３上の全面にＯ3とＴＥＯＳ（テトラエトキ
シシラン）とを用いたＣＶＤ法によってＮＳＧ層１５を
成膜する［図７（ｂ）参照］。
ジスト層１２が除去された層間絶縁膜１１上及び層間絶
縁膜１１がエッチングされた上部電極層４上の全面にＡ
ｌ配線層１３を成膜した後［図７（ａ）参照］、そのＡ
ｌ配線層１３上の全面にＯ3とＴＥＯＳ（テトラエトキ
シシラン）とを用いたＣＶＤ法によってＮＳＧ層１５を
成膜する［図７（ｂ）参照］。
【００７１】この加工工程では前工程で成膜されたＮＳ
Ｇ層１５上にレジスト層１４を形成し［図７（ｃ）参
照］、ＣＦ4 またはＣＨＦ3 によってＮＳＧ層１５を選
択的にエッチングし［図７（ｄ）参照］、ＮＳＧ層１５
上からレジスト層１４を除去する［図７（ｅ）参照］。
その後、この加工工程ではＡｌ配線層１３をＣｌ2 を用
いてエッチングし［図７（ｆ）参照］、Ａｌ配線層１３
上からＮＳＧ層１５をエッチングにより除去した後［図
７（ｇ）参照］、３００℃程度の熱処理を行う［図７
（ｈ）参照］。
Ｇ層１５上にレジスト層１４を形成し［図７（ｃ）参
照］、ＣＦ4 またはＣＨＦ3 によってＮＳＧ層１５を選
択的にエッチングし［図７（ｄ）参照］、ＮＳＧ層１５
上からレジスト層１４を除去する［図７（ｅ）参照］。
その後、この加工工程ではＡｌ配線層１３をＣｌ2 を用
いてエッチングし［図７（ｆ）参照］、Ａｌ配線層１３
上からＮＳＧ層１５をエッチングにより除去した後［図
７（ｇ）参照］、３００℃程度の熱処理を行う［図７
（ｈ）参照］。
【００７２】上述したＡｌ配線１３上にＮＳＧ層１５を
成膜する工程［図７（ｂ）に示す工程］では、Ａｌ配線
１３上の全面に、Ｏ3 とＴＥＯＳ（テトラエトキシシラ
ン）を用いたＣＶＤ法によって２００ｎｍ程度のＮＳＧ
層１５を成膜している。この場合にはＯ3 による酸化作
用が強く、ＮＳＧ層１５の成膜時の還元による劣化は生
じない。また、ＮＳＧ層１５の成膜時の基板温度は４０
０℃以下で行うことができ、Ａｌ配線層１３の酸化も発
生しない。
成膜する工程［図７（ｂ）に示す工程］では、Ａｌ配線
１３上の全面に、Ｏ3 とＴＥＯＳ（テトラエトキシシラ
ン）を用いたＣＶＤ法によって２００ｎｍ程度のＮＳＧ
層１５を成膜している。この場合にはＯ3 による酸化作
用が強く、ＮＳＧ層１５の成膜時の還元による劣化は生
じない。また、ＮＳＧ層１５の成膜時の基板温度は４０
０℃以下で行うことができ、Ａｌ配線層１３の酸化も発
生しない。
【００７３】ＣＦ4 またはＣＨＦ3 によってＮＳＧ層１
５を選択的にエッチングする工程［図７（ｄ）に示す工
程］では、ＣＨＦ3 またはＣＦ4 を用いてＥＣＲプラズ
マエッチングによってＮＳＧ層１５のエッチングを行
う。この場合には上記のコンタクトエッチングの場合で
述べたようにやはり劣化は生じない。
５を選択的にエッチングする工程［図７（ｄ）に示す工
程］では、ＣＨＦ3 またはＣＦ4 を用いてＥＣＲプラズ
マエッチングによってＮＳＧ層１５のエッチングを行
う。この場合には上記のコンタクトエッチングの場合で
述べたようにやはり劣化は生じない。
【００７４】ＮＳＧ層１５上からレジスト層１４を除去
する工程［図７（ｅ）に示す工程］では、レジスト層１
４がアセトン等の有機溶剤で除去される。Ａｌ配線層１
３をＣｌ2 でエッチングする工程［図７（ｆ）に示す工
程］では、ＮＳＧ層１５をマスクとしてＣｌ2 を用いて
ＡｌのＥＣＲプラズマエッチングが行われる。この時、
水素の発生源となるレジスト層１４は存在しないので、
これによる劣化は全く生じない。
する工程［図７（ｅ）に示す工程］では、レジスト層１
４がアセトン等の有機溶剤で除去される。Ａｌ配線層１
３をＣｌ2 でエッチングする工程［図７（ｆ）に示す工
程］では、ＮＳＧ層１５をマスクとしてＣｌ2 を用いて
ＡｌのＥＣＲプラズマエッチングが行われる。この時、
水素の発生源となるレジスト層１４は存在しないので、
これによる劣化は全く生じない。
【００７５】Ａｌ配線層１３上からＮＳＧ層１５を除去
する工程［図７（ｇ）に示す工程］では、図７（ｄ）に
示す工程と同様のガスを用いて、マスクとして残ったＮ
ＳＧｌ５を図７（ｄ）に示す工程と同様にエッチングす
る。熱処理の工程［図７（ｈ）に示す工程］では、３０
０℃の窒素中での熱処理が行われる。
する工程［図７（ｇ）に示す工程］では、図７（ｄ）に
示す工程と同様のガスを用いて、マスクとして残ったＮ
ＳＧｌ５を図７（ｄ）に示す工程と同様にエッチングす
る。熱処理の工程［図７（ｈ）に示す工程］では、３０
０℃の窒素中での熱処理が行われる。
【００７６】この例の場合には還元による劣化は全く生
じていないが、他の原因によるエッチングのダメージ、
例えばチャージアップによるダメージが残存するため、
この熱処理を行う。但し、上記の例と比べてダメージが
小さいために、より低温である３００℃の熱処理で特性
は回復する。また、この時、熱処理無しでもリーク電流
のレベルは上記の例に比べて滅少しているため、リーク
電流に対して許容されるレベルによっては熱処理を省略
することも可能である。
じていないが、他の原因によるエッチングのダメージ、
例えばチャージアップによるダメージが残存するため、
この熱処理を行う。但し、上記の例と比べてダメージが
小さいために、より低温である３００℃の熱処理で特性
は回復する。また、この時、熱処理無しでもリーク電流
のレベルは上記の例に比べて滅少しているため、リーク
電流に対して許容されるレベルによっては熱処理を省略
することも可能である。
【００７７】本発明においては工程が複雑になるという
欠点が有するものの、レジストマスクでＣｌ2 をガスと
してエッチングした場合に、レジスト層１４から発生し
た水素による強誘電体層３の劣化を完全に防止すること
ができる。したがって、耐久性の高い強誘電体層３の容
量を得ることができる。
欠点が有するものの、レジストマスクでＣｌ2 をガスと
してエッチングした場合に、レジスト層１４から発生し
た水素による強誘電体層３の劣化を完全に防止すること
ができる。したがって、耐久性の高い強誘電体層３の容
量を得ることができる。
【００７８】上述した例では全て強誘電体としてＳＢＴ
を用いているが、これは他の酸化物強誘電体材料、例え
ばＰｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 等を用いた場合でも同様
の効果を持つことは明らかである。また、強誘電体のみ
ならず、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）等に用いられる高誘電体、
例えば（Ｂａx Ｓｒ1-x ）ＴｉＯ3 に対しても有効であ
る。また、半導体デバイスに用いられる酸化物材料で還
元によって劣化を生ずるもの全てに対して有効であるこ
とはもちろんである。
を用いているが、これは他の酸化物強誘電体材料、例え
ばＰｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 等を用いた場合でも同様
の効果を持つことは明らかである。また、強誘電体のみ
ならず、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）等に用いられる高誘電体、
例えば（Ｂａx Ｓｒ1-x ）ＴｉＯ3 に対しても有効であ
る。また、半導体デバイスに用いられる酸化物材料で還
元によって劣化を生ずるもの全てに対して有効であるこ
とはもちろんである。
【００７９】このように、強誘電体層３を含む容量が形
成された後に、反応ガスにＣｌ2 を含む反応性イオンエ
ッチングによって各層のエッチングを行い、そのエッチ
ングを行った後に６００℃以下の熱処理を行うことによ
って、容量のエッチングを高い効率で行うことができる
と同時に、そのエッチングダメージの回復も低温で行う
ことができる。
成された後に、反応ガスにＣｌ2 を含む反応性イオンエ
ッチングによって各層のエッチングを行い、そのエッチ
ングを行った後に６００℃以下の熱処理を行うことによ
って、容量のエッチングを高い効率で行うことができる
と同時に、そのエッチングダメージの回復も低温で行う
ことができる。
【００８０】また、強誘電体層３を含む容量が形成され
た後の全てのエッチング工程におけるダメージを低減す
ること、あるいはその回復を容易化することができるの
で、良好な特性を持つ容量及びこれを用いたメモリを得
ることができる。したがって、高い誘電率の誘電体層に
よる容量が形成された後の全てのエッチング工程で発生
する誘電体層の劣化の防止または誘電体層の劣化回復の
容易化を図ることができる。
た後の全てのエッチング工程におけるダメージを低減す
ること、あるいはその回復を容易化することができるの
で、良好な特性を持つ容量及びこれを用いたメモリを得
ることができる。したがって、高い誘電率の誘電体層に
よる容量が形成された後の全てのエッチング工程で発生
する誘電体層の劣化の防止または誘電体層の劣化回復の
容易化を図ることができる。
【００８１】尚、請求項の記載に関連して本発明はさら
に次の態様をとりうる。
に次の態様をとりうる。
【００８２】（１）高い誘電率の誘電体層を含んで容量
が形成される半導体メモリであって、前記容量を形成し
た後の各層のエッチングが反応性イオンエッチングによ
り行われかつそのエッチングを行った後に熱処理を行う
ようにしたことを特徴とする半導体メモリ。
が形成される半導体メモリであって、前記容量を形成し
た後の各層のエッチングが反応性イオンエッチングによ
り行われかつそのエッチングを行った後に熱処理を行う
ようにしたことを特徴とする半導体メモリ。
【００８３】（２）前記反応性イオンエッチングの反応
ガスに塩素を含むことを特徴とする（１）記載の半導体
メモリ。
ガスに塩素を含むことを特徴とする（１）記載の半導体
メモリ。
【００８４】（３）前記熱処理の処理温度を６００℃以
下としたことを特徴とする（１）または（２）記載の半
導体メモリ。
下としたことを特徴とする（１）または（２）記載の半
導体メモリ。
【００８５】（４）前記熱処理の処理を酸素雰囲気中で
行うようにしたことを特徴とする（１）から（３）のい
ずれか記載の半導体メモリ。
行うようにしたことを特徴とする（１）から（３）のい
ずれか記載の半導体メモリ。
【００８６】（５）前記容量上に形成された後に前記反
応性イオンエッチングによりエッチングされてから熱処
理が行われる層間絶縁膜を含むことを特徴とする（１）
から（４）のいずれか記載の半導体メモリ。
応性イオンエッチングによりエッチングされてから熱処
理が行われる層間絶縁膜を含むことを特徴とする（１）
から（４）のいずれか記載の半導体メモリ。
【００８７】（６）前記熱処理を３００℃から６００℃
までの間で行うようにしたことを特徴とする（５）記載
の半導体メモリ。
までの間で行うようにしたことを特徴とする（５）記載
の半導体メモリ。
【００８８】（７）前記熱処理を酸素雰囲気中で行うよ
うにしたことを特徴とする（５）または（６）記載の半
導体メモリ。
うにしたことを特徴とする（５）または（６）記載の半
導体メモリ。
【００８９】（８）前記層間絶縁膜のエッチングの反応
ガスにＣＨＦ3 を用いることを特徴とする（５）から
（７）のいずれか記載の半導体メモリ。
ガスにＣＨＦ3 を用いることを特徴とする（５）から
（７）のいずれか記載の半導体メモリ。
【００９０】（９）前記層間絶縁膜の上に形成された後
に前記反応性イオンエッチングによりエッチングされて
から熱処理が行われる金属配線を含むことを特徴とする
（５）から（８）のいずれか記載の半導体メモリ。
に前記反応性イオンエッチングによりエッチングされて
から熱処理が行われる金属配線を含むことを特徴とする
（５）から（８）のいずれか記載の半導体メモリ。
【００９１】（１０）前記金属配線のエッチングの反応
ガスに非還元性の気体を用いることを特徴とする（９）
記載の半導体メモリ。
ガスに非還元性の気体を用いることを特徴とする（９）
記載の半導体メモリ。
【００９２】（１１）前記反応性イオンエッチングの反
応ガスに塩素を含むことを特徴とする（９）または（１
０）記載の半導体メモリ。
応ガスに塩素を含むことを特徴とする（９）または（１
０）記載の半導体メモリ。
【００９３】（１２）前記熱処理の処理温度を４００℃
以下としたことを特徴とする（９）から（１１）のいず
れか記載の半導体メモリ。
以下としたことを特徴とする（９）から（１１）のいず
れか記載の半導体メモリ。
【００９４】（１３）前記熱処理を窒素雰囲気中で行う
ようにしたことを特徴とする（９）から（１２）のいず
れか記載の半導体メモリの製造方法。
ようにしたことを特徴とする（９）から（１２）のいず
れか記載の半導体メモリの製造方法。
【００９５】（１４）前記金属配線のエッチングのマス
クとしてシリコン酸化膜及びシリコン窒化膜のうちの一
方を用いることを特徴とする（９）から（１３）のいず
れか記載の半導体メモリ。
クとしてシリコン酸化膜及びシリコン窒化膜のうちの一
方を用いることを特徴とする（９）から（１３）のいず
れか記載の半導体メモリ。
【００９６】（１５）前記反応性イオンエッチングの反
応ガスに酸素を含むことを特徴とする（１）から（１
４）のいずれか記載の半導体メモリ。
応ガスに酸素を含むことを特徴とする（１）から（１
４）のいずれか記載の半導体メモリ。
【００９７】（１６）前記容量をシリコン基板上に直接
形成したことを特徴とする（１）から（１５）のいずれ
か記載の半導体メモリ。
形成したことを特徴とする（１）から（１５）のいずれ
か記載の半導体メモリ。
【００９８】（１７）前記容量をシリコン基板上に絶縁
膜を介して形成したことを特徴とする（１）から（１
５）のいずれか記載の半導体メモリ。
膜を介して形成したことを特徴とする（１）から（１
５）のいずれか記載の半導体メモリ。
【００９９】（１８）前記シリコン基板に集積回路を含
むことを特徴とする（１６）または（１７）記載の半導
体メモリ。
むことを特徴とする（１６）または（１７）記載の半導
体メモリ。
【０１００】（１９）前記高い誘電率の誘電体がＳｒＢ
ｉ2 Ｔａ2 Ｏ9 及びＰｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 の一方
であることを特徴とする（１）から（１８）のいずれか
記載の半導体メモリ。
ｉ2 Ｔａ2 Ｏ9 及びＰｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 の一方
であることを特徴とする（１）から（１８）のいずれか
記載の半導体メモリ。
【０１０１】
【発明の効果】以上説明したように本発明によれば、高
い誘電率の誘電体層を含んで容量が形成される半導体メ
モリの製造方法において、反応ガスに塩素を含む反応性
イオンエッチングによって容量を形成した後の各層のエ
ッチングを行い、容量のエッチングを行った後に６００
℃以下の熱処理を行うことによって、高い誘電率の誘電
体層による容量が形成された後の全てのエッチング工程
で発生する誘電体層の劣化の防止または誘電体層の劣化
回復の容易化を図ることができるという効果がある。
い誘電率の誘電体層を含んで容量が形成される半導体メ
モリの製造方法において、反応ガスに塩素を含む反応性
イオンエッチングによって容量を形成した後の各層のエ
ッチングを行い、容量のエッチングを行った後に６００
℃以下の熱処理を行うことによって、高い誘電率の誘電
体層による容量が形成された後の全てのエッチング工程
で発生する誘電体層の劣化の防止または誘電体層の劣化
回復の容易化を図ることができるという効果がある。
【図１】（ａ）〜（ｈ）は本発明の一実施例による加工
方法の工程例を示す断面図である。
方法の工程例を示す断面図である。
【図２】（ａ）は本発明の一実施例による加工方法の条
件で強誘電体層をエッチングした容量における印可電圧
５Ｖでのリーク電流密度を複数点の試科について各種条
件で測った時の結果を示す図、（ｂ）は従来のイオンミ
リング法によって強誘電体層をエッチングした容量にお
ける印可電圧５Ｖでのリーク電流密度を複数点の試科に
ついて測った時の結果を示す図である。
件で強誘電体層をエッチングした容量における印可電圧
５Ｖでのリーク電流密度を複数点の試科について各種条
件で測った時の結果を示す図、（ｂ）は従来のイオンミ
リング法によって強誘電体層をエッチングした容量にお
ける印可電圧５Ｖでのリーク電流密度を複数点の試科に
ついて測った時の結果を示す図である。
【図３】本発明の一実施例による６００℃の熱処理後に
おける容量のヒステリシス特性と８００℃の熱処理後に
おける容量のヒステリシス特性とを比べた結果を示す図
である。
おける容量のヒステリシス特性と８００℃の熱処理後に
おける容量のヒステリシス特性とを比べた結果を示す図
である。
【図４】（ａ）〜（ｋ）は図１の加工方法で加工された
容量を用いた半導体メモリの製造方法を示す工程例の断
面図である。
容量を用いた半導体メモリの製造方法を示す工程例の断
面図である。
【図５】本発明の一実施例においてガスにＣＨＦ3 を用
いてエッチングした場合のエッチング前とエッチング直
後と６００℃の酸素中での３０ｍｉｎの熱処理後とにお
ける３Ｖでの強誘電体層のリーク電流の変遷を示す図で
ある。
いてエッチングした場合のエッチング前とエッチング直
後と６００℃の酸素中での３０ｍｉｎの熱処理後とにお
ける３Ｖでの強誘電体層のリーク電流の変遷を示す図で
ある。
【図６】（ａ）はガスにＣｌ2 を用いてエッチングした
場合のエッチング前とエッチング直後と４００℃の窒素
中での３０ｍｉｎの熱処理後とにおける印加電圧３Ｖで
の強誘電体層のリーク電流の変遷を示す図、（ｂ）はガ
スにＢＣｌ3 を用いてエッチングした場合のエッチング
前とエッチング直後と４００℃の窒素中での３０ｍｉｎ
の熱処理後とにおける印加電圧３Ｖでの強誘電体層のリ
ーク電流の変遷を示す図である。
場合のエッチング前とエッチング直後と４００℃の窒素
中での３０ｍｉｎの熱処理後とにおける印加電圧３Ｖで
の強誘電体層のリーク電流の変遷を示す図、（ｂ）はガ
スにＢＣｌ3 を用いてエッチングした場合のエッチング
前とエッチング直後と４００℃の窒素中での３０ｍｉｎ
の熱処理後とにおける印加電圧３Ｖでの強誘電体層のリ
ーク電流の変遷を示す図である。
【図７】（ａ）〜（ｈ）は図４の製造方法で成膜された
Ａｌ配線層のエッチング方法を示す工程例の断面図であ
る。
Ａｌ配線層のエッチング方法を示す工程例の断面図であ
る。
【図８】強誘電体のヒステリシス特性を示す図である。
【図９】（ａ）〜（ｇ）は従来の強誘電体容量の製造方
法の工程例を示す断面図である。
法の工程例を示す断面図である。
【図１０】（ａ）〜（ｉ）は強誘電対容量を用いた半導
体装置の従来の製造方法の工程例を示す断面図である。
体装置の従来の製造方法の工程例を示す断面図である。
１ ＳｉＯ2 層 ２ 下部電極層 ３ 強誘電体層 ４ 上部電極層 ５、１２、１４ レジスト層 １１ 層間絶縁膜 １３ Ａｌ配線層 １５ ＮＳＧ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４５１ 21/8247 29/788 29/792 (72)発明者 林 喜宏 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (19)
- 【請求項１】 高い誘電率の誘電体層を含んで容量が形
成される半導体メモリの製造方法であって、反応性イオ
ンエッチングにより前記容量を形成した後の各層のエッ
チングを行う工程と、前記容量のエッチングを行った後
に熱処理を行う工程とを有することを特徴とする半導体
メモリの製造方法。 - 【請求項２】 前記反応性イオンエッチングの反応ガス
に塩素を含むことを特徴とする請求項１記載の半導体メ
モリの製造方法。 - 【請求項３】 前記熱処理は、その処理温度を６００℃
以下としたことを特徴とする請求項１または請求項２記
載の半導体メモリの製造方法。 - 【請求項４】 前記熱処理は、その処理を酸素雰囲気中
で行うようにしたことを特徴とする請求項１から請求項
３のいずれか記載の半導体メモリの製造方法。 - 【請求項５】 前記容量上に層間絶縁膜を形成する工程
と、前記層間絶縁膜を前記反応性イオンエッチングによ
りエッチングする工程と、前記層間絶縁膜のエッチング
を行った後に熱処理を行う工程とを含むことを特徴とす
る請求項１から請求項４のいずれか記載の半導体メモリ
の製造方法。 - 【請求項６】 前記熱処理は、その処理温度を３００℃
から６００℃までの間としたことを特徴とする請求項５
記載の半導体メモリの製造方法。 - 【請求項７】 前記熱処理は、その処理を酸素雰囲気中
で行うようにしたことを特徴とする請求項５または請求
項６記載の半導体メモリの製造方法。 - 【請求項８】 前記層間絶縁膜のエッチングは、反応ガ
スにＣＨＦ3 を用いることを特徴とする請求項５から請
求項７のいずれか記載の半導体メモリの製造方法。 - 【請求項９】 前記層間絶縁膜の上に金属配線を形成す
る工程と、前記金属配線を前記反応性イオンエッチング
によりエッチングする工程と、前記金属配線のエッチン
グを行った後に熱処理を行う工程とを含むことを特徴と
する請求項５から請求項８のいずれか記載の半導体メモ
リの製造方法。 - 【請求項１０】 前記金属配線のエッチングは、反応ガ
スに非還元性の気体を用いることを特徴とする請求項９
記載の半導体メモリの製造方法。 - 【請求項１１】 前記反応性イオンエッチングの反応ガ
スは、塩素を含むことを特徴とする請求項９または請求
項１０記載の半導体メモリの製造方法。 - 【請求項１２】 前記熱処理は、その処理温度を４００
℃以下としたことを特徴とする請求項９から請求項１１
のいずれか記載の半導体メモリの製造方法。 - 【請求項１３】 前記熱処理は、窒素雰囲気中で行うよ
うにしたことを特徴とする請求項９から請求項１２のい
ずれか記載の半導体メモリの製造方法。 - 【請求項１４】 前記金属配線のエッチングは、マスク
としてシリコン酸化膜及びシリコン窒化膜のうちの一方
を用いることを特徴とする請求項９から請求項１３のい
ずれか記載の半導体メモリの製造方法。 - 【請求項１５】 前記反応性イオンエッチングの反応ガ
スに酸素を含むことを特徴とする請求項１から請求項１
４のいずれか記載の半導体メモリの製造方法。 - 【請求項１６】 前記容量は、シリコン基板上に直接形
成したことを特徴とする請求項１から請求項１５のいず
れか記載の半導体メモリの製造方法。 - 【請求項１７】 前記容量は、シリコン基板上に絶縁膜
を介して形成したことを特徴とする請求項１から請求項
１５のいずれか記載の半導体メモリの製造方法。 - 【請求項１８】 前記シリコン基板は、集積回路を含む
ことを特徴とする請求項１６または請求項１７記載の半
導体メモリの製造方法。 - 【請求項１９】 前記高い誘電率の誘電体は、ＳｒＢｉ
2 Ｔａ2 Ｏ9 及びＰｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 の一方で
あることを特徴とする請求項１から請求項１８のいずれ
か記載の半導体メモリの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9049526A JP3024747B2 (ja) | 1997-03-05 | 1997-03-05 | 半導体メモリの製造方法 |
| US09/033,912 US6100201A (en) | 1997-03-05 | 1998-03-03 | Method of forming a semiconductor memory device |
| KR1019980007275A KR19980079937A (ko) | 1997-03-05 | 1998-03-05 | 반도체 메모리 소자 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9049526A JP3024747B2 (ja) | 1997-03-05 | 1997-03-05 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10247724A true JPH10247724A (ja) | 1998-09-14 |
| JP3024747B2 JP3024747B2 (ja) | 2000-03-21 |
Family
ID=12833599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9049526A Expired - Lifetime JP3024747B2 (ja) | 1997-03-05 | 1997-03-05 | 半導体メモリの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6100201A (ja) |
| JP (1) | JP3024747B2 (ja) |
| KR (1) | KR19980079937A (ja) |
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| JP2004023078A (ja) * | 2002-06-20 | 2004-01-22 | Fujitsu Ltd | 半導体装置の製造方法 |
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Also Published As
| Publication number | Publication date |
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| JP3024747B2 (ja) | 2000-03-21 |
| KR19980079937A (ko) | 1998-11-25 |
| US6100201A (en) | 2000-08-08 |
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