JPH0667205A - 光弁用半導体装置とその製造方法 - Google Patents
光弁用半導体装置とその製造方法Info
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- JPH0667205A JPH0667205A JP22050492A JP22050492A JPH0667205A JP H0667205 A JPH0667205 A JP H0667205A JP 22050492 A JP22050492 A JP 22050492A JP 22050492 A JP22050492 A JP 22050492A JP H0667205 A JPH0667205 A JP H0667205A
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- G02F2202/00—Materials and properties
- G02F2202/10—Materials and properties semiconductor
- G02F2202/105—Materials and properties semiconductor single crystal Si
Abstract
(57)【要約】
【目的】 半導体基板をそのまま利用して駆動回路と画
素アレイが一体的に形成された透過型の光弁用半導体装
置を構成する。 【構成】 光弁用半導体装置は、所定の肉厚を有する非
透明部１と肉厚の除去された透明部２を有するバルクの
単結晶シリコン等からなる半導体基板３を利用して構成
される。透明部２には画素アレイ９が形成されており、
非透明部１の主面側には駆動回路８が形成されている。
この半導体基板３の主面４側には透明支持基板５が積層
されており補強構造を与えている。透明部２は半導体基
板３の裏面側から選択的にエッチング除去される。
素アレイが一体的に形成された透過型の光弁用半導体装
置を構成する。 【構成】 光弁用半導体装置は、所定の肉厚を有する非
透明部１と肉厚の除去された透明部２を有するバルクの
単結晶シリコン等からなる半導体基板３を利用して構成
される。透明部２には画素アレイ９が形成されており、
非透明部１の主面側には駆動回路８が形成されている。
この半導体基板３の主面４側には透明支持基板５が積層
されており補強構造を与えている。透明部２は半導体基
板３の裏面側から選択的にエッチング除去される。
Description
【０００１】
【産業上の利用分野】本発明は光弁用半導体装置とその
製造方法に関する。より詳しくは、アクティブマトリク
ス型液晶表示装置に代表される平板型光弁の駆動基板に
用いられる光透過性の半導体装置及びその製造方法に関
する。
製造方法に関する。より詳しくは、アクティブマトリク
ス型液晶表示装置に代表される平板型光弁の駆動基板に
用いられる光透過性の半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】図２６はアクティブマトリクス型液晶表
示装置に用いられる駆動基板の一般的な構成を示す。駆
動基板１００１の表面には画素アレイ１００２と、Ｘド
ライバ１００３及びＹドライバ１００４等からなる周辺
駆動回路がＩＣ製造プロセスにより集積的に形成されて
いる。
示装置に用いられる駆動基板の一般的な構成を示す。駆
動基板１００１の表面には画素アレイ１００２と、Ｘド
ライバ１００３及びＹドライバ１００４等からなる周辺
駆動回路がＩＣ製造プロセスにより集積的に形成されて
いる。
【０００３】図２７は画素アレイを模式的に示したもの
である。複数の走査線１００５と複数の信号線１００６
との交点には画素スイッチング用の薄膜トランジスタ
（ＴＦＴ）１００７が形成されている。ＴＦＴ１００７
のゲート電極は対応する走査線１００５に接続され、ソ
ース電極は対応する信号線に接続され、ドレイン電極は
対応する液晶画素１００８に接続される。なお液晶画素
１００８は駆動基板と対向基板との間に充填された液晶
層から構成されている。走査線１００５を介して選択さ
れたＴＦＴ１００７が導通し、信号線１００６を介して
画像信号を対応する液晶画素１００８に書き込む。
である。複数の走査線１００５と複数の信号線１００６
との交点には画素スイッチング用の薄膜トランジスタ
（ＴＦＴ）１００７が形成されている。ＴＦＴ１００７
のゲート電極は対応する走査線１００５に接続され、ソ
ース電極は対応する信号線に接続され、ドレイン電極は
対応する液晶画素１００８に接続される。なお液晶画素
１００８は駆動基板と対向基板との間に充填された液晶
層から構成されている。走査線１００５を介して選択さ
れたＴＦＴ１００７が導通し、信号線１００６を介して
画像信号を対応する液晶画素１００８に書き込む。
【０００４】ＴＦＴを構成する半導体薄膜材料としては
従来からポリシリコンやアモルファスシリコンが広く用
いられている。しかしながら、これらの材料は移動度が
比較的低い為周辺駆動回路を構成するトランジスタ素子
に利用する場合困難を伴なう。そこで、周辺駆動回路素
子を単結晶シリコントランジスタで構成する技術が近年
開発されており、例えば特開平３−１００５１６号公報
に開示されている。この従来技術では、石英ガラス等の
透明絶縁材料からなるウェハの上に単結晶シリコンウェ
ハを貼着した構造を有する複合基板を用いている。単結
晶シリコンウェハの一部をエッチングにより除去した
後、露出した石英ガラスウェハの表面に画素アレイを形
成するとともに、単結晶シリコンウェハの残された部分
に周辺駆動回路を形成するものである。
従来からポリシリコンやアモルファスシリコンが広く用
いられている。しかしながら、これらの材料は移動度が
比較的低い為周辺駆動回路を構成するトランジスタ素子
に利用する場合困難を伴なう。そこで、周辺駆動回路素
子を単結晶シリコントランジスタで構成する技術が近年
開発されており、例えば特開平３−１００５１６号公報
に開示されている。この従来技術では、石英ガラス等の
透明絶縁材料からなるウェハの上に単結晶シリコンウェ
ハを貼着した構造を有する複合基板を用いている。単結
晶シリコンウェハの一部をエッチングにより除去した
後、露出した石英ガラスウェハの表面に画素アレイを形
成するとともに、単結晶シリコンウェハの残された部分
に周辺駆動回路を形成するものである。
【０００５】
【発明が解決しようとする課題】しかしながら、石英ガ
ラスウェハと単結晶シリコンウェハを接合した複合基板
に対して１０００℃以上の高温ＩＣプロセスを施すと熱
膨張係数の相違により基板の変形が生じ製造歩留り及び
信頼性を著しく損なうという課題があった。かかる従来
技術の課題に鑑み、本発明は熱的に歪の生じない安定し
た基板を用いて光弁用半導体装置を構成する事を目的と
する。
ラスウェハと単結晶シリコンウェハを接合した複合基板
に対して１０００℃以上の高温ＩＣプロセスを施すと熱
膨張係数の相違により基板の変形が生じ製造歩留り及び
信頼性を著しく損なうという課題があった。かかる従来
技術の課題に鑑み、本発明は熱的に歪の生じない安定し
た基板を用いて光弁用半導体装置を構成する事を目的と
する。
【０００６】
【課題を解決するための手段】上述した従来の技術の課
題を解決し本発明の目的を達成する為に講じられた手段
を、図１に基き説明する。先ず、（Ｂ）に示す様に、本
発明にかかる光弁用半導体装置は、所定の肉厚を有する
非透明部１と肉厚の除去された透明部２を有する半導体
基板３を備えている。この半導体基板３は、例えばバル
クの単結晶シリコンウェハからなる。半導体基板３の主
面４上透明部２には画素アレイが形成されているととも
に、同一主面４上で非透明部１には駆動回路が形成され
ている。さらに、画素アレイ及び駆動回路が設けられた
半導体基板の主面４側には石英ガラス等からなる透明支
持基板５が積層されている。好ましくは、支持基板５は
保護膜６及び接着剤層７を介して半導体基板３に接着さ
れている。
題を解決し本発明の目的を達成する為に講じられた手段
を、図１に基き説明する。先ず、（Ｂ）に示す様に、本
発明にかかる光弁用半導体装置は、所定の肉厚を有する
非透明部１と肉厚の除去された透明部２を有する半導体
基板３を備えている。この半導体基板３は、例えばバル
クの単結晶シリコンウェハからなる。半導体基板３の主
面４上透明部２には画素アレイが形成されているととも
に、同一主面４上で非透明部１には駆動回路が形成され
ている。さらに、画素アレイ及び駆動回路が設けられた
半導体基板の主面４側には石英ガラス等からなる透明支
持基板５が積層されている。好ましくは、支持基板５は
保護膜６及び接着剤層７を介して半導体基板３に接着さ
れている。
【０００７】（Ａ）は、（Ｂ）に示した光弁用半導体装
置の半完成品状態を示す。バルクのシリコン単結晶ウェ
ハからなる半導体基板３に対して高温ＩＣプロセスを適
用し前述した様に駆動回路８及び画素アレイ９を同時に
形成する。この例では、駆動回路８は半導体基板３の主
面４に対して直接形成された単結晶トランジスタ１０を
含んでいる。又画素アレイ９はスイッチング素子となる
ＴＦＴ１１及び画素電極１２等を含んでいる。この画素
アレイ９は半導体基板３の主面４に沿って予め設けられ
た下地の絶縁膜１３の上に形成される。画素アレイ９と
駆動回路８は同一基板上において金属配線１４により互
いに結線されている。
置の半完成品状態を示す。バルクのシリコン単結晶ウェ
ハからなる半導体基板３に対して高温ＩＣプロセスを適
用し前述した様に駆動回路８及び画素アレイ９を同時に
形成する。この例では、駆動回路８は半導体基板３の主
面４に対して直接形成された単結晶トランジスタ１０を
含んでいる。又画素アレイ９はスイッチング素子となる
ＴＦＴ１１及び画素電極１２等を含んでいる。この画素
アレイ９は半導体基板３の主面４に沿って予め設けられ
た下地の絶縁膜１３の上に形成される。画素アレイ９と
駆動回路８は同一基板上において金属配線１４により互
いに結線されている。
【０００８】（Ｃ）は、（Ｂ）に示した光弁用半導体装
置を用いて組み立てられたアクティブマトリクス型液晶
表示装置を示している。この液晶表示装置は半導体基板
３に設けられた透明部の凹所を利用して組み立てられ
る。透明部に露出した下地絶縁膜１３の裏面側に配向膜
１４が形成される。さらに、シール材からなるスペーサ
１５を介して透明な対向基板１６を積層する。対向基板
１６の内表面には共通電極１７及び配向膜１８が形成さ
れている。一対の配向膜１４，１８の間に液晶層１９が
充填封入されている。なお、（Ｂ）においては触れなか
ったが保護膜６と接着剤層７の間には好ましくは平坦化
層２０が介在している。又、透明支持基板５はその周辺
部が一部除去されており、外部接続用の電極端子（パッ
ド電極）２３が露出している。
置を用いて組み立てられたアクティブマトリクス型液晶
表示装置を示している。この液晶表示装置は半導体基板
３に設けられた透明部の凹所を利用して組み立てられ
る。透明部に露出した下地絶縁膜１３の裏面側に配向膜
１４が形成される。さらに、シール材からなるスペーサ
１５を介して透明な対向基板１６を積層する。対向基板
１６の内表面には共通電極１７及び配向膜１８が形成さ
れている。一対の配向膜１４，１８の間に液晶層１９が
充填封入されている。なお、（Ｂ）においては触れなか
ったが保護膜６と接着剤層７の間には好ましくは平坦化
層２０が介在している。又、透明支持基板５はその周辺
部が一部除去されており、外部接続用の電極端子（パッ
ド電極）２３が露出している。
【０００９】引き続き図１を参照して本発明にかかる光
弁用半導体装置の製造方法を説明する。先ず、（Ａ）に
示す様に、半導体基板３の主面４に画素アレイ９及び駆
動回路８を形成する第１工程を行なう。この半導体基板
３は例えばバルクの単結晶シリコンウェハを使うので、
通常のＬＳＩ製造技術と同様に高温ＩＣプロセスを直接
適用できる。又、画素アレイ９に含まれるＴＦＴ１１や
駆動回路８に含まれる単結晶トランジスタ１０を同一プ
ロセスで作成する事も可能である。この第１工程では、
画素アレイ９の下に予め下地絶縁膜１３を設けておき、
後工程でエッチングストッパーとして機能する。この下
地絶縁膜１３は、例えば酸化シリコン膜、窒化シリコン
膜又はこれらの複合膜からなる。
弁用半導体装置の製造方法を説明する。先ず、（Ａ）に
示す様に、半導体基板３の主面４に画素アレイ９及び駆
動回路８を形成する第１工程を行なう。この半導体基板
３は例えばバルクの単結晶シリコンウェハを使うので、
通常のＬＳＩ製造技術と同様に高温ＩＣプロセスを直接
適用できる。又、画素アレイ９に含まれるＴＦＴ１１や
駆動回路８に含まれる単結晶トランジスタ１０を同一プ
ロセスで作成する事も可能である。この第１工程では、
画素アレイ９の下に予め下地絶縁膜１３を設けておき、
後工程でエッチングストッパーとして機能する。この下
地絶縁膜１３は、例えば酸化シリコン膜、窒化シリコン
膜又はこれらの複合膜からなる。
【００１０】次に、（Ｂ）に示す様に、半導体基板３の
主面４側に接着剤層７を介して透明支持基板５を貼着す
る第２工程を行なう。この透明支持基板５は、例えばガ
ラス、石英あるいはサファイア等からなり半導体基板３
と熱膨張係数の近いものが好ましい。さらに好ましく
は、透明接着剤層７と半導体基板３の間に平坦化層を介
在させ、主面４の凹凸を吸収すると良い。続いて、画素
アレイに整合する領域の半導体基板３肉厚部を主面４と
反対側の裏面から選択的に除去し画素アレイを透明化す
る第３工程を行なう。この第３工程は、例えばレジスト
マスク２２を介してエッチングで行ない、前述した様に
下地絶縁膜１３をエッチングストッパーとして利用す
る。この様にして光弁用半導体装置が製造できる。な
お、（Ｃ）に示す様に、半導体基板３の肉厚部が除去さ
れた透明部に対して液晶セル等を組み込む事が可能であ
る。
主面４側に接着剤層７を介して透明支持基板５を貼着す
る第２工程を行なう。この透明支持基板５は、例えばガ
ラス、石英あるいはサファイア等からなり半導体基板３
と熱膨張係数の近いものが好ましい。さらに好ましく
は、透明接着剤層７と半導体基板３の間に平坦化層を介
在させ、主面４の凹凸を吸収すると良い。続いて、画素
アレイに整合する領域の半導体基板３肉厚部を主面４と
反対側の裏面から選択的に除去し画素アレイを透明化す
る第３工程を行なう。この第３工程は、例えばレジスト
マスク２２を介してエッチングで行ない、前述した様に
下地絶縁膜１３をエッチングストッパーとして利用す
る。この様にして光弁用半導体装置が製造できる。な
お、（Ｃ）に示す様に、半導体基板３の肉厚部が除去さ
れた透明部に対して液晶セル等を組み込む事が可能であ
る。
【００１１】
【作用】本発明はバルクの半導体基板を利用しており、
通常のＩＣプロセスにより駆動回路及び画素アレイを一
体的に形成している。複合基板を用いた従来例と異な
り、高温処理を施しても半導体基板の熱変形等が生じな
い。高温プロセスが適用できるので、小型、高精細且つ
大容量の光弁用半導体装置が得られる。駆動回路を単結
晶トランジスタで構成できるので、従来に比し高速且つ
高性能な動作特性が得られる。次に、駆動回路や画素ア
レイが形成された半導体基板の主面側を透明支持基板で
裏打ちした状態で、肉厚部のエッチング除去を行ない透
明化を図っている。裏面側からの加工であるので、駆動
回路や画素アレイの素子等を汚染又は破壊する惧れがな
く信頼性を確保できる。又、透明支持基板の裏打ちがあ
るので、表示領域の窓開けを行なっても機械的な強度を
損なう惧れはない。さらに、肉厚部の除去された表示窓
開け部を利用して液晶セル等を極めてコンパクトに実装
する事ができる。
通常のＩＣプロセスにより駆動回路及び画素アレイを一
体的に形成している。複合基板を用いた従来例と異な
り、高温処理を施しても半導体基板の熱変形等が生じな
い。高温プロセスが適用できるので、小型、高精細且つ
大容量の光弁用半導体装置が得られる。駆動回路を単結
晶トランジスタで構成できるので、従来に比し高速且つ
高性能な動作特性が得られる。次に、駆動回路や画素ア
レイが形成された半導体基板の主面側を透明支持基板で
裏打ちした状態で、肉厚部のエッチング除去を行ない透
明化を図っている。裏面側からの加工であるので、駆動
回路や画素アレイの素子等を汚染又は破壊する惧れがな
く信頼性を確保できる。又、透明支持基板の裏打ちがあ
るので、表示領域の窓開けを行なっても機械的な強度を
損なう惧れはない。さらに、肉厚部の除去された表示窓
開け部を利用して液晶セル等を極めてコンパクトに実装
する事ができる。
【００１２】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図２は、画素アレイに含まれるスイッ
チング素子の一実施例を示す模式的な断面図である。本
例では、（Ａ）に示す様に、画素スイッチング素子はポ
リシリコンＴＦＴ２５から構成されている。即ち、下地
絶縁膜２６の表面には所定の形状にパタニングされたポ
リシリコン薄膜２７が設けられている。このポリシリコ
ン薄膜２７の一端部には高濃度不純物領域からなるソー
ス領域Ｓとドレイン領域Ｄが形成されている。両領域の
中間に位置するチャネル領域の上部にはゲート絶縁膜を
介してゲート電極Ｇがパタニング形成されている。ポリ
シリコン薄膜２７の他端部は延設されており画素電極２
８を構成する。この画素電極の厚みは好ましくは５０nm
±１０nmの間に設定されており、ＲＧＢ三原色入射光に
対して光透過特性が最もバランスがとれる様になってい
る。かかる構造を有するＴＦＴ２５と画素電極２８は中
間絶縁膜２９により被覆されている。さらに、中間絶縁
膜２９に設けられたコンタクトホールを介してアルミニ
ウム等からなる金属配線３０が接続されている。金属配
線３０の一部はＴＦＴ２５の能動領域を被覆しており、
遮光膜を兼ねている。なお、本実施例ではＴＦＴはポリ
シリコン薄膜により形成されているが、本発明はこれに
限られるものではない。例えば、ポリシリコン薄膜に代
えてアモルファスシリコン薄膜を用いる事ができる。
又、スイッチング素子としては、ＴＦＴの代わりに例え
ばダイオードを用いる事もできる。
詳細に説明する。図２は、画素アレイに含まれるスイッ
チング素子の一実施例を示す模式的な断面図である。本
例では、（Ａ）に示す様に、画素スイッチング素子はポ
リシリコンＴＦＴ２５から構成されている。即ち、下地
絶縁膜２６の表面には所定の形状にパタニングされたポ
リシリコン薄膜２７が設けられている。このポリシリコ
ン薄膜２７の一端部には高濃度不純物領域からなるソー
ス領域Ｓとドレイン領域Ｄが形成されている。両領域の
中間に位置するチャネル領域の上部にはゲート絶縁膜を
介してゲート電極Ｇがパタニング形成されている。ポリ
シリコン薄膜２７の他端部は延設されており画素電極２
８を構成する。この画素電極の厚みは好ましくは５０nm
±１０nmの間に設定されており、ＲＧＢ三原色入射光に
対して光透過特性が最もバランスがとれる様になってい
る。かかる構造を有するＴＦＴ２５と画素電極２８は中
間絶縁膜２９により被覆されている。さらに、中間絶縁
膜２９に設けられたコンタクトホールを介してアルミニ
ウム等からなる金属配線３０が接続されている。金属配
線３０の一部はＴＦＴ２５の能動領域を被覆しており、
遮光膜を兼ねている。なお、本実施例ではＴＦＴはポリ
シリコン薄膜により形成されているが、本発明はこれに
限られるものではない。例えば、ポリシリコン薄膜に代
えてアモルファスシリコン薄膜を用いる事ができる。
又、スイッチング素子としては、ＴＦＴの代わりに例え
ばダイオードを用いる事もできる。
【００１３】図２の（Ｂ）は、図２の（Ａ）に示したＴ
ＦＴの変形例を示す。本例では、パタニングされたポリ
シリコン薄膜２７の内画素電極２８を構成する部分のみ
が、５０nm程度に薄膜化されており、透明化を図ってい
る。一方、ポリシリコン薄膜２７の内ＴＦＴ２５の能動
領域を構成する部分は、大きな膜厚としトランジスタ特
性の改善を図っている。
ＦＴの変形例を示す。本例では、パタニングされたポリ
シリコン薄膜２７の内画素電極２８を構成する部分のみ
が、５０nm程度に薄膜化されており、透明化を図ってい
る。一方、ポリシリコン薄膜２７の内ＴＦＴ２５の能動
領域を構成する部分は、大きな膜厚としトランジスタ特
性の改善を図っている。
【００１４】図３は本発明にかかる光弁用半導体装置の
一実施例を示す模式的な断面図である。半導体基板３１
は肉厚の非透明部３２と肉厚部が除去された透明部３３
とを有している。非透明部３２において半導体基板３１
の主表面３４上には図示しないが駆動回路が形成されて
いる。又、透明部３３には、下地の絶縁膜３５上に画素
アレイが形成されている。この画素アレイにはスイッチ
ング素子となるＴＦＴ３６が含まれている。かかる構成
を有する半導体基板３１は、シール３７を介して裏打ち
用の透明支持基板３８に接着されている。本例では、こ
の透明支持基板３８は透明部３３あるいは表示窓開け部
に整合しており、対向基板を兼ねている。即ち、下地絶
縁膜３５と対向基板３８の間に液晶層３９が充填封入さ
れ、液晶セルを構成している。なお、下地絶縁膜３５は
充填封入された液晶層３９とスペーサ４０により支えら
れている。このスペーサ４０は画素開口率を改善する為
に丁度ＴＦＴ３６の上面に設けられていてる。なお、本
実施例では液晶セルはアクティブマトリクス型である
が、本発明はこれに限られるものではない。アクティブ
マトリクス型に代えて、ストライプ状の透明画素電極の
みを有する単純マトリクス型の構造であっても良い。さ
らに、補強の為肉厚部の除去された透明部３３に透明樹
脂を充填しても良い。
一実施例を示す模式的な断面図である。半導体基板３１
は肉厚の非透明部３２と肉厚部が除去された透明部３３
とを有している。非透明部３２において半導体基板３１
の主表面３４上には図示しないが駆動回路が形成されて
いる。又、透明部３３には、下地の絶縁膜３５上に画素
アレイが形成されている。この画素アレイにはスイッチ
ング素子となるＴＦＴ３６が含まれている。かかる構成
を有する半導体基板３１は、シール３７を介して裏打ち
用の透明支持基板３８に接着されている。本例では、こ
の透明支持基板３８は透明部３３あるいは表示窓開け部
に整合しており、対向基板を兼ねている。即ち、下地絶
縁膜３５と対向基板３８の間に液晶層３９が充填封入さ
れ、液晶セルを構成している。なお、下地絶縁膜３５は
充填封入された液晶層３９とスペーサ４０により支えら
れている。このスペーサ４０は画素開口率を改善する為
に丁度ＴＦＴ３６の上面に設けられていてる。なお、本
実施例では液晶セルはアクティブマトリクス型である
が、本発明はこれに限られるものではない。アクティブ
マトリクス型に代えて、ストライプ状の透明画素電極の
みを有する単純マトリクス型の構造であっても良い。さ
らに、補強の為肉厚部の除去された透明部３３に透明樹
脂を充填しても良い。
【００１５】図４は、図３に示した様な液晶セルが表面
側に位置する構造の製造方法を示す工程図である。先ず
最初に（Ａ）に示す工程において、半導体基板４１の主
面にＩＣプロセスを適用し、周辺駆動回路や画素アレイ
を形成する。本例では、周辺駆動回路は通常のシリコン
単結晶トランジスタ４２が直接バルクの単結晶シリコン
からなる半導体基板４１の主面に集積形成されている。
一方画素アレイは半導体基板４１表面のＬＯＣＯＳ酸化
等により得られた透明絶縁膜４３の上に形成されてい
る。この画素アレイはポリシリコンＴＦＴ４４と、その
ドレイン領域を延設して形成した画素電極４５とを含ん
でいる。これらのシリコントランジスタ４２及びポリシ
リコンＴＦＴ４４はＰＳＧ等からなる中間絶縁膜４６に
より被覆されている。最後に、中間絶縁膜４６に所定の
コンタクトホールを形成し、金属配線４７を施した後保
護膜あるいはパッシベーション膜４８で被覆する。続い
て、裏面側の加工に移り、周辺駆動回路が形成されてい
る領域のみを窒化シリコン等の耐エッチング性を有する
レジストマスク４９で被覆する。このレジストマスク４
９のパタニングには例えば両面アライナを用いる。
側に位置する構造の製造方法を示す工程図である。先ず
最初に（Ａ）に示す工程において、半導体基板４１の主
面にＩＣプロセスを適用し、周辺駆動回路や画素アレイ
を形成する。本例では、周辺駆動回路は通常のシリコン
単結晶トランジスタ４２が直接バルクの単結晶シリコン
からなる半導体基板４１の主面に集積形成されている。
一方画素アレイは半導体基板４１表面のＬＯＣＯＳ酸化
等により得られた透明絶縁膜４３の上に形成されてい
る。この画素アレイはポリシリコンＴＦＴ４４と、その
ドレイン領域を延設して形成した画素電極４５とを含ん
でいる。これらのシリコントランジスタ４２及びポリシ
リコンＴＦＴ４４はＰＳＧ等からなる中間絶縁膜４６に
より被覆されている。最後に、中間絶縁膜４６に所定の
コンタクトホールを形成し、金属配線４７を施した後保
護膜あるいはパッシベーション膜４８で被覆する。続い
て、裏面側の加工に移り、周辺駆動回路が形成されてい
る領域のみを窒化シリコン等の耐エッチング性を有する
レジストマスク４９で被覆する。このレジストマスク４
９のパタニングには例えば両面アライナを用いる。
【００１６】次に、（Ｂ）に示す工程において、シール
材５０を介し、半導体基板４１の表面側に透明支持基板
５１を接着する。なお、この接着に先だって、画素アレ
イ表面部にポリイミド等の配向膜５２を形成しておく。
一方、透明支持基板５１の内表面にも対向電極５３とポ
リイミド等からなる配向膜５４を形成しておく。半導体
基板４１と透明支持基板５１を貼り合わせた後、両基板
間隙内に液晶層５５を充填する。又、ＴＦＴ４４の上部
にはブラックマスクを兼ねる支持柱あるいはスペーサ５
６を予めスクリーン印刷等により介在させておく。
材５０を介し、半導体基板４１の表面側に透明支持基板
５１を接着する。なお、この接着に先だって、画素アレ
イ表面部にポリイミド等の配向膜５２を形成しておく。
一方、透明支持基板５１の内表面にも対向電極５３とポ
リイミド等からなる配向膜５４を形成しておく。半導体
基板４１と透明支持基板５１を貼り合わせた後、両基板
間隙内に液晶層５５を充填する。又、ＴＦＴ４４の上部
にはブラックマスクを兼ねる支持柱あるいはスペーサ５
６を予めスクリーン印刷等により介在させておく。
【００１７】最後に（Ｃ）に示す工程において、レジス
トマクス４９を介して半導体基板４１のエッチングを行
ない、画素アレイ直下の肉厚部を除去し透明化する。こ
のエッチング処理には、例えばアルカリ系のエッチャン
トＫＯＨ溶液を用いる。エッチング処理の終点は下地絶
縁膜４３により自動的に決定され、エッチングストッパ
ーとして機能する。なお、（Ｃ）に示す図からは、表面
側の部材が省略されている。
トマクス４９を介して半導体基板４１のエッチングを行
ない、画素アレイ直下の肉厚部を除去し透明化する。こ
のエッチング処理には、例えばアルカリ系のエッチャン
トＫＯＨ溶液を用いる。エッチング処理の終点は下地絶
縁膜４３により自動的に決定され、エッチングストッパ
ーとして機能する。なお、（Ｃ）に示す図からは、表面
側の部材が省略されている。
【００１８】図５は本発明にかかる光弁用半導体装置の
他の実施例を示す模式的な部分断面図であり、非透明部
６１のみを表わしている。半導体基板６２の表面には駆
動回路を構成する絶縁ゲート電界効果型のシリコントラ
ンジスタ６３が形成されている。個々のトランジスタ６
３はフィールド酸化膜６４によって互いに分離されてい
る。中間絶縁膜６５の表面には金属配線６６及びこれと
電気的に導通する外部接続用のパッド電極６７がパタニ
ング形成されている。さらに、パッド電極６７を除いて
駆動回路の部分はパッシベーション膜６８により被覆さ
れている。ガラス等からなる透明支持基板６９は接着剤
層７０を介して半導体基板６２に接合されている。この
接着剤層７０としては、好ましくは二酸化シリコン系の
ペーストが用いられ、焼成処理により固化する。又、接
着剤層７０とパッシベーション膜６８との間には平坦化
層７１が介在している。この平坦化層７１も好ましくは
二酸化シリコン系の材料からなり、半導体基板６２表面
の凹凸を吸収する重要な役目がある。
他の実施例を示す模式的な部分断面図であり、非透明部
６１のみを表わしている。半導体基板６２の表面には駆
動回路を構成する絶縁ゲート電界効果型のシリコントラ
ンジスタ６３が形成されている。個々のトランジスタ６
３はフィールド酸化膜６４によって互いに分離されてい
る。中間絶縁膜６５の表面には金属配線６６及びこれと
電気的に導通する外部接続用のパッド電極６７がパタニ
ング形成されている。さらに、パッド電極６７を除いて
駆動回路の部分はパッシベーション膜６８により被覆さ
れている。ガラス等からなる透明支持基板６９は接着剤
層７０を介して半導体基板６２に接合されている。この
接着剤層７０としては、好ましくは二酸化シリコン系の
ペーストが用いられ、焼成処理により固化する。又、接
着剤層７０とパッシベーション膜６８との間には平坦化
層７１が介在している。この平坦化層７１も好ましくは
二酸化シリコン系の材料からなり、半導体基板６２表面
の凹凸を吸収する重要な役目がある。
【００１９】本実施例では、パッド電極６７の上部から
透明支持基板６９が除去されており、外部接続に便利な
様になっている。透明支持基板６９を除去する為には、
例えば矢印で示した個所で個々の光弁用半導体装置にス
クライバーで切断した後、逆三角印で示す個所で分離す
れば良い。この為予めハーフカットを入れておく事が好
ましい。なお、分離除去される透明支持基板６９の縁部
は、予めパッド電極６７と接触しない様にサライが施さ
れている。
透明支持基板６９が除去されており、外部接続に便利な
様になっている。透明支持基板６９を除去する為には、
例えば矢印で示した個所で個々の光弁用半導体装置にス
クライバーで切断した後、逆三角印で示す個所で分離す
れば良い。この為予めハーフカットを入れておく事が好
ましい。なお、分離除去される透明支持基板６９の縁部
は、予めパッド電極６７と接触しない様にサライが施さ
れている。
【００２０】次に、図６ないし図１０を参照してＴＦＴ
の遮光構造に関する実施例を説明する。一般に、画素ス
イッチング素子を構成するＴＦＴは光の照射を受けると
リーク電流が増大する傾向を有する。この為、光弁用半
導体装置にＴＦＴを利用する場合には適切な遮光構造を
付与する事が好ましい。図６は遮光構造の第１具体例を
示す。下地絶縁基板８１の表面に画素スイッチング素子
を構成するＴＦＴ８２が形成されている。このＴＦＴ８
２はポリシリコン薄膜８３に形成されたソース領域Ｓ及
びドレイン領域Ｄと、ゲート絶縁膜を介して形成された
ゲート電極Ｇとからなる。遮光膜８４は下地絶縁膜８１
の裏面側に設けられており、ＴＦＴ８２の能動領域と整
合する様にパタニングされている。遮光膜８４は、例え
ば高融点金属、シリサイド又はシリコン等から構成され
ている。
の遮光構造に関する実施例を説明する。一般に、画素ス
イッチング素子を構成するＴＦＴは光の照射を受けると
リーク電流が増大する傾向を有する。この為、光弁用半
導体装置にＴＦＴを利用する場合には適切な遮光構造を
付与する事が好ましい。図６は遮光構造の第１具体例を
示す。下地絶縁基板８１の表面に画素スイッチング素子
を構成するＴＦＴ８２が形成されている。このＴＦＴ８
２はポリシリコン薄膜８３に形成されたソース領域Ｓ及
びドレイン領域Ｄと、ゲート絶縁膜を介して形成された
ゲート電極Ｇとからなる。遮光膜８４は下地絶縁膜８１
の裏面側に設けられており、ＴＦＴ８２の能動領域と整
合する様にパタニングされている。遮光膜８４は、例え
ば高融点金属、シリサイド又はシリコン等から構成され
ている。
【００２１】図７は第２の遮光構造の具体例を示す。下
地絶縁膜９１の表面側に導電性を有する遮光膜９２がパ
タニング形成されている。この遮光膜９２を被覆する様
に薄い絶縁膜９３が設けられている。さらに、この上に
パタニングされたポリシリコンが形成され、前述の実施
例と同様に画素スイッチング素子用のＴＦＴ９５が設け
られる。本例では、導電性を有する遮光膜９２が絶縁膜
９３を介してＴＦＴ９５のチャネル領域直下に配置され
ており、所謂バックゲート電極として機能する事も可能
である。
地絶縁膜９１の表面側に導電性を有する遮光膜９２がパ
タニング形成されている。この遮光膜９２を被覆する様
に薄い絶縁膜９３が設けられている。さらに、この上に
パタニングされたポリシリコンが形成され、前述の実施
例と同様に画素スイッチング素子用のＴＦＴ９５が設け
られる。本例では、導電性を有する遮光膜９２が絶縁膜
９３を介してＴＦＴ９５のチャネル領域直下に配置され
ており、所謂バックゲート電極として機能する事も可能
である。
【００２２】図８は遮光構造の第３の具体例を示す。下
地絶縁膜１０１の上には他の実施例と同様にＴＦＴ１０
２が形成されている。その上には中間絶縁膜１０３を介
して金属配線１０４がパタニング形成されており、ＴＦ
Ｔ１０２のソース領域に導通している。この金属配線１
０４の一部がＴＦＴ１０２の能動領域を被覆する様に延
設されており、遮光膜として機能する。
地絶縁膜１０１の上には他の実施例と同様にＴＦＴ１０
２が形成されている。その上には中間絶縁膜１０３を介
して金属配線１０４がパタニング形成されており、ＴＦ
Ｔ１０２のソース領域に導通している。この金属配線１
０４の一部がＴＦＴ１０２の能動領域を被覆する様に延
設されており、遮光膜として機能する。
【００２３】図９は遮光構造の第４の具体例を示す模式
的な断面図である。この例は、図６に示す遮光構造と図
８に示す遮光構造を組み合わせたものであり、ＴＦＴ１
１１を上下から遮光し、略完全に光リーク電流を抑制し
ている。上側の遮光膜は金属配線１１２の一部から構成
されており、下側の遮光膜は下地絶縁膜１１３の裏側に
おいてＴＦＴ１１１と整合する様に形成されたパタン膜
１１４から構成されている。
的な断面図である。この例は、図６に示す遮光構造と図
８に示す遮光構造を組み合わせたものであり、ＴＦＴ１
１１を上下から遮光し、略完全に光リーク電流を抑制し
ている。上側の遮光膜は金属配線１１２の一部から構成
されており、下側の遮光膜は下地絶縁膜１１３の裏側に
おいてＴＦＴ１１１と整合する様に形成されたパタン膜
１１４から構成されている。
【００２４】図１０は遮光構造の第５の具体例を示す模
式的な断面図であり、図７に示す構造と図８に示す構造
を組み合わせ、ＴＦＴ１２１を上下から略完全に遮光し
ている。上側の遮光膜は金属配線１２２の一部分から構
成されており、下側の遮光膜はバックゲート電極の機能
を兼ね備えた導電性のパタン膜１２３からなる。
式的な断面図であり、図７に示す構造と図８に示す構造
を組み合わせ、ＴＦＴ１２１を上下から略完全に遮光し
ている。上側の遮光膜は金属配線１２２の一部分から構
成されており、下側の遮光膜はバックゲート電極の機能
を兼ね備えた導電性のパタン膜１２３からなる。
【００２５】次に、本発明にかかる光弁用半導体装置の
製造方法を説明する。この製造方法は大別すると二段階
に分かれており、前工程では半導体基板にＩＣプロセス
を適用して画素アレイ及び駆動回路を形成する。後工程
では、半導体基板を選択的にエッチングして透明化処理
を行なう。以下、図１１ないし図１７を参照してＩＣプ
ロセスの具体例を説明する。又図１８ないし図２５を参
照してエッチング処理あるいは透明化処理の具体例を説
明する。以下に説明する様々な前工程処理と後工程処理
は互いに組み合わせる事が可能であり光弁用半導体装置
の構造、材料、用途等に応じて適宜選択可能である。
製造方法を説明する。この製造方法は大別すると二段階
に分かれており、前工程では半導体基板にＩＣプロセス
を適用して画素アレイ及び駆動回路を形成する。後工程
では、半導体基板を選択的にエッチングして透明化処理
を行なう。以下、図１１ないし図１７を参照してＩＣプ
ロセスの具体例を説明する。又図１８ないし図２５を参
照してエッチング処理あるいは透明化処理の具体例を説
明する。以下に説明する様々な前工程処理と後工程処理
は互いに組み合わせる事が可能であり光弁用半導体装置
の構造、材料、用途等に応じて適宜選択可能である。
【００２６】先ず最初に、図１１を参照して第一のＩＣ
プロセスを説明する。本例ではバルクの単結晶シリコン
基板を用いている。工程Ａにおいてシリコン基板Ｓｉの
表面に素子分離用のフィールド酸化膜１３１を形成す
る。この時同時に、素子領域となるウェルに不純物のド
ーピングを行なったり、あるいはフィールドドープも行
なう。又、シリコン基板Ｓｉの裏面側に、窒化シリコン
等からなるレジストマスクを予め形成しておく。次に工
程Ｂにおいて素子領域１３２の表面に薄い酸化膜１３３
を形成する。工程Ｃにおいて薄い酸化膜１３３を除去し
素子領域１３２を清浄化する。併せてフィールド酸化膜
１３１の表面にポリシリコン薄膜１３４をパタニング形
成する。このポリシリコン薄膜１３４には後工程で画素
スイッチング用のＴＦＴが形成される。又、ポリシリコ
ン薄膜１３４の直下に位置するフィールド酸化膜１３１
は、後工程でエッチングストッパーとして機能する。工
程Ｄにおいて、素子領域１３２及びポリシリコン薄膜１
３４の表面に夫々ゲート絶縁膜１３５を同時に形成す
る。この際チャネルドーピングも行なっておく。工程Ｅ
において素子領域１３２及びポリシリコン薄膜１３４の
上に、ゲート絶縁膜１３５を介して夫々ポリシリコン等
からなるゲート電極１３６をパタニング形成する。さら
に、各ゲート電極１３６をマスクとしてセルフアライメ
ントによりイオンインプランテーションで不純物を導入
しソース領域Ｓ及びドレイン領域Ｄを形成する。
プロセスを説明する。本例ではバルクの単結晶シリコン
基板を用いている。工程Ａにおいてシリコン基板Ｓｉの
表面に素子分離用のフィールド酸化膜１３１を形成す
る。この時同時に、素子領域となるウェルに不純物のド
ーピングを行なったり、あるいはフィールドドープも行
なう。又、シリコン基板Ｓｉの裏面側に、窒化シリコン
等からなるレジストマスクを予め形成しておく。次に工
程Ｂにおいて素子領域１３２の表面に薄い酸化膜１３３
を形成する。工程Ｃにおいて薄い酸化膜１３３を除去し
素子領域１３２を清浄化する。併せてフィールド酸化膜
１３１の表面にポリシリコン薄膜１３４をパタニング形
成する。このポリシリコン薄膜１３４には後工程で画素
スイッチング用のＴＦＴが形成される。又、ポリシリコ
ン薄膜１３４の直下に位置するフィールド酸化膜１３１
は、後工程でエッチングストッパーとして機能する。工
程Ｄにおいて、素子領域１３２及びポリシリコン薄膜１
３４の表面に夫々ゲート絶縁膜１３５を同時に形成す
る。この際チャネルドーピングも行なっておく。工程Ｅ
において素子領域１３２及びポリシリコン薄膜１３４の
上に、ゲート絶縁膜１３５を介して夫々ポリシリコン等
からなるゲート電極１３６をパタニング形成する。さら
に、各ゲート電極１３６をマスクとしてセルフアライメ
ントによりイオンインプランテーションで不純物を導入
しソース領域Ｓ及びドレイン領域Ｄを形成する。
【００２７】この様に、本実施例によれば駆動回路素子
を構成する通常のシリコントランジスタ１３７と、画素
スイッチング素子を構成するポリシリコンＴＦＴ１３８
が同時に形成できるというメリットがある。加えて、画
素電極もＴＦＴ１３８と同一のポリシリコン薄膜により
形成できるというメリットがある。続いて工程Ｆにおい
て、シリコン基板Ｓｉの表面に対して全面的にＰＳＧ等
からなる中間絶縁膜１３９を堆積する。続いてシリコン
トランジスタ１３７のソース領域、ドレイン領域や、Ｔ
ＦＴ１３８のソース領域に連通するコンタクトホールを
中間絶縁膜１３９に設ける。最後に、工程Ｇにおいて中
間絶縁膜１３９の上に金属配線膜１４０をパタニング形
成する。続いてパッシベーション膜１４１を被覆する。
この時、外部接続用のパッド電極１４２が露出する様に
パッシベーション膜１４１をパタニングする。この後、
単結晶シリコン基板Ｓｉのエッチング処理を行なう後工
程に進む。前述した様に、ＴＦＴ１３８等からなる画素
アレイを搭載するフィールド酸化膜１３１の部分はエッ
チングストッパーとして機能する。このフィールド酸化
膜１３１の膜厚は通常０．５〜１μｍである。
を構成する通常のシリコントランジスタ１３７と、画素
スイッチング素子を構成するポリシリコンＴＦＴ１３８
が同時に形成できるというメリットがある。加えて、画
素電極もＴＦＴ１３８と同一のポリシリコン薄膜により
形成できるというメリットがある。続いて工程Ｆにおい
て、シリコン基板Ｓｉの表面に対して全面的にＰＳＧ等
からなる中間絶縁膜１３９を堆積する。続いてシリコン
トランジスタ１３７のソース領域、ドレイン領域や、Ｔ
ＦＴ１３８のソース領域に連通するコンタクトホールを
中間絶縁膜１３９に設ける。最後に、工程Ｇにおいて中
間絶縁膜１３９の上に金属配線膜１４０をパタニング形
成する。続いてパッシベーション膜１４１を被覆する。
この時、外部接続用のパッド電極１４２が露出する様に
パッシベーション膜１４１をパタニングする。この後、
単結晶シリコン基板Ｓｉのエッチング処理を行なう後工
程に進む。前述した様に、ＴＦＴ１３８等からなる画素
アレイを搭載するフィールド酸化膜１３１の部分はエッ
チングストッパーとして機能する。このフィールド酸化
膜１３１の膜厚は通常０．５〜１μｍである。
【００２８】図１２はＩＣプロセスの第二実施例を示す
模式的な工程図である。本図の右半分の領域は画素アレ
イが形成される部分であり、左半分の領域は駆動回路が
形成される部分である。先ず、工程Ａにおいてバルク単
結晶シリコン基板Ｓｉの表面にフィールド酸化膜１５１
を形成する。基本的には、図１１に示した第一実施例の
工程Ａと同様であるが、画素アレイが形成される部分か
らフィールド酸化膜が除去されている点が異なる。続い
て工程Ｂにおいて、露出したシリコン基板Ｓｉの表面に
薄い酸化膜１５２を形成する。次に工程Ｃにおいて、左
半分の領域に窒化シリコン膜１５３を形成する。さらに
シリコン基板Ｓｉの表面全体にシリコン酸化膜１５４を
成膜する。このシリコン酸化膜１５４は後に形成される
ＴＦＴに対して界面の安定性を確保するとともに密着性
を改善する為に設けられている。工程Ｄにおいてシリコ
ン酸化膜１５４の上にポリシリコン薄膜１５５をパタニ
ング形成する。続いて先に形成した薄い酸化膜１５２を
素子領域１５６から除去する。工程Ｅにおいて素子領域
１５６の表面及びポリシリコン薄膜１５５の表面にゲー
ト酸化膜１５７を形成する。続く工程Ｆにおいてゲート
電極１５８を各々形成する。続いてイオンインプランテ
ーションにより不純物を導入しソース領域Ｓ及びドレイ
ン領域Ｄを形成する。
模式的な工程図である。本図の右半分の領域は画素アレ
イが形成される部分であり、左半分の領域は駆動回路が
形成される部分である。先ず、工程Ａにおいてバルク単
結晶シリコン基板Ｓｉの表面にフィールド酸化膜１５１
を形成する。基本的には、図１１に示した第一実施例の
工程Ａと同様であるが、画素アレイが形成される部分か
らフィールド酸化膜が除去されている点が異なる。続い
て工程Ｂにおいて、露出したシリコン基板Ｓｉの表面に
薄い酸化膜１５２を形成する。次に工程Ｃにおいて、左
半分の領域に窒化シリコン膜１５３を形成する。さらに
シリコン基板Ｓｉの表面全体にシリコン酸化膜１５４を
成膜する。このシリコン酸化膜１５４は後に形成される
ＴＦＴに対して界面の安定性を確保するとともに密着性
を改善する為に設けられている。工程Ｄにおいてシリコ
ン酸化膜１５４の上にポリシリコン薄膜１５５をパタニ
ング形成する。続いて先に形成した薄い酸化膜１５２を
素子領域１５６から除去する。工程Ｅにおいて素子領域
１５６の表面及びポリシリコン薄膜１５５の表面にゲー
ト酸化膜１５７を形成する。続く工程Ｆにおいてゲート
電極１５８を各々形成する。続いてイオンインプランテ
ーションにより不純物を導入しソース領域Ｓ及びドレイ
ン領域Ｄを形成する。
【００２９】この様にして、素子領域１５６に通常のシ
リコントランジスタ１５９が形成され、ポリシリコン薄
膜１５５にＴＦＴ１６０及び画素電極が形成される。図
１１に示した実施例と同様に、本実施例においても駆動
回路部及び画素アレイ部の両方に渡って、トランジスタ
のゲート酸化膜形成処理、チャネルドープ処理、ゲート
電極の形成処理、ソース及びドレイン領域の不純物注入
処理等を同時に行なう事ができる。最後に、工程Ｇにお
いてシリコン基板Ｓｉの表面を中間絶縁膜１６１で被覆
した後金属配線１６２をパタニング形成する。さらにパ
ッシベーション膜１６３を被覆する。この後裏面側の処
理に移りシリコン基板Ｓｉをエッチングして透明化を行
なう。本実施例では、エッチングストッパーとして先に
形成した酸化膜１５２と窒化膜１５３の複合膜が利用さ
れる。図１１に示したフィールド酸化膜に較べてこの複
合膜は薄い為裏面側に液晶セル等を組み込んだ場合駆動
効率が良くなる。
リコントランジスタ１５９が形成され、ポリシリコン薄
膜１５５にＴＦＴ１６０及び画素電極が形成される。図
１１に示した実施例と同様に、本実施例においても駆動
回路部及び画素アレイ部の両方に渡って、トランジスタ
のゲート酸化膜形成処理、チャネルドープ処理、ゲート
電極の形成処理、ソース及びドレイン領域の不純物注入
処理等を同時に行なう事ができる。最後に、工程Ｇにお
いてシリコン基板Ｓｉの表面を中間絶縁膜１６１で被覆
した後金属配線１６２をパタニング形成する。さらにパ
ッシベーション膜１６３を被覆する。この後裏面側の処
理に移りシリコン基板Ｓｉをエッチングして透明化を行
なう。本実施例では、エッチングストッパーとして先に
形成した酸化膜１５２と窒化膜１５３の複合膜が利用さ
れる。図１１に示したフィールド酸化膜に較べてこの複
合膜は薄い為裏面側に液晶セル等を組み込んだ場合駆動
効率が良くなる。
【００３０】図１３はＩＣプロセスの第三実施例を示す
工程図である。先ず工程Ａにおいて、バルクの単結晶シ
リコン基板表面に素子分離用のフィールド酸化膜１７１
を形成する。図１１に示した第一実施例と同様に、本実
施例においても画素アレイが形成される領域全体にフィ
ールド酸化膜１７１を設けておく。工程Ｂにおいて画素
アレイの領域部分のフィールド酸化膜１７１上に下地の
シリコン窒化膜１７２をパタニング形成する。この時、
予め電極取り出し用の為に一部分窒化膜１７２を除去し
ておく。又、駆動回路が形成される素子領域１７３の表
面に薄い酸化膜１７４を形成する。工程Ｃにおいて窒化
膜１７２の表面にシリコン酸窒化膜１７５を成膜する。
その上に重ねてポリシリコン薄膜１７６をパタニング形
成する。酸窒化膜１７５を介在させる事により、ポリシ
リコン薄膜１７６に対する界面状態が良好になるととも
に密着性も改善される。さらに、素子領域１７３に残さ
れていた薄い酸化膜１７４を除去しておく。工程Ｄにお
いて、ポリシリコン薄膜１７６の表面及び素子領域１７
３の表面に同時にゲート酸化膜１７７を形成する。さら
に同時にチャネルドープも施しておく。工程Ｅにおいて
同時にゲート電極１７８を形成するとともに、これをマ
スクとしてイオンインプランテーション等によりソース
領域Ｓ及びドレイン領域Ｄも同時に形成する。
工程図である。先ず工程Ａにおいて、バルクの単結晶シ
リコン基板表面に素子分離用のフィールド酸化膜１７１
を形成する。図１１に示した第一実施例と同様に、本実
施例においても画素アレイが形成される領域全体にフィ
ールド酸化膜１７１を設けておく。工程Ｂにおいて画素
アレイの領域部分のフィールド酸化膜１７１上に下地の
シリコン窒化膜１７２をパタニング形成する。この時、
予め電極取り出し用の為に一部分窒化膜１７２を除去し
ておく。又、駆動回路が形成される素子領域１７３の表
面に薄い酸化膜１７４を形成する。工程Ｃにおいて窒化
膜１７２の表面にシリコン酸窒化膜１７５を成膜する。
その上に重ねてポリシリコン薄膜１７６をパタニング形
成する。酸窒化膜１７５を介在させる事により、ポリシ
リコン薄膜１７６に対する界面状態が良好になるととも
に密着性も改善される。さらに、素子領域１７３に残さ
れていた薄い酸化膜１７４を除去しておく。工程Ｄにお
いて、ポリシリコン薄膜１７６の表面及び素子領域１７
３の表面に同時にゲート酸化膜１７７を形成する。さら
に同時にチャネルドープも施しておく。工程Ｅにおいて
同時にゲート電極１７８を形成するとともに、これをマ
スクとしてイオンインプランテーション等によりソース
領域Ｓ及びドレイン領域Ｄも同時に形成する。
【００３１】この様にして素子領域１７３に駆動回路用
のトランジスタ１７９が形成され、ポリシリコン薄膜１
７７に画素スイッチング用のＴＦＴ１８０が形成され
る。次に工程Ｆにおいて、シリコン基板Ｓｉの表面に中
間絶縁膜１８１を堆積する。この上に金属配線膜１８２
をパタニング形成し、中間絶縁膜１８１に設けられたコ
ンタクトホールを介してトランジスタ素子間の電気接続
を図る。この時、窒化膜１７２が予め除去されていた部
分１８３に整合して対向電極接続用パッドとなる金属配
線１８２も形成しておく。さらにパッシベーション膜１
８４を被覆し半導体装置全体を保護する。但し、金属配
線膜１８２の内パッド電極となる部分のみは露出させて
おく。この後裏面側の処理に移りシリコン基板Ｓｉをエ
ッチングして画素アレイ領域の透明化を図る。エッチャ
ントとして例えばＫＯＨ溶液を用い、フィールド酸化膜
１７１をエッチングストッパーとする。最後に工程Ｇに
おいて、エッチャントをフッ酸系の溶液に代えフィール
ド酸化膜１７１及び中間絶縁膜１８１のエッチングを行
なう。この時、窒化膜１７２の除去された開口部分１８
３を介して、ＰＳＧ等からなる中間絶縁膜１８１がセル
フアライメントでエッチング除去され、対向電極接続用
の金属配線１８２が裏面側に露出する。シリコン基板Ｓ
ｉが除去された表示窓開き部に液晶セルを組み込む際、
対向基板側に設けられた対向電極は露出した金属配線１
８２に接続される。本実施例では、透明部からフィール
ド酸化膜１７１も除去されている為、液晶セルに充填さ
れる液晶層に対して極めて接近した状態でポリシリコン
薄膜１７６からなる画素電極を対面配置できる。
のトランジスタ１７９が形成され、ポリシリコン薄膜１
７７に画素スイッチング用のＴＦＴ１８０が形成され
る。次に工程Ｆにおいて、シリコン基板Ｓｉの表面に中
間絶縁膜１８１を堆積する。この上に金属配線膜１８２
をパタニング形成し、中間絶縁膜１８１に設けられたコ
ンタクトホールを介してトランジスタ素子間の電気接続
を図る。この時、窒化膜１７２が予め除去されていた部
分１８３に整合して対向電極接続用パッドとなる金属配
線１８２も形成しておく。さらにパッシベーション膜１
８４を被覆し半導体装置全体を保護する。但し、金属配
線膜１８２の内パッド電極となる部分のみは露出させて
おく。この後裏面側の処理に移りシリコン基板Ｓｉをエ
ッチングして画素アレイ領域の透明化を図る。エッチャ
ントとして例えばＫＯＨ溶液を用い、フィールド酸化膜
１７１をエッチングストッパーとする。最後に工程Ｇに
おいて、エッチャントをフッ酸系の溶液に代えフィール
ド酸化膜１７１及び中間絶縁膜１８１のエッチングを行
なう。この時、窒化膜１７２の除去された開口部分１８
３を介して、ＰＳＧ等からなる中間絶縁膜１８１がセル
フアライメントでエッチング除去され、対向電極接続用
の金属配線１８２が裏面側に露出する。シリコン基板Ｓ
ｉが除去された表示窓開き部に液晶セルを組み込む際、
対向基板側に設けられた対向電極は露出した金属配線１
８２に接続される。本実施例では、透明部からフィール
ド酸化膜１７１も除去されている為、液晶セルに充填さ
れる液晶層に対して極めて接近した状態でポリシリコン
薄膜１７６からなる画素電極を対面配置できる。
【００３２】図１４はＩＣプロセスの第四実施例を示す
模式的な工程図である。図の左半分が駆動回路の構成さ
れる領域であり、右半分が画素アレイの形成される領域
となる。本実施例では、バルクの単結晶シリコンからな
る半導体基板に代えて、ＳＯＩ基板が用いられている。
このＳＯＩ基板は、単結晶シリコンウェハの上に埋め込
み型の絶縁膜ＢＯＸを介して単結晶シリコン層を貼り合
わせた構造となっている。従来用いられていた石英ガラ
スウェハと単結晶シリコンウェハを貼り合わせた複合基
板と異なり、絶縁膜を介して上下ともにシリコン材料で
形成されているので、熱膨張率の差がなく高温処理にも
耐える事ができる。先ず工程Ａにおいて絶縁膜ＢＯＸの
上に設けられた単結晶シリコン層１９１を部分的にエッ
チングし、画素アレイが形成される領域部分の絶縁膜Ｂ
ＯＸを露出させる。又、駆動回路が形成される領域に残
されたシリコン単結晶層１９１に対してはウェル等を形
成しておく。工程Ｂにおいて、露出した絶縁膜ＢＯＸの
表面にポリシリコン薄膜１９２をパタニング形成する。
続いて工程Ｃにおいて、単結晶シリコン層１９１に対し
てＬＯＣＯＳ処理を施し素子分離用のフィールド酸化膜
１９３を形成する。その後、素子領域１９４から薄い酸
化膜を除去しておく。工程Ｄにおいて、素子領域１９４
及びポリシリコン薄膜１９２の両方に対しその表面にゲ
ート酸化膜１９５を形成する。さらに閾値レベル調整の
為のチャネルドープを行なっておく。続く工程Ｅにおい
て、素子領域１９４及びポリシリコン薄膜１９２の両方
に対してその上面にゲート絶縁膜１９５を介し同時にポ
リシリコン等からなるゲート電極１９６をパタニング形
成する。さらにゲート電極１９６をマスクとしてセルフ
アライメントによりイオンインプランテーションで所望
の不純物を導入しソース領域Ｓ及びドレイン領域Ｄを形
成する。
模式的な工程図である。図の左半分が駆動回路の構成さ
れる領域であり、右半分が画素アレイの形成される領域
となる。本実施例では、バルクの単結晶シリコンからな
る半導体基板に代えて、ＳＯＩ基板が用いられている。
このＳＯＩ基板は、単結晶シリコンウェハの上に埋め込
み型の絶縁膜ＢＯＸを介して単結晶シリコン層を貼り合
わせた構造となっている。従来用いられていた石英ガラ
スウェハと単結晶シリコンウェハを貼り合わせた複合基
板と異なり、絶縁膜を介して上下ともにシリコン材料で
形成されているので、熱膨張率の差がなく高温処理にも
耐える事ができる。先ず工程Ａにおいて絶縁膜ＢＯＸの
上に設けられた単結晶シリコン層１９１を部分的にエッ
チングし、画素アレイが形成される領域部分の絶縁膜Ｂ
ＯＸを露出させる。又、駆動回路が形成される領域に残
されたシリコン単結晶層１９１に対してはウェル等を形
成しておく。工程Ｂにおいて、露出した絶縁膜ＢＯＸの
表面にポリシリコン薄膜１９２をパタニング形成する。
続いて工程Ｃにおいて、単結晶シリコン層１９１に対し
てＬＯＣＯＳ処理を施し素子分離用のフィールド酸化膜
１９３を形成する。その後、素子領域１９４から薄い酸
化膜を除去しておく。工程Ｄにおいて、素子領域１９４
及びポリシリコン薄膜１９２の両方に対しその表面にゲ
ート酸化膜１９５を形成する。さらに閾値レベル調整の
為のチャネルドープを行なっておく。続く工程Ｅにおい
て、素子領域１９４及びポリシリコン薄膜１９２の両方
に対してその上面にゲート絶縁膜１９５を介し同時にポ
リシリコン等からなるゲート電極１９６をパタニング形
成する。さらにゲート電極１９６をマスクとしてセルフ
アライメントによりイオンインプランテーションで所望
の不純物を導入しソース領域Ｓ及びドレイン領域Ｄを形
成する。
【００３３】この様にして、素子領域１９４に駆動回路
のトランジスタ１９７が形成され、ポリシリコン薄膜１
９２に画素スイッチング用のＴＦＴ１９８が形成され
る。なお、画素スイッチング用ＴＦＴ１９８のドレイン
領域Ｄの延設された部分が画素電極を構成する。最後に
工程Ｆにおいて、トランジスタ素子等が形成された絶縁
膜ＢＯＸの表面を中間絶縁膜１９９により被覆する。そ
の上に金属配線膜２００を成膜する。さらにその上から
パッシベーション膜２０１を堆積する。この後裏面側の
処理に移行する。本実施例では前述した様にＳＯＩ基板
が用いられている。従って、下地絶縁膜ＢＯＸの裏面側
にはシリコン単結晶ウェハＳｉが貼り付けられている。
本実施例ではこのシリコンウェハを全面的に除去する事
により画素アレイ領域の透明化を図る事ができる。
のトランジスタ１９７が形成され、ポリシリコン薄膜１
９２に画素スイッチング用のＴＦＴ１９８が形成され
る。なお、画素スイッチング用ＴＦＴ１９８のドレイン
領域Ｄの延設された部分が画素電極を構成する。最後に
工程Ｆにおいて、トランジスタ素子等が形成された絶縁
膜ＢＯＸの表面を中間絶縁膜１９９により被覆する。そ
の上に金属配線膜２００を成膜する。さらにその上から
パッシベーション膜２０１を堆積する。この後裏面側の
処理に移行する。本実施例では前述した様にＳＯＩ基板
が用いられている。従って、下地絶縁膜ＢＯＸの裏面側
にはシリコン単結晶ウェハＳｉが貼り付けられている。
本実施例ではこのシリコンウェハを全面的に除去する事
により画素アレイ領域の透明化を図る事ができる。
【００３４】図１５は、図１４に示した実施例において
対向電極接続用の金属配線をＳＯＩ基板の表側に設けた
例を示している。図示する様に、金属配線２００は中間
絶縁膜１９９の上にパタニングされている。その下方に
は絶縁膜ＢＯＸが位置する。この絶縁膜ＢＯＸの裏側に
金属配線２００を囲む様にレジスト２０２をパタニング
する。このレジストを介してフッ酸系のエッチャント等
を用いてシリコン酸化物からなる絶縁膜ＢＯＸ及びＰＳ
Ｇ等からなる中間絶縁膜１９９を選択的にエッチング除
去し金属配線２００の裏面側を露出する。後工程で、こ
の露出した金属配線２００に対して液晶セルの対向基板
内表面に形成された対向電極に対する電気的接続がとら
れる。
対向電極接続用の金属配線をＳＯＩ基板の表側に設けた
例を示している。図示する様に、金属配線２００は中間
絶縁膜１９９の上にパタニングされている。その下方に
は絶縁膜ＢＯＸが位置する。この絶縁膜ＢＯＸの裏側に
金属配線２００を囲む様にレジスト２０２をパタニング
する。このレジストを介してフッ酸系のエッチャント等
を用いてシリコン酸化物からなる絶縁膜ＢＯＸ及びＰＳ
Ｇ等からなる中間絶縁膜１９９を選択的にエッチング除
去し金属配線２００の裏面側を露出する。後工程で、こ
の露出した金属配線２００に対して液晶セルの対向基板
内表面に形成された対向電極に対する電気的接続がとら
れる。
【００３５】図１６はＩＣプロセスの第五実施例を表わ
す模式的な工程図である。図１４に示した実施例と同様
に、ＳＯＩ基板を利用して光弁用半導体装置を作成して
いる。本図の右側半分は画素アレイが形成される領域で
あり、左側半分は駆動回路が形成される領域である。先
ず、工程Ａにおいて、絶縁膜ＢＯＸ上の単結晶シリコン
層Ｓｉに対してウェル形成の為のドーピング及びフィー
ルドドーピングを施した後、ＬＯＣＯＳ処理を行ないフ
ィールド酸化膜２１１を形成する。フィールド酸化膜２
１１は画素アレイが形成される領域を全面的に被覆して
いるとともに、駆動回路が形成される部分には個々に分
離された素子領域２１２が設けられる。工程Ｂにおい
て、フィールド酸化膜２１１の上にポリシリコン薄膜２
１３をパタニング形成する。又、素子領域２１２に対し
ては薄い酸化膜２１４を一旦形成した後除去する。工程
Ｃにおいて、前述した実施例と同様に駆動回路用のシリ
コントランジスタ２１５及び画素スイッチング用のＴＦ
Ｔ２１６を同時に形成する。又、ポリシリコン薄膜２１
３は部分的に画素電極を構成する様に延設されている。
工程Ｄにおいて、シリコントランジスタ２１５及びＴＦ
Ｔ２１６を中間絶縁膜２１７で被覆した後、その上に金
属配線２１８をパタニング形成する。さらに図示しない
が、この上からパッシベーション膜を堆積する。この後
裏面側の処理に移行し、ＳＯＩ基板の中間絶縁膜ＢＯＸ
をエッチングストッパーとして図示しない裏面側のシリ
コンウェハを全面的に除去する。エッチャントとしては
例えばアルカリ系のＫＯＨ溶液を用いる事ができる。こ
の状態で絶縁膜ＢＯＸを介し裏面側から表面側のパタン
を透視する事ができる。従って、両面アライナを用いる
事なくＢＯＸの裏面側に対し駆動回路部を選択的に被覆
する様にレジスト２１９をパタニングする事が可能であ
る。このレジスト２１９を介して絶縁膜ＢＯＸ及び単結
晶シリコン層Ｓｉをさらにエッチング除去し、画素アレ
イ部に位置するフィールド酸化膜２１１の裏面側を露出
させる。この様にして、画素アレイ部における裏面側の
層厚を１．５〜５μｍ程度さらに削減でき、液晶セルの
駆動を効率的に行なえる。
す模式的な工程図である。図１４に示した実施例と同様
に、ＳＯＩ基板を利用して光弁用半導体装置を作成して
いる。本図の右側半分は画素アレイが形成される領域で
あり、左側半分は駆動回路が形成される領域である。先
ず、工程Ａにおいて、絶縁膜ＢＯＸ上の単結晶シリコン
層Ｓｉに対してウェル形成の為のドーピング及びフィー
ルドドーピングを施した後、ＬＯＣＯＳ処理を行ないフ
ィールド酸化膜２１１を形成する。フィールド酸化膜２
１１は画素アレイが形成される領域を全面的に被覆して
いるとともに、駆動回路が形成される部分には個々に分
離された素子領域２１２が設けられる。工程Ｂにおい
て、フィールド酸化膜２１１の上にポリシリコン薄膜２
１３をパタニング形成する。又、素子領域２１２に対し
ては薄い酸化膜２１４を一旦形成した後除去する。工程
Ｃにおいて、前述した実施例と同様に駆動回路用のシリ
コントランジスタ２１５及び画素スイッチング用のＴＦ
Ｔ２１６を同時に形成する。又、ポリシリコン薄膜２１
３は部分的に画素電極を構成する様に延設されている。
工程Ｄにおいて、シリコントランジスタ２１５及びＴＦ
Ｔ２１６を中間絶縁膜２１７で被覆した後、その上に金
属配線２１８をパタニング形成する。さらに図示しない
が、この上からパッシベーション膜を堆積する。この後
裏面側の処理に移行し、ＳＯＩ基板の中間絶縁膜ＢＯＸ
をエッチングストッパーとして図示しない裏面側のシリ
コンウェハを全面的に除去する。エッチャントとしては
例えばアルカリ系のＫＯＨ溶液を用いる事ができる。こ
の状態で絶縁膜ＢＯＸを介し裏面側から表面側のパタン
を透視する事ができる。従って、両面アライナを用いる
事なくＢＯＸの裏面側に対し駆動回路部を選択的に被覆
する様にレジスト２１９をパタニングする事が可能であ
る。このレジスト２１９を介して絶縁膜ＢＯＸ及び単結
晶シリコン層Ｓｉをさらにエッチング除去し、画素アレ
イ部に位置するフィールド酸化膜２１１の裏面側を露出
させる。この様にして、画素アレイ部における裏面側の
層厚を１．５〜５μｍ程度さらに削減でき、液晶セルの
駆動を効率的に行なえる。
【００３６】図１７は、図１６の（Ｄ）に示した構造を
さらに薄型化させたものである。基本的に同一の構造を
有するが、画素アレイ部はフィールド酸化膜の上ではな
く、薄い酸化膜２２０の上に設けられている。本例の場
合にはこの薄い酸化膜２２０をエッチングストッパーと
してＳＯＩ基板の単結晶シリコン層Ｓｉを画素アレイ部
から選択的に除去する様にしている。図１６に示した構
造に較べ、本実施例においては画素電極と図示しない液
晶層との間の距離がさらに短縮され、駆動電圧がより有
効に伝達し画像表示が良好になる。
さらに薄型化させたものである。基本的に同一の構造を
有するが、画素アレイ部はフィールド酸化膜の上ではな
く、薄い酸化膜２２０の上に設けられている。本例の場
合にはこの薄い酸化膜２２０をエッチングストッパーと
してＳＯＩ基板の単結晶シリコン層Ｓｉを画素アレイ部
から選択的に除去する様にしている。図１６に示した構
造に較べ、本実施例においては画素電極と図示しない液
晶層との間の距離がさらに短縮され、駆動電圧がより有
効に伝達し画像表示が良好になる。
【００３７】次に図１８ないし図２５を参照して裏面側
のエッチング処理の具体例を詳細に説明する。図１８は
エッチング処理の第一実施例であり、バルクの単結晶シ
リコン基板を裏面側からエッチングしている。先ず工程
Ａに示すＩＣプロセスの段階で、シリコン単結晶基板Ｓ
ｉの表面側に予めストッパー膜２３１を形成しておく。
このストッパー膜２３１は、例えばシリコン酸化膜、シ
リコン窒化膜あるいはこれらの複合膜で構成する事がで
きる。図示しないが、ストッパー膜２３１の上には画素
アレイが形成されている。一方、ストッパー膜２３１か
ら外れた領域には駆動回路が形成されている。このＩＣ
プロセスの段階で、単結晶シリコン基板Ｓｉの裏面側に
レジスト膜２３２を予めパタニング形成しておく。この
レジスト膜２３２は例えばシリコン窒化膜からなり、両
面アライナを用いてパタニングされる。続いて工程Ｂに
おいて、レジスト２３２をマスクとして単結晶シリコン
基板Ｓｉをエッチング除去し画素アレイ部の透明化を行
なう。単結晶シリコン基板Ｓｉのエッチングは例えばＫ
ＯＨ溶液を用い、ストッパー膜２３１に到達するまで行
なう。本実施例では両面アライナを用いる為ＩＣプロセ
スが若干複雑になるという短所がある。又レジスト膜２
３２をシリコン窒化膜で構成した場合傷が付き易いとい
う短所もある。加えて、通常単結晶シリコン基板Ｓｉの
肉厚は５００〜６００μｍ程度であり、透明部における
段差あるいはギャップｇが大き過ぎるという欠点もあ
る。この様に段差が大きいと、後工程で液晶セルを組み
立てる場合支障が生じる惧れがある。
のエッチング処理の具体例を詳細に説明する。図１８は
エッチング処理の第一実施例であり、バルクの単結晶シ
リコン基板を裏面側からエッチングしている。先ず工程
Ａに示すＩＣプロセスの段階で、シリコン単結晶基板Ｓ
ｉの表面側に予めストッパー膜２３１を形成しておく。
このストッパー膜２３１は、例えばシリコン酸化膜、シ
リコン窒化膜あるいはこれらの複合膜で構成する事がで
きる。図示しないが、ストッパー膜２３１の上には画素
アレイが形成されている。一方、ストッパー膜２３１か
ら外れた領域には駆動回路が形成されている。このＩＣ
プロセスの段階で、単結晶シリコン基板Ｓｉの裏面側に
レジスト膜２３２を予めパタニング形成しておく。この
レジスト膜２３２は例えばシリコン窒化膜からなり、両
面アライナを用いてパタニングされる。続いて工程Ｂに
おいて、レジスト２３２をマスクとして単結晶シリコン
基板Ｓｉをエッチング除去し画素アレイ部の透明化を行
なう。単結晶シリコン基板Ｓｉのエッチングは例えばＫ
ＯＨ溶液を用い、ストッパー膜２３１に到達するまで行
なう。本実施例では両面アライナを用いる為ＩＣプロセ
スが若干複雑になるという短所がある。又レジスト膜２
３２をシリコン窒化膜で構成した場合傷が付き易いとい
う短所もある。加えて、通常単結晶シリコン基板Ｓｉの
肉厚は５００〜６００μｍ程度であり、透明部における
段差あるいはギャップｇが大き過ぎるという欠点もあ
る。この様に段差が大きいと、後工程で液晶セルを組み
立てる場合支障が生じる惧れがある。
【００３８】図１９はエッチング処理の第二実施例を示
す模式的な工程図である。本例では、工程Ａに示す様に
エピタキシャルシリコン基板を利用している。シリコン
基板２４１の表面にはエピタキシャル層２４２が設けら
れている。このエピタキシャル層２４２はシリコン基板
２４１に較べて不純物濃度が低く設定されている。具体
的には、シリコン基板２４１の不純物濃度は１×１０18
cm-3以上に設定され、エピタキシャル層２４２の不純物
濃度はこれよりも低く設定されている。次に工程ＢのＩ
Ｃプロセスにおいて、画素アレイ部のみに不純物を高濃
度でドーピングし基板２４１と同じくＰ+ 型あるいはＮ
+ 型にしておく。さらにその上にストッパー膜２４３を
形成する。続いて図示しないが画素アレイや駆動回路を
ＩＣプロセスにより同時に形成する。次に、工程Ｃにお
いて裏面側のエッチング処理を行なう。本実施例ではフ
ッ酸、硝酸及び酢酸を混合したエッチャントを用い、不
純物濃度差を利用して所謂選択エッチングを行なう。即
ち、上述した場合エッチャントを用いた場合には、低濃
度不純物領域は殆んどエッチングされない一方、高濃度
不純物領域のみが選択的にエッチングされる。従って工
程Ｃにおいては先ずＰ+ 型あるいはＮ+ 型のシリコン基
板２４１が全面的に除去された後、さらにストッパー膜
２４３の直下に設けられた高濃度エピタキシャル層も同
様に除去される。一方、駆動回路が形成された領域に残
されたＰ- 型あるいはＮ- 型のエピタキシャル層２４２
はエッチングされずにそのまま残る。なお、シリコン基
板２４１を全てエッチングする事なく、途中の段階まで
バックラップ研磨を行なえばより処理が高速化される。
以上説明した様に、本実施例によれば、不純物濃度差に
起因するエッチングレートの相違を利用して選択エッチ
ングを行ない、両面アライナを用いる事なく画素アレイ
部の透明化を行なう事ができる。又、最終的に低濃度の
エピタキシャル層２４２のみが残される為、ギャップｇ
も小さくする事ができる。
す模式的な工程図である。本例では、工程Ａに示す様に
エピタキシャルシリコン基板を利用している。シリコン
基板２４１の表面にはエピタキシャル層２４２が設けら
れている。このエピタキシャル層２４２はシリコン基板
２４１に較べて不純物濃度が低く設定されている。具体
的には、シリコン基板２４１の不純物濃度は１×１０18
cm-3以上に設定され、エピタキシャル層２４２の不純物
濃度はこれよりも低く設定されている。次に工程ＢのＩ
Ｃプロセスにおいて、画素アレイ部のみに不純物を高濃
度でドーピングし基板２４１と同じくＰ+ 型あるいはＮ
+ 型にしておく。さらにその上にストッパー膜２４３を
形成する。続いて図示しないが画素アレイや駆動回路を
ＩＣプロセスにより同時に形成する。次に、工程Ｃにお
いて裏面側のエッチング処理を行なう。本実施例ではフ
ッ酸、硝酸及び酢酸を混合したエッチャントを用い、不
純物濃度差を利用して所謂選択エッチングを行なう。即
ち、上述した場合エッチャントを用いた場合には、低濃
度不純物領域は殆んどエッチングされない一方、高濃度
不純物領域のみが選択的にエッチングされる。従って工
程Ｃにおいては先ずＰ+ 型あるいはＮ+ 型のシリコン基
板２４１が全面的に除去された後、さらにストッパー膜
２４３の直下に設けられた高濃度エピタキシャル層も同
様に除去される。一方、駆動回路が形成された領域に残
されたＰ- 型あるいはＮ- 型のエピタキシャル層２４２
はエッチングされずにそのまま残る。なお、シリコン基
板２４１を全てエッチングする事なく、途中の段階まで
バックラップ研磨を行なえばより処理が高速化される。
以上説明した様に、本実施例によれば、不純物濃度差に
起因するエッチングレートの相違を利用して選択エッチ
ングを行ない、両面アライナを用いる事なく画素アレイ
部の透明化を行なう事ができる。又、最終的に低濃度の
エピタキシャル層２４２のみが残される為、ギャップｇ
も小さくする事ができる。
【００３９】図２０はエッチング処理の第三実施例を示
す模式的な工程図である。前述した様に図１９に示す実
施例ではエピタキシャル基板を巧みに利用して選択エッ
チングにより両面アライナを利用する事なく裏面側の肉
厚除去を行なう事ができた。しかしながら、エピタキシ
ャル基板は通常のバルク単結晶シリコン基板に較べて高
価であるという短所がある。そこで、本実施例ではバル
クのシリコン単結晶基板に対して選択エッチングを適用
している。先ず工程Ａに示すＩＣプロセスで、ストッパ
ー膜２５１を画素アレイの部分に形成する。さらに、ス
トッパー膜２５１の下側で且つやや内側の部分にＰ型の
不純物を高濃度でドーピングする。このドーピングは例
えばイオンインプランテーション等により行なわれ、加
速エネルギーを調節する事により高濃度不純物領域２５
２の深さを調節できる。本例では１０μｍ程度の深さを
有している。次に工程Ｂにおいて単結晶シリコン基板Ｓ
ｉを裏面側から研磨しその厚みを約１０μｍまで追い込
む。次に、フッ酸と硝酸と酢酸を例えば１対３対８の割
合で混合した溶液を用いて高濃度不純物領域２５２のみ
を選択的に除去する。この様にすれば、両面アライナを
用いる事なく画素アレイ部を透明化できる。又、ギャッ
プｇも１０μｍ程度まで小さくする事が可能である。
す模式的な工程図である。前述した様に図１９に示す実
施例ではエピタキシャル基板を巧みに利用して選択エッ
チングにより両面アライナを利用する事なく裏面側の肉
厚除去を行なう事ができた。しかしながら、エピタキシ
ャル基板は通常のバルク単結晶シリコン基板に較べて高
価であるという短所がある。そこで、本実施例ではバル
クのシリコン単結晶基板に対して選択エッチングを適用
している。先ず工程Ａに示すＩＣプロセスで、ストッパ
ー膜２５１を画素アレイの部分に形成する。さらに、ス
トッパー膜２５１の下側で且つやや内側の部分にＰ型の
不純物を高濃度でドーピングする。このドーピングは例
えばイオンインプランテーション等により行なわれ、加
速エネルギーを調節する事により高濃度不純物領域２５
２の深さを調節できる。本例では１０μｍ程度の深さを
有している。次に工程Ｂにおいて単結晶シリコン基板Ｓ
ｉを裏面側から研磨しその厚みを約１０μｍまで追い込
む。次に、フッ酸と硝酸と酢酸を例えば１対３対８の割
合で混合した溶液を用いて高濃度不純物領域２５２のみ
を選択的に除去する。この様にすれば、両面アライナを
用いる事なく画素アレイ部を透明化できる。又、ギャッ
プｇも１０μｍ程度まで小さくする事が可能である。
【００４０】図２１はエッチング処理の第四実施例を示
す模式的な工程図である。本実施例では同じく選択エッ
チングを利用しているが、エッチャントとしてフッ酸、
硝酸及び酢酸の混合溶液に代え、アルカリ系のＫＯＨ溶
液を利用している。このＫＯＨ溶液はシリコン酸化膜や
シリコン窒化膜等によってエッチングがストップする
が、これに加えてＰ型の高濃度不純物層に対してもエッ
チングがストップする。先ず、工程ＡにおけるＩＣプロ
セスで、予めシリコン単結晶基板２６１の表面に沿って
画素アレイ部をカバーする様にストッパー膜２６２を設
ける。なお図示しないが、このストッパー膜２６２の上
にはＩＣプロセスで画素スイッチング用のＴＦＴ等が形
成される。一方、駆動回路が形成される部分にはシリコ
ン層２６３を残しておき、同様にＩＣプロセスでトラン
ジスタ素子等を集積的に形成する。本例では単結晶シリ
コン層２６３の直下にＰ型の高濃度不純物層２６４を埋
め込んでおく。この埋め込み処理はイオンインプランテ
ーションを利用し加速エネルギーを適宜調節して行なわ
れる。次に工程Ｂにおいて、ＫＯＨ溶液をエッチャント
として用いシリコン基板２６１を除去し透明化を行な
う。前述した様にＰ型の高濃度不純物層２６４はＫＯＨ
溶液により殆んどエッチングされないのでそのまま残
る。残された高濃度不純物層２６４の厚みは数μｍレベ
ルでありギャップｇを極めて小さくする事ができる。
す模式的な工程図である。本実施例では同じく選択エッ
チングを利用しているが、エッチャントとしてフッ酸、
硝酸及び酢酸の混合溶液に代え、アルカリ系のＫＯＨ溶
液を利用している。このＫＯＨ溶液はシリコン酸化膜や
シリコン窒化膜等によってエッチングがストップする
が、これに加えてＰ型の高濃度不純物層に対してもエッ
チングがストップする。先ず、工程ＡにおけるＩＣプロ
セスで、予めシリコン単結晶基板２６１の表面に沿って
画素アレイ部をカバーする様にストッパー膜２６２を設
ける。なお図示しないが、このストッパー膜２６２の上
にはＩＣプロセスで画素スイッチング用のＴＦＴ等が形
成される。一方、駆動回路が形成される部分にはシリコ
ン層２６３を残しておき、同様にＩＣプロセスでトラン
ジスタ素子等を集積的に形成する。本例では単結晶シリ
コン層２６３の直下にＰ型の高濃度不純物層２６４を埋
め込んでおく。この埋め込み処理はイオンインプランテ
ーションを利用し加速エネルギーを適宜調節して行なわ
れる。次に工程Ｂにおいて、ＫＯＨ溶液をエッチャント
として用いシリコン基板２６１を除去し透明化を行な
う。前述した様にＰ型の高濃度不純物層２６４はＫＯＨ
溶液により殆んどエッチングされないのでそのまま残
る。残された高濃度不純物層２６４の厚みは数μｍレベ
ルでありギャップｇを極めて小さくする事ができる。
【００４１】図２２はエッチング処理の第五実施例を示
す模式的な工程図である。工程Ａに示すＩＣプロセスに
より、シリコン単結晶基板２７１の表面側にストッパー
膜２７２を形成しておく。図示しないが、この後駆動回
路や画素アレイをＩＣプロセスにより集積的に形成して
おく。次に、工程Ｂに移り裏側の処理を行なう。先ず、
バックラップ研磨によりシリコン基板２７１を所定の厚
み例えば２μｍ程度になるまで薄くする。この程度の厚
みになると裏面側から表面側のパタンを透視する事が可
能になる。この事を利用して、両面アライナを用いる事
なく、レジスト２７３をシリコン基板２７１の裏面側に
対して駆動回路部をカバーする様に形成する事ができ
る。本例では、レジスト膜２７３として耐ＫＯＨ溶液性
を有するフッ素系の感光性樹脂を利用している。引き続
き工程ＣにおいてＫＯＨ溶液を用い残されたシリコン基
板の肉厚部分をストッパー膜２７２の下部から除去す
る。本実施例ではギャップｇを２μｍ程度までさらに小
さくする事が可能である。
す模式的な工程図である。工程Ａに示すＩＣプロセスに
より、シリコン単結晶基板２７１の表面側にストッパー
膜２７２を形成しておく。図示しないが、この後駆動回
路や画素アレイをＩＣプロセスにより集積的に形成して
おく。次に、工程Ｂに移り裏側の処理を行なう。先ず、
バックラップ研磨によりシリコン基板２７１を所定の厚
み例えば２μｍ程度になるまで薄くする。この程度の厚
みになると裏面側から表面側のパタンを透視する事が可
能になる。この事を利用して、両面アライナを用いる事
なく、レジスト２７３をシリコン基板２７１の裏面側に
対して駆動回路部をカバーする様に形成する事ができ
る。本例では、レジスト膜２７３として耐ＫＯＨ溶液性
を有するフッ素系の感光性樹脂を利用している。引き続
き工程ＣにおいてＫＯＨ溶液を用い残されたシリコン基
板の肉厚部分をストッパー膜２７２の下部から除去す
る。本実施例ではギャップｇを２μｍ程度までさらに小
さくする事が可能である。
【００４２】図２３はエッチング処理の第六実施例を示
す模式的な工程図である。工程Ａは図１８に示した工程
Ｂと同様であり、ＫＯＨ溶液を用いて単結晶シリコン基
板２８１の肉厚部を除去しストッパー膜２８２の下部を
透明化している。前述した様に、この状態では残された
シリコン基板２８１の厚みが５００μｍ程度でありギャ
ップｇが大きい。この為、液晶セル組み立てで支障が生
ずる場合がある。そこでこの残された肉厚部を薄くする
為に、先ず工程Ｂにおいてシリコン基板の裏面全体を保
護膜２８３で被覆する。この保護膜２８３としては、例
えばシリコンゴム等を用いる事ができる。次に工程Ｃに
おいてバックラップ研磨を行ないシリコン基板２８１の
厚みを２０μｍ程度まで薄くする。最後に工程Ｄにおい
て不用となった保護膜２８３を除去する。
す模式的な工程図である。工程Ａは図１８に示した工程
Ｂと同様であり、ＫＯＨ溶液を用いて単結晶シリコン基
板２８１の肉厚部を除去しストッパー膜２８２の下部を
透明化している。前述した様に、この状態では残された
シリコン基板２８１の厚みが５００μｍ程度でありギャ
ップｇが大きい。この為、液晶セル組み立てで支障が生
ずる場合がある。そこでこの残された肉厚部を薄くする
為に、先ず工程Ｂにおいてシリコン基板の裏面全体を保
護膜２８３で被覆する。この保護膜２８３としては、例
えばシリコンゴム等を用いる事ができる。次に工程Ｃに
おいてバックラップ研磨を行ないシリコン基板２８１の
厚みを２０μｍ程度まで薄くする。最後に工程Ｄにおい
て不用となった保護膜２８３を除去する。
【００４３】図２４はエッチング処理の第七実施例を示
す模式的な工程図である。工程ＡのＩＣプロセスにおい
て、シリコン基板２９１の表面画素アレイ領域に予め酸
化シリコンからなるストッパー膜２９２を形成する。
又、駆動回路を集積した後、その領域に酸化シリコンか
らなる柱２９３を埋め込む。この埋め込み深さは５〜１
０μｍ程度であり、例えば予めトレンチを形成した後酸
化シリコンを堆積して埋め込む。次に工程Ｂにおいてシ
リコン基板２９１の裏面側から粗研磨処理を施した後機
械化学研磨を行なう。この機械化学研磨はＳｉＯ2 とＳ
ｉとの選択比が１対１０００以上であり、酸化シリコン
からなるストッパー膜２９２の直下から選択的にシリコ
ン基板の肉厚部を除去する事ができる。なお、酸化シリ
コンの柱２９３は比較的密に埋め込まれている為、柱の
間に存在するシリコンの部分も残され、表面側の駆動回
路に悪影響を及ぼす事がない。
す模式的な工程図である。工程ＡのＩＣプロセスにおい
て、シリコン基板２９１の表面画素アレイ領域に予め酸
化シリコンからなるストッパー膜２９２を形成する。
又、駆動回路を集積した後、その領域に酸化シリコンか
らなる柱２９３を埋め込む。この埋め込み深さは５〜１
０μｍ程度であり、例えば予めトレンチを形成した後酸
化シリコンを堆積して埋め込む。次に工程Ｂにおいてシ
リコン基板２９１の裏面側から粗研磨処理を施した後機
械化学研磨を行なう。この機械化学研磨はＳｉＯ2 とＳ
ｉとの選択比が１対１０００以上であり、酸化シリコン
からなるストッパー膜２９２の直下から選択的にシリコ
ン基板の肉厚部を除去する事ができる。なお、酸化シリ
コンの柱２９３は比較的密に埋め込まれている為、柱の
間に存在するシリコンの部分も残され、表面側の駆動回
路に悪影響を及ぼす事がない。
【００４４】図２５はエッチングプロセスの第八実施例
を示す模式的な工程図である。本実施例ではＳＯＩ基板
に対してエッチング処理を施している。先ず工程Ａに示
すＩＣプロセスにおいてＳＯＩ基板の表面にストッパー
領域３０１を形成する。なおこのＳＯＩ基板は下側のシ
リコンウェハ３０２と上側の単結晶シリコン層３０３と
を中間の絶縁膜３０４により積層した構造を有してい
る。図示しないが、この後ストッパー膜３０１の上には
画素アレイを形成し、その他の部分には駆動回路を形成
する。なお単結晶シリコン層３０３としては厚みが１．
５〜２μｍ以上の比較的厚い材料を選択する事が好まし
い。駆動回路の動作特性が安定化するとともに、この厚
み１．５〜２μｍを利用して液晶セルのギャップ間隔を
規定する事もできる。次に工程Ｂにおいて、中間絶縁膜
３０４をエッチングストッパーとして下側のシリコンウ
ェハ３０２を全面的に除去する。続いて工程Ｃにおいて
駆動回路が形成された領域に整合して中間絶縁膜（ＢＯ
Ｘ）３０４の裏面側にレジスト３０５をパタニング形成
する。この時、シリコン単結晶層３０３の膜厚が１．５
〜２μｍレベルに設定されている為、裏面側から表面側
のパタンを透視可能であり、両面アライナを用いる事な
くレジスト３０５のパタニングが行なえる。最後に工程
Ｄにおいてレジスト３０５を介し中間絶縁膜３０４及び
シリコン単結晶層３０３のエッチングを行ない、ストッ
パー膜３０１の下部を露出させる。この場合、ギャップ
ｇは最終的に２〜５±０．５μｍレベルまで薄くする事
が可能である。
を示す模式的な工程図である。本実施例ではＳＯＩ基板
に対してエッチング処理を施している。先ず工程Ａに示
すＩＣプロセスにおいてＳＯＩ基板の表面にストッパー
領域３０１を形成する。なおこのＳＯＩ基板は下側のシ
リコンウェハ３０２と上側の単結晶シリコン層３０３と
を中間の絶縁膜３０４により積層した構造を有してい
る。図示しないが、この後ストッパー膜３０１の上には
画素アレイを形成し、その他の部分には駆動回路を形成
する。なお単結晶シリコン層３０３としては厚みが１．
５〜２μｍ以上の比較的厚い材料を選択する事が好まし
い。駆動回路の動作特性が安定化するとともに、この厚
み１．５〜２μｍを利用して液晶セルのギャップ間隔を
規定する事もできる。次に工程Ｂにおいて、中間絶縁膜
３０４をエッチングストッパーとして下側のシリコンウ
ェハ３０２を全面的に除去する。続いて工程Ｃにおいて
駆動回路が形成された領域に整合して中間絶縁膜（ＢＯ
Ｘ）３０４の裏面側にレジスト３０５をパタニング形成
する。この時、シリコン単結晶層３０３の膜厚が１．５
〜２μｍレベルに設定されている為、裏面側から表面側
のパタンを透視可能であり、両面アライナを用いる事な
くレジスト３０５のパタニングが行なえる。最後に工程
Ｄにおいてレジスト３０５を介し中間絶縁膜３０４及び
シリコン単結晶層３０３のエッチングを行ない、ストッ
パー膜３０１の下部を露出させる。この場合、ギャップ
ｇは最終的に２〜５±０．５μｍレベルまで薄くする事
が可能である。
【００４５】
【発明の効果】以上説明した様に、本発明によれば、光
弁用半導体装置は所定の肉厚を有する非透明部と肉厚の
除去された透明部を有する半導体基板と、該透明部に形
成された画素アレイと、該非透明部に形成された駆動回
路と、半導体基板の主面側に積層された透明支持基板と
から構成されている。かかる構成によれば、例えばバル
クの単結晶シリコンからなる半導体基板に対してＩＣ製
造プロセスにより画素アレイと同時に駆動回路部も形成
する事ができる。この為、駆動回路部の高速化及び高性
能化がプロセスの増加を伴なわずに実現できるという効
果がある。又、半導体基板上に画素アレイと駆動回路を
形成し透明支持基板で表面側を裏打ちした後、裏面側か
ら画素アレイ直下の半導体基板肉厚部をエッチング除去
する事により、極めて容易に透明化を行なう事ができる
という効果がある。
弁用半導体装置は所定の肉厚を有する非透明部と肉厚の
除去された透明部を有する半導体基板と、該透明部に形
成された画素アレイと、該非透明部に形成された駆動回
路と、半導体基板の主面側に積層された透明支持基板と
から構成されている。かかる構成によれば、例えばバル
クの単結晶シリコンからなる半導体基板に対してＩＣ製
造プロセスにより画素アレイと同時に駆動回路部も形成
する事ができる。この為、駆動回路部の高速化及び高性
能化がプロセスの増加を伴なわずに実現できるという効
果がある。又、半導体基板上に画素アレイと駆動回路を
形成し透明支持基板で表面側を裏打ちした後、裏面側か
ら画素アレイ直下の半導体基板肉厚部をエッチング除去
する事により、極めて容易に透明化を行なう事ができる
という効果がある。
【図１】本発明にかかる光弁用半導体装置とその製造方
法の基本的な概念を示す模式図である。
法の基本的な概念を示す模式図である。
【図２】画素スイッチング素子を構成するＴＦＴの実施
例を示す模式的な断面図である。
例を示す模式的な断面図である。
【図３】本発明にかかる光弁用半導体装置の表面側に液
晶セルを組み立てた実施例を示す模式的な断面図であ
る。
晶セルを組み立てた実施例を示す模式的な断面図であ
る。
【図４】図３に示す実施例の製造工程図である。
【図５】本発明にかかる光弁用半導体装置の他の実施例
を示す模式的な部分断面図である。
を示す模式的な部分断面図である。
【図６】画素スイッチング素子を構成するＴＦＴの遮光
構造を示す模式図である。
構造を示す模式図である。
【図７】同じくＴＦＴの他の遮光構造を示す模式図であ
る。
る。
【図８】同じくＴＦＴの別の遮光構造を示す模式図であ
る。
る。
【図９】同じくＴＦＴのさらに別の遮光構造を示す模式
図である。
図である。
【図１０】同じくＴＦＴのさらに別の遮光構造を示す模
式図である。
式図である。
【図１１】本発明にかかる光弁用半導体装置の製造方法
の内ＩＣプロセスを示す工程図である。
の内ＩＣプロセスを示す工程図である。
【図１２】同じくＩＣプロセスの第二実施例を示す工程
図である。
図である。
【図１３】同じくＩＣプロセスの第三実施例を示す工程
図である。
図である。
【図１４】同じくＩＣプロセスの第四実施例を示す工程
図である。
図である。
【図１５】対向電極に対するパッドの形成工程を示す模
式図である。
式図である。
【図１６】ＩＣプロセスの第五実施例を示す工程図であ
る。
る。
【図１７】同じくＩＣプロセスの第六実施例を示す模式
図である。
図である。
【図１８】本発明にかかる光弁用半導体装置の製造方法
の内、裏面側からのエッチング処理の第一実施例を示す
工程図である。
の内、裏面側からのエッチング処理の第一実施例を示す
工程図である。
【図１９】同じくエッチング処理の第二実施例を示す工
程図である。
程図である。
【図２０】同じくエッチング処理の第三実施例を示す工
程図である。
程図である。
【図２１】同じくエッチング処理の第四実施例を示す工
程図である。
程図である。
【図２２】同じくエッチング処理の第五実施例を示す工
程図である。
程図である。
【図２３】同じくエッチング処理の第六実施例を示す工
程図である。
程図である。
【図２４】同じくエッチング処理の第七実施例を示す工
程図である。
程図である。
【図２５】同じくエッチング処理の第八実施例を示す工
程図である。
程図である。
【図２６】従来の一般的なアクティブマトリクス型液晶
表示装置の駆動基板を示す模式的な平面図である。
表示装置の駆動基板を示す模式的な平面図である。
【図２７】従来の駆動基板に形成された画素アレイの模
式的な構成図である。
式的な構成図である。
１ 非透明部 ２ 透明部 ３ 半導体基板 ４ 主面 ５ 透明支持基板 ７ 接着剤層 ８ 駆動回路 ９ 画素アレイ １０ 単結晶トランジスタ １１ ＴＦＴ １２ 画素電極 １３ 下地絶縁膜 １６ 対向基板 １９ 液晶層 ２０ 平坦化層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 恒夫 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内 (72)発明者 岩城 忠雄 東京都江東区亀戸６丁目31番１号 セイコ ー電子工業株式会社内
Claims (37)
- 【請求項１】 所定の肉厚を有する非透明部と肉厚の除
去された透明部を有する半導体基板と、該透明部に形成
された画素アレイと、該非透明部に形成され前記画素ア
レイを駆動する駆動回路と、前記画素アレイと前記駆動
回路が設けられた該半導体基板の主面側に積層された透
明支持基板とからなる光弁用半導体装置。 - 【請求項２】 前記半導体基板は単結晶シリコン層を有
するとともに、前記駆動回路は該単結晶シリコン層の主
面に直接形成された半導体集積回路である請求項１記載
の光弁用半導体装置。 - 【請求項３】 前記半導体基板は該単結晶シリコン層を
直に構成するバルクシリコンウェハである請求項２記載
の光弁用半導体装置。 - 【請求項４】 前記半導体基板は該単結晶シリコン層と
なる単結晶シリコン薄膜をシリコン板の表面に絶縁膜を
介して積層した構造を有するＳＯＩウェハである請求項
２記載の光弁用半導体装置。 - 【請求項５】 前記画素アレイはマトリクス状に配列さ
れた画素電極と、個々の画素電極を選択動作するスイッ
チング素子とからなるアクティブマトリクス型アレイで
ある請求項１記載の光弁用半導体装置。 - 【請求項６】 前記スイッチング素子はポリシリコン薄
膜トランジスタである請求項５記載の光弁用半導体装
置。 - 【請求項７】 前記スイッチング素子はアモルファスシ
リコン薄膜トランジスタである請求項５記載の光弁用半
導体装置。 - 【請求項８】 前記ポリシリコン薄膜トランジスタは厚
みが５０nm±１０nmのポリシリコン薄膜からなる画素電
極と一体化している請求項６記載の光弁用半導体装置。 - 【請求項９】 前記画素アレイはストライプ状の画素電
極のみからなる単純マトリクス型構造である請求項１記
載の光弁用半導体装置。 - 【請求項１０】 前記画素アレイ及び前記駆動回路は、
ＩＣプロセスにより同時に形成されたフィールド酸化
膜、ゲート酸化膜、ゲート電極、ソース領域及びドレイ
ン領域からなる電界効果型トランジスタ群を含む請求項
１記載の光弁用半導体装置。 - 【請求項１１】 前記半導体基板は肉厚の除去された透
明部に位置するエッチングストッパを構成する絶縁膜を
有する請求項１記載の光弁用半導体装置。 - 【請求項１２】 前記絶縁膜は酸化シリコン膜、窒化シ
リコン膜又はこれらの複合膜である請求項１１記載の光
弁用半導体装置。 - 【請求項１３】 前記絶縁膜は該駆動回路の形成された
領域に比較し該画素アレイが形成された領域において膜
厚が薄化されている請求項１１記載の光弁用半導体装
置。 - 【請求項１４】 前記透明支持基板は画素アレイの形成
された画面領域に整合する寸法形状を有する請求項１記
載の光弁用半導体装置。 - 【請求項１５】 前記透明支持基板により被覆されてい
ない露出した半導体基板の周辺領域に外部接続用の電極
端子が形成されている請求項１４記載の光弁用半導体装
置。 - 【請求項１６】 前記透明支持基板は該半導体基板に近
い熱膨張係数を有する透明無機材料からなる請求項１記
載の光弁用半導体装置。 - 【請求項１７】 前記透明無機材料はガラス、石英又は
サファイアから選択される請求項１６記載の光弁用半導
体装置。 - 【請求項１８】 前記透明支持基板と前記半導体基板の
間に接着剤層が介在する請求項１記載の光弁用半導体装
置。 - 【請求項１９】 前記接着剤層はＳｉＯ2 を主成分とす
る請求項１８記載の光弁用半導体装置。 - 【請求項２０】 前記接着剤層と前記半導体基板の間に
平坦化層が介在する請求項１８記載の光弁用半導体装
置。 - 【請求項２１】 前記平坦化層はＳｉＯ2 を主成分とす
る請求項２０記載の光弁用半導体装置。 - 【請求項２２】 前記接着剤層及び前記平坦化層自体が
透明支持基板を構成する請求項２０記載の光弁用半導体
装置。 - 【請求項２３】 前記肉厚の除去された透明部には光弁
用の対向基板を収容する凹部が形成されている請求項１
記載の光弁用半導体装置。 - 【請求項２４】 前記半導体基板は画素アレイ及び駆動
回路の少なくとも一部を構成するトランジスタ素子に整
合する遮光膜を有する請求項１記載の光弁用半導体装
置。 - 【請求項２５】 前記遮光膜は主面に沿って形成された
パタン膜からなる請求項２４記載の光弁用半導体装置。 - 【請求項２６】 前記パタン膜は高融点金属、シリサイ
ド又はシリコンからなる請求項２５記載の光弁用半導体
装置。 - 【請求項２７】 前記遮光膜は導電性材料からなりその
一部がトランジスタ素子の下側ゲート電極を構成する請
求項２４記載の光弁用半導体装置。 - 【請求項２８】 前記遮光膜は主面上に形成された金属
配線パタンからなる請求項２４記載の光弁用半導体装
置。 - 【請求項２９】 半導体基板の主面に画素アレイ及び駆
動回路を形成する第１工程と、該半導体基板の主面側に
透明支持基板を貼着する第２工程と、画素アレイに整合
する領域の半導体基板肉厚部を主面と反対側の裏面から
選択的に除去し画素アレイを透明化する第３工程とから
なる光弁用半導体装置の製造方法。 - 【請求項３０】 前記第１工程は半導体基板の主面側に
おいて画素アレイに整合する下地のストッパー膜を形成
する工程を含むとともに、前記第３工程は半導体基板の
裏面側から半導体基板のエッチングを行ない該ストッパ
ー膜に到るまで肉厚部を除去する工程を含む請求項２９
記載の光弁用半導体装置の製造方法。 - 【請求項３１】 前記第１工程はストッパー膜の下部に
位置する半導体基板の部分に比較的エッチングレートの
高い第１領域と、ストッパー膜から外にある半導体基板
の部分に比較的エッチングレートの低い第２領域とを形
成する工程を含むとともに、前記第３工程は該半導体基
板に対してエッチングレートの差を利用した選択エッチ
ングを行なう工程を含む請求項３０記載の光弁用半導体
装置の製造方法。 - 【請求項３２】 該第１領域は該第２領域に較べて高濃
度の不純物領域からなり、フッ酸と硝酸と酢酸の混合エ
ッチング液により選択エッチングを行なう請求項３１記
載の光弁用半導体装置の製造方法。 - 【請求項３３】 該第２領域は該第１領域に較べて高濃
度の不純物領域からなりアルカリ系エッチング液により
選択エッチングを行なう請求項３１記載の光弁用半導体
装置の製造方法。 - 【請求項３４】 前記第３工程は半導体基板のエッチン
グに先だってその裏面側全体を所定の厚みになるまでバ
ックラップ研磨する工程を含む請求項３０記載の光弁用
半導体装置の製造方法。 - 【請求項３５】 半導体基板が半透明になる厚みまでバ
ックラップ研磨を行なった後、マスクを介して残された
肉厚部をエッチングする請求項３４記載の光弁用半導体
装置の製造方法。 - 【請求項３６】 前記第３工程はエッチングを行なった
後画素アレイの部分以外に残された半導体基板の肉厚部
をバックラップ研磨により薄く加工する工程を含む請求
項３０記載の光弁用半導体装置の製造方法。 - 【請求項３７】 前記第１工程はストッパー膜から外に
ある該半導体基板の部分に主面側から酸化シリコン柱を
埋め込む工程を含むとともに、前記第３工程は該半導体
基板に対して機械化学研磨によるエッチングを行なう工
程を含む請求項３０記載の光弁用半導体装置の製造方
法。
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