JP7302068B2 - 半導体装置 - Google Patents

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Description

半導体装置および半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術
が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のよ
うな電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシ
リコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目され
ている。
例えば、トランジスタの活性層として、電子キャリア濃度が１０１８／ｃｍ３未満であ
るインジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物を用
いたトランジスタが開示されている（特許文献１参照）。
酸化物半導体を用いたトランジスタは、アモルファスシリコンを用いたトランジスタよ
りも動作速度が速く、多結晶シリコンを用いたトランジスタよりも製造が容易であるもの
の、電気的特性が変動しやすく信頼性が低いという問題点が知られている。例えば、光Ｂ
Ｔ試験前後において、トランジスタのしきい値電圧は変動してしまう。これに対して、特
許文献２および特許文献３では、酸化物半導体を用いたトランジスタのしきい値電圧のシ
フトを抑制するために、酸化物半導体層の上部面または下部面の少なくとも一面に設けた
界面安定化層によって酸化物半導体層の界面における電荷トラップを防止する技術が開示
されている。
特開２００６－１６５５２８号公報 特開２０１０－１６３４７号公報 特開２０１０－１６３４８号公報
しかしながら、特許文献２または特許文献３で開示されたトランジスタは、界面安定化
層として、ゲート絶縁層および保護層と同質性を有する層を用いており、活性層との界面
の状態を良好に保つことができないため、活性層と界面安定化層との電荷トラップを抑制
することが困難である。特に、界面安定化層と活性層が同等のバンドギャップを有する場
合には、電荷の蓄積が容易に起こりえる。
したがって、酸化物半導体を用いたトランジスタは、未だ十分な信頼性を有していると
は言えない。
このような問題に鑑み、酸化物半導体を用いた半導体装置に安定した電気的特性を付与
し、高信頼性化することを目的の一とする。
開示する発明の一態様は、酸化物半導体膜と接して、酸化物半導体膜のチャネル保護膜
として機能する金属酸化物膜が存在し、且つ該金属酸化物膜は酸化物半導体膜と同種の成
分でなることを技術的思想とするものである。つまり、開示する発明の一態様は、金属酸
化物膜と、酸化物半導体膜と、が積層された構造を備えている。ここで、「酸化物半導体
膜と同種の成分」とは、酸化物半導体膜の構成元素から選択される一または複数の金属元
素を含むことを意味する。
このような積層構造を備えることにより、半導体装置の動作などに起因して生じうる電
荷などが、上述の絶縁膜と酸化物半導体膜との界面に捕獲されることを十分に抑制するこ
とができるのである。この効果は、酸化物半導体膜と相性の良い材料によって構成された
金属酸化物膜を酸化物半導体膜と接する態様で存在させることで、半導体装置の動作など
に起因して生じうる電荷などが酸化物半導体膜と金属酸化物膜との界面に捕獲されること
を抑制させることができるというメカニズムによるものである。
そして、酸化物半導体膜の界面における電荷の捕獲を抑制することができるという上述
の効果により、半導体装置の動作不具合を抑制し、半導体装置の信頼性を向上させること
ができるのである。
さらに、このような積層構造に加えて、金属酸化物膜および酸化物半導体膜とは異なる
成分を含む絶縁膜を、金属酸化物膜上に接して設ける構造とすることが好適である。つま
り、開示する発明の一態様は、酸化物半導体膜と、金属酸化物膜と、絶縁膜と、が積層さ
れた構造を備えている。
このように、界面に電荷の捕獲中心が形成されうる材料を用いて構成された絶縁膜を金
属酸化物膜と接する態様で存在させることにより、酸化物半導体膜と金属酸化物膜との界
面と比較して金属酸化物膜と絶縁膜との界面に上述の電荷を優先的に捕獲させることがで
きる。すなわち、金属酸化物膜と接する態様の絶縁膜を設けることにより、金属酸化物膜
と絶縁膜との界面に優先的に電荷を捕獲し、酸化物半導体膜と金属酸化物膜との界面にお
ける電荷の捕獲をさらに効果的に抑制することができるのである。
そして、酸化物半導体膜の界面における電荷の捕獲を抑制し、電荷の捕獲中心を酸化物
半導体膜から遠ざけることができるという上述の効果により、半導体装置の動作不具合を
抑制し、半導体装置の信頼性を向上させることができるのである。
なお、上述のメカニズムから、金属酸化物膜は十分な厚みを有していることが望ましい
。金属酸化物膜が薄い場合には、金属酸化物膜と絶縁膜との界面に捕獲される電荷の影響
が大きくなる場合があるためである。例えば、金属酸化物膜は、酸化物半導体膜よりも厚
くするのが好適である。
また、絶縁性を有する金属酸化物膜は、ソース電極およびドレイン電極と酸化物半導体
膜との接続を妨げない態様で形成されるので、ソース電極またはドレイン電極と、酸化物
半導体膜との間に金属酸化物膜が存在する場合と比較して抵抗の増大を防ぐことができる
。よって、トランジスタの電気的特性の低下を抑制することができる。
なお、酸化物半導体は薄膜形成工程において、酸素の過不足などによる化学量論的組成
からのずれや、電子供与体を形成する水素や水分の混入などが生じると、その電気伝導度
が変化してしまう。このような現象は、酸化物半導体を用いたトランジスタにとって電気
的特性の変動要因となる。したがって、水素、水分、水酸基または水素化物（水素化合物
ともいう）などの不純物を酸化物半導体より意図的に排除し、かつ不純物の排除工程によ
って同時に減少してしまう、酸化物半導体を構成する主成分材料である酸素を供給するこ
とによって、酸化物半導体膜を高純度化および電気的にｉ型（真性）化する。
ｉ型（真性）の酸化物半導体とは、ｎ型不純物である水素を酸化物半導体から除去し、
酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによりｉ型
（真性）の酸化物半導体、またはｉ型（真性）に限りなく近い酸化物半導体としたもので
ある。
なお、酸化物半導体膜をｉ型化する工程において、酸化物半導体膜と同種の成分でなる
金属酸化物膜も同時にｉ型化することも可能である。開示する発明の一態様において、酸
化物半導体膜の上部面および下部面に設けられた金属酸化物膜は、水分や水素等の不純物
が十分に低減され、電気的にｉ型化した金属酸化物膜であるのが望ましい。
高純度化された酸化物半導体膜を有するトランジスタは、しきい値電圧やオン電流など
の電気的特性に温度依存性がほとんど見られない。また、光劣化によるトランジスタ特性
の変動も少ない。
以下に、本発明の一態様について具体的に説明する。
開示する発明の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶
縁膜上に、ゲート電極と重畳する領域に設けられた酸化物半導体膜と、酸化物半導体膜上
に接して設けられた金属酸化物膜と、金属酸化物膜上に設けられ、酸化物半導体膜の一部
と接するソース電極およびドレイン電極と、を有し、金属酸化物膜は、酸化物半導体膜の
構成元素から選択される一または複数の金属元素の酸化物を含んで構成される半導体装置
である。
なお、上記において、半導体装置は、ソース電極およびドレイン電極を覆い、金属酸化
物膜上に接して設けられた絶縁膜を有していてもよい。また、上記において、絶縁膜上に
導電膜を有していてもよい。
また、上記において、金属酸化物膜のチャネル長方向の幅は、酸化物半導体膜のチャネ
ル長方向の幅より短く、ソース電極およびドレイン電極は、酸化物半導体膜の上面の一部
と接する構造としてもよい。また、上記において、酸化物半導体膜のチャネル長方向の側
端部と、金属酸化物膜のチャネル長方向の側端部と、が一致する構造としてもよい。また
、上記において、金属酸化物膜は、少なくとも酸化物半導体膜を覆い、且つ酸化物半導体
膜の一部を露出するように開口が設けられ、ソース電極およびドレイン電極は、開口を介
して酸化物半導体膜と接する構造としてもよい。また、上記において、ゲート絶縁膜上に
接して設けられ、酸化物半導体膜の下面と接する第２の金属酸化物膜を有する構造として
もよい。また、上記において、金属酸化物膜は、チャネル保護膜として機能することが好
ましい。
また、上記において、金属酸化物膜上に接して設けられ、ソース電極およびドレイン電
極と上面の一部において接する、保護絶縁膜を有する構造としてもよい。なお、ここで保
護絶縁膜は、ソース電極およびドレイン電極のエッチングのときに酸化物半導体膜のチャ
ネル形成領域を保護する膜として機能する。
上記において、金属酸化物膜のエネルギーギャップは、酸化物半導体膜のエネルギーギ
ャップより大きいことが好ましい。また、金属酸化物膜の伝導帯の下端のエネルギーは、
酸化物半導体膜の伝導帯の下端のエネルギーより高いことが好ましい。
また、上記において、金属酸化物膜は、酸化ガリウムを含んで構成されることがある。
また、上記において、ゲート絶縁膜は、酸化シリコンまたは酸化ハフニウムを含んで構
成される構成としてもよい。
なお、上記において、チャネル保護膜として機能する金属酸化物膜のチャネル長方向の
幅によって決定されるトランジスタのチャネル長Ｌは、１０ｎｍ以上１０μｍ以下、例え
ば、０．１μｍ～０．５μｍとすることができる。もちろん、チャネル長Ｌは、１μｍ以
上であっても構わない。また、チャネル幅Ｗについても、１０ｎｍ以上とすることができ
る。
本発明の一形態は、安定した電気特性を有するトランジスタを作製することができる。
また、本発明の一形態は、電気特性が良好で信頼性の高いトランジスタを有する半導体
装置を作製することができる。
半導体装置の一態様を示す平面図および断面図。 酸化物半導体膜および金属酸化物膜を有するトランジスタにおけるバンド図。 半導体装置の一態様を示す平面図および断面図。 半導体装置の一態様を示す図。 半導体装置の作製工程の一例を示す図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 電子機器を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であ
れば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈
されるものではない。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層
順を示すものではない。また、本明細書において発明を特定するための事項として固有の
名称を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置および半導体装置の作製方法の一形態を、図１乃至図５
を用いて説明する。
〈半導体装置の構成例〉
図１に、半導体装置の例として、ボトムゲート構造の一つである、チャネル保護型（チ
ャネルストップ型ともいう）のトランジスタの断面図および平面図を示す。図１（Ａ）は
平面図であり、図１（Ｂ）および図１（Ｃ）は、図１（Ａ）におけるＡ－Ｂ断面およびＣ
－Ｄ断面に係る断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、ト
ランジスタ３１０の構成要素の一部（例えば、ゲート絶縁膜４０２など）を省略している
。
図１（Ａ）に示すトランジスタ３１０は、絶縁表面を有する基板４００上に、ゲート電
極４０１、ゲート電極４０１を覆うゲート絶縁膜４０２、ゲート絶縁膜４０２上にゲート
電極４０１と重畳する領域に設けられた酸化物半導体膜４０３、酸化物半導体膜４０３上
に接して設けられた金属酸化物膜４０７、金属酸化物膜４０７上に設けられて酸化物半導
体膜４０３の一部と接するソース電極４０５ａおよびドレイン電極４０５ｂを含む。図１
（Ａ）に示すトランジスタ３１０において、金属酸化物膜４０７は、チャネル保護膜とし
て機能する。また、トランジスタ３１０は、ソース電極４０５ａおよびドレイン電極４０
５ｂを覆い、金属酸化物膜４０７上に接して、さらに絶縁膜４０９を設ける構成とするこ
とが好ましい。
ここで、金属酸化物膜４０７には、酸化物半導体膜４０３と同種の成分でなる酸化物を
用いるのが望ましい。具体的には、酸化物半導体膜の構成元素から選択される一または複
数の金属元素の酸化物を含む膜を用いるのが好ましい。このような材料は酸化物半導体膜
４０３との相性が良く、これを金属酸化物膜４０７に用いることで、酸化物半導体膜との
界面の状態を良好に保つことができるからである。つまり、上述の材料を金属酸化物膜４
０７に用いることで、酸化物半導体膜とこれに接する金属酸化物膜の界面（ここでは、金
属酸化物膜４０７と酸化物半導体膜４０３との界面）における電荷の捕獲を抑制すること
ができる。
なお、酸化物半導体膜４０３を活性層として用いる関係上、金属酸化物膜４０７のエネ
ルギーギャップは、酸化物半導体膜４０３のエネルギーギャップより大きいことが求めら
れる。また、金属酸化物膜４０７と酸化物半導体膜４０３の間には、室温（２０℃）にお
いて、酸化物半導体膜４０３からキャリアが流出しない程度のエネルギー障壁の形成が最
低限求められる。例えば、金属酸化物膜４０７の伝導帯の下端と、酸化物半導体膜４０３
の伝導帯の下端とのエネルギー差、あるいは酸化物半導体膜４０３の価電子帯の上端と金
属酸化物膜４０７の価電子帯の上端とのエネルギー差は０．５ｅＶ以上であるのが望まし
く、０．７ｅＶ以上であるとより望ましい。また、１．５ｅＶ以下であると望ましい。
具体的には、例えば、酸化物半導体膜４０３にＩｎ－Ｇａ－Ｚｎ－Ｏ系の材料を用いる
場合には、酸化ガリウムを含む材料などを用いて金属酸化物膜４０７を形成すればよい。
なお、酸化ガリウムとＩｎ－Ｇａ－Ｚｎ－Ｏ系の材料を接触させた場合のエネルギー障壁
は、伝導帯側で約０．８ｅＶとなり、価電子帯側で約０．９ｅＶとなる。
なお、酸化ガリウムは、ＧａＯｘとも表記され、酸素が化学量論比よりも過剰となるよ
うｘの値を設定するのが好ましい。例えば、ｘの値を１．４以上２．０以下とするのが好
ましく、ｘの値を１．５以上１．８以下とするのがより好ましい。金属酸化物膜４０７と
して用いる場合、酸化ガリウム膜は、水素や水などの不純物が十分に低減された膜である
のが望ましい。ただし、酸化ガリウム膜中に、イットリウムなどの３族元素、ハフニウム
などの４族元素、アルミニウムなどの１３族元素、シリコンなどの１４族元素、窒素、な
どの水素以外の不純物元素を含ませることで、酸化ガリウムのエネルギーギャップを拡大
させて絶縁性を高めても良い。不純物を含まない酸化ガリウム膜のエネルギーギャップは
４．９ｅＶであるが、上述の不純物を、例えば、０原子％を超えて２０原子％以下含ませ
ることで、そのエネルギーギャップを６ｅＶ程度まで拡大することができる。
なお、電荷の発生源や捕獲中心を低減するという観点からは、金属酸化物膜における水
素や水などの不純物は十分に低減されたものであるのが望ましい。この思想は、酸化物半
導体膜における不純物低減の思想と共通するものである。
また、酸化物半導体膜４０３のチャネル形成領域と重畳する領域には、チャネル保護膜
として機能する金属酸化物膜４０７が設けられているので、ソース電極４０５ａおよびド
レイン電極４０５ｂのエッチングによるチャネル形成領域へのダメージ（例えば、エッチ
ング時のプラズマまたはエッチング剤によるダメージ）を防ぐことができる。これにより
、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる
。
また、図１（Ｂ）に示すように、金属酸化物膜４０７のチャネル長方向の幅を酸化物半
導体膜４０３のチャネル長方向の幅より短くすることで、ソース電極４０５ａおよびドレ
イン電極４０５ｂは、酸化物半導体膜４０３の上面の一部と接する。つまり、金属酸化物
膜４０７のチャネル長方向の幅を短くすることにより、トランジスタ３１０のチャネル長
を短くし、トランジスタの高速化および低消費電力化を図ることができる。
また、トランジスタ３１０は、金属酸化物膜４０７を設けていない所謂チャネルエッチ
型のトランジスタと比較すると、ソース電極４０５ａおよびドレイン電極４０５ｂと酸化
物半導体膜４０３との接触面積が低減された構造となるので、ソース電極４０５ａおよび
ドレイン電極４０５ｂと酸化物半導体膜４０３との界面近傍が高抵抗な領域となる。これ
により、トランジスタ３１０における電界の集中を緩和することができるので、トランジ
スタ３１０を微細化した場合も短チャネル効果を抑制することが可能である。
また、金属酸化物膜４０７上に接して絶縁膜４０９を設ける構成とする場合、絶縁膜４
０９には、金属酸化物膜４０７と接触させることによって、その界面に電荷の捕獲中心が
形成されうる材料を用いるのが望ましい。このような材料を絶縁膜４０９に用いることで
、電荷は絶縁膜４０９と金属酸化物膜４０７との界面に優先的に捕獲されるため、金属酸
化物膜４０７と酸化物半導体膜４０３の界面での電荷捕獲をさらに効果的に抑制すること
ができるようになる。ただし、絶縁膜４０９と金属酸化物膜４０７との界面に電荷の捕獲
中心が多数形成される場合には、かえってトランジスタ特性が悪化することになりかねな
いため、酸化物半導体膜４０３と金属酸化物膜４０７との界面と比較して僅かに電荷の捕
獲中心が形成されやすい程度が好適といえる。
具体的には、絶縁膜４０９には、酸化シリコン、窒化シリコン、酸化アルミニウム、窒
化アルミニウム、これらの混合材料、などを単層でまたは積層して用いればよい。例えば
、金属酸化物膜４０７に酸化ガリウムを含む材料を用いる場合には、絶縁膜４０９には、
酸化シリコンや窒化シリコンなどを用いるのが好適である。また、金属酸化物膜４０７と
接する関係上、絶縁膜４０９のエネルギーギャップは、金属酸化物膜４０７のエネルギー
ギャップより大きいことが望ましい。
なお、絶縁膜４０９と金属酸化物膜４０７との界面に電荷の捕獲中心を形成することが
できるのであれば、絶縁膜４０９の材料を上述のものに限定する必要はない。また、絶縁
膜４０９と金属酸化物膜４０７との界面に、電荷の捕獲中心が形成される処理を行っても
良い。このような処理としては、例えば、プラズマ処理や元素の添加処理（イオン注入な
ど）がある。
なお、トランジスタ３１０では、金属酸化物膜４０７が島状にパターン形成されている
が、必ずしも島状にパターン形成されていなくてもよい。また、酸化物半導体膜４０３の
チャネル長方向の側端部と、金属酸化物膜４０７のチャネル長方向の側端部とが一致する
ようにしてもよい。また、絶縁膜４０９を形成する場合、酸化物半導体膜４０３の上方に
、さらに第２のゲート電極を有していても良い。その場合、ゲート電極４０１を設けず、
トップゲート型のトランジスタとしても良い。また、ゲート絶縁膜４０２上に接して、さ
らに第２の金属酸化物膜を有していても良い。また、酸化物半導体膜４０３のチャネル長
方向の幅がゲート電極４０１のチャネル長方向の幅より狭くなるように酸化物半導体膜４
０３をパターン形成してもよい。また、トランジスタ３１０上には、さらに絶縁膜が設け
られていても良い。また、ソース電極４０５ａやドレイン電極４０５ｂと配線とを電気的
に接続させるために、ゲート絶縁膜４０２、金属酸化物膜４０７、絶縁膜４０９、などに
は開口が形成されていても良い。なお、酸化物半導体膜４０３は島状に加工されているこ
とが望ましいが、島状に加工されていなくても良い。
図２は、上述のトランジスタ３１０、すなわち、ゲート電極ＧＥ側から絶縁膜、酸化物
半導体膜、金属酸化物膜および絶縁膜を接合した構造、におけるエネルギーバンド図（模
式図）であり、ＥＦは酸化物半導体膜のフェルミ準位である。図２では、絶縁膜、金属酸
化物膜、酸化物半導体膜のいずれもが真性であるという理想的な状況を仮定し、絶縁膜と
して酸化シリコン（ＳｉＯｘ）（バンドギャップＥｇ８ｅＶ～９ｅＶ）を、金属酸化物膜
として酸化ガリウム（ＧａＯｘ）（バンドギャップＥｇ４．９ｅＶ）を、酸化物半導体膜
（ＯＳ）としてＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜（バンドギャップＥｇ３．１５ｅＶ）
を用いた場合について示している。なお、酸化シリコンの真空準位と伝導帯下端のエネル
ギー差は０．９５ｅＶであり、酸化ガリウムの真空準位と伝導帯下端のエネルギー差は３
．５ｅＶであり、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の真空準位と伝導帯下端のエネルギ
ー差は４．３ｅＶである。
図２に示すように、酸化物半導体膜のゲート電極側（チャネル側）には、酸化物半導体
膜と絶縁膜との界面に約３．３５ｅＶおよび約２．５ｅＶのエネルギー障壁が存在する。
同様に、酸化物半導体膜のゲート電極とは反対側（バックチャネル側）にも、酸化物半導
体膜と金属酸化物膜との界面に約０．８ｅＶおよび約０．９５ｅＶのエネルギー障壁が存
在する。酸化物半導体膜と絶縁膜との界面、および酸化物半導体膜と金属酸化物膜との界
面において、このようなエネルギー障壁が存在することにより、酸化物半導体膜と絶縁膜
との界面、および酸化物半導体膜と金属酸化物膜との界面においてキャリアの移動は妨げ
られるため、キャリアは酸化物半導体膜から絶縁膜、または酸化物半導体膜から金属酸化
物膜に移動することなく、酸化物半導体膜中を移動する。つまり、酸化物半導体膜を、酸
化物半導体膜よりもバンドギャップが大きい材料（ここでは、金属酸化物膜と絶縁膜）で
挟むように設けることにより、キャリアは酸化物半導体膜中を移動することになる。
図３および図４（Ａ）乃至図４（Ｈ）に、図１とは異なるトランジスタの構成例を示す
。
図３に、金属酸化物膜４０７が酸化物半導体膜４０３を覆う構成のトランジスタの断面
図および平面図を示す。ここで、図３（Ａ）は平面図であり、図３（Ｂ）および図３（Ｃ
）は、図３（Ａ）におけるＡ－Ｂ断面およびＣ－Ｄ断面に係る断面図である。なお、図３
（Ａ）では、煩雑になることを避けるため、トランジスタ３２０の構成要素の一部（例え
ば、ゲート絶縁膜４０２など）を省略している。
図３に示すトランジスタ３２０は、基板４００上に、ゲート電極４０１、ゲート絶縁膜
４０２、酸化物半導体膜４０３、金属酸化物膜４０７、ソース電極４０５ａ、ドレイン電
極４０５ｂおよび絶縁膜４０９を含む点で図１に示すトランジスタ３１０と共通している
。図３に示すトランジスタ３２０と、図１に示すトランジスタ３１０との相違は、金属酸
化物膜４０７が酸化物半導体膜４０３を覆っている点である。ここで、トランジスタ３２
０は、酸化物半導体膜４０３の一部が露出されるように金属酸化物膜４０７に設けられた
開口を介して、ソース電極４０５ａおよびドレイン電極４０５ｂと酸化物半導体膜４０３
とが接している。その他の構成要素については、図１に示すトランジスタ３１０と同様で
ある。詳細は、図１に関する記載を参酌することができる。
このような構成とすることにより、トランジスタ３２０は図１に示すトランジスタ３１
０と比較して、ソース電極４０５ａおよびドレイン電極４０５ｂと酸化物半導体膜４０３
との接触面積が低減された構造となるので、ソース電極４０５ａおよびドレイン電極４０
５ｂと酸化物半導体膜４０３との界面近傍がより高抵抗な領域となる。これにより、トラ
ンジスタ３１０における電界の集中をより緩和することができるので、トランジスタ３１
０を微細化した場合も短チャネル効果をより効果的に抑制することが可能である。
図４（Ａ）および図４（Ｂ）に示すトランジスタ３３０、トランジスタ３４０は、上述
のトランジスタ３１０、トランジスタ３２０の構成に対して、それぞれ、絶縁膜４０９上
であって酸化物半導体膜４０３のチャネル形成領域に重畳する領域に導電膜４１０を設け
た構成である。導電膜４１０は、ゲート電極４０１と同様の材料および方法で形成すれば
よい。その他の構成要素については、上述のトランジスタ３１０、トランジスタ３２０と
同様である。なお、図４（Ｃ）および図４（Ｄ）に示すトランジスタ３５０、トランジス
タ３６０は、トランジスタ３３０、トランジスタ３４０の構成に対して、さらにゲート電
極４０１およびゲート絶縁膜４０２を設けない構成とし、トップゲート型のトランジスタ
としたものである。
図４（Ｅ）および図４（Ｆ）に示すトランジスタ３７０、トランジスタ３８０は、上述
のトランジスタ３１０、トランジスタ３２０の構成に対して、ゲート絶縁膜４０２上に接
して、さらに金属酸化物膜４０４を設けた構成である。金属酸化物膜４０４は、金属酸化
物膜４０７と同様の材料および方法で形成すればよい。また、ゲート絶縁膜４０２は、絶
縁膜４０９と同様の材料および方法で形成するのが好ましい。その他の構成要素について
は、上述のトランジスタ３１０、トランジスタ３２０と同様である。
このような構成とすることで、酸化物半導体膜４０３の下面部、つまり酸化物半導体膜
４０３と金属酸化物膜４０４との界面においても、電荷の捕獲を抑制することができる。
さらに、ゲート絶縁膜４０２として、金属酸化物膜４０４と接触させることでその界面に
電荷の捕獲中心が形成されうる材料を用いることによって、電荷はゲート絶縁膜４０２と
金属酸化物膜４０４との界面に優先的に捕獲されるため、金属酸化物膜４０４と酸化物半
導体膜４０３の界面における電荷捕獲をさらに効果的に抑制することができる。
図４（Ｇ）に示すトランジスタ３９０は、上述のトランジスタ３１０の構成に対して、
酸化物半導体膜４０３のチャネル長方向の幅がゲート電極４０１のチャネル長方向の幅よ
り狭くなるように酸化物半導体膜４０３をパターン形成している。その他の構成要素につ
いては、上述のトランジスタ３１０と同様である。このような構成とすることにより、酸
化物半導体膜４０３を平坦な形状とすることができるので、酸化物半導体膜４０３とゲー
ト絶縁膜４０２の界面におけるキャリアの散乱防止、界面準位の低減を図ることができる
。
図４（Ｈ）に示すトランジスタ５００は、上述のトランジスタ３１０の構成に対して、
金属酸化物膜４０７上に接して、さらに保護絶縁膜４１９を設けた構成である。つまり、
保護絶縁膜４１９は、上面の一部がソース電極４０５ａおよびドレイン電極４０５ｂと接
しており、金属酸化物膜４０７とともにチャネル保護膜として機能する。保護絶縁膜４１
９は、絶縁膜４０９と同様の材料および方法で形成すればよい。その他の構成要素につい
ては、上述のトランジスタ３１０と同様である。
このような構成とすることで、絶縁膜４０９を設けない構成としても、金属酸化物膜４
０７上に接して、金属酸化物膜４０７と接触させることでその界面に電荷の捕獲中心が形
成されうる材料を用いた保護絶縁膜４１９を設けることができる。よって、絶縁膜４０９
を設けない構成としても、酸化物半導体膜４０３と金属酸化物膜４０７との界面と比較し
て、保護絶縁膜４１９と金属酸化物膜４０７との界面に、電荷は優先的に捕獲されるため
、金属酸化物膜４０７と酸化物半導体膜４０３の界面における電荷捕獲をさらに効果的に
抑制することができる。
なお、上記各トランジスタの構成については、互いに適宜組み合わせて用いることがで
きる。
〈トランジスタの作製工程の例〉
以下、図５を用いて、図１、図３または図４に示すトランジスタの作製工程の例につい
て説明する。
〈トランジスタ３１０の作製工程〉
図５（Ａ）乃至図５（Ｅ）を用いて、図１に示すトランジスタ３１０の作製工程の一例
について説明する。
まず、絶縁表面を有する基板４００上に導電膜を形成した後、第１のフォトリソグラフ
ィ工程によりゲート電極４０１を形成する（図５（Ａ）参照）。なお、レジストマスクを
インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフ
ォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少な
くとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、
ガラス基板、セラミック基板、石英基板、サファイア基板などの基板を用いることができ
る。また、絶縁表面を有していれば、シリコンや炭化シリコンなどの単結晶半導体基板、
多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適
用することも可能であり、これらの基板上に半導体素子が設けられていてもよい。
また、基板４００として、可撓性基板を用いてもよい。可撓性基板を用いる場合、可撓
性基板上に酸化物半導体膜４０３を含むトランジスタを直接作製してもよいし、他の作製
基板に酸化物半導体膜４０３を含むトランジスタを作製し、その後可撓性基板に剥離、転
置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化
物半導体膜４０３を含むトランジスタとの間に剥離層を設けるとよい。
下地膜となる絶縁膜を基板４００とゲート電極４０１との間に設けてもよい。下地膜は
、基板４００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリ
コン膜、窒化酸化シリコン膜、または酸化窒化シリコン膜から選ばれた一または複数の膜
による積層構造により形成することができる。
また、ゲート電極４０１は、モリブデン、チタン、タンタル、タングステン、アルミニ
ウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を
用いて、単層でまたは積層して形成することができる。
次いで、ゲート電極４０１上にゲート絶縁膜４０２を形成する（図５（Ａ）参照）。
具体的には、ゲート絶縁膜４０２としては、酸化シリコン膜、窒化シリコン膜、酸化窒
化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒
化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸化ガリウム膜等
を単層でまたは積層して形成することができる。
ゲート絶縁膜４０２の作製方法に特に限定はないが、例えば、プラズマＣＶＤ法やスパ
ッタリング法などの成膜方法を用いてゲート絶縁膜４０２を作製することができる。
なお、ゲート絶縁膜４０２を形成後、さらにゲート絶縁膜４０２上に金属酸化物膜４０
４を設けることで、図４（Ｅ）に示すトランジスタ３７０または図４（Ｆ）に示すトラン
ジスタ３８０を形成することができる。金属酸化物膜４０４は、後述する金属酸化物膜４
０７と同様の材料、同様の工程で形成することができる。
次いで、ゲート絶縁膜４０２上に、膜厚３ｎｍ以上３０ｎｍ以下の酸化物半導体膜４０
３をスパッタリング法で形成する（図５（Ａ）参照）。酸化物半導体膜４０３の膜厚を大
きくしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなっ
てしまうおそれがあるため、上述の膜厚とするのが好ましい。なお、ゲート絶縁膜４０２
と酸化物半導体膜４０３は、大気に触れさせることなく連続して成膜するのが好ましい。
なお、酸化物半導体膜４０３をスパッタリング法により成膜する前に、アルゴンガスを
導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜４０２の表面に付着して
いる粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタと
は、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法
である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
酸化物半導体膜４０３に用いる酸化物半導体としては、四元系金属酸化物であるＩｎ－
Ｓｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ
系酸化物半導体、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系酸化物半導体、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系酸化物
半導体、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体、
Ｓｎ－Ａｌ－Ｚｎ－Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ－Ｚｎ－Ｏ系酸化
物半導体、Ｓｎ－Ｚｎ－Ｏ系酸化物半導体、Ａｌ－Ｚｎ－Ｏ系酸化物半導体、Ｚｎ－Ｍｇ
－Ｏ系酸化物半導体、Ｓｎ－Ｍｇ－Ｏ系酸化物半導体、Ｉｎ－Ｍｇ－Ｏ系酸化物半導体、
Ｉｎ－Ｇａ－Ｏ系酸化物半導体や、単元系金属酸化物であるＩｎ－Ｏ系酸化物半導体、Ｓ
ｎ－Ｏ系酸化物半導体、Ｚｎ－Ｏ系酸化物半導体などを用いることができる。また、上記
酸化物半導体にＳｉＯ２を含んでもよい。ここで、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化
物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜
、という意味であり、その組成比はとくに問わない。また、ＩｎとＧａとＺｎ以外の元素
を含んでもよい。
また、酸化物半導体膜４０３は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記され
る薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた
一または複数の金属元素を示す。例えばＭとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭ
ｎ、またはＧａおよびＣｏなどがある。
本実施の形態では、酸化物半導体膜４０３としてＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体
成膜用ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜４０
３は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混
合雰囲気下においてスパッタリング法により形成することができる。
酸化物半導体膜４０３としてＩｎ－Ｇａ－Ｚｎ－Ｏ膜をスパッタリング法で作製するた
めのターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１
：１：１［ｍｏｌ比］の酸化物半導体成膜用ターゲットを用いることができる。また、こ
のターゲットの材料および組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ
＝１：１：２［ｍｏｌ比］の酸化物半導体成膜用ターゲットを用いてもよい。
また、酸化物半導体としてＩｎ－Ｚｎ－Ｏ系の材料を用いる場合、用いるターゲットの
組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１～１：２（モル比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１～１：４）、好ましくはＩｎ：Ｚｎ＝２０：１～１：１（モル比に換
算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１～１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５
：１～１．５：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２～３：４）とする
。例えば、Ｉｎ－Ｚｎ－Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ
：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、酸化物半導体成膜用ターゲットの充填率は９０％以上１００％以下、好ましくは
９５％以上９９．９％以下である。充填率の高い酸化物半導体成膜用ターゲットを用いる
ことにより、成膜した酸化物半導体膜４０３は緻密な膜とすることができる。
酸化物半導体膜４０３を成膜する際に用いるスパッタガスとしては、水素、水、水酸基
または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
酸化物半導体膜４０３の成膜は、減圧状態に保持された成膜室内に基板４００を保持し
、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下として行う
。基板４００を加熱しながら成膜することにより、成膜した酸化物半導体膜４０３に含ま
れる不純物濃度を低減することができる。また、スパッタリングによる酸化物半導体膜４
０３の損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素および水分が除
去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体膜
４０３を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例え
ば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ま
しい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい
。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素
原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該
成膜室で成膜した酸化物半導体膜４０３に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐ
ａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用
される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、
ごみともいう）が軽減でき、膜厚のばらつきも小さくなるために好ましい。
その後、酸化物半導体膜４０３に対して、熱処理（第１の熱処理）を行うことが望まし
い。この第１の熱処理によって酸化物半導体膜４０３中の、過剰な水素（水や水酸基を含
む）を除去し、酸化物半導体膜４０３の構造を整え、エネルギーギャップ中の欠陥準位を
低減することができる。第１の熱処理の温度は、２５０℃以上７００℃以下、好ましくは
４５０℃以上６００℃以下である。なお、第１の熱処理の温度は、基板の歪み点未満とす
ることが好ましい。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下
、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体膜４０３は大気に
触れないようにし、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻
射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である
。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴ
ンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体
が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数
分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよ
い。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱
温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸
素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで
、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためであ
る。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン
等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望
ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガス
の純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上
（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性）半導体またはｉ
型半導体に限りなく近い酸化物半導体膜４０３を形成することで、極めて優れた特性のト
ランジスタを実現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから
、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理
や、脱水素化処理は、例えば、酸化物半導体膜４０３を島状に加工した後などのタイミン
グにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回
に限らず複数回行っても良い。
次いで、酸化物半導体膜４０３を第２のフォトリソグラフィ工程により島状の酸化物半
導体膜４０３に加工するのが好ましい（図５（Ａ）参照）。また、島状の酸化物半導体膜
４０３を形成するためのレジストマスクをインクジェット法で形成してもよい。レジスト
マスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低
減できる。ここでの酸化物半導体膜４０３のエッチングは、ドライエッチングでもウェッ
トエッチングでもよく、両方を用いてもよい。
なお、島状の酸化物半導体膜４０３のチャネル長方向の幅がゲート電極４０１のチャネ
ル長方向の幅より狭くなるように酸化物半導体膜４０３を加工することで、図４（Ｇ）に
示すトランジスタ３９０を形成することができる。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出して
いる酸化物半導体膜４０３の表面に付着した吸着水などを除去してもよい。プラズマ処理
を行った場合、当該プラズマ処理に続けて大気に触れることなく、酸化物半導体膜４０３
に接する金属酸化物膜４０７を形成することが望ましい。
次いで、酸化物半導体膜４０３を覆って、金属酸化物膜４２７を成膜する（図５（Ｂ）
参照）。なお、金属酸化物膜４２７は、後の工程で島状に加工することにより、金属酸化
物膜４０７となる。
金属酸化物膜４２７（金属酸化物膜４０７）は、酸化物半導体膜４０３と同種の成分で
なる膜とし、酸化物半導体膜４０３の主成分材料を含む酸化物を用いるのが望ましい。こ
のような材料は酸化物半導体膜４０３との相性が良く、これを金属酸化物膜４０７に用い
ることで、酸化物半導体膜との界面の状態を良好に保つことができるからである。つまり
、上述の材料を金属酸化物膜４２７（金属酸化物膜４０７）に用いることで、金属酸化物
膜４０７と酸化物半導体膜４０３との界面における電荷の捕獲を抑制することができるの
である。
金属酸化物膜４０７のエネルギーギャップは、酸化物半導体膜４０３のエネルギーギャ
ップより大きいことが求められる。また、金属酸化物膜４０７と酸化物半導体膜４０３の
間には、室温（２０℃）において、酸化物半導体膜４０３からキャリアが流出しない程度
のエネルギー障壁の形成が最低限求められる。
なお、電荷の発生源や捕獲中心を低減するという観点からは、金属酸化物膜４０７にお
ける水素や水などの不純物は十分に低減されたものであるのが望ましい。この思想は、酸
化物半導体膜における不純物低減の思想と共通するものである。
金属酸化物膜４２７（金属酸化物膜４０７）は、水、水素等の不純物を混入させない方
法を用いて成膜することが好ましい。金属酸化物膜４２７（金属酸化物膜４０７）に水素
が含まれると、その水素の酸化物半導体膜４０３への侵入、または水素による酸化物半導
体膜４０３中の酸素の引き抜き、が生じ酸化物半導体膜４０３のバックチャネルが低抵抗
化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、金属酸化物
膜４２７（金属酸化物膜４０７）はできるだけ水素を含まない膜になるように、成膜方法
に水素を用いないことが重要である。
よって、金属酸化物膜４２７は、スパッタリング法によって成膜するのが好ましく、成
膜する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物
が除去された高純度ガスを用いることが好ましい。
また、電荷の捕獲中心を酸化物半導体膜４０３から遠ざけるためには、金属酸化物膜４
２７（金属酸化物膜４０７）は十分な膜厚を有しているのが好ましい。具体的には、金属
酸化物膜４２７（金属酸化物膜４０７）として１０ｎｍを超える膜厚で、１００ｎｍ以下
とするのが好ましい。
なお、金属酸化物膜４２７を成膜後、さらに金属酸化物膜４２７上に保護絶縁膜４１９
を設けることで、図４（Ｈ）に示すトランジスタ５００を形成することができる。保護絶
縁膜４１９は、後述する絶縁膜４０９と同様の材料、同様の工程で形成することができる
。また、保護絶縁膜４１９は、後の工程で金属酸化物膜４２７を金属酸化物膜４０７にパ
ターン形成するときに、同時にパターン形成することができる。もちろん金属酸化物膜４
２７とは別工程でパターン形成を行ってもよい。
次いで、第３のフォトリソグラフィ工程により金属酸化物膜４２７上にレジストマスク
を形成し、エッチングを行ってチャネル保護膜として機能する金属酸化物膜４０７を形成
した後、レジストマスクを除去する（図５（Ｃ）参照）。また、金属酸化物膜４０７を形
成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをイ
ンクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
ここでの金属酸化物膜４２７のエッチングは、ドライエッチングでもウェットエッチング
でもよく、両方を用いてもよい。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦ
レーザ光やＡｒＦレーザ光を用いるとよい。チャネル保護膜として機能する金属酸化物膜
４０７のチャネル長方向の幅によって後に形成されるトランジスタのチャネル長Ｌが決定
される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、例えば、数ｎｍ～数
１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用
いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫
外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジス
タのチャネル長Ｌを微細化することが可能であり、回路の動作速度を高速化できる。
ここで、金属酸化物膜４０７のチャネル長方向の幅が酸化物半導体膜４０３のチャネル
長方向の幅より短くなるようにパターン形成することで、後の工程で形成するソース電極
４０５ａおよびドレイン電極４０５ｂが、酸化物半導体膜４０３の上面の一部と接する。
よって、金属酸化物膜４０７のチャネル長方向の幅を短くすることにより、トランジスタ
のチャネル長を短くし、トランジスタの高速化および低消費電力化を図ることができる。
また、この金属酸化物膜４２７のエッチング工程において、金属酸化物膜４２７と酸化
物半導体膜４０３のエッチングの選択比が十分とれない場合、酸化物半導体膜４０３の金
属酸化物膜４２７と重畳しない領域の一部が除去されることがある。この場合、酸化物半
導体膜４０３の金属酸化物膜４２７と重畳しない領域の膜厚が薄くなる。
なお、上記の工程で酸化物半導体膜４０３を島状に加工していない場合、ここで金属酸
化物膜４２７と同時に島状に加工しても良い。このように酸化物半導体膜４０３と金属酸
化物膜４２７とを同時にパターン形成することにより、フォトリソグラフィ工程を削減す
ることができる。また、酸化物半導体膜４０３と金属酸化物膜４２７とを同じマスクを用
いてパターン形成することにより、酸化物半導体膜４０３のチャネル長方向の側端部と、
金属酸化物膜４０７のチャネル長方向の側端部とが一致する。また、この場合、ゲート絶
縁膜４０２、酸化物半導体膜４０３および金属酸化物膜４２７を外気に曝すことなく、連
続して成膜するのが好ましい。
また、金属酸化物膜４２７は、必ずしも島状に加工せずともよい。例えば、後の工程で
ソース電極４０５ａおよびドレイン電極４０５ｂと電気的に接続できるように、酸化物半
導体膜４０３の一部が露出された開口が設けられた構成としても良い。このような構成と
することで、図３に示すトランジスタ３２０、図４（Ｂ）に示すトランジスタ３４０、図
４（Ｄ）に示すトランジスタ３６０または図４（Ｆ）に示すトランジスタ３８０を形成す
ることができる。
次いで、金属酸化物膜４０７および酸化物半導体膜４０３を覆うように、ソース電極お
よびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形
成する。ソース電極およびドレイン電極に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、
Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分
とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用い
ることができる。また、Ａｌ、Ｃｕなどの金属膜の下側または上側の一方または双方にＴ
ｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリ
ブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極およ
びドレイン電極に用いる導電膜は、導電性の金属酸化物で形成しても良い。導電性の金属
酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（Ｚｎ
Ｏ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シ
リコンを含ませたものを用いることができる。
第４のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエ
ッチングを行ってソース電極４０５ａ、ドレイン電極４０５ｂを形成した後、レジストマ
スクを除去する（図５（Ｄ）参照）。第３のフォトリソグラフィ工程でのレジストマスク
形成時の露光に、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いた場合、金属酸化物膜
４０７上で隣り合うソース電極４０５ａの下端部とドレイン電極４０５ｂの下端部との間
隔幅がせまくなるので、第４のフォトリソグラフィ工程においても同様に紫外線やＫｒＦ
レーザ光やＡｒＦレーザ光を用いるのが好ましい。
また、フォトリソグラフィ工程で用いるフォトマスク数および工程数を削減するため、
透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジス
トマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジス
トマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形す
ることができるため、異なるパターンに加工する複数のエッチング工程に用いることがで
きる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに
対応するレジストマスクを形成することができる。よって、露光マスク数を削減すること
ができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる
。
ここで、酸化物半導体膜４０３のチャネル形成領域と重畳する領域には、金属酸化物膜
４０７が設けられているので、上記導電膜のエッチングによるダメージ（例えば、エッチ
ング時のプラズマまたはエッチング剤によるダメージ）を防ぐことができる。これにより
、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる
。
次に、ソース電極４０５ａ、ドレイン電極４０５ｂを覆い、金属酸化物膜４０７上に接
して絶縁膜４０９を形成することが好ましい（図５（Ｅ）参照）。絶縁膜４０９は、金属
酸化物膜４０７と絶縁膜４０９とを接触させることによって、その界面に電荷の捕獲中心
が形成されうる材料を用いるのが望ましい。このような材料を絶縁膜４０９に用いること
で、電荷は絶縁膜４０９と金属酸化物膜４０７との界面に捕獲されるため、金属酸化膜４
０７と酸化物半導体膜４０３の界面での電荷捕獲を十分に抑制することができるようにな
る。
絶縁膜４０９としては、無機絶縁膜を用い、酸化シリコン膜、酸化窒化シリコン膜、酸
化アルミニウム膜、酸化窒化アルミニウム膜などの酸化絶縁膜、または窒化シリコン膜、
窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などの窒化絶縁膜の
単層、或いは積層を用いればよい。例えば、スパッタリング法を用いて、金属酸化物膜４
０７側から順に酸化シリコン膜および窒化シリコン膜の積層を形成する。絶縁膜４０９は
、酸化物半導体膜４０３または金属酸化物膜４０７とは異なる成分を含む膜とすることが
好ましい。なお、後の酸化物半導体膜４０３への熱処理工程において、金属酸化物膜４０
７からも水素や水分等の不純物を効率よく除去するためには、絶縁膜４０９を酸化シリコ
ン膜とするのが好ましい。また、金属酸化物膜４０７と接する関係上、絶縁膜４０９のエ
ネルギーギャップは、金属酸化物膜４０７のエネルギーギャップより大きいことが望まし
い。
なお、絶縁膜４０９と金属酸化物膜４０７との界面に電荷の捕獲中心を形成することが
できるのであれば、絶縁膜４０９の材料を上述のものに限定する必要はない。また、絶縁
膜４０９と金属酸化物膜４０７との界面に、電荷の捕獲中心が形成される処理を行っても
良い。このような処理としては、例えば、プラズマ処理や元素の添加処理（イオン注入な
ど）がある。
次に酸化物半導体膜４０３に、金属酸化物膜４０７と一部（チャネル形成領域）が接し
た状態で第２の熱処理を行うのが好ましい。第２の熱処理の温度は、２５０℃以上７００
℃以下、好ましくは４５０℃以上６００℃以下である。なお、第１の熱処理の温度は、基
板の歪み点未満とすることが好ましい。
第２の熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは
１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム
など）の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲
気に水、水素などが含まれないことが好ましい。また、熱処理装置に導入する窒素、酸素
、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９
９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とするこ
とが好ましい。
第２の熱処理においては、酸化物半導体膜４０３と、金属酸化物膜４０７と、が接した
状態で加熱される。したがって、上述の脱水化（または脱水素化）処理によって同時に減
少してしまう可能性のある酸化物半導体を構成する主成分材料の一つである酸素を、酸素
を含む金属酸化物膜４０７より酸化物半導体膜４０３へ供給することができる。これによ
って、酸化物半導体膜４０３中の電荷捕獲中心を低減することができる。以上の工程で高
純度化し、電気的にｉ型（真性）化された酸化物半導体膜４０３を形成することができる
。また、この熱処理によって、金属酸化物膜４０７も同時に不純物が除去され、高純度化
されうる。
なお、本実施の形態では、絶縁膜４０９の形成後に第２の熱処理を行っているが、第２
の熱処理のタイミングは金属酸化物膜４０７の形成後であればこれに特に限定されない。
例えば、金属酸化物膜４０７の形成後に第２の熱処理を行っても良い。または、絶縁膜４
０９を、例えば、酸化シリコン膜と窒化シリコン膜を積層させて構成する場合に、金属酸
化物膜４０７上に酸化シリコン膜を形成後第２の熱処理を行い、その後、窒化シリコン膜
を形成してもよい。または、第１の熱処理に続けて第２の熱処理を行っても良いし、第１
の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせ
ても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化
物半導体膜４０３を、その主成分以外の不純物が極力含まれないように高純度化すること
ができる。高純度化された酸化物半導体膜４０３中ではドナーに由来するキャリアが極め
て少なく（ゼロに近い）、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１
０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。
以上の工程でトランジスタ３１０が形成される（図５（Ｅ）参照）。トランジスタ３１
０は、水素、水分、水酸基または水素化物（水素化合物ともいう）などの不純物を酸化物
半導体膜４０３より意図的に排除し、高純度化された酸化物半導体膜４０３を含むトラン
ジスタである。よって、トランジスタ３１０は、電気的特性変動が抑制されており、電気
的に安定である。
また、金属酸化物膜４０７を有するトランジスタでは、酸化物半導体膜４０３のバック
チャネル側の寄生チャネルの発生を防止することができる。さらに、トランジスタ３１０
において酸化物半導体膜４０３のバックチャネル側の寄生チャネルの発生を防止すること
で、しきい値電圧の変動を抑制することができるため、信頼性の向上したトランジスタと
することができる。
なお、絶縁膜４０９を形成後、さらに絶縁膜４０９上であって酸化物半導体膜４０３の
チャネル形成領域に重畳する領域に導電膜４１０を設けることで、図４（Ａ）に示すトラ
ンジスタ３３０または図４（Ｂ）に示すトランジスタ３４０を形成することができる。な
お、さらにゲート電極４０１およびゲート絶縁膜４０２を設けない構成とすることで、図
４（Ｃ）に示すトランジスタ３５０または図４（Ｄ）に示すトランジスタ３６０を形成す
ることができる。導電膜４１０は、ゲート電極４０１と同様の材料、同様の工程で形成す
ることができる。導電膜４１０を酸化物半導体膜４０３のチャネル形成領域と重なる位置
に設けることによって、トランジスタ３４０の信頼性を調べるためのバイアス－熱ストレ
ス試験（以下、ＢＴ試験という）において、ＢＴ試験前後におけるトランジスタ３４０の
しきい値電圧の変化量をより低減することができる。なお、導電膜４１０は、電位がゲー
ト電極４０１と同じでもよいし、異なっていても良く、第２のゲート電極として機能させ
ることもできる。また、導電膜４１０の電位がＧＮＤ、０Ｖ、或いはフローティング状態
であってもよい。
なお、図示しないが、トランジスタ３１０を覆うようにさらに保護絶縁膜を形成しても
良い。保護絶縁膜としては、窒化シリコン膜、窒化酸化シリコン膜、または窒化アルミニ
ウムなどを用いることができる。
また、トランジスタ３１０上に平坦化絶縁膜を設けても良い。平坦化絶縁膜としては、
アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有す
る有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ
材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を
用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させてもよい。
以上に示したように、本実施の形態に係るトランジスタは、酸化物半導体膜の上面部に
、酸化物半導体膜と同種の成分でなる金属酸化物膜が積層されている。このように酸化物
半導体膜と相性の良い材料によって構成された金属酸化物膜を酸化物半導体膜と接する態
様で存在させることで、半導体装置の動作などに起因して生じうる電荷などが酸化物半導
体膜と金属酸化物膜との界面に捕獲されることを十分抑制することができる。これによっ
て、酸化物半導体膜への電荷の影響を緩和することができるため、酸化物半導体膜界面へ
の電荷トラップに起因するトランジスタのしきい値変動を抑制することができる。
さらに、金属酸化物膜において酸化物半導体膜と接する面と対向する面に、金属酸化物
膜および酸化物半導体膜とは異なる成分を含む絶縁膜が接して設けられている。このよう
に、界面に電荷の捕獲中心が形成されうる材料を用いて構成された絶縁物を金属酸化物膜
と接する態様で存在させることにより、酸化物半導体膜と金属酸化物膜との界面と比較し
て金属酸化物膜と絶縁物との界面に上述の電荷を優先的に捕獲させることができる。これ
によって、酸化物半導体膜への電荷の影響をより緩和することができるため、酸化物半導
体膜界面への電荷トラップに起因するトランジスタのしきい値変動をより効果的に抑制す
ることができる。
また、トランジスタの活性層に用いる酸化物半導体膜は、熱処理によって、水素、水分
、水酸基または水素化物（水素化合物ともいう）などの不純物を酸化物半導体より排除し
、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材
料である酸素を供給することによって、酸化物半導体膜を高純度化および電気的にｉ型（
真性）化されたものである。このように高純度化された酸化物半導体膜を含むトランジス
タは、電気的特性変動が抑制されており、電気的に安定である。
なお、酸化物半導体膜の界面に電荷がトラップされると、トランジスタのしきい値電圧
はシフトする（例えば、バックチャネル側に正電荷がトラップされると、トランジスタの
しきい値電圧は負方向にシフトする）が、このような電荷捕獲の要因の一つとして、陽イ
オン（またはその原因たる原子）の移動およびトラップのモデルを仮定することができる
。そして、酸化物半導体を用いたトランジスタにおいては、このような陽イオン源として
、水素原子が考えられる。開示する発明では、高純度化した酸化物半導体を用い、また、
これが金属酸化物膜と絶縁膜との積層構造に接する構成を採用しているため、上述のモデ
ルにおいて想定される水素に起因する電荷捕獲さえも抑制できるのである。なお、上述の
モデルは、水素のイオン化率が例えば１０％程度で成立しうると考えられている。
以上のように、安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供す
ることができる。よって、信頼性の高い半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態２）
実施の形態１で例示したトランジスタを用いて表示機能を有する半導体装置（表示装置
ともいう）を作製することができる。また、トランジスタを含む駆動回路の一部または全
体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
図６（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むように
して、シール材４００５が設けられ、第２の基板４００６によって封止されている。図６
（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域
とは異なる領域に、別途用意された基板上に単結晶半導体膜または多結晶半導体膜で形成
された走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また別途形
成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与
えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃ
ｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂから供給されている。
図６（Ｂ）および図６（Ｃ）において、第１の基板４００１上に設けられた画素部４０
０２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられてい
る。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けら
れている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１
とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。
図６（Ｂ）および図６（Ｃ）においては、第１の基板４００１上のシール材４００５によ
って囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜または
多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。図６（Ｂ）およ
び図６（Ｃ）においては、別途形成された信号線駆動回路４００３と、走査線駆動回路４
００４または画素部４００２に与えられる各種信号および電位は、ＦＰＣ４０１８から供
給されている。
また、図６（Ｂ）および図６（Ｃ）においては、信号線駆動回路４００３を別途形成し
、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査
線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回
路の一部のみを別途形成して実装しても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃ
ｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ
Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図６（Ａ）は、
ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり
、図６（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図６（
Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むＩＣ等を実装した状態にあるモジュールとを含む。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは
光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープも
しくはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板
が設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実
装されたモジュールも全て表示装置に含むものとする。
また、第１の基板上に設けられた画素部および走査線駆動回路は、トランジスタを複数
有しており、実施の形態１で一例を示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子
（発光表示素子ともいう）、を用いることができる。発光素子は、電流または電圧によっ
て輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ
Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的
作用によりコントラストが変化する表示媒体も適用することができる。
半導体装置の一形態について、図７乃至図９を用いて説明する。図７乃至図９は、図６
（Ｂ）のＭ－Ｎにおける断面図に相当する。
図７乃至図９で示すように、半導体装置は接続端子電極４０１５および端子電極４０１
６を有しており、接続端子電極４０１５および端子電極４０１６はＦＰＣ４０１８が有す
る端子と異方性導電膜４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極層４０３０と同じ導電膜から形成され、端子電極
４０１６は、トランジスタ４０１０、トランジスタ４０１１のソース電極およびドレイン
電極と同じ導電膜で形成されている。
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４
は、トランジスタを複数有しており、図７乃至図９では、画素部４００２に含まれるトラ
ンジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示
している。
本実施の形態では、トランジスタ４０１０、トランジスタ４０１１として、実施の形態
１で示したトランジスタを適用することができる。トランジスタ４０１０、トランジスタ
４０１１は、電気的特性変動が抑制されており、電気的に安定である。よって、図７乃至
図９で示す本実施の形態の半導体装置として信頼性の高い半導体装置を提供することがで
きる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示
パネルを構成する。表示素子は表示を行うことがでれば特に限定されず、様々な表示素子
を用いることができる。
図７に表示素子として液晶素子を用いた液晶表示装置の例を示す。図７において、表示
素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および
液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶
縁膜４０３２、絶縁膜４０３３が設けられている。第２の電極層４０３１は第２の基板４
００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１とは液晶層４００８
を介して積層する構成となっている。
また、柱状のスペーサ４０３５は絶縁膜を選択的にエッチングすることで得られ、液晶
層４００８の膜厚（セルギャップ）を制御するために設けられている。なお、球状のスペ
ーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子
液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これ
らの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カ
イラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つ
であり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する
直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改
善するために数重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる
。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と
短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また、配
向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き
起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽
減することができる。よって、液晶表示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗率は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０
１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本
明細書における固有抵抗率の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリ
ーク電流等を考慮して、所定の期間、電荷を保持できるように設定される。高純度の酸化
物半導体膜を有するトランジスタを用いることにより、各画素における液晶容量に対して
１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分であ
る。
本実施の形態で用いる高純度化された酸化物半導体膜を用いたトランジスタは、オフ状
態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信
号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。
よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効
果を奏する。
また、本実施の形態で用いる高純度化された酸化物半導体膜を用いたトランジスタは、
比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、液晶表示装
置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。
また、上記トランジスタは、同一基板上に駆動回路部または画素部に作り分けて作製する
ことができるため、液晶表示装置の部品点数を削減することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－
Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉ
ｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用し
た透過型の液晶表示装置としてもよい。ここで、垂直配向モードとは、液晶表示パネルの
液晶分子の配列を制御する方式の一種であり、電圧が印加されていないときにパネル面に
対して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げら
れるが、例えば、ＭＶＡ（Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍ
ｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ
）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いること
ができる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ
別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計
といわれる方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反
射防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板および位相
差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなど
を用いてもよい。
また、バックライトとして複数の発光ダイオード（ＬＥＤ）を用いて、時間分割表示方
式（フィールドシーケンシャル駆動方式）を行うことも可能である。フィールドシーケン
シャル駆動方式を適用することで、カラーフィルタを用いることなく、カラー表示を行う
ことができる。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用い
ることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒ
は赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す
）、またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。な
お、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明は
カラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用するこ
ともできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光
素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材
料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機
ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正
孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキ
ャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形
成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよ
うな発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに
分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を
有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－
アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み
、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を
利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明
する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そ
して、基板上にトランジスタおよび発光素子を形成し、基板とは逆側の面から発光を取り
出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側および基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適
用することができる。
図８に表示素子として発光素子を用いた発光装置の例を示す。表示素子である発光素子
４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している
。なお発光素子４５１３の構成は、第１の電極層４０３０、電界発光層４５１１、第２の
電極層４０３１の積層構造であるが、示した構成に限定されない。発光素子４５１３から
取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の
樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側壁が連続し
た曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構
成されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極
層４０３１および隔壁４５１０上に保護膜を形成してもよい。保護膜としては、窒化シリ
コン膜、窒化酸化シリコン膜、ＤＬＣ（Ｄｉａｍｏｎｄ－Ｌｉｋｅ Ｃａｒｂｏｎ）膜等
を形成することができる。また、第１の基板４００１、第２の基板４００６、およびシー
ル材４００５によって封止された空間には充填材４５１４が設けられ密封されている。こ
のように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わ
せフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）すること
が好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂ま
たは熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリ
イミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（
エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用いれば
よい。
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む
）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けて
もよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸
により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能で
ある。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、
紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能
という利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子
と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複
数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカ
プセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示する
ものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において
移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含
む）とする。
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、い
わゆる誘電泳動的効果を利用したディスプレイである。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、
この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。ま
た、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料
、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレ
クトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料
を用いればよい。
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用すること
ができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に
用いる電極層である第１の電極層および第２の電極層の間に配置し、第１の電極層および
第２の電極層に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方
法である。
図９に、半導体装置の一形態としてアクティブマトリクス型の電子ペーパーを示す。図
９の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。
トランジスタ４０１０と接続する第１の電極層４０３０と、第２の基板４００６に設け
られた第２の電極層４０３１との間には黒色領域４６１５ａおよび白色領域４６１５ｂを
有し、周りに液体で満たされているキャビティ４６１２を含む球形粒子４６１３が設けら
れており、球形粒子４６１３の周囲は樹脂等の充填材４６１４で充填されている。第２の
電極層４０３１が共通電極（対向電極）に相当する。第２の電極層４０３１は、共通電位
線と電気的に接続される。
なお、図７乃至図９において、第１の基板４００１、第２の基板４００６としては、ガ
ラス基板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチ
ック基板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａ
ｓｓ－Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド
）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。
また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシー
トを用いることもできる。
絶縁層４０２１は、無機絶縁材料または有機絶縁材料を用いて形成することができる。
なお、アクリル樹脂、ポリイミド、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂
等の、耐熱性を有する有機絶縁材料を用いると、平坦化絶縁膜として好適である。また、
上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）、シロキサン系樹脂、ＰＳＧ
（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これら
の材料で形成される絶縁膜を複数積層させることで、絶縁層を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、
スピンコート法、ディッピング法、スプレー塗布、液滴吐出法（インクジェット法、スク
リーン印刷、オフセット印刷等）等を適用することができる。ロールコーティング、カー
テンコーティング、ナイフコーティング等を用いて絶縁層４０２１を形成することもでき
る。
表示装置は、光源または表示素子からの光を透過させて表示を行う。よって、光が透過
する画素部に設けられる基板、絶縁膜、導電膜などの薄膜はすべて可視光の波長領域の光
に対して透光性とする。
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層
、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、
および電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す
。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を
有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデ
ン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（
Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チ
タン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属
、またはその合金、若しくはその窒化物から一つ、または複数種を用いて形成することが
できる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポ
リマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子とし
ては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン
またはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、
またはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘
導体などが挙げられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回
路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
以上のように実施の形態１で例示したトランジスタを適用することで、信頼性の高い半
導体装置を提供することができる。なお、実施の形態１で例示したトランジスタは上述の
表示機能を有する半導体装置のみでなく、電源回路に搭載されるパワーデバイス、ＬＳＩ
等の半導体集積回路、対象物の情報を読み取るイメージセンサ機能を有する半導体装置な
ど様々な機能を有する半導体装置に適用することが可能である。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
（実施の形態３）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともい
う）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機な
どが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について
説明する。
図１０（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３０
０２、表示部３００３、キーボード３００４などによって構成されている。実施の形態１
または実施の形態２で示した半導体装置を適用することにより、信頼性の高いノート型の
パーソナルコンピュータとすることができる。
図１０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と
、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また、操
作用の付属品としてスタイラス３０２２がある。実施の形態１または実施の形態２で示し
た半導体装置を適用することにより、より信頼性の高い携帯情報端末（ＰＤＡ）とするこ
とができる。
図１０（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２
７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７
０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行
うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる
。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組
み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成とし
てもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とする
ことで、例えば右側の表示部（図１０（Ｃ）では表示部２７０５）に文章を表示し、左側
の表示部（図１０（Ｃ）では表示部２７０７）に画像を表示することができる。実施の形
態１または実施の形態２で示した半導体装置を適用することにより、信頼性の高い電子書
籍２７００とすることができる。
また、図１０（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば
、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを
備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同
一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体
の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部な
どを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持
たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により
、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とするこ
とも可能である。
図１０（Ｄ）は、携帯電話であり、筐体２８００および筐体２８０１の二つの筐体で構
成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロ
フォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続
端子２８０８などを備えている。また、筐体２８００には、携帯型情報端末の充電を行う
太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナ
は筐体２８０１内部に内蔵されている。実施の形態１または実施の形態２で示した半導体
装置を適用することにより、信頼性の高い携帯電話とすることができる。
また、表示パネル２８０２はタッチパネルを備えており、図１０（Ｄ）には映像表示さ
れている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出
力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネ
ル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能で
ある。スピーカー２８０３およびマイクロフォン２８０４は音声通話に限らず、テレビ電
話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし
、図１０（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯
に適した小型化が可能である。
外部接続端子２８０８はＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続
可能であり、充電およびパーソナルコンピュータなどとのデータ通信が可能である。また
、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存および移動に
対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであって
もよい。
図１０（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７
、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６
などによって構成されている。実施の形態１または実施の形態２で示した半導体装置を適
用することにより、信頼性の高いデジタルビデオカメラとすることができる。
図１０（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は
、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表
示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持
した構成を示している。実施の形態１または実施の形態２で示した半導体装置を適用する
ことにより、信頼性の高いテレビジョン装置とすることができる。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリ
モコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機か
ら出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機
により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線
による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方
向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である
。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可
能である。
３１０ トランジスタ
３２０ トランジスタ
３３０ トランジスタ
３４０ トランジスタ
３５０ トランジスタ
３６０ トランジスタ
３７０ トランジスタ
３８０ トランジスタ
３９０ トランジスタ
４００ 基板
４０１ ゲート電極
４０２ ゲート絶縁膜
４０３ 酸化物半導体膜
４０４ 金属酸化物膜
４０５ａ ソース電極
４０５ｂ ドレイン電極
４０７ 金属酸化物膜
４０９ 絶縁膜
４１０ 導電膜
４１９ 保護絶縁膜
４２７ 金属酸化物膜
５００ トランジスタ
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５５ 表示部（Ｂ）
３０５６ バッテリー
３０５７ 表示部（Ａ）
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１８ａ ＦＰＣ
４０１８ｂ ＦＰＣ
４０１９ 異方性導電膜
４０２１ 絶縁層
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁膜
４０３３ 絶縁膜
４０３５ スペーサ
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
４６１２ キャビティ
４６１３ 球形粒子
４６１４ 充填材
４６１５ａ 黒色領域
４６１５ｂ 白色領域
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド

Claims (3)

  1. 第１のトランジスタと、
    トップゲート構造の第２のトランジスタと、を有する半導体装置であって、
    絶縁表面上に第１の導電層と、
    前記第１の導電層上に第１の絶縁層と、
    前記第１の絶縁層上に前記第１のトランジスタのチャネル形成領域を有する第１の酸化物半導体層と、
    前記第１の絶縁層上に前記第２のトランジスタのチャネル形成領域を有する第２の酸化物半導体層と、
    前記第１の酸化物半導体層の上面に接する領域と前記第２の酸化物半導体層の上面に接する領域を有する酸化物層と、
    前記第２のトランジスタのゲートとしての機能を有する第２の導電層と、
    前記第２の酸化物半導体層の上面に接する領域を有する第３の導電層と、を有し、
    前記酸化物層は、前記第１のトランジスタのチャネル形成領域と接する領域を有し、
    前記第１の導電層は、前記第１のトランジスタのチャネル形成領域を重なる領域を有し、
    前記第２の導電層は、第２の絶縁層を介して前記第２のトランジスタのチャネル形成領域と重なる領域を有し、
    前記第３の導電層は、前記酸化物層の上面に接する領域を有し、
    前記第３の導電層は、前記第２の酸化物半導体層の側面に接する領域を有さない、半導体装置。
  2. 請求項１において、
    前記第１のトランジスタと前記第２のトランジスタは電気的に接続されている半導体装置。
  3. 請求項１または２において、
    前記第１の酸化物半導体層と前記第２の酸化物半導体層は、ＩｎとＧａとＺｎとを有する半導体装置。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102822980B (zh) 2010-03-26 2015-12-16 株式会社半导体能源研究所 半导体装置的制造方法
US9196739B2 (en) 2010-04-02 2015-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor film and metal oxide film
US9190522B2 (en) 2010-04-02 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor
US9147768B2 (en) 2010-04-02 2015-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor and a metal oxide film
KR102141064B1 (ko) 2010-04-02 2020-08-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8884282B2 (en) 2010-04-02 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105810752B (zh) 2010-04-02 2019-11-19 株式会社半导体能源研究所 半导体装置
US8653514B2 (en) 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101465192B1 (ko) 2010-04-09 2014-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101881729B1 (ko) 2010-04-16 2018-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 성막 방법 및 반도체 장치를 제작하기 위한 방법
KR101932576B1 (ko) 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101895421B1 (ko) * 2011-02-24 2018-09-07 삼성디스플레이 주식회사 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법들
JP6053098B2 (ja) 2011-03-28 2016-12-27 株式会社半導体エネルギー研究所 半導体装置
WO2012172746A1 (en) 2011-06-17 2012-12-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20130007426A (ko) 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9385238B2 (en) 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
JP6290526B2 (ja) 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法
TWI605590B (zh) 2011-09-29 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9082861B2 (en) * 2011-11-11 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Transistor with oxide semiconductor channel having protective layer
WO2013108327A1 (ja) * 2012-01-20 2013-07-25 パナソニック株式会社 薄膜トランジスタ
US9054204B2 (en) * 2012-01-20 2015-06-09 Sony Corporation Thin-film transistor, method of manufacturing the same, display unit, and electronic apparatus
TWI562361B (en) 2012-02-02 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device
TWI512840B (zh) * 2012-02-14 2015-12-11 Innocom Tech Shenzhen Co Ltd 薄膜電晶體及其製作方法及顯示器
KR102479944B1 (ko) 2012-04-13 2022-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2013180040A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW201405828A (zh) * 2012-07-31 2014-02-01 E Ink Holdings Inc 顯示面板、薄膜電晶體及其製造方法
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
TWI600157B (zh) * 2012-11-16 2017-09-21 半導體能源研究所股份有限公司 半導體裝置
TWI624949B (zh) 2012-11-30 2018-05-21 半導體能源研究所股份有限公司 半導體裝置
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9276125B2 (en) 2013-03-01 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI677989B (zh) 2013-09-19 2019-11-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9590111B2 (en) * 2013-11-06 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
JP6496132B2 (ja) 2013-12-02 2019-04-03 株式会社半導体エネルギー研究所 半導体装置
JP6537264B2 (ja) * 2013-12-12 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
JP6397654B2 (ja) * 2014-05-13 2018-09-26 株式会社ジャパンディスプレイ 有機ｅｌ発光装置
KR102367990B1 (ko) * 2015-06-15 2022-02-28 삼성디스플레이 주식회사 평판 디스플레이 장치 및 이의 제조 방법
US10395588B2 (en) * 2016-03-31 2019-08-27 Intel Corporation Micro LED display pixel architecture
TWI726026B (zh) * 2016-06-27 2021-05-01 日商半導體能源硏究所股份有限公司 電晶體以及半導體裝置
KR102306188B1 (ko) 2021-04-20 2021-09-27 김학군 깐마늘 양산을 위한 자동화 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008153673A (ja) 2007-12-25 2008-07-03 Advanced Lcd Technologies Development Center Co Ltd 半導体装置及びその製造方法
JP2008205469A (ja) 2007-02-16 2008-09-04 Samsung Electronics Co Ltd 薄膜トランジスタ及びその製造方法
JP2009176865A (ja) 2008-01-23 2009-08-06 Canon Inc 薄膜トランジスタ及びその製造方法
JP2010021520A (ja) 2008-07-08 2010-01-28 Samsung Mobile Display Co Ltd 薄膜トランジスタ及びその製造方法、ならびに薄膜トランジスタを備える平板表示装置
JP2010056546A (ja) 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US20100079169A1 (en) 2008-10-01 2010-04-01 Samsung Electronics Co., Ltd. Inverter, method of operating the same and logic circuit comprising inverter
JP2010074138A (ja) 2008-08-19 2010-04-02 Fujifilm Corp 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置

Family Cites Families (169)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100269518B1 (ko) 1997-12-29 2000-10-16 구본준 박막트랜지스터 제조방법
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001284592A (ja) 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
WO2002016679A1 (fr) 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US7189997B2 (en) 2001-03-27 2007-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2002359376A (ja) 2001-03-27 2002-12-13 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US6982194B2 (en) 2001-03-27 2006-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP2003273361A (ja) * 2002-03-15 2003-09-26 Sharp Corp 半導体装置およびその製造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN100541803C (zh) 2004-11-11 2009-09-16 株式会社半导体能源研究所 半导体器件
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4870403B2 (ja) 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4981283B2 (ja) 2005-09-06 2012-07-18 キヤノン株式会社 アモルファス酸化物層を用いた薄膜トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4981282B2 (ja) 2005-09-06 2012-07-18 キヤノン株式会社 薄膜トランジスタの製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
JP5244295B2 (ja) 2005-12-21 2013-07-24 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5135709B2 (ja) 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
TWI336945B (en) 2006-06-15 2011-02-01 Au Optronics Corp Dual-gate transistor and pixel structure using the same
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
EP1895545B1 (en) 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4946286B2 (ja) * 2006-09-11 2012-06-06 凸版印刷株式会社 薄膜トランジスタアレイ、それを用いた画像表示装置およびその駆動方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP5116277B2 (ja) 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
EP1950804A2 (en) 2007-01-26 2008-07-30 Samsung Electronics Co., Ltd. Display device and manufacturing method of the same
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101312259B1 (ko) 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
JP2008198935A (ja) 2007-02-15 2008-08-28 Sony Corp 絶縁ゲート電界効果トランジスタの製造方法。
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2008276211A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置およびパターニング方法
JP2008276212A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5037221B2 (ja) 2007-05-18 2012-09-26 株式会社半導体エネルギー研究所 液晶表示装置及び電子機器
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101092483B1 (ko) 2007-05-31 2011-12-13 캐논 가부시끼가이샤 산화물 반도체를 사용한 박막트랜지스터의 제조 방법
JP2009016469A (ja) * 2007-07-03 2009-01-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
TWI453915B (zh) 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
JP5268132B2 (ja) 2007-10-30 2013-08-21 富士フイルム株式会社 酸化物半導体素子とその製造方法、薄膜センサおよび電気光学装置
US8047442B2 (en) * 2007-12-03 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101425131B1 (ko) * 2008-01-15 2014-07-31 삼성디스플레이 주식회사 표시 기판 및 이를 포함하는 표시 장치
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100936871B1 (ko) * 2008-04-03 2010-01-14 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US20090278120A1 (en) 2008-05-09 2009-11-12 Korea Institute Of Science And Technology Thin Film Transistor
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP5430248B2 (ja) 2008-06-24 2014-02-26 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010056541A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP5216716B2 (ja) * 2008-08-20 2013-06-19 株式会社半導体エネルギー研究所 発光装置及びその作製方法
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
KR101273143B1 (ko) * 2008-08-29 2013-06-17 가부시키가이샤 아루박 전계 효과형 트랜지스터의 제조 방법 및 제조 장치
TWI569454B (zh) 2008-09-01 2017-02-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5627071B2 (ja) * 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5274165B2 (ja) * 2008-09-08 2013-08-28 富士フイルム株式会社 薄膜電界効果型トランジスタ及びその製造方法
JP5339825B2 (ja) 2008-09-09 2013-11-13 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI633605B (zh) 2008-10-31 2018-08-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8367486B2 (en) * 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
JP2010263182A (ja) 2009-04-10 2010-11-18 Toppan Printing Co Ltd 薄膜トランジスタおよび画像表示装置
KR101213708B1 (ko) * 2009-06-03 2012-12-18 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR101073301B1 (ko) 2009-07-15 2011-10-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치 및 그 제조방법
KR102097932B1 (ko) 2009-07-31 2020-04-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
KR102215941B1 (ko) 2009-07-31 2021-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN102473734B (zh) 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
WO2011027676A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
KR102141064B1 (ko) * 2010-04-02 2020-08-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101465192B1 (ko) * 2010-04-09 2014-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102906804B (zh) 2010-05-24 2014-03-12 夏普株式会社 薄膜晶体管基板及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205469A (ja) 2007-02-16 2008-09-04 Samsung Electronics Co Ltd 薄膜トランジスタ及びその製造方法
JP2008153673A (ja) 2007-12-25 2008-07-03 Advanced Lcd Technologies Development Center Co Ltd 半導体装置及びその製造方法
JP2009176865A (ja) 2008-01-23 2009-08-06 Canon Inc 薄膜トランジスタ及びその製造方法
JP2010021520A (ja) 2008-07-08 2010-01-28 Samsung Mobile Display Co Ltd 薄膜トランジスタ及びその製造方法、ならびに薄膜トランジスタを備える平板表示装置
JP2010056546A (ja) 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010074138A (ja) 2008-08-19 2010-04-02 Fujifilm Corp 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
US20100079169A1 (en) 2008-10-01 2010-04-01 Samsung Electronics Co., Ltd. Inverter, method of operating the same and logic circuit comprising inverter

Also Published As

Publication number Publication date
JP2022111119A (ja) 2022-07-29
JP2018195858A (ja) 2018-12-06
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US20160351597A1 (en) 2016-12-01
US20140167039A1 (en) 2014-06-19
JP2018195859A (ja) 2018-12-06
KR101803730B1 (ko) 2017-12-01
KR101465192B1 (ko) 2014-11-25
KR101850926B1 (ko) 2018-04-20
KR20130038853A (ko) 2013-04-18
JP2017123499A (ja) 2017-07-13
JP6131300B2 (ja) 2017-05-17
TWI545759B (zh) 2016-08-11
US9059047B2 (en) 2015-06-16
KR20180087473A (ko) 2018-08-01
JP2020150266A (ja) 2020-09-17
US20150357444A1 (en) 2015-12-10
US20200185426A1 (en) 2020-06-11
US10510777B2 (en) 2019-12-17
US10879274B2 (en) 2020-12-29
US9431429B2 (en) 2016-08-30
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