JP7083938B2 - 半導体装置の作製方法 - Google Patents

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Description

トランジスタなどの半導体素子を少なくとも一つの素子として含む回路を有する半導体装
置及びその作製方法に関する。例えば、電源回路に搭載されるパワーデバイスや、メモリ
、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示装置に
代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器
に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファ
スシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用い
たトランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対応することが
できる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いが、ガラス
基板の大面積化には適していないという欠点を有している。
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、
電子デバイスや光デバイスに応用する技術が注目されている。例えば酸化物半導体として
、酸化亜鉛、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物を用いてトランジスタを作製し、表示装置の
画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている
。
このようなトランジスタに用いる酸化物半導体について、「酸化物半導体は不純物に対し
て鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムの
ようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使える」といったことが
述べられている（非特許文献１参照。）。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報
神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐ．６２１－６３３
酸化物半導体はデバイス作製工程において、キャリアの供給源となる水素や水の混入など
が生じると、その電気伝導度が変化する恐れがある。このような現象は、酸化物半導体を
用いたトランジスタにとって電気的特性の変動の要因となる。
また、酸化物半導体を用いた半導体装置は、可視光や紫外光を照射することで電気的特性
が変化する恐れがある。
このような問題に鑑み、酸化物半導体膜を用いた半導体装置に安定した電気的特性を付与
し、信頼性の高い半導体装置を作製することを課題の一とする。
また、マザーガラスのような大きな基板を用いて、信頼性の高い半導体装置の大量生産を
行うことのできる半導体装置の作製プロセスを提供することを課題の一とする。
本発明の一態様は、同一のスパッタリング工程において、酸化物半導体用ターゲットに含
まれる複数種の原子の原子量の違いを利用し、原子量の小さい亜鉛を優先的に酸化物絶縁
膜に堆積させ、少なくとも成膜途中の堆積膜表面に亜鉛を含む六方晶構造の結晶を有する
種結晶を形成すると共に、種結晶上に原子量の大きいスズ、インジウム等を結晶成長させ
つつ堆積させることで、複数の工程を経ずとも、結晶性酸化物半導体膜を形成することを
要旨とする。なお、亜鉛を含む種結晶は、成膜途中の堆積膜表面に限らず、酸化物絶縁膜
の界面から種結晶を形成してもよい。さらには、亜鉛を含む六方晶構造の結晶を有する種
結晶を核として、結晶成長させて結晶性酸化物半導体膜を形成することで、単結晶、また
は実質的に単結晶である結晶性酸化物半導体膜を形成することを要旨とする。
また、本発明の一態様は、基板上に形成された酸化物絶縁膜上に、スパッタリング法によ
り、亜鉛を含む六方晶構造の結晶を有する種結晶を形成すると共に、該種結晶を核として
結晶成長させて、六方晶構造の結晶を有する結晶性酸化物半導体膜を形成し、該結晶性酸
化物半導体膜を用いてトランジスタを作製することを要旨とする。
結晶性酸化物半導体膜は、酸素を含む雰囲気において２５０℃以上３５０℃以下の第１の
加熱処理を行いながらスパッタリング法により形成する。従って、この第１の加熱処理は
、処理室内で行われる。また、上記成膜に用いるスパッタリング装置において、ターゲッ
トと基板との間隔は、原子量の小さい元素が優先的に基板上に到着することが可能な間隔
とする。この結果、酸化物絶縁膜上に、亜鉛が優先的に堆積しつつ、堆積した亜鉛が酸化
され、亜鉛を含む六方晶構造の結晶を有する種結晶、代表的には六方晶構造の酸化亜鉛を
有する種結晶が形成される。このため、酸化物絶縁膜の表面から結晶成長した種結晶を形
成することができる。また、引き続きスパッタリングを行うことで、亜鉛を含む六方晶構
造の結晶を有する種結晶を核として、結晶成長させ、被成膜表面である基板面に平行なａ
－ｂ面において六角形の格子を有する結合を有し、ａ－ｂ面に概略平行な基板平面に概略
垂直なｃ軸を有している六方晶構造の結晶を有する結晶性酸化物半導体膜を形成すること
ができる。
ａ－ｂ面において六角形の格子を有する結合を有し、基板平面に垂直なｃ軸を有している
六方晶構造の結晶を有する結晶性酸化物半導体膜は、結晶構造の規則性が高い。この結晶
性酸化物半導体膜の平面ＴＥＭ写真を図１７に示し、その一部を拡大し、六角形の格子を
分かりやすくするため、原子を白線で囲んだ図を図１８に示す。このような結晶性酸化物
半導体膜を有するトランジスタは、安定した電気的特性を有し、且つ、信頼性が高い。
結晶性酸化物半導体膜を有するトランジスタの信頼性が高い理由の一つを以下に説明する
。
結晶性酸化物半導体は、アモルファス酸化物半導体と比較して、金属と酸素の結合（－Ｍ
－Ｏ－Ｍ－、Ｏは酸素原子、Ｍは金属原子）が規則的である。すなわち、酸化物半導体が
アモルファス構造の場合は、個々の金属原子によって配位数が異なることも有り得るが、
結晶性酸化物半導体ではほぼ一定となる。そのことにより、微視的な酸素の欠損が減少し
、後述するような「空間」における水素原子（水素イオンを含む）やアルカリ金属原子の
脱着による電荷の移動や不安定性を減少させる効果がある。
一方、アモルファス構造の場合は、個々の金属原子によって配位数が異なるため、金属原
子や酸素原子の濃度が微視的に不均一となり、場所によっては原子の存在しない部分（「
空間」）が存在することがある。そのような「空間」には、例えば、水素原子（水素イオ
ンを含む）やアルカリ金属原子が捕獲され、場合によっては酸素と結合すると考えられる
。また、そのような「空間」をつたって、それらの原子が移動することも起こりえる。
このような原子の移動は酸化物半導体の特性の変動をもたらすこととなるので、これらの
原子の存在は信頼性の面で大きな問題となる。特に、そのような原子の移動は高い電界や
光エネルギーを印加することにより生ずるので、酸化物半導体をそのような条件で使用す
る場合には、特性が不安定となる。すなわち、アモルファス酸化物半導体の信頼性は結晶
性酸化物半導体より劣ることとなる。
以下に、実際に得られたトランジスタ（サンプル１、２）の異なる信頼性の結果を用いて
説明する。ただし、以下で説明し、実際に得たサンプル２は、成膜温度２００℃で第１の
材料膜を成膜した後、窒素雰囲気で４５０℃加熱を行い、成膜温度２００℃で第２の材料
膜を成膜した後、ドライエアー雰囲気下で４５０℃加熱を行い、結晶性酸化物半導体膜を
得たものである。サンプル２は、第１の材料膜と第２の材料膜が同じである結晶性半導体
膜についてであるが、異なる場合であっても同様のことが言えることは言うまでもない。
比較に用いたサンプル１は、単層の材料膜をＲＴＡによって６５０℃加熱した後、ドライ
エアー雰囲気下で４５０℃加熱を行い、結晶性酸化物半導体膜を得たものである。
信頼性を調べる検査方法として、光を照射しながらトランジスタのゲート電極とソース電
極との間の電圧（Ｖｇ）を変化させたときの、トランジスタのドレイン電極とソース電極
との間に流れる電流（Ｉｄ）を測定して得られるトランジスタのＩｄ－Ｖｇ曲線を測定す
る。なお、酸化物半導体膜を用いたトランジスタにおいて、光を照射しながら－ＢＴ試験
を行う、即ちマイナスゲートバイアスを印加するとトランジスタのしきい値が変化する劣
化がある。この劣化を光負バイアス劣化とも呼ぶ。
サンプル１、２について、光負バイアス劣化を図１９に示す。
図１９において、サンプル２は、サンプル１よりＶｔｈの変化量が小さい。
次に、サンプル１のトランジスタ（Ｌ／Ｗ＝３μｍ／５０μｍ）に６００秒間の光（波長
４００ｎｍ、照射強度３．５ｍＷ／ｃｍ２）を照射した前後の光応答性を測定した。その
結果から作成した光応答性のグラフ（光電流時間依存性グラフ）を図２０（Ａ）に示す。
なお、Ｖｄは０．１Ｖである。
また、サンプル２のトランジスタ（Ｌ／Ｗ＝３μｍ／５０μｍ）に６００秒間の光（波長
４００ｎｍ、照射強度３．５ｍＷ／ｃｍ２）を照射した前後の光応答性を測定した。その
結果から作成した光応答性のグラフ（光電流時間依存性グラフ）を図２０（Ｂ）に示す。
また、サンプル２と作製条件が同じトランジスタのＷ幅を大きくした条件（Ｌ／Ｗ＝３０
μｍ／１００００μｍ）や、サンプル２と作製条件が同じトランジスタのＷ幅を大きくし
た条件でさらにＶｄを大きくした条件（Ｖｄ＝１５Ｖ）でも測定を行い、フィッティング
を行って、それぞれの二種類の緩和時間（τ１とτ２）を算出した結果および最大電流値
（Ｉｍａｘ）を表１に示す。
Figure 0007083938000001
なお、二種類の緩和時間（τ１とτ２）はトラップ密度に依存している値である。τ１と
τ２を算出する方法を光応答欠陥評価法と呼ぶ。
表１から、サンプル１に比べ、光負バイアス劣化が小さいサンプル２のいずれも光応答性
が早いことがわかる。これらのことから、光負バイアス劣化が小さいほど光応答性も早い
という関係を見いだすことができる。
その理由の一つを説明する。もし深いドナー準位が存在し、ドナー準位に正孔がトラップ
されるならば、光負バイアス劣化においてはゲートに印加されたマイナスバイアスによっ
て固定電荷となり、その結果、光応答においては電流値の緩和時間が大きくなる可能性が
ある。結晶性酸化物半導体膜を用いたトランジスタで、光負バイアス劣化が小さく、光応
答性も早いのは、上記の正孔をトラップするドナー準位の密度が小さくなっていることに
起因していると予想される。図２１に予想されるドナー準位の模式図を示す。
また、ドナー準位の深さや密度の変化を調査する為、低温ＰＬによって測定を行った。酸
化物半導体膜の成膜時の基板温度が４００℃における場合と酸化物半導体膜の、成膜時の
基板温度が２００℃の場合を図２２に示す。
図２２より、酸化物半導体膜の成膜時の基板温度が４００℃である場合では約１．８ｅＶ
付近のピーク強度が基板温度２００℃のそれと比較して大幅に減少している。この測定結
果は、ドナー準位の深さは変わらず、密度が大幅に減少していることを示唆している。
また、酸化物半導体膜の成膜時の基板温度の条件を変えて、それぞれ比較し、単膜での評
価を行った。
サンプルＡは、石英基板（厚さ０．５ｍｍ）上に５０ｎｍの膜厚の酸化物半導体膜を成膜
したものである。なお、酸化物半導体膜の成膜条件は、酸化物半導体用ターゲット（Ｉｎ
－Ｇａ－Ｚｎ－Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：
１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を６０ｍｍ、基板温度
２００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン（３０ｓｃｃｍ）及
び酸素（１５ｓｃｃｍ）の混合雰囲気下である。
ＥＳＲ（電子スピン共鳴）を室温（３００Ｋ）で測定し、マイクロ波（周波数９．５ＧＨ
ｚ）の吸収の起こる磁場の値（Ｈ０）から式ｇ＝ｈｖ／βＨ０を用いてｇ値というパラメ
ータが得られる。なお、ｈはプランク定数であり、βはボーア磁子であり、どちらも定数
である。
サンプルＡのｇ値を示すグラフを図２３（Ａ）に示す。
また、サンプルＡと同じ条件で成膜を行った後、窒素雰囲気下、４５０℃、１時間加熱を
行い、サンプルＢとする。サンプルＢのｇ値を示すグラフを図２３（Ｂ）に示す。
また、サンプルＡと同じ条件で成膜を行った後、窒素と酸素の混合雰囲気下、４５０℃、
１時間加熱を行い、サンプルＣとする。サンプルＣのｇ値を示すグラフを図２３（Ｃ）に
示す。
サンプルＢのｇ値のグラフにおいて、ｇ＝１．９３のシグナルが確認でき、スピン密度は
１．８×１０１８［ｓｐｉｎｓ／ｃｍ３］となっている。一方、サンプルＣのＥＳＲの結
果では、ｇ＝１．９３のシグナルが確認できないことから、ｇ＝１．９３のシグナルは、
酸化物半導体膜中のメタルのダングリングボンドに起因する。
また、サンプルＤ、Ｅ、Ｆ、Ｇは、石英基板（厚さ０．５ｍｍ）上に膜厚１００ｎｍの酸
化物半導体膜を成膜したものである。なお、酸化物半導体膜の成膜条件は、酸化物半導体
用ターゲット（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２
Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］））を用いて、基板とターゲットの間との距離
を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン（３０ｓｃｃｍ）
及び酸素（１５ｓｃｃｍ）の混合雰囲気下である。また、サンプルＤ、Ｅ、Ｆ、Ｇは、そ
れぞれ成膜時の基板温度が異なっており、サンプルＤは室温、サンプルＥは２００℃、サ
ンプルＦは３００℃、サンプルＧは４００℃である。
サンプルＤ、Ｅ、Ｆ、ＧのＥＳＲスペクトルを図２４に示した。
成膜時の基板温度（Ｔｓｕｂと示す。）が４００℃であるサンプルＧでは、ｇ＝１．９３
のシグナルが確認でき、スピン密度は１．３×１０１８［ｓｐｉｎｓ／ｃｍ３］となって
いる。そのスピン密度は、サンプルＢで得られたｇ＝１．９３のシグナルのスピン密度と
同程度である。
サンプルＢのＥＳＲ測定を行った結果である図２５では、磁場を基板表面に対して垂直に
印加した場合（実線で示したスペクトル）と基板表面に対して平行に印加した場合（点線
で示したスペクトル）でのｇ値の違い（異方性）を表す。
また、サンプルＧと同じ条件で成膜を行った後、窒素雰囲気下、４５０℃、１時間の加熱
を行ったサンプルＨのＥＳＲ測定を行った結果を図２６に示す。図２６では、磁場を基板
表面に対して垂直に印加した場合（実線で示したスペクトル）と基板表面に対して平行に
印加した場合（点線で示したスペクトル）でのｇ値の違い（異方性）を表す。
図２５と図２６を比較した結果、基板温度２００℃では異方性によるｇ値の変化Δｇが０
．００１以下であったのに対し、基板温度４００℃ではΔｇ～０．００３と大きくなるこ
とがわかる。一般に、結晶性が良い（軌道の向きがそろっている）ほど、異方性が大きく
なるということが知られており、基板温度４００℃の膜は基板温度２００℃の膜に比べて
、窒素雰囲気下、４５０℃、１時間の加熱で生じるメタルのダングリングボンドの向きが
そろっている、すなわち結晶性が良いということが結論される。
また、酸化物半導体膜の膜厚を変えてＥＳＲ測定を行った。得られたＥＳＲスペクトルに
おいてｇ＝１．９３シグナルの強度変化を図２７に、全スピン数を図２８に示す。図２７
及び図２８の結果から、ｇ＝１．９３シグナルの強度は酸化物半導体膜の膜厚が増えるに
従って増加することが確認された。このことはｇ＝１．９３シグナルの起因となるダング
リングボンドは石英基板と酸化物半導体膜の界面や酸化物半導体膜表面ではなくバルクに
存在していることを示唆している。
これらの結果から、メタルのダングリングボンドは異方性を持ち、その異方性は成膜温度
が高いほうが、結晶性が良いため大きくなることがわかる。また、メタルのダングリング
ボンドは界面や表面ではなくバルクに存在するということがわかる。
これらの結果から、成膜時の基板温度が高くなると結晶性の向上が原因と考えられるｇ値
の異方性の増大が確認された。また、ｇ＝１．９３シグナルの起因となるダングリングボ
ンドは膜厚依存性を持ち、ＩＧＺＯのバルクに存在するダングリングボンドによるもので
あることが示唆される。
なお、結晶性酸化物半導体膜に接する酸化物絶縁膜は、加熱により酸素の一部が放出する
酸化物絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が放出する酸化物
絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いる
ことが好ましい。結晶性酸化物半導体膜を形成した後、第２の加熱処理することにより、
酸化物絶縁膜に含まれる酸素が、結晶性酸化物半導体膜中、または酸化物絶縁膜と結晶性
酸化物半導体膜との界面に拡散し、結晶性酸化物半導体膜の酸素欠損を低減することがで
きる。第２の加熱処理は、１５０℃以上基板の歪み点未満、好ましくは２５０℃以上４５
０℃以下とする。
また、スパッタリング装置の処理室の圧力を０．４Ｐａ以下とすることで、被成膜面及び
被成膜物への、アルカリ金属、水素等の不純物の混入を低減することができる。なお、被
成膜物に含まれる水素は、水素原子の他、水素分子、水、水酸基、または水素化物として
含まれる場合もある。
また、ターゲットの間の距離（Ｔ－Ｓ間距離）を４０ｍｍ以上３００ｍｍ以下（好ましく
は６０ｍｍ以上）とする。Ｔ－Ｓ間距離が大きければ大きいほど、酸化物半導体用のスパ
ッタリングターゲットに含まれる金属元素のうちもっとも原子量の小さい亜鉛が、他の原
子量の大きい元素より優先的に基板側へ堆積して、六角形の格子を有する結合を形成する
。従って、Ｔ－Ｓ間距離は大きい方が好ましい。
また、スパッタリング法による成膜時において、被成膜面の温度は２５０℃以上好ましく
は基板の熱処理上限温度以下とする。２５０℃は、水、水素などの不純物の被成膜物中へ
の混入を防ぎ、チャンバー内の気相へ不純物を放出する温度である。また、スパッタリン
グ法による成膜時における被成膜面の温度の上限は、基板の熱処理上限温度、或いは成膜
物の上限温度（その温度を超えると大きく成膜中の成分が変化する温度）とする。
また、スパッタリング装置の処理室のリークレートを１×１０－１０Ｐａ・ｍ３／秒以下
とすることで、スパッタリング法による成膜途中における結晶性酸化物半導体膜への、ア
ルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として吸
着型の真空ポンプを用いることで、排気系からアルカリ金属、水素原子、水素分子、水、
水酸基、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、結晶性酸化物半導体膜に混
入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減するこ
とができる。また、当該ターゲットを用いることで、結晶性酸化物半導体膜において、リ
チウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
以上の成膜条件により、結晶性酸化物半導体膜を形成することで、成膜中に材料の精製が
行われ、アルカリ金属の濃度が５×１０１６ａｔｏｍｓ／ｃｍ３以下、水素の濃度が１×
１０１９ａｔｏｍｓ／ｃｍ３以下である、不純物を極めて低減した結晶性酸化物半導体膜
を形成することができる。結晶性酸化物半導体膜の不純物を低減することで、種結晶及び
結晶性酸化物半導体膜の結晶成長がより促進され、単結晶、または実質的に単結晶である
結晶性酸化物半導体膜を形成することができる。
また、トランジスタの構造としては、トップゲート型のトランジスタ、ボトムゲート型の
トランジスタを適宜適用することができる。トップゲート型のトランジスタを作製する場
合、絶縁表面上に形成された酸化物絶縁膜上に、スパッタリング法により、亜鉛を含む六
方晶構造の結晶を有する種結晶を形成すると共に、種結晶を核として結晶成長させて、六
方晶構造の結晶を有する結晶性酸化物半導体膜を形成し、結晶性酸化物半導体膜を加熱処
理した後、加熱処理した結晶性酸化物半導体膜を選択的にエッチングし、選択的にエッチ
ングされた結晶性酸化物半導体膜上に一対の電極を形成し、選択的にエッチングされた結
晶性酸化物半導体膜及び一対の電極上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート
電極を形成することを特徴の一つとする。また、ボトムゲート型のトランジスタを作製す
る場合、絶縁表面上にゲート電極を形成し、ゲート電極上に酸化物絶縁膜を含むゲート絶
縁膜を形成し、ゲート絶縁膜上にスパッタリング法により、亜鉛を含む六方晶構造の結晶
を有する種結晶を形成すると共に、種結晶を核として結晶成長させて、六方晶構造の結晶
を有する結晶性酸化物半導体膜を形成し、結晶性酸化物半導体膜を加熱処理した後、加熱
処理した結晶性酸化物半導体膜を選択的にエッチングし、選択的にエッチングされた結晶
性酸化物半導体膜上に一対の電極を形成することを特徴の一つとする。
ａ－ｂ面において六角形の格子を有する結合を有し、ａ－ｂ面に概略平行な基板平面に概
略垂直なｃ軸を有している六方晶構造の結晶を有する結晶性酸化物半導体膜をチャネル領
域に有するトランジスタを作製することで、トランジスタに光照射が行われ、またはバイ
アス－熱ストレス（ＢＴ）試験前後においてもトランジスタのしきい値電圧の変化量が低
減でき、安定した電気的特性を有するトランジスタを作製することができる。さらに、第
１の加熱処理及び第２の加熱処理を４５０℃以下とすることで、マザーガラスのような大
きな基板を用いて、信頼性の高い半導体装置の大量生産を行うことができる。
本発明の一態様である半導体装置の作製方法を説明する断面図である。 本発明の一態様を示す半導体装置の作製工程を説明する上面図である。 スパッタリング装置を説明する模式図である。 種結晶の結晶構造を説明する模式図である。 本発明の一態様を示す半導体装置の作製工程を説明する断面図である。 本発明の一態様を示す半導体装置の作製工程を説明する上面図である。 本発明の一態様を示す半導体装置の作製工程を説明する断面図である。 本発明の一態様を示す半導体装置の作製工程を説明する上面図である。 本発明の一態様を示す半導体装置の作製工程を説明する断面図である。 本発明の一態様を示す半導体装置の作製工程を説明する上面図である。 本発明の一態様を示す半導体装置の作製工程を説明する断面図である。 本発明の一態様を示す半導体装置の作製工程を説明する断面図である。 本発明の一態様を作製する製造装置の上面図の一例である。 本発明の一態様を示す断面図、上面図及び回路図である。 本発明の一態様を示すブロック図及び回路図である。 本発明の一態様を示す電子機器の外観図である。 平面ＴＥＭ写真である。 図１７の一部を拡大し、六角形の一つを白線で示した図である。 光負バイアス劣化を説明する図である。 光電流時間依存性グラフを説明する図である。 ドナー準位を説明する模式図である。 低温ＰＬの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」または「第３の」などと適宜置き換えて説明することができる。
（実施の形態１）
本実施の形態では、結晶性酸化物半導体の作製方法、及び当該酸化物半導体を用いたトラ
ンジスタの作製方法について、図１及び図２を用いて説明する。図１は、半導体装置の構
成の一形態であるトランジスタの作製工程を示す断面図であり、図２の一点破線Ａ－Ｂの
断面図は図１（Ｅ）に相当する。本実施の形態では、トップゲート構造のトランジスタを
用いて説明する。
図１（Ａ）に示すように、基板５１上に酸化物絶縁膜５３を形成する。
基板５１は、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要
となる。基板５１としてガラス基板を用いる場合、歪み点が７３０℃以上のものを用いる
ことが好ましい。ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケ
イ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられる。なお、Ｂ２Ｏ３
よりＢａＯを多く含むガラス基板を用いることが好ましい。基板５１がマザーガラスの場
合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５
００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ
、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１
００ｍｍ×１２５０ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１９
００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４
００ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０
ｍｍ×３４００ｍｍ）等を用いることができる。マザーガラスは、処理温度が高く、処理
時間が長いと大幅に収縮するため、マザーガラスを使用して大量生産を行う場合、作製工
程の加熱処理は、６００℃以下、好ましくは４５０℃以下とすることが望ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いることができる。他にも、結晶化ガラスなどを用いることができる
。さらには、シリコンウェハ等の半導体基板の表面や金属材料よりなる導電性の基板の表
面に絶縁膜を形成したものを用いることもできる。
酸化物絶縁膜５３は、加熱により酸素の一部が放出する酸化物絶縁膜を用いて形成する。
加熱により酸素の一部が放出する酸化物絶縁膜としては、化学量論比を満たす酸素よりも
多くの酸素を含む酸化物絶縁膜を用いることが好ましい。加熱により酸素の一部が放出す
る酸化物絶縁膜は、加熱により結晶性酸化物半導体膜に酸素を拡散させることができる。
酸化物絶縁膜５３は、代表的には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン
、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イッ
トリウム等で形成することができる。
化学量論比を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部
を放出する。このときの酸素の放出量は、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏ
ｎ Ｓｐｅｃｔｒｏｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸
素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０２０ａ
ｔｏｍｓ／ｃｍ３以上、より好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である
。
ここで、ＴＤＳ分析による、酸素原子に換算したときの酸素の放出量の測定方法について
、以下に説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、酸化
物絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量
を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトル
の積分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び酸化物絶縁膜のＴＤＳ分析結果から、酸化物絶縁膜の酸素分子の放出量（Ｎ（Ｏ２））
は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出され
るスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあ
るが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体で
ある質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然
界における存在比率が極微量であるため考慮しない。
Ｎ（Ｏ２）＝Ｎ（Ｈ２）／Ｓ（Ｈ２）×Ｓ（Ｏ２）×α （数１）
Ｎ（Ｈ２）は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ（Ｈ２）は
、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準
値を、Ｎ（Ｈ２）／Ｓ（Ｈ２）とする。Ｓ（Ｏ２）は、酸化物絶縁膜をＴＤＳ分析したと
きのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係
数である。数式１の詳細に関しては、特許第３２９８９７４号公報を参照する。なお、上
記酸化物絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ－ＷＡ
１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含
むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、Ｎ（Ｏ２）は酸素分子の放出量である。酸化物絶縁膜においては、酸素原子に換算
したときの酸素の放出量は、酸素分子の放出量の２倍となる。
酸化物絶縁膜５３は、５０ｎｍ以上、好ましくは２００ｎｍ以上５００ｎｍ以下とする。
酸化物絶縁膜５３を厚くすることで、酸化物絶縁膜５３からの酸素放出量を増加させるこ
とができると共に、その増加によって酸化物絶縁膜５３及び後に形成される酸化物半導体
膜との界面における欠陥を低減することが可能である。
酸化物絶縁膜５３は、スパッタリング法、ＣＶＤ法等により形成する。なお、加熱により
酸素の一部が放出する酸化物絶縁膜は、スパッタリング法を用いることで形成しやすいた
め好ましい。
加熱により酸素の一部が放出する酸化物絶縁膜をスパッタリング法により形成する場合は
、成膜ガス中の酸素量が高いことが好ましく、酸素、または酸素及び希ガスの混合ガス等
を用いることができる。代表的には、成膜ガス中の酸素濃度を６％以上１００％以下にす
ることが好ましい。
加熱により酸素の一部が放出する酸化物絶縁膜の代表例として酸化シリコン膜を形成する
場合、石英（好ましくは合成石英）をターゲットに用い、基板温度３０℃以上４５０℃以
下（好ましくは７０℃以上２００℃以下）、基板とターゲットの間の距離（Ｔ－Ｓ間距離
）を２０ｍｍ以上４００ｍｍ以下（好ましくは４０ｍｍ以上２００ｍｍ以下）、圧力を０
．１Ｐａ以上４Ｐａ以下（好ましくは０．２Ｐａ以上１．２Ｐａ以下）、高周波電源を０
．５ｋＷ以上１２ｋＷ以下（好ましくは１ｋＷ以上５ｋＷ以下）、成膜ガス中のＯ２／（
Ｏ２＋Ａｒ）割合を１％以上１００％以下（好ましくは６％以上１００％以下）として、
ＲＦスパッタリング法により酸化シリコン膜を形成することが好ましい。なお、石英（好
ましくは合成石英）ターゲットに代えてシリコンターゲットを用いることもできる。なお
、成膜ガスとしては、酸素のみを用いてもよい。
なお、アルカリ金属などの不純物を含むガラス基板を用いる場合、アルカリ金属の侵入防
止のため、基板５１及び酸化物絶縁膜５３の間に窒化物絶縁膜として窒化シリコン膜、窒
化アルミニウム膜などを形成してもよい。窒化物絶縁膜は、ＣＶＤ法、スパッタリング法
等で形成することができる。リチウム、ナトリウム、カリウム等のアルカリ金属は、不純
物であるため含有量を少なくすることが好ましい。
次に、酸化物絶縁膜５３上に、スパッタリング装置を用いたスパッタリング法により、厚
さ３０ｎｍ以上５０μｍ以下の酸化物半導体膜を成膜する。
ここで、スパッタリング装置の処理室について、図３（Ａ）を用いて説明する。処理室３
１には、排気手段３３及びガス供給手段３５が接続される。また、処理室３１内には、基
板支持体４０及びターゲット４１が設けられる。ターゲット４１は、電源装置３７に接続
される。
処理室３１は、接地されている。また、処理室３１のリークレートを１×１０－１０Ｐａ
・ｍ３／秒以下とすることで、スパッタリング法により成膜する膜への不純物の混入を低
減することができる。
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。
外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入すること
である。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの
放出ガスに起因する。リークレートを１×１０－１０Ｐａ・ｍ３／秒以下とするためには
、外部リーク及び内部リークの両面から対策をとる必要がある。
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メ
タルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された
金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リ
ークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によっ
て被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガス
が抑制され、内部リークも低減することができる。
処理室３１の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、ク
ロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を
鉄、クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニ
ッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、
表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガス
を低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化ク
ロムなどの不動態で被覆してもよい。
処理室３１の内部に設ける部材は、極力金属材料のみで構成することが好ましく、例えば
石英などで構成される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフ
ッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で薄く被覆するとよい。
さらに、スパッタガスを処理室３１に導入する直前に、スパッタガスの精製機を設けるこ
とが好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１
ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガス
の影響を長さに応じて低減できる。
シリンダーから処理室３１まで、スパッタガスを流すための配管にはフッ化鉄、酸化アル
ミニウム、酸化クロムなどの不動態で内部が被覆された金属配管を用いることが好ましい
。前述の配管は、例えばＳＵＳ３１６Ｌ－ＥＰ配管と比べ、水素を含む放出量が少なく、
成膜ガスへの不純物の混入を低減できる。また、配管の継手には、高性能超小型メタルガ
スケット継手（ＵＰＧ継手）を用いるとよい。また、配管の材料を全て金属材料で構成す
ることで、樹脂等を用いた場合と比べ、生じる放出ガス及び外部リークの影響を低減でき
るため好ましい。
処理室３１の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響し
ないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速
度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限
り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理
室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きく
することができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不
活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの
脱離速度をさらに大きくすることができる。
排気手段３３は、処理室３１内の不純物を排気すると共に、処理室３１内の圧力を制御す
ることができる。排気手段３３は、吸着型の真空ポンプを用いることが好ましい。例えば
、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好まし
い。上記吸着型の真空ポンプを用いることで、酸化物半導体膜に含まれる水素の量を低減
することができる。
処理室３１の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ター
ボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。
ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い
。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオン
ポンプを組み合わせることが有効となる。
なお、酸化物半導体膜に含まれる水素は、水素原子の他、水素分子、水、水酸基、または
水素化物として含まれる場合もある。
ガス供給手段３５は、ターゲットをスパッタリングするためのガスを処理室３１内に供給
する手段である。ガス供給手段３５は、ガスが充填されたシリンダー、圧力調整弁、スト
ップバルブ、マスフローコントローラ等で構成されている。なお、ガス供給手段３５に精
製機を設けることで、処理室３１内に導入するガスに含まれる不純物を低下することがで
きる。ターゲットをスパッタリングするガスとしては、ヘリウム、ネオン、アルゴン、キ
セノン、クリプトン等の希ガスを用いる。または、上記希ガスの一と、酸素との混合ガス
を用いることができる。
電源装置３７は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができ
る。なお、図示しないがターゲットを支持するターゲット支持体の内部または外側にマグ
ネットを設けると、ターゲット周辺に高密度のプラズマを閉じこめることができ、成膜速
度の向上及び基板へのプラズマダメージを低減できる。当該方法は、マグネトロンスパッ
タリング法とよばれる。更には、マグネトロンスパッタリング法において、マグネットを
回転可能にすると、磁界の偏りを低減できるため、ターゲットの使用効率が高まり、かつ
基板の面内における膜質のばらつきを低減できる。
基板支持体４０は、接地されている。基板支持体４０にはヒータが設けられている。ヒー
タとしては、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加
熱する装置があり、例えば、電気炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることが
できる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークラン
プ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発
する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温
のガスを用いて加熱処理を行う装置である。
ターゲット４１としては、亜鉛を含む金属酸化物ターゲットを用いることができる。ター
ゲット４１の代表例としては、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ系金
属酸化物や、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物、Ｉｎ－Ｓｎ－
Ｚｎ－Ｏ系金属酸化物、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系金
属酸化物、Ａｌ－Ｇａ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系金属酸化物や、
二元系金属酸化物であるＩｎ－Ｚｎ－Ｏ系金属酸化物、Ｓｎ－Ｚｎ－Ｏ系金属酸化物など
のターゲットを用いることができる。
ターゲット４１の一例として、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットを、Ｉ
ｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ
２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、
またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するタ
ーゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有す
るターゲットを用いることもできる。
なお、ターゲット４１と基板５１との間隔（Ｔ－Ｓ間距離）は、原子量の小さい元素が優
先的に基板５１上の酸化物絶縁膜５３に到着することが可能な間隔とする。
次に、酸化物絶縁膜上に結晶性酸化物半導体膜を成膜する方法について、説明する。
図３（Ａ）に示すように、基板支持体４０上に酸化物絶縁膜５３が形成された基板５１を
、スパッタリング装置の処理室３１内に設置する。次に、ガス供給手段３５から処理室３
１にターゲット４１をスパッタリングするガスを導入する。ターゲット４１の純度は、９
９．９％以上、好ましくは９９．９９％以上のものを用いる。次に、ターゲット４１に接
続される電源装置３７に電力を供給する。この結果、ガス供給手段３５から処理室３１に
導入されたスパッタリングガスのイオン４３及び電子が、ターゲット４１をスパッタリン
グする。本実施の形態では、ターゲット４１及び基板５１の間隔が、原子量の小さい元素
が優先的に基板５１上の酸化物絶縁膜５３に到着し堆積することが可能な間隔である。こ
のため、図３（Ｂ）に示すように、ターゲット４１に含まれる元素において、原子量の少
ない元素４５が、原子量の大きい元素４７より優先的に基板側へ移動する。
本実施の形態で示すターゲット４１においては、亜鉛は、スズ及びインジウムよりも原子
量が小さい。このため、亜鉛が優先的に酸化物絶縁膜５３上に堆積する。また、成膜時の
雰囲気に酸素を含み、基板支持体４０には、成膜時に基板及び堆積膜を加熱するヒータが
設けられるため、酸化物絶縁膜５３上に堆積した亜鉛が酸化され、亜鉛を含む六方晶構造
の結晶を有する種結晶５５ａ、代表的には六方晶構造の酸化亜鉛を有する種結晶が形成さ
れる。
なお、ターゲット４１にアルミニウム等の亜鉛より原子量の小さい原子が含まれる場合、
亜鉛と共に、アルミニウムも優先的に酸化物絶縁膜５３上に堆積する。
種結晶５５ａは、ａ－ｂ面において六角形の格子を有する結合を有し、ａ－ｂ面に概略平
行な基板平面に概略垂直なｃ軸を有している亜鉛を含む六方晶構造の結晶を有する。ここ
で、ａ－ｂ面において六角形の格子を有する結合を有し、ａ－ｂ面に概略平行な基板平面
に概略垂直なｃ軸を有している亜鉛を含む六方晶構造の結晶について、図４を用いて説明
する。ここでは、亜鉛を含む六方晶構造の結晶の代表例として、酸化亜鉛を用いて説明し
、黒丸が亜鉛、白丸が酸素を示す。図４（Ａ）は、ａ－ｂ面における、六方晶構造の酸化
亜鉛の模式図であり、図４（Ｂ）は、ｃ軸方向を縦方向とした、六方晶構造の酸化亜鉛の
模式図である。図４（Ａ）に示すように、ａ－ｂ面における上平面において、亜鉛及び酸
素が六角形をなす結合をしている。また、図４（Ｂ）に示すように、亜鉛及び酸素がなす
六角形の格子を有する結合を有する層が積層され、ｃ軸方向はａ－ｂ面に垂直である。
種結晶５５ａは、ａ－ｂ面において六角形の格子を有する結合を有する層をｃ軸方向に１
原子層以上有する。
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素ガス、希ガス及び酸
素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基または水
素化物などの不純物が除去された高純度ガスを用いることが好ましい。
引き続き、ターゲット４１をスパッタリングガスでスパッタリングすることで、種結晶５
５ａ上にターゲットに含まれる原子が堆積するが、このとき種結晶５５ａを核として結晶
成長するため、種結晶５５ａ上に六方晶構造の結晶を有する結晶性酸化物半導体膜５５ｂ
を形成することができる。なお、基板５１は、基板支持体４０に設けられるヒータによっ
て加熱されるため、種結晶５５ａを核とし、被表面に堆積する原子が酸化されつつ結晶成
長し、結晶性酸化物半導体膜を作製方法することができる。
このときのヒータによる基板の加熱温度は２００℃以上４００℃以下、好ましくは２５０
℃以上３５０℃以下である。２００℃以上４００℃以下、好ましくは２５０℃以上３５０
℃以下に基板を加熱しながら成膜をすることによって第１の加熱処理がなされる。なお、
スパッタリング時における被成膜面の温度は、２５０℃以上基板の熱処理上限温度以下と
する。
結晶性酸化物半導体膜５５ｂは、種結晶５５ａを核とし、ターゲット４１の表面における
原子量の重い原子、及び種結晶５５ａの形成の後にスパッタリングされた原子量の軽い原
子が酸化されつつ結晶成長するため、種結晶５５ａと同様に、ａ－ｂ面において六角形の
格子を有する結合を有し、ａ－ｂ面に概略平行な基板平面に概略垂直なｃ軸を有している
亜鉛を含む六方晶構造の結晶を有する。即ち、種結晶５５ａ及び結晶性酸化物半導体膜５
５ｂで構成される結晶性酸化物半導体膜５５は、酸化物絶縁膜５３表面に平行なａ－ｂ面
において六角形の格子を有する結合を有し、ａ－ｂ面に概略平行な基板平面に概略垂直な
ｃ軸を有している亜鉛を含む六方晶構造の結晶を有する。本実施の形態で示す結晶性酸化
物半導体膜５５は、非晶質構造ではなく、結晶性構造、理想的には単結晶構造であり、基
板平面に概略垂直なｃ軸を有している結晶性酸化物半導体（Ｃ Ａｘｉｓ Ａｌｉｇｎｅ
ｄ Ｃｒｙｓｔａｌ； ＣＡＡＣ ＯＳともよぶ。）である。
なお、基板支持体４０及びターゲット４１を有する処理室の圧力を０．４Ｐａ以下とする
ことで、結晶性酸化物半導体膜の表面及び膜中への、アルカリ金属、水素等の不純物の混
入を低減することができる。
また、スパッタリング装置の処理室のリークレートを１×１０－１０Ｐａ・ｍ３／秒以下
とすることで、スパッタリング法による成膜途中における結晶性酸化物半導体膜への、ア
ルカリ金属、水素、水、水酸基または水素化物等の不純物の混入を低減することができる
。また、排気系として吸着型の真空ポンプを用いることで、排気系からアルカリ金属、水
素、水、水酸基または水素化物等の不純物の逆流を低減することができる。
また、ターゲット４１の純度を、９９．９９％以上とすることで、結晶性酸化物半導体膜
に混入するアルカリ金属、水素、水、水酸基または水素化物等を低減することができる。
また、当該ターゲットを用いることで、結晶性酸化物半導体膜５５において、リチウムの
濃度を５×１０１５ｃｍ－３以下、好ましくは１×１０１５ｃｍ－３以下、ナトリウムの
濃度を５×１０１６ｃｍ－３以下、好ましくは１×１０１６ｃｍ－３以下、さらに好まし
くは１×１０１５ｃｍ－３以下、カリウムの濃度を５×１０１５ｃｍ－３以下、好ましく
は１×１０１５ｃｍ－３以下とすることができる。
アルカリ金属、及びアルカリ土類金属は結晶性酸化物半導体にとっては悪性の不純物であ
り、少ないほうがよい。特にアルカリ金属のうち、ナトリウムは結晶性酸化物半導体に接
する酸化物絶縁膜に拡散し、ナトリウムイオン（Ｎａ＋）となる。また、結晶性酸化物半
導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、ト
ランジスタ特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の
低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に
結晶性酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、
結晶性酸化物半導体中の水素の濃度が５×１０１９ｃｍ－３以下、特に５×１０１８ｃｍ
－３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
以上の条件により、結晶性酸化物半導体膜を形成することで、アルカリ金属の濃度が５×
１０１６ａｔｏｍｓ／ｃｍ３以下、水素の濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下と
した、不純物を極めて低減した結晶性酸化物半導体膜を形成することができる。結晶性酸
化物半導体膜の不純物を低減することで、種結晶及び結晶性酸化物半導体膜の結晶成長が
促進され、さらに単結晶、または実質的に単結晶である結晶性酸化物半導体膜を形成する
ことができる。
結晶性酸化物半導体において金属元素と結合する酸素は、非晶質酸化物半導体と比較して
水素と反応性が低いため、欠陥の生成が低減される。このため、結晶性酸化物半導体膜を
チャネル領域とするトランジスタは、光照射やＢＴ試験前後でのしきい値電圧の変化量が
少なく、安定した電気的特性を有する。
さらに、結晶性酸化物半導体膜の成膜工程において、処理室の圧力、被成膜面の温度、処
理室のリークレート、及びターゲットの純度のうち、一以上、好ましくは全てを上記条件
とすることで、酸化物絶縁膜及び結晶性酸化物半導体膜に含まれる水素及びアルカリ金属
の混入を低減することができる。また、酸化物絶縁膜から結晶性酸化物半導体膜への水素
及びアルカリ金属の拡散を低減することができる。酸化物半導体に含まれる水素は、金属
原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（あるいは酸素が脱
理した部分）には欠陥が形成されてしまう。
このため、結晶性酸化物半導体膜の成膜工程において、不純物を極めて減らすことにより
、結晶性酸化物半導体膜の欠陥を低減することが可能である。これらのことから、結晶性
酸化物半導体膜をチャネル領域とするトランジスタは、光照射やＢＴ試験前後でのしきい
値電圧の変化量が少なく、安定した電気的特性を有する。
本実施の形態では、同一のスパッタリング工程において、ターゲットに含まれる原子量の
違いを利用し、原子量の小さい亜鉛を優先的に酸化物絶縁膜に堆積させ、種結晶を形成す
ると共に、種結晶上に原子量の大きいスズ、インジウム等を結晶成長させつつ堆積させる
ため、複数の工程を経ずとも、結晶性酸化物半導体膜を形成することができる。さらには
、亜鉛を含む六方晶構造の結晶を有する種結晶とし、六方晶構造の酸化物半導体を堆積す
るため、単結晶、または実質的に単結晶である結晶性の酸化物半導体膜を形成することが
できる。
なお、結晶性酸化物半導体膜５５に用いることが可能な金属酸化物は、エネルギーギャッ
プが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このよ
うに、バンドギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減
することができる。
本実施の形態では、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物ターゲットを用い、スパッタリン
グガスとして、アルゴン及び酸素の混合ガスを用いたスパッタリング法により結晶性酸化
物半導体膜５５を形成する。
次に、基板５１に加熱処理を施して、結晶性酸化物半導体膜５５から水素を放出させると
共に、酸化物絶縁膜５３に含まれる酸素の一部を、結晶性酸化物半導体膜５５と、酸化物
絶縁膜５３における結晶性酸化物半導体膜５５の界面近傍とに拡散させる。
加熱処理温度は、結晶性酸化物半導体膜５５から水素を放出させると共に、酸化物絶縁膜
５３に含まれる酸素の一部を放出させ、さらには結晶性酸化物半導体膜５５に拡散させる
温度が好ましく、代表的には、１５０℃以上基板５１の歪み点未満、好ましくは２５０℃
以上４５０℃以下とする。なお、加熱処理温度は、結晶性酸化物半導体膜の成膜温度より
高くすることで、酸化物絶縁膜５３に含まれる酸素の一部をより多く放出させることがで
きる。
加熱処理は、不活性ガス雰囲気で行うことが好ましく、代表的には、ヘリウム、ネオン、
アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。
また、減圧雰囲気にて行っても良い。
当該加熱処理により、結晶性酸化物半導体膜５５から水素を放出させると共に、酸化物絶
縁膜５３に含まれる酸素の一部を、結晶性酸化物半導体膜５５と、酸化物絶縁膜５３にお
ける結晶性酸化物半導体膜５５の界面近傍とに拡散させることができる。当該工程により
、結晶性酸化物半導体膜５５中に含まれる酸素欠損を低減することができると共に、酸化
物絶縁膜における結晶性酸化物半導体膜５５の近傍に拡散させることで、酸化物半導体膜
及び酸化物絶縁膜の界面における欠陥を低減することができる。この結果、水素濃度及び
酸素欠損が低減された結晶性酸化物半導体膜を形成することができる。
次に、加熱処理された結晶性酸化物半導体膜上にマスクを形成した後、当該マスクを用い
て加熱処理された結晶性酸化物半導体膜を選択的にエッチングして、結晶性酸化物半導体
膜５９を形成する。この後、マスクを除去する（図１（Ｃ）参照。）。
結晶性酸化物半導体膜５５をエッチングするためのマスクは、フォトリソグラフィ工程、
インクジェット法、印刷法等を適宜用いることができる。また、結晶性酸化物半導体膜５
５のエッチングはウエットエッチングまたはドライエッチングを適宜用いることができる
。
次に、図１（Ｄ）に示すように、結晶性酸化物半導体膜５９に接する一対の電極６１を形
成する。
一対の電極６１は、ソース電極及びドレイン電極として機能する。
一対の電極６１は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タング
ステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金
属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコ
ニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、一対の電
極６１は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むア
ルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン
膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構
造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜
上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。
また、一対の電極６１は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加した
インジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
一対の電極６１は、印刷法またはインクジェット法により形成する。若しくは、スパッタ
リング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜上にマスクを形成して導
電膜をエッチングして形成する。導電膜上に形成するマスクは印刷法、インクジェット法
、フォトリソグラフィ法を適宜用いることができる。
ここでは、結晶性酸化物半導体膜５９及び酸化物絶縁膜５３上に導電膜を形成した後、導
電膜を所定の形状にエッチングして一対の電極６１を形成する。
なお、加熱処理された結晶性酸化物半導体膜上に導電膜を形成した後、多階調フォトマス
クによって、凹凸状のマスクを形成し、当該マスクを用いて加熱処理された結晶性酸化物
半導体膜及び導電膜をエッチングした後、アッシングにより凹凸状のマスクを分離し、当
該分離されたマスクにより導電膜を選択的にエッチングすることで、結晶性酸化物半導体
膜及び一対の電極を形成することができる。当該工程により、フォトマスク数及びフォト
リソグラフィ工程数を削減することができる。
次に、結晶性酸化物半導体膜５９及び一対の電極６１上にゲート絶縁膜６３を形成する。
次に、ゲート絶縁膜６３上であって、結晶性酸化物半導体膜５９と重畳してゲート電極６
５を形成する。
この後、保護膜として絶縁膜６９を形成してもよい（図１（Ｅ）参照。）。また、ゲート
絶縁膜６３及び絶縁膜６９にコンタクトホールを形成した後、一対の電極６１に接続する
配線を形成してもよい。
ゲート絶縁膜６３は、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコ
ン、酸化アルミニウム、酸化窒化アルミニウム、または酸化ガリウムを単層でまたは積層
して形成することができる。なお、ゲート絶縁膜６３は、結晶性酸化物半導体膜５９と接
する部分が酸素を含むことが好ましく、特に好ましくは酸化物絶縁膜５３と同様に加熱に
より酸素を放出する酸化物絶縁膜により形成する。酸化シリコン膜を用いることで、結晶
性酸化物半導体膜５９に酸素を拡散させることができ、特性を良好にすることができる。
また、ゲート絶縁膜６３として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加さ
れたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミ
ネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ－ｋ
材料を用いることでゲートリークを低減できる。さらには、ｈｉｇｈ－ｋ材料と、酸化シ
リコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化
窒化アルミニウム、及び酸化ガリウムのいずれか一以上との積層構造とすることができる
。ゲート絶縁膜６３の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５
０ｎｍ以下とするとよい。
なお、ゲート絶縁膜６３を形成する前に、結晶性酸化物半導体膜５９の表面を、酸素、オ
ゾン、一酸化二窒素等の酸化性ガスのプラズマに曝し、結晶性酸化物半導体膜５９の表面
を酸化し、酸素欠損を低減してもよい。
ゲート電極６５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タング
ステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金
属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコ
ニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電
極６５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むア
ルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン
膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構
造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜
上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。
また、ゲート電極６５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加した
インジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
絶縁膜６９は、ゲート絶縁膜６３に列挙した絶縁膜を適宜用いて形成することができる。
また、絶縁膜６９としてスパッタリング法またはＣＶＤ法で成膜される窒化シリコン膜を
形成すると、外部からの水分やアルカリ金属の侵入を防止することが可能であり、結晶性
酸化物半導体膜の不純物の含有量を低減することができる。
なお、ゲート絶縁膜６３の形成の後、または絶縁膜６９の形成の後、加熱処理を行っても
よい。当該加熱処理によって、ゲート絶縁膜６３から結晶性酸化物半導体積膜へ酸素が拡
散する。この結果、加熱処理の温度が高いほど、光を照射しながら－ＢＴ試験によるしき
い値の変化量は抑制される。
以上の工程により、結晶性酸化物半導体膜をチャネル領域に有するトランジスタ１２０を
作製することができる。ａ－ｂ面において六角形の格子を有する結合を有し、ａ－ｂ面に
概略平行な基板平面に概略垂直なｃ軸を有する六方晶構造の結晶を有する結晶性酸化物半
導体膜をチャネル領域に有するトランジスタ１２０は、光照射やＢＴ試験前後でのしきい
値電圧の変化量が少ないため、安定した電気的特性を有するトランジスタを作製すること
ができる。
（実施の形態２）
本実施の形態では、実施の形態１と異なる構造のトランジスタの作製方法について、図５
及び図６を用いて説明する。本実施の形態では、酸化物絶縁膜及び結晶性酸化物半導体膜
の間に一対の電極が設けられる点が実施の形態１と異なる。なお、図６の一点破線Ｃ－Ｄ
の断面図は図５（Ｄ）に相当する。
図５（Ａ）に示すように、実施の形態１と同様に、基板５１上に酸化物絶縁膜５３を形成
する。次に、酸化物絶縁膜５３上に一対の電極７１を形成する。次に、一対の電極７１及
び酸化物絶縁膜５３上に、結晶性酸化物半導体膜７３を形成する。
一対の電極７１は、実施の形態１に示す一対の電極６１と同様の材料及び作製方法を適宜
用いて形成することができる。
結晶性酸化物半導体膜７３は、実施の形態１に示す結晶性酸化物半導体膜５５と同様の材
料及び作製方法を適宜用いて形成することができる。
次に、実施の形態１と同様に基板５１を加熱して、水素濃度及び酸素欠損が低減された結
晶性酸化物半導体膜を形成した後、水素濃度及び酸素欠損が低減された結晶性酸化物半導
体膜上にマスクを形成し、水素濃度及び酸素欠損が低減された結晶性酸化物半導体膜を選
択的にエッチングして、結晶性酸化物半導体膜７５を形成する。この後、マスクを除去す
る（図５（Ｂ）参照。）。
次に、図５（Ｃ）に示すように、一対の電極７１及び結晶性酸化物半導体膜７５上にゲー
ト絶縁膜７７を形成する。次に、ゲート絶縁膜７７上であって、結晶性酸化物半導体膜７
５と重畳してゲート電極７９を形成する。次に、ゲート絶縁膜７７及びゲート電極７９上
に保護膜として絶縁膜８１を形成してもよい。
ゲート絶縁膜７７は、実施の形態１に示すゲート絶縁膜６３と同様の材料及び作製方法を
適宜用いて形成することができる。
ゲート電極７９は、実施の形態１に示すゲート電極６５と同様の材料及び作製方法を適宜
用いて形成することができる。
絶縁膜８１は、実施の形態１に示す絶縁膜６９と同様の材料及び作製方法を適宜用いて形
成することができる。
次に、絶縁膜８１上にマスクを形成した後、ゲート絶縁膜７７及び絶縁膜８１の一部をエ
ッチングしてコンタクトホールを形成する。次に、コンタクトホールを介して、一対の電
極７１に接続する配線８３を形成する。
配線８３は、一対の電極７１と同様の材料及び作製方法を適宜用いて形成することができ
る。
以上の工程により、結晶性酸化物半導体膜をチャネル領域に有するトランジスタを作製す
ることができる。ａ－ｂ面において六角形の格子を有する結合を有し、ａ－ｂ面に概略平
行な基板平面に概略垂直なｃ軸を有している六方晶構造の結晶を有する結晶性酸化物半導
体膜をチャネル領域に有するトランジスタは、光照射やＢＴ試験前後でのしきい値電圧の
変化量が少ないため、安定した電気的特性を有するトランジスタを作製することができる
。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２と異なるトランジスタについて、図７
及び図８を用いて説明する。本実施の形態では、ゲート電極が基板側に設けられるボトム
ゲート構造のトランジスタである点が実施の形態１及び実施の形態２と異なる。なお、図
８の一点破線Ｅ－Ｆの断面図は図７（Ｃ）に相当する。
図７（Ａ）に示すように、基板５１上に酸化物絶縁膜５３を形成する。次に、酸化物絶縁
膜５３上にゲート電極９１を形成する。次に、酸化物絶縁膜５３及びゲート電極９１上に
ゲート絶縁膜９３を形成する。次に、ゲート絶縁膜９３上に、実施の形態１と同様に結晶
性酸化物半導体膜９５を形成する。
ゲート電極９１は、実施の形態１に示すゲート電極６５と同様に形成することができる。
ゲート絶縁膜９３は、実施の形態１に示すゲート絶縁膜６３と同様に形成することができ
る。
結晶性酸化物半導体膜９５は、実施の形態１に示す結晶性酸化物半導体膜５５と同様に形
成することができる。
次に、実施の形態１と同様に、結晶性酸化物半導体膜９５を加熱して、水素濃度及び酸素
欠損が低減された結晶性酸化物半導体膜を形成する。
次に、水素濃度及び酸素欠損が低減された結晶性酸化物半導体膜上にマスクを形成して、
水素濃度及び酸素欠損が低減された結晶性酸化物半導体膜を選択的にエッチングして、結
晶性酸化物半導体膜９９を形成する。この後マスクを除去する（図７（Ｂ）参照。）。
次に、図７（Ｃ）に示すように、結晶性酸化物半導体膜９９上に一対の電極１０１を形成
する。次に、結晶性酸化物半導体膜９９及び一対の電極１０１上に絶縁膜１０３を形成す
る。
一対の電極１０１は、実施の形態１に示す一対の電極６１と同様の材料及び作製方法を適
宜用いて形成することができる。
絶縁膜１０３は、実施の形態１に示すゲート絶縁膜６３と同様に形成することができる。
この後、加熱処理を行ってもよい。
以上の工程により、結晶性酸化物半導体膜をチャネル領域に有するトランジスタを作製す
ることができる。ａ－ｂ面において六角形の格子を有する結合を有し、ａ－ｂ面に概略平
行な基板平面に概略垂直なｃ軸を有している六方晶構造の結晶を有する結晶性酸化物半導
体膜をチャネル領域に有するトランジスタは、光照射やＢＴ試験前後でのしきい値電圧の
変化量が少ないため、安定した電気的特性を有するトランジスタを作製することができる
。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、実施の形態３とは異なるボトムゲート型のトランジスタについて、図
９及び図１０を用いて説明する。本実施の形態では、ゲート絶縁膜及び酸化物半導体膜の
間に一対の電極が設けられる点が実施の形態３と異なる。なお、図１０の一点破線Ｇ－Ｈ
の断面図は図９（Ｄ）に相当する。
図９（Ａ）に示すように、基板５１上に酸化物絶縁膜５３を形成する。次に、酸化物絶縁
膜５３上にゲート電極９１を形成する。次に、酸化物絶縁膜５３及びゲート電極９１上に
ゲート絶縁膜９３を形成する。次に、ゲート絶縁膜９３上に、一対の電極１０５を形成す
る。
一対の電極１０５は、実施の形態１に示す一対の電極６１と同様の材料及び作製方法を適
宜用いて形成することができる。
次に、図９（Ｂ）に示すように、ゲート絶縁膜９３上に、実施の形態１と同様に結晶性酸
化物半導体膜１０７を形成する。
結晶性酸化物半導体膜１０７は、実施の形態１に示す結晶性酸化物半導体膜５５と同様に
形成することができる。
次に、実施の形態１と同様に、結晶性酸化物半導体膜１０７を加熱して、水素濃度及び酸
素欠損が低減された結晶性酸化物半導体膜を形成する。
次に、水素濃度及び酸素欠損が低減された結晶性酸化物半導体膜上にマスクを形成して、
水素濃度及び酸素欠損が低減された結晶性酸化物半導体膜を選択的にエッチングして、結
晶性酸化物半導体膜１０９を形成する。この後マスクを除去する（図９（Ｃ）参照。）。
次に、図９（Ｄ）に示すように、結晶性酸化物半導体膜１０９及び一対の電極１０５上に
保護膜１１１を形成する。
保護膜１１１は、実施の形態１に示すゲート絶縁膜６３と同様に形成することができる。
この後、加熱処理を行ってもよい。
以上の工程により、結晶性酸化物半導体膜をチャネル領域に有するトランジスタを作製す
ることができる。ａ－ｂ面において六角形の格子を有する結合を有し、ａ－ｂ面に概略平
行な基板平面に概略垂直なｃ軸を有している六方晶構造の結晶を有する結晶性酸化物半導
体膜をチャネル領域に有するトランジスタは、光照射やＢＴ試験前後でのしきい値電圧の
変化量が少ないため、安定した電気的特性を有するトランジスタを作製することができる
。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４において、複数のゲート電極を有する
トランジスタについて説明する。ここでは、実施の形態３に示すトランジスタを用いて説
明するが、実施の形態１、実施の形態２及び実施の形態４に適宜適用することができる。
実施の形態３と同様に、図１１に示すように、基板５１上に酸化物絶縁膜５３を形成し、
酸化物絶縁膜５３上に、ゲート電極９１、ゲート絶縁膜９３を形成し、ゲート絶縁膜９３
上に、結晶性酸化物半導体膜９９、一対の電極１０１、及び絶縁膜１０３を形成する。
次に、絶縁膜１０３上であって、結晶性酸化物半導体膜９９と重畳してバックゲート電極
１１３を形成する。次に、絶縁膜１０３及びバックゲート電極１１３上に保護膜として絶
縁膜１１５を形成してもよい。
バックゲート電極１１３は、実施の形態１に示すゲート電極６５と同様に形成することが
できる。
絶縁膜１０３は、バックゲート電極１１３側のゲート絶縁膜として機能する。絶縁膜１１
５は、実施の形態１に示す絶縁膜６９と同様に形成することができる。
ゲート電極９１及びバックゲート電極１１３は接続されていてもよい。この場合、ゲート
電極９１及びバックゲート電極１１３は同電位となるため、チャネル領域が結晶性酸化物
半導体膜９９のゲート絶縁膜９３側、及び絶縁膜１０３側に形成されるため、トランジス
タのオン電流及び電界効果移動度を高めることができる。
または、ゲート電極９１及びバックゲート電極１１３は接続されず、異なる電位が印加さ
れてもよい。この場合、トランジスタのしきい値電圧を制御することができる。
なお、本実施の形態では、一対の電極１０１を結晶性酸化物半導体膜９９及び絶縁膜１０
３の間に形成したが、ゲート絶縁膜９３及び結晶性酸化物半導体膜９９の間に形成しても
よい。
以上の工程により、ゲート電極を複数有するトランジスタを作製することができる。
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態５と比較して、結晶性酸化物半導体膜及
び一対の電極の接触抵抗を低減できるトランジスタの作製方法について、説明する。
実施の形態１と同様に、図１（Ａ）及び図１（Ｂ）の工程により酸化物絶縁膜５３上に結
晶性酸化物半導体膜５５を形成する。次に、結晶性酸化物半導体膜５５を加熱して、水素
濃度及び酸素欠損が低減された結晶性酸化物半導体膜を形成する。次に、図１２（Ａ）に
示すように、水素濃度及び酸素欠損が低減された結晶性酸化物半導体膜５７上に、ｎ型の
導電型を有するバッファ８４を形成する。
ｎ型の導電型を有するバッファ８４としては、インジウム酸化物、インジウム錫酸化物、
インジウム亜鉛酸化物、錫酸化物、亜鉛酸化物、錫亜鉛酸化物から選ばれた一つの金属酸
化物であるか、または該金属酸化物にアルミニウム、ガリウム、シリコンから選ばれた元
素が一つ以上含まれている材料を用いることができる。この構成とすることで、後に形成
されるソース電極及びドレイン電極として機能する一対の電極及び結晶性酸化物半導体膜
の接触抵抗を低減することができる。
ここでは、結晶性酸化物半導体膜を加熱して結晶性酸化物半導体膜から水素を放出させる
と共に、酸化物絶縁膜から結晶性酸化物半導体膜に酸素を拡散させた後、当該結晶性酸化
物半導体膜上にｎ型の導電型を有するバッファ８４を形成するため、結晶性酸化物半導体
膜からの水素の放出を十分に行うことができる。この結果、結晶性酸化物半導体膜中の水
素濃度及び酸素欠損を低減することが可能であり、トランジスタのしきい値電圧のマイナ
スシフトを低減することができる。
次に、ｎ型の導電型を有するバッファ８４上にマスクを形成した後、水素濃度及び酸素欠
損が低減された結晶性酸化物半導体膜及びｎ型の導電型を有するバッファ８４をエッチン
グして、結晶性酸化物半導体膜５９及びｎ型の導電型を有するバッファ８５を形成する。
この後、マスクを除去する（図１２（Ｂ）参照。）。
次に、図１２（Ｃ）に示すように、結晶性酸化物半導体膜５９及びｎ型の導電型を有する
バッファ８５上に一対の電極６１を形成する。ここでは、ゲート絶縁膜の膜質を保つため
、一対の電極６１として、ゲート絶縁膜から、酸素を引き抜かない材料を用いることが好
ましい。このような一対の電極６１の材料として、タングステン、モリブデン等がある。
しかしながら、タングステン及びモリブデンは結晶性酸化物半導体膜及びゲート絶縁膜と
接する領域において抵抗の高い金属酸化物が形成されてしまう。そこで、結晶性酸化物半
導体膜５９及び一対の電極６１の間に、ｎ型の導電型を有するバッファを設けることで、
結晶性酸化物半導体膜５９及び一対の電極６１の接触抵抗を低減することができる。
次に、一対の電極６１上に形成されるマスク（図示しない）を用いて、ｎ型の導電型を有
するバッファ８５の露出部をエッチングして、一対のｎ型の導電型を有するバッファ８７
を形成する（図１２（Ｄ）参照）。
なお、一対の電極６１上に形成されるマスクを除去した後、一対の電極６１をマスクとし
て、ｎ型の導電型を有するバッファ８５の露出部をエッチングして、一対のｎ型の導電型
を有するバッファ８７を形成してもよい。
ｎ型の導電型を有するバッファ８５をエッチングする際には、結晶性酸化物半導体膜５９
がエッチングされず、選択的にｎ型の導電型を有するバッファ８５をエッチングする条件
（エッチング選択比の高い条件）を用いることが好ましい。なお、結晶性酸化物半導体膜
５９及びｎ型の導電型を有するバッファ８５のエッチング選択比が低い場合は、ｎ型の導
電型を有するバッファ８５のエッチングの際に結晶性酸化物半導体膜５９の一部もエッチ
ングされ、溝部（凹部）を有する形状となることもある。
本実施の形態により、結晶性酸化物半導体膜５９及び一対の電極６１の間にｎ型の導電型
を有するバッファ８７を有するため、結晶性酸化物半導体膜５９及び一対の電極６１の接
触抵抗を低減することができる。この結果、トランジスタのオン電流の低減を抑えること
ができる。また、ＢＴ試験においてマイナスゲートバイアスストレスを印加する前後のオ
ン電流の変化量（Ｉｏｎ劣化）を抑えることができる。
次に、実施の形態１と同様に、ゲート絶縁膜６３、ゲート電極６５、及び絶縁膜６９を形
成する（図１２（Ｅ）参照）。また、ゲート絶縁膜６３及び絶縁膜６９にコンタクトホー
ルを形成した後、一対の電極６１に接続する配線を形成してもよい。
以上の工程により、結晶性酸化物半導体膜をチャネル形成領域に有するトランジスタを作
製することができる。
本実施の形態により、酸化物半導体膜及び一対の配線の間に接触抵抗を低減するｎ型の導
電型を有するバッファを形成するため、トランジスタのオン電流の低減を抑えると共に、
ＢＴ試験においてマイナスゲートバイアスストレスを印加する前後のオン電流の変化量（
Ｉｏｎ劣化）を抑えることができる。
本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態７）
本実施の形態では、実施の形態１に示した酸化物絶縁膜５３の形成から加熱処理を行い、
ソース電極またはドレイン電極となる導電膜を形成するまでの工程を大気に触れることな
く連続的に行う製造装置の一例を図１３に示す。
図１３に示す製造装置は、枚葉式マルチチャンバー装置であり、３つのスパッタ装置１０
ａ、１０ｂ、１０ｃ、被処理基板を収容するカセットポート１４を３つ有する基板供給室
１１、ロードロック室１２ａ、１２ｂ、搬送室１３、基板加熱室１５などを有している。
なお、基板供給室１１及び搬送室１３には、被処理基板を搬送するための搬送ロボットが
それぞれ配置されている。スパッタ装置１０ａ、１０ｂ、１０ｃ、搬送室１３、及び基板
加熱室１５は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾
燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点－４０℃
以下、好ましくは露点－５０℃以下の乾燥窒素雰囲気とする。
図１３の製造装置を用いた作製工程の手順の一例は、まず、基板供給室１１から被処理基
板を搬送し、ロードロック室１２ａと搬送室１３を経て基板加熱室１５に移動させ、基板
加熱室１５で被処理基板に付着している水分を真空雰囲気での加熱処理などで除去し、そ
の後、搬送室１３を経てスパッタリング装置１０ｃに被処理基板を移動させ、スパッタリ
ング装置１０ｃ内で酸化物絶縁膜５３を成膜する。そして、大気に触れることなく、搬送
室１３を経てスパッタリング装置１０ａに被処理基板を移動させ、スパッタリング装置１
０ａ内で酸化物絶縁膜５３上に亜鉛を優先的に堆積させた後、酸化させて亜鉛を含む六方
晶構造の結晶を有する種結晶５５ａを形成し、引き続き、同一スパッタリング装置内でス
パッタリングすることで、種結晶５５ａを核として結晶成長した、種結晶５５ａ上に六方
晶構造の結晶を有する結晶性酸化物半導体膜５５ｂを形成する。そして、大気に触れるこ
となく、搬送室１３を経て基板加熱室１５に被処理基板を移動させ、加熱処理を行う。そ
して、大気に触れることなく、搬送室１３を経てスパッタリング装置１０ｂに被処理基板
を移動させ、スパッタリング装置１０ｂ内で金属ターゲットを用いてソース電極およびド
レイン電極を形成するための導電膜を結晶性酸化物半導体膜５５ｂ上に成膜する。
このように、図１３の製造装置を用いることによって大気に触れることなく、トランジス
タの作製プロセスの一部を進めることができる。
また、本実施の形態は、他の実施の形態と自由に組み合わせることができる。
（実施の形態８）
本実施の形態では、実施の形態１乃至７に示す酸化物半導体を用いたトランジスタを使用
し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限
が無い、新たな構造の半導体装置の一例を示す。
実施の形態１乃至７に示す酸化物半導体を用いたトランジスタは、オフ電流が極めて小さ
いため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能であ
る。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極め
て低くすることが可能となるため、消費電力を十分に低減することができる。また、電力
の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
図１４は、半導体装置の構成の一例である。図１４（Ａ）には、半導体装置の断面を、図
１４（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１４（Ａ）は、図１４
（Ｂ）のＥ１－Ｅ２およびＦ１－Ｆ２における断面に相当する。図１４（Ａ）および図１
４（Ｂ）に示す半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ２６
０を有し、上部に酸化物半導体を用いたトランジスタ１２０を有するものである。トラン
ジスタ１２０は、実施の形態１と同一であるため、図１４（Ａ）、（Ｂ）、（Ｃ）におい
て図１（Ｅ）と同じ箇所は、同じ符号を用いて説明する。
トランジスタ２６０は、半導体材料（例えば、シリコンなど）を含む基板２００に設けら
れたチャネル形成領域２１６と、チャネル形成領域２１６を挟むように設けられた不純物
領域２１４および高濃度不純物領域２２０（これらをあわせて単に不純物領域とも呼ぶ）
と、チャネル形成領域２１６上に設けられたゲート絶縁膜２０８と、ゲート絶縁膜２０８
上に設けられたゲート電極２１０と、不純物領域と電気的に接続するソース電極またはド
レイン電極２３０ａ、およびソース電極またはドレイン電極２３０ｂを有する。
ここで、ゲート電極２１０の側面にはサイドウォール絶縁膜２１８が設けられている。ま
た、基板２００の、表面に垂直な方向から見てサイドウォール絶縁膜２１８と重ならない
領域には、高濃度不純物領域２２０を有し、高濃度不純物領域２２０に接する金属化合物
領域２２４が存在する。また、基板２００上にはトランジスタ２６０を囲むように素子分
離絶縁膜２０６が設けられており、トランジスタ２６０を覆うように、層間絶縁膜２２６
および層間絶縁膜１２８が設けられている。ソース電極またはドレイン電極２３０ａ、お
よびソース電極またはドレイン電極２３０ｂは、層間絶縁膜２２６および層間絶縁膜１２
８に形成された開口を通じて、金属化合物領域２２４と電気的に接続されている。つまり
、ソース電極またはドレイン電極２３０ａ、およびソース電極またはドレイン電極２３０
ｂは、金属化合物領域２２４を介して高濃度不純物領域２２０および不純物領域２１４と
電気的に接続されている。なお、トランジスタ２６０の集積化などのため、サイドウォー
ル絶縁膜２１８が形成されない場合もある。
図１４に示すトランジスタ１２０は、結晶性酸化物半導体膜５９、ソース電極またはドレ
イン電極として機能する一対の電極６１、ゲート絶縁膜６３、ゲート電極６５を含む。ト
ランジスタ１２０は、実施の形態１に示す工程で得ることができる。
図１４において、結晶性酸化物半導体膜５９の被形成面である層間絶縁膜１２８の平坦性
を高めることで、結晶性酸化物半導体膜５９の膜厚分布を均一にすることができるため、
トランジスタ１２０の特性を向上させることができる。ただし、チャネル長は、短いもの
とし、例えば０．８μｍや３μｍとする。また、層間絶縁膜１２８は、酸化物絶縁膜５３
に相当し、同じ材料で形成する。
また、図１４に示す容量素子２６５は、一対の電極６１の一方と、誘電体として機能する
ゲート絶縁膜６３と、電極２４８とで容量を形成する。
また、トランジスタ１２０および容量素子２６５の上には、絶縁膜６９が設けられており
、絶縁膜６９上には保護絶縁膜１１０が設けられている。
また、一対の電極６１と同じ工程で形成される配線２４２ａ、２４２ｂが設けられている
。配線２４２ａは、ソース電極またはドレイン電極２３０ａと電気的に接続し、配線２４
２ｂは、ソース電極またはドレイン電極２３０ｂと電気的に接続する。
また、図１４（Ｃ）に回路構成を示す。なお、回路図においては、酸化物半導体を用いた
トランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
図１４（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ２６０のソース
電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ２６０の
ドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）と
トランジスタ１２０のソース電極またはドレイン電極の一方とは、電気的に接続され、第
４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１２０のゲート電極とは、電気的に接続
されている。そして、トランジスタ２６０のゲート電極と、トランジスタ１２０のソース
電極またはドレイン電極の他方は、容量素子２６５の電極の一方と電気的に接続され、第
５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子２６５の電極の他方は電気的に接続されてい
る。
図１４（Ｃ）に示す半導体装置では、トランジスタ２６０のゲート電極の電位が保持可能
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１２０がオン状態となる電位にして、トランジスタ１２０をオン状態とする。
これにより、第３の配線の電位が、トランジスタ２６０のゲート電極、および容量素子２
６５に与えられる。すなわち、トランジスタ２６０のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベ
ル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４
の配線の電位を、トランジスタ１２０がオフ状態となる電位にして、トランジスタ１２０
をオフ状態とすることにより、トランジスタ２６０のゲート電極に与えられた電荷が保持
される（保持）。
トランジスタ１２０のオフ電流は極めて小さい、具体的には、室温でのオフ電流（ここで
は、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペ
ア）は１×１０－２１Ａ）以下、望ましくは１０ｚＡ／μｍ以下であるから、トランジス
タ２６０のゲート電極の電荷は長時間にわたって保持される。また、実施の形態５に示し
たようにバックゲート電極を設けてもよく、バックゲート電極に電圧を印加することによ
ってトランジスタ１２０のノーマリーオフ化を確実なものとすることが好ましい。
また、基板２００としてはシリコン・オン・インシュレータと呼ばれる半導体基板（ＳＯ
Ｉ基板）を用いることもできる。また、基板２００として、ガラスなどの絶縁基板にＳＯ
Ｉ層を形成した基板を用いてもよい。ガラス基板上にＳＯＩ層を形成したＳＯＩ基板の一
例として、水素イオン注入剥離法を用いて、ガラス基板上に薄い単結晶シリコン層を形成
する方法がある。具体的には、イオンドーピング装置を用いてＨ３ ＋を照射することで、
シリコン基板の表面から所定の深さに分離層を形成し、表面に絶縁膜を有するガラス基板
をシリコン基板の表面に押しつけて接着させ、分離層の層内または界面を境界として分離
する温度未満であり、且つ分離層が脆弱となる温度で熱処理を行う。その結果、分離層の
層内または界面を境界として半導体基板の一部をシリコン基板から分離させて、ガラス基
板にＳＯＩ層を形成する。
本実施の形態は、実施の形態１乃至７のいずれか一と組み合わせることができる。
（実施の形態９）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトラン
ジスタを作製する例について以下に説明する。
画素部に配置するトランジスタは、実施の形態１乃至７のいずれか一に従って形成する。
また、実施の形態１乃至７に示すトランジスタはｎチャネル型ＴＦＴであるため、駆動回
路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部のトラン
ジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図１５（Ａ）に示す。表示装置の
基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆
動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線
が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路
５３０２、及び走査線駆動回路５３０３から延伸して配置されている。なお走査線と信号
線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。ま
た、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕ
ｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に
接続されている。
図１５（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信
号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため
、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。ま
た、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の
接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減
らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
また、画素部の回路構成の一例を図１５（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネル
の画素構造を示す。
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極にトランジス
タが接続されている。各トランジスタは、異なるゲート信号で駆動されるように構成され
ている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する
信号を、独立して制御する構成を有している。
トランジスタ６２８のゲート配線６０２と、トランジスタ６２９のゲート配線６０３には
、異なるゲート信号を与えることができるように分離されている。一方、データ線として
機能するソース電極又はドレイン電極６１６は、トランジスタ６２８とトランジスタ６２
９で共通に用いられている。トランジスタ６２８とトランジスタ６２９は実施の形態１乃
至７のいずれか一のトランジスタを適宜用いることができる。
トランジスタ６２８と電気的に接続する第１の画素電極と、トランジスタ６２９と電気的
に接続する第２の画素電極の形状は異なっており、スリットによって分離されている。Ｖ
字型に広がる第１の画素電極の外側を囲むように第２の画素電極が形成されている。第１
の画素電極と第２の画素電極に印加する電圧のタイミングを、トランジスタ６２８及びト
ランジスタ６２９により異ならせることで、液晶の配向を制御している。トランジスタ６
２８はゲート配線６０２と接続し、トランジスタ６２９はゲート配線６０３と接続してい
る。ゲート配線６０２とゲート配線６０３は異なるゲート信号を与えることで、トランジ
スタ６２８とトランジスタ６２９の動作タイミングを異ならせることができる。
また、容量配線６９０と、誘電体として機能するゲート絶縁膜と、第１の画素電極または
第２の画素電極と電気的に接続する容量電極とで保持容量を形成する。
第１の画素電極と液晶層と対向電極が重なり合うことで、第１の液晶素子６５１が形成さ
れている。また、第２の画素電極と液晶層と対向電極が重なり合うことで、第２の液晶素
子６５２が形成されている。また、一画素に第１の液晶素子６５１と第２の液晶素子６５
２が設けられたマルチドメイン構造である。
なお、図１５（Ｂ）に示す画素構成は、これに限定されない。例えば、図１５（Ｂ）に示
す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路な
どを追加してもよい。
また、画素部の回路構成の一例を図１５（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた
表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
図１５（Ｃ）は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一
例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素
に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１は、ゲート電極が走査線６４０６に接続され、第１電極（ソース電極及びドレイン電
極の一方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方
）が駆動用トランジスタ６４０２のゲート電極に接続されている。駆動用トランジスタ６
４０２は、ゲート電極が容量素子６４０３を介して電源線６４０７に接続され、第１電極
が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接
続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６
４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル形成
領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲート電極に
は、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるよ
うなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させ
る。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よ
りも高い電圧を駆動用トランジスタ６４０２のゲート電極にかける。なお、信号線６４０
５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１５（Ｃ）と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲート電極に発光素子６４
０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子
６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方
向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するような
ビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トラ
ンジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トラン
ジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光
素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１５（Ｃ）に示す画素構成は、これに限定されない。例えば、図１５（Ｃ）に示
す画素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路など
を追加してもよい。
（実施の形態１０）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう
）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機など
が挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説
明する。
図１６（Ａ）は、携帯型の情報端末であり、本体３００１、筐体３００２、表示部３００
３ａ、３００３ｂなどによって構成されている。表示部３００３ｂはタッチパネルとなっ
ており、表示部３００３ｂに表示されるキーボードボタン３００４を触れることで画面操
作や、文字入力を行うことができる。勿論、表示部３００３ａをタッチパネルとして構成
してもよい。実施の形態１で示したトランジスタをスイッチング素子として液晶パネルや
有機発光パネルを作製して表示部３００３ａ、３００３ｂに適用することにより、信頼性
の高い携帯型の情報端末とすることができる。
図１６（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレ
ンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編
集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有す
ることができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端
子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１６（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としても
よい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロード
する構成とすることも可能である。
図１６（Ｂ）は、携帯音楽プレイヤーであり、本体３０２１には表示部３０２３と、耳に
装着するための固定部３０２２と、スピーカ、操作ボタン３０２４、外部メモリスロット
３０２５等が設けられている。実施の形態１で示したトランジスタをスイッチング素子と
して液晶パネルや有機発光パネルを作製して表示部３０２３に適用することにより、より
信頼性の高い携帯音楽プレイヤーとすることができる。
さらに、図１６（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持
たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリ
ーでの会話も可能である。
図１６（Ｃ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成さ
れている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォ
ン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子
２８０８などを備えている。また、筐体２８００には、携帯型情報端末の充電を行う太陽
電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐
体２８０１内部に内蔵されている。実施の形態１で示したトランジスタを表示パネル２８
０２に適用することにより、信頼性の高い携帯電話とすることができる。
また、表示パネル２８０２はタッチパネルを備えており、図１６（Ｃ）には映像表示され
ている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力
される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
例えば、昇圧回路などの電源回路に用いられるパワートランジスタも実施の形態１に示し
たトランジスタ１２０の結晶性酸化物半導体膜５９の膜厚を２μｍ以上５０μｍ以下とす
ることで形成することができる。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル
２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能であ
る。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、
録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図
１６（Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に適
した小型化が可能である。
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部
メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応でき
る。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
図１６（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド９６０５により筐体
９６０１を支持した構成を示している。実施の形態１で示したトランジスタを表示部９６
０３に適用することにより、信頼性の高いテレビジョン装置９６００とすることができる
。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から
出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置９６００は、外部接続端子９６０４や、記憶媒体再生録画部９６
０２、外部メモリスロットを備えている。外部接続端子９６０４は、ＵＳＢケーブルなど
の各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能で
ある。記憶媒体再生録画部９６０２では、ディスク状の記録媒体を挿入し、記録媒体に記
憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリ
スロットに差し込まれた外部メモリ９６０６にデータ保存されている画像や映像などを表
示部９６０３に映し出すことも可能である。
また、実施の形態８で示した半導体装置を外部メモリ９６０６やＣＰＵに適用することに
より、消費電力が十分に低減された信頼性の高いテレビジョン装置９６００とすることが
できる。
１１ 基板供給室
１３ 搬送室
１４ カセットポート
１５ 基板加熱室
３１ 処理室
３３ 排気手段
３５ ガス供給手段
３７ 電源装置
４０ 基板支持体
４１ ターゲット
４３ イオン
５１ 基板
５３ 酸化物絶縁膜
５５ 結晶性酸化物半導体膜
５７ 結晶性酸化物半導体膜
５９ 結晶性酸化物半導体膜
６１ 電極
６３ ゲート絶縁膜
６５ ゲート電極
６９ 絶縁膜
７１ 電極
７３ 結晶性酸化物半導体膜
７５ 結晶性酸化物半導体膜
７７ ゲート絶縁膜
７９ ゲート電極
８１ 絶縁膜
８３ 配線
８４ バッファ
８５ バッファ
８７ バッファ
９１ ゲート電極
９３ ゲート絶縁膜
９５ 結晶性酸化物半導体膜
９９ 結晶性酸化物半導体膜
１０１ 電極
１０３ 絶縁膜
１０５ 電極
１０７ 結晶性酸化物半導体膜
１０９ 結晶性酸化物半導体膜
１０ａ スパッタ装置
１０ｂ スパッタ装置
１０ｃ スパッタ装置
１１０ 保護絶縁膜
１１１ 保護膜
１１３ バックゲート電極
１１５ 絶縁膜
１２０ トランジスタ
１２８ 層間絶縁膜
１２ａ ロードロック室
２００ 基板
２０６ 素子分離絶縁膜
２０８ ゲート絶縁膜
２１０ ゲート電極
２１４ 不純物領域
２１６ チャネル形成領域
２１８ サイドウォール絶縁膜
２２０ 高濃度不純物領域
２２４ 金属化合物領域
２２６ 層間絶縁膜
２４８ 電極
２６０ トランジスタ
２６５ 容量素子
５５ａ 種結晶
５５ｂ 結晶性酸化物半導体膜
６０２ ゲート配線
６０３ ゲート配線
６１６ ソース電極またはドレイン電極
６２８ トランジスタ
６２９ トランジスタ
６５１ 液晶素子
６５２ 液晶素子
６９０ 容量配線
２３０ａ ソース電極またはドレイン電極
２３０ｂ ソース電極またはドレイン電極
２４２ａ 配線
２４２ｂ 配線
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００４ キーボードボタン
３０２１ 本体
３０２２ 固定部
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部メモリスロット
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
９６００ テレビジョン装置
９６０１ 筐体
９６０２ 記憶媒体再生録画部
９６０３ 表示部
９６０４ 外部接続端子
９６０５ スタンド
９６０６ 外部メモリ
３００３ａ 表示部
３００３ｂ 表示部

Claims (4)

  1. 基板上にゲート電極を形成する工程と、
    前記ゲート電極上にゲート絶縁膜を形成する工程と、
    前記基板を加熱しながら、前記ゲート絶縁膜上にスパッタリング法によって酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜を加熱する工程と、を有し、
    前記酸化物半導体膜を加熱する工程における加熱温度は、前記酸化物半導体膜を形成する工程での前記基板の加熱温度よりも高く、且つ４５０℃以下であり、
    前記酸化物半導体膜は、インジウムと、亜鉛と、ガリウムと、スズとを有し、
    前記酸化物半導体膜は、ｃ軸に配向した結晶を有する半導体装置の作製方法。
  2. 基板上にゲート電極を形成する工程と、
    前記ゲート電極上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にスパッタリング法によって酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜を加熱する工程と、を有し、
    前記酸化物半導体膜を加熱する工程における加熱温度は、前記酸化物半導体膜を形成する工程での成膜温度よりも高く、且つ４５０℃以下であり、
    前記酸化物半導体膜は、インジウムと、亜鉛と、ガリウムと、スズとを有し、
    前記酸化物半導体膜は、ｃ軸に配向した結晶を有する半導体装置の作製方法。
  3. 基板上にゲート電極を形成する工程と、
    前記ゲート電極上にゲート絶縁膜を形成する工程と、
    前記基板を加熱しながら、前記ゲート絶縁膜上にスパッタリング法によって酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜を、乾燥空気雰囲気で加熱する工程と、を有し、
    前記酸化物半導体膜を加熱する工程における加熱温度は、前記酸化物半導体膜を形成する工程での前記基板の加熱温度よりも高く、且つ４５０℃以下であり、
    前記酸化物半導体膜は、インジウムと、亜鉛と、ガリウムと、スズとを有し、
    前記酸化物半導体膜は、ｃ軸に配向した結晶を有する半導体装置の作製方法。
  4. 基板上にゲート電極を形成する工程と、
    前記ゲート電極上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にスパッタリング法によって酸化物半導体膜を形成する工程と、
    前記酸化物半導体膜を乾燥空気雰囲気で加熱する工程と、を有し、
    前記酸化物半導体膜を加熱する工程における加熱温度は、前記酸化物半導体膜を形成する工程での成膜温度よりも高く、且つ４５０℃以下であり、
    前記酸化物半導体膜は、インジウムと、亜鉛と、ガリウムと、スズとを有し、
    前記酸化物半導体膜は、ｃ軸に配向した結晶を有する半導体装置の作製方法。
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Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8794980B2 (en) 2011-12-14 2014-08-05 Keyssa, Inc. Connectors providing HAPTIC feedback
US9219956B2 (en) 2008-12-23 2015-12-22 Keyssa, Inc. Contactless audio adapter, and methods
US9191263B2 (en) 2008-12-23 2015-11-17 Keyssa, Inc. Contactless replacement for cabled standards-based interfaces
US9954579B2 (en) 2008-12-23 2018-04-24 Keyssa, Inc. Smart connectors and associated communications links
US9474099B2 (en) 2008-12-23 2016-10-18 Keyssa, Inc. Smart connectors and associated communications links
US9960820B2 (en) 2008-12-23 2018-05-01 Keyssa, Inc. Contactless data transfer systems and methods
US8554136B2 (en) 2008-12-23 2013-10-08 Waveconnex, Inc. Tightly-coupled near-field communication-link connector-replacement chips
KR101932576B1 (ko) 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20130101036A (ko) * 2010-09-27 2013-09-12 후지필름 가부시키가이샤 광전 변환 소자의 제조 방법, 고체 촬상 소자, 촬상 장치
CN103563166B (zh) 2011-03-24 2019-01-08 基萨公司 具有电磁通信的集成电路
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8916868B2 (en) 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8932913B2 (en) 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8878288B2 (en) 2011-04-22 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9614590B2 (en) 2011-05-12 2017-04-04 Keyssa, Inc. Scalable high-bandwidth connectivity
US8847233B2 (en) 2011-05-12 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film
US8714459B2 (en) * 2011-05-12 2014-05-06 Waveconnex, Inc. Scalable high-bandwidth connectivity
US8811526B2 (en) 2011-05-31 2014-08-19 Keyssa, Inc. Delta modulated low power EHF communication link
WO2012174350A1 (en) 2011-06-15 2012-12-20 Waveconnex, Inc. Proximity sensing and distance measurement using ehf signals
TWI619410B (zh) 2011-09-15 2018-03-21 奇沙公司 具有介電媒體之無線通訊
WO2013059801A1 (en) 2011-10-20 2013-04-25 Waveconnex, Inc. Low-profile wireless connectors
TWI562555B (en) 2011-10-21 2016-12-11 Keyssa Inc Contactless signal splicing
JP2013149953A (ja) 2011-12-20 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US9344201B2 (en) 2012-01-30 2016-05-17 Keyssa, Inc. Shielded EHF connector assemblies
US9559790B2 (en) 2012-01-30 2017-01-31 Keyssa, Inc. Link emission control
US9735280B2 (en) * 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film
KR101578472B1 (ko) 2012-03-02 2015-12-17 키사, 아이엔씨. 양방향 통신 시스템 및 방법
CN104303436B (zh) 2012-03-06 2017-04-05 凯萨股份有限公司 用于约束ehf通信芯片的操作参数的系统
KR101776821B1 (ko) 2012-03-28 2017-09-08 키사, 아이엔씨. 기판 구조들을 이용하는 전자기 신호의 재지향
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
KR20150003814A (ko) 2012-04-17 2015-01-09 키사, 아이엔씨. 인터칩 통신을 위한 유전체 렌즈 구조들
US8860022B2 (en) 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
WO2013168624A1 (en) 2012-05-10 2013-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE112013002407B4 (de) 2012-05-10 2024-05-08 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP6077382B2 (ja) * 2012-05-11 2017-02-08 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
DE102013022449B3 (de) 2012-05-11 2019-11-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
JP6050721B2 (ja) * 2012-05-25 2016-12-21 株式会社半導体エネルギー研究所 半導体装置
US20130320335A1 (en) * 2012-06-01 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20130319515A1 (en) * 2012-06-01 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device
TWI595715B (zh) 2012-08-10 2017-08-11 奇沙公司 用於極高頻通訊之介電耦接系統
TWI478033B (zh) 2012-09-07 2015-03-21 E Ink Holdings Inc 電容式觸控面板的電容結構
CN106330269B (zh) 2012-09-14 2019-01-01 凯萨股份有限公司 具有虚拟磁滞的无线连接
TW202422663A (zh) * 2012-09-14 2024-06-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
EP2932556B1 (en) 2012-12-17 2017-06-07 Keyssa, Inc. Modular electronics
TWI611566B (zh) 2013-02-25 2018-01-11 半導體能源研究所股份有限公司 顯示裝置和電子裝置
WO2014149107A1 (en) 2013-03-15 2014-09-25 Waveconnex, Inc. Ehf secure communication device
KR101886739B1 (ko) 2013-03-15 2018-08-09 키사, 아이엔씨. 극고주파 통신 칩
JP6163838B2 (ja) * 2013-04-05 2017-07-19 富士電機株式会社 加圧加熱接合構造及び加圧加熱接合方法
US20140299873A1 (en) * 2013-04-05 2014-10-09 Semiconductor Energy Laboratory Co., Ltd. Single-crystal oxide semiconductor, thin film, oxide stack, and formation method thereof
TWI608523B (zh) * 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
JP2015053477A (ja) * 2013-08-05 2015-03-19 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP6406926B2 (ja) 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
US9425217B2 (en) * 2013-09-23 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW201516167A (zh) * 2013-10-22 2015-05-01 Semiconductor Energy Lab 氧化物半導體膜之製作方法
JP6537264B2 (ja) * 2013-12-12 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
US9564535B2 (en) * 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
CN104241299B (zh) * 2014-09-02 2017-02-15 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及结构
TWI652362B (zh) 2014-10-28 2019-03-01 日商半導體能源研究所股份有限公司 氧化物及其製造方法
JP6647841B2 (ja) 2014-12-01 2020-02-14 株式会社半導体エネルギー研究所 酸化物の作製方法
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
US9633982B2 (en) * 2015-02-17 2017-04-25 Chun Yen Chang Method of manufacturing semiconductor device array
CN107408579B (zh) * 2015-03-03 2021-04-02 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
US9602648B2 (en) 2015-04-30 2017-03-21 Keyssa Systems, Inc. Adapter devices for enhancing the functionality of other devices
US10049801B2 (en) 2015-10-16 2018-08-14 Keyssa Licensing, Inc. Communication module alignment
KR102448587B1 (ko) * 2016-03-22 2022-09-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
TWI611463B (zh) 2016-06-29 2018-01-11 友達光電股份有限公司 金屬氧化物半導體層的結晶方法及半導體結構
JP6472424B2 (ja) 2016-11-10 2019-02-20 矢崎総業株式会社 電線の接合方法
JP6917160B2 (ja) * 2017-02-26 2021-08-11 住友化学株式会社 半導体基板、電子デバイス、半導体基板の検査方法および電子デバイスの製造方法
TWI662347B (zh) * 2017-12-14 2019-06-11 友達光電股份有限公司 畫素結構
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
US11791420B2 (en) 2021-04-19 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for manufacturing the same
US11869975B2 (en) * 2021-04-19 2024-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Thin-film transistors and method for manufacturing the same
US12027632B2 (en) 2021-04-19 2024-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with barrier and method for manufacturing the same
JP2023149086A (ja) 2022-03-30 2023-10-13 株式会社ジャパンディスプレイ 半導体装置の製造方法
JP2023149085A (ja) 2022-03-30 2023-10-13 株式会社ジャパンディスプレイ 半導体装置の製造方法
JP2024008440A (ja) 2022-07-08 2024-01-19 株式会社ジャパンディスプレイ 半導体装置
JP2024011504A (ja) 2022-07-14 2024-01-25 株式会社ジャパンディスプレイ 半導体装置
JP2024039361A (ja) 2022-09-09 2024-03-22 株式会社ジャパンディスプレイ 半導体装置
JP2024040960A (ja) 2022-09-13 2024-03-26 株式会社ジャパンディスプレイ 半導体装置
JP2024048269A (ja) 2022-09-27 2024-04-08 株式会社ジャパンディスプレイ 半導体装置の製造方法
JP2024051551A (ja) 2022-09-30 2024-04-11 株式会社ジャパンディスプレイ 半導体装置
JP2024053987A (ja) 2022-10-04 2024-04-16 株式会社ジャパンディスプレイ 半導体装置及びその製造方法
JP2024077307A (ja) 2022-11-28 2024-06-07 株式会社ジャパンディスプレイ 半導体装置
JP2024121394A (ja) 2023-02-27 2024-09-06 株式会社ジャパンディスプレイ 半導体装置
JP2024139917A (ja) 2023-03-28 2024-10-10 株式会社ジャパンディスプレイ 半導体装置及び表示装置
JP2024139916A (ja) 2023-03-28 2024-10-10 株式会社ジャパンディスプレイ 半導体装置、表示装置、及び半導体装置の製造方法
JP2024145744A (ja) 2023-03-31 2024-10-15 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の作製方法
JP2024145782A (ja) 2023-03-31 2024-10-15 株式会社ジャパンディスプレイ 半導体装置及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009167087A (ja) 2007-12-17 2009-07-30 Fujifilm Corp 無機結晶性配向膜及びその製造方法、半導体デバイス
WO2009157535A1 (ja) 2008-06-27 2009-12-30 出光興産株式会社 ＩｎＧａＯ3（ＺｎＯ）結晶相からなる酸化物半導体用スパッタリングターゲット及びその製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2010118407A (ja) 2008-11-11 2010-05-27 Idemitsu Kosan Co Ltd エッチング耐性を有する薄膜トランジスタ、及びその製造方法

Family Cites Families (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP3859148B2 (ja) 2002-10-31 2006-12-20 信越半導体株式会社 Ｚｎ系半導体発光素子の製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005166713A (ja) * 2003-11-28 2005-06-23 Sharp Corp 電界効果型トランジスタ
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4660124B2 (ja) 2004-06-17 2011-03-30 カシオ計算機株式会社 薄膜トランジスタの製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
TWI281522B (en) 2005-10-21 2007-05-21 Univ Nat Sun Yat Sen Method for preparing zinc oxide crystalline
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101014473B1 (ko) 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008108985A (ja) 2006-10-26 2008-05-08 Kochi Prefecture Sangyo Shinko Center 半導体素子の製法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
TWI478347B (zh) 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
US8129714B2 (en) 2007-02-16 2012-03-06 Idemitsu Kosan Co., Ltd. Semiconductor, semiconductor device, complementary transistor circuit device
WO2008099863A1 (ja) 2007-02-16 2008-08-21 Idemitsu Kosan Co., Ltd. 半導体，半導体装置及び相補型トランジスタ回路装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5466940B2 (ja) * 2007-04-05 2014-04-09 出光興産株式会社 電界効果型トランジスタ及び電界効果型トランジスタの製造方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5043499B2 (ja) 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090037574A (ko) * 2007-10-12 2009-04-16 삼성전자주식회사 산화아연 나노구조체의 제조방법 및 그로부터 제조된산화아연 나노구조체
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5403390B2 (ja) 2008-05-16 2014-01-29 出光興産株式会社 インジウム、ガリウム及び亜鉛を含む酸化物
TWI500159B (zh) * 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
TWI637444B (zh) * 2008-08-08 2018-10-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5438011B2 (ja) 2008-08-27 2014-03-12 出光興産株式会社 スパッタリングターゲット及びそれからなる酸化物半導体薄膜
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP2010062276A (ja) * 2008-09-03 2010-03-18 Brother Ind Ltd 酸化物薄膜トランジスタ、及びその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JPWO2010047077A1 (ja) * 2008-10-23 2012-03-22 出光興産株式会社 薄膜トランジスタ及びその製造方法
JP2010108986A (ja) * 2008-10-28 2010-05-13 Hitachi Chem Co Ltd ゲート絶縁膜層成形材料、電界効果型トランジスタ及びこの電界効果型トランジスタの製造方法
TWI633605B (zh) 2008-10-31 2018-08-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN103730509B (zh) 2008-11-07 2018-03-30 株式会社半导体能源研究所 半导体器件
CN103456794B (zh) 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
JP5185838B2 (ja) * 2009-01-05 2013-04-17 カシオ計算機株式会社 薄膜トランジスタの製造方法
US8492756B2 (en) 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
JP5564331B2 (ja) * 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2544237B1 (en) 2009-09-16 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
CN104867984B (zh) * 2009-12-28 2018-11-06 株式会社半导体能源研究所 制造半导体装置的方法
KR101838130B1 (ko) * 2010-02-12 2018-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작방법
TWI590335B (zh) * 2010-08-18 2017-07-01 半導體能源研究所股份有限公司 膜形成設備及膜形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009167087A (ja) 2007-12-17 2009-07-30 Fujifilm Corp 無機結晶性配向膜及びその製造方法、半導体デバイス
WO2009157535A1 (ja) 2008-06-27 2009-12-30 出光興産株式会社 ＩｎＧａＯ3（ＺｎＯ）結晶相からなる酸化物半導体用スパッタリングターゲット及びその製造方法
JP2010118407A (ja) 2008-11-11 2010-05-27 Idemitsu Kosan Co Ltd エッチング耐性を有する薄膜トランジスタ、及びその製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法

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