JP6683576B2 - 半導体装置 - Google Patents

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Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数十〜数百ｎｍ程度）を
用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタ
はＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。金属酸化物は多様に存在しさまざまな用途に用い
られている。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られ
ている（特許文献１及び特許文献２）。
このようなトランジスタに用いる酸化物半導体について、「酸化物半導体は不純物に対し
て鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムの
ようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使える」といったことが
述べられている（非特許文献１参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐ．６９−８１、ｐｐ．６２１−６３３
酸化物半導体はデバイス作製工程において、電子供与体を形成する水素や水の混入などが
生じると、その電気伝導度が変化する恐れがある。このような現象は、酸化物半導体を用
いたトランジスタにとって電気的特性の変動要因となる。
また、酸化物半導体を用いた半導体装置は、可視光や紫外光を照射することで電気的特性
が変化する恐れがある。
このような問題に鑑み、酸化物半導体膜を用いた半導体装置に安定した電気的特性を付与
し、信頼性の高い半導体装置を作製することを課題の一とする。
また、マザーガラスのような大きな基板を用いて、信頼性の高い半導体装置の大量生産を
行うことのできる半導体装置の作製プロセスを提供することを課題の一とする。
開示する発明の一態様は、絶縁表面上に第１の材料膜（六方晶の結晶構造を有する膜）を
形成し、第１の材料膜を核として、六方晶の結晶構造を有する第２の材料膜（結晶性酸化
物半導体膜）を形成し、第１の材料膜と第２の材料膜の積層を形成する半導体装置の作製
方法である。なお、第１の材料膜と第２の材料膜は異なる材料から形成される。
具体的には、第１の材料膜は、ウルツ鉱型結晶構造を有する材料膜（例えば窒化ガリウム
、或いは窒化アルミニウム）、或いはコランダム型結晶構造を有する材料膜（α−Ａｌ２
Ｏ３、α−Ｇａ２Ｏ３、Ｉｎ２Ｏ３、Ｔｉ２Ｏ３、Ｖ２Ｏ３、Ｃｒ２Ｏ３、或いはα−Ｆ
ｅ２Ｏ３）を用いることができる。また、良好な結晶構造を得るためにこれらの材料膜を
積層させて用いてもよく、例えば、窒化アルミニウム膜上に窒化ガリウム膜を積層したも
のを用いてもよい。
なお、ウルツ鉱型結晶構造とは陰イオンと陽イオンが１：１で結合してできるイオン結晶
にみられる結晶構造の一つである。図６（Ａ）及び図６（Ｂ）は、ウルツ鉱型結晶構造を
示す図であり、黒丸がガリウムまたはアルミニウム、白丸が酸素を示す。図６（Ａ）は、
ａ−ｂ面における、ウルツ鉱型結晶構造の模式図であり、図６（Ｂ）は、ｃ軸方向を縦方
向とした、ウルツ鉱型結晶構造の模式図である。
また、図７（Ａ）及び図７（Ｂ）は、コランダム型結晶構造示す図であり、黒丸がインジ
ウム、ガリウム、チタン、バナジウム、クロム、鉄、またはアルミニウム、白丸が酸素を
示す。図７（Ａ）は、ａ−ｂ面における、コランダム型結晶構造の模式図であり、図７（
Ｂ）は、ｃ軸方向を縦方向とした、コランダム型結晶構造の模式図である。
第２の材料膜は、亜鉛、インジウム、またはガリウムを含む結晶性酸化物半導体膜である
。例えば、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−
Ｇａ−Ｚｎ−Ｏ系の材料、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ
−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の
材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、二元系金属酸化
物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、
Ａｌ−Ｚｎ−Ｏ系の材料などがある。また、Ｉｎ−Ｓｉ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉ
ｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｂ−Ｚｎ−Ｏ系の材料を用いてもよい。また
、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の
材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、とい
う意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んで
いてもよい。
第２の材料膜の形成は、スパッタリング法を用い、その成膜時における基板温度は２００
℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とする
ことにより、第１の材料膜の表面上に接して成膜する第２の材料膜に六方晶の結晶構造を
持たせることができる。
また、第２の材料膜を形成するスパッタリング法による成膜時において、被成膜面の温度
は２５０℃以上好ましくは基板の熱処理上限温度以下とする。２５０℃は、水、水素など
の不純物の被成膜物中への混入を防ぎ、チャンバー内の気相へ不純物を放出する温度であ
る。また、スパッタリング法による成膜時における被成膜面の温度の上限は、基板の熱処
理上限温度、或いは成膜物の上限温度（その温度を超えると大きく成膜中の成分が変化す
る温度）とする。成膜時における基板温度を２５０℃以上とすることにより、第１の材料
膜の表面上に接して成膜する第２の材料膜に六方晶の結晶構造を持たせることができる。
また、第２の材料膜を形成するスパッタリング装置の処理室の圧力を０．４Ｐａ以下とす
ることで、被成膜面及び被成膜物への、アルカリ金属、水素等の不純物の混入を低減する
ことができる。なお、被成膜物に含まれる水素は、水素原子の他、水素分子、水、水酸基
、または水素化物として含まれる場合もある。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下
とすることで、スパッタリング法による成膜途中における結晶性酸化物半導体膜への、ア
ルカリ金属、水素化物等の不純物の混入を低減することができる。
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。
外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入すること
である。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの
放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには
、外部リーク及び内部リークの両面から対策をとる必要がある。
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メ
タルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された
金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リ
ークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によっ
て被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガス
が抑制され、内部リークも低減することができる。
スパッタリング装置の処理室の内壁を構成する部材として、水素を含む放出ガスの少ない
アルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。ま
た、前述の材料を鉄、クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。
鉄、クロム及びニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適し
ている。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減して
おくと、放出ガスを低減できる。あるいは、前述のスパッタリング装置の部材をフッ化鉄
、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
スパッタリング装置の処理室の内部に設ける部材は、極力金属材料のみで構成することが
好ましく、例えば石英などで構成される覗き窓などを設置する場合も、放出ガスを抑制す
るために表面をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で薄く被覆すると
よい。
さらに、スパッタガスをスパッタリング装置の処理室に導入する直前に、スパッタガスの
精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以
下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配
管からの放出ガスの影響を長さに応じて低減できる。
シリンダーからスパッタリング装置の処理室まで、スパッタガスを流すための配管にはフ
ッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で内部が被覆された金属配管を用い
ることが好ましい。前述の配管は、例えばＳＵＳ３１６Ｌ−ＥＰ配管と比べ、水素を含む
放出ガスの量が少なく、成膜ガスへの不純物の混入を低減できる。また、配管の継手には
、高性能超小型メタルガスケット継手（ＵＰＧ継手）を用いるとよい。また、配管の材料
を全て金属材料で構成することで、樹脂等を用いた場合と比べ、生じる放出ガス及び外部
リークの影響を低減できるため好ましい。
スパッタリング装置の処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイ
オンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わ
せて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水
の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高
いスパッタイオンポンプを組み合わせることが有効となる。
スパッタリング装置の処理室の内側に存在する吸着物は、内壁に吸着しているために処理
室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リー
クレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する
吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を
促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を
１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよ
い。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離
しにくい水などの脱離速度をさらに大きくすることができる。
また、ターゲットの純度を、９９．９９％以上とすることで、結晶性酸化物半導体膜に混
入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減するこ
とができる。また、当該ターゲットを用いることで、結晶性酸化物半導体膜において、リ
チウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
以上の成膜条件により、結晶性酸化物半導体膜を形成することで、成膜中に材料の精製が
行われ、アルカリ金属の濃度が５×１０１６ａｔｏｍｓ／ｃｍ３以下、水素の濃度が１×
１０１９ａｔｏｍｓ／ｃｍ３以下である、不純物を極めて低減した結晶性酸化物半導体膜
を形成することができる。
こうして得られる第１の材料膜と第２の材料膜の積層をトランジスタに用いることで、安
定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。さらに、トラ
ンジスタのプロセスにおける最高の加熱温度を４５０℃以下とすることで、マザーガラス
のような大きな基板を用いて、信頼性の高い半導体装置の大量生産を行うことができる。
また、上記半導体装置の作製方法において、第１の材料膜、及び／又は第２の材料膜、及
び／又はゲート絶縁層を作製する際に、処理室の排気は吸着型の真空ポンプを用いること
が好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを
用いることが好ましい。上記吸着型の真空ポンプは、第１の材料膜、及び／又は第２の材
料膜、及び／又はゲート絶縁層に含まれる水素、水、水酸基又は水素化物の量を低減する
ように作用する。
また、水素、水、水酸基又は水素化物は、酸化物半導体膜の結晶化を阻害する要因の一つ
となりえるため、成膜時、基板搬送時などにおいて、これらの不純物を十分に低減された
雰囲気で作製工程を進めることが好ましい。
また、上記作製方法で得られる半導体装置も発明の一態様であり、その発明の一態様は、
絶縁表面上に六方晶の結晶構造を有する第１の材料膜と、第１の材料膜上に接する六方晶
の結晶構造を有する第２の材料膜と、第２の材料膜上にゲート絶縁層と、ゲート絶縁層上
にゲート電極層とを有し、第２の材料膜は、第１の材料膜よりも膜厚が厚く、第２の材料
膜は結晶性酸化物半導体膜である半導体装置である。
また、他の発明の一態様は、絶縁表面上にゲート電極層と、ゲート電極層上にゲート絶縁
層と、ゲート絶縁層上に六方晶の結晶構造を有する第１の材料膜と、第１の材料膜上に接
する六方晶の結晶構造を有する第２の材料膜とを有し、第２の材料膜は、第１の材料膜よ
りも膜厚が厚く、第２の材料膜は結晶性酸化物半導体膜である半導体装置である。
ａ−ｂ面において六角形の格子を有する結合を有し、ａ−ｂ面に概略平行な基板平面に概
略垂直なｃ軸を有している六方晶構造の結晶を有する結晶性酸化物半導体膜をチャネル領
域に有するトランジスタを作製することで、トランジスタに光照射が行われ、またはバイ
アス−熱ストレス（ＢＴ）試験前後においてもトランジスタのしきい値電圧の変化量が低
減でき、安定した電気的特性を有するトランジスタを作製することができる。
結晶性酸化物半導体膜を有するトランジスタの信頼性が高い理由の一つを以下に説明する
。
結晶性酸化物半導体は、アモルファス酸化物半導体と比較して、金属と酸素の結合（−Ｍ
−Ｏ−Ｍ−、Ｏは酸素原子、Ｍは金属原子）が秩序化している。すなわち、酸化物半導体
がアモルファス構造の場合は、個々の金属原子によって配位数が異なることも有り得るが
、結晶性酸化物半導体ではほぼ一定となる。そのことにより、微視的な酸素の欠損が減少
し、後述するような「空間」における水素原子（水素イオンを含む）やアルカリ金属原子
の脱着による電荷の移動や不安定性を減少させる効果がある。
一方、アモルファス構造の場合は、個々の金属原子によって配位数が異なるため、金属原
子や酸素原子の濃度が微視的に不均一となり、場所によっては原子の存在しない部分（「
空間」）が存在することがある。そのような「空間」には、例えば、水素原子（水素イオ
ンを含む）やアルカリ金属原子が捕獲され、場合によっては酸素と結合すると考えられる
。また、そのような「空間」をつたって、それらの原子が移動することも起こりえる。
このような原子の移動は酸化物半導体の特性の変動をもたらすこととなるので、これらの
原子の存在は信頼性の面で大きな問題となる。特に、そのような原子の移動は高い電界や
光エネルギーを印加することにより生ずるので、酸化物半導体をそのような条件で使用す
る場合には、特性が不安定となる。すなわち、アモルファス酸化物半導体の信頼性は結晶
性酸化物半導体より劣ることとなる。
以下に、実際に得られたトランジスタ（サンプル１、２）の異なる信頼性の結果を用いて
説明する。ただし、以下で説明し、実際に得たサンプル２は、成膜温度２００℃で第１の
材料膜を成膜した後、窒素雰囲気下で４５０℃加熱を行い、成膜温度２００℃で第２の材
料膜を成膜した後、ドライエアー雰囲気下で４５０℃加熱を行い、結晶性酸化物半導体膜
を得たものである。サンプル２は、第１の材料膜と第２の材料膜が同じである結晶性酸化
物半導体膜についてであるが、異なる場合であっても同様のことが言えることは言うまで
もない。比較に用いたサンプル１は、単層の材料膜をＲＴＡによって６５０℃加熱した後
、ドライエアー雰囲気下で４５０℃加熱を行い、結晶性酸化物半導体膜を得たものである
。
信頼性を調べる検査方法として、光を照射しながらトランジスタのゲート電極とソース電
極との間の電圧（Ｖｇ）を変化させたときの、トランジスタのドレイン電極とソース電極
との間の電流（Ｉｄ）を測定して得られるトランジスタのＩｄ−Ｖｇ曲線を測定する。な
お、酸化物半導体膜を用いたトランジスタにおいて、光を照射しながら−ＢＴ試験を行う
、即ちマイナスゲート・ストレスを印加するとトランジスタのしきい値が変化する劣化が
ある。この劣化を光負バイアス劣化とも呼ぶ。
サンプル１、２について、光負バイアス劣化を図１１に示す。
図１１において、サンプル２は、サンプル１よりもＶｔｈの変化量が小さい。
次に、サンプル１のトランジスタ（Ｌ／Ｗ＝３μｍ／５０μｍ）に６００秒間の光（波長
４００ｎｍ、照射強度３．５ｍＷ／ｃｍ２）を照射した前後の光応答性を測定した結果を
元に、光応答性のグラフ（光電流時間依存性グラフ）を作成した結果を図１２（Ａ）に示
す。なお、Ｖｄは０．１Ｖである。
また、サンプル２のトランジスタ（Ｌ／Ｗ＝３μｍ／５０μｍ）に６００秒間の光（波長
４００ｎｍ、照射強度３．５ｍＷ／ｃｍ２）を照射した前後の光応答性を測定した結果を
元に、光応答性のグラフ（光電流時間依存性グラフ）を作成した結果を図１２（Ｂ）に示
す。なお、Ｖｄは０．１Ｖである。
また、サンプル２と作製条件が同じトランジスタのＷ幅を大きくした条件（Ｌ／Ｗ＝３０
μｍ／１００００μｍ）や、サンプル２と作製条件が同じトランジスタのＷ幅を大きくし
た条件でさらにＶｄを大きくした条件（Ｖｄ＝１５Ｖ）でも測定を行い、フィッティング
を行って、それぞれの二種類の緩和時間（τ１とτ２）を表１に示す。
Figure 0006683576
なお、二種類の緩和時間（τ１とτ２）はトラップ密度に依存している値である。τ１と
τ２を算出する方法を光応答欠陥評価法と呼ぶ。
表１から、サンプル１に比べ、光負バイアス劣化が小さいサンプル２のいずれも光応答性
が早いことがわかる。これらのことから、光負バイアス劣化が小さいほど光応答性も早い
という関係を見いだすことができる。
その理由の一つを説明する。もし深いドナー準位が存在し、ドナー準位に正孔がトラップ
されるならば、光負バイアス劣化においてはゲートに印加されたマイナスバイアスによっ
て固定電荷となり、光応答においては電流値の緩和時間を大きくする可能性がある。結晶
性酸化物半導体膜を用いたトランジスタで、光負バイアス劣化が小さく、光応答性も早い
のは、上記の正孔をトラップするドナー準位の密度が小さくなっていることに起因してい
ると予想される。図１３に予想されるドナー準位の模式図を示す。
また、ドナー準位の深さや密度の変化を調査する為、低温ＰＬによって測定を行った。酸
化物半導体膜の成膜時の基板温度が４００℃における場合と酸化物半導体膜の、成膜時の
基板温度が２００℃の場合を図１４に示す。
図１４によれば、酸化物半導体膜の成膜時の基板温度が４００℃である場合では約１．８
ｅＶ付近のピーク強度が基板温度２００℃のそれと比較して大幅に減少していた。この測
定結果は、ドナー準位の深さは変わらず、密度が大幅に減少していることを示唆している
。
また、酸化物半導体膜の成膜時の基板温度の条件を変えて、それぞれ比較し、単膜での評
価を行った。
サンプルＡは、石英基板（厚さ０．５ｍｍ）上に５０ｎｍの膜厚の酸化物半導体膜を成膜
したものである。なお、酸化物半導体膜の成膜条件は、酸化物半導体用ターゲット（Ｉｎ
−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：
１：２［ｍｏｌ数比］））を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板
温度２００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン（３０ｓｃｃｍ
）及び酸素（１５ｓｃｃｍ）の混合雰囲気下である。
ＥＳＲ（電子スピン共鳴）を室温（３００Ｋ）で測定し、マイクロ波（周波数９．５ＧＨ
ｚ）の吸収の起こる磁場の値（Ｈ０）から式ｇ＝ｈｖ／βＨ０を用いてｇ値というパラメ
ータが得られる。なお、ｈはプランク定数であり、βはボーア磁子であり、どちらも定数
である。
サンプルＡのｇ値を示すグラフを図１５（Ａ）に示す。
また、サンプルＡと同じ条件で成膜を行った後、窒素雰囲気下、４５０℃、１時間加熱を
行ったものを、サンプルＢとする。サンプルＢのｇ値を示すグラフを図１５（Ｂ）に示す
。
また、サンプルＡと同じ条件で成膜を行った後、窒素と酸素の混合雰囲気下、４５０℃、
１時間加熱を行ったものを、サンプルＣとする。サンプルＣのｇ値を示すグラフを図１５
（Ｃ）に示す。
サンプルＢのｇ値のグラフにおいて、ｇ＝１．９３のシグナルが確認でき、スピン密度は
１．８×１０１８［ｓｐｉｎｓ／ｃｍ３］となっていた。一方、サンプルＣのＥＳＲの結
果では、ｇ＝１．９３のシグナルが確認できなかったことから、ｇ＝１．９３のシグナル
は、酸化物半導体膜中のメタルのダングリングボンドに起因する。
また、サンプルＤ、Ｅ、Ｆ、Ｇは、石英基板（厚さ０．５ｍｍ）上に膜厚１００ｎｍの酸
化物半導体膜を成膜したものである。なお、酸化物半導体膜の成膜条件は、酸化物半導体
用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２
Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］））を用いて、基板とターゲットの間との距離
を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン（３０ｓｃｃｍ
）及び酸素（１５ｓｃｃｍ）の混合雰囲気下である。また、サンプルＤ、Ｅ、Ｆ、Ｇは、
それぞれ成膜時の基板温度が異なっており、サンプルＤは室温、サンプルＥは２００℃、
サンプルＦは３００℃、サンプルＧは４００℃である。
サンプルＤ、Ｅ、Ｆ、Ｇのｇ値のグラフを並べて図１６に示した。
成膜時の基板温度が４００℃であるサンプルＧでは、ｇ＝１．９３のシグナルが確認でき
、スピン密度は１．３×１０１８［ｓｐｉｎｓ／ｃｍ３］となっていた。そのスピン密度
は、サンプルＢで得られたｇ＝１．９３のシグナルのスピン密度と同程度である。
これらの結果から、成膜時の基板温度が高くなると結晶性の向上が原因と考えられるｇ値
の異方性の増大が確認された。また、ｇ＝１．９３シグナルの起因となるダングリングボ
ンドは膜厚依存性を持ち、ＩＧＺＯのバルクに存在することが示唆される。
サンプルＢのＥＳＲ測定を行った図１７では、磁場を基板表面に対して垂直に印加した場
合と基板表面に対して平行に印加した場合でのｇ値の違い（異方性）も表す。
また、サンプルＧと同じ条件で成膜を行った後、窒素雰囲気下、４５０℃、１時間の加熱
を行ったサンプルＨのＥＳＲ測定を行った図１８では、磁場を基板表面に対して垂直に印
加した場合と基板表面に対して平行に印加した場合でのｇ値の違い（異方性）も表す。
図１７と図１８を比較した結果、基板温度２００℃では異方性によるｇ値の変化Δｇが０
．００１以下であったのに対し、基板温度４００℃ではΔｇが０．００３と大きくなるこ
とがわかる。一般に、結晶性が良い（軌道の向きがそろっている）ほど、異方性が大きく
なるということが知られており、基板温度４００℃の膜は基板温度２００℃の膜に比べて
、窒素雰囲気下、４５０℃、１時間の加熱で生じるメタルのダングリングボンドの向きが
そろっている、すなわち結晶性が良いということが結論される。
また、酸化物半導体膜の膜厚条件を変えてＥＳＲ測定を行い、ｇ＝１．９３シグナルの強
度変化を図１９及び図２０に示す。図１９及び図２０の結果から、ｇ＝１．９３シグナル
の強度は酸化物半導体膜の膜厚が増えるに従って増加することが確認された。このことは
ｇ＝１．９３シグナルの起因となるダングリングボンドは石英基板と酸化物半導体膜の界
面や酸化物半導体膜表面ではなくバルクに存在していることを示唆している。
これらの結果から、メタルのダングリングボンドは異方性を持ち、その異方性は成膜温度
が高いほうが、結晶性が良いため大きくなることがわかる。また、メタルのダングリング
ボンドは界面や表面ではなくバルクに存在するということがわかる。
また、六方晶の結晶構造を有する第１の材料膜の形成プロセス温度が４５０℃以下である
場合は、その上に形成する結晶性酸化物半導体膜も４５０℃以下で形成することができる
ため、マザーガラスのような大きな基板を用いて、信頼性の高い半導体装置の大量生産を
行うことができる。
本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図及び上面図である。 ウルツ鉱型結晶構造の模式図である。 コランダム型結晶構造の模式図である。 本発明の一態様を作製する製造装置の上面図の一例である。 本発明の一態様を示すブロック図及び等価回路図である。 本発明の一態様を示す電子機器の外観図である。 光負バイアス劣化を説明する図である。 光電流時間依存性グラフを説明する図である。 ドナー準位を説明する模式図である。 低温ＰＬの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲの測定結果を説明する図である。 ＥＳＲから得られた全スピン数と酸化物半導体層の膜厚との関係を説明するグラフである。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
（実施の形態１）
本実施の形態では、半導体装置の構造及び作製方法について、図１を用いて説明する。
図１（Ｅ）は、トップゲート型のトランジスタ１２０の断面図であり、トランジスタ１２
０は、絶縁表面を有する基板１００上に、酸化物絶縁層１０１、チャネル形成領域を含む
半導体積層、ソース電極層１０４ａ、ドレイン電極層１０４ｂ、ゲート絶縁層１０２、ゲ
ート電極層１１２、絶縁膜１１０ａを含む。半導体積層の端部を覆ってソース電極層１０
４ａ、及びドレイン電極層１０４ｂが設けられ、ソース電極層１０４ａ、及びドレイン電
極層１０４ｂを覆うゲート絶縁層１０２は、半導体積層の一部に接する。該半導体積層の
一部上にゲート絶縁層１０２を介してゲート電極層１１２が設けられる。
また、絶縁膜１１０ａを覆い、絶縁膜１１０ｂが設けられている。
以下、図１（Ａ）乃至図１（Ｅ）を用い、基板上にトランジスタ１２０を作製する工程を
説明する。
まず、基板１００上に酸化物絶縁層１０１を形成する。
基板１００は、フュージョン法やフロート法で作製される無アルカリガラス基板、本作製
工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。ま
た、ステンレスなどの金属基板の表面に絶縁膜を設けた基板や、半導体基板の表面に絶縁
膜を設けた基板を適用しても良い。基板１００がマザーガラスの場合、基板の大きさは、
第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代
（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×
９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍ
ｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍ
ｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍ
ｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）
等を用いることができる。マザーガラスは、処理温度が高く、処理時間が長いと大幅に収
縮するため、マザーガラスを使用して大量生産を行う場合、作製工程の加熱処理は、６０
０℃以下、好ましくは４５０℃以下とすることが望ましい。
酸化物絶縁層１０１は、ＰＣＶＤ法またはスパッタリング法を用いて５０ｎｍ以上６００
ｎｍ以下の膜厚で、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シ
リコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層または
これらの積層を用いる。下地絶縁層として用いられる酸化物絶縁層１０１は、膜中（バル
ク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば酸化
シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。酸化物絶縁層１
０１の膜厚を厚くすることで、後に行われる加熱処理における酸化物絶縁層１０１の酸素
放出量を増加させることができると共に、その増加によって酸化物絶縁層１０１及び後に
形成される酸化物半導体膜との界面における欠陥を低減することが可能である。
また、アルカリ金属などの不純物を含むガラス基板を用いる場合、アルカリ金属の侵入防
止のため、酸化物絶縁層１０１と基板１００との間に窒化物絶縁層としてＰＣＶＤ法また
はスパッタリング法で得られる窒化シリコン膜、窒化アルミニウム膜などを形成してもよ
い。ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ま
しい。
次いで、酸化物絶縁層１０１上に膜厚１ｎｍ以上１０ｎｍ以下の第１の材料膜１１８を形
成する（図１（Ａ）参照）。
本実施の形態では、第１の材料膜１１８として分子線エピタキシー法（ＭＢＥ法）を用い
、ガリウムとプラズマにより生成した活性窒素を用いて六方晶構造の窒化ガリウム膜を得
る。また、六方晶構造の窒化ガリウム膜が得られるのであれば、ＭＢＥ法に限定されず、
トリメチルガリウムとアンモニアガスを原料として、窒素ガスなどをキャリアガスとして
有機金属気相エピタキシー法（ＭＯＣＶＤ法）を用いて六方晶構造の窒化ガリウム膜を形
成することもできる。この第１の材料膜１１８は、ａ−ｂ面において六角形の格子を有す
る結合を有し、ａ−ｂ面に概略平行な基板平面に概略垂直なｃ軸を有している六方晶構造
の窒化ガリウム結晶を有しており、種結晶となる。なお、種結晶は、ａ−ｂ面において六
角形の格子を有する結合を有する層をｃ軸方向に１原子層以上有する。
次いで、大気に触れることなく、この第１の材料膜１１８を種結晶として利用し、その上
に第２の材料膜、即ち六方晶構造の結晶を有する結晶性酸化物半導体膜１０８を形成する
（図１（Ｂ）参照）。第２の材料膜の膜厚は、第１の材料膜の膜厚より厚くし、例えば１
０ｎｍよりも厚い膜厚とする。
本実施の形態では、第２の材料膜を、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ
系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数
比］））を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧
力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及
び酸素の雰囲気下で形成し、膜厚２５ｎｍの結晶性酸化物半導体膜１０８を得る。
第２の材料膜の成膜において、スパッタリングガスは、希ガス（代表的にはアルゴン）、
酸素、希ガス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、
水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい
。なお、第２の材料膜を成膜する処理室の圧力を０．４Ｐａ以下とすることで、結晶性酸
化物半導体膜の表面及び膜中への、アルカリ金属、水素等の不純物の混入を低減すること
ができる。また、第２の材料膜を成膜する処理室のリークレートを１×１０−１０Ｐａ・
ｍ３／秒以下とすることで、スパッタリング法による成膜途中における結晶性酸化物半導
体膜への、アルカリ金属、水素、水、水酸基または水素化物等の不純物の混入を低減する
ことができる。また、排気系として吸着型の真空ポンプを用いることで、排気系からアル
カリ金属、水素、水、水酸基または水素化物等の不純物の逆流を低減することができる。
また、第２の材料膜を成膜するためのターゲットの純度を、９９．９９％以上とすること
で、結晶性酸化物半導体膜に混入するアルカリ金属、水素、水、水酸基または水素化物等
を低減することができる。また、当該ターゲットを用いることで、結晶性酸化物半導体膜
において、リチウムの濃度を５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−
３以下、ナトリウムの濃度を５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−
３以下、さらに好ましくは１×１０１５ｃｍ−３以下、カリウムの濃度を５×１０１５ｃ
ｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とすることができる。
アルカリ金属、及びアルカリ土類金属は結晶性酸化物半導体膜にとっては悪性の不純物で
あり、少ないほうがよい。特にアルカリ金属のうち、ナトリウムは結晶性酸化物半導体に
接する酸化物絶縁膜に拡散し、Ｎａ＋となる。また、結晶性酸化物半導体内において、金
属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣
化（例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす
。加えて、特性のばらつきの原因ともなる。このような問題は、特に結晶性酸化物半導体
膜中の水素の濃度が十分に低い場合において顕著となる。したがって、結晶性酸化物半導
体膜中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である
場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
また、第２の材料膜の成膜時において、基板を基板支持体に設けられるヒータによって２
５０℃以上基板の熱処理上限温度以下に加熱する。従って、成膜中に種結晶を核とし、被
成膜表面に堆積する原子が酸化されつつ結晶成長するため、結晶性酸化物半導体膜１０８
を作製することができる。
以上の条件により、結晶性酸化物半導体膜を形成することで、アルカリ金属の濃度が５×
１０１６ａｔｏｍｓ／ｃｍ３以下、水素の濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下と
した、不純物を極めて低減した結晶性酸化物半導体膜を形成することができる。結晶性酸
化物半導体膜の不純物を低減することで、種結晶及び結晶性酸化物半導体膜の結晶成長が
促進され、単結晶、または実質的に単結晶である結晶性酸化物半導体膜を形成することが
できる。この結晶性酸化物半導体膜１０８は、非晶質構造ではなく、結晶性構造、理想的
には単結晶構造であり、基板平面に概略垂直なｃ軸を有した結晶（Ｃ Ａｘｉｓ Ａｌｉ
ｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣともよぶ。）を含む酸化物を有する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、加熱処理を行う
。加熱処理の温度は、４００℃以上７５０℃以下とする。また、加熱処理の加熱時間は１
分以上２４時間以下とする。
また、酸化物絶縁層１０１の形成から加熱処理までの工程を大気に触れることなく連続的
に行うことが好ましい。例えば、図８に上面図を示す製造装置を用いればよい。図８に示
す製造装置は、枚葉式マルチチャンバー装置であり、３つの成膜装置１０ａ、１０ｂ、１
０ｃや、被処理基板を収容するカセットポート１４を３つ有する基板供給室１１や、ロー
ドロック室１２ａ、１２ｂや、搬送室１３や、基板加熱室１５などを有している。なお、
基板供給室１１及び搬送室１３には、被処理基板を搬送するための搬送ロボットがそれぞ
れ配置されている。成膜装置１０ａ、１０ｂ、１０ｃ、搬送室１３、及び基板加熱室１５
は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲
気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ま
しくは露点−５０℃以下の乾燥窒素雰囲気とする。図８の製造装置を用いた作製工程の手
順の一例は、まず、基板供給室１１から被処理基板を搬送し、ロードロック室１２ａと搬
送室１３を経て基板加熱室１５に移動させ、基板加熱室１５で被処理基板に付着している
水分を真空ベークなどで除去し、その後、搬送室１３を経て成膜装置１０ｃに被処理基板
を移動させ、成膜装置１０ｃ内で酸化物絶縁層１０１を成膜する。そして、大気に触れる
ことなく、搬送室１３を経て成膜装置１０ａに被処理基板を移動させ、成膜装置１０ａ内
で膜厚５ｎｍの第１の材料膜１１８を成膜する。そして、大気に触れることなく、搬送室
１３を経て成膜装置１０ｂに被処理基板を移動させ、成膜装置１０ｂ内で膜厚１０ｎｍよ
りも厚い結晶性酸化物半導体膜１０８を成膜する。そして、大気に触れることなく、搬送
室１３を経て基板加熱室１５に被処理基板を移動させ、加熱処理を行う。このように、図
８の製造装置を用いることによって大気に触れることなく、作製プロセスを進めることが
できる。
次いで、第１の材料膜１１８と結晶性酸化物半導体膜１０８からなる半導体積層を加工し
て島状の半導体積層を形成する。図では、第１の材料膜１１８と結晶性酸化物半導体膜１
０８は、材料が異なるため、界面を実線で示し、積層と説明しているが、後の熱処理など
により界面が不明瞭になることもある。また、第１の材料膜として、α−Ｇａ２Ｏ３、Ｉ
ｎ２Ｏ３を用いる場合には、結晶性酸化物半導体膜１０８と材料が一部同じであるため、
界面が不明瞭となることもある。
半導体積層の加工は、所望の形状のマスクを半導体積層上に形成した後、当該半導体積層
をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィ
などの方法を用いて形成することができる。または、インクジェット法などの方法を用い
てマスクを形成しても良い。
なお、半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。
もちろん、これらを組み合わせて用いてもよい。
次いで、半導体積層上に、ソース電極層およびドレイン電極層（これと同じ層で形成され
る配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層
１０４ａおよびドレイン電極層１０４ｂを形成する（図１（Ｃ）参照）。ソース電極層１
０４ａおよびドレイン電極層１０４ｂは、スパッタリング法等により、モリブデン、チタ
ン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料
又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる
。
次いで、半導体積層の一部と接し、且つ、ソース電極層１０４ａおよびドレイン電極層１
０４ｂを覆うゲート絶縁層１０２を形成する（図１（Ｄ）参照）。ゲート絶縁層１０２は
、プラズマＣＶＤ法又はスパッタリング法等を用いて形成した酸化物絶縁層であり、酸化
シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ガリウム、酸
化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、又はこれらの混合材料を
用いて単層で又は積層して形成する。ゲート絶縁層１０２の膜厚は、１０ｎｍ以上２００
ｎｍ以下である。
本実施の形態では、ゲート絶縁層１０２として、スパッタリング法を用いて１００ｎｍの
酸化シリコン膜を形成する。そして、ゲート絶縁層１０２の形成後に第２の加熱処理を行
う。第２の加熱処理の条件は、不活性雰囲気、酸素雰囲気、酸素と窒素の混合雰囲気下で
、２００℃以上４００℃以下とする。また、第２の加熱処理の加熱時間は１分以上２４時
間以下とする。第２の加熱処理によって、ゲート絶縁層１０２から半導体積層への酸素供
給が行われ、加熱処理温度が高いほど光を照射しながら−ＢＴ試験を行った時のしきい値
の変化量は抑制される。
次いで、ゲート絶縁層１０２上に導電膜を形成した後、フォトリソグラフィ工程によりゲ
ート電極層１１２を形成する。ゲート電極層１１２は、ゲート絶縁層１０２を介して半導
体積層の一部と重なる。ゲート電極層１１２を形成するための導電膜は、スパッタリング
法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジ
ム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は
積層して形成することができる。
次いで、ゲート電極層１１２およびゲート絶縁層１０２を覆う絶縁膜１１０ａ、絶縁膜１
１０ｂを形成する（図１（Ｅ）参照）。
絶縁膜１１０ａ及び絶縁膜１１０ｂは、酸化シリコン、窒化シリコン、酸化ガリウム、酸
化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化ア
ルミニウム、窒化酸化アルミニウム、酸化ハフニウム、又はこれらの混合材料を用いて単
層で又は積層して形成することができる。本実施の形態では、絶縁膜１１０ａとしてスパ
ッタリング法で得られる３００ｎｍの酸化シリコン膜を用い、窒素雰囲気下で２５０℃、
１時間の加熱処理を行う。その後、水分の侵入防止や、アルカリ金属の侵入防止のため、
絶縁膜１１０ｂとしてスパッタリング法で得られる窒化シリコン膜を形成する。ＬｉやＮ
ａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましく、半導体
積層中に２×１０１６ｃｍ−３以下、好ましくは、１×１０１５ｃｍ−３以下の濃度とす
る。なお、本実施の形態では絶縁膜１１０ａ、及び絶縁膜１１０ｂの２層構造とする例を
示したが、単層構造としてもよい。
以上の工程でトップゲート型のトランジスタ１２０が形成される。ａ−ｂ面において六角
形の格子を有する結合を有し、ａ−ｂ面に概略平行な基板平面に概略垂直なｃ軸を有する
六方晶構造の結晶を有する結晶性酸化物半導体膜をチャネル領域に有するトランジスタ１
２０は、光照射やＢＴ試験前後でのしきい値電圧の変化量が少ないため、安定した電気的
特性を有する。
（実施の形態２）
本実施の形態では、実施の形態１と一部異なる工程例を図２を用いて説明する。なお、図
２において、図１と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省
略する。
図２（Ｄ）は、トップゲート型のトランジスタ１３０の断面図であり、トランジスタ１３
０は、絶縁表面を有する基板１００上に、酸化物絶縁層１０１、ソース電極層１０４ａ、
ドレイン電極層１０４ｂ、チャネル形成領域を含む半導体積層、ゲート絶縁層１０２、ゲ
ート電極層１１２、絶縁膜１１０ａを含む。ソース電極層１０４ａ、及びドレイン電極層
１０４ｂを覆って半導体積層が設けられる。該半導体積層の一部上にゲート絶縁層１０２
を介してゲート電極層１１２が設けられる。
また、絶縁膜１１０ａを覆い、絶縁膜１１０ｂが設けられている。
以下、図２（Ａ）乃至図２（Ｄ）を用い、基板上にトランジスタ１３０を作製する工程を
説明する。
まず、基板１００上に酸化物絶縁層１０１を形成する。
次いで、酸化物絶縁層１０１上にソース電極層およびドレイン電極層（これと同じ層で形
成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ソース
電極層１０４ａおよびドレイン電極層１０４ｂを形成する。
次いで、ソース電極層１０４ａおよびドレイン電極層１０４ｂ上に膜厚１ｎｍ以上１０ｎ
ｍ以下の第１の材料膜１１８を形成する（図２（Ａ）参照）。
次いで、第１の材料膜１１８上に１０ｎｍよりも厚い結晶性酸化物半導体膜１０８を形成
する（図２（Ｂ）参照）。
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、加熱処理を行う。加熱処理
の温度は、４００℃以上７５０℃以下とする。
次いで、必要であれば、第１の材料膜１１８と結晶性酸化物半導体膜１０８からなる半導
体積層を加工して島状の半導体積層を形成する。
次いで、半導体積層上に、ゲート絶縁層１０２を形成する（図２（Ｃ）参照）。
次いで、ゲート絶縁層１０２上に導電膜を形成した後、フォトリソグラフィ工程によりゲ
ート電極層１１２を形成する。ゲート電極層１１２は、ゲート絶縁層１０２を介して半導
体積層の一部と重なる。
次いで、ゲート電極層１１２およびゲート絶縁層１０２を覆う絶縁膜１１０ａ、絶縁膜１
１０ｂを形成する（図２（Ｄ）参照）。
以上の工程でトップゲート型のトランジスタ１３０が形成される。
図２（Ｄ）に示すトランジスタ１３０においても、ａ−ｂ面において六角形の格子を有す
る結合を有し、ａ−ｂ面に概略平行な基板平面に概略垂直なｃ軸を有する六方晶構造の結
晶を有する結晶性酸化物半導体膜をチャネル領域に有するので、トランジスタ１３０は、
光照射やＢＴ試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有
する。
本実施の形態は実施の形態１と自由に組み合わせができる。
（実施の形態３）
本実施の形態では、実施の形態１と一部異なる工程例を図３を用いて説明する。なお、図
３において、図１と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省
略する。
図３（Ｆ）は、ボトムゲート型のトランジスタ１４０の断面図であり、トランジスタ１４
０は、絶縁表面を有する基板１００上に、酸化物絶縁層１０１、ゲート電極層１１２、ゲ
ート絶縁層１０２、ソース電極層１０４ａ、ドレイン電極層１０４ｂ、チャネル形成領域
を含む半導体積層、絶縁膜１１０ａを含む。ソース電極層１０４ａ、及びドレイン電極層
１０４ｂを覆って半導体積層が設けられる。半導体積層において、ゲート絶縁層１０２を
介してゲート電極層１１２と重なる領域の一部がチャネル形成領域として機能する。
また、絶縁膜１１０ａを覆い、絶縁膜１１０ｂが設けられている。
以下、図３（Ａ）乃至図３（Ｆ）を用い、基板上にトランジスタ１４０を作製する工程を
説明する。
まず、基板１００上に酸化物絶縁層１０１を形成する。
次いで、酸化物絶縁層１０１上に導電膜を形成した後、フォトリソグラフィ工程によりゲ
ート電極層１１２を形成する。
次いで、ゲート電極層１１２上に、ゲート絶縁層１０２を形成する（図３（Ａ）参照）。
次いで、ゲート絶縁層１０２上にソース電極層およびドレイン電極層（これと同じ層で形
成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ソース
電極層１０４ａおよびドレイン電極層１０４ｂを形成する（図３（Ｂ）参照）。
次いで、ソース電極層１０４ａおよびドレイン電極層１０４ｂ上に膜厚１ｎｍ以上１０ｎ
ｍ以下の第１の材料膜１１８を形成する（図３（Ｃ）参照）。
次いで、第１の材料膜１１８上に１０ｎｍよりも厚い結晶性酸化物半導体膜１０８を形成
する（図３（Ｄ）参照）。
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、加熱処理を行う。加熱処理
の温度は、４００℃以上７５０℃以下とする。また、加熱処理の加熱時間は１分以上２４
時間以下とする。
次いで、第１の材料膜１１８と結晶性酸化物半導体膜１０８からなる半導体積層を加工し
て島状の半導体積層を形成する（図３（Ｅ）参照）。
半導体積層の加工は、所望の形状のマスクを半導体積層上に形成した後、当該半導体積層
をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィ
などの方法を用いて形成することができる。または、インクジェット法などの方法を用い
てマスクを形成しても良い。
なお、半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。
もちろん、これらを組み合わせて用いてもよい。
次いで、半導体積層、ソース電極層１０４ａ、及びドレイン電極層１０４ｂを覆う絶縁膜
１１０ａ、絶縁膜１１０ｂを形成する（図３（Ｆ）参照）。
以上の工程でボトムゲート型のトランジスタ１４０が形成される。
図３（Ｆ）に示すトランジスタ１４０においても、ａ−ｂ面において六角形の格子を有す
る結合を有し、ａ−ｂ面に概略平行な基板平面に概略垂直なｃ軸を有する六方晶構造の結
晶を有する結晶性酸化物半導体膜をチャネル領域に有するので、トランジスタ１４０は、
光照射やＢＴ試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有
する。
本実施の形態は実施の形態１と自由に組み合わせができる。
（実施の形態４）
本実施の形態では、実施の形態３と一部異なる工程例を図４を用いて説明する。なお、図
４において、図３と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省
略する。
図４（Ｅ）は、ボトムゲート型のトランジスタ１５０の断面図であり、トランジスタ１５
０は、絶縁表面を有する基板１００上に、酸化物絶縁層１０１、ゲート電極層１１２、ゲ
ート絶縁層１０２、チャネル形成領域を含む半導体積層、ソース電極層１０４ａ、ドレイ
ン電極層１０４ｂ、絶縁膜１１０ａを含む。半導体積層を覆ってソース電極層１０４ａ、
及びドレイン電極層１０４ｂが設けられる。半導体積層において、ゲート絶縁層１０２を
介してゲート電極層１１２と重なる領域の一部がチャネル形成領域として機能する。
また、絶縁膜１１０ａを覆い、絶縁膜１１０ｂが設けられている。
以下、図４（Ａ）乃至図４（Ｅ）を用い、基板上にトランジスタ１５０を作製する工程を
説明する。
まず、基板１００上に酸化物絶縁層１０１を形成する。
次いで、酸化物絶縁層１０１上に導電膜を形成した後、フォトリソグラフィ工程によりゲ
ート電極層１１２を形成する。
次いで、ゲート電極層１１２上に、ゲート絶縁層１０２を形成する（図４（Ａ）参照）。
次いで、ゲート絶縁層１０２上に膜厚１ｎｍ以上１０ｎｍ以下の第１の材料膜１１８を形
成する（図４（Ｂ）参照）。
次いで、第１の材料膜１１８上に１０ｎｍよりも厚い結晶性酸化物半導体膜１０８を形成
する（図４（Ｃ）参照）。
次いで、第１の材料膜１１８と結晶性酸化物半導体膜１０８からなる半導体積層を加工し
て島状の半導体積層を形成する（図４（Ｄ）参照）。
半導体積層の加工は、所望の形状のマスクを半導体積層上に形成した後、当該半導体積層
をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィ
などの方法を用いて形成することができる。または、インクジェット法などの方法を用い
てマスクを形成しても良い。
なお、半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。
もちろん、これらを組み合わせて用いてもよい。
次いで、半導体積層上にソース電極層およびドレイン電極層（これと同じ層で形成される
配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層１
０４ａおよびドレイン電極層１０４ｂを形成する。
次いで、半導体積層、ソース電極層１０４ａ、及びドレイン電極層１０４ｂを覆う絶縁膜
１１０ａ、絶縁膜１１０ｂを形成する（図４（Ｅ）参照）。絶縁膜１１０ａは、酸化物絶
縁材料を用い、成膜後に加熱処理を行うことが好ましい。加熱処理によって、絶縁膜１１
０ａから半導体積層への酸素供給が行われる。加熱処理の条件は、不活性雰囲気、酸素雰
囲気、酸素と窒素の混合雰囲気下で、２００℃以上４００℃以下とする。また、この加熱
処理の加熱時間は１分以上２４時間以下とする。
以上の工程でボトムゲート型のトランジスタ１５０が形成される。
図４（Ｅ）に示すトランジスタ１５０においても、ａ−ｂ面において六角形の格子を有す
る結合を有し、ａ−ｂ面に概略平行な基板平面に概略垂直なｃ軸を有する六方晶構造の結
晶を有する結晶性酸化物半導体膜をチャネル領域に有するので、トランジスタ１５０は、
光照射やＢＴ試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有
する。
本実施の形態は実施の形態１と自由に組み合わせができる。
（実施の形態５）
本実施の形態では、実施の形態１と一部異なる構造例を図５を用いて説明する。なお、図
５において、図１と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省
略する。
実施の形態１では、第１の材料膜として窒化ガリウム膜を用いる例を示したが、本実施の
形態では、六方晶の結晶構造を有する他の材料を用いる例を以下に示す。
窒化ガリウム膜と同じウルツ鉱型結晶構造である窒化アルミニウム膜を用いる場合、窒化
アルミニウム膜は絶縁材料であるため、半導体層として機能するのではなく下地絶縁層の
一部として機能することとなる。
また、コランダム型結晶構造であるα−Ａｌ２Ｏ３膜を用いることもできる。α−Ａｌ２
Ｏ３膜は化学蒸着法を用いて形成することができる。α−Ａｌ２Ｏ３膜を用いる場合もα
−Ａｌ２Ｏ３膜は絶縁材料であるため、半導体層として機能するのではなく、下地絶縁層
の一部として機能する。
図５（Ｃ）は、上面図である図５（Ｄ）の鎖線Ｃ１−Ｃ２で切断した断面図であり、トッ
プゲート型のトランジスタ１６０の断面構造を示している。トランジスタ１６０は、絶縁
表面を有する基板１００上に、酸化物絶縁層１０１、第１の材料膜１１８、チャネル形成
領域を含む結晶性酸化物半導体膜１０８、ｎ＋層１１３ａ、１１３ｂ、ソース電極層１０
４ａ、ドレイン電極層１０４ｂ、ゲート絶縁層１０２、ゲート電極層１１２、絶縁層１１
４、絶縁膜１１０ａを含む。結晶性酸化物半導体膜１０８の端部及びｎ＋層１１３ａ、１
１３ｂの端部を覆ってソース電極層１０４ａ、及びドレイン電極層１０４ｂが設けられ、
ソース電極層１０４ａ、及びドレイン電極層１０４ｂを覆うゲート絶縁層１０２は、結晶
性酸化物半導体膜１０８の一部に接する。該結晶性酸化物半導体膜１０８の一部上にゲー
ト絶縁層１０２を介してゲート電極層１１２が設けられる。
また、ゲート電極層１１２とソース電極層１０４ａとの間に形成される寄生容量、及びゲ
ート電極層１１２とドレイン電極層１０４ｂとの間に形成される寄生容量を低減するため
、ゲート絶縁層１０２上にソース電極層１０４ａ及びドレイン電極層１０４ｂと重なる絶
縁層１１４が形成されている。また、ゲート電極層１１２及び、絶縁層１１４は絶縁膜１
１０ａで覆われ、絶縁膜１１０ａを覆う絶縁膜１１０ｂが設けられている。
以下、図５（Ａ）及び図５（Ｃ）を用い、基板上にトランジスタ１６０を作製する工程を
説明する。
まず、基板１００上に酸化物絶縁層１０１を形成する。酸化物絶縁層１０１は、酸化シリ
コン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニ
ウム膜、または窒化酸化シリコン膜で形成する。
次いで、酸化物絶縁層１０１上に膜厚１ｎｍ以上１０ｎｍ以下の第１の材料膜１１８を形
成する（図５（Ａ）参照）。
本実施の形態では、基板として石英基板を用い、第１の材料膜１１８として昇華法を用い
て形成される窒化アルミニウム膜を用いる。
次いで、第１の材料膜１１８上に１０ｎｍよりも厚い結晶性酸化物半導体膜１０８を形成
する（図５（Ｂ）参照）。
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用
ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］））を用いて
、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直
流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素の雰囲気下
で膜厚２５ｎｍの結晶性酸化物半導体膜を成膜する。
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、加熱処理を行う。加熱処理
の温度は、４００℃以上６５０℃以下とする。また、加熱処理の加熱時間は１分以上２４
時間以下とする。
次いで、Ｉｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｏ系の材料、Ｉｎ−Ｏ系の材料、Ｓｎ−
Ｏ系の材料を用い、ｎ＋層として機能する膜を１ｎｍ以上１０ｎｍ以下の膜厚で形成する
。また、ｎ＋層として上記の材料にＳｉＯ２を含ませてもよい。本実施の形態では、Ｓｉ
Ｏ２を含むＩｎ−Ｓｎ−Ｏ膜を膜厚５ｎｍ成膜する。
次いで、第１の材料膜１１８と結晶性酸化物半導体膜１０８と、ｎ＋層として機能する膜
を加工する。
次いで、ｎ＋層として機能する膜上に、ソース電極層およびドレイン電極層（これと同じ
層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、
ソース電極層１０４ａおよびドレイン電極層１０４ｂを形成する。そして、導電膜の加工
時、またはその後にエッチングを行って、ｎ＋層として機能する膜を選択的にエッチング
して、結晶性酸化物半導体膜１０８の一部を露出させる。なお、ｎ＋層として機能する膜
を選択的にエッチングすることにより、ソース電極層１０４ａと重なるｎ＋層１１３ａと
、ドレイン電極層１０４ｂと重なるｎ＋層１１３ｂとが形成される。ｎ＋層１１３ａ、１
１３ｂの端部はテーパー形状とすることが好ましい。
ソース電極層１０４ａおよびドレイン電極層１０４ｂは、スパッタリング法等により、モ
リブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウ
ム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成す
ることができる。
結晶性酸化物半導体膜１０８とソース電極層１０４ａ（或いはドレイン電極層１０４ｂ）
との間にｎ＋層１１３ａ、１１３ｂを形成することによって、結晶性酸化物半導体膜１０
８とソース電極層１０４ａとの接触抵抗、及び結晶性酸化物半導体膜１０８とドレイン電
極層１０４ｂとの接触抵抗よりも低減された接触抵抗を実現することができる。また、ｎ
＋層１１３ａ、１１３ｂを形成することによって、寄生抵抗を低減することができ、さら
にはＢＴ試験においてマイナスゲート・ストレスを印加する前後のオン電流の変化量（Ｉ
ｏｎ劣化）を抑えることができる。
次いで、露出させた結晶性酸化物半導体膜１０８の一部と接し、かつ、ソース電極層１０
４ａおよびドレイン電極層１０４ｂを覆うゲート絶縁層１０２を形成する。ゲート絶縁層
１０２は酸化物絶縁材料を用い、成膜後に加熱処理を行うことが好ましい。この加熱処理
によって、ゲート絶縁層１０２から結晶性酸化物半導体膜１０８への酸素供給が行われる
。この加熱処理の条件は、不活性雰囲気、酸素雰囲気、酸素と窒素の混合雰囲気下で、２
００℃以上４００℃以下とする。また、この加熱処理の加熱時間は１分以上２４時間以下
とする。
次いで、ゲート絶縁層１０２上に絶縁膜を形成した後、ゲート絶縁層１０２が結晶性酸化
物半導体膜１０８と接している領域と重なる絶縁膜を選択的に除去して、ゲート絶縁層１
０２の一部を露出させる。
絶縁膜１１４は、後に形成されるゲート電極層１１２とソース電極層１０４ａとの間に形
成される寄生容量、またはゲート電極層１１２とドレイン電極層１０４ｂとの間に形成さ
れる寄生容量を低減する役割を果たしている。なお、絶縁膜１１４は、例えば、酸化シリ
コン、窒化シリコン、酸化アルミニウム、酸化ガリウム、これらの混合材料などを用いて
形成することができる。
次いで、ゲート絶縁層１０２上に導電膜を形成した後、フォトリソグラフィ工程によりゲ
ート電極層１１２を形成する。ゲート電極層１１２は、スパッタリング法等により、モリ
ブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム
等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成する
ことができる。
次いで、ゲート電極層１１２および絶縁膜１１４を覆う絶縁膜１１０ａ、絶縁膜１１０ｂ
を形成する（図５（Ｃ）参照）。
絶縁膜１１０ａ及び絶縁膜１１０ｂは、酸化シリコン、窒化シリコン、酸化ガリウム、酸
化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化ア
ルミニウム、窒化酸化アルミニウム、酸化ハフニウム、又はこれらの混合材料を用いて単
層で又は積層して形成することができる。
以上の工程でトップゲート型のトランジスタ１６０が形成される。
図５（Ｃ）に示すトランジスタ１６０においても、ａ−ｂ面において六角形の格子を有す
る結合を有し、ａ−ｂ面に概略平行な基板平面に概略垂直なｃ軸を有する六方晶構造の結
晶を有する結晶性酸化物半導体膜をチャネル領域に有するのでトランジスタ１６０は、光
照射やＢＴ試験前後でのしきい値電圧の変化量が少ないため、安定した電気的特性を有す
る。
本実施の形態は、実施の形態１乃至４のいずれか一と自由に組み合わせることができる。
また、実施の形態３、または実施の形態４に組み合わせる場合、第１の材料膜として窒化
アルミニウム膜や、α−Ａｌ２Ｏ３膜を用いる場合、第１の材料膜は半導体層として機能
するのではなく、ゲート絶縁層の一部として機能する。
（実施の形態６）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトラン
ジスタを作製する例について以下に説明する。
画素部に配置するトランジスタは、実施の形態１乃至５のいずれか一に従って形成する。
また、実施の形態１乃至５に示すトランジスタはｎチャネル型ＴＦＴであるため、駆動回
路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部のトラン
ジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図９（Ａ）に示す。表示装置の基
板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動
回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が
信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５
３０２、及び走査線駆動回路５３０３から延伸して配置されている。なお走査線と信号線
との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また
、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉ
ｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接
続されている。
図９（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号
線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、
外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また
、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接
続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減ら
すことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
また、画素部の回路構成の一例を図９（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの
画素構造を示す。
この画素構造は、一つの画素に複数の画素電極層が有り、それぞれの画素電極層にトラン
ジスタが接続されている。各ＴＦＴは、異なるゲート信号で駆動されるように構成されて
いる。すなわち、マルチドメイン設計された画素において、個々の画素電極層に印加する
信号を、独立して制御する構成を有している。
トランジスタ６２８のゲート配線６０２と、トランジスタ６２９のゲート配線６０３には
、異なるゲート信号を与えることができるように分離されている。一方、データ線として
機能するソース電極層又はドレイン電極層６１６は、トランジスタ６２８とトランジスタ
６２９で共通に用いられている。トランジスタ６２８とトランジスタ６２９は実施の形態
１乃至５のいずれか一のトランジスタを適宜用いることができる。
トランジスタ６２８またはトランジスタ６２９と電気的に接続する第１の画素電極層と第
２の画素電極層の形状は異なっており、スリットによって分離されている。Ｖ字型に広が
る第１の画素電極層の外側を囲むように第２の画素電極層が形成されている。第１の画素
電極層と第２の画素電極層に印加する電圧のタイミングを、トランジスタ６２８及びトラ
ンジスタ６２９により異ならせることで、液晶の配向を制御している。トランジスタ６２
８はゲート配線６０２と接続し、トランジスタ６２９はゲート配線６０３と接続している
。ゲート配線６０２とゲート配線６０３は異なるゲート信号を与えることで、トランジス
タ６２８とトランジスタ６２９の動作タイミングを異ならせることができる。
また、容量配線６９０と、誘電体として機能するゲート絶縁層と、第１の画素電極層また
は第２の画素電極層と電気的に接続する容量電極とで保持容量を形成する。
第１の画素電極層と液晶層と対向電極層が重なり合うことで、第１の液晶素子６５１が形
成されている。また、第２の画素電極層と液晶層と対向電極層が重なり合うことで、第２
の液晶素子６５２が形成されている。また、一画素に第１の液晶素子６５１と第２の液晶
素子６５２が設けられたマルチドメイン構造である。
なお、図９（Ｂ）に示す画素構成は、これに限定されない。例えば、図９（Ｂ）に示す画
素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを
追加してもよい。
また、画素部の回路構成の他の一例を図９（Ｃ）に示す。ここでは、有機ＥＬ素子を用い
た表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
図９（Ｃ）は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例
を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素
に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１は、ゲート電極層が走査線６４０６に接続され、第１電極（ソース電極層及びドレイ
ン電極層の一方）が信号線６４０５に接続され、第２電極（ソース電極層及びドレイン電
極層の他方）が駆動用トランジスタ６４０２のゲート電極層に接続されている。駆動用ト
ランジスタ６４０２は、ゲート電極層が容量素子６４０３を介して電源線６４０７に接続
され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（
画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当す
る。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル形成
領域とゲート電極層との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲート電極層
には、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となる
ようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作さ
せる。駆動用トランジスタ６４０２を線形領域で動作させるため、電源線６４０７の電圧
よりも高い電圧を駆動用トランジスタ６４０２のゲート電極層にかける。なお、信号線６
４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける
。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図９（Ｃ）と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲート電極層に発光素子６
４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素
子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順
方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するよう
なビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用ト
ランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トラ
ンジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発
光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる
。
なお、図９（Ｃ）に示す画素構成は、これに限定されない。例えば、図９（Ｃ）に示す画
素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追
加してもよい。
（実施の形態７）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう
）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機など
が挙げられる。上記実施の形態で説明した表示装置を具備する電子機器の例について説明
する。
図１０（Ａ）は、携帯型の情報端末であり、本体３００１、筐体３００２、表示部３００
３ａ、３００３ｂなどによって構成されている。表示部３００３ｂはタッチパネルとなっ
ており、表示部３００３ｂに表示されるキーボードボタン３００４を触れることで画面操
作や、文字入力を行うことができる。勿論、表示部３００３ａをタッチパネルとして構成
してもよい。実施の形態１で示したトランジスタをスイッチング素子として液晶パネルや
有機発光パネルを作製して表示部３００３ａ、３００３ｂに適用することにより、信頼性
の高い携帯型の情報端末とすることができる。
図１０（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレ
ンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編
集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有す
ることができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端
子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１０（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としても
よい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロード
する構成とすることも可能である。
図１０（Ｂ）は、携帯音楽プレイヤーであり、本体３０２１には表示部３０２３と、耳に
装着するための固定部３０２２と、スピーカ、操作ボタン３０２４、外部メモリスロット
３０２５等が設けられている。実施の形態１で示したトランジスタをスイッチング素子と
して液晶パネルや有機発光パネルを作製して表示部３０２３に適用することにより、より
信頼性の高い携帯音楽プレイヤーとすることができる。
さらに、図１０（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持
たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリ
ーでの会話も可能である。
図１０（Ｃ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成さ
れている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォ
ン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子
２８０８などを備えている。また、筐体２８００には、携帯型情報端末の充電を行う太陽
電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐
体２８０１内部に内蔵されている。実施の形態１で示したトランジスタを表示パネル２８
０２に適用することにより、信頼性の高い携帯電話とすることができる。
また、表示パネル２８０２はタッチパネルを備えており、図１０（Ｃ）には映像表示され
ている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力
される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
例えば、昇圧回路などの電源回路に用いられるパワートランジスタも実施の形態１に示し
たトランジスタ１２０の結晶性酸化物半導体膜１０８の膜厚を２μｍ以上５０μｍ以下と
することで形成することができる。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル
２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能であ
る。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、
録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図
１０（Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に適
した小型化が可能である。
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部
メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応でき
る。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
図１０（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド９６０５により筐体
９６０１を支持した構成を示している。実施の形態１で示したトランジスタを表示部９６
０３に適用することにより、信頼性の高いテレビジョン装置９６００とすることができる
。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から
出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置９６００は、外部接続端子９６０４や、記憶媒体再生録画部９６
０２、外部メモリスロットを備えている。外部接続端子９６０４は、ＵＳＢケーブルなど
の各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能で
ある。記憶媒体再生録画部９６０２では、ディスク状の記録媒体を挿入し、記録媒体に記
憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリ
スロットに差し込まれた外部メモリ９６０６にデータ保存されている画像や映像などを表
示部９６０３に映し出すことも可能である。
１０ａ 成膜装置
１０ｂ 成膜装置
１０ｃ 成膜装置
１１ 基板供給室
１２ａ ロードロック室
１２ｂ ロードロック室
１３ 搬送室
１４ カセットポート
１５ 基板加熱室
１００ 基板
１０１ 酸化物絶縁層
１０２ ゲート絶縁層
１０３ 第２のゲート絶縁層
１０４ａ ソース電極層
１０４ｂ ドレイン電極層
１０８ 結晶性酸化物半導体膜
１１０ａ 絶縁膜
１１０ｂ 絶縁膜
１１３ａ ｎ＋層
１１３ｂ ｎ＋層
１１２ ゲート電極層
１１４ 絶縁膜
１１８ 第１の材料膜
１２０ トランジスタ
１３０ トランジスタ
１４０ トランジスタ
１５０ トランジスタ
１６０ トランジスタ

Claims (1)

  1. ガラス基板上又はプラスチック基板上の第１の材料膜と、
    前記第１の材料膜上に接する領域を有する、第２の材料膜と、
    前記第２の材料膜上の、絶縁層と、
    前記絶縁層上の、ゲート電極層と、を有し、
    前記第２の材料膜は、前記第１の材料膜よりも厚い膜厚を有し、
    前記第１の材料膜は、α―Ａｌ２Ｏ３、Ｔｉ２Ｏ３、Ｖ２Ｏ３、Ｃｒ２Ｏ３、又はα−Ｆｅ２Ｏ３を有し、
    前記第２の材料膜は、酸化物半導体膜を有し、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ及びＺｎを有し、
    前記酸化物半導体膜は、結晶性を有することを特徴とする半導体装置。
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8890555B2 (en) * 2010-04-28 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Method for measuring transistor
US9012905B2 (en) * 2011-04-08 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor comprising oxide semiconductor and method for manufacturing the same
US8932913B2 (en) 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8878288B2 (en) 2011-04-22 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8916868B2 (en) 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8847233B2 (en) 2011-05-12 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film
KR102492593B1 (ko) 2011-06-08 2023-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타겟, 스퍼터링 타겟의 제조 방법 및 박막의 형성 방법
US9735280B2 (en) 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film
JP6087672B2 (ja) * 2012-03-16 2017-03-01 株式会社半導体エネルギー研究所 半導体装置
JP6059566B2 (ja) * 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8860022B2 (en) 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
WO2013168624A1 (en) 2012-05-10 2013-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20210109658A (ko) 2012-05-10 2021-09-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스
DE102013022449B3 (de) * 2012-05-11 2019-11-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
US8995607B2 (en) 2012-05-31 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
JP2014027263A (ja) 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9885108B2 (en) 2012-08-07 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Method for forming sputtering target
JP6211843B2 (ja) * 2012-08-10 2017-10-11 株式会社半導体エネルギー研究所 半導体装置
KR20140031671A (ko) 2012-09-05 2014-03-13 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
JP5343224B1 (ja) * 2012-09-28 2013-11-13 Ｒｏｃａ株式会社 半導体装置および結晶
TWI613813B (zh) 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
CN104904018B (zh) * 2012-12-28 2019-04-09 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
TWI611566B (zh) 2013-02-25 2018-01-11 半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP6141777B2 (ja) 2013-02-28 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI664731B (zh) * 2013-05-20 2019-07-01 半導體能源研究所股份有限公司 半導體裝置
JP5397795B1 (ja) * 2013-06-21 2014-01-22 Ｒｏｃａ株式会社 半導体装置及びその製造方法、結晶及びその製造方法
WO2015005202A1 (ja) * 2013-07-09 2015-01-15 株式会社Flosfia 半導体装置及びその製造方法、並びに結晶及びその製造方法
JP6406926B2 (ja) 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
JP2015079946A (ja) * 2013-09-13 2015-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102084177B1 (ko) * 2013-11-07 2020-03-04 삼성디스플레이 주식회사 박막 트랜지스터 기판, 그것을 포함하는 표시 장치, 및 그것의 제조 방법
KR102263827B1 (ko) * 2014-03-21 2021-06-14 삼성디스플레이 주식회사 산화물 반도체 증착장치 및 이를 이용한 산화물 반도체의 제조 방법
US10109707B2 (en) * 2014-03-31 2018-10-23 Flosfia Inc. Crystalline multilayer oxide thin films structure in semiconductor device
US9379190B2 (en) * 2014-05-08 2016-06-28 Flosfia, Inc. Crystalline multilayer structure and semiconductor device
US9590050B2 (en) * 2014-05-08 2017-03-07 Flosfia, Inc. Crystalline multilayer structure and semiconductor device
CN103956325B (zh) * 2014-05-19 2016-06-01 青岛大学 一种多层复合氧化物高k介质薄膜晶体管的制备方法
KR20150146409A (ko) 2014-06-20 2015-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기
JP6945119B2 (ja) * 2014-11-26 2021-10-06 株式会社Flosfia 結晶性積層構造体およびその製造方法
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
TWI542715B (zh) * 2015-09-21 2016-07-21 友達光電股份有限公司 一種結晶氧化銦鎵鋅半導體層及薄膜電晶體的製造方法
US10438841B2 (en) 2015-10-13 2019-10-08 Amorphyx, Inc. Amorphous metal thin film nonlinear resistor
CN105826250B (zh) * 2016-05-17 2018-11-30 京东方科技集团股份有限公司 薄膜晶体管、阵列基板、显示装置及薄膜晶体管制作方法
JP6981289B2 (ja) * 2017-06-16 2021-12-15 富士通株式会社 化合物半導体装置及びその製造方法、並びに受信機
US11031167B2 (en) * 2017-11-21 2021-06-08 University Of New Hampshire Giant perpendicular magnetic anisotropy in Fe/GaN thin films for data storage and memory devices
CN111919302A (zh) * 2018-03-30 2020-11-10 非结晶公司 非晶金属薄膜晶体管
TW202006945A (zh) * 2018-07-12 2020-02-01 日商Ｆｌｏｓｆｉａ股份有限公司 半導體裝置和半導體系統
JP7404594B2 (ja) * 2018-07-12 2023-12-26 株式会社Flosfia 半導体装置および半導体装置を含む半導体システム
EP3960914A4 (en) * 2019-04-24 2022-12-28 NGK Insulators, Ltd. SEMICONDUCTOR FILM
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
JP2022051290A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置
CN113053730B (zh) * 2021-03-05 2024-05-03 中国科学院苏州纳米技术与纳米仿生研究所 多孔氧化镓外延层及其制备方法
CN113555462B (zh) * 2021-07-05 2023-01-17 浙江芯科半导体有限公司 一种双结型Ga2O3器件及其制备方法
CN116417520B (zh) * 2023-06-01 2023-10-17 湖北九峰山实验室 一种氧化镓场效应晶体管及其制备方法

Family Cites Families (178)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3079509B2 (ja) * 1992-03-11 2000-08-21 日立建機株式会社 薄膜積層結晶体およびその製造方法
US5626715A (en) * 1993-02-05 1997-05-06 Lsi Logic Corporation Methods of polishing semiconductor substrates
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
TW541723B (en) 2001-04-27 2003-07-11 Shinetsu Handotai Kk Method for manufacturing light-emitting element
JP4232363B2 (ja) * 2001-08-30 2009-03-04 信越半導体株式会社 ＺｎＯ系半導体発光素子
JP4647131B2 (ja) * 2001-05-08 2011-03-09 独立行政法人科学技術振興機構 薄膜結晶の形成方法
JP3694737B2 (ja) * 2001-07-27 2005-09-14 独立行政法人物質・材料研究機構 酸化亜鉛基ホモロガス化合物薄膜の製造法
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4298194B2 (ja) * 2001-11-05 2009-07-15 独立行政法人科学技術振興機構 自然超格子ホモロガス単結晶薄膜の製造方法。
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003298062A (ja) 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN100568457C (zh) 2003-10-02 2009-12-09 株式会社半导体能源研究所 半导体装置的制造方法
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7250627B2 (en) * 2004-03-12 2007-07-31 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US8314420B2 (en) * 2004-03-12 2012-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device with multiple component oxide channel
JP4476691B2 (ja) * 2004-05-13 2010-06-09 日本軽金属株式会社 酸化ガリウム単結晶複合体及びその製造方法並びに酸化ガリウム単結晶複合体を用いた窒化物半導体膜の製造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
CA2585071A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) * 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006103853A1 (ja) 2005-03-25 2006-10-05 Japan Science And Technology Agency 二酸化チタンを活性層として用いる半導体装置およびその製造方法
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) * 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
JP5177954B2 (ja) 2006-01-30 2013-04-10 キヤノン株式会社 電界効果型トランジスタ
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
JP5196813B2 (ja) * 2006-03-20 2013-05-15 キヤノン株式会社 アモルファス酸化物膜をゲート絶縁層に用いた電界効果型トランジスタ
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR101206033B1 (ko) * 2006-04-18 2012-11-28 삼성전자주식회사 ＺｎＯ 반도체 박막의 제조방법 및 이를 이용한박막트랜지스터 및 그 제조방법
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US20070287221A1 (en) 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008108985A (ja) 2006-10-26 2008-05-08 Kochi Prefecture Sangyo Shinko Center 半導体素子の製法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR101410926B1 (ko) * 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5245287B2 (ja) 2007-05-18 2013-07-24 ソニー株式会社 半導体装置の製造方法、薄膜トランジスタ基板の製造方法および表示装置の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8330887B2 (en) * 2007-07-27 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR101412761B1 (ko) 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5669359B2 (ja) * 2008-03-01 2015-02-12 住友化学株式会社 半導体基板、半導体基板の製造方法および電子デバイス
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR101441542B1 (ko) * 2008-03-26 2014-09-18 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이를 포함하는 표시 장치 및 박막트랜지스터 기판의 제조 방법
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US20090278125A1 (en) * 2008-04-17 2009-11-12 Xiangfeng Duan Crystalline semiconductor films, growth of such films and devices including such films
JP5436017B2 (ja) * 2008-04-25 2014-03-05 株式会社半導体エネルギー研究所 半導体装置
US7893468B2 (en) * 2008-05-30 2011-02-22 International Business Machines Corporation Optical sensor including stacked photodiodes
KR100963026B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI711182B (zh) * 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
JP2010040552A (ja) * 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP5608347B2 (ja) * 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101999970B1 (ko) * 2008-09-19 2019-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5258475B2 (ja) 2008-09-22 2013-08-07 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP5552753B2 (ja) * 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2180518B1 (en) * 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101547325B1 (ko) * 2008-10-27 2015-08-26 삼성전자주식회사 트랜지스터 및 이를 포함하는 반도체 소자
TWI567829B (zh) 2008-10-31 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR20110084523A (ko) * 2008-11-07 2011-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI487104B (zh) * 2008-11-07 2015-06-01 Semiconductor Energy Lab 半導體裝置和其製造方法
TWI475616B (zh) * 2008-12-26 2015-03-01 Semiconductor Energy Lab 半導體裝置及其製造方法
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP2010182819A (ja) * 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
US8704216B2 (en) * 2009-02-27 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR101945171B1 (ko) 2009-12-08 2019-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011074409A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011074506A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101603768B1 (ko) * 2009-12-22 2016-03-15 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 평판표시장치
WO2011077966A1 (en) * 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
WO2011081009A1 (en) 2009-12-28 2011-07-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101074813B1 (ko) * 2010-01-07 2011-10-19 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
CN102834922B (zh) 2010-04-02 2016-04-13 株式会社半导体能源研究所 半导体装置
US9147768B2 (en) 2010-04-02 2015-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor and a metal oxide film
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US8884282B2 (en) 2010-04-02 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9196739B2 (en) 2010-04-02 2015-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor film and metal oxide film
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US8809852B2 (en) 2010-11-30 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor element, semiconductor device, and method for manufacturing the same
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