KR20120028228A - 반도체 장치 및 그 제작 방법 - Google Patents

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Abstract

산화물 반도체막을 이용한 반도체 장치에 안정된 전기적 특성을 부여하고, 신뢰성이 높은 반도체 장치를 제작하는 것을 하나의 과제로 한다. 절연 표면 상에 막 두께가 1nm 이상 10nm 이하의 제 1 재료막(육방정 결정 구조를 갖는 막)을 형성하고, 제 1 재료막을 핵으로 하여 육방정 결정 구조를 갖는 제 2 재료막(결정성 산화물 반도체막)을 형성하고, 제 1 재료막과 제 2 재료막의 적층을 형성한다. 제 1 재료막으로서는 섬유아연석형 결정 구조를 갖는 재료막(예를 들어 질화 갈륨, 또는 질화 알루미늄) 또는 코런덤형 결정 구조를 갖는 재료막(α-Al2O3, α-Ga2O3, In2O3, Ti2O3, V2O3, Cr2O3, 또는 α-Fe2O3)을 이용한다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 산화물 반도체를 이용하는 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 나타내고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
최근 절연 표면을 갖는 기판 상에 형성된 반도체 박막(두께 수십~수백nm 정도)을 이용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목을 받고 있다. 박막 트랜지스터는 IC나 전기 광학 장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상표시 장치의 스위칭 소자로서 시급히 개발되고 있다. 금속 산화물은 다양하게 존재하여 다양한 용도로 이용되고 있다.
금속 산화물 중에는 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들어 산화 텅스텐, 산화주석, 산화인듐, 산화아연 등이 있으며, 이와 같은 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역에 이용하는 박막 트랜지스터가 이미 알려져 있다(일본국 특개2007-123861호 공보 및 특개2007-96055호 공보).
이와 같은 트랜지스터에 이용하는 산화물 반도체에 대해서 "산화물 반도체는 불순물에 대해서 둔감하며, 막 속에는 상당히 많은 금속 불순물이 포함되어 있어도 문제가 없으며, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 저렴한 소다 석회 유리도 사용할 수 있다."라고 언급되어 있다("비정질 산화물 반도체의 물성과 디바이스 개발의 현상" 참조).
일본국 특개 제 2007-123861호 공보 일본국 특개 제 2007-96055호 공보
카미야, 노무라, 호소노 "비정질 산화물 반도체의 물성과 디바이스 개발의 현상", 고체물리, 2009년 9월호, Vol. 44, p.69-81pp. 621-633
산화물 반도체는 디바이스 제작 공정에서 전자 공여체를 형성하는 수소나 물의 혼입 등이 발생하면, 그 전기 전도도가 변화될 우려가 있다. 이와 같은 현상은 산화물 반도체를 이용한 트랜지스터에 있어서 전기적 특성의 변동 요인이 된다.
또한, 산화물 반도체를 이용한 반도체 장치는 가시광이나 자외광을 조사함으로써 전기적 특성이 변화될 우려가 있다.
이와 같은 문제를 감안하여, 산화물 반도체막을 이용한 반도체 장치에 안정된 전기적 특성을 부여하고, 신뢰성이 높은 반도체 장치를 제작하는 것을 하나의 과제로 한다.
또한, 모유리와 같은 큰 기판을 이용하여 신뢰성이 높은 반도체 장치의 대량생산을 행할 수 있는 반도체 장치의 제작 프로세스를 제공하는 것을 하나의 과제로 한다.
개시하는 발명의 일 양태는 절연 표면 상에 제 1 재료막(육방정 결정 구조를 갖는 막)을 형성하고, 제 1 재료막을 핵으로 하여 육방정 결정 구조를 갖는 제 2 재료막(결정성 산화물 반도체막)을 형성하고, 제 1 재료막과 제 2 재료막의 적층을 형성하는 반도체 장치의 제작 방법이다. 또한, 제 1 재료막과 제 2 재료막은 다른 재료로 형성된다.
구체적으로, 제 1 재료막은 섬유아연석형 결정 구조를 갖는 재료막(예를 들어, 질화 갈륨 또는 질화 알루미늄), 또는 코런덤형 결정 구조를 갖는 재료막(α-Al2O3, α-Ga2O3, In2O3, Ti2O3, V2O3, Cr2O3, 또는 α-Fe2O3)을 이용할 수 있다. 또한, 양호한 결정 구조를 얻기 위해서 이들 재료막을 적층시켜서 이용해도 되며, 예를 들어 질화 알루미늄막 상에 질화 갈륨막을 적층시킨 것을 이용해도 된다.
또한, 섬유아연석형 결정 구조는 음이온과 양이온이 1:1로 결합하여 이루어질 수 있는 이온 결정에 보여지는 결정 구조의 하나이다. 도 6(A) 및 도 6(B)는 섬유아연석형 결정 구조를 도시한 도면이며, 검은색 동그라미가 갈륨 또는 알루미늄, 하얀색 동그라미가 산소를 나타낸다. 도 6(A)는 a-b면에서의 섬유아연석형 결정 구조의 모식도이며, 도 6(B)는 c축방향을 세로방향으로 한 섬유아연석형 결정 구조의 모식도이다.
또한, 도 7(A) 및 도 7(B)는 코런덤형 결정 구조를 도시한 도면이며, 검은색 동그라미가 인듐, 갈륨, 티탄, 바나듐, 크롬, 철 또는 알루미늄, 하얀색 동그라미가 산소를 나타낸다. 도 7(A)은 a-b면에서의 코런덤형 결정 구조의 모식도이며, 도 7(B)은 c축방향을 세로방향으로 한 코런덤형 결정 구조의 모식도이다.
제 2 재료막은 아연, 인듐 또는 갈륨을 포함하는 결정성 산화물 반도체막이다. 예를 들어, 사원계 금속 산화물인 In-Al-Ga-Zn-O계 재료, In-Sn-Ga-Zn-O계 재료, 삼원계 금속 산화물인 In-Ga-Zn-O계 재료, In-Al-Zn-O계 재료, In-Sn-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료, 이원계 금속 산화물인 In-Zn-O계 재료, In-Ga-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료 등이 있다. 또한, In-Si-Ga-Zn-O계 재료나 In-Ga-B-Zn-O계 재료나 In-B-Zn-O계 재료를 이용해도 된다. 또한, 상기 재료에 SiO2를 포함시켜도 된다. 여기서, 예를 들어 In-Ga-Zn-O계 재료는 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물을 의미하며, 그 조성비는 특별히 문제시하지 않는다. 또한, In과 Ga와 Zn 이외의 원소를 포함하고 있어도 된다.
제 2 재료막의 형성은 스퍼터링법을 이용하여 행하고, 그 성막시의 기판 온도는 200℃ 이상 400℃ 이하로 한다. 성막시의 기판 온도를 200℃ 이상 400℃ 이하로 함으로써, 제 1 재료막의 표면상에 접하여 성막하는 제 2 재료막에 육방정 결정 구조를 부여할 수 있다.
또한, 제 2 재료막을 형성하는 스퍼터링법에 의한 성막시에, 피성막면의 온도는 250℃ 이상, 바람직하게는 기판의 열처리 상한 온도 이하로 한다. 250℃는 물, 수소 등의 불순물의 피성막물 속으로의 혼입을 방지하고, 챔버 내의 기상으로 불순물을 방출하는 온도이다. 또한, 스퍼터링법에 의한 성막시의 피성막면의 온도의 상한은, 기판의 열처리 상한 온도, 또한, 성막물의 상한 온도(그 온도를 초과하면 크게 성막 속의 성분이 변화되는 온도)로 한다. 성막시의 기판 온도를 250℃ 이상으로 함으로써, 제 1 재료막의 표면 상에 접하여 성막하는 제 2 재료막에 육방정 결정 구조를 부여할 수 있다.
또한, 제 2 재료막을 형성하는 스퍼터링 장치의 처리실의 압력을 0.4Pa 이하로 함으써 피성막면 및 피성막물로의 알칼리 금속, 수소 등의 불순물의 혼입을 저감시킬 수 있다. 또한, 피성막물에 포함되는 수소는, 수소 원자 외에 수소 분자, 물, 수산기, 또는 수소화물로서 포함되는 경우도 있다.
또한, 스퍼터링 장치의 처리실의 누설량을 1×10-10Paㆍ㎥/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중의 결정성 산화물 반도체막으로의 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감시킬 수 있다.
누설량을 낮추기 위해서는, 외부 누설뿐 아니라 내부 누설도 저감시킬 필요가 있다. 외부 누설이란 미소한 구멍이나 밀봉 불량 등에 의해 진공계의 외부로부터 기체가 유입되는 것을 말한다. 내부 누설이란 진공계 내의 밸브 등의 칸막이로부터의 누설이나 내부의 부재로부터의 방출 가스에 기인하는 것을 말한다. 누설량을 1×10-10Paㆍ㎥/초 이하로 하기 위해서는 외부 누설 및 내부 누설 전체에 대한 대책을 마련할 필요가 있다.
외부 누설을 감소시키기 위해서는, 처리실의 개폐 부분은 메탈 가스켓으로 밀봉해도 된다. 메탈 가스켓은 불화철, 산화 알루미늄, 또는 산화 크롬에 의해 피복된 금속 재료를 이용하면 바람직하다. 메탈 카스켓은 O링과 비교하여 밀착성이 높고, 외부 누설을 저감시킬 수 있다. 또한, 불화철, 산화 알루미늄, 산화 크롬 등의 부동태에 의해 피복된 금속 재료를 이용함으로써, 메탈 가스켓으로부터 발생하는 수소를 포함하는 방출 가스가 억제되어, 내부 누설도 저감시킬 수 있다.
스퍼터링 장치의 처리실의 내벽을 구성하는 부재로서, 수소를 포함하는 방출 가스가 적은 알루미늄, 크롬, 티탄, 지그코늄, 니켈 또는 바나듐을 이용한다. 또한, 전술한 재료를 철, 크롬 및 니켈 등을 포함하는 합금 재료에 피복하여 이용해도 된다. 철, 크롬 및 니켈 등을 포함하는 합금 재료는 강성이 있으며, 열에 강하고, 또한, 가공에 적합하다. 여기서, 표면적을 작게 하기 위해서 부재의 표면 요철을 연마 등에 의해 저감시키면, 방출 가스를 저감시킬 수 있다. 또는, 전술한 스퍼터링 장치의 부재를 불화철, 산화 알루미늄, 산화 크롬 등의 부동태로 피복해도 된다.
스퍼터링 장치의 처리실의 내부에 마련하는 부재는 가능한 한 금속 재료만으로 구성하는 것이 바람직하고, 예를 들어 석영 등으로 구성되는 관찰 창 등을 설치하는 경우에도, 방출 가스를 억제하기 위해서 표면을 불화철, 산화 알루미늄, 산화 크롬 등의 부동태로 얇게 피복하는 것이 좋다.
또한, 스퍼터 가스를 스퍼터링 장치의 처리실에 도입하기 직전에, 스퍼터 가스의 정제기를 마련하는 것이 바람직하다. 이때, 정제기로부터 처리실까지의 배관의 길이를 5m 이하, 바람직하게는 1m 이하로 한다. 배관의 길이를 5m 이하 또는 1m 이하로 함으로써, 배관으로부터의 방출 가스의 영향을 길이에 따라서 저감시킬 수 있다.
실린더로부터 스퍼터링 장치의 처리실까지 스퍼터 가스를 유입시키기 위한 배관에는 불화철, 산화 알루미늄, 산화 크롬 등의 부동태로 내부가 피복된 금속 배관을 이용하는 것이 바람직하다. 전술한 배관은, 예를 들어 SUS316L-EP배관과 비교하여, 수소를 포함하는 방출 가스의 양이 적고, 성막 가스에의 불순물의 혼입을 저감시킬 수 있다. 또한, 배관의 이음매에는 고성능 초소형 메탈 가스켓 이음매(UPG 이음매)를 이용하면 된다. 또한, 배관의 재료를 모두 금속 재료로 구성함으로써, 수지 등을 이용한 경우와 비교하여, 발생하는 방출 가스 및 외부 누설의 영향을 저감시킬 수 있기 때문에 바람직하다.
스퍼터링 장치의 처리실의 배기는 드라이 펌프 등의 러핑 펌프와, 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합시켜서 행하면 된다. 터보 분자 펌프는 큰 사이즈의 분자의 배기가 우수한 반면, 수소나 물의 배기능력이 낮다. 그러므로, 물의 배기 능력이 높은 크라이오 펌프 및 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합시키면 유효하게 된다.
스퍼터링 장치의 처리실의 내측에 존재하는 흡착물은 내벽에 흡착되어 있기 때문에 처리실의 압력에 영향을 미치지 않으나, 처리실을 배기했을 때의 가스방출의 원인이 된다. 그렇기 때문에, 누설량과 배기속도에 상관은 없으나, 배기능력이 높은 펌프를 이용하여 처리실에 존재하는 흡착물을 가능한 한 이탈시키고, 미리 배기해두는 것이 중요하다. 또한, 흡착물의 이탈을 촉진하기 위해서 처리실을 베이킹해도 된다. 베이킹함으로써 흡착물의 이탈 속도를 10배 정도 증가시킬 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 행하면 된다. 이때 비활성 가스를 도입하면서 흡착물의 제거를 행하면, 배기하는 것만으로는 이탈시키기 어려운 물 등의 이탈속도를 더 증가시킬 수 있다.
또한, 타겟의 순도를 99.99% 이상으로 함으로써, 결정성 산화물 반도체막에 혼입되는 알칼리금속, 수소원자, 수소분자, 물, 수산기, 또는 수소화물 등을 저감시킬 수 있다. 또한, 이 타겟을 이용함으로써, 결정성 산화물 반도체막에서 리튬, 나트륨, 칼륨 등의 알칼리금속의 농도를 저감시킬 수 있다.
이상의 성막 조건에 의해 결정성 산화물 반도체막을 형성함으로써, 성막 중에 재료의 정제가 행해지고, 알칼리금속의 농도가 5×1016atoms/㎤ 이하, 수소의 농도가 1×1019atoms/㎤ 이하인, 불순물을 최대한 저감시킨 결정성 산화물 반도체막을 형성할 수 있다.
이렇게 하여 얻어진 제 1 재료막과 제 2 재료막의 적층을 트랜지스터에 이용함으로써, 안정된 전기적 특성을 가지고, 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다. 또한, 트랜지스터의 프로세스에서의 최고의 가열온도를 450℃ 이하로 함으로써, 모유리와 같은 큰 기판을 이용하여 신뢰성이 높은 반도체 장치의 대량생산을 행할 수 있다.
또한, 상기 반도체 장치의 제작 방법에 있어서, 제 1 재료막, 및/또는 제 2 재료막, 및/또는 게이트 절연층을 제작할 때에 처리실의 배기는 흡착형 진공 펌프를 이용하여 행하는 것이 바람직하다. 예를 들어 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 상기 흡착형 진공 펌프는 제 1 재료막, 및/또는 제 2 재료막, 및/또는 게이트 절연층에 포함되는 수소, 물, 수산기 또는 수소화물의 양을 저감시키도록 작용한다.
또한, 수소, 물, 수산기 또는 수소화물은 산화물 반도체막의 결정화를 저해하는 요인 중 하나가 될 수 있기 때문에, 성막시, 기판 반송시 등에 이들 불순물이 충분히 저감된 분위기에서 제작 공정을 진행시키는 것이 바람직하다.
또한, 상기 제작 방법으로 얻어지는 반도체 장치도 발명의 일 양태이며, 그 발명의 일 양태는 절연 표면 상에 육방정 결정 구조를 갖는 제 1 재료막과, 제 1 재료막 상에 접하는 육방정 결정 구조를 갖는 제 2 재료막과, 제 2 재료막 상의 게이트 절연층과, 게이트 절연층 상의 게이트 전극층을 갖고, 제 2 재료막은 제 1 재료막보다 막 두께가 두껍고, 제 2 재료막은 결정성 산화물 반도체막인 반도체 장치이다.
또한, 다른 발명의 일 양태는, 절연 표면 상의 게이트 전극층과, 게이트 전극층 상의 게이트 절연층과, 게이트 절연층 상에 육방정 결정 구조를 갖는 제 1 재료막과, 제 1 재료막 상에 접하는 육방정 결정 구조를 갖는 제 2 재료막을 갖고, 제 2 재료막은 제 1 재료막보다 막 두께가 두껍고, 제 2 재료막은 결정성 산화물 반도체막인 반도체 장치이다.
a-b면에서 육각형의 격자를 갖는 결합을 갖고, a-b면에 대략 평행인 기판 평면에 대략 수직인 c축을 갖고 있는 육방정 구조의 결정을 갖는 결정성 산화물 반도체막을 채널 영역에 갖는 트랜지스터를 제작함으로써, 트랜지스터에 광 조사가 행해지고, 또는 바이어스-열 스트레스(BT) 시험 전후에도 트랜지스터의 문턱값 전압의 변화량이 저감될 수 있어, 안정된 전기적 특성을 갖는 트랜지스터를 제작할 수 있다.
결정성 산화물 반도체막을 갖는 트랜지스터의 신뢰성이 높은 이유의 하나를 이하에 설명한다.
결정성 산화물 반도체는 비정질 산화물 반도체와 비교하여, 금속과 산소의 결합(-M-O-M-, O는 산소원자, M은 금속원자)이 질서화되어 있다. 즉, 산화물 반도체가 비정질 구조인 경우에는 개개의 금속 원자에 따라서 배위 수가 달라질 수도 있으나, 결정성 산화물 반도체에서는 거의 일정하게 된다. 그러므로, 미시적인 산소의 결손이 감소되고, 후술하는 바와 같은 "공간"에서의 수소 원자(수소 이온을 포함함)나 알칼리 금속 원자의 탈착에 의한 전하의 이동이나 불안정성을 감소시키는 효과가 있다.
한편, 비정질 구조의 경우에는 개개의 금속 원자에 따라서 배위 수가 다르기 때문에, 금속 원자나 산소 원자의 농도가 미시적으로 불균일하게 되어, 장소에 따라서는 원소가 존재하지 않는 부분("공간")이 존재할 수 있다. 그와 같은 "공간"에는 예를 들어 수소 원자(수소 이온을 포함함)나 알칼리 금속 원자가 포획되고, 경우에 따라서는 산소와 결합되는 것도 고려된다. 또한, 그와 같은 "공간"을 통해서 그들 원자가 이동되는 경우도 발생할 수 있다.
이와 같은 원자의 이동은 산화물 반도체의 특성 변동을 불러 일으키게 되므로, 이들 원자의 존재는 신뢰성의 면에서 큰 문제가 된다. 특히, 그와 같은 원자의 이동은 높은 전계나 광 에너지를 인가함으로써 발생하므로, 산화물 반도체를 그와 같은 조건에서 사용하는 경우에는 특성이 불안정하게 된다. 즉, 비정질 산화물 반도체의 신뢰성은 결정성 산화물 반도체보다 떨어지게 된다.
이하에 실제로 얻어진 트랜지스터(샘플 1, 2)의 다른 신뢰성 결과를 이용하여 설명한다. 단, 이하에 설명하고, 실제로 얻은 샘플 2는 성막 온도 200℃에서 제 1 재료막을 성막한 후, 질소 분위기하에서 450℃ 가열을 행하고, 성막 온도 200℃에서 제 2 재료막을 성막한 후, 드라이 에어 분위기하에서 450℃ 가열을 행하여 결정성 산화물 반도체막을 얻은 것이다. 샘플 2는 제 1 재료막과 제 2 재료막이 동일한 결정성 산화물 반도체막을 포함하는 것이나, 물론 이와 다른 경우에도 동일한 것을 말할 수 있다. 비교에 이용한 샘플 1은 단층의 재료막을 RTA에 의해 650℃ 가열한 후, 드라이 에어 분위기하에서 450℃ 가열을 행하여 결정성 산화물 반도체막을 얻은 것이다.
신뢰성을 조사하는 검사 방법으로서, 광을 조사하면서 트랜지스터의 게이트 전극과 소스 전극 사이의 전압(Vg)을 변화시켰을 때의 트랜지스터의 드레인 전극과 소스 전극 사이의 전류(Id)를 측정하여 얻어지는 트랜지스터의 Id-Vg 곡선을 측정한다. 또한, 산화물 반도체막을 이용한 트랜지스터에 있어서, 광을 조사하면서 -BT시험을 행하는, 즉 마이너스 게이트 스트레스를 인가하면 트랜지스터의 문턱값이 변화되는 열화가 있다. 이 열화를 광 네거티브 바이어스 열화라고도 부른다.
샘플 1, 2에 대한 광 네거티브 바이어스 열화를 도 11에 도시한다.
도 11에서 샘플 2는 샘플 1보다 Vth의 변화량이 작다.
다음에, 샘플 1의 트랜지스터(L/W=3㎛/50㎛)에 600초간의 광(파장 400nm, 조사강도 3.5mW/㎠)을 조사하기 전후의 광응답성을 측정한 결과를 기초로 하여 광응답성의 그래프(광전류 시간의존성 그래프)를 작성한 결과를 도 12(A)에 도시한다. 또한, Vd는 0.1V이다.
또한, 샘플 2의 트랜지스터(L/W=3㎛/50㎛)에 600초간의 광(파장 400nm, 조사강도 3.5mW/㎠)을 조사하기 전후의 광응답성을 측정한 결과를 기초로 하여 광응답성의 그래프(광전류 시간의존성 그래프)를 작성한 결과를 도 12(B)에 도시한다. 또한, Vd는 0.1V이다.
또한, 샘플 2와 제작 조건이 동일한 트랜지스터의 W폭을 크게 한 조건(L/W=30㎛/10000㎛)이나 샘플 2와 제작 조건이 동일한 트랜지스터의 W폭을 크게 한 조건에서 더 Vd를 더 크게 한 조건(Vd=15V)에서도 측정을 행하고, 피팅을 행하여 각각 2종류의 완화 시간(τ1과 τ2)을 표 1에 도시한다.
Imax[A] τ1[sec] τ2[sec]
샘플 1 : L/W=3/50,
Vd=0.1V		 4.60E-11 2.6 90
샘플 2 : L/W=3/50,
Vd=0.1V		 9.20E-12 0.4 43
L/W=30/100000㎛,
Vd=0.1V		 6.20E-11 0.3 39
L/W=30/100000㎛,
Vd=15V		 9.20E-10 0.4 75
또한, 2종류의 완화 시간(τ1과 τ2)은 트랩 밀도에 의존하고 있는 값이다. τ1과 τ2을 산출하는 방법을 광응답 결함 평가법이라고 부른다.
표 1로부터, 샘플 1에 비해서 광 네거티브 바이어스 열화가 작은 샘플 2에서 광응답성이 빠른 것을 알 수 있다. 이로 인해, 광 네거티브 바이어스 열화가 작을수록 광응답성도 빠르다는 관계를 발견할 수 있다.
그 이유 중 하나를 설명한다. 만약 깊은 도너 준위가 존재하고, 도너 준위에 정공이 트랩되는 경우라면, 광 네거티브 바이어스 열화에서는 게이트에 인가된 마이너스 바이어스에 의해 고정 전하가 되고, 광응답에 있어서는 전류값의 완화시간을 증가시킬 가능성이 있다. 결정성 산화물 반도체막을 이용한 트랜지스터에서 광 네거티브 바이어스 열화가 작고 열응답성도 빠른 것은, 상기 정공을 트랩하는 도너 준위의 밀도가 작아져 있는 것에 기인하는 것으로 예상된다. 도 13에 예상되는 도너 준위의 모식도를 도시한다.
또한, 도너 준위의 깊이나 밀도의 변화를 조사하기 위해서 저온 PL에 의해 측정을 행했다. 산화물 반도체막의 성막시의 기판 온도가 400℃인 경우와 산화물 반도체막의 성막시의 기판 온도가 200℃인 경우를 도 14에 도시한다.
도 14에 의하면, 산화물 반도체막의 성막시의 기판 온도가 400℃인 경우에는 약 1.8eV 부근의 피크 강도가 기판 온도 200℃인 경우에 비해서 대폭적으로 감소되었다. 이 측정 결과는, 도너 준위의 깊이는 변하지 않고, 밀도가 대폭적으로 감소되어 있는 것을 시사하고 있다.
또한, 산화물 반도체막의 성막시의 기판 온도의 조건을 바꾸어서 각각 비교하여, 단일막에서의 평가를 행했다.
샘플 A는 석영 기판(두께 0.5mm) 상에 50nm의 막 두께의 산화물 반도체막을 성막한 것이다. 또한, 산화물 반도체막의 성막 조건은 산화물 반도체용 타겟(In-Ga-Zn-O계 산화물 반도체용 타겟(In2O3 : Ga2O3 : ZnO = 1 : 1 : 2[mol수비])을 이용하여 기판과 타겟 사이의 거리를 170mm, 기판 온도 200℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤(30sccm) 및 산소(15sccm)의 혼합 분위기하로 한다.
ESR(전자스핀 공명)을 실온(300K)에서 측정하고, 마이크로파(주파수 9.5GHz)의 흡수가 일어나는 자기장의 값(H0)으로부터 식 g=hv/βH0을 이용하여 g값이라는 파라미터가 얻어진다. 또한, h는 플랭크 정수이고, β는 보어 마그네톤이며, 이들은 모두 정수이다.
샘플 A의 g값을 나타내는 그래프를 도 15(A)에 도시한다.
또한, 샘플 A와 동일한 조건에서 성막을 행한 후, 질소 분위기하에서 450℃로 1시간 가열한 것을 샘플 B라고 한다. 샘플 B의 g값을 나타내는 그래프를 도 15(B)에 도시한다.
또한, 샘플 A와 동일한 조건에서 성막을 행한 후, 질소와 산소의 혼합분위기하에서 450℃로 1시간 가열한 것을 샘플 C라고 한다. 샘플 C의 g값을 나타내는 그래프를 도 15(C)에 도시한다.
샘플 B의 g값의 그래프에서 g=1.93의 시그널을 확인할 수 있고, 스핀 밀도는 1.8×1018[spins/㎤]로 되어 있었다. 한편, 샘플 C의 ESR의 결과에서는 g=1.93의 시그널을 확인할 수 없었으므로, g=1.93의 시그널은 산화물 반도체막 속의 메탈의 댕글링 본드에 기인한다.
또한, 샘플 D, E, F, G는 석영 기판(두께 0.5mm) 상에 막 두께 100nm의 산화물 반도체막을 성막한 것이다. 또한, 산화물 반도체막의 성막 조건은, 산화물 반도체용 타겟(In-Ga-Zn-O계 산화물 반도체용 타겟(In2O3 : Ga2O3 : ZnO = 1 : 1 : 2[mol수비])을 이용하여 기판과 타겟 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤(30sccm) 및 산소(15sccm)의 혼합 분위기하로 한다. 또한, 샘플D, E, F, G는 각각 성막시의 기판 온도가 다르며, 샘플 D는 실온, 샘플 E는 200℃, 샘플 F는 300℃, 샘플 G는 400℃이다.
샘플 D, E, F, G의 g값의 그래프를 나열하여 도 16에 도시했다.
성막시의 기판 온도가 400℃인 샘플 G에서는 g=1.93의 시그널을 확인할 수 있고, 스핀 밀도는 1.3×1018[spins/㎤]로 되어 있었다. 그 스핀 밀도는 샘플 B에서 얻어진 g=1.93의 시그널의 스핀 밀도와 동일한 정도이다.
이들 결과로부터, 성막시의 기판 온도가 높아지면, 결정성의 향상이 원인인 것으로 생각되어지는 g값의 이방성의 증대가 확인되었다. 또한, g=1.93 시그널이 일어나는 원인이 되는 댕글링 본드는 막 두께 의존성을 가지며, IGZO의 벌크에 의존하고 있는 것이 시사된다.
샘플 B의 ESR 측정을 행한 것을 도시한 도 17에서는, 자기장을 기판표면에 대해서 수직으로 인가한 경우와 기판표면에 대해서 평행으로 인가한 경우의 g값의 차이(이방성)도 나타낸다.
또한, 샘플 G와 동일한 조건에서 성막을 행한 후, 질소분위기하에서 450℃로 1시간 가열한 샘플 H의 ESR 측정을 행한 것을 도시한 도 18에서는, 자기장을 기판표면에 대해서 수직으로 인가한 경우와 기판표면에 대해서 평행으로 인가한 경우의 g값의 차이(이방성)도 나타낸다.
도 17과 도 18을 비교한 결과, 기판 온도 200℃에서는 이방성에 의한 g값의 변화(Δg)가 0.001이하였던 것에 비해서, 기판 온도 400℃에서는 Δg가 0.003으로 증가되는 것을 알 수 있다. 일반적으로 결정성이 좋을수록(궤도의 방향이 일치할수록) 이방성이 커지는 것으로 알려져 있으며, 기판 온도 400℃의 막은 기판 온도 200℃의 막과 비교하여, 질소분위기하에서 450℃로 1시간 가열하여 발생하는 댕글링 본드의 방향이 일치하고 있다는 결론, 즉 결정성이 좋다는 결론에 이른다.
또한, 산화물 반도체막의 막 두께 조건을 바꾸어서 ESR 측정을 행하여, g=1.93 시그널의 강도변화를 도 19 및 도 20에 도시한다. 도 19 및 도 20의 결과로부터, g=1.93 시그널의 강도는 산화물 반도체막의 막 두께의 증가에 따라서 증가되는 것이 확인되었다. 이것은, g=1.93 시그널을 일으키는 원인이 되는 댕글링 본드가 석영기판과 산화물 반도체막의 계면이나 산화물 반도체막 표면이 아니라 벌크에 존재하고 있는 것을 시사하고 있다.
이들 결과로부터, 메탈의 댕글링 본드는 이방성을 가지며, 그 이방성은, 성막온도가 높을수록 결정성이 좋기 때문에 커지는 것을 알 수 있다. 또한, 메탈의 댕글링 본드는 계면이나 표면이 아니라 벌크에 존재하는 것을 알 수 있다.
또한, 육방정 결정 구조를 갖는 제 1 재료막의 형성 프로세스 온도가 450℃ 이하인 경우에는 그 위에 형성하는 결정성 산화물 반도체막도 450℃ 이하로 형성할 수 있기 때문에 모유리와 같은 큰 기판을 이용하여 신뢰성이 높은 반도체 장치의 대량 생산을 행할 수 있다.
본 발명에 의하면, 산화물 반도체막을 이용한 반도체 장치에 안정된 전기적 특성을 부여하고, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
도 1은 본 발명의 일 양태를 도시한 단면도이다.
도 2는 본 발명의 일 양태를 도시한 단면도이다.
도 3은 본 발명의 일 양태를 도시한 단면도이다.
도 4는 본 발명의 일 양태를 도시한 단면도이다.
도 5는 본 발명의 일 양태를 도시한 단면도 및 상면도이다.
도 6은 섬유아연석형 결정 구조의 모식도이다.
도 7은 코런덤형 결정 구조의 모식도이다.
도 8은 본 발명의 일 양태를 제작하는 제조장치의 상면도의 일례이다.
도 9는 본 발명의 일 양태를 도시한 블록도 및 등가회로도이다.
도 10은 본 발명의 일 양태를 도시한 전자 기기의 외관도이다.
도 11은 광 네거티브 바이어스 열화를 설명하는 도면이다.
도 12는 광전류 시간의존성 그래프를 설명하는 도면이다.
도 13은 도너 준위를 설명하는 모식도이다.
도 14는 저온 PL의 측정결과를 설명하는 도면이다.
도 15는 ESR의 측정결과를 설명하는 도면이다.
도 16은 ESR의 측정결과를 설명하는 도면이다.
도 17은 ESR의 측정결과를 설명하는 도면이다.
도 18은 ESR의 측정결과를 설명하는 도면이다.
도 19는 ESR의 측정결과를 설명하는 도면이다.
도 20은 ESR로부터 얻어진 전체 스핀 수와 산화물 반도체층의 막 두께와의 관계를 설명하는 그래프이다.
이하에서는 본 발명의 실시형태에 대해서 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정되어 해석되는 것이 아니다.
(실시형태 1)
본 실시형태에서는 반도체 장치의 구조 및 제작 방법에 대해서 도 1을 이용하여 설명한다.
도 1(E)는 탑 게이트형 트랜지스터(120)의 단면도이며, 트랜지스터(120)는 절연 표면을 갖는 기판(100) 상에 산화물 절연층(101), 채널 형성 영역을 포함하는 반도체 적층, 소스 전극층(104a), 드레인 전극층(104b), 게이트 절연층(102), 게이트 전극층(112), 절연막(110a)을 포함한다. 반도체 적층의 단부를 덮어서 소스 전극층(104a) 및 드레인 전극층(104b)이 마련되고, 소스 전극층(104a) 및 드레인 전극층(104b)을 덮는 게이트 절연층(102)은 반도체 적층의 일부에 접한다. 이 반도체 적층의 일부 상에 게이트 절연층(102)을 사이에 두고 게이트 절연층(112)이 마련된다.
또한, 절연막(110a)을 덮어서 절연막(110b)이 마련되어 있다.
이하에 도 1(A) 내지 도 1(E)를 이용하여 기판 상에 트랜지스터(120)를 제작하는 공정을 설명한다.
우선, 기판(100) 상에 산화물 절연층(101)을 형성한다.
기판(100)은 퓨전법이나 플로트법으로 제작되는 무알칼리 유리 기판, 본 제작 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 이용할 수 있다. 또한, 스테인리스 등의 금속 기판의 표면에 절연막을 마련한 기판이나, 반도체 기판의 표면에 절연막을 마련한 기판을 적용해도 된다. 기판(100)이 모유리인 경우, 기판의 크기는 제 1 세대(320mm×400mm), 제 2 세대(400mm×500mm), 제 3 세대(550mm×650mm), 제 4 세대(680mm×880mm 또는 730mm×920mm), 제 5 세대(1000mm×1200mm 또는 1100mm×1250mm), 제 6 세대(1500mm×1800mm), 제 7 세대(1900mm×2200mm), 제 8 세대(2160mm×2460mm), 제 9 세대(2400mm×2800mm 또는 2450mm×3050mm), 제 10 세대(2950mm×3400mm) 등을 이용할 수 있다. 모유리는 처리 온도가 높고 처리 시간이 길면 대폭적으로 수축되기 때문에, 모유리를 사용하여 대량 생산을 행하는 경우, 제작 공정의 가열 처리는 600℃ 이하, 바람직하게는 450℃ 이하에서 행하는 것이 바람직하다.
산화물 절연층(101)은 PCVD법 또는 스퍼터링법을 이용하여 50nm 이상 600nm 이하의 막 두께로 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 산화질화 실리콘막, 산화질화 알루미늄막 또는 질화산화 실리콘막으로부터 선택된 한 층 또는 이들의 적층을 이용한다. 하지 절연층으로서 이용되는 산화물 절연층(101)은 막 속(벌크 속)에 적어도 화학양론비를 초과하는 양의 산소가 존재하는 것이 바람직하고, 예를 들어 산화 실리콘막을 이용하는 경우에는 SiO2+α(단 α>0)으로 한다. 산화물 절연층(101)의 막 두께를 두껍게 함으로써, 추후에 행해지는 가열 처리에서의 산화물 절연층(101)의 산소방출량을 증가시킬 수 있음과 동시에, 그 증가에 의해 산화물 절연층(101)과 추후에 형성되는 산화물 반도체막의 계면에서의 결함을 저감시킬 수 있다.
또한, 알칼리 금속 등의 불순물을 포함하는 유리 기판을 이용하는 경우, 알칼리 금속의 침입을 방지하기 위해서, 산화물 절연층(101)과 기판(100) 사이에 질화물 절연층으로서 PCVD법 또는 스퍼터링법으로 얻어지는 질화 실리콘막, 질화 알루미늄막 등을 형성해도 된다. Li이나 Na 등의 알칼리 금속은 불순물이기 때문에 함유량을 감소시키는 것이 바람직하다.
다음에, 산화물 절연층(101) 상에 막 두께 1nm 이상 10nm 이하의 제 1 재료막(118)을 형성한다(도 1(A) 참조).
본 실시형태에서는, 제 1 재료막(118)으로서 분자선 에피택시법(MBE법)을 이용하여 갈륨과 플라즈마에 의해 생성한 활성 질소를 이용하여 육방정 구조의 질화 갈륨막을 얻는다. 또한, 육방정 구조의 질화 갈륨막이 얻어지는 것이면 MBE법에 한정되지 않고, 트리메틸갈륨과 암모니아 가스를 원료로 하고, 질소 가스 등을 캐리어 가스로 하여 유기금속기상 에피택시법(MOCVD법)을 이용하여 육방정 구조의 질화 갈륨막을 형성할 수도 있다. 이 제 1 재료막(118)은 a-b면에서 육각형의 격자를 갖는 결합을 갖고, a-b면에 대략 평행한 기판 평면에 대략 수직인 c축을 가지고 있는 육방정 구조의 질화 갈륨 결정을 가지고 있으며, 종결정이 된다. 또한, 종결정은 a-b면에서 육각형의 격자를 갖는 결합을 갖는 층을 c축 방향으로 1원자층 이상 포함한다.
다음에, 대기에 접촉하지 않으며, 이 제 1 재료막(118)을 종결정으로서 이용하고, 그 위에 제 2 재료막, 즉 육방정 구조의 결정을 갖는 결정성 산화물 반도체막(108)을 형성한다(도 1(B) 참조). 제 2 재료막의 막 두께는 제 1 재료막의 막 두께보다 두껍게 하고, 예를 들어 10nm보다 두꺼운 막 두께로 한다.
본 실시형태에서는, 제 2 재료막을 산화물 반도체용 타겟(In-Ga-Zn-O계 산화물 반도체용 타겟(In2O3 : Ga2O3 : ZnO = 1 : 1 : 2[mol수비])을 이용하여 기판과 타겟 사이의 거리를 170mm, 기판 온도 400℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만, 또는 아르곤 및 산소의 분위기하에서 형성하고, 막 두께 25nm의 결정성 산화물 반도체막(108)을 얻는다.
제 2 재료막의 성막에 있어서, 스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한, 스퍼터링 가스에는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다. 또한, 제 2 재료막을 성막하는 처리실의 압력을 0.4Pa 이하로 함으로써, 결정성 산화물 반도체막의 표면 및 막 속으로의 알칼리 금속, 수소 등의 불순물의 혼입을 저감시킬 수 있다. 또한, 제 2 재료막을 성막하는 처리실의 누설량을 1×10-10Paㆍ㎥/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중의 결정성 산화물 반도체막으로의 알칼리 금속, 수소, 물, 수산기 또는 수소화물 등의 불순물의 혼입을 저감시킬 수 있다. 또한, 배기계로서 흡착형 진공 펌프를 이용함으로써, 배기계로부터 알칼리 금속, 수소, 물, 수산기 또는 수소화물 등의 불순물의 역류를 저감시킬 수 있다. 또한, 제 2 재료막을 성막하기 위한 타겟의 순도를 99.99% 이상으로 함으로써, 결정성 산화물 반도체막에 혼입되는 알칼리 금속, 수소, 물, 수산기 또는 수소화물 등을 저감시킬 수 있다. 또한, 이 타겟을 이용함으로써, 결정성 산화물 반도체막에서 리튬의 농도를 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 하고, 나트륨의 농도를 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더 바람직하게는 1×1015cm-3 이하로 하고, 칼륨의 농도를 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 할 수 있다.
알칼리 금속 및 알칼리 토류 금속은 결정성 산화물 반도체막에 있어서 악성의 불순물이므로 적은 것이 좋다. 특히 알칼리 금속 중 나트륨은 결정성 산화물 반도체에 접하는 산화물 절연막으로 확산되어 Na+가 된다. 또한, 결정성 산화물 반도체 내에서 금속과 산소의 결합을 분단시키거나 결합 속으로 들어간다. 그 결과, 트랜지스터 특성의 열화(예를 들어 노멀리 온화(문턱값의 마이너스로의 시프트), 이동도의 저하 등)를 초래한다. 아울러, 특성의 변동의 원인이 되기도 한다. 이와 같은 문제는 특히 결정성 산화물 반도체막 속의 수소의 농도가 충분히 낮은 경우에 현저해진다. 따라서, 결정성 산화물 반도체막 속의 수소의 농도가 5×1019cm-3 이하, 특히 5×1018cm-3 이하인 경우에는 알칼리 금속의 농도를 상기와 같은 값으로 하는 것이 강하게 요구되어진다.
또한, 제 2 재료막의 성막시에 기판을 기판 지지체에 마련되는 히터에 의해 250℃ 이상 기판의 열처리 상한 온도 이하로 가열한다. 따라서, 성막 중에 종결정을 핵으로 이용하여, 피성막 표면에 퇴적되는 원자가 산화되면서 결정 성장을 하기 때문에 결정성 산화물 반도체막(108)을 제작할 수 있다.
이상의 조건에 의해, 결정성 산화물 반도체막을 형성함으로써, 알칼리 금속의 농도를 5×1016 atoms/㎤ 이하, 수소의 농도를 1×1019 atoms/㎤ 이하로 한, 불순물을 극히 저감시킨 결정성 산화물 반도체막을 형성할 수 있다. 결정성 산화물 반도체막의 불순물을 저감시킴으로써, 종결정 및 결정성 산화물 반도체막의 결정성장이 촉진되어, 단결정 또는 실질적으로 단결정인 결정성 산화물 반도체막을 형성할 수 있다. 이 결정성 산화물 반도체막(108)은 비정질 구조가 아니며, 결정성 구조, 이상적으로는 단결정 구조이며, 기판평면에 대략 수직인 c축을 가진 구조(C Axis Alligned Crystal : CAAC라고도 부른다.)를 포함하는 산화물을 갖는다.
다음에, 기판을 배치하는 챔버 분위기를 질소 또는 건조 공기로 하여 가열 처리를 행한다. 가열 처리의 온도는 400℃ 이상 750℃ 이하로 한다. 또한, 가열 처리의 가열 시간은 1분 이상 24시간 이하로 한다.
또한, 산화물 절연층(101)의 형성으로부터 가열 처리까지의 공정을 대기에 접촉하지 않고 연속적으로 행하는 것이 바람직하다. 예를 들어 도 8의 상면도에 도시한 제조 장치를 이용하면 된다. 도 8에 도시한 제조 장치는 매엽식 멀티 챔버장치이며, 3개의 성막 장치(10a, 10b, 10c)나, 피처리기판을 수용하는 카세트 포트(14)를 3개 갖는 기판 공급실(11)이나, 로드 로크실(12a, 12b)이나, 반송실(13)이나, 기판 가열실(15) 등을 가지고 있다. 또한, 기판 공급실(11) 및 반송실(13)에는 피처리기판을 반송하기 위한 반송 로봇이 각각 배치되어 있다. 성막장치(10a, 10b, 10c), 반송실(13) 및 기판 가열실(15)은 수소 및 수분을 거의 포함하지 않는 분위기(비활성분위기, 감압분위기, 건조 공기 분위기 등)하에서 제어하는 것이 바람직하고, 예를 들어 수분에 대해서는 이슬점 -40℃ 이하, 바람직하게는 이슬점 -50℃ 이하의 건조 질소 분위기로 한다. 도 8의 제조 장치를 이용한 제작 공정의 절차의 일례는, 우선 기판 공급실(11)로부터 피처리기판을 반송하고, 로드 로크실(12a)과 반송실(13)을 거쳐서 기판 가열실(15)로 이동시키고, 기판 가열실(15)에서 피처리기판에 부착되어 있는 수분을 진공 베이크 등으로 제거하고, 그 후에 반송실(13)을 거쳐서 성막장치(10c)에 피처리기판을 이동시키고, 성막 장치(10c) 내에서 산화물 절연층(101)을 성막한다. 그리고, 대기에 접촉하지 않으며, 반송실(13)을 거쳐서 성막 장치(10a)에 피처리기판을 이동시키고, 성막 장치(10a) 내에서 막 두께 5nm의 제 1 재료막(118)을 성막한다. 그리고 대기에 접촉하지 않으며, 반송실(13)을 거쳐서 성막 장치(10b)에 피처리기판을 이동시키고, 성막 장치(10b) 내에서 막 두께 10nm보다 두꺼운 결정성 산화물 반도체막(108)을 성막한다. 그리고, 대기에 접촉하지 않으며, 반송실(13)을 거쳐서 기판 가열실(15)에 피처리기판을 이동시켜서 가열 처리를 행한다. 이와 같이, 도 8의 제조 장치를 이용함으로써 대기에 접촉하지 않으며, 제작프로세스를 진행시킬 수 있다.
다음에, 제 1 재료막(118)과 결정성 산화물 반도체막(108)으로 이루어진 반도체 적층을 가공하여 섬형의 반도체 적층을 형성한다. 도면에서는, 제 1 재료막(118)과 결정성 산화물 반도체막(108)은 재료가 다르기 때문에, 계면을 실선으로 나타내고, 적층으로 설명하고 있으나, 추후의 열처리 등에 의해 계면이 불명료해지는 경우도 있다. 또한, 제 1 재료막으로서 α-Ga2O3, In2O3를 이용하는 경우에는 결정성 산화물 반도체막(108)과 재료가 일부 동일하기 때문에, 계면이 불명료해지는 경우도 있다.
반도체 적층의 가공은 원하는 형상의 마스크를 반도체 적층 상에 형성한 후, 이 반도체 적층을 에칭함으로써 행할 수 있다. 상술한 마스크는 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는 잉크젯법 등의 방법을 이용하여 마스크를 형성해도 된다.
또한, 반도체 적층의 에칭은 드라이 에칭이어도 웨트 에칭이어도 된다. 물론 이들을 조합시켜서 이용해도 된다.
다음에, 반도체 적층 상에 소스 전극층 및 드레인 전극층(이와 동일한 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전막을 형성하고, 이 도전막을 가공하여 소스 전극층(104a) 및 드레인 전극층(104b)을 형성한다(도 1(C) 참조). 소스 전극층(104a) 및 드레인 전극층(104b)은 스퍼터링법 등에 의해 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오듐, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다.
다음에, 반도체 적층의 일부와 접하고, 또한, 소스 전극층(104a) 및 드레인 전극층(104b)을 덮는 게이트 절연층(102)을 형성한다(도 1(D) 참조). 게이트 절연층(102)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여 형성한 산화물 절연층이며, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 갈륨, 산화질화 알루미늄, 질화산화 알루미늄, 산화 하프늄, 또는 이들의 혼합 재료를 이용하여 단층으로 또는 적층하여 형성한다. 게이트 절연층(102)의 막 두께는 10nm 이상 200nm 이하이다.
본 실시형태에서는, 게이트 절연층(102)로서, 스퍼터링법을 이용하여 100nm의 산화 실리콘막을 형성한다. 그리고 게이트 절연층(102)의 형성 후에 제 2 가열 처리를 행한다. 제 2 가열 처리의 조건은, 비활성 분위기, 산소 분위기, 산소와 질소의 혼합 분위기하에서 200℃ 이상 400℃ 이하로 한다. 또한, 제 2 가열 처리의 가열 시간은 1분 이상 24시간 이하로 한다. 제 2 가열 처리에 의해 게이트 절연층(102)으로부터 반도체 적층으로의 산소 공급이 행해지고, 가열 처리 온도가 높을수록 광을 조사하면서 -BT시험을 행했을 때의 문턱값의 변화량은 억제된다.
다음에, 게이트 절연층(102) 상에 도전막을 형성한 후, 포토리소그래피 공정에 의해 게이트 전극층(112)을 형성한다. 게이트 전극층(112)은 게이트 절연층(102)을 사이에 두고 반도체 적층의 일부와 겹쳐진다. 게이트 전극층(112)을 형성하기 위한 도전막은, 스퍼터링법 등에 의해 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오듐, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다.
다음에, 게이트 전극층(112) 및 게이트 절연층(102)을 덮는 절연막(110a), 절연막(110b)을 형성한다(도 1(E) 참조).
절연막(110a) 및 절연막(110b)은 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 산화 하프늄, 또는 이들의 혼합 재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다. 본 실시형태에서는 절연막(110a)으로서 스퍼터링법으로 얻어지는 300nm의 산화 실리콘막을 이용하여 질소 분위기하에서 250℃로 1시간 가열 처리를 행한다. 그 후, 수분의 침입 방지나 알칼리 금속의 침입방지를 위해서, 절연막(110b)으로서 스퍼터링법으로 얻어지는 질화 실리콘막을 형성한다. Li이나 Na 등의 알칼리 금속은 불순물이기 때문에 함유량을 적게 하는 것이 바람직하며, 반도체 적층 속에 2×1016cm-3 이하, 바람직하게는 1×1015cm-3 이하의 농도로 한다. 또한, 본 실시형태에서는 절연막(110a) 및 절연막(110b)의 2층구조로 하는 예를 도시했으나, 단층 구조로 해도 된다.
이상의 공정으로 탑 게이트형 트랜지스터(120)가 형성된다. a-b면에서 육각형의 격자를 갖는 결합을 갖고, a-b면에 대략 평행인 기판 평면에 대략 수직인 c축을 갖는 육방정 구조의 결정을 포함하는 결정성 산화물 반도체막을 채널 영역에 갖는 트랜지스터(120)는 광조사나 BT 시험 전후의 문턱값 전압의 변화량이 적기 때문에 안정된 전기적 특성을 갖는다.
(실시형태 2)
본 실시형태에서는 실시형태 1과 일부 다른 공정예를 도 2를 사용하여 설명한다. 또한, 도 2에서 도 1과 동일한 부분에는 동일한 부호를 사용하고, 동일한 부호의 상세한 설명은 여기서는 생략한다.
도 2(D)는 탑 게이트형 트랜지스터(130)의 단면도이며, 트랜지스터(130)는 절연 표면을 갖는 기판(100) 상에 산화물 절연층(101), 소스 전극층(104a), 드레인 전극층(104b), 채널 형성 영역을 포함하는 반도체 적층, 게이트 절연층(102), 게이트 전극층(112), 절연막(110a)을 포함한다. 소스 전극층(104a) 및 드레인 전극층(104b)을 덮어서 반도체 적층이 마련된다. 이 반도체 적층의 일부 상에 게이트 절연층(102)을 사이에 두고 게이트 절연층(112)이 마련된다.
또한, 절연막(110a)을 덮어서 절연막(110b)이 마련되어 있다.
이하에 도 2(A) 내지 도 2(D)를 이용하여, 기판 상에 트랜지스터(130)를 제작하는 공정을 설명한다.
우선, 기판(100) 상에 산화물 절연층(101)을 형성한다.
다음에, 산화물 절연층(101) 상에 소스 전극층 및 드레인 전극층(이와 동일한 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전막을 형성하고, 이 도전막을 가공하여 소스 전극층(104a) 및 드레인 전극층(104b)을 형성한다.
다음에, 소스 전극층(104a) 및 드레인 전극층(104b) 상에 막 두께 1nm 이상 10nm 이하의 제 1 재료막(118)을 형성한다(도 2(A) 참조).
다음에, 제 1 재료막(118) 상에 10nm보다 두꺼운 결정성 산화물 반도체막(108)을 형성한다(도 2(B) 참조).
다음에, 기판을 배치하는 분위기를 질소 또는 건조 공기로 하여 가열 처리를 행한다. 가열 처리의 온도는 400℃ 이상 750℃ 이하로 한다.
다음에, 필요하다면 제 1 재료막(118)과 결정성 산화물 반도체막(108)으로 이루어진 반도체 적층을 가공하여 섬형의 반도체 적층을 형성한다.
다음에, 반도체 적층 상에 게이트 절연층(102)을 형성한다(도 2(C) 참조).
다음에, 게이트 절연층(102) 상에 도전막을 형성한 후, 포토리소그래피 공정에 의해 게이트 전극층(112)을 형성한다. 게이트 전극층(112)은 게이트 절연층(102)을 사이에 두고 반도체 적층의 일부와 겹쳐진다.
다음에, 게이트 전극층(112) 및 게이트 절연층(102)을 덮는 절연막(110a), 절연막(110b)을 형성한다(도 2(D) 참조).
이상의 공정으로 탑 게이트형 트랜지스터(130)가 형성된다.
도 2(D)에 도시한 트랜지스터(130)에 있어서도, a-b면에서 육각형의 격자를 갖는 결합을 갖고, a-b면에 대략 평행인 기판 평면에 대략 수직인 c축을 갖는 육방정 구조의 결정을 포함하는 결정성 산화물 반도체막을 채널 영역에 가지므로, 트랜지스터(130)는 광조사나 BT 시험 전후의 문턱값 전압의 변화량이 적기 때문에 안정된 전기적 특성을 갖는다.
본 실시형태는 실시형태 1과 자유롭게 조합시킬 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1과 일부 다른 공정예를 도 3을 이용하여 설명한다. 또한, 도 3에서 도 1과 동일한 부분에는 동일한 부호를 이용하고, 동일한 부호의 상세한 설명은 여기서는 생략한다.
도 3(F)는 보텀 게이트형 트랜지스터(140)의 단면도이며, 트랜지스터(140)는 절연 표면을 갖는 기판(100) 상에 산화물 절연층(101), 게이트 전극층(112), 게이트 절연층(102), 소스 전극층(104a), 드레인 전극층(104b), 채널 형성 영역을 포함하는 반도체 적층, 절연막(110a)을 포함한다. 소스 전극층(104a) 및 드레인 전극층(104b)을 덮어서 반도체 적층이 마련된다. 이 반도체 적층에서, 게이트 절연층(102)을 사이에 두고 게이트 전극층(112)과 겹쳐지는 영역의 일부가 채널 형성 영역으로서 기능한다.
또한, 절연막(110a)을 덮어서 절연막(110b)이 마련되어 있다.
이하에 도 3(A) 내지 도 3(F)를 이용하여, 기판 상에 트랜지스터(140)를 제작하는 공정을 설명한다.
우선, 기판(100) 상에 산화물 절연층(101)을 형성한다.
다음에, 산화물 절연층(101) 상에 도전막을 형성한 후, 포토리소그래피공정에 의해 게이트 전극층(112)을 형성한다.
다음에, 게이트 전극층(112) 상에 게이트 절연층(102)을 형성한다(도 3(A) 참조).
다음에, 게이트 절연층(102) 상에 소스 전극층 및 드레인 전극층(이와 동일한 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전막을 형성하고, 이 도전막을 가공하여 소스 전극층(104a) 및 드레인 전극층(104b)을 형성한다(도 3(B) 참조).
다음에, 소스 전극층(104a) 및 드레인 전극층(104b) 상에 막 두께 1nm 이상 10nm 이하의 제 1 재료막(118)을 형성한다(도 3(C) 참조).
다음에, 제 1 재료막(118) 상에 10nm보다 두꺼운 결정성 산화물 반도체막(108)을 형성한다(도 3(D) 참조).
다음에, 기판을 배치하는 분위기를 질소 또는 건조 공기로 하여 가열 처리를 행한다. 가열 처리의 온도는 400℃ 이상 750℃ 이하로 한다. 또한, 가열 처리의 가열 시간은 1분 이상 24시간 이하로 한다.
다음에, 제 1 재료막(118)과 결정성 산화물 반도체막(108)으로 이루어진 반도체 적층을 가공하여 섬형의 반도체 적층을 형성한다(도 3(E) 참조).
반도체 적층의 가공은 원하는 형상의 마스크를 반도체 적층 상에 형성한 후, 이 반도체 적층을 에칭함으로써 행할 수 있다. 상술한 마스크는 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 이용하여 마스크를 형성해도 된다.
또한, 반도체 적층의 에칭은 드라이 에칭이어도 웨트 에칭이어도 된다. 물론 이들을 조합시켜서 이용해도 된다.
다음에, 반도체 적층, 소스 전극층(104a) 및 드레인 전극층(104b)을 덮는 절연막(110a), 절연막(110b)을 형성한다(도 3(F) 참조).
이상의 공정으로 보텀 게이트형 트랜지스터(140)가 형성된다.
도 3(F)에 도시한 트랜지스터(140)에 있어서도, a-b면에서 육각형의 격자를 갖는 결합을 갖고, a-b면에 대략 평행인 기판 평면에 대략 수직인 c축을 갖는 육방정 구조의 결정을 포함하는 결정성 산화물 반도체막을 채널 영역에 가지므로, 트랜지스터(140)는 광조사나 BT 시험 전후의 문턱값 전압의 변화량이 적기 때문에 안정된 전기적 특성을 갖는다.
본 실시형태는 실시형태 1과 자유롭게 조합시킬 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 3과 일부 다른 공정예를 도 4를 이용하여 설명한다. 또한, 도 4에서 도 3과 동일한 부분에는 동일한 부호를 이용하고, 동일한 부호의 상세한 설명은 여기서는 생략한다.
도 4(E)는 보텀 게이트형 트랜지스터(150)의 단면도이며, 트랜지스터(150)는 절연 표면을 갖는 기판(100) 상에 산화물 절연층(101), 게이트 전극층(112), 게이트 절연층(102), 채널 형성 영역을 포함하는 반도체 적층, 소스 전극층(104a), 드레인 전극층(104b), 절연막(110a)을 포함한다. 반도체 적층을 덮어서 소스 전극층(104a) 및 드레인 전극층(104b)이 마련된다. 반도체 적층에서, 게이트 절연층(102)을 사이에 두고 게이트 전극층(112)과 겹쳐지는 영역의 일부가 채널 형성 영역으로서 기능한다.
또한, 절연막(110a)을 덮어서 절연막(110b)이 마련되어 있다.
이하에 도 4(A) 내지 도 4(F)를 이용하여, 기판 상에 트랜지스터(150)를 제작하는 공정을 설명한다.
우선, 기판(100) 상에 산화물 절연층(101)을 형성한다.
다음에, 산화물 절연층(101) 상에 도전막을 형성한 후, 포토리소그래피공정에 의해 게이트 전극층(112)을 형성한다.
다음에, 게이트 전극층(112) 상에 게이트 절연층(102)을 형성한다(도 4(A) 참조).
다음에, 게이트 절연층(102) 상에 막 두께 1nm 이상 10nm 이하의 제 1 재료막(118)을 형성한다(도 4(B) 참조).
다음에, 제 1 재료막(118) 상에 10nm보다 두꺼운 결정성 산화물 반도체막(108)을 형성한다(도 4(C) 참조).
다음에, 제 1 재료막(118)과 결정성 산화물 반도체막(108)으로 이루어진 반도체 적층을 가공하여 섬형의 반도체 적층을 형성한다(도 4(D) 참조).
반도체 적층의 가공은 원하는 형상의 마스크를 반도체 적층 상에 형성한 후, 이 반도체 적층을 에칭함으로써 행할 수 있다. 상술한 마스크는 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 이용하여 마스크를 형성해도 된다.
또한, 반도체 적층의 에칭은 드라이 에칭이어도 웨트 에칭이어도 된다. 물론 이들을 조합시켜서 이용해도 된다.
다음에, 반도체 적층 상에 소스 전극층 및 드레인 전극층(이와 동일한 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전막을 형성하고, 이 도전막을 가공하여 소스 전극층(104a) 및 드레인 전극층(104b)을 형성한다.
다음에, 반도체 적층, 소스 전극층(104a) 및 드레인 전극층(104b)을 덮는 절연막(110a), 절연막(110b)을 형성한다(도 4(E) 참조). 절연막(110a)은 산화물 절연재료를 이용하여 형성하고, 성막 후에 가열 처리를 행하는 것이 바람직하다. 가열 처리에 의해 절연막(110a)으로부터 반도체 적층으로의 산소 공급이 행해진다. 가열 처리의 조건은 비활성 분위기, 산소 분위기, 산소와 질소의 혼합 분위기하에서 200℃ 이상 400℃ 이하로 한다. 또한, 이 가열 처리의 가열 시간은 1분 이상 24시간 이하로 한다.
이상의 공정으로 보텀 게이트형 트랜지스터(150)가 형성된다.
도 4(E)에 도시한 트랜지스터(150)에 있어서도, a-b면에서 육각형의 격자를 갖는 결합을 갖고, a-b면에 대략 평행인 기판 평면에 대략 수직인 c축을 갖는 육방정 구조의 결정을 포함하는 결정성 산화물 반도체막을 채널 영역에 가지므로, 트랜지스터(150)는 광조사나 BT 시험 전후의 문턱값 전압의 변화량이 적기 때문에 안정된 전기적 특성을 갖는다.
본 실시형태는 실시형태 1과 자유롭게 조합시킬 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 1과 일부 다른 구조예를 도 5를 이용하여 설명한다. 또한, 도 5에서 도 1과 동일한 부분에는 동일한 부호를 이용하고, 동일한 부호의 상세한 설명은 여기서는 생략한다.
실시형태 1에서는 제 1 재료막으로서 질화 갈륨막을 이용하는 예를 나타냈으나, 본 실시형태에서는 육방정 결정 구조를 갖는 다른 재료를 이용하는 예를 이하에 나타낸다.
질화 갈륨막과 동일한 섬유아연석형 결정 구조인 질화 알루미늄막을 이용하는 경우, 질화 알루미늄막은 절연 재료이기 때문에 반도체층으로서 기능하는 것이 아니라 하지 절연층의 일부로서 기능하게 된다.
또한, 코런덤형 결정 구조인 α-Al2O3막을 이용할 수도 있다. α-Al2O3막은 화학증착법을 이용하여 형성할 수 있다. α-Al2O3막을 이용하는 경우에도 α-Al2O3막은 절연재료이기 때문에 반도체층으로서 기능하는 것이 아니라, 하지 절연층의 일부로서 기능한다.
도 5(C)는 상면도인 도 5(D)의 쇄선 C1-C2로 절단한 단면도이며, 탑 게이트형 트랜지스터(160)의 단면구조를 도시하고 있다. 트랜지스터(160)는 절연 표면을 갖는 기판(100) 상에 산화물 절연층(101), 제 1 재료막(118), 채널 형성 영역을 포함하는 결정성 산화물 반도체막(108), n+층(113a, 113b), 소스 전극층(104a), 드레인 전극층(104b), 게이트 절연층(102), 게이트 전극층(112), 절연층(114), 절연막(110a)을 포함한다. 결정성 산화물 반도체막(108)의 단부 및 n+층(113a, 113b)의 단부를 덮어서 소스 전극층(104a) 및 드레인 전극층(104b)이 마련되고, 소스 전극층(104a) 및 드레인 전극층(104b)을 덮는 게이트 절연층(102)은 결정성 산화물 반도체막(108)의 일부에 접한다. 이 결정성 산화물 반도체막(108)의 일부 상에 게이트 절연층(102)을 사이에 두고 게이트 전극층(112)이 마련된다.
또한, 게이트 전극층(112)과 소스 전극층(104a) 사이에 형성되는 기생 용량, 및 게이트 전극층(112)과 드레인 전극층(104b) 사이에 형성되는 기생 용량을 저감시키기 위해서, 게이트 절연층(102) 상에 소스 전극층(104a) 및 드레인 전극층(104b)과 겹쳐지는 절연층(114)이 형성되어 있다. 또한, 게이트 전극층(112) 및 절연층(114)은 절연막(110a)으로 덮이고, 절연막(110a)을 덮는 절연막(110b)이 마련되어 있다.
이하, 도 5(A) 및 도 5(C)를 이용하여, 기판 상에 트랜지스터(160)를 제작하는 공정을 설명한다.
우선, 기판(100) 상에 산화물 절연층(101)을 형성한다. 산화물 절연층(101)은 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막으로 형성한다.
다음에, 산화물 절연층(101) 상에 막 두께 1nm 이상 10nm 이하의 제 1 재료막(118)을 형성한다(도 5(A) 참조).
본 실시형태에서는 기판으로서 석영 기판을 이용하고, 제 1 재료막(118)으로서 승화법을 이용하여 형성되는 질화 알루미늄막을 이용한다.
다음에, 제 1 재료막(118) 상에 10nm보다 두꺼운 결정성 산화물 반도체막(108)을 형성한다(도 5(B) 참조).
본 실시형태에서는 산화물 반도체용 타겟(In-Ga-Zn-O계 산화물 반도체용 타겟(In2O3 : Ga2O3 : ZnO = 1 : 1 : 2[mol수비])을 이용하여 기판과 타겟 사이의 거리를 170mm, 기판 온도 400℃, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소만, 아르곤만 또는 아르곤 및 산소의 분위기하에서 막 두께 25nm의 결정성 산화물 반도체막을 성막한다.
다음에, 기판을 배치하는 분위기를 질소 또는 건조공기로 하여 가열 처리를 행한다. 가열 처리의 온도는 400℃ 이상 650℃ 이하로 한다. 또한, 가열 처리의 가열 시간은 1분 이상 24시간 이하로 한다.
다음에, In-Zn-O계 재료, In-Sn-O계 재료, In-O계 재료, Sn-O계 재료를 이용하여, n+층으로서 기능하는 막을 1nm 이상 10nm 이하의 막 두께로 형성한다. 또한, n+층으로서 상기 재료에 SiO2를 포함시켜도 된다. 본 실시형태에서는, SiO2를 포함하는 In-Sn-O막을 막 두께 5nm으로 성막한다.
다음에, 제 1 재료막(118)과 결정성 산화물 반도체막(108)과 n+층으로서 기능하는 막을 가공한다.
다음에, n+층으로서 기능하는 막 상에, 소스 전극층 및 드레인 전극층(이와 동일한 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전막을 형성하고, 이 도전막을 가공하여 소스 전극층(104a) 및 드레인 전극층(104b)을 형성한다. 그리고 도전막의 가공시 또는 그 후에 에칭을 행하여, n+층으로서 기능하는 막을 선택적으로 에칭하여, 결정성 산화물 반도체막(108)의 일부를 노출시킨다. 또한, n+층으로서 기능하는 막을 선택적으로 에칭함으로써, 소스 전극층(104a)과 겹쳐지는 n+층(113a)과, 드레인 전극층(104b)과 겹쳐지는 n+층(113b)이 형성된다. n+층(113a, 113b)의 단부는 테이퍼형상으로 하는 것이 바람직하다.
소스 전극층(104a) 및 드레인 전극층(104b)은 스퍼터링법 등에 의해 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오듐, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다.
결정성 산화물 반도체막(108)과 소스 전극층(104a)(또는 드레인 전극층(104b)) 사이에 n+층(113a, 113b)을 형성함으로써, 결정성 산화물 반도체막(108)과 소스 전극층(104a)의 접촉 저항, 및 결정성 산화물 반도체막(108)과 드레인 전극층(104b)의 접촉 저항보다 저감된 접촉 저항을 실현할 수 있다. 또한, n+층(113a, 113b)을 형성함으로써 기생 저항을 저감시킬 수 있고, 나아가서 BT시험에서 마이너스 게이트 스트레스를 인가하기 전후의 온 전류의 변화량(Ion 열화)을 억제할 수 있다.
다음에, 노출시킨 결정성 산화물 반도체막(108)의 일부와 접하고, 또한, 소스 전극층(104a) 및 드레인 전극층(104b)을 덮는 게이트 절연층(102)을 형성한다. 게이트 절연층(102)은 산화물 절연 재료를 이용하여 형성하고, 성막 후에 가열 처리를 행하는 것이 바람직하다. 이 가열 처리에 의해, 게이트 절연층(102)으로부터 결정성 산화물 반도체막(108)으로의 산소 공급이 행해진다. 이 가열 처리의 조건은 비활성 분위기, 산소 분위기, 산소와 질소의 혼합 분위기하에서 200℃ 이상 400℃ 이하로 한다. 또한, 이 가열 처리의 가열 시간은 1분 이상 24시간 이하로 한다.
다음에, 게이트 절연층(102) 상에 절연막을 형성한 후, 게이트 절연층(102)이 결정성 산화물 반도체막(108)과 접하고 있는 영역과 겹쳐지는 절연막을 선택적으로 제거하여, 게이트 절연층(102)의 일부를 노출시킨다.
절연막(114)은 추후에 형성되는 게이트 전극층(112)과 소스 전극층(104a) 사이에 형성되는 기생 용량, 또는 게이트 전극층(112)과 드레인 전극층(104b) 사이에 형성되는 기생 용량을 저감시키는 역할을 하고 있다. 또한, 절연막(114)은, 예를 들어 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 갈륨, 이들의 혼합 재료 등을 이용하여 형성할 수 있다.
다음에, 게이트 절연층(102) 상에 도전막을 형성한 후, 포토리소그래피 공정에 의해 게이트 전극층(112)을 형성한다. 게이트 전극층(112)은 스퍼터링법 등에 의해 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오듐, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다.
다음에, 게이트 전극층(112) 및 절연막(114)을 덮는 절연막(110a), 절연막(110b)을 형성한다(도 5(C) 참조).
절연막(110a) 및 절연막(110b)은 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 산화 하프늄, 또는 이들의 혼합 재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다.
이상의 공정으로 탑 게이트형 트랜지스터(160)가 형성된다.
도 5(C)에 도시한 트랜지스터(160)에 있어서도, a-b면에서 육각형의 격자를 갖는 결합을 갖고, a-b면에 대략 평행인 기판 평면에 대략 수직인 c축을 갖는 육방정 구조의 결정을 포함하는 결정성 산화물 반도체막을 채널 영역에 가지므로, 트랜지스터(160)는 광조사나 BT 시험 전후의 문턱값 전압의 변화량이 적기 때문에 안정된 전기적 특성을 갖는다.
본 실시형태는 실시형태 1 내지 4 중 어느 하나와 자유롭게 조합시킬 수 있다.
또한, 실시형태 3, 또는 실시형태 4에 조합시키는 경우, 제 1 재료막으로서 질화 알루미늄막이나 α-Al2O3막을 이용하는 경우, 제 1 재료막은 반도체층으로서 기능하지 않고, 게이트 절연층의 일부로서 기능한다.
(실시형태 6)
본 실시형태에서는 동일한 기판 상에 적어도 구동 회로의 일부와, 화소부에 배치하는 트랜지스터를 제작하는 예에 대해서 이하에 설명한다.
화소부에 배치하는 트랜지스터는 실시형태 1 내지 5 중 어느 하나에 따라서 형성한다. 또한, 실시형태 1 내지 5에 나타내는 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중 n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 트랜지스터와 동일 기판 상에 형성한다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 9(A)에 도시한다. 표시 장치의 기판(5300) 상에는 화소부(5301), 제 1 주사선 구동 회로(5302), 제 2 주사선 구동 회로(5303), 신호선 구동 회로(5304)를 갖는다. 화소부(5301)에는 복수의 신호선이 신호선 구동 회로(5304)로부터 연신되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(5302) 및 주사선 구동 회로(5303)로부터 연신되어 배치되어 있다. 또한, 주사선과 신호선과의 교차영역에는 각각 표시 소자를 갖는 화소가 매트릭스형상으로 마련되어 있다. 또한, 표시 장치의 기판(5300)은 FPC(Flexible Printed Circuit) 등의 접속부를 통해서 타이밍 제어 회로(컨트롤러, 제어 IC라고도 한다.)에 접속되어 있다.
도 9(A)에서는 제 1 주사선 구동 회로(5302), 제 주사선 구동 회로(5303), 신호선 구동 회로(5304)는 화소부(5301)와 동일한 기판(5300) 상에 형성된다. 그렇기 때문에, 외부에 마련하는 구동 회로 등의 부품의 수가 감소되므로 비용의 저감을 도모할 수 있다. 또한, 기판(5300)의 외부에 구동 회로를 마련한 경우, 배선을 연신시킬 필요가 생겨서, 배선간의 접속 수가 증가된다. 동일한 기판(5300) 상에 구동 회로를 마련한 경우, 그 배선간의 접속 수를 감소시킬 수 있어, 신뢰성의 향상 또는 수율의 향상을 도모할 수 있다.
또한, 화소부의 회로구성의 일례를 도 9(B)에 도시한다. 여기서는 VA형 액정표시패널의 화소구조를 도시한다.
이 화소 구조는 하나의 화소에 복수의 화소 전극층이 있고, 각각의 화소 전극층에 트랜지스터가 접속되어 있다. 각 TFT는 다른 게이트 신호로 구동되도록 구성되어 있다. 즉, 멀티 도메인이 설계된 화소에 있어서, 개개의 화소 전극층에 인가하는 신호를 독립적으로 제어하는 구성을 가지고 있다.
트랜지스터(628)의 게이트 배선(602)과 트랜지스터(629)의 게이트 배선(603)은 다른 게이트 신호를 부여할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극층 또는 드레인 전극층(616)은 트랜지스터(628)와 트랜지스터(629)에서 공통적으로 이용되고 있다. 트랜지스터(628)와 트랜지스터(629)는 실시형태 1 내지 5 중 어느 하나의 트랜지스터를 적절히 이용할 수 있다.
트랜지스터(628) 또는 트랜지스터(629)와 전기적으로 접속하는 제 1 화소 전극층과 제 2 화소 전극층의 형상은 다르며, 이들은 슬릿에 의해 분리되어 있다. V자형으로 벌어지는 제 1 화소 전극층의 외측을 둘러싸도록 제 2 화소 전극층이 형성되어 있다. 제 1 화소 전극층과 제 2 화소 전극층에 인가하는 전압의 타이밍을 트랜지스터(628) 및 트랜지스터(629)에 의해 달리함으로써 액정의 배향을 제어하고 있다. 트랜지스터(628)는 게이트 배선(602)과 접속하고, 트랜지스터(629)는 게이트 배선(603)과 접속하고 있다. 게이트 배선(602)과 게이트 배선(603)은 다른 게이트 신호를 부여함으로써, 트랜지스터(628)와 트랜지스터(629)의 동작 타이밍을 달리 할 수 있다.
또한, 용량 배선(690)과, 유전체로서 기능하는 게이트 절연층과, 제 1 화소 전극층 또는 제 2 화소 전극층과 전기적으로 접속하는 용량 전극으로 보유 용량을 형성한다.
제 1 화소 전극층과 액정층과 대향 전극층이 서로 겹쳐짐으로써, 제 1 액정소자(651)가 형성되어 있다. 또한, 제 2 화소 전극층과 액정층과 대향 전극층이 서로 겹쳐짐으로써, 제 2 액정소자(652)가 형성되어 있다. 또한, 한 화소에 제 1 액정소자(651)와 제 2 액정소자(652)가 마련된 멀티 도메인 구조이다.
또한, 도 9(B)에 도시한 화소 구성은 이에 한정되지 않는다. 예를 들어, 도 9(B)에 도시한 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서 또는 논리 회로 등을 추가해도 된다.
또한, 화소부의 회로 구성의 다른 일례를 도 9(C)에 도시한다. 여기서는 유기 EL소자를 이용한 표시 패널의 화소 구조를 도시한다.
유기 EL소자는 발광 소자에 전압을 인가함으로써, 한쌍의 전극으로부터 전자 및 정공이 각각 발광성 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성 유기 화합물이 여기상태를 형성하고, 그 여기상태가 기저상태로 돌아갈 때에 발광한다. 이와 같은 메카니즘으로부터, 이와 같은 발광 소자는 전류여기형 발광 소자라고 불린다.
도 9(C)는 반도체 장치의 예로서 디지털 시간 계조 구동을 적용 가능한 화소 구성의 일례를 도시한 도면이다.
디지털 시간 계조 구동을 적용 가능한 화소의 구성 및 화소의 동작에 대해서 설명한다. 여기서는 산화물 반도체층을 채널 형성 영역에 이용하는 n채널형 트랜지스터를 하나의 화소에 2개 이용하는 예를 도시한다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 가지고 있다. 스위칭용 트랜지스터(6401)는 게이트 전극층이 주사선(6406)에 접속되고, 제 1 전극(소스 전극층 및 드레인 전극층의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극층 및 드레인 전극층의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트 전극층에 접속되어 있다. 구동용 트랜지스터(6402)는 게이트 전극층이 용량 소자(6403)를 사이에 두고 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소전극)에 접속되어 있다. 발광 소자(6404)의 제 2 전극은 공통전극(6408)에 상당한다. 공통 전극(6408)은 동일한 기판 상에 형성되는 공통 전위선과 전기적으로 접속된다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정되어 있다. 또한, 저전원 전위란 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위 < 고전원 전위를 만족하는 전위이며, 저전원 전위로서는 예를 들어 GND, 0V 등이 설정되어 있어도 된다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가하여, 발광 소자(6404)에 전류를 유입시켜서 발광 소자(6404)를 발광시키기 때문에, 고전위 전위와 저전원 전위의 전위차가 발광 소자(6404)의 순방향 문턱값 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하는 것으로서 생략할 수도 있다. 구동용 트랜지스터(6402)의 게이트 용량은 채널 형성 영역과 게이트 전극층 사이에 형성되어 있어도 된다.
여기서, 전압 입력 전압 구동 방식의 경우에는 구동용 트랜지스터(6402)의 게이트 전극층에는 구동용 트랜지스터(6402)가 충분히 온 또는 오프되는 두 가지 상태가 되도록 하는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형영역에서 동작시킨다. 구동용 트랜지스터(6402)를 선형영역에서 동작시키기 위해서, 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트 전극층에 인가한다. 또한, 신호선(6405)에는 (전원선 전압 + 구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다.
또한, 디지털 시간 계조 구동 대신에 아날로그 계조 구동을 행하는 경우, 신호의 입력을 달리 함으로써, 도 9(C)와 동일한 화소 구성을 이용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트 전극층에 발광 소자(6404)의 순방향 전압 + 구동용 트랜지스터(6402)의 Vth 이상의 전압을 인가한다. 발광 소자(6404)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 나타내고 있으며, 적어도 순방향 문턱값 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작되도록 하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 유입시킬 수 있다. 구동용 트랜지스터(6402)의 포화 영역에서 동작시키기 위해서, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 유입시키고, 아날로그 계조 구동을 행할 수 있다.
또한, 도 9(C)에 도시한 화소 구성은 이에 한정되지 않는다. 예를 들어, 도 9(C)에 도시한 화소에 새롭게 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로 등을 추가해도 된다.
(실시형태 7)
본 명세서에 개시하는 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 한다.), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포트 프레임, 휴대 전화기(휴대 전화, 휴대 전화장치라고도 한다.), 휴대형 게임기, 휴대정보단말, 음향재생장치, 파친코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 표시 장치를 구비하는 전자 기기의 예에 대해서 설명한다.
도 10(A)는 휴대형 정보 단말이며, 본체(3001), 하우징(3002), 표시부(3003a, 3003b) 등에 의해 구성되어 있다. 표시부(3003b)는 터치 패널로 되어 있으며, 표시부(3003b)에 표시되는 키보드 버튼(3004)에 접촉함으로써 화면 조작이나 문자 입력을 행할 수 있다. 물론 표시부(3003a)를 터치 패널로서 구성해도 된다. 실시형태 1에서 나타낸 트랜지스터를 스위칭 소자로 하여 액정 패널이나 유기발광 패널을 제작하여 표시부(3003a, 3003b)에 적용함으로써, 신뢰성이 높은 휴대형 정보 단말로 할 수 있다.
도 10(A)는 다양한 정보(정지 화상, 동화상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 된다.
또한, 도 10(A)에 도시한 휴대형 정보 단말은 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하여 다운 로드하는 구성으로 하는 것도 가능하다.
도 10(B)는 휴대 음악 플레이어이며, 본체(3021)에는 표시부(3023)와, 귀에 장착하기 위한 고정부(3022)와, 스피커, 조작 버튼(3024), 외부 메모리 슬롯(3025) 등이 마련되어 있다. 실시형태 1에서 나타낸 트랜지스터를 스위칭 소자로 하여 액정 패널이나 유기 발광 패널을 제작하여 표시부(3023)에 적용함으로써, 보다 신뢰성이 높은 휴대 음악 플레이어로 할 수 있다.
또한, 도 10(B)에 도시한 휴대 음악 플레이어에 안네나나 마이크 기능이나 무선기능을 부여하고, 휴대 전화와 연계시키면, 승용차 등을 운전하면서 와이어리스에 의한 핸즈프리 대화도 가능하다.
도 10(C)는 휴대 전화이며, 하우징(2800) 및 하우징(2801)의 두 개의 하우징으로 구성되어 있다. 하우징(2801)에는 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부접속단자(2808) 등을 구비하고 있다. 또한, 하우징(2800)에는 휴대형 정보 단말의 충전을 행하는 태양전지셀(2810), 외부 메모리 슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 하우징(2801) 내부에 내장되어 있다. 실시형태 1에서 나타낸 트랜지스터를 표시패널(2802)에 적용함으로써, 신뢰성이 높은 휴대 전화로 할 수 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고 있으며, 도 10(C)에는 영상으로 표시되어 있는 복수의 조작 키(2805)를 점선으로 나타내고 있다. 또한, 태양 전지셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압시키기 위한 승압 회로도 실장하고 있다.
예를 들어, 승압 회로 등의 전원 회로에 이용되는 파워 트랜지스터도 실시형태 1에 나타낸 트랜지스터(120)의 결정성 산화물 반도체막(108)의 막 두께를 2㎛ 이상 50㎛ 이하로 함으로써 형성할 수 있다.
표시 패널(2802)은 사용 형태에 따라서 표시의 방향이 적절히 변화된다. 또한, 표시 패널(2802)과 동일한 면 상에 카메라용 렌즈(2807)를 구비하고 있기 때문에, 텔레비전 전화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정되지 않고, 텔레비전 전화, 녹음, 재생 등이 가능하다. 또한, 하우징(2800)과 하우징(2801)은 슬라이드되어, 도 10(C)와 같이 전개되어 있는 상태에서 서로 겹쳐진 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다.
외부접속단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하며, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여, 보다 다량의 데이터 저장 및 이동에 대응할 수 있다.
또한, 상기 기능과 더불어, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 된다.
도 10(D)는 텔레비전 장치의 일례를 도시하고 있다. 텔레비전 장치(9600)는 하우징(9601)에 표시부(9603)가 통합되어 있다. 표시부(9603)에 의해 영상을 표시할 수 있다. 또한, 여기서는 CPU를 내장한 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 도시하고 있다. 실시형태 1에서 나타낸 트랜지스터를 표시부(9603)에 적용함으로써, 신뢰성이 높은 텔레비전 장치(9600)로 할 수 있다.
텔레비전 장치(9600)의 조작은 하우징(9601)이 구비하는 조작 스위치나, 별체의 리모콘 조작기에 의해 행할 수 있다. 또한, 리모콘 조작기에 이 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 마련하는 구성으로 해도 된다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반적인 텔레비전 방송의 수신을 행할 수 있고, 나아가 모뎀을 통해서 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 또는 각 수신자 사이 등)의 전보통신을 행하는 것도 가능하다.
또한, 텔레비전 장치(9600)는 외부 접속 단자(9604)나 기억 매체 재생 녹화부(9602), 외부 메모리 슬롯을 구비하고 있다. 외부 접속 단자(9604)는 USB 케이블 등의 각종 케이블과 접속 가능하며, 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 기억 매체 재생 녹화부(9602)에서는 디스크 형상의 기록 매체를 삽입하고, 기록 매체에 기억되어 있는 데이터의 독출, 기록 매체로의 기입이 가능하다. 또한, 외부 메모리 슬롯에 끼워 넣어진 외부 메모리(9606)에 데이터로 저장되어 있는 화상이나 영상 등을 표시부(9603)에 투영시키는 것도 가능하다.
10a : 성막장치 10b : 성막장치
10c : 성막장치 11 : 기판공급실
12a : 로드 로크실 12b : 로드 로크실
13 : 반송실 14 : 카세트 포트
15 : 기판가열실 100 : 기판
101 : 산화물 절연층 102 : 게이트 절연층
103 : 제 2 게이트 절연층 104a : 소스 전극층
104b : 드레인 전극층 108 : 결정성 산화물 반도체막
110a : 절연막 110b : 절연막
113a : n+층 113b : n+층
112 : 게이트 전극층 114 : 절연막
118 : 제 1 재료막 120 : 트랜지스터
130 : 트랜지스터 140 : 트랜지스터
150 : 트랜지스터 160 : 트랜지스터

Claims (13)

  1. 절연 표면 위의 육방정 결정 구조를 갖는 제 1 재료막을 형성하는 공정과,
    상기 제 1 재료막과 접하여 그 위에 있는 육방정 결정 구조를 갖는 제 2 재료막을 형성하는 공정을 포함하고,
    상기 제 2 재료막은 상기 제 1 재료막보다 두껍고,
    상기 제 2 재료막은 결정성 산화물 반도체막인, 반도체 장치 제작 방법.
  2. 제 1 항에 있어서,
    상기 제 1 재료막은 섬유아연석형 결정 구조 또는 코런덤형 결정 구조를 갖는, 반도체 장치 제작 방법.
  3. 제 1 항에 있어서,
    상기 제 1 재료막은 질화 갈륨 또는 질화 알루미늄을 포함하는, 반도체 장치 제작 방법.
  4. 제 1 항에 있어서,
    상기 제 1 재료막은 α-Al2O3, α-Ga2O3, In2O3, Ti2O3, V2O3, Cr2O3, 또는 α-Fe2O3 를 포함하는, 반도체 장치 제작 방법.
  5. 제 1 항에 있어서,
    상기 제 2 재료막은 아연, 인듐 또는 갈륨 중 적어도 하나를 포함하는, 반도체 장치 제작 방법.
  6. 절연 표면 위의 육방정 결정 구조를 갖는 제 1 재료막과,
    상기 제 1 재료막과 접하여 그 위에 있는 육방정 결정 구조를 갖는 제 2 재료막과,
    상기 제 2 재료막 위의 게이트 절연층과,
    상기 게이트 절연층 위의 게이트 전극층을 포함하고,
    상기 제 2 재료막은 상기 제 1 재료막보다 두껍고,
    상기 제 2 재료막은 결정성 산화물 반도체막인, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 재료막은 질화 갈륨 또는 질화 알루미늄을 포함하는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 1 재료막은 α-Al2O3, α-Ga2O3, In2O3, Ti2O3, V2O3, Cr2O3, 또는 α-Fe2O3 를 포함하는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 2 재료막은 아연, 인듐 또는 갈륨을 포함하는, 반도체 장치.
  10. 절연 표면 위의 게이트 전극층과,
    상기 게이트 전극층 위의 게이트 절연층과,
    상기 게이트 절연층 위의 육방정 결정 구조를 갖는 제 1 재료막과,
    상기 제 1 재료막과 접하여 그 위에 있는 육방정 결정 구조를 갖는 제 2 재료막을 포함하고,
    상기 제 2 재료막은 상기 제 1 재료막보다 두껍고,
    상기 제 2 재료막은 결정성 산화물 반도체막인, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 재료막은 질화 갈륨 또는 질화 알루미늄을 포함하는, 반도체 장치.
  12. 제 10 항에 있어서,
    상기 제 1 재료막은 α-Al2O3, α-Ga2O3, In2O3, Ti2O3, V2O3, Cr2O3, 또는 α-Fe2O3 를 포함하는, 반도체 장치.
  13. 제 10 항에 있어서,
    상기 제 2 재료막은 아연, 인듐 또는 갈륨을 포함하는, 반도체 장치.
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