JP5648019B2 - 表示装置の作製方法 - Google Patents

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Description

半導体装置の作製方法に関し、特に、薄くてフレキシブルな（可撓性を有する）半導体装置を作製する方法に関する。また、異なる層に絶縁膜を介して形成された配線間に生じる寄生容量を低減する方法に関する。なお、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、特に本発明は、絶縁体上に半導体層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の素子を用いた集積回路、薄膜トランジスタ（ＴＦＴ）を用いて構成されたアクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置等に好適に適用できる。ここで、本明細書において、薄膜デバイスとは、半導体薄膜を用いて構成した薄膜トランジスタ（ＴＦＴ）および配線、導電層、抵抗もしくは容量素子等のうち、少なくとも１つを含む電子デバイスのことを指す。
半導体装置の一つとして、絶縁体上に半導体層を形成したＳＯＩ構造の素子を用いた集積回路がある。半導体層が絶縁体上に形成されているため、寄生容量が少なく、高速動作が可能である。
半導体装置の一つとして、アクティブマトリクス型液晶表示装置がある。アクティブマトリクス型液晶表示装置は、画素のスイッチング素子として用いられる薄膜トランジスタ（ＴＦＴ）を形成した基板（ＴＦＴ形成基板）と、対向電極を形成した基板（対向基板）とを貼り合わせ、間隙に液晶を注入した構造が主流である。このアクティブマトリクス型液晶表示装置は、ガラス等の透明基板上に形成されたＴＦＴにより、液晶へ印加する電圧を１画素ごとに制御できるため、画像が鮮明であり、ＯＡ機器やＴＶ等に広く用いられている。
また、半導体装置の一つとして、アクティブマトリクス型ＥＬ表示装置が知られている。アクティブマトリクス型ＥＬ表示装置は、２枚の電極の間にＥＬ材料を挟みこんだ構造をしており、電流を流して発光させる。複数個の画素トランジスタを用いて、ＥＬ材料に流す電流を一画素ごとに制御できるため、画像が鮮明である。
これらの半導体装置は、ますます微細化され集積度が向上されている。半導体装置の配線間に生じる寄生容量は、電気信号に伝播遅延を引き起こし、電気回路の高速動作や電気信号の正確な伝播を妨げる原因となっている。配線間に生じる寄生容量は、同じ層に形成された配線間に生じるものと、異なる層に絶縁膜を介して形成された配線間に生じるものとがある。
集積度が向上すると、同じ層に形成された配線間の距離は小さくなり、寄生容量が増える。同じ層に形成された配線間の寄生容量を減らすには、配線を異なる層に移動させればよい。つまり、多層配線化して同じ層の配線の集積度を下げる。そうすると、異なる層に絶縁膜を介して形成された配線間に生じる寄生容量を減らすことは、半導体装置全体の集積度の向上に寄与することになる。
そこで、異なる層に絶縁膜を介して形成された配線間に生じる寄生容量を低減するために、絶縁膜を厚くして配線間の距離を大きくとる、誘電率の低い絶縁膜を使う、等の方法がとられてきた。しかし、絶縁膜を厚くすると、配線間に導通をとるために絶縁膜にあける開孔部が開けにくくなるだけでなく、例えば、スパッタで形成する導電層が開孔部の内部において断線する、もしくは十分な膜厚が確保できないため、抵抗が大きくなる、等の問題が起こる場合がある。また、誘電率の低い絶縁膜は、耐熱性や透水性等の膜質に関する問題、エッチングによる寸法変化等の加工上の問題が生じる可能性がある。例えば、厚さ１μｍのアクリルの場合、エッチング条件にもよるが、穴径が約１μｍ大きくなることもあり、半導体装置全体の集積度を向上する上で障害となる場合がある。
また、配線を形成する導電層の形成順序を変える方法もある。ここで、素子間の導通をとる配線を二層有する集積回路をトップゲート型トランジスタで構成する場合、成膜順に述べると、通常次のような構成になる。活性層、第一の絶縁膜（ゲート絶縁膜）、第一の導電層（ゲート電極）、第二の絶縁膜（第一層間絶縁膜）、第二の導電層（第一配線）、第三の絶縁膜（第二層間絶縁膜）、第三の導電層（第二配線）。
それを変えて、第一の導電層（第二配線）、第一の絶縁膜（下部絶縁膜）、活性層、第二の絶縁膜（ゲート絶縁膜）、第二の導電層（ゲート電極）、第三の絶縁膜（第一層間絶縁膜）、第三の導電層（第一配線）、と構成すると、第一配線と第二配線の間の距離が大きくなり、その間に形成される寄生容量を少なくすることができる。
この場合、第一配線と第二配線の距離は大きくなるが、例えば、活性層を介することで、開孔、導通の問題は回避できる。しかし、同じ第二配線でも、後者の場合、後で形成する活性層の成膜温度や注入した不純物の熱活性化温度に耐えられるものを使用しなければならず、前者の場合と後者の場合で必ずしも同じ材料を使うことができない。例えば、Ａｌは抵抗率の低い配線材料としてよく用いられるが、耐熱性が低いので、後者の場合には使えない。
なお、本明細書中において「電極」とは「配線」の一部であり、説明の便宜上、「配線」と「電極」とを使い分けるが、「電極」という言葉に「配線」は常に含められているものとする。
上記したような半導体装置は近年、携帯機器等に用いられ、薄型化、軽量化、フレキシビリティ（可撓性）が求められている。半導体装置の厚さの大部分は基板の厚さであり、薄型化、軽量化するには、基板を薄くすればよい。しかし、基板を薄くすれば、作製時に基板がそって写真製版工程でのトラブル原因になる他、基板搬送時に基板割れが起こりやすくなるなど、作製が困難である。そこで、透明なプラスチック基板等の上に半導体装置を作製できれば、軽くてフレキシブルな表示装置を作製できるが、プラスチック基板の耐熱性等の問題でまだ実現していない。
また、異なる層に絶縁膜を介して形成された配線間に生じる寄生容量を低減し、Ａｌ等、耐熱性が低くて使えなかった配線材料を使えるように、電気回路の高速動作や電気信号の正確な伝播を行えるようにする。
そこで、本発明者は、作製時には十分な耐熱性、強度を持った基板上に薄膜デバイスを作製し、前記基板を取り除く方法を考えた。まず、第一の基板に薄膜デバイスを形成し、第二の基板に接着する。この状態で第一の基板と第二の基板の間に薄膜デバイスが存在する。そして、第二の基板に保持された状態で、薄膜デバイスを残して第一の基板を取り除き、第二の基板に保持された薄膜デバイスに到達する開孔部を設け、前記開孔部を介して前記薄膜デバイスに接するように導電層を形成するなど必要な加工を行ってから、第二の基板も取り除く。
さらに本発明においては、薄膜デバイスが形成されていない領域の一部に接着材を塗布することで、第一の基板と第二の基板を接着することを特徴としている。もしくは、薄膜デバイスが形成されていない領域の一部に接着材を塗布し、それ以外の部分は粘着材等を用いて仮止めしておく。こうすることによって、第二の基板は接着部分を切りはなす事によって、簡単に取り除くことができる。
前記作製方法を用いると、作製時には必ずどちらかの基板に保持されているが、最終的にはどちらの基板も剥離するので、第一の基板および第二の基板は厚くてもよく、十分な強度の基板が使える。それゆえ、基板がそったり、基板割れが生じたりすることが少なく、作製が容易である。
また、アクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置等、表示装置においては基板搬送時に基板裏面につくキズが表示品位を落とす原因となり、問題となっている。前記作製方法を用いると、作製時に支持していた基板を取り除くので、この問題も解決される。
さらに、前記作製方法を用いると、薄膜デバイスの表裏両面に出力電極を形成することができる。それらを重ね合わせると、３次元実装などの応用にも使える。
また他の発明は、活性層、第一の絶縁膜（ゲート絶縁膜）、第一の導電層（ゲート電極）、第二の絶縁膜（第一層間絶縁膜）、第二の導電層（第一配線）、の順に形成した後、第二配線を活性層に対して第一配線と反対側に形成しようとするものである。つまり、第一の導電層（第二配線）、第一の絶縁膜（下部絶縁膜）、活性層、第二の絶縁膜（ゲート絶縁膜）、第二の導電層（ゲート電極）、第三の絶縁膜（第一層間絶縁膜）、第三の導電層（第一配線）、という構造を実現しようとするものである。なお、本明細書において、活性層とは、チャネル領域、ソース領域およびドレイン領域を含む半導体膜からなる層を指すこととする。
そうすると、第一配線と第二配線の間に形成される寄生容量を少なくでき、また、活性層を形成した後で配線を形成するので、耐熱性の低い材料でも配線として使うことが出来る。
このような構造を実現するために、本発明では基板を二枚使う。一枚目の基板上に薄膜デバイスを形成し、薄膜デバイスを形成した面と二枚目の基板を接着する。二枚目の基板に支持された状態で、機械研磨や化学研磨等を用いて、一枚目の基板を取り除く。一枚目の基板を取り除くと、薄膜デバイスの裏面が表に出てくるので、配線を形成する。このようにして、活性層の上下に配線を形成することができる。もちろん、一枚目の基板上にトランジスタを形成する場合、ボトムゲート型トランジスタの場合も、トップゲート型トランジスタの場合と同様に構成することができる。なお、本明細書において、ボトムゲート型薄膜トランジスタとは、図２７に示すような、ゲート電極と配線との間の層に活性層が形成されている形状の薄膜トランジスタのことを指すこととする。
また、本発明の作製方法を用いれば、一枚目の基板上にトップゲート型トランジスタを形成し、その活性層の下側にのみ配線を形成することで、一枚目の基板を除去した後にボトムゲート型トランジスタとなるトランジスタを構成することができる。この場合、活性層の下側に形成した第一配線とゲート配線との寄生容量を低くすることができる。さらに、従来のボトムゲート型トランジスタではできなかったことだが、ゲート電極を用いてセルフアラインで不純物を打ち込むこともできる。
本発明は、第一の基板上に薄膜デバイスを形成する工程と、前記第一の基板の薄膜デバイスを形成した面と第二の基板とを接着する工程と、前記薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された薄膜デバイスに到達する開孔部を設ける工程と、前記薄膜デバイスと前記第二の基板の接着部分を取り除くように、前記第二の基板を切断し、前記第二の基板を取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板上に薄膜デバイスを形成する工程と、前記第一の基板の薄膜デバイスを形成した面と第二の基板とを接着する工程と、前記薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された薄膜デバイスに到達する開孔部を設け、前記開孔部を介して前記薄膜デバイスに接する少なくとも一層の導電層を形成する工程と、前記薄膜デバイスと前記第二の基板の接着部分を取り除くように、前記第二の基板を切断し、前記第二の基板を取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板上に薄膜デバイスを形成する工程と、少なくとも２種類以上の接着材を、前記薄膜デバイスが形成された領域と前記領域以外の領域で塗り分け、前記第一の基板の薄膜デバイスを形成した面と、第二の基板を接着する工程と、前記薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された薄膜デバイスに到達する開孔部を設ける工程と、前記接着材が塗られた領域を取り除き前記第二の基板を切断する工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に薄膜デバイスを形成する工程と、少なくとも２種類以上の接着材を、前記薄膜デバイスが形成された領域と前記領域以外の領域で塗りわけ、前記第一の基板の薄膜デバイスを形成した面と、第二の基板を接着する工程と、前記薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された薄膜デバイスに到達する開孔部を形成し、前記開孔部を介して前記薄膜デバイスに接する少なくとも一層の導電層を形成する工程と、前記接着材が塗られた領域を取り除き、前記第二の基板を切断する工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に第一の薄膜デバイスを形成する工程と、薄膜または第二の薄膜デバイスを第二の基板に部分的に接着する工程と、前記第一の基板の第一の薄膜デバイスを形成した面と、前記薄膜または第二の薄膜デバイスの第二の基板と接着した面とは反対側の面とを、接着する工程と、前記第一の薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された第一の薄膜デバイスに、開孔部を設ける工程と、前記薄膜または第二の薄膜デバイスと前記第二の基板の接着部分を取り除くように、前記第二の基板を切断し、前記薄膜または第二の薄膜デバイスを残して前記第二の基板のみを取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に第一の薄膜デバイスを形成する工程と、薄膜または第二の薄膜デバイスを第二の基板に部分的に接着する工程と、前記第一の基板の第一の薄膜デバイスを形成した面と、前記薄膜または第二の薄膜デバイスの第二の基板と接着した面とは反対側の面とを、接着する工程と、前記第一の薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された第一の薄膜デバイスに、少なくとも一層の導電層を形成する工程と、前記薄膜または第二の薄膜デバイスと前記第二の基板の接着部分を取り除くように、前記第二の基板を切断し、前記薄膜または第二の薄膜デバイスを残して前記第二の基板のみを取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に第一の薄膜デバイスを形成する工程と、少なくとも２種類以上の接着材を、前記薄膜デバイスが存在する場所と存在しない場所で塗り分けて、薄膜または第二の薄膜デバイスを第二の基板に接着する工程と、前記第一の基板の第一の薄膜デバイスを形成した面と、前記薄膜または第二の薄膜デバイスの第二の基板と接着した面とは反対側の面とを、接着する工程と、前記第一の薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された第一の薄膜デバイスに、開孔部を設ける工程と、前記薄膜または第二の薄膜デバイスと前記第二の基板の一部を取り除くように、前記第二の基板を切断し、前記薄膜または第二の薄膜デバイスを残して前記第二の基板のみを取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に第一の薄膜デバイスを形成する工程と、少なくとも２種類以上の接着材を、前記薄膜デバイスが存在する場所と存在しない場所で塗り分けて、薄膜または第二の薄膜デバイスを第二の基板に接着する工程と、前記第一の基板の第一の薄膜デバイスを形成した面と、前記薄膜または第二の薄膜デバイスの第二の基板と接着した面とは反対側の面とを、接着する工程と、前記第一の薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された第一の薄膜デバイスに、少なくとも一層の導電層を形成する工程と、前記薄膜または第二の薄膜デバイスと前記第二の基板の一部を取り除くように、前記第二の基板を切断し、前記薄膜または第二の薄膜デバイスを残して前記第二の基板のみを取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に第一の薄膜デバイスを形成する工程と、薄膜または第二の薄膜デバイスを第二の基板に部分的に接着する工程と、前記第一の基板の第一の薄膜デバイスを形成した面と、前記薄膜または第二の薄膜デバイスの第二の基板と接着した面とは反対側の面とを、接着する工程と、前記薄膜または第二の薄膜デバイスと前記第二の基板の接着部分を取り除くように、前記第二の基板を切断し、前記薄膜または第二の薄膜デバイスを残して前記第二の基板のみを取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に第一の薄膜デバイスを形成する工程と、少なくとも２種類以上の接着材を、前記薄膜デバイスが存在する場所と存在しない場所で塗り分けて、薄膜または第二の薄膜デバイスを第二の基板に接着する工程と、前記第一の基板の第一の薄膜デバイスを形成した面と、前記薄膜または第二の薄膜デバイスの第二の基板と接着した面とは反対側の面とを、接着する工程と、前記薄膜または第二の薄膜デバイスと前記第二の基板の一部を取り除くように、前記第二の基板を切断し、前記薄膜または第二の薄膜デバイスを残して前記第二の基板のみを取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、上記発明において、半導体装置とはアクティブマトリクス型液晶表示装置であることを特徴としている。
また、上記発明において、半導体装置とはアクティブマトリクス型ＥＬ表示装置であることを特徴としている。
また、本発明は上記記載の作製方法を用いて作製された半導体装置であることを特徴としている。
また、本発明は、第一の基板の一方の面上に第一の薄膜デバイスを形成する工程と、薄膜または第二の薄膜デバイスを第二の基板に部分的に接着する工程と、前記第一の基板に形成した第一の薄膜デバイスと前記第二の基板に接着した薄膜または第二の薄膜デバイスの間に液晶を封入する工程と、前記第一の基板と前記第一の薄膜デバイスと前記第二の基板と前記薄膜または第二の薄膜デバイスの一部を取り除くように、前記第一の基板と前記第一の薄膜デバイスと前記第二の基板と前記薄膜または第二の薄膜デバイスを切断し、前記薄膜または第二の薄膜デバイスを残して前記第二の基板を取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に第一の薄膜デバイスを形成する工程と、少なくとも２種類以上の接着材を、前記薄膜デバイスが存在する場所と存在しない場所で塗り分けて、薄膜または第二の薄膜デバイスを第二の基板に接着する工程と、前記第一の基板に形成した第一の薄膜デバイスと前記第二の基板に接着した薄膜または第二の薄膜デバイスの間に液晶を封入する工程と、前記第一の基板と前記第一の薄膜デバイスと前記第二の基板と前記薄膜または第二の薄膜デバイスの一部を取り除くように、前記第一の基板と前記第一の薄膜デバイスと前記第二の基板と前記薄膜または第二の薄膜デバイスを切断し、前記薄膜または第二の薄膜デバイスを残して前記第二の基板を取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、上記発明において、前記第二の基板を取り除く工程の前に、第二の薄膜または第三の薄膜デバイスを第三の基板に部分的に接着する工程と、前記第二の基板に接着した第一の薄膜デバイスと前記第三の基板に接着した第二の薄膜または第三の薄膜デバイスの間に液晶を封入する工程と、前記第二の基板と前記第三の基板の一部を取り除くように、前記第二の基板と前記第三の基板を切断し、前記薄膜または第二の薄膜デバイスを残して前記第二の基板を取り除く工程と、前記第二の薄膜または第三の薄膜デバイスを残して前記第三の基板を取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、上記発明において、前記第二の基板を取り除く工程の前に、少なくとも２種類以上の接着材を、前記薄膜デバイスが存在する場所と存在しない場所で塗り分けて、第二の薄膜または第三の薄膜デバイスを第三の基板に接着する工程と、前記第二の基板に接着した第一の薄膜デバイスと前記第三の基板に接着した第二の薄膜または第三の薄膜デバイスの間に液晶を封入する工程と、前記第二の基板と前記第三の基板の一部を取り除くように、前記第二の基板と前記第三の基板を切断し、前記薄膜または第二の薄膜デバイスを残して前記第二の基板を取り除く工程と、前記第二の薄膜または第三の薄膜デバイスを残して前記第三の基板を取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に薄膜デバイスを形成する工程と、偏光フィルムまたは偏光板を第二の基板に部分的に接着する工程と、前記第一の基板の薄膜デバイスを形成した面と、前記偏光フィルムまたは偏光板の第二の基板と接着した面とは反対側の面とを、接着する工程と、前記薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された薄膜デバイスに、開孔部を設ける工程と、前記偏光フィルムまたは偏光板と前記第二の基板の接着部分を取り除くように、前記第二の基板を切断し、前記偏光フィルムまたは偏光板を残して前記第二の基板のみを取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に薄膜デバイスを形成する工程と、偏光フィルムまたは偏光板を第二の基板に部分的に接着する工程と、前記第一の基板の薄膜デバイスを形成した面と、前記偏光フィルムまたは偏光板の第二の基板と接着した面とは反対側の面とを、接着する工程と、前記薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された薄膜デバイスに、少なくとも一層の導電層を形成する工程と、前記偏光フィルムまたは偏光板と前記第二の基板の接着部分を取り除くように、前記第二の基板を切断し、前記偏光フィルムまたは偏光板を残して前記第二の基板のみを取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に薄膜デバイスを形成する工程と、少なくとも２種類以上の接着材を、前記薄膜デバイスが存在する場所と存在しない場所で塗り分けて、偏光フィルムまたは偏光板を第二の基板に接着する工程と、前記第一の基板の薄膜デバイスを形成した面と、前記偏光フィルムまたは偏光板の第二の基板と接着した面とは反対側の面とを、接着する工程と、前記薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された薄膜デバイスに、開孔部を設ける工程と、前記偏光フィルムまたは偏光板と前記第二の基板の一部を取り除くように、前記第二の基板を切断し、前記偏光フィルムまたは偏光板を残して前記第二の基板のみを取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に薄膜デバイスを形成する工程と、少なくとも２種類以上の接着材を、前記薄膜デバイスが存在する場所と存在しない場所で塗り分けて、偏光フィルムまたは偏光板を第二の基板に接着する工程と、前記第一の基板の薄膜デバイスを形成した面と、前記偏光フィルムまたは偏光板の第二の基板と接着した面とは反対側の面とを、接着する工程と、前記薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された薄膜デバイスに、少なくとも一層の導電層を形成する工程と、前記偏光フィルムまたは偏光板と前記第二の基板の一部を取り除くように、前記第二の基板を切断し、前記偏光フィルムまたは偏光板を残して前記第二の基板のみを取り除く工程と、を有することを特徴としている半導体装置の作製方法である。
また、上記発明において、前記第一の基板を取り除く工程において、前記第一の基板の一部を残し、液晶表示装置のスペーサーとして用いることを特徴としている。
また、上記発明に記載された作製方法を用いて作製されたアクティブマトリクス型液晶表示装置であることを特徴としている。
また、上記発明に記載された作製方法を用いて作製されたアクティブマトリクス型ＥＬ表示装置であることを特徴としている。
また、本発明は、第一の基板の一方の面上に薄膜デバイスを形成する工程と、前記薄膜デバイス上に電極を形成する工程と、前記第一の基板の薄膜デバイスを形成した面と、第二の基板を部分的に接着する工程と、前記薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された薄膜デバイスに、開孔部を設ける工程と、前記薄膜デバイスと前記第二の基板の接着部分を取り除くように、前記第二の基板を切断し、前記第二の基板を取り除く工程と、前記複数の工程によって得られる薄膜デバイスを複数形成して重ね合わせ、前記薄膜デバイスの上下に形成された電極に導通をとる工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に薄膜デバイスを形成する工程と、前記薄膜デバイス上に電極を形成する工程と、前記第一の基板の薄膜デバイスを形成した面と、第二の基板を部分的に接着する工程と、前記薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された薄膜デバイスに、開孔部を設け、少なくとも一層の導電層を形成して電極を形成する工程と、前記薄膜デバイスと前記第二の基板の接着部分を取り除くように、前記第二の基板を切断し、前記第二の基板を取り除く工程と、前記複数の工程によって得られる薄膜デバイスを複数形成して重ね合わせ、前記薄膜デバイスの上下に形成された電極に導通をとる工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に薄膜デバイスを形成する工程と、前記薄膜デバイス上に電極を形成する工程と、少なくとも２種類以上の接着材を、前記薄膜デバイスが存在する場所と存在しない場所で塗り分けて、前記第一の基板の薄膜デバイスを形成した面と、第二の基板を接着する工程と、前記薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された薄膜デバイスに、開孔部を設ける工程と、前記薄膜デバイスと前記第二の基板の一部を取り除くように、前記第二の基板を切断し、前記第二の基板を取り除く工程と、前記複数の工程によって得られる薄膜デバイスを複数形成して重ね合わせ、前記薄膜デバイスの上下に形成された電極に導通をとる工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に薄膜デバイスを形成する工程と、前記薄膜デバイス上に電極を形成する工程と、少なくとも２種類以上の接着材を、前記薄膜デバイスが存在する場所と存在しない場所で塗り分けて、前記第一の基板の薄膜デバイスを形成した面と、第二の基板を接着する工程と、前記薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された薄膜デバイスに、開孔部を設け、少なくとも一層の導電層を形成して電極を形成する工程と、前記薄膜デバイスと前記第二の基板の一部を取り除くように、前記第二の基板を切断し、前記第二の基板を取り除く工程と、前記複数の工程によって得られる薄膜デバイスを複数形成して重ね合わせ、前記薄膜デバイスの上下に形成された電極に導通をとる工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に第一の薄膜デバイスを形成する工程と、前記第一の薄膜デバイス上に電極を形成する工程と、開孔部を設けた薄膜または第二の薄膜デバイスを第二の基板に部分的に接着する工程、もしくは、薄膜または第二の薄膜デバイスを第二の基板に部分的に接着した後、前記薄膜または第二の薄膜デバイスに開孔部を設ける工程と、前記第一の基板の第一の薄膜デバイスを形成した面と、前記薄膜または第二の薄膜デバイスの第二の基板と接着した面とは反対側の面とを、接着する工程と、前記第一の薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された第一の薄膜デバイスに、開孔部を設ける工程と、前記薄膜または第二の薄膜デバイスと前記第二の基板の接着部分を取り除くように、前記第二の基板を切断し、前記薄膜または第二の薄膜デバイスを残して前記第二の基板のみを取り除く工程と、前記複数の工程によって得られる薄膜デバイスを複数形成して重ね合わせ、前記薄膜デバイスの上下に形成された電極に導通をとる工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に第一の薄膜デバイスを形成する工程と、前記第一の薄膜デバイス上に電極を形成する工程と、開孔部を設けた薄膜または第二の薄膜デバイスを第二の基板に部分的に接着する工程、もしくは、薄膜または第二の薄膜デバイスを第二の基板に部分的に接着した後、前記薄膜または第二の薄膜デバイスに開孔部を設ける工程と、前記第一の基板の第一の薄膜デバイスを形成した面と、前記薄膜または第二の薄膜デバイスの第二の基板と接着した面とは反対側の面とを、接着する工程と、前記第一の薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された第一の薄膜デバイスに、開孔部を設け、少なくとも一層の導電層を形成して電極を形成する工程と、前記薄膜または第二の薄膜デバイスと前記第二の基板の接着部分を取り除くように、前記第二の基板を切断し、前記薄膜または第二の薄膜デバイスを残して前記第二の基板のみを取り除く工程と、前記複数の工程によって得られる薄膜デバイスを複数形成して重ね合わせ、前記薄膜デバイスの上下に形成された電極に導通をとる工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に第一の薄膜デバイスを形成する工程と、前記第一の薄膜デバイス上に電極を形成する工程と、少なくとも２種類以上の接着材を、前記薄膜デバイスが存在する場所と存在しない場所で塗り分けて、開孔部を設けた薄膜または第二の薄膜デバイスを第二の基板に接着する工程、もしくは、少なくとも２種類以上の接着材を、前記薄膜デバイスが存在する場所と存在しない場所で塗り分けて、薄膜または第二の薄膜デバイスを第二の基板に接着した後、前記薄膜または第二の薄膜デバイスに開孔部を設ける工程と、前記第一の基板の第一の薄膜デバイスを形成した面と、前記薄膜または第二の薄膜デバイスの第二の基板と接着した面とは反対側の面とを、接着する工程と、前記第一の薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された第一の薄膜デバイスに、開孔部を設ける工程と、前記薄膜または第二の薄膜デバイスと前記第二の基板の一部を取り除くように、前記第二の基板を切断し、前記薄膜または第二の薄膜デバイスを残して前記第二の基板のみを取り除く工程と、前記複数の工程によって得られる薄膜デバイスを複数形成して重ね合わせ、前記薄膜デバイスの上下に形成された電極に導通をとる工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板の一方の面上に第一の薄膜デバイスを形成する工程と、前記第一の薄膜デバイス上に電極を形成する工程と、少なくとも２種類以上の接着材を、前記薄膜デバイスが存在する場所と存在しない場所で塗り分けて、開孔部を設けた薄膜または第二の薄膜デバイスを第二の基板に接着する工程、もしくは、少なくとも２種類以上の接着材を、前記薄膜デバイスが存在する場所と存在しない場所で塗り分けて、薄膜または第二の薄膜デバイスを第二の基板に接着した後、前記薄膜または第二の薄膜デバイスに開孔部を設ける工程と、前記第一の基板の第一の薄膜デバイスを形成した面と、前記薄膜または第二の薄膜デバイスの第二の基板と接着した面とは反対側の面とを、接着する工程と、前記第一の薄膜デバイスを残して、前記第一の基板を取り除く工程と、前記第二の基板に保持された第一の薄膜デバイスに、開孔部を設け、少なくとも一層の導電層を形成して電極を形成する工程と、前記薄膜または第二の薄膜デバイスと前記第二の基板の一部を取り除くように、前記第二の基板を切断し、前記薄膜または第二の薄膜デバイスを残して前記第二の基板のみを取り除く工程と、前記複数の工程によって得られる薄膜デバイスを複数形成して重ね合わせ、前記薄膜デバイスの上下に形成された電極に導通をとる工程と、を有することを特徴としている半導体装置の作製方法である。
また、上記発明において記載された作製方法を用いて作製された半導体装置であることを特徴としている。
また、本発明は、第一の基板上に薄膜デバイスを形成する工程と、前記第一の基板の薄膜デバイスを形成した面を第二の基板に接着する工程と、前記第一の基板を取り除く工程と、前記第二の基板に保持された薄膜デバイスに、開孔部を設ける工程と、を有することを特徴としている半導体装置の作製方法である。
また、本発明は、第一の基板上に薄膜デバイスを形成する工程と、前記第一の基板の薄膜デバイスを形成した面を第二の基板に接着する工程と、前記第一の基板を取り除く工程と、前記第二の基板に保持された薄膜デバイスに、少なくとも一層の導電層を形成する工程と、を有することを特徴としている半導体装置の作製方法である。
また、上記発明において記載された半導体装置とは自発光型表示装置であることを特徴としている。
また、上記発明において記載された半導体装置とは透過型表示装置であることを特徴としている。
また、上記発明において記載された半導体装置とは反射型表示装置であることを特徴としている。
また、上記発明において記載された半導体装置とはアクティブマトリクス型液晶表示装置であることを特徴としている。
また、上記発明において記載された半導体装置とはアクティブマトリクス型ＥＬ表示装置であることを特徴としている。
また、上記発明において記載された半導体装置とはＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の素子を用いた集積回路であることを特徴としている。
また、本発明は、絶縁体上に形成された半導体を活性層に用い、活性層の上下それぞれに、少なくとも一層の導電層を、耐熱温度が５５０度以下の材料を使って形成することを特徴としている薄膜トランジスタである。
また、本発明は、絶縁体上に形成された半導体を活性層に用い、前記活性層上にゲート絶縁膜を有し、前記ゲート絶縁膜上にゲート電極を有し、前記ゲート電極をマスクに不純物の添加を行い、前記活性層に対して前記ゲート電極と反対側に、耐熱温度が５５０度以下の材料を使った配線を有することを特徴としている薄膜トランジスタである。
また、上記発明において記載された薄膜トランジスタを有する集積回路であることを特徴としている。
また、本発明は、一対の偏光フィルムと、画素電極と、活性層、前記活性層に接するゲート絶縁膜および前記ゲート絶縁膜に接するゲート電極からなるＴＦＴと、前記活性層に前記ゲート電極側から接続された配線と、対向電極と、前記一対の偏光フィルムの間に形成された前記画素電極と、前記対向電極との間の液晶と、封止材と、配向膜と、を含むことを特徴としている半導体装置である。
また、本発明は、一対の偏光フィルムと、第１絶縁膜に接する活性層、前記活性層に接するゲート絶縁膜および前記ゲート絶縁膜に接するゲート電極からなる薄膜トランジスタと、前記ゲート電極に接する第３絶縁膜と、前記第３絶縁膜に接するパッシベーション膜と、前記第３絶縁膜および前記ゲート絶縁膜に形成された開孔部を介して各薄膜トランジスタを電気的に接続する配線と、前記活性層の前記ゲート電極が形成された面の反対側の面に形成された画素電極と、前記画素電極に接して形成された配向膜と、前記一対の偏光フィルムの一方の偏光フィルムに形成された対向電極と、前記一対の偏光フィルムの間に形成された前記画素電極と、前記対向電極との間の液晶と、前記第１絶縁膜と一方の偏光フィルムとの間に設けられた封止材と、を含むことを特徴としている半導体装置である。
また、上記発明において、前記活性層は、前記画素電極と前記ゲート電極との間の層に形成されていることを特徴としている半導体装置である。
本発明は、半導体装置を薄型化、軽量化し、フレキシビリティを与えるものである。一般に基板を薄くすれば、半導体装置の作製工程が困難なものとなるが、本発明では、作製工程中のみ適当な支持材を用いて作製しやすくしている。本発明は、ＳＯＩ構造の集積回路、アクティブマトリクス型液晶表示装置、アクティブマトリクス型ＥＬ表示装置など、絶縁体上に形成された半導体装置に適用可能である。
また、本発明を用いれば、配線間の絶縁膜を厚くとることができ、異なる層に形成された配線間に生じる寄生容量を低減できる。さらに、従来構造において絶縁膜を厚く形成した時の、絶縁膜に開孔部を設けて導通をとる問題や、配線材料の耐熱性の問題を解決している。
本発明の実施の形態を示す図。 本発明の実施の形態を示す図。 本発明の実施の形態を示す図。 本発明の実施の形態を示す図。 本発明の実施の形態を示す図。 本発明の実施の形態を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明を用いて作製されたアクティブマトリクス型ＥＬ表示装置を示す図。 本発明を用いて作製されたアクティブマトリクス型ＥＬ表示装置を示す図。 本発明を用いて作製されたアクティブマトリクス型ＥＬ表示装置を示す図。 本発明の実施の一例を示す図。 電気器具の一例を示す図。
（実施の形態１）
本発明を用いたアクティブマトリクス型液晶表示装置の作製方法を、図１〜３を用いて説明する。
まず、第一の基板としてＴＦＴ形成基板１０１上に薄膜デバイスを作製する（薄膜デバイス１０２となる）。平坦化膜１０３をつけて、第二の基板との接着面を平坦にしておくとよい（図１（ａ））。
第二の基板として支持材１０４を用意し、偏光フィルム１０７を接着剤で貼り付けておく。なおここでは、２種類の接着剤を使い分けて接着する例を示す。接着剤Ａ１０５は、後述するように第一の基板と第二の基板を貼り合わせた際に薄膜デバイス１０２の外側となる部分を接着し、接着剤Ｂ１０６は粘着材で支持材１０４を取り除くまでの間、偏光フィルムを仮止めする（図１（ｂ））。
もちろん、ＴＦＴ形成基板１０１上の平坦化膜１０３上に偏光フィルムを貼り付けて、支持材１０４と接着してもよい。
図１（ｃ）で、薄膜デバイス１０２を介してＴＦＴ形成基板１０１上部に形成した平坦化基板１０３の縁辺と、支持材１０４の偏光フィルム１０７を貼り付けた面の縁辺とに接着材を塗布して、両方の基板を接着する。そして、バックグラインドやＣＭＰ等で第一の基板を取り除き、薄膜デバイス１０２を表面に出す（図１（ｄ））。実際には、薄膜デバイス１０２の最下層に窒化膜等を用意しておき、研磨工程の最後にウエットエッチングを行い、そのストッパーとして用いるとよい。
次に、支持材１０４に保持された薄膜デバイス１０２に、画素電極１０８を形成する（図２（ａ））。偏光フィルム１１２に対向電極１１０をつけ、封止材１１１で液晶１０９を閉じこめる（図２（ｂ））。なお、偏光フィルムがたわむ場合は、もう一つ別の支持材を用意して、偏光フィルム１１２を支えてもよい。
図３（ａ）では、薄膜デバイス１０２の外側で接着剤Ａ１０５を切り離せる場所で、基板を切断する。切断する事によって、接着剤Ａ１０５が塗布された領域はなくなり、接着剤Ｂ１０６として粘着材が塗布された領域だけになるので（図３（ｂ））、支持材１０４を取り除く（図３（ｃ））。
このように、基板に固定した状態で作製し、最終的には基板を取り除くことによって、半導体装置にフレキシビリティ（可撓性）をもたせ、薄型化、軽量化することができる。なお、ここではアクティブマトリクス型液晶表示装置に関して示したので、基板を取り除いた後の表面には偏光フィルムが貼られているが、使用目的に応じて、表面保護のためのフィルム、支持材としてのフィルム等を自由に組み合わせて、使うことができる。
（実施の形態２）
本発明の作製方法を、薄膜トランジスタ（ＴＦＴ）を用いた半導体装置について簡単に説明する。ここでは、薄膜トランジスタ１個分と配線の断面図を利用して話を進めるが、もちろん複数のトランジスタを用いた集積回路にも適用できる。
図４（Ａ）で、第一基板１１０１上に、後で第一基板１１０１を取り除く際に利用するエッチングストッパー１１０２を形成し、その上に下部絶縁膜１１０３、シリコン等半導体からなる活性層１１０４、ゲート絶縁膜１１０５、ゲート電極１１０６を形成してトランジスタを構成する。第一層間絶縁膜１１０７を成膜し、活性層１１０４に到達する開孔部を形成し、開孔部を介して第一配線１１０８を形成する。第二層間絶縁膜１１０９を成膜する（図４（Ａ））。
第一基板１１０１上の薄膜デバイスを形成した面に第二基板１１１０を接着し、第一基板１１０１とエッチングストッパー１１０２を取り除き、活性層１１０４に到達する開孔部を形成する（図４（Ｂ））。エッチングストッパー１１０２は必ずしも必要なものではないが、トランジスタの最下層に窒化膜等を用意しておき、最後にウエットエッチングを行って、そのストッパーとして用いるとよい。
そして、開孔部を介して活性層に接する第二配線１１１１を形成して、絶縁膜１１１２を形成する（図５（Ａ））。今回は活性層を通して、第一配線１１０８と第二配線１１１１の導通をとったが、図５（Ｂ）のように、アライメント精度分だけ大きめの開孔部を設け、直接つないでもよい。どちらにしても本発明の構造では、上下から開孔部を設けるので、導通をとりやすい。また、活性層を形成した後で配線を形成するので、耐熱性の低い配線でも使える。
図６に活性層、ゲート絶縁膜、ゲート電極、第一層間絶縁膜、第一配線、第二層間絶縁膜、第二配線、の従来構造の配線も、比較のために、同時に図示する。
なお、第一配線１１５１、１１５４、第二配線１１５５、１１５７は、ここで図示されている薄膜トランジスタに電気的に接続されていない配線の断面である。
もし本発明の構造を用いていなければ、第二配線１１５８は１１５６の場所になり、第二配線１１５６は第一配線１１５４と近く、寄生容量も大きくなる。また第二配線１１５７は１１５５の場所、もしくは第一配線として１１５１に形成してもよい。この場合も第一配線１１５２との距離が近くなってしまう。
つまり、第一配線と第二配線の距離は、従来構造では第二層間絶縁膜の厚さであり、本発明の作製方法では、下部絶縁膜と第一層間絶縁膜を合わせた厚さになる。もちろん、第二層間絶縁膜の厚さより、下部絶縁膜と第一層間絶縁膜を合わせた厚さの方が大きくなる。
このように、本発明の作製方法を用いれば、配線間の絶縁膜を実質的に厚くとることができ、異なる層に形成された配線間に生じる寄生容量を低減できる。なお、従来のように、ただ絶縁膜を厚くするのでは、絶縁膜を通しての導通のとりやすさに問題があったが、本発明の作製方法では問題ない。また、活性層の下部に配線を設けた従来構造と同じ構造であるが、活性層を形成後に配線を形成するので、耐熱性の低い配線材料も使うことができ、耐熱性が低いがために使えなかった低抵抗な配線を使うこともできる。
ここでは、本発明の半導体装置の作製方法を、アクティブマトリクス型液晶表示装置に適用する例を示す。なお図では、接着剤を使い分ける位置、封止材の位置、基板を切断する位置等を説明するため、液晶表示装置の一画素のみの断面を示すが、もちろん、複数の画素を有する液晶表示装置、駆動回路を一体形成した液晶表示装置等にも、本発明は適用できる。
図７（Ａ）において、第一基板４００にはガラス基板や石英基板を使用することができる。その他にもシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを基板として用いてもよい。
後で、第一基板４００を取り除く時のために、エッチングストッパー４０１を形成する。エッチングストッパー４０１は、第一基板との選択比が十分なものを選ぶ。本実施例では、第一基板４００に石英基板を使用し、エッチングストッパー４０１に窒化膜を１０ｎｍ〜１０００ｎｍ（代表的には１００〜５００ｎｍ）
形成する。
エッチングストッパー４０１上に第一絶縁膜４０２を、酸化シリコン膜で１０〜１０００ｎｍ（代表的には３００〜５００ｎｍ）の厚さに形成する。また、酸化窒化シリコン膜を用いてもよい。
連続して、第一絶縁膜４０２上に、１０〜１００ｎｍの非晶質半導体膜（本実施例では非晶質シリコン膜（アモルファスシリコン膜）４０３）を公知の成膜法で形成する（図７（Ｂ））。なお、非晶質半導体膜としては、非晶質シリコン膜以外にも、非晶質シリコンゲルマニウム膜などの非晶質の化合物半導体膜を用いることもできる。
そして、特開平７−１３０６５２号公報（ＵＳＰ５，６４３，８２６号に対応）に記載された技術に従って結晶構造を含む半導体膜（本実施例では結晶質シリコン膜４０４）を形成する。同公報記載の技術は、非晶質シリコン膜の結晶化に際して、結晶化を助長する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数の元素、代表的にはニッケル）を用いる結晶化手段である。
具体的には、非晶質シリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、非晶質シリコン膜を結晶質シリコン膜に変化させるものである。本実施例では同公報の実施例１に記載された技術を用いるが、実施例２に記載された技術を用いてもよい。なお、結晶質シリコン膜にはいわゆる単結晶シリコン膜も多結晶シリコン膜も含まれるが、本実施例で形成される結晶質シリコン膜は結晶粒界を有するシリコン膜である。
非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱処理して脱水素処理を行い、含有水素量を５ａｔｏｍｉｃ％以下として結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製法で形成してもよいが、膜中に含まれる酸素、窒素、などの不純物元素を十分に低減させておくことが望ましい。
非晶質シリコン膜４０３に対して、公知の技術を使って結晶質シリコン膜（ポリシリコン膜または多結晶シリコン膜）４０４を形成する。本実施例では、非晶質シリコン膜４０３に対してレーザーから発する光（レーザー光）を照射して結晶質シリコン膜４０４を形成した（図７（Ｃ））。レーザーとしては、パルス発振型または連続発振型のエキシマレーザーを用いればよいが、連続発振型のアルゴンレーザーでもよい。または、Ｎｄ：ＹＡＧレーザーもしくはＮｄ：ＹＶＯレーザーの第二高調波、第三高調波または第四高調波を用いてもよい。さらに、レーザー光のビーム形状は線状（長方形状も含む）であっても矩形状であってもかまわない。
また、レーザー光のかわりにランプから発する光（ランプ光）を照射（以下、ランプアニールという）してもよい。ランプ光としては、ハロゲンランプ、赤外線ランプ等から発するランプ光を用いることができる。
このようにレーザー光またはランプ光により熱処理（アニール）を施す工程を光アニール工程という。光アニール工程は短時間で高温熱処理が行えるため、ガラス基板等の耐熱性の低い基板を用いる場合にも効果的な熱処理工程を高いスループットで行うことができる。もちろん、目的はアニールであるので電熱炉を用いたファーネスアニール（熱アニールともいう）で代用することもできる。
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行う。レーザーアニール条件は、励起ガスとしてＸｅＣｌガスを用い、処理温度を室温、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を２５０〜５００ｍＪ／ｃｍ2（代表的には３５０〜４００ｍＪ／ｃｍ2）とする。
上記条件で行われるレーザーアニール工程は、熱結晶化後に残存した非晶質領域を完全に結晶化するとともに、既に結晶化された結晶質領域の欠陥等を低減する効果を有する。そのため、本工程は光アニールにより半導体膜の結晶性を改善する工程、または半導体膜の結晶化を助長する工程と呼ぶこともできる。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。
次に、結晶質シリコン膜４０４上に、後の不純物添加時のために保護膜４０５を形成する（図７（Ｄ））。保護膜４０５は１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）の厚さの窒化酸化シリコン膜または酸化シリコン膜を用いる。この保護膜４０５は不純物添加時に結晶質シリコン膜４０４が直接プラズマにさらされないようにするためと、微妙な温度制御を可能にするための意味がある。
続いて、保護膜４０５を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表的には周期表の１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）は、ＴＦＴしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加した。もちろん、質量分離を行うイオンインプランテーション法を用いてもよい。
この工程により１×１０15〜１×１０18ａｔｏｍｓ／ｃｍ3（代表的には５×１０16〜５×１０17ａｔｏｍｓ／ｃｍ3）の濃度で、ｐ型不純物元素（本実施例ではボロン）を含むｐ型不純物領域（ａ）４０６を形成する（図７（Ｄ））。
次に、保護膜４０５を除去した後、結晶質シリコン膜の不要な部分を除去して、島状の半導体膜（以下、活性層という）４０７を形成する（図７（Ｅ））。
活性層４０７を覆って、ゲート絶縁膜４０８を形成する（図７（Ｆ））。ゲート絶縁膜４０８は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すればよい。本実施例では、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を８０ｎｍ成膜する。
図示しないが、ゲート配線４０９として、厚さ５０ｎｍの窒化タングステン（ＷＮ）と、厚さ３５０ｎｍのタンタル（Ｔａ）との２層の積層膜を形成する（図８（Ａ））。ゲート配線は単層の導電膜で形成してもよいが、必要に応じて２層、３層といった積層膜とすることが好ましい。
なお、ゲート配線としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記元素を組み合わせた合金膜（代表的には、Ｍｏ−Ｗ合金、Ｍｏ−Ｔａ合金）を用いることができる。
次に、ゲート配線４０９をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する（図８（Ｂ））。こうして形成されたｎ型不純物領域（ａ）４１０には、前記のチャネルドープ工程で添加されたボロン濃度よりも５〜１０倍高い濃度（代表的には１×１０16〜５×１０18ａｔｏｍｓ／ｃｍ3、典型的には３×１０17〜３×１０18ａｔｏｍｓ／ｃｍ3）でリンが添加されるように調整する。
レジストマスク４１１を形成し、ｎ型不純物元素（本実施例ではリン）を添加して、高濃度にリンを含むｎ型不純物領域（ｂ）４１２を形成する（図８（Ｃ）
）。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（もちろん、イオンインプランテーション法でもよい）で行い、この領域のリンの濃度は１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3（代表的には２×１０20〜５×１０20ａｔｏｍｓ／ｃｍ3）とする。
また、ｎ型不純物領域（ｂ）４１２が形成された領域には、すでに前工程で添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることになるので、前工程で添加されたリンまたはボロンの影響は考えなくてよい。
レジストマスク４１１を除去した後、第三絶縁膜４１４を形成する（図８（Ｄ））。第三絶縁膜４１４としては、シリコンを含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、またはそれらを組み合わせた積層膜で、膜厚は６００ｎｍ〜１．５μｍとすればよい。本実施例では、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料ガスとし、１μｍ厚の窒化酸化シリコン膜（但し窒素濃度が２５〜５０ａｔｏｍｉｃ％）を用いる。
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するために熱処理工程を行う（図８（Ｄ））。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール（ＲＴＡ）法で行うことができる。ここでは、ファーネスアニール法で活性化工程を行う。加熱処理は窒素雰囲気中において３００〜６５０℃、好ましくは４００〜５５０℃、ここでは５５０℃、４時間の熱処理を行う。
この時、本実施例において、非晶質シリコン膜の結晶化に用いた触媒元素（本実施例ではニッケル）が、矢印で示す方向に移動して、前記の図８（Ｃ）の工程で形成された高濃度にリンを含むｎ型不純物領域（ｂ）４１２に捕獲（ゲッタリング）される。これは、リンによる金属元素のゲッタリング効果に起因する現象であり、この結果、チャネル領域４１３は前記触媒元素の濃度が１×１０17ａｔｏｍｓ／ｃｍ3以下（好ましくは１×１０16ａｔｏｍｓ／ｃｍ3以下）となる。
また逆に触媒元素のゲッタリングサイトとなった領域（図８（Ｃ）の工程で形成されたｎ型不純物領域（ｂ）４１２）は高濃度に触媒元素が偏析して、５×１０18ａｔｏｍｓ／ｃｍ3以上（代表的には１×１０19〜５×１０20ａｔｏｍｓ／ｃｍ3）の濃度で存在するようになる。
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、活性層を水素化する工程を行う。この工程は熱的に励起された水素により、半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）
を行ってもよい。
その後、ＴＦＴのソース・ドレイン領域に達する開孔部４１５（図９（Ａ））
、ソース・ドレイン配線４１６を形成する（図９（Ｂ））。また、図示していないが、本実施例ではこの配線は、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜である。
次に、パッシベーション膜４１７として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成する（図９（Ｃ））。この時、本実施例では膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ処理を行い、成膜後に熱処理を行う。この前処理により励起された水素が第三絶縁膜４１４中に供給される。この状態で熱処理を行うことで、パッシベーション膜４１７の膜質を改善するとともに、第三絶縁膜４１４中に添加された水素が下方側に拡散するため、効果的に活性層を水素化することができる。
また、パッシベーション膜４１７を形成した後に、さらに水素化工程を行ってもよい。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うとよい。あるいはプラズマ水素化法を用いても同様の効果が得られる。
その後、平坦化膜として有機樹脂からなる第四絶縁膜４１８を約１μｍの厚さに形成する（図９（Ｃ））。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系ＳｉＯ化合物などを用いることもできる。
ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
次に、第二基板４１９を用意し、第二基板４１９を第一基板４００にあわせた時に、薄膜デバイスが形成されていない領域に接着材４２０を塗布し、それ以外の領域には、偏光フィルム４２２が動かないように粘着材４２１を塗布しておく（図９（Ｄ））。
ここで、第二基板４１９としては、ガラス基板や石英基板、その他にもシリコン基板、金属基板またはステンレス基板等が使える。また、接着材４２０は、後で切り落とす部分（薄膜デバイスが形成されていない領域）を接着するので、特に透明である必要もなく、耐熱性のあるものを選べばよい。例えば、一般に偏光フィルムの接着に用いられているポリビニルアルコール（ＰＶＡ）系の接着材がある。粘着材４２１としては、耐熱性、透明性のよいものがよく、アクリル系、ウレタン系、シリコン系等の粘着材があげられる。
図１０（Ａ）で、第一基板４００のＴＦＴを形成した面と、第二基板４１９の偏光フィルムを貼り付けた面とを接着する。接着材には、透明で耐熱性のあるもの、例えば、ポリビニルアルコール（ＰＶＡ）系の接着材を使えばよい。
そして、第二基板４１９に保持された状態で、第一基板４００をバックグラインドやＣＭＰ等を使って削り落とす（図１０（Ｂ））。本実施例では、第一基板４００に石英基板、エッチングストッパー４０１に窒化膜を使用しているので、最後はフッ酸を使ったウエットエッチングに切り替える。なお、ウエットエッチングの際にパターニングして第一基板４００の一部を残し、液晶表示装置のスペーサーとして用いることもできる。また、本実施例では窒化膜でできたエッチングストッパー４０１も、その後ドライエッチングにより取り除いている。
次に、第一絶縁膜４０２に画素電極に導通をとるための開孔部を設け、画素電極４２３を形成する（図１０（Ｂ））。画素電極４２３は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いればよい。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さにスパッタ法で形成する。
また、画素電極に導通をとるための方法としては、図９（Ａ）でＴＦＴのソース・ドレイン領域に達する開孔部４１５を開けるときに、活性層のない部分にエッチングストッパー４０１に達する開孔部を開けておき、図９（Ｂ）のソース・ドレイン配線４１６で導通をとる方法もある。この方法を用いると、活性層のない部分で導通をとるため、画素の開口率が落ちるものの、画素電極４２３を平坦なものにすることができる。
その後、図示していないが、ポリイミド膜を使って配向膜を形成し、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにする。
そして、偏光フィルム４２６に対向電極４２５を形成し、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせ、液晶４２４を封止材４２７を用いて封止する（図１０（Ｃ））。なお、光の入射方向が、光１の場合には、偏光フィルム４２２上に遮光膜を形成することが好ましい。また、光の入射方向が光２の場合には、第１絶縁膜４０２の上または下に遮光膜となる膜を形成することが好ましい。液晶には公知の液晶材料を用いれば良い。なお、偏光フィルム４２６がたわむ場合は、第二基板４１９と同様の支持材をもう一つ用意してもよい。対向にある偏光フィルム４２６には、必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
次に、図１１（Ａ）に示すように、接着剤４２０で接着された部分を切断する。後は、粘着材４２１で止められた部分だけになるので、第二基板４１９をはがし、薄く、軽量でフレキシブルなアクティブマトリクス型液晶表示装置が完成する（図１１（Ｂ））。
さらに図１２に、駆動回路を一体形成した液晶表示装置を、本発明の作製方法を用いて作製した例を示す。図１２は、第一基板上に、ソース信号駆動回路１３０２、ゲート信号駆動回路１３０３、画素部１３０１を構成するトランジスタを形成し、第二基板に接着した後、第一基板を取り除き、液晶を封入したもの（１３０６：液晶封入領域）を、液晶側から見た図である。
図１２に示す液晶表示装置は、画素部１３０１と、ソース信号駆動回路１３０２、ゲート信号駆動回路１３０３とで構成される。画素部１３０１はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。ソース信号駆動回路１３０２とゲート信号駆動回路１３０３は、接続配線１３０４を用いてＦＰＣ（フレキシブルプリントサーキット）１３０５に接続され、外部駆動回路から信号を受け取る。
図１３に、図１２のＡ−Ａ'で切断した断面図を示す。偏光フィルム１４０１、対向電極１４０２、封止剤１４０４、で囲まれた液晶１４０３が、画素ＴＦＴ１４０６に接続された画素電極１４０５下にある。今回は、駆動ＴＦＴ１４０７の下にも液晶１４０３があるが、寄生容量を減らしたい場合等には、画素電極１４０５下にのみ液晶１４０３を配置すればよい。駆動ＴＦＴ１４０７には、導電性材料１４０８で接着されたＦＰＣ１４０９から信号が入力される。偏光フィルム１４１０を、液晶１４０３に対して、偏光フィルム１４０１と反対側に設けることで、透過型の表示装置として機能する。
本実施例では、本発明を用いて形成した薄膜デバイスを重ね合わせ、３次元実装する例を図を用いて簡単に説明する。
図９（Ｃ）まで、実施例１と同様であるので説明を省略する。図１４（Ａ）は、図９（Ａ）とほぼ同じ状態であるが、ソース・ドレイン配線４１６を延長して電極９００を形成している。なお、説明のためにトランジスタを２個表示し、実施例１と共通な部分は同じ符号を用いている。
ここで、開孔部９０１を開け、電極９００と導通がとれるようにしておく（図１４（Ｂ））。第二基板４１９には、実施例１と同様に接着剤４２０と粘着材４２１を塗るが、偏光フィルムは必要ない（図１４（Ｃ））。偏光フィルムは必要ないが、剛性保持のための薄い板材や保護フィルム等を使用してもよい。この場合、薄い板材や保護フィルムには、開孔部９０１に対応する位置にあらかじめ、開孔部を設けておく。図１５（Ａ）で、第一基板４００の薄膜デバイスを形成した面と第二基板４１９を、接着剤４２０と粘着材４２１を使って接着する。
実施例１と同様、第一基板４００とエッチングストッパー４０１を取り除く。
第一絶縁膜４０２に開孔部を開け、電極（配線ともいう）９０２を形成する。電極９０２を覆って、パッシベーション膜９０３、第五絶縁膜９０４を形成し、電極９０２に導通がとれるように開孔部９０５を設けておく。パッシベーション膜９０３は実施例１のパッシベーション膜４１７と同様、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成すればよい。第五絶縁膜９０４は実施例１の第四絶縁膜４１８と同様、平坦化や保護膜の意味がある。ここまでの工程で、図１５（Ｂ）の状態になっている。
そして、実施例１と同じ方法で第二基板４１９を取り除く。ここまでの工程でできる薄膜デバイスを複数作製し、導電性ペースト９０６で電極間に導通をとり、それらを接着剤で貼り合わせると、３次元実装された半導体装置ができあがる（図１６）。近年、大容量化や小型化、軽量化が求められているメモリは、３次元実装の技術の実用化が注目されており、本発明を用いると、工程が複雑化することなく、簡便に３次元実装された半導体装置を実現することができる。なお図１６では、貼り合わされた薄膜デバイスは、薄膜トランジスタのソース・ドレイン領域を介して導通をとっているように示されているが、配線同士の導通を直接とってもよい。
本実施例では、絶縁体上に形成した半導体薄膜を活性層に用いた薄膜トランジスタ（ＴＦＴ）を用いた半導体装置について説明する。なお図では、配線と活性層、配線と絶縁膜等の位置関係を説明するため、薄膜トランジスタ一個分と配線の断面を示すが、もちろん、複数の薄膜トランジスタを有する集積回路にも本発明は適用できる。
図１７（Ａ）において、第一基板２４０１にはガラス基板や石英基板を使用することができる。その他にもシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを基板として用いてもよい。
後で、第一基板２４０１を取り除く時のために、エッチングストッパー２４０２を形成する。エッチングストッパー２４０２は、第一基板との選択比が十分なものを選ぶ。本実施例では、第一基板２４０１に石英基板を使用し、エッチングストッパー２４０２に窒化膜を１０ｎｍ〜１０００ｎｍ（代表的には１００〜５００ｎｍ）形成する。
エッチングストッパー２４０２上に下部絶縁膜２４０３を、酸化シリコン膜で１０〜１０００ｎｍ（代表的には３００〜５００ｎｍ）の厚さに形成する。また、酸化窒化シリコン膜を用いてもよい。
連続して、下部絶縁膜２４０３上に、１０〜１００ｎｍの非晶質半導体膜（本実施例では非晶質シリコン膜（アモルファスシリコン膜）２４０４）を公知の成膜法で形成する（図１７（Ｂ））。なお、非晶質半導体膜としては、非晶質シリコン膜以外にも、非晶質シリコンゲルマニウム膜などの非晶質の化合物半導体膜を用いることもできる。
そして、特開平７−１３０６５２号公報（ＵＳＰ５，６４３，８２６号に対応）に記載された技術に従って結晶構造を含む半導体膜（本実施例では結晶質シリコン膜２４０５）を形成する。同公報記載の技術は、非晶質シリコン膜の結晶化に際して、結晶化を助長する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数の元素、代表的にはニッケル）を用いる結晶化手段である。
具体的には、非晶質シリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、非晶質シリコン膜を結晶質シリコン膜に変化させるものである。本実施例では同公報の実施例１に記載された技術を用いるが、実施例２に記載された技術を用いてもよい。なお、結晶質シリコン膜にはいわゆる単結晶シリコン膜も多結晶シリコン膜も含まれるが、本実施例で形成される結晶質シリコン膜は結晶粒界を有するシリコン膜である。
非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱処理して脱水素処理を行い、含有水素量を５ａｔｏｍｉｃ％以下として結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製法で形成してもよいが、膜中に含まれる酸素、窒素、などの不純物元素を十分に低減させておくことが望ましい。
非晶質シリコン膜２４０４に対して、公知の技術を使って結晶質シリコン膜（ポリシリコン膜または多結晶シリコン膜）２４０５を形成する。本実施例では、非晶質シリコン膜２４０４に対してレーザーから発する光（レーザー光）を照射して結晶質シリコン膜２４０５を形成した（図１７（Ｃ））。レーザーとしては、パルス発振型または連続発振型のエキシマレーザーを用いればよいが、連続発振型のアルゴンレーザーでもよい。または、Ｎｄ：ＹＡＧレーザーもしくはＮｄ：ＹＶＯ4レーザーの第二高調波、第三高調波または第四高調波を用いてもよい。さらに、レーザー光のビーム形状は線状（長方形状も含む）であっても矩形状であってもかまわない。
また、レーザー光のかわりにランプから発する光（ランプ光）を照射（以下、ランプアニールという）してもよい。ランプ光としては、ハロゲンランプ、赤外線ランプ等から発するランプ光を用いることができる。
このようにレーザー光またはランプ光により熱処理（アニール）を施す工程を光アニール工程という。光アニール工程は短時間で高温熱処理が行えるため、ガラス基板等の耐熱性の低い基板を用いる場合にも効果的な熱処理工程を高いスループットで行うことができる。もちろん、目的はアニールであるので電熱炉を用いたファーネスアニール（熱アニールともいう）で代用することもできる。
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行う。レーザーアニール条件は、励起ガスとしてＸｅＣｌガスを用い、処理温度を室温、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を２５０〜５００ｍＪ／ｃｍ2（代表的には３５０〜４００ｍＪ／ｃｍ2）とする。
上記条件で行われるレーザーアニール工程は、熱結晶化後に残存した非晶質領域を完全に結晶化するとともに、既に結晶化された結晶質領域の欠陥等を低減する効果を有する。そのため、本工程は光アニールにより半導体膜の結晶性を改善する工程、または半導体膜の結晶化を助長する工程と呼ぶこともできる。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。
次に、結晶質シリコン膜２４０５上に、後の不純物添加時のために保護膜２４０６を形成する（図１７（Ｄ））。保護膜２４０６は１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）の厚さの窒化酸化シリコン膜または酸化シリコン膜を用いる。この保護膜２４０６は不純物添加時に結晶質シリコン膜２４０５が直接プラズマにさらされないようにするためと、微妙な温度制御を可能にするための意味がある。
続いて、保護膜２４０６を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表的には周期表の１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）は、ＴＦＴしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加した。もちろん、質量分離を行うイオンインプランテーション法を用いてもよい。
この工程により１×１０15〜１×１０18ａｔｏｍｓ／ｃｍ3（代表的には５×１０16〜５×１０17ａｔｏｍｓ／ｃｍ3）の濃度で、ｐ型不純物元素（本実施例ではボロン）を含むｐ型不純物領域（ａ）２４０７を形成する（図１７（Ｄ））
。
次に、保護膜２４０６を除去した後、結晶質シリコン膜の不要な部分を除去して、島状の半導体膜（以下、活性層という）２４０８を形成する（図１７（Ｅ）
）。
活性層２４０８を覆って、ゲート絶縁膜２４０９を形成する（図１８（Ａ））
。ゲート絶縁膜４０９は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すればよい。本実施例では、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を８０ｎｍ成膜する。
図示しないが、ゲート電極２４１０として、厚さ５０ｎｍの窒化タングステン（ＷＮ）と、厚さ３５０ｎｍのタンタル（Ｔａ）との２層の積層膜を形成する（図１８（Ｂ））。ゲート電極は単層の導電膜で形成してもよいが、必要に応じて２層、３層といった積層膜とすることが好ましい。
なお、ゲート電極としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記元素を組み合わせた合金膜（代表的には、Ｍｏ−Ｗ合金、Ｍｏ−Ｔａ合金）を用いることができる。
次に、ゲート電極２４１０をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する（図１８（Ｃ））。こうして形成されたｎ型不純物領域（ａ）２４１１には、前記のチャネルドープ工程で添加されたボロン濃度よりも５〜１０倍高い濃度（代表的には１×１０16〜５×１０18ａｔｏｍｓ／ｃｍ3、典型的には３×１０17〜３×１０18ａｔｏｍｓ／ｃｍ3）でリンが添加されるように調整する。
レジストマスク２４１２を形成し、ｎ型不純物元素（本実施例ではリン）を添加して、高濃度にリンを含むｎ型不純物領域（ｂ）２４１３を形成する（図１８（Ｄ））。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（もちろん、イオンインプランテーション法でもよい）で行い、この領域のリンの濃度は１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3（代表的には２×１０20〜５×１０20ａｔｏｍｓ／ｃｍ3）とする。
また、ｎ型不純物領域（ｂ）２４１３が形成された領域には、すでに前工程で添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることになるので、前工程で添加されたリンまたはボロンの影響は考えなくてよい。
レジストマスク２４１２を除去した後、第一層間絶縁膜２４１４を形成する（図１９（Ａ））。第一層間絶縁膜２４１４としては、シリコンを含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、またはそれらを組み合わせた積層膜で、膜厚は６００ｎｍ〜１．５μｍとすればよい。本実施例では、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料ガスとし、１μｍ厚の窒化酸化シリコン膜（但し窒素濃度が２５〜５０ａｔｏｍｉｃ％）を用いる。
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するために熱処理工程を行う（図１９（Ａ））。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール（ＲＴＡ）法で行うことができる。ここでは、ファーネスアニール法で活性化工程を行う。加熱処理は窒素雰囲気中において３００〜６５０℃、好ましくは４００〜５５０℃、ここでは５５０℃、４時間の熱処理を行う。
この時、本実施例において、非晶質シリコン膜の結晶化に用いた触媒元素（本実施例ではニッケル）が、矢印で示す方向に移動して、前記の図１８（Ｄ）の工程で形成された高濃度にリンを含むｎ型不純物領域（ｂ）２４１３に捕獲（ゲッタリング）される。これは、リンによる金属元素のゲッタリング効果に起因する現象であり、この結果、チャネル領域２４１５は前記触媒元素の濃度が１×１０17ａｔｏｍｓ／ｃｍ3以下（好ましくは１×１０16ａｔｏｍｓ／ｃｍ3以下）となる。
また逆に触媒元素のゲッタリングサイトとなった領域（図１８（Ｄ）の工程で形成されたｎ型不純物領域（ｂ）２４１３）は高濃度に触媒元素が偏析して、５×１０18ａｔｏｍｓ／ｃｍ3以上（代表的には１×１０19〜５×１０20ａｔｏｍｓ／ｃｍ3）の濃度で存在するようになる。
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、活性層を水素化する工程を行う。この工程は熱的に励起された水素により、半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）
を行ってもよい。
その後、ＴＦＴのソース・ドレイン領域に達する開孔部２４１６（図１９（Ｂ））、第一配線２４１７を形成する（図１９（Ｃ））。また、図示していないが、本実施例ではこの第一配線を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。
次に、パッシベーション膜２４１８として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成する（図１９（Ｄ））。この時、本実施例では膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ処理を行い、成膜後に熱処理を行う。この前処理により励起された水素が第一層間絶縁膜２４１４中に供給される。この状態で熱処理を行うことで、パッシベーション膜２４１８の膜質を改善するとともに、第一層間絶縁膜２４１４中に添加された水素が下方側に拡散するため、効果的に活性層を水素化することができる。
また、パッシベーション膜２４１８を形成した後に、さらに水素化工程を行ってもよい。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うとよい。あるいはプラズマ水素化法を用いても同様の効果が得られる。
その後、平坦化膜として有機樹脂からなる絶縁膜２４１９を約１μｍの厚さに形成する（図１９（Ｄ））。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系ＳｉＯ化合物などを用いることもできる。
ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
次に、第二基板２４２０を用意し、第一基板２４０１の薄膜デバイスを形成した面と第二基板を接着する（図２０（Ａ））。ここで、第二基板２４２０としては、ガラス基板や石英基板、その他にもシリコン基板、金属基板またはステンレス基板等が使える。本実施例では、第二基板２４２０として石英基板を用いる。
この場合、接着剤には、エポキシ系やシアノアクリレート系、または光線硬化型接着剤等が使える。
そして、第二基板２４２０に保持された状態で、第一基板２４０１をバックグラインドやＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等を使って削り落とす（図２０（Ｂ））。本実施例では、第一基板２４０１に石英基板、エッチングストッパー２４０２に窒化膜を使用しているので、適当な厚さまで削った後、フッ酸を使ったウエットエッチングに切り替える。また、本実施例では窒化膜でできたエッチングストッパー２４０２も、その後ドライエッチングにより取り除いている。
次に、下部絶縁膜２４０３に活性層２４０８に達する開孔部２４２１を設け（図２０（Ｂ））、第二配線２４２２、絶縁膜２４２３を形成する（図２０（Ｃ）
）。ここで、第二配線２４２２としては、すでに活性層２４０８の熱処理等が済んでいるので、耐熱性の低い配線材料でも使うことができる。第一配線２４１７と同様にアルミニウムを使ってもよいし、実施例４で示すように透過型液晶表示装置として使う場合には、酸化インジウム・スズ（ＩＴＯ）を使ってもよい。
このように、本発明の作製方法を用いれば、第一配線２４１７と第二配線２４２２の間の絶縁膜を厚くとることができ、寄生容量を低減できる。絶縁膜を通しての導通のとりやすさにも問題なく、また、耐熱性の低い配線材料も使うことができ、電気回路の高速動作や電気信号の正確な伝播に寄与することができる。
本実施例では、実施例３で作製した半導体装置から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図２１に示すように、図２０（Ｂ）の状態の基板に対し、第二配線２４２２を形成する。第二配線２４２２は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いればよい。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さにスパッタ法で形成する。
そして、配向膜８０１を形成する。本実施例では配向膜としてポリイミド膜を用いた。また、対向基板８０５には、透明導電膜で対向電極８０４を、そして配向膜８０３を形成する。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
配向膜８０３を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにする。そして、画素部と駆動回路が形成されたアクティブマトリクス基板（実施例３で作製した半導体装置）と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶８０２を注入し、封止剤（図示せず）
によって完全に封止する。液晶には公知の液晶材料を用いれば良い。このようにして図２１に示すアクティブマトリクス型液晶表示装置が完成する。
次に、このアクティブマトリクス型液晶表示装置を、駆動回路を一体形成した場合の全体構成を、図２２に示す。尚、図２３は、図２２のＡ−Ａ’ で切断した断面図である。図２２は、第一基板上に、ソース信号駆動回路１９０２、ゲート信号駆動回路１９０３、画素部１９０１を構成するトランジスタを形成し、第二基板に接着した後、第一基板を取り除き、液晶を封入したもの（１９０６：液晶封入領域）を、液晶側から見た図である。
図２２に示す液晶表示装置は、画素部１９０１と、ソース信号駆動回路１９０２、ゲート信号駆動回路１９０３とで構成される。画素部１９０１はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。ソース信号駆動回路１９０２とゲート信号駆動回路１９０３は、接続配線１９０４を用いてＦＰＣ（フレキシブルプリントサーキット）１９０５に接続され、外部駆動回路から信号を受け取る。
図２３は、対向電極１００１、封止剤１００３、で囲まれた液晶１００２が、画素ＴＦＴ１００５に接続された画素電極１００４の下にある。今回は、駆動ＴＦＴ１００６の下にも液晶１００２があるが、寄生容量を減らしたい場合等には、画素電極１００４下にのみ液晶１００２を配置すればよい。駆動ＴＦＴ１００６には、導電性材料１００７で接着されたＦＰＣ１００８から信号が入力される。
本発明の半導体装置の作製方法を、アクティブマトリクス型ＥＬ（エレクトロルミネセンス）表示装置に適用する例を示す。
実施例１の図１０（Ｂ）まで同じであるが、偏光フィルム４２２は必要ない（図２４（Ａ））。画素電極１２００としては、仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。
そして、画素電極１２００の上（図では下）には第五絶縁膜１２０２が形成され、第五絶縁膜１２０２は画素電極１２００の上に開孔部が形成されている。この開孔部において、画素電極１２００の上にはＥＬ層１２０１が形成される。ＥＬ層１２０１は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。
また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）
材料があるがどちらを用いても良い。
ＥＬ層１２０１の形成方法は公知の技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
ＥＬ層１２０１の上（図では下）には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極１２０３が形成される。また、陰極１２０３とＥＬ層１２０１の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層１２０１を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極１２０３を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
以上のようにして、画素電極１２００、ＥＬ層１２０１及び陰極１２０３からなるＥＬ素子が形成され、充填材１２０４により封入されている（図２４（Ｂ）
）。
カバー材１２０５としては、ガラス板、金属板（代表的にはステンレス板）、セラミックス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
また、充填材１２０４としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材１２０４の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。
また、充填材１２０４の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極１２０３上に樹脂膜を設けることも有効である。
最後に、実施例１と同様に基板を切断して、第二基板４１９を取り除く。こうして、薄くて軽い、アクティブマトリクス型ＥＬ表示装置が作製できる（図２４（Ｃ））。
本実施例では、本発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した他の例について説明する。なお、図２５は、第一基板上に、ソース信号駆動回路２１０２、ゲート信号駆動回路２１０３、画素部２１０１を構成するトランジスタを形成し、第二基板に接着した後、第一基板を取り除き、ＥＬ層を形成したものを、ＥＬ層側から見た図である。図２６は、図１１をＡ−Ａ’ で切断した断面図である。
図２５、２６において、２２０１は基板、２１０１は画素部、２１０２はソース信号駆動回路、２１０３はゲート信号駆動回路であり、それぞれの駆動回路は接続配線２１０４を経てＦＰＣ（フレキシブルプリントサーキット）２１０５に至り、外部機器へと接続される。
このとき、画素部２１０１、ソース信号駆動回路２１０２及びゲート信号駆動回路２１０３を囲むようにして第１シール材２１０６、カバー材２１０７、充填材２２０８及び第２シール材２１０８が設けられている。
図２６は、図２５をＡ−Ａ’ で切断した断面図に相当し、基板２２０１の上にソース信号駆動回路２１０２に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している）２２０２及び画素部２１０１に含まれる画素ＴＦＴ（但し、ここではＥＬ素子への電流を制御するＴＦＴを図示している）２２０３が形成されている。
そして、画素電極２２０４は画素ＴＦＴ２２０３のソース・ドレイン領域の一方と電気的に接続をとるように形成される。画素電極２２０４としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物または酸化インジウムと酸化亜鉛との化合物を用いることができる。
画素電極２２０４の上（図では下）には絶縁膜２２０５が形成され、絶縁膜２２０５は画素電極２２０４の上に開孔部が形成されている。この開孔部において、画素電極２２０４の上にはＥＬ層２２０６が形成される。ＥＬ層２２０６は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
ＥＬ層２２０６の形成方法は公知の技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
ＥＬ層２２０６の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極２２０７が形成される。また、陰極２２０７とＥＬ層２２０６の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層２２０６を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極２２０７を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
以上のようにして、画素電極２２０４、ＥＬ層２２０６及び陰極２２０７からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材２１０６及び第２シール材２１０８によって基板２２０１に貼り合わされたカバー材２１０７で囲まれ、充填材２２０８により封入されている。
カバー材２１０７としては、ガラス板、金属板（代表的にはステンレス板）、セラミックス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
また、充填材２２０８としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材２２０８の内部に吸湿性物質（好ましくは酸化バリウム）を設けておくとＥＬ素子の劣化を抑制できる。
また、充填材２２０８の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極２２０７上に樹脂膜を設けることも有効である。
また、接続配線２１０４は導電性材料２２０９を介してＦＰＣ２１０５に電気的に接続される。接続配線２１０４は画素部２１０１、ソース信号駆動回路２１０２及びゲート信号駆動回路２１０３に送られる信号をＦＰＣ２１０５に伝え、ＦＰＣ２１０５により外部機器と電気的に接続される。
また、本実施例では第１シール材２１０６の露呈部及びＦＰＣ２１０５の一部を覆うように第２シール材２１０８を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図２６の断面構造を有するＥＬ表示装置となる。
ここで、本発明の作製方法を用いて、ボトムゲート型薄膜トランジスタを形成する方法を簡単に説明する。図２７に、そのトランジスタ１個分の断面図を示すが、作製方法は実施例３と基本的に同様である。なお、本明細書において、ボトムゲート型薄膜トランジスタとは、図２７に示すような、ゲート電極と第二配線との間の層に活性層が形成されている（ゲート電極と配線とが、活性層の同一側には形成されていない）形状の薄膜トランジスタを指すこととする。
実施例１と同様に図１８（Ｃ）では、ゲート電極２４１０をマスクとして、セルフアラインで活性層２４０８に不純物を添加する。第一配線２４１７は必要ないので、ゲート電極２４１０の上にはパッシベーション膜２４１８、絶縁膜２４１９を形成して平坦化する。その後、第二基板２４２０を接着して、第一基板２４０１を取り除き、第二配線２４２２（なお、本実施例では第一配線は存在しないが、実施例３とそろえるために第二配線と表記している）、絶縁膜２４２３を形成する。
このようにして、活性層に対して配線と反対側にゲート電極を持つボトムゲート型トランジスタが形成できるが、従来のボトムゲート型トランジスタとの違いは、セルフアラインで不純物を添加できるという点である。
本発明のアクティブマトリクス型表示装置は電気器具の表示部として用いることができる。そのような電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置などが挙げられる。それら電気器具の具体例を図２８に示す。
図２８（Ａ）は携帯電話であり、本体３００１、音声出力部３００２、音声入力部３００３、表示部３００４、操作スイッチ３００５、アンテナ３００６で構成される。本発明のアクティブマトリクス型表示装置は表示部３００４に用いることができる。
図２８（Ｂ）はビデオカメラであり、本体３１０１、表示部３１０２、音声入力部３１０３、操作スイッチ３１０４、バッテリー３１０５、受像部３１０６で構成される。本発明のアクティブマトリクス型表示装置は表示部３１０２に用いることができる。
図２８（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体３２０１、カメラ部３２０２、受像部３２０３、操作スイッチ３２０４、表示部３２０５で構成される。本発明のアクティブマトリクス型表示装置は表示部３２０５に用いることができる。
図２８（Ｄ）はゴーグル型ディスプレイであり、本体３３０１、表示部３３０２、アーム部３３０３で構成される。本発明のアクティブマトリクス型表示装置は表示部３３０２に用いることができる。
図２８（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体３４０１、光源３４０２、液晶表示装置３４０３、偏光ビームスプリッタ３４０４、リフレクター３４０５、３４０６、スクリーン３４０７で構成される。本発明は液晶表示装置３４０３に用いることができる。
図２８（Ｆ）はフロントプロジェクターであり、本体３５０１、光源３５０２、液晶表示装置３５０３、光学系３５０４、スクリーン３５０５で構成される。
本発明は液晶表示装置３５０３に用いることができる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。

Claims (3)

  1. 第１の基板上に第１の絶縁膜を形成し、
    前記第１の絶縁膜上に半導体膜を形成し、
    前記半導体膜上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極上に第２の絶縁膜を形成し、
    前記第２の絶縁膜及び前記ゲート絶縁膜に、前記半導体膜に達する第１の開孔部を形成し、
    前記第１の開孔部を介して前記半導体膜に接する第１の電極を形成し、
    前記第１の電極上に第３の絶縁膜を形成し、
    前記第１の基板に、接着材及び粘着材を用いて第２の基板を貼り合わせ、
    前記第１の基板を研磨した後にエッチングすることにより、前記第１の基板を取り除き、
    前記第１の絶縁膜に、前記半導体膜に達する第２の開孔部を形成し、
    前記第２の開孔部を介して前記半導体膜に接する第２の電極を形成し、
    前記第２の電極の下に接してＥＬ層を形成し、
    前記ＥＬ層の下に接して第３の電極を形成し、
    前記第２の電極と、前記ＥＬ層と、前記第３の電極とを、第３の基板を用いて充填材により封入し、
    前記接着材で接着された領域を除去するように、前記第２の基板及び前記第３の基板を切断し、
    前記第２の基板及び前記粘着材を除去し、
    前記粘着材は、前記半導体膜、前記ゲート電極、前記第１の電極、前記第２の電極、前記ＥＬ層、及び前記第３の電極と重なる領域に設けられることを特徴とする表示装置の作製方法。
  2. 請求項１において、
    前記第２の電極と、前記ＥＬ層と、前記第３の電極とを、シール材と、前記第３の基板とを用いて前記充填材により封入することを特徴とする表示装置の作製方法。
  3. 請求項２において、
    前記シール材は、第１のシール材と、第２のシール材と、を有し、
    前記第１のシール材は、画素部を囲むように設けられ、
    前記第２のシール材は、前記第１のシール材を囲むように設けられることを特徴とする表示装置の作製方法。
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Families Citing this family (124)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4708577B2 (ja) * 2001-01-31 2011-06-22 キヤノン株式会社 薄膜半導体装置の製造方法
JP4803884B2 (ja) * 2001-01-31 2011-10-26 キヤノン株式会社 薄膜半導体装置の製造方法
JP2002229473A (ja) * 2001-01-31 2002-08-14 Canon Inc 表示装置の製造方法
JP2002365614A (ja) * 2001-06-04 2002-12-18 Nec Kagoshima Ltd 液晶表示装置の製造方法
TW546857B (en) * 2001-07-03 2003-08-11 Semiconductor Energy Lab Light-emitting device, method of manufacturing a light-emitting device, and electronic equipment
TW564471B (en) * 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
JP5057619B2 (ja) * 2001-08-01 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW554398B (en) * 2001-08-10 2003-09-21 Semiconductor Energy Lab Method of peeling off and method of manufacturing semiconductor device
TW558743B (en) 2001-08-22 2003-10-21 Semiconductor Energy Lab Peeling method and method of manufacturing semiconductor device
KR100944886B1 (ko) * 2001-10-30 2010-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
JP3948930B2 (ja) * 2001-10-31 2007-07-25 大日本スクリーン製造株式会社 薄膜形成装置および薄膜形成方法
TWI264121B (en) 2001-11-30 2006-10-11 Semiconductor Energy Lab A display device, a method of manufacturing a semiconductor device, and a method of manufacturing a display device
US6911675B2 (en) * 2001-11-30 2005-06-28 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device and manufacturing method thereof
US6956234B2 (en) * 2001-11-30 2005-10-18 Semiconductor Energy Laboratory Co., Ltd. Passive matrix display device
US6953735B2 (en) 2001-12-28 2005-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device by transferring a layer to a support with curvature
JP4316186B2 (ja) * 2002-04-05 2009-08-19 シャープ株式会社 半導体装置及びその製造方法
US6982474B2 (en) * 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
TWI272641B (en) * 2002-07-16 2007-02-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
EP1573800A2 (en) * 2002-11-08 2005-09-14 Koninklijke Philips Electronics N.V. Flexible semiconductor device and method of manufacturing the same
US7710019B2 (en) * 2002-12-11 2010-05-04 Samsung Electronics Co., Ltd. Organic light-emitting diode display comprising auxiliary electrodes
KR100895313B1 (ko) * 2002-12-11 2009-05-07 삼성전자주식회사 유기 발광 표시판
US6881975B2 (en) * 2002-12-17 2005-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
JP4101643B2 (ja) * 2002-12-26 2008-06-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4373085B2 (ja) 2002-12-27 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法、剥離方法及び転写方法
TWI330269B (en) * 2002-12-27 2010-09-11 Semiconductor Energy Lab Separating method
JP4063082B2 (ja) * 2003-01-10 2008-03-19 日本電気株式会社 フレキシブル電子デバイスとその製造方法
TWI351566B (en) * 2003-01-15 2011-11-01 Semiconductor Energy Lab Liquid crystal display device
US7436050B2 (en) 2003-01-22 2008-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a flexible printed circuit
SE0300160D0 (sv) * 2003-01-23 2003-01-23 Siemens Elema Ab Apparatus for and Method of Mintoring a Gas Supply
JP2004247373A (ja) * 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
TWI328837B (en) * 2003-02-28 2010-08-11 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP4526771B2 (ja) 2003-03-14 2010-08-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6753239B1 (en) * 2003-04-04 2004-06-22 Xilinx, Inc. Bond and back side etchback transistor fabrication process
US7592239B2 (en) * 2003-04-30 2009-09-22 Industry University Cooperation Foundation-Hanyang University Flexible single-crystal film and method of manufacturing the same
US20040218133A1 (en) * 2003-04-30 2004-11-04 Park Jong-Wan Flexible electro-optical apparatus and method for manufacturing the same
US7423343B2 (en) * 2003-08-05 2008-09-09 Semiconductor Energy Laboratory Co., Ltd. Wiring board, manufacturing method thereof, semiconductor device and manufacturing method thereof
JP4651924B2 (ja) * 2003-09-18 2011-03-16 シャープ株式会社 薄膜半導体装置および薄膜半導体装置の製造方法
TWI372462B (en) * 2003-10-28 2012-09-11 Semiconductor Energy Lab Method for manufacturing semiconductor device
WO2005055178A1 (en) * 2003-12-02 2005-06-16 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same, and television apparatus
KR100746220B1 (ko) * 2004-01-12 2007-08-03 삼성전자주식회사 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들
US7282380B2 (en) * 2004-03-25 2007-10-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR100536043B1 (ko) * 2004-06-25 2005-12-12 삼성전자주식회사 적층형 반도체 장치 및 그 제조 방법
KR20070039126A (ko) * 2004-07-09 2007-04-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｉｃ칩 및 그 제조방법
JP4731849B2 (ja) * 2004-07-16 2011-07-27 株式会社アドバンテスト 半導体集積回路の製造方法
TWI372413B (en) * 2004-09-24 2012-09-11 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same, and electric appliance
US7422935B2 (en) * 2004-09-24 2008-09-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device, and semiconductor device and electronic device
WO2006051996A1 (en) * 2004-11-11 2006-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7736964B2 (en) * 2004-11-22 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method for manufacturing the same
TWI253759B (en) * 2004-11-22 2006-04-21 Au Optronics Corp Method and apparatus for forming thin film transistor
CN102738180B (zh) 2004-12-06 2018-12-21 株式会社半导体能源研究所 显示装置
TWI326790B (en) * 2005-02-16 2010-07-01 Au Optronics Corp Method of fabricating a thin film transistor of a thin film transistor liquid crystal display and method of fabricating a transistor liquid crystal display
US7307006B2 (en) * 2005-02-28 2007-12-11 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR101133764B1 (ko) * 2005-03-14 2012-04-09 삼성전자주식회사 박막 트랜지스터, 박막 트랜지스터 표시판 및 그 제조 방법
JP2008198628A (ja) * 2005-05-11 2008-08-28 Sharp Corp 半導体装置及びその製造方法並びに液晶表示装置
CN100428010C (zh) * 2005-05-13 2008-10-22 乐金显示有限公司 柔性显示器的制造方法
US7605056B2 (en) 2005-05-31 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including separation by physical force
US7456104B2 (en) * 2005-05-31 2008-11-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7485511B2 (en) * 2005-06-01 2009-02-03 Semiconductor Energy Laboratory Co., Ltd. Integrated circuit device and method for manufacturing integrated circuit device
US7972910B2 (en) 2005-06-03 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of integrated circuit device including thin film transistor
TWI313368B (en) * 2005-06-03 2009-08-11 Chi Mei Optoelectronics Corp Method of manufacturing liquid crystal display
KR101152141B1 (ko) * 2005-06-08 2012-06-15 삼성전자주식회사 액정표시패널과 액정표시패널의 제조방법
US7727859B2 (en) * 2005-06-30 2010-06-01 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
US7820495B2 (en) * 2005-06-30 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7719103B2 (en) * 2005-06-30 2010-05-18 Semiconductor Energy Laboratory Co., Ltd Semiconductor device
CN101233531B (zh) * 2005-07-29 2012-05-30 株式会社半导体能源研究所 半导体装置的制造方法
US7863188B2 (en) * 2005-07-29 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7485968B2 (en) * 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US7723842B2 (en) * 2005-09-02 2010-05-25 Semiconductor Energy Laboratory Co., Ltd Integrated circuit device
JP5089033B2 (ja) * 2005-11-04 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4680850B2 (ja) * 2005-11-16 2011-05-11 三星モバイルディスプレイ株式會社 薄膜トランジスタ及びその製造方法
TWI424499B (zh) 2006-06-30 2014-01-21 Semiconductor Energy Lab 製造半導體裝置的方法
KR101478810B1 (ko) 2006-07-28 2015-01-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 축전 장치
US8232621B2 (en) * 2006-07-28 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8137417B2 (en) 2006-09-29 2012-03-20 Semiconductor Energy Laboratory Co., Ltd. Peeling apparatus and manufacturing apparatus of semiconductor device
TWI433306B (zh) * 2006-09-29 2014-04-01 Semiconductor Energy Lab 半導體裝置的製造方法
KR101300820B1 (ko) * 2007-07-24 2013-08-26 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
JP5366517B2 (ja) * 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
PL2276875T3 (pl) * 2008-05-02 2020-06-01 Oerlikon Surface Solutions Ag, Pfäffikon Sposób usuwania powłok z obrabianych przedmiotów i roztwór do usuwania powłok
JP4600576B2 (ja) * 2008-05-08 2010-12-15 株式会社デンソー 半導体装置およびその製造方法
KR101545647B1 (ko) 2008-07-10 2015-08-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광장치 및 전자기기
JP5216716B2 (ja) 2008-08-20 2013-06-19 株式会社半導体エネルギー研究所 発光装置及びその作製方法
CN101677058B (zh) * 2008-09-19 2012-02-29 北京京东方光电科技有限公司 薄膜构造体的制造方法
KR100959106B1 (ko) * 2008-11-05 2010-05-25 삼성모바일디스플레이주식회사 유기 발광 표시 장치
JP5586920B2 (ja) * 2008-11-20 2014-09-10 株式会社半導体エネルギー研究所 フレキシブル半導体装置の作製方法
JP4821871B2 (ja) * 2009-03-19 2011-11-24 ソニー株式会社 電子デバイスの製造方法および表示装置の製造方法
US8460979B2 (en) * 2009-04-27 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a backside illuminated image sensor
DE102009040503A1 (de) * 2009-08-31 2011-03-03 Gebr. Schmid Gmbh & Co. Verfahren zur Herstellung von Wafern
GB2479081B (en) * 2009-10-21 2013-09-04 Lg Display Co Ltd Method of fabricating display device using plastic substrate
KR101617280B1 (ko) * 2009-10-21 2016-05-03 엘지디스플레이 주식회사 플라스틱 기판을 이용한 표시장치 제조 방법
KR101618157B1 (ko) * 2009-12-21 2016-05-09 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
US8552536B2 (en) * 2010-12-16 2013-10-08 Qualcomm Mems Technologies, Inc. Flexible integrated circuit device layers and processes
WO2012173086A1 (ja) * 2011-06-15 2012-12-20 シャープ株式会社 半導体装置およびその製造方法
TW201324760A (zh) * 2011-12-07 2013-06-16 Chunghwa Picture Tubes Ltd 畫素結構及其製造方法
US8563341B2 (en) * 2012-02-06 2013-10-22 Shenzhen China Star Optoelectronics Technology Co., Ltd. Thin film transistor array substrate and manufacturing method for the same
US9287310B2 (en) 2012-04-18 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for glass removal in CMOS image sensors
KR20130136063A (ko) * 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
WO2014129519A1 (en) 2013-02-20 2014-08-28 Semiconductor Energy Laboratory Co., Ltd. Peeling method, semiconductor device, and peeling apparatus
US8921901B1 (en) * 2013-06-10 2014-12-30 United Microelectronics Corp. Stacked CMOS image sensor and signal processor wafer structure
CN109273622B (zh) 2013-08-06 2021-03-12 株式会社半导体能源研究所 剥离方法
US9929133B2 (en) * 2013-08-27 2018-03-27 Taiwan Semiconductor Manufacturing Company Limited Semiconductor logic circuits fabricated using multi-layer structures
TW201943069A (zh) 2013-09-06 2019-11-01 日商半導體能源研究所股份有限公司 發光裝置以及發光裝置的製造方法
US9937698B2 (en) 2013-11-06 2018-04-10 Semiconductor Energy Laboratory Co., Ltd. Peeling method and light-emitting device
WO2015087192A1 (en) 2013-12-12 2015-06-18 Semiconductor Energy Laboratory Co., Ltd. Peeling method and peeling apparatus
KR102167133B1 (ko) * 2013-12-18 2020-10-16 엘지디스플레이 주식회사 금속 필름을 이용한 면 봉지 방식의 유기발광 다이오드 표시장치
CN103779390B (zh) * 2014-02-11 2016-08-17 京东方科技集团股份有限公司 一种柔性显示基板及其制备方法
CN104022127B (zh) 2014-05-30 2016-10-05 京东方科技集团股份有限公司 一种阵列基板及其制作方法、以及显示装置
CN104157695B (zh) 2014-07-14 2017-02-15 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
TWI695525B (zh) 2014-07-25 2020-06-01 日商半導體能源研究所股份有限公司 剝離方法、發光裝置、模組以及電子裝置
CN104865756B (zh) * 2015-04-01 2017-08-25 上海天马微电子有限公司 阵列基板、显示面板及显示装置
JP2017009725A (ja) * 2015-06-19 2017-01-12 ソニー株式会社 表示装置
CN107851728B (zh) 2015-07-23 2020-07-14 株式会社半导体能源研究所 显示装置、模块及电子设备
US10083991B2 (en) * 2015-12-28 2018-09-25 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
KR102489592B1 (ko) * 2015-12-31 2023-01-18 엘지디스플레이 주식회사 플렉서블 표시장치
JP6822858B2 (ja) 2016-01-26 2021-01-27 株式会社半導体エネルギー研究所 剥離の起点の形成方法及び剥離方法
KR20170111827A (ko) * 2016-03-29 2017-10-12 삼성전자주식회사 디스플레이 및 카메라를 포함하는 전자 장치
KR102565380B1 (ko) * 2016-12-07 2023-08-10 삼성디스플레이 주식회사 박막 트랜지스터 기판
US11380907B2 (en) * 2017-02-09 2022-07-05 Jfe Steel Corporation Substrate stainless steel sheet for fuel cell separators and production method therefor
KR20180100013A (ko) * 2017-02-28 2018-09-06 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
US10340290B2 (en) 2017-09-15 2019-07-02 Globalfoundries Inc. Stacked SOI semiconductor devices with back bias mechanism
CN107845635A (zh) * 2017-10-31 2018-03-27 长江存储科技有限责任公司 一种存储结构及其形成方法
KR102630641B1 (ko) * 2018-01-25 2024-01-30 삼성디스플레이 주식회사 표시장치 및 그의 제조방법
US10453872B1 (en) * 2018-05-03 2019-10-22 Wuhan China Star Optoelectronics Semiconductor Display Technologiy Co., Ltd. Array substrate and manufacturing method thereof
CN113370244B (zh) * 2021-06-30 2023-07-25 合肥工业大学 一种可编程操纵柔性执行器及其制备方法

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0260088A (ja) * 1988-08-24 1990-02-28 Hitachi Ltd 薄膜ｅｌパネル
JPH02154232A (ja) * 1988-12-06 1990-06-13 Nec Corp 液晶表示基板とその製造方法
JP2617798B2 (ja) * 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
JP2929704B2 (ja) * 1990-11-01 1999-08-03 松下電器産業株式会社 液晶表示用基板の製造方法
JP2772405B2 (ja) * 1990-11-22 1998-07-02 株式会社日立製作所 液晶表示装置
US5206749A (en) * 1990-12-31 1993-04-27 Kopin Corporation Liquid crystal display having essentially single crystal transistors pixels and driving circuits
US5444557A (en) * 1990-12-31 1995-08-22 Kopin Corporation Single crystal silicon arrayed devices for projection displays
US5376561A (en) 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
US5376979A (en) * 1990-12-31 1994-12-27 Kopin Corporation Slide projector mountable light valve display
US6320568B1 (en) * 1990-12-31 2001-11-20 Kopin Corporation Control system for display panels
US5256562A (en) * 1990-12-31 1993-10-26 Kopin Corporation Method for manufacturing a semiconductor device using a circuit transfer film
US5475514A (en) * 1990-12-31 1995-12-12 Kopin Corporation Transferred single crystal arrayed devices including a light shield for projection displays
US6072445A (en) * 1990-12-31 2000-06-06 Kopin Corporation Head mounted color display system
US5861929A (en) * 1990-12-31 1999-01-19 Kopin Corporation Active matrix color display with multiple cells and connection through substrate
US5666175A (en) * 1990-12-31 1997-09-09 Kopin Corporation Optical systems for displays
US5331149A (en) * 1990-12-31 1994-07-19 Kopin Corporation Eye tracking system having an array of photodetectors aligned respectively with an array of pixels
US5751261A (en) * 1990-12-31 1998-05-12 Kopin Corporation Control system for display panels
US5661371A (en) * 1990-12-31 1997-08-26 Kopin Corporation Color filter system for light emitting display panels
US5743614A (en) * 1990-12-31 1998-04-28 Kopin Corporation Housing assembly for a matrix display
US5258325A (en) * 1990-12-31 1993-11-02 Kopin Corporation Method for manufacturing a semiconductor device using a circuit transfer film
US7075501B1 (en) * 1990-12-31 2006-07-11 Kopin Corporation Head mounted display system
US5396304A (en) * 1990-12-31 1995-03-07 Kopin Corporation Slide projector mountable light valve display
US5317436A (en) * 1990-12-31 1994-05-31 Kopin Corporation A slide assembly for projector with active matrix moveably mounted to housing
US5166556A (en) * 1991-01-22 1992-11-24 Myson Technology, Inc. Programmable antifuse structure, process, logic cell and architecture for programmable integrated circuits
JPH04255268A (ja) * 1991-02-07 1992-09-10 Seiko Instr Inc 半導体装置とその製造方法
US5432461A (en) 1991-06-28 1995-07-11 Photon Dynamics, Inc. Method of testing active matrix liquid crystal display substrates
JPH05198739A (ja) * 1991-09-10 1993-08-06 Mitsubishi Electric Corp 積層型半導体装置およびその製造方法
JP3092761B2 (ja) * 1991-12-02 2000-09-25 キヤノン株式会社 画像表示装置及びその製造方法
JPH06132082A (ja) * 1992-02-04 1994-05-13 Ricoh Co Ltd 薄膜電界発光素子および製造法
US5467154A (en) * 1992-02-20 1995-11-14 Kopin Corporation Projection monitor
US5692820A (en) * 1992-02-20 1997-12-02 Kopin Corporation Projection monitor
US6608654B2 (en) * 1992-09-11 2003-08-19 Kopin Corporation Methods of fabricating active matrix pixel electrodes
US5705424A (en) * 1992-09-11 1998-01-06 Kopin Corporation Process of fabricating active matrix pixel electrodes
JP3101126B2 (ja) * 1993-05-18 2000-10-23 松下電器産業株式会社 反射型液晶表示装置
TW264575B (ja) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3305090B2 (ja) * 1994-01-13 2002-07-22 キヤノン株式会社 画像表示装置
US5612552A (en) * 1994-03-31 1997-03-18 Lsi Logic Corporation Multilevel gate array integrated circuit structure with perpendicular access to all active device regions
JP3208268B2 (ja) 1994-12-28 2001-09-10 シャープ株式会社 反射型液晶表示装置
US5757456A (en) * 1995-03-10 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating involving peeling circuits from one substrate and mounting on other
US5834327A (en) 1995-03-18 1998-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for producing display device
JP3499327B2 (ja) * 1995-03-27 2004-02-23 株式会社半導体エネルギー研究所 表示装置の作製方法
JP3478012B2 (ja) * 1995-09-29 2003-12-10 ソニー株式会社 薄膜半導体装置の製造方法
US6022792A (en) * 1996-03-13 2000-02-08 Seiko Instruments, Inc. Semiconductor dicing and assembling method
US6127199A (en) 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
JP4011695B2 (ja) * 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
JP3868567B2 (ja) * 1997-01-18 2007-01-17 株式会社半導体エネルギー研究所 複合化回路の作製方法
JP3019819B2 (ja) 1997-10-09 2000-03-13 日本電気株式会社 アクティブマトリクス型液晶表示装置及びその表示方法
CA2218307C (en) 1997-10-10 2006-01-03 Gennum Corporation Three dimensional packaging configuration for multi-chip module assembly
JP4063944B2 (ja) * 1998-03-13 2008-03-19 独立行政法人科学技術振興機構 ３次元半導体集積回路装置の製造方法
US6331476B1 (en) * 1998-05-26 2001-12-18 Mausushita Electric Industrial Co., Ltd. Thin film transistor and producing method thereof
US6423614B1 (en) * 1998-06-30 2002-07-23 Intel Corporation Method of delaminating a thin film using non-thermal techniques
US6054370A (en) * 1998-06-30 2000-04-25 Intel Corporation Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer
US6153929A (en) 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
JP4531175B2 (ja) * 1998-12-03 2010-08-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4545260B2 (ja) * 1998-12-03 2010-09-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4597295B2 (ja) * 1998-12-25 2010-12-15 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6576924B1 (en) * 1999-02-12 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having at least a pixel unit and a driver circuit unit over a same substrate
JP2000243943A (ja) * 1999-02-23 2000-09-08 Seiko Epson Corp 半導体装置の製造方法
US6500694B1 (en) * 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6525415B2 (en) * 1999-12-28 2003-02-25 Fuji Xerox Co., Ltd. Three-dimensional semiconductor integrated circuit apparatus and manufacturing method therefor
US6720577B2 (en) * 2000-09-06 2004-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP5121103B2 (ja) * 2000-09-14 2013-01-16 株式会社半導体エネルギー研究所 半導体装置、半導体装置の作製方法及び電気器具
US6887753B2 (en) * 2001-02-28 2005-05-03 Micron Technology, Inc. Methods of forming semiconductor circuitry, and semiconductor circuit constructions
US6841813B2 (en) * 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
AU2003297542A1 (en) * 2002-12-31 2004-07-29 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure incorporating a processing handle member
KR100746220B1 (ko) * 2004-01-12 2007-08-03 삼성전자주식회사 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들
KR100663360B1 (ko) * 2005-04-20 2007-01-02 삼성전자주식회사 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들
US7485508B2 (en) * 2007-01-26 2009-02-03 International Business Machines Corporation Two-sided semiconductor-on-insulator structures and methods of manufacturing the same

Also Published As

Publication number Publication date
US20020030189A1 (en) 2002-03-14
US7408193B2 (en) 2008-08-05
US20070018164A1 (en) 2007-01-25
CN1211832C (zh) 2005-07-20
SG101479A1 (en) 2004-01-30
SG136795A1 (en) 2007-11-29
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