JP5379339B2 - トレンチゲートｍｉｓデバイスの構造及び製造方法 - Google Patents

トレンチゲートｍｉｓデバイスの構造及び製造方法 Download PDF

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Description

本発明は金属−絶縁体−シリコン半導体（ＭＩＳ：metal-insulator-silicon semiconductor）デバイスに関し、特にトレンチ内にゲートが形成されたＭＩＳデバイスに関する。
シリコンまたは他の半導体材料の表面から下方に延びたトレンチ内にゲートが形成された金属−絶縁体−シリコン半導体（ＭＩＳ）デバイスの種類がある。そのようなデバイスの電流の流れは主に垂直方向であるため、セルを高密度に配置できる。その他の点は全て同じであるため、こうすることにより電流が流れる能力を高めると共にデバイスのオン抵抗を減らすことができる。ＭＩＳデバイスの一般的な範囲に含まれるデバイスには、酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ型電界効果トラジジスタ（ＩＧＢＴ）、及びＭＯＳゲートサイリスタが含まれる。ＭＯＳＦＥＴ、ＩＧＢＴ、及びＭＯＳゲートサイリスタの１つのゲートトレンチの断面図をそれぞれ、図１、図２、及び図３に示す。
このようなデバイスでは、ポリシリコンである場合が多いゲート材料を、通常は金属である導電パッドを介してデバイスパッケージのリード及び外部回路に接続しなければならない。これを達成するために、オーバーフローするようにトレンチにゲート材料を充填してから、リソグラフィ及びエッチングによりパターン形成する。パターン形成の後、図１−図３に示されているように通常はデバイスの活性領域のトレンチ内にゲート材料を限定する。しかしながら、ゲート材料と接触している領域では、ゲート材料がトレンチの外側に延び、シリコンの表面上に延在している。これは、図４の従来のＭＩＳデバイス４０の３次元的な断面図に示されている。不活性なゲート金属領域４１において、ポリシリコン層４２がトレンチ４４の外側に延び、エピタキシャルシリコン層４６の上に延在している。トレンチ４４は、ポリシリコン層４２をエピタキシャル層４６から絶縁するゲート酸化層４７で裏打ちされている。トレンチの端部は４３として示されている。ポリシリコン層４２の一部が、厚いフィールド酸化領域４８の上に位置する。続くゲート金層層とポリシリコン層４２との接触領域が４５として示されている。
図５は、同じデバイスのゲート金属領域４１の平面図である。図６は、図５の線６−６に沿って見た同じデバイスの断面図であるが縮尺は異なる。この実施形態では、活性領域５６のＭＩＳセル５４は正方形である。ポリシリコン層４２、並びにゲート金属４９とポリシリコン層４２との接触領域４５が示されている。図７は、このデバイスのゲートパッド縁部及びターミネーション領域の平面図である。
トレンチの曲がり部はストレス源として知られ、デバイスの欠陥に関連した問題につながる。これが、或るトレンチ４４の端部付近に沿って見た断面を詳細に表す図８に示されている。上部のトレンチ曲がり部５２を酸化すると、通常、酸化層が局部的に薄くなり、そのため酸化層の降伏電圧が低くなってしまう。曲がり部を鋭くすればするほどこの問題は深刻になる。更に、ゲートと近接する半導体材料（ＭＯＳＦＥＴでは通常、ソースに短絡される図８のＰボディ）との間に電位差が加えられと、電界の集中によりトレンチの曲がり部において電界が最大値に達する。これにより、ゲート酸化膜を通るFowler-Nordheimトンネルからのリーク電流につながり、デバイスの使用できる最大ゲート電圧が制限されてしまう。電界の集中の問題は、ゲート酸化層が完全に均一であったとしても存在し、トレンチ曲がり部がより鋭くなると悪化する。
このような理由から、多くの製造者がトレンチ曲がり部を丸くするために様々な技術を用いている。しかしながら、過剰なゲートのリーク電流の問題を解消するべく、上部のトレンチ曲がり部を十分に丸くするのは困難であり、セルの密度が増せば更に困難になる。
更に、トレンチ−ゲートＭＯＳＦＥＴの製造に用いられる工程には、通常は多くのマスク工程があるため、微小構造の精度を妨げる不均一な形状が生じる。図９−図１７は、Ｎ＋シリコン基板８０２上に施す従来の製造工程を例示する。この工程はまず、通常は酸化層８０４の上に形成される第１のフォトレジストマスクＡ１で始め、一般的なフォトリソグラフィ工程でパターン形成して、Ｐ−タブ８０６が形成される領域を画定する（図９）。Ｐ−タブ８０６は、トレンチの曲がり部の電界の強度を弱くするために用いられる。Ｐ型ドーパントをマスクＡ１の開口から注入してＰ−タブ８０６を形成し、その後でマスクＡ１を除去する。酸化層８０４を厚くするために加熱によりＰ−タブ８０６をドライブインした後（図１０）、第２のマスクＡ２を堆積してパターン形成し、デバイスの活性領域８０８を画定し、フィールド酸化層となる酸化層８０４がデバイス（図１１）のターミネーション領域８１０に残る。
マスクＡ２を除去した後、第３のトレンチマスクＡ３を形成して、トレンチが形成される部分を画定するべくパターン形成する。次に、一般的な反応性イオンエッチング（ＲＩＥ）工程でトレンチ８１２をエッチングする。トレンチ８１２Ａ及び８１２Ｂは相互に接続され（紙面の外側で３次元的に）、トレンチ８１２Ｃはターミネーション領域の外側の縁に位置する必要に応じて形成される「チャネルストッパー」トレンチである。トレンチがエッチングされてマスクＡ３が除去された後、犠牲酸化層を形成して除去し、ＲＩＥ工程で生じたすべての結晶損傷を修理する。ゲート酸化層８１３をトレンチ８１２の壁部に形成する。
ポリシリコン層８１４を、トレンチ８１２を満たし、シリコンの表面にオーバーフローするように堆積してドープする。第４のポリシリコンマスクＡ４をポリシリコン層８１４上に堆積しパターン形成する（図１３）。ポリシリコン層８１４を、トレンチ８１２Ｂからゲートバス領域のフィールド酸化層８０４の上に至る部分を除き、トレンチ８１２内をエッチバックする。ポリシリコン層８１４の延長部により、トレンチ８１２内のポリシリコン層８１２の部分と電気的に接触する。
次に、マスクＡ４を除去し、Ｐ型ドーパントを注入してドライブインし、Ｐボディ領域８１６を形成する（図１４）。このドーパントはポリシリコン層８１４にも進入するが、濃度が低いため如何なる問題も生じない。
第５のマスクＡ５を堆積しパターン形成し、Ｎ型ドーパントが注入されＮ＋ソース領域８１８（図１５）が形成される部分を画定する。Ｎ＋ソース領域８１８が形成された後でマスクＡ５を除去し、ホウ素燐ケイ酸ガラス（ＢＰＳＧ）層８２０を堆積しリフローする。第６のマスクＡ６を形成してパターニングし、基板（Ｐボディ領域８１６とＮ＋ソース領域８１８）及びゲート（ポリシリコン層８１４）が接触する部分を画定する。Ｐ型ドーパントを注入してＰ＋ボディ接触領域８２１を形成して、金属層８２２を堆積する。第７のマスクＡ７（不図示）を金属層８２２上に形成してパターニングする。金属層８２２を第７のマスクを介してエッチングしてソース金属８２２Ａ及びゲートバス８２２Ｂ（図１７）を形成する。必要に応じて、パジベーション層を堆積し、第８のマスク（不図示）を形成してパターニングし、ＭＯＳＦＥＴに外部接触するソース及びゲートパッドを画定する。
この工程には幾つかの不利な点がある。第１に、８つのマスク工程が必要であり、これにより製造が相当複雑になり費用が嵩む。第２に、トレンチの外側のポリシリコン層８１４の延長部並びにフィールド酸化層８０４が存在するため、ゲートバス８２２Ｂの領域の形状が高くなってしまう。特にこれらのデバイスの寸法がサブミクロンの範囲に達すると、この高くなった領域によりフォトリソグラフィにおいて問題が生じる。第３に、トレンチ８１２Ｂの上部曲がり部におけるゲート酸化膜に降伏電圧が生じ得る。
 発明が解決しようとする課題
従って、より単純に製造でき、かつ平坦なトポロジを得ることができ、更にトレンチの上部曲がり部における降伏電圧の問題を回避できる製造方法が要望されている。
課題を解決するための手段
本発明は、トレンチゲートＭＩＳデバイスのトレンチの上部曲がり部における降伏電圧の問題を解消するための構造及び技術を提供する。トレンチゲートＭＩＳデバイスは半導体チップに形成され、トランジスタセルを含む活性領域、トランジスタセルを含まないゲート金属領域、及びゲート金属層を含む。トレンチが、活性領域からゲート金属領域に延在するように半導体チップの表面にパターン形成され、絶縁材料の層で裏打ちされた壁部を有する。通常はポリシリコンである導電性ゲート材料がトレンチ内に堆積され、ゲート材料の上面が半導体チップの表面よりも低くされる。非導電層が活性領域及びゲート金属領域の上に位置し、ゲート金属領域のトレンチ部分の上の非導電層に開口が設けられている。この開口は、「ゲート金属」と呼ばれることが多い導電材料で満たされ、ゲート金属がトレンチ内の接触領域の導電性ゲート材料と接触している。
ゲート金属がトレンチから半導体チップの表面にオーバーフローしていないため、トレンチの上部曲がり部の周りにゲート金属が延在していない。こうすることで、ゲート金属と半導体チップとの間に電位差が生じた時に起こるストレスを回避できる。
本発明に従った様々な実施形態が可能である。例えば、ゲート材料とゲート金属を良好に電気的に接触するために、ゲート材料とゲート金属との接触領域におけるトレンチの幅を活性領域のトレンチの幅よりも広くすることができる。ゲート金属が第１のゲートフィンガーの導電性ゲート金属と接触し、この第１のゲートフィンガーは第２のゲートフィンガーと直角を成している。第２のゲートフィンガーは、活性領域からゲート金属領域に延び、第１のゲートフィンガーと交差している。
本発明の別の実施態様は、ＭＩＳデバイスの製造方法に関する。この製造方法は、マスク工程数が従来の製造方法に比べて少なく、相対的に平坦な形状にすることができ、微細なフォトリソグラフィ工程に適している。製造方法は、トレンチの位置を画定する開口を有するトレンチマスクを半導体チップの表面に形成する工程と、トレンチマスクの開口を介してエッチングして基板にトレンチを形成する工程と、トレンチマスクを除去する工程と、トレンチの壁部に第１の非導電層を形成する工程と、導電性ゲート材料がトレンチの外側の基板表面にオーバーフローするように導電性ゲート材料を堆積させる工程と、マスクを用いずに、トレンチ内のゲート材料の上面が基板の表面よりも低くなるようにゲート材料をエッチングする工程と、基板の表面に第２の非導電層を形成する工程と、開口を有する接触マスクを第２の非導電層上に形成する工程と、接触マスクの開口を介してエッチングして第２の非導電層にゲート接触開口を形成する工程と、接触マスクを除去する工程と、ゲート接触開口を介してゲート材料と接触するように第２の導電層を第２の非導電層上に堆積させる工程とを含む。必要に応じて、接触マスクを用いるエッチングにより、第２の非導電層に基板接触開口を形成して、この基板接触開口を介して基板と接触するように第２の導電層が延在するようにし、製造方法に、開口を有する金属マスクを第２の導電層上に形成する工程と、金属マスクの開口を介して第２の導電層をエッチングする工程とを加えることができる。この製造方法は、ゲート接触材料の一部のエッチングのためのマスク工程、並びに酸化層の一部をエッチングしてフィールド酸化層を形成するためのマスク工程を含まない。
製造方法は、様々に変更することができ、ＭＯＳＦＥＴ、ＩＧＢＴ、ＭＯＳゲートサイリスタを含む様々なＭＩＳデバイスの製造に用いることができる。この製造方法はまた、Ｓｃｈｏｔｔｋｙまたはポリシリコンダイオードを含むＭＯＳＦＥＴの製造にも用いることができる。
本発明はまた、相対的に平坦な形状のＭＩＳデバイスを含む。具体的には、ゲートバスが厚いフィールド酸化層領域の上に位置しない。代わりに、非導電層（例えば、ＢＰＳＧ）が半導体基板の上面に位置する。通常は金属である導電層が非導電層上に位置する。非導電層は開口を含み、この開口により金属層がＭＩＳデバイスの活性領域（例えば、ＭＯＳＦＥＴのソース及びボディ）における基板と電気的に接触する。ゲートバスもまた、同じ非導電層上に位置する。ゲートバスの下側の非導電層の厚みは、デバイスの活性領域における非導電層の厚みと実質的に同一である。或る実施形態では、導電性ゲート材料で満たされたゲート接触トレンチが、ゲートバスの下側の基板に形成され、ゲートバスが非導電層の開口を介してゲート材料と電気的に接触している。
本発明の別の実施態様に従えば、ゲート接触トレンチの両側に２或いはそれ以上の保護トレンチが形成される。こうすることにより、ゲート接触トレンチ底部の降伏電圧に悪影響を与えることなく、デバイスの活性領域のトレンチよりも幅が広くて深いゲート接触トレンチを形成することができる。
本発明に従えば、トレンチ−ゲートＭＩＳデバイスのトレンチの充填に用いられるポリシリコンまたは他の材料は、エッチバック或いは別の方法でトレンチ内を平坦化し、ゲート充填材とゲート材料との間の接触がトレンチ内でできるようにする。ゲート充填材量がトレンチの上部曲がり部に重ならないため、トレンチの上部曲がり部で発生するストレスの問題を解消できる。（注：本明細書で用いる語「ポリシリコン」は、ゲート材料としてトレンチ内に堆積される導電材料を意味し、或る実施形態ではポリシリコンの代わりに金属や他の導電材料が用いることができることを理解されたい。同様に本明細書で用いる語「ゲート金属」は、トレンチ内のゲート材料と接触を形成するために用いられる導電材料を意味し、或る実施形態では「ゲート金属」として金属の代わりにポリシリコンや他の導電材料を用いることができることを理解されたい。）
図１８は、Ｎ＋基板８１上に成長させられたＮ−エピタキシャル層８２に形成されたトレンチゲートＭＩＳデバイス８０の部分図である。Ｐボディ領域８３は、Ｎ−エピタキシャル層８２に形成されている。ゲートトレンチ８４は、Ｎ−エピタキシャル層８２の上面上の酸化層８９と接触しているゲート酸化層８５によって裏打ちされている。
トレンチ８４は、トレンチ８４内にある上面８７を有するポリシリコンゲート８６で部分的に満たされている（即ち、Ｎ−エピタキシャル層８２の上面より下側）。この実施形態では、トレンチ８４が、やや幅の広い横方向の部分８４Ａを含む。横方向部分８４Ａの上面８７の部分８８は、ポリシリコンゲート８６とゲート金属層（不図示）との間で後に形成される接触領域を示す。
図４に示されている類似のＭＩＳデバイス４０とは対照的に、トレンチ８４内のポリシリコンは、ポリシリコン層４２の様にはトレンチの上部曲がり部の周りに延在していない。これにより、上記したストレスの問題を解消できる。
図１９は、ＭＩＳデバイス８０に類似したＭＩＳデバイス９０を示すが、ゲートトレンチ８４を覆うトレンチセグメント間のメサにおけるＮ−エピタキシャル層８２にＰ−タブ９１が形成されているという点が異なる。図２０に示されているＭＩＳデバイス１００では、タブ１０１がトレンチ８４の真下の領域にも延在する。ＭＩＳデバイス９０及び１００は、高い降伏電圧を有するように設計されている。
図２１は、本発明に従って製造されたＭＯＳキャパシタの走査型電子顕微鏡（ＳＥＭ）による断面図である。ポリシリコンゲートは１１０として示され、ゲート金属は１１２として示されている。ＢＰＳＧ誘電体層１１６が、トレンチ１１４のセグメント間のメサの上に延在しており、ゲート金属１１２とトレンチ１１４の上部曲がり部との間を絶縁している。
図２２は、様々なタイプのＭＯＳキャパシタにおけるゲートとシリコンとの間の電圧に関連するFowler-Nordheimトンネル電流を示すグラフである。曲線Ａ−Ｅは、以下に示すデバイスについての曲線である。
Figure 0005379339
図２２によれば、本発明に従ったデバイスにおけるＦＮトンネル電流は約２５Ｖから５０Ｖの範囲で従来のトレンチゲートデバイスよりもかなり低い。実際、本発明のデバイスは従来のプレナーデバイスの電流に近い。
本発明の原理を様々な構造に適用することができる。網羅的ではないが幾つかの例が図２４−図３６に示されている。これらの例のすべては、ＭＩＳデバイスの活性領域からターミネーション或いはゲートパッド領域のゲート金属領域に至る一連の平行な「ゲートフィンガー」を示す。本明細書で用いる語「ゲートフィンガー」は、ゲートトレンチから、例えば「ゲート金属」または「ゲートバス」領域、或いは「ターミネーション」または「エッジターミネーション」領域とも呼ばれるＭＩＳデバイスの活性領域の外側領域まで延びた延長部を指す。図２３は、どのように活性なゲートパッド及びエッジターミネーション領域が構成されているかを示すＭＩＳチップの全体の平面図である。当業者であれば、様々な改変が可能であることを理解できよう。
図２４は本発明の第１の実施形態を示す。正方形セル型ＭＯＳＦＥＴ１４０は、活性領域１４１及びゲート金属領域１４２を含む。一連の平行なゲートフィンガー１４３が、活性領域１４１からゲート金属領域１４２に延びている。ソース金属の縁部は１４４として示され、ゲート金属の縁部は１４５として示されている。ゲートフィンガー１４３内のポリシリコンとゲート金属１４５との間の接触領域は領域１４６として示されている。ゲートフィンガー１４３の幅の広い部分１４７が、接触領域１４６を包含していることが分かるであろう。こうすることにより、活性なセルの寸法を極めて小さくでき、かつトレンチの上部曲がり部から離間したトレンチに良好な電気的接触を形成することができる。図２６は、断面２６−２６における接触領域１４６の断面図であり、ゲート金属１４８及びＢＰＳＧ層１４９を示す。図２５は、ターミネーション領域１５０及びゲートパッド１５１に隣接したＭＯＳＦＥＴ１４０の一部の平面図である。
図２７は本発明の第２の実施形態を示す。ＭＯＳＦＥＴ１６０は、活性領域１６１及びゲート金属領域１６２を含む。ソース金属の縁部は１６４として示され、ゲート金属１６８の縁部は１６５として示されている。一連の平行なゲートフィンガー１６３が、活性領域１６１からゲート金属領域１６２に延びている。ゲートポリシリコンとゲート金属１６８との間の接触領域１６６が、ゲートフィンガー１６３と交差するように延在するゲートフィンガー１６７において形成されている。この実施形態では、ゲートフィンガー１６７はゲートフィンガー１６３よりも幅が広くなっているが、必ずしもそうする必要はない。図２９は、図２７の断面２９−２９に沿って見た詳細な断面図である。図２８は、ターミネーション領域１７０及びゲートパッド１７１に隣接したＭＯＳＦＥＴ１６０の平面図である。
ゲートフィンガー１６７がゲートフィンガー１６３よりも広い場合は、ゲートフィンガー１６３とゲートフィンガー１６７の交差部におけるトレンチ充填に問題が生じ得る。この問題が図２９−図３２に例示されている。図３０は、ゲートフィンガー１６３とゲートフィンガー１６７との１つの交差部の詳細な平面図である。図３０の断面３１−３１を示す図３１は、トレンチがポリシリコン１７３で充填された部分を示す。一方、ゲートフィンガー１６３とゲートフィンガー１６７との交差部は図３０の断面３２−３２を示す図３２に示されており、ポリシリコン１７３がトレンチを完全には満たしていない。
この問題は、図３３及び図３４に示されている第３の実施形態により解決することができる。ＭＯＳＦＥＴ１８０は図２７に示されているＭＯＳＦＥＴ１６０に類似しているが、ゲートフィンガー１８３がゲートフィンガー１６３よりも広く、ゲートフィンガー１８７がゲートフィンガー１８３との交差部で狭くなっているという点が異なる。ゲートポリシリコンとゲート金属との間の接触領域１８６は、ゲートフィンガー１８３と１８７とが交差する領域には至っていない。従って、ゲートフィンガー１８３との交差部のゲートフィンガー１８７の幅によって起こりうる問題が解消されている。もちろん、ゲートフィンガー１８３とのスペースは様々に変更することができ、ＭＯＳＦＥＴ１６０におけるゲートフィンガー１６３間のスペースより広くする必要はない。図３４は、ターミネーション領域１９０及びゲートパッド１９１に隣接したＭＯＳＦＥＴ１８０の平面図である。
図３５に示されている第４の実施形態は、上記したトレンチ充填の問題を解決するための別の方法を示す。ＭＯＳＦＥＴ２００は、活性領域２０１からゲート金属領域２０２に延在する平行なゲートフィンガー２０３が直角にゲートフィンガー２０７と交差しているという点で図２７に示されているＭＯＳＦＥＴ１６０にやや類似しているが、ＭＯＳＦＥＴ２００では、ゲートフィンガー２０７と一側からのゲートフィンガー２０３との交差部と、反対側からのゲートフィンガー２０３との交差部がオフセットをされているため、Ｔ字状の交差部となっている。その結果、交差部におけるトレンチの充填は、図２７に示されている構造と比べて改善されている。ポリシリコンゲートとゲート金属との間の接触は、ゲートフィンガー２０７に沿って、縦方向に延在する接触領域２０６において形成されている。
図３６に示されている第５の実施形態は、ゲートフィンガー２２３が、ゲートポリシリコンとゲート金属との間の接触が形成されている広い部分２２７を含むという点で図２４に示されているＭＯＳＦＥＴ１４０に類似している。しかしながら、ＭＯＳＦＥＴ２２０では、幅の広い各部分２２７は、ゲートフィンガー２２３の長手方向において互いにオフセットされているため、各ゲートフィンガー２２３間の距離が他の方法では不可能なまで短縮することが可能である。
トレンチ内でゲート接触を形成するための工程が図３７−図４８に示されている。この工程は、既知の工程を用いてＮ＋基板３００に成長させられたＮ−エピタキシャル層３０１を含む半導体チップで開始する。図３７に示されているように、フォトレジストトレンチマスク３０２がＮ−エピタキシャル層３０１の表面に形成される。図３８に示されているように、トレンチ３０３がトレンチマスク３０２の開口を介して反応性イオンエッチング（ＲＩＥ）によって形成される。トレンチのある部分がゲート接触を可能とするために広くなっている実施形態（図２４、図２７、図３３、及び図３４）では、トレンチはトレンチマスクの開口の幅を調節して形成することができる。次にトレンチマスク３０２を除去する。
通常は、犠牲酸化層（不図示）が、ＲＩＥエッチングの際に生じた結晶ダメージを修復するためにトレンチの壁部に形成され、次にこの犠牲酸化層が除去される。ゲート酸化層３０４がトレンチの壁部で熱成長させられる。ポリシリコン層３０５がＮ−エピタキシャル層３０１の上面に堆積され、トレンチ３０３を満たし、図３８に示されている構造が形成される。
次に、図３９に示されているように、ポリシリコン層３０５の上面３０６がＮ−エピタキシャル層３０１の上面３０７の下側に来るまでポリシリコン層３０５がエッチバックされる。ポリシリコン層３０５は、トレンチ３０３の上部曲がり部と重ならないように十分にエッチバックされることが重要である。ポリシリコン層３０５の表面３０６は、Ｎ−エピタキシャル層３０１の上面より下側に調節することができる。ポリシリコンがチップ全体にわたって均一にエッチバックされるため、この工程はマスクを用いないで行われ、これにより製造コストを軽減することができることに注目されたい。
次に、ホウ素燐ケイ酸ガラス（ＢＰＳＧ）層３０８が構造の上面に堆積され、フォトレジスト層３０９でマスクされる。フォトレジストマスクの開口３１０が、開口３１０の縁がトレンチ３０３の両壁部に対して内側に横方向に延在するようにトレンチ３０３の中心部分の上に形成される。得られる構造が図４０に示されている。
ＢＰＳＧ層３０８がフォトレジスト層３０９の開口３１０を介してエッチングされ、開口３１０と実質的に一致し、ポリシリコン３０５の上面３０６に至るゲート接触開口３１１が形成される。次にフォトレジスト層３０９が除去され、図４１に示される構造が得られる。
図４２に示されているように、金属層３１２は堆積される。金属層３１２とポリシリコン３０５との間の接触がトレンチ３０３の中心領域内で完全に形成されるため、またゲート接触開口３１１の幅がポリシリコン層３０５の上面３０６の幅よりも狭いため、ポリシリコン層３０５とトレンチ３０３の上部曲がり部のＮ−エピタキシャル層３０１との近接を回避することができる。上記したストレスの問題が生じるのはこの近接によるものである。
上記したように、トレンチゲートＭＯＳＦＥＴを形成するための従来の工程は、様々なマスク工程（図９−図１７の例では８回）を必要とし、ゲートバスの領域にリッジが残り、微小寸法のフォトリソグラフィが困難となる。本発明の別の実施態様は、これらの問題を解消する改良された工程である。
図４３−図５１は、本発明に従った工程を例示する。この工程は、Ｎ＋基板上に位置するエピタキシャル層を用いることができるＮ−層４０２で始める。必要に応じて、薄い酸化層４０４を、フォトレジストマスクを接着するため、或いは選択的エッチングに耐えるための硬いマスクを提供するため、または後の酸化を回避するために層４０２の表面に形成され得る。次に、第１のフォトレジストマスクＢ１を設けてパターン形成し、トレンチの位置を画定する。層４０２が極めて平坦であるため、マスクＢ１は従来技術（例えば、図１２に示されているマスクＡ３）に必要なマスクの厚さよりも薄くすることができ、従って小さな構造（トレンチ）を画定することが可能である。トレンチ４０６はマスクＢ１を介してＲＩＥでエッチングされる。トレンチ４０６は、活性領域４０７におけるトレンチ４０６Ａ、ターミネーション領域４０９におけるゲートバス接触トレンチ４０６Ｂ、およびオプションのチャネルストッパー領域４１１におけるチャネルストッパートレンチ４０６Ｃを含む（図４３）。トレンチ４０６Ａ及び４０６Ｂは第３の次元において互いに接続されている。
トレンチ４０６がエッチングされた後、マスクＢ１を除去し、ＲＩＥ工程によって生じた結晶の欠陥を除去するべく犠牲酸化層（不図示）をトレンチ４０６の壁部に成長させ、エッチングされる。ゲート酸化層４０８はトレンチ４０６の壁部で成長させられる。ポリシリコン層４１０が堆積され、ドープされ、ポリシリコン層４１０がトレンチ４０６の内部にのみ残ようになるまでエッチバックされる（図４４）。図９−図１７に示された工程とは異なり、この工程はポリシリコン層４１０をパターン形成するためにポリシリコンマスクを必要としない。メサ領域及びターミネーション領域の上に厚い酸化層が必要な場合は、再び酸化工程を実施することができる。
第２のマスクＢ２が堆積され、パターン形成され、ボディ注入が層４０２の中に導入される領域が画定される。Ｐ型ドーパントがマスクＢの開口を介して注入され、ドライブインされ、Ｐボディ領域４１２（図４５）が形成される。図９−図１７に示された工程とは異なり、この工程は活性領域を画定するためにマスク（例えば、図１１のマスクＡ２）を必要としない。設計者が、J. Zeng et al., ISPSD 2000, pp 145-148に記載されているような「スプリット−ウェル」構造を達成するべくメサ領域内においてボディを形成したいのであれば、層４０２の表面は極めて平坦であるため小さな構造のリソグラフィを容易に行うことができる。Ｐ型ドーパントの注入エネルギーは、このドーパントが酸化層４０８は浸透するがマスクＢ２は浸透しないように選択される。酸化層４０８が厚すぎる場合は、注入による浸透を容易にするためにエッチバックを行うことができる。
次にマスクＢ２を除去し、構造を洗浄し、Ｐ型ドーパントをアニールし、拡散させ、Ｎ−型層内の目的の接合深さを達成する。
第３のマスクＢ３を堆積し、パターン形成し、ソース領域の位置を画定する。Ｎ型ドーパントをマスクＢ３の開口を介して注入し、Ｎ＋ソース領域４１４（図４６）を形成する。Ｎ型ドーパントが、ターミネーション領域及び活性領域の周辺に注入されないようにするが、「チャネルストッパー」トレンチ４０６Ｃの近傍領域には注入してＮ＋領域４１５を形成し、表面逆転層が形成されるのを防止することに注目されたい。構造の表面は極めて平坦であるため、フォトリソグラフィーを比較的容易に実施することができる。酸化層４０８は、酸化層４０８を介して注入されるイオンの種類によっては、マスクＢ３を配置して、エッチングで薄くしなければならない場合もあろう。
マスクＢ３を除去して、その構造を再び洗浄する。
ＢＰＳＧなどの誘電体層４１６を堆積し、必要に応じて高密化する。第４のマスクＢ４をＢＰＳＧ層４１６上に堆積し、パターン形成し、接触開口を画定する（図４７）。なお構造がかなり平坦であるため、図１６に示されているマスクＡ６よりも薄い層のフォトレジストを用いてリソグラフィ工程を実施することができる。ＢＰＳＧ層４１６をマスクＢ４の開口を介してエッチングした後、マスクＢ４を除去し、Ｐ型ドーパントを注入してＰ型接触領域４１８を形成する（図４８）。この注入により、堆積される金属層とボディとの間の抵抗を小さくし、またこれを用いて、アバランシェ降伏をトレンチ近傍領域からトレンチ間のメサの中心領域に移すことができる。これについては、Buluceaらに付与された米国特許第5,072,266号に開示されている。ボディ接合部が深すぎてこの技術を用いることができない場合は、ボディ注入がブロックされた領域をパターン形成して一連の分散アバランシェクランプ（distributed avalanche clamps）を形成し、ドーパントが横方向に浸透する曲線接合部を形成する。曲線接合部間の間隔は、活性なトレンチの降伏電圧よりも低く設定して制御することができる。これらの領域におけるソース接触は回避しなければならない。別法では、ターミネーション領域４０９における降伏電圧を活性領域４０７における降伏電圧よりも低く設計して設定することもできる。
トレンチ４０６Ｂ内のゲートへの接触を形成することができるため、ポリシリコンマスクを用いる必要がないことに注意されたい。また層４０２が平坦であるため、ＢＰＳＧ層４１６に小さな接触開口を形成することが容易である。
別法では、１つのマスクＢ４を用いる代わりに２つの別のマスクを用いて、ＢＰＳＧ層４１６を介してゲートバス接触トレンチ４０６Ｂのポリシリコン層４１０に至る接触開口及びＮ−層４０２に至る接触開口をそれぞれ形成することができる。
本構造を、７５０℃〜９５０℃の範囲の高温でアニールする。こうすることにより、Ｐ＋接触の注入、及びＮ＋ソースの注入（まだ起こっていない場合）が起こり、ＢＰＳＧ層４１６が高密化され円滑になる。
金属層４１９を堆積し、第５のマスクＢ５を金属層４１９上に堆積してパターン形成する（図４９）。金属層４１９を、マスクＢ５の開口を介してソース金属部分４１９Ｓ、ゲート金属部分４１９Ｇ、フィールドプレート４１９Ｆ、及びエッジターミネーション４１９Ｅの中にエッチングする。パシベーション層４２０を金属層４１９上に堆積し、第６のマスクＢ６を堆積してパターン形成する(図５０)。パシベーション層４２０をマスクＢ６の開口を介してエッチングし、ソース金属部分４１９Ｓ（図５１）を露出させる。次に、このウエハを後面から研削して薄くし、通常どおり後面に金属層を設けてドレイン接触を形成する。
図４３−図５１に例示されている工程は、図９−図１７に示されているような従来の工程に対して幾つかの利点を有する。本発明の工程は、工程数が少なく、低コストである。例えば、マスク工程は８回ではなく６回にした。金属を堆積するまで全ての工程においてシリコンを高度に平坦に維持し、これにより、小さな構造のフォトリソグラフィ形状及び小さなセルピッチの製造が容易になっている。ゲートヘの全ての接触がトレンチ内で行われるため、ポリシリコンゲート材料がトレンチの外からメサの上面まで延在する場合にトレンチの上部曲がり部でゲート酸化層を介するFowler-Nordheimトンネルにより生じる電流の漏れの問題が解消される。
更に、「チャネルストッパー」トレンチ４０６Ｃの周りの領域が、Ｐ型拡散を受けず、図５１に示されるようにトレンチ４０６Ｃを介してドレインに接続されるフィールドプレートが形成され得る。チップの切断された縁部がドレインに対する抵抗短絡として振る舞うため、周囲のＮ＋領域４１５がドレイン電位となる。この構造により、ターミネーション領域上の電荷から或いはホットキャリアに助けられるウォークアウト（walk-out）から生じ得る全ての反転層を終わらせて高電圧ターミネーションの信頼性が改善されている。
図４３−図５１に示される工程は、トレンチＭＯＳ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ（ＴＭＢＳ）デバイスなどの集積Ｓｃｈｏｔｔｋｙダイオードを備えたトレンチＭＯＳＦＥＴを製造するために用いることができる。図５２−図６０は、トレンチＭＯＳＦＥＴ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙデバイスを備えたトレンチＭＯＳＦＥＴを形成する別の工程を例示する。この工程には、図４３−図５１に示されている工程と比べ追加のマスク工程が含まれる。
工程は、重度にドープされた基板の上に位置するＮ−シリコン層５０２から始める。必要に応じて、薄い酸化層５０４を、フォトレジストマスクを接着するため、或いは選択的エッチングに耐えるための硬いマスクを提供するため、または後の酸化を回避するために層５０２の表面に形成され得る。次に、第１のフォトレジストマスクＣ１を設けてパターン形成し、トレンチの位置を画定する。層５０２の表面が極めて平坦であるため、マスクＣ１は従来技術に必要なマスク（例えば、図１２に示されているマスクＡ３）の厚さよりも薄くすることができ、従って小さな構造（トレンチ）を画定することができる。トレンチ５０６はマスクＣ１を介してＲＩＥでエッチングすることができる。トレンチ５０６は、活性領域５０７におけるトレンチ５０６Ａ、ターミネーション領域５０９におけるゲートバス接触トレンチ５０６Ｂ、チャネルストッパー領域５１１におけるオプションのチャネルストッパートレンチ５０６Ｃ、及びＳｃｈｏｔｔｋｙダイオード領域５１３におけるトレンチ５０６Ｄを含む（図５２）。トレンチ５０６Ａ及び５０６Ｂ（及びオプションのトレンチ５０６Ｄ）は、第３の次元で互いに接続される。
トレンチ５０６がエッチングされた後、マスクＣ１を除去し、ＲＩＥ工程で生じた結晶の欠陥を除去するために、犠牲酸化層をトレンチ５０６の壁部で成長させエッチングする。ゲート酸化層５０８をトレンチ５０６の壁部で成長させる。ポリシリコン層５１０を堆積し、ドープし、ポリシリコン層５１０がトレンチ５０６の中にのみ残るまでエッチバックする（図５３）。図４３−図５１に示されていた工程と同様に、この工程はポリシリコン層５１０のパターン成形にポリシリコンマスクを必要としない。メサ及びターミネーション領域上に、より厚い酸化層が必要な場合は、酸化工程を再び行うことができる。
第２のマスクＣ２を堆積し、パターン形成し、ボディ注入が層５０２内に導入される領域を画定する。Ｐ型ドーパントをマスクＣ２の開口を介して注入し、ドライブインし、Ｐボディ領域５１２を形成する（図５４）。図４３−図５１に示した工程と同様に、この工程は活性領域を画定するためのマスク（例えば、図１１のマスクＡ２）を必要としない。Ｐ型ドーパントの注入エネルギーは、ドーパントが酸化層５０８は浸透するがマスクＣ２は浸透しないように選択される。酸化層５０８が厚すぎる場合は、注入による浸透を容易にするためにエッチバックすることもできる。
次にマスクＣ２を除去し、本構造を洗浄し、Ｐ型ドーパントをアニールし、拡散して、Ｎ型層５０２における目的の接合深さを達成する。
第３のマスクＣ３を堆積しパターン形成し、ソース領域の位置を画定する。Ｎ型ドーパントをマスク３の開口を介して注入し、Ｎ＋ソース領域５１４を形成する（図５５）。Ｎ型ドーパントが、ターミネーション領域や活性領域の周辺に注入されないようにするが、「チャネルストッパー」トレンチ５０６Ｃの周辺領域には注入してＮ＋領域５１５が形成されるようにする。本構造の表面は極めて平坦であるため、フォトリソグラフィを比較的容易に行うことができる。酸化層５０８を介して注入されるイオンの種類によっては、マスクＣ３を配置してエッチングし、酸化層５０８の高さを低くする必要がある。
マスクＣ３を除去し本構造を再び洗浄する。
ＢＰＳＧなどの誘電体層５１６を堆積させ、必要に応じて高密化する。第４のマスクＣ４をＢＰＳＧ層５１６上に堆積してパターン形成し、接触開口を画定する（図５６）。まだなお本構造がかなり平坦であるため、例えば図１６に示されているマスクＡ６よりも薄い層のフォトレジストを用いてリソグラフィを行うことができる。ＢＰＳＧ層５１６をマスクＣ４の開口を介してエッチングした後、マスクＣ４を除去する。追加の第５のマスク（接触ブロック）Ｃ５を堆積してパターン形成し、Ｓｃｈｏｔｔｋｙダイオード領域５１３とチャネルストッパー領域５１１の一部とを覆う。マスクＣ５によりドーパントがＳｃｈｏｔｔｋｙダイオード領域５１３（図５７）に注入されないようにして、Ｐ型ドーパントを注入してＰ型接触領域５１８を形成する。この注入により、堆積される金層層とボディとの間の抵抗が減る。またこの注入により、Buluceaらに付与された米国特許第5,072,266号に開示されているように、アバランシェ降伏をトレンチに近接した領域からトレンチ間のメサ中心領域にシフトさせ得る。ボディ接合部が深すぎてこの技術を用いることができない場合は、ボディ注入が遮断される領域をパターン形成して一連の分散アバランシェクランプを形成して、ドーパントが横方向に拡散する曲線状接合部を形成する。曲線状接合部間の間隔は、活性なトレンチの降伏電圧よりも低い降伏電圧に設定して制御することができる。これらの領域におけるソース接触は回避されるべきである。別法では、降伏電圧は、ターミネーション領域５０９の降伏電圧を活性領域５０７の降伏電圧よりも低く設計して設定することができる。
トレンチ５０６Ｂ内でゲートに対する接触がなされるため、ポリシリコンマスクが必要ないことに注目されたい。層が平坦であるため、ＢＰＳＧ層５１６に小さな接触開口を形成することが容易である。
本構造を、７５０℃〜９５０℃の範囲の高温に曝す。こうすることにより、Ｐ＋接触注入及びＮ＋ソース注入が起こり（まだ起こってない場合は）、接合部の深さが浅くなり、ＢＰＳＧ層５１６が高密化され平滑になる。
金属層５１９を堆積し、特に、活性領域５０７におけるＰボディ領域５１８及びＮ＋ソース領域５１４、Ｓｃｈｏｔｔｋｙダイオード領域５１３の層５０２の表面との接触が形成される。第６のマスクＣ６を金属層５１９上に堆積してパターン形成する（図５８）。金属層５１９をマスクＣ６の開口を介してエッチングし、Ｓｃｈｏｔｔｋｙダイオード領域５１３のソース金属部分５１９Ｓ、ゲート金属部分５１９Ｇ、フィールドプレート５１９Ｆ、及びエッジターミネーション５１９Ｅに分割する。パシベーション層５２０を金属層５１９上に堆積させ、第７のマスクＣ７を堆積してパターン形成する(図５９)。パシベーション層５２０をマスクＣ７の開口を介してエッチングし、ソース金属部分５１９Ｓを露出させる（図６０）。次に、ウエハをその後面から研削して薄くし、後面に金属の層を設けてドレイン接触を形成する。
また、第５のマスクＣ５を用いることにより、第４のマスクＣ４がトレンチ５０６Ｃを覆わないようにして、Ｎ＋領域５１５を露出させるＢＰＳＧ層５１６の開口を形成し、金属層がＮ＋領域５１５及びトレンチ５０６Ａのポリシリコンと接触できるようにする。こうすることにより、フィールドプレートエッジターミネーションとドレインとの間の接触が良好となる。
別法では、トレンチＭＯＳ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ（ＴＭＢＳ）、ＭＰＳ整流器、または接合部Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ（JBS）を同じ工程中に形成することができる。Ｓｃｈｏｔｔｋｙダイオードを、活性領域におけるＭＯＳＦＥＴセルの間に設けたり、図５２−図６０に示されているようにチップの別の部分にグループ化することもできる。図５２−図６０の工程により、現在入手できる２チップ型の従来のＭＯＳＦＥＴ−Ｓｃｈｏｔｔｋｙの組み合わせに代わる低価な方法を提供することができる。図４３−図５１に示されている基本的な工程と比べ、接触ブロックマスク（図５７のマスクＣ５）の工程のみを加えればよい。図９−図１７に示されている従来の８回のマスクは、Ｓｃｈｏｔｔｋｙダイオードをマスク２回とカウントすると（ボディブロックマスク及び接触ブロックマスク）、合計１０回のマスクとなる。
基本的な工程の別の方法は、ポリシリコンダイオードをデバイスの中に含めることができる。図７１−図７９に、１つの追加のマスク工程を含むこのような工程が例示されている。
図６１−図７０に例示されている従来の工程は９回のマスクが必要である。酸化層６０４及び第１のフォトレジストマスクＤ１をＮ+シリコン層６０２上に堆積し、Ｐ型タブが形成されるべき領域に開口を形成するようにパターン形成する（図６１）。
Ｐ型ドーパントをマスクＤ１の開口を介して注入してドライブインし、Ｐ型タブ６０６を形成する（図６２）。マスクＤ１を除去した後、活性領域６０８の位置を画定する開口を備えた第２のフォトレジストマスクＤ２を形成する。酸化層６０４をマスクＤ２の開口を介してエッチングし（図６３）、マスクＤ２を除去する。第３のフォトレジストマスクＤ３を形成し、トレンチの位置を画定する。層６０２をエッチングして、活性領域６０８のトレンチ６１０及びチャネルストッパー領域のトレンチ６１２を形成する（図６４）。
犠牲酸化層をトレンチ６１０及び６１２に形成して除去し、次にトレンチの壁部にゲート酸化層を形成する。ポリシリコン層６１４を堆積し、Ｎ型バックグラウンドドーパントをポリシリコン層６１４内に注入する。低温酸化（ＬＴＯ）層６１１を堆積する。第４のフォトレジストマスクＤ４を、ダイオードが形成されるべきポリシリコン層６１４の領域上に堆積する。フォトレジストマスクＤ４を用いて、ＬＴＯ６１１層をエッチングしてマスクを形成し（図６５）、フォトレジストマスクＤ４を除去する。次に、ＬＴＯ層６１１をマスクとして用いて、ポリシリコン層６１４をＰＯＣｌ３でドープする。
第５のマスクＤ５を堆積し、ポリシリコン層６１４を、領域６１６を除いてトレンチ６１６の中にエッチバックする。この領域６１６では、ポリシリコンの一部がトレンチの縁部に重なり酸化層６０４上に延在している（図６６）。マスクＤ５を除去する。
Ｐ型ドーパントをトレンチ６１０の近傍に注入してドライブインし、Ｐボディ型領域６１８を形成する（図６７）。
第６のＮ+ブロックマスクＤ６を堆積してパターン形成する。Ｎ型ドーパントを注入して、トレンチ６１０に近接してＮ+ソース領域６２０を形成する。Ｎ型ドーパントはまた、ポリシリコン層６１４のＮ型バックグラウンドドープ領域との接合部にダイオード６２２及び６２４を形成するポリシリコン層６１４の各部分に注入する（図６８）。マスクＤ６を除去する。
ＢＰＳＧ層６２６を堆積し、第７の接触マスクＤ７を堆積してＢＰＳＧ層６２６上にパターン形成する。マスクＤ７の開口により、デバイスの様々な領域に対する接触が形成される部分が画定される。ＢＰＳＧ層６２６をマスクＤ７の開口を介してエッチングし、Ｐ型ドーパントをＢＰＳＧ層６２６の開口を介して注入し、Ｐ+接触領域６２５を形成する（図６９）。マスクＤ７を除去する。
金属層６２８を堆積して、金属層６２８がＢＰＳＧ層６２６の開口を介してデバイスと接触するようにする。第８のマスク（不図示）を金属層６２８上に形成する。金属層６２８を第８のマスクの開口を介してエッチングし、ダイオード６２２の陽極と接触する部分６２８Ａ、ダイオード６２２の陰極及び活性領域におけるＭＯＳＦＥＴのソース−ボディ領域と接触する部分６２８Ｂ、及びダイオード６２４の陰極と接触する部分６２８Ｃを形成する（図７０）。金属層６２８の別の部分（不図示）は、第３の次元においてポリシリコンゲート（ダイオード６２４の陽極でもある）に接触している。
金属層６２８の部分６２８Ａはポリシリコンゲートに接続され、金属層６２８の部分６２８Ｃはデバイスのドレインに接続される（ともに第３の次元において）。従って、ダイオード６２２はソース−ボディ及びゲートに接続され、ダイオード６２４はドレイン及びゲートに接続される。しかしながら、最終的なパシベーション及びパッドマスクを実施する場合は、デバイスの製造に９回のマスク工程が必要である。
上記した従来技術による工程を、マスク工程の回数が７回と減らされた図７１−図７９に示されている工程と比較する。
図７１−図７９に示されている工程は、Ｎ+基板の上層を成すエピタキシャル層が可能であるＮ−層７０２から始める。必要に応じて、薄い酸化層７０４を、フォトレジストマスクの接着のため、または選択的なエッチングに耐えるために硬いマスクを提供するため、或いは後の酸化を回避するために層７０２の表面に形成され得る。次に、第１のフォトレジストマスクＥ１を設けてパターン形成し、トレンチの位置を画定する。層７０２の表面が極めて平坦であるため、マスクＥ１の厚みは従来技術に必要なマスク（例えば、図１２に示されているマスクＡ３）の厚みよりも薄い、従ってより小さな構造（トレンチ）を画定することができる。トレンチ７０６を、マスクＥ１を介してＲＩＥでエッチングする。トレンチ７０６は、活性領域７０７におけるトレンチ７０６Ａ、ターミネーション領域７０９におけるゲートバス接触トレンチ７０６Ｂ、チャネルストッパー領域７１１におけるオプションのチャネルストッパートレンチ７０６Ｃを含む（図７１）。トレンチ７０６Ａ及び７０６５は第３の次元で互いに接続される。
トレンチ７０６をエッチングした後、マスクＥ１を除去し、ＲＩＥ工程で生じた結晶の欠陥を除去するために、犠牲酸化層をトレンチ７０６の壁部で成長させエッチングする。ゲート酸化層７０８をトレンチ７０６の壁部で成長させる。ポリシリコン層７１０を堆積し、ドープし、ポリシリコン層７１０がトレンチ７０６の内部のみに残るようになるまで、エッチバックする（図７２）。酸化層の厚みがメサ領域及びターミネーション領域に必要な場合は、酸化の工程を再び行うこともできる。
第２のマスクＥ２を堆積してパターン形成し、ボディ注入が層７０２内に導入される領域を画定する。Ｐ型ドーパントをマスクＥ２の開口を介して注入し、ドライブインしてＰボディ領域７１２を形成する（図７３）。マスクＥ２を除去する。
低温酸化（ＬＴＯ）層７１４を層７０２の表面上に堆積し、例えばその厚みを２×１０−５ｃｍ（２０００オングストローム）とし、第２のポリシリコン層７１６をその層７１４上に堆積する。ポリシリコン層７１６をＰ型ドーパントでブランケット注入する。第３のマスクＥ３をポリシリコン層７１６上に堆積し、パターン形成してポリシリコンダイオードの位置を画定する（図７４）。
ポリシリコン層７１６及びＬＴＯ層７１４をマスクＥ３の開口を介してエッチングし、ポリシリコンダイオードを画定し、マスクＥ３を除去する。第４のマスクＥ４を堆積し、Ｎ型ドーパントをマスクＥ４の開口を介して注入し、これと同時にＮ+ソース領域７１８及びダイオード７２０の陰極を形成する（図７５）。マスクＥ４を除去する。
次にＢＰＳＧ層７２２を堆積し、第５のマスクＥ５をそのＢＰＳＧ層７２２上に堆積しパターン形成する（図７６）。ＢＰＳＧ層７２２をマスクＥ５の開口を介してエッチングし、ＢＰＳＧ層７２２に接触開口を形成し、マスクＥ５を除去する。Ｐ型ドーパントをＢＰＳＧ層７２２の開口を介して注入し、接触領域７２４を形成する（図７７）。ＢＰＳＧ層７２２を加熱してリフローする。
金属層７２６をＢＰＳＧ層７２２上に堆積し、ＢＰＳＧ層７２２の開口を介してデバイスとの電気的接触を確立する。第６のマスクＥ６を金属層７２６上に堆積してパターン形成する（図７８）。金属層７２６をマスクＥ６の開口を介してエッチングし、金属層７２６をＭＯＳＦＥＴのソース−ボディ端子及びダイオード７２０の陽極と接触する部分７２６Ａと、ダイオード７２０の陰極及びデバイスのゲートバス領域におけるトレンチ７０６Ｂのポリシリコンと接触する部分７２６Ｂと、デバイスのターミネーション領域におけるフィールドプレートを形成する部分７２６Ｃと、デバイスのチャネルストッパー領域におけるトレンチ７０６Ｃのポリシリコンと接触する部分７２６Ｄとに分割する。
図７１−図７９に示されている工程はまた、図８８−図９０に示されているポリシリコンＭＯＳＦＥＴ７３０の製造に用いることもできる。トレンチ７０６Ｄを、マスクＥ１を介してエッチングする。ゲート酸化層７０８を成長させ、ポリシリコン層７１０を上記したように堆積する（図７２を参照）。マスクＥ２を堆積し、Ｐ型ドーパントをマスクＥ２の開口を介して注入し、Ｎ−エピタキシャル層７０２にＰ型領域７４０を形成する。次に、マスクＥ２を除去したあと、ＬＴＯ層７１４を層７０２の表面上に堆積し、第２のポリシリコン層７１６をＬＴＯ層７１４上に堆積する（図７４を参照）。ポリシリコン層７１６のブランケットＰ型注入を行う。
ポリシリコンＭＯＳＦＥＴ７３０を様々な形状に形成することができる。例えば、ソース／ドレイン領域を図８９の平面図に示されている互いに入り込むような構造にできる。図９０は、図８９に示されている構造を部分９０−９０に沿って見た断面図である。
マスクＥ３を用いて図８８に示されているようにポリシリコン層７１６及びＬＴＯ層７１４をパターン形成する。これと同時にマスクＥ３を用いて、ポリシリコン層７１６及びＬＴＯ層７１４を通ってポリシリコン層７１０上のゲート接触領域７４８に至る開口を形成する。マスクＥ３を除去した後、マスクＥ４を堆積し、続くマスクＥ４の開口を介するＮ型ドーパントの注入により、ポリシリコン層７１６にＮ+ドレイン領域７４４及びＮ+ソース領域７４２を形成するようにパターン形成する。ダイオード７２０の陰極を形成するのと同時にＮ+領域７４２及び７４４を形成する（図７５を参照）。ソース領域７４２及びドレイン領域７４４は、トレンチ７０６Ｄの真上に位置するＰボディ領域７４６によって分離されている。
ＢＰＳＧ層７２２を堆積し、マスクＥ５の開口を用いてＢＰＳＧ層７２２を経てソース接触７５０、ドレイン接触７５２、及びボディ接触７５４までエッチングする。ＢＰＳＧ層７２２の開口を金属層７２６で満たし、マスクＥ６を用いて金属層７２６をソース部分、ドレイン部分、ボディ部分、及びゲート部分（不図示）に分離する。多くの実施形態では、金属層７２６のソース部分及びボディ部分は互いに短絡されているか、或いは金属層７２６の単一ソース−ボディ部分の一部である。
別の工程を用いて、デバイスのボディ領域をエピタキシャル層を成長させて、ＭＯＳＦＥＴを製造することもできる。この工程が図８０−図８５に示されている。
まず、Ｐ型エピタキシャル層９０４をＮ−型層９０２の表面に成長させる。次に、第１のマスクＦ１をエピタキシャル層９０４の表面に堆積し、パターン形成する。マスクＦ１の開口を介してエッチングし、活性領域９０７におけるトレンチ９０６Ａ、ターミネーション領域９０９におけるトレンチ９０６Ｂ、チャネルストッパー領域９１１におけるトレンチ９０６Ｃ、及びターミネーション領域９０９における幅の広いトレンチ９０６Ｄを含むトレンチ９０６を形成する（図８０）。エッチングにより生じた結晶のダメージを修復するために、犠牲酸化層（不図示）をトレンチ９０６の壁部に成長させる。次に犠牲酸化層を除去し、ゲート酸化層９０８をトレンチ９０６の壁部に成長させる。次に、ポリシリコン層９１０をデバイスの表面上に堆積し、ドープし、トレンチ９０６Ａ、９０６Ｂ，及び９０６Ｃ内にのみポリシリコンが残るようにエッチバックする（図８１）。トレンチ９０６Ｄは幅が極めて広いため、ポリシリコン層９１０がトレンチ９０６Ｄから除去される。
第２のマスクＦ２を堆積してパターン形成し、Ｎ型ドーパントをマスクＦ２の開口を介して注入し、Ｎ+ソース領域９１４及びトレンチ９０６Ｃの周辺にＮ+領域９１５を形成する（図８２）。マスクＦ２を除去する。
ＢＰＳＧ層９２２を堆積し、第３のマスクＦ３をＢＰＳＧ層９２２上に堆積し、パターン形成する（図８３）。ＢＰＳＧ層９２２をマスクＦ３を介してエッチングし、このマスクＦ３を除去する。Ｐ型ドーパントを注入してＰ+接触領域９１８を形成する（図８４）。Ｐ型ドーパントのドープ濃度は、トレンチ９０６Ｂにおけるポリシリコン層９１０のドープに重大な影響を与えるほど高くはない。
金属層９２６を堆積し、第４のマスクＦ４を金属層９２６上に堆積して、パターン形成する。金属層９２６をマスクＦ４の開口を介してエッチングし、金属層９２６を、ＭＯＳＦＥＴのソース−ボディ領域と接触する部分９２６Ａと、トレンチ９０６Ａのポリシリコンと接触する部分９２６Ｂとに分離する（図８５）。次にマスクＦ４を除去する。
この製造工程には幾つかの利点がある。マスクを必要とする回数が更に減って４回となる。注入ではなくエピタキシャル層の成長によりＰ型ボディ領域を形成するため、活性化及びドライブインを必要とせず、低温かつ低価格法である。これは、浅いトレンチ、閾値の低い電圧、及びＰチャネルデバイスの製造において極めて有利である（勿論、ボディのドーパントはＰチャネルデバイスの場合はＮ型とすることができる）。トレンチが充填された後に約９００℃以上に温度を上げる必要がないため、タングステンやチタンシリサイドなどの材料をポリシリコンの代わりに用いてトレンチを充填することができる。図７１−図７９に示されているように、このような工程を適用して、同一デバイスにおいてポリシリコンダイオード及びＭＯＳＦＥＴを形成することができる。
図２４−図３６に示されているように、ゲート接触トレンチをデバイスの活性領域のトレンチよりも広くする方が好ましいであろう。このようにした場合、エッチング工程で特別な注意を払わなければ、ゲート接触トレンチは活性領域のトレンチよりも深くなる。これが図８６に例示されており、ゲート接触トレンチ９５０が２つのＭＯＳＦＥＴトレンチ９５２間に位置する。トレンチの底部がボディと同じ極性の深い拡散によりシールド即ち覆われる場合は、トレンチ９５０の深さが増大しても影響はない。しかしながら、このような深い拡散がない場合は、ゲート接触トレンチ９５０の下側の降伏電圧は活性なＭＯＳＦＥＴのトレンチ９５２の下側の降伏電圧よりも低い。図８６に破線で示されている等電位面はトレンチ９５０の下で曲がっており、降伏電圧がトレンチ９５２よりも低いことを表している。
この問題は、図８７のシールドトレンチ９５４によって例示されているように、トレンチ９５０の両側にシールドトレンチ９５４を設けて緩和或いは克服することができる。シールドトレンチ９５４は、活性なＭＯＳＦＥＴトレンチ９５２と同じ大きさにすることができるが、必ずしもそうする必要はない。シールドトレンチ９５４は、ゲート接触トレンチ９５０に近接して配置されるべきである。シールドトレンチ９５４とゲート接触トレンチ９５０との間隔は、例えばこのデバイスの活性領域におけるトレンチ間のメサの幅と同じにして、Ｎ−エピタキシャル層の厚みよりも小さくするのが好ましい。シールドトレンチ９５４とゲート接触トレンチ９５０との間のメサを電気的に浮いた状態にしてもよい。場合によっては、ゲート接触トレンチのそれぞれの側に２或いはそれ以上のシールドトレンチを設けるのが好ましい。これらのシールドトレンチにより、シールドトレンチとゲート接触トレンチとの間に存在する制限電荷により、図８７に破線で示されているように等電位面が平坦になるため、ゲート接触トレンチの降伏電圧が改善される。
本発明の広範な原理を、記載した特定の実施形態に加えて様々な実施形態を製造するために用いることができることを当業者であれば理解できよう。従って、ここに記載した実施形態は例示目的であって、限定することを意図としたものではない。
 発明の効果
より単純に製造でき、かつ平坦なトポロジを得ることができ、更にトレンチの上部曲がり部における降伏電圧の問題を回避できる製造方法が提供される。
ＭＯＳＦＥＴにおける１つのゲートトレンチの断面図。 ＩＧＢＴにおける１つのゲートトレンチの断面図。 ＭＯＳゲートサイリスタにおける１つのゲートトレンチの断面図。 従来のＭＩＳデバイスにゲートがどのように形成されているかを示す三次元的な断面図。 図４に示すＭＩＳデバイスの金属ゲート領域の平面図。 図４に示すＭＩＳデバイスの金属ゲート領域の断面図。 ＭＩＳデバイスのゲートパッドエッジ及びターミネーション領域を示す平面図。 トレンチの上部曲がり部におけるストレスの領域を示すゲートトレンチの詳細図。 トレンチゲートＭＯＳＦＥＴの従来の製造工程を示す図。 トレンチゲートＭＯＳＦＥＴの従来の製造工程を示す図。 トレンチゲートＭＯＳＦＥＴの従来の製造工程を示す図。 トレンチゲートＭＯＳＦＥＴの従来の製造工程を示す図。 トレンチゲートＭＯＳＦＥＴの従来の製造工程を示す図。 トレンチゲートＭＯＳＦＥＴの従来の製造工程を示す図。 トレンチゲートＭＯＳＦＥＴの従来の製造工程を示す図。 トレンチゲートＭＯＳＦＥＴの従来の製造工程を示す図。 トレンチゲートＭＯＳＦＥＴの従来の製造工程を示す図。 本発明に従ったＭＩＳデバイスの三次元的な断面図。 本発明に従ったメサにＰ−タブを含むＭＩＳデバイスの三次元的な断面図。 本発明に従ったトレンチの下側まで延在するＰ−タブを含むＭＩＳデバイスの三次元的な断面図。 走査型電子顕微鏡（ＳＥＭ）を用いて作成した本発明に従って製造されたＭＯＳキャパシタの断面図。 様々な種類のＭＯＳキャパシタにおけるゲートとシリコンとの間の電圧に関連するFowler-Nordheimトンネル電流を示すグラフ。 活性領域、ゲートパッド領域、ターミネーション領域、及びゲート金属領域がどのように構成されているかを示すＭＩＳチップの全体を示す平面図。 本発明の第１の実施形態に従ったＭＩＳデバイスのゲート金属及び活性領域お示す平面図。 第１の実施形態のエッジターミネーション領域及びゲートパッド領域を示す平面図。 第１の実施形態におけるゲート接触領域を示す断面図。 本発明の第２の実施形態に従ったＭＩＳデバイスのゲート金属及び活性領域を示す平面図。 第２の実施形態のエッジターミネーション領域及びゲートパッド領域を示す平面図。 第２の実施形態のゲート接触領域を示す断面図。 第２の実施形態に従った、ゲート金属とポリシリコンとの間に接触が形成された、ゲートフィンガーとゲートフィンガーとの間の交差部を示す詳細な平面図。 第２の実施形態のトレンチを示す断面図。 第２の実施形態に従った、あるゲートフィンガーと、ゲート金属とポリシリコンとの間で接触が形成されるゲートフィンガーとの間の交差部の断面図。 本発明の第３の実施形態に従った、ＭＩＳデバイスのゲート金属及び活性領域を示す平面図。 第３の実施形態のエッジターミネーション領域及びゲートパッド領域を示す平面図。 本発明の第４の実施形態に従った、ＭＩＳデバイスのゲート金属領域及び活性領域を示す平面図。 本発明の第５の実施形態に従った、ＭＩＳデバイスのゲート金属領域及び活性領域を示す平面図。 本発明に従った、ＭＩＳデバイスのゲートポリシリコンとゲート金属との間の接触を形成する製造工程を例示する図面。 本発明に従った、ＭＩＳデバイスのゲートポリシリコンとゲート金属との間の接触を形成する製造工程を例示する図面。 本発明に従った、ＭＩＳデバイスのゲートポリシリコンとゲート金属との間の接触を形成する製造工程を例示する図面。 本発明に従った、ＭＩＳデバイスのゲートポリシリコンとゲート金属との間の接触を形成する製造工程を例示する図面。 本発明に従った、ＭＩＳデバイスのゲートポリシリコンとゲート金属との間の接触を形成する製造工程を例示する図面。 本発明に従った、ＭＩＳデバイスのゲートポリシリコンとゲート金属との間の接触を形成する製造工程を例示する図面。 本発明に従った、トレンチＭＯＳＦＥＴを製造するための製造工程を例示する図。 本発明に従った、トレンチＭＯＳＦＥＴを製造するための製造工程を例示する図。 本発明に従った、トレンチＭＯＳＦＥＴを製造するための製造工程を例示する図。 本発明に従った、トレンチＭＯＳＦＥＴを製造するための製造工程を例示する図。 本発明に従った、トレンチＭＯＳＦＥＴを製造するための製造工程を例示する図。 本発明に従った、トレンチＭＯＳＦＥＴを製造するための製造工程を例示する図。 本発明に従った、トレンチＭＯＳＦＥＴを製造するための製造工程を例示する図。 本発明に従った、トレンチＭＯＳＦＥＴを製造するための製造工程を例示する図。 本発明に従った、トレンチＭＯＳＦＥＴを製造するための製造工程を例示する図。 集積Ｓｃｈｏｔｔｋｙダイオードを備えたトレンチＭＯＳＦＥＴの製造工程を例示する図。 集積Ｓｃｈｏｔｔｋｙダイオードを備えたトレンチＭＯＳＦＥＴの製造工程を例示する図。 集積Ｓｃｈｏｔｔｋｙダイオードを備えたトレンチＭＯＳＦＥＴの製造工程を例示する図。 集積Ｓｃｈｏｔｔｋｙダイオードを備えたトレンチＭＯＳＦＥＴの製造工程を例示する図。 集積Ｓｃｈｏｔｔｋｙダイオードを備えたトレンチＭＯＳＦＥＴの製造工程程を例示する図。 集積Ｓｃｈｏｔｔｋｙダイオードを備えたトレンチＭＯＳＦＥＴの製造工程を例示する図。 集積Ｓｃｈｏｔｔｋｙダイオードを備えたトレンチＭＯＳＦＥＴの製造工程を例示する図。 集積Ｓｃｈｏｔｔｋｙダイオードを備えたトレンチＭＯＳＦＥＴの製造工程を例示する図。 集積Ｓｃｈｏｔｔｋｙダイオードを備えたトレンチＭＯＳＦＥＴの製造工程を例示する図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する従来の工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する従来の製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する従来の製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する従来の工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する従来の製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する従来の製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する従来の製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する従来の製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する従来の製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する従来の製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する本発明に従った製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する本発明に従った製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する本発明に従った製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する本発明に従った製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する本発明に従った製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する本発明に従った製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する本発明に従った製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する本発明に従った製造工程を示す図。 集積ポリシリコンダイオードを備えたトレンチＭＯＳＦＥＴを形成する本発明に従った製造工程を示す図。 本発明に従った、エピタキシャル層を成長させてボディ領域を形成するＭＯＳＦＥＴの製造工程を例示する図。 本発明に従った、エピタキシャル層を成長させてボディ領域を形成するＭＯＳＦＥＴの製造工程を例示する図。 本発明に従った、エピタキシャル層を成長させてボディ領域を形成するＭＯＳＦＥＴの製造工程を例示する図。 本発明に従った、エピタキシャル層を成長させてボディ領域を形成するＭＯＳＦＥＴの製造工程を例示する図。 本発明に従った、エピタキシャル層を成長させてボディ領域を形成するＭＯＳＦＥＴの製造工程を例示する図。 本発明に従った、エピタキシャル層を成長させてボディ領域を形成するＭＯＳＦＥＴの製造工程を例示する図。 従来のゲート接触トレンチの断面図。 本発明に従った、一対の保護トレンチ及びゲート接触トレンチの断面図。 図７１−図７９に示す工程を用いて形成することができるポリシリコンＭＯＳＦＥＴを示す図。 特定の実施形態のポリシリコンＭＯＳＦＥＴを示す平面図。 特定の実施形態のポリシリコンＭＯＳＦＥＴを示す断面図。
８０ トレンチゲートＭＩＳデバイス
８１ Ｎ＋基板
８２ Ｎ-エピタキシャル層
８３ Ｐ-ボディ
８４ トレンチ
８５ ゲート酸化層
８６ ポリシリコンゲート
８７ 上面
８８ 接触領域
１４０ 正方形セル型ＭＯＳＦＥＴ
１４１ 活性領域
１４２ ゲート金属領域
１４３ ゲートフィンガー
１４４ ソース金属縁部
１４５ ゲート金属縁部
１４６ 接触領域
１４７ 幅の広い部分
１４８ ゲート金属
１４９ ＢＰＳＧ層
１６０ ＭＯＳＦＥＴ
１６１ 活性領域
１６２ ゲート金属領域
１６３ ゲートフィンガー
１６４ ソース金属縁部
１６５ ゲート金属縁部
１６６ 接触領域
１６７ ゲートフィンガー
１６８ ゲート金属
３００ Ｎ＋基板
３０１ Ｎ−エピタキシャル層
３０２ フォトレジストトレンチマスク
３０３ トレンチ
３０４ ゲート酸化
３０５ ポリシリコン層
３０６ ポリシリコン層上面
３０７ Ｎ−エピタキシャル層の上面
３０８ ＢＰＳＧ層
３０９ フォトレジスト層
３１０ 開口
３１１ ゲート接触開口
３１２ 金属層

Claims (14)

  1. 半導体チップに形成されるトレンチゲートＭＩＳデバイスであって、
    トランジスタセルを含む第１の活性領域と、
    トランジスタセルを含む第２の活性領域と、
    前記第１及び第２の活性領域の間に配置された、トランジスタセルを含まないゲート金属領域と、
    前記第１及び第２の活性領域並びに前記ゲート金属領域上に位置する非導電層と、
    前記ゲート金属領域内で前記非導電層上に位置するゲート金属層とを含み、
    前記半導体チップの表面のパターンに、前記第１の活性領域から前記ゲート金属領域に至る第１の複数のトレンチが形成されると共に前記第２の活性領域から前記ゲート金属領域に至る第２の複数のトレンチが形成され、
    前記第１及び第２の複数のトレンチは、絶縁材料の層で覆われた壁部を有し、その内部に導電性ゲート材料が充填され、該導電性ゲート材料の上面は前記半導体チップの上面より下側に位置し、
    前記ゲート金属層は、前記トレンチの各々の上方の一部で前記非導電層に設けられた開口を充填することにより、該トレンチの内部の前記導電性ゲート材料の上面に接触すると共に前記非導電層が前記トレンチの各々の上部のトレンチ曲り部から該トレンチ内の前記導電性ゲート材料の上面へと延び、
    前記ゲート金属領域には、前記第１及び第２の複数のトレンチの少なくとも一方の一部の両側に沿って離間して延在するように、前記ゲート金属層と電気的に接続されていない１対の追加のトレンチが設けられ、前記第１及び第２の複数のトレンチの少なくとも一方の一部の下方の等電位面を平坦化するようにしたことを特徴とするトレンチゲートＭＩＳデバイス。
  2. 前記ゲート金属領域に形成されたトレンチをさらに有し、該トレンチは、前記絶縁材料の層で覆われた壁部を有し、前記導電性ゲート材料が前記トレンチ内に設けられており、前記第１及び第２の複数のトレンチは、複数の第１のゲートフィンガーであり、前記トレンチは、第２のゲートフィンガーであり、該第２のゲートフィンガーは、前記第１のゲートフィンガーとの交差部を有すると共に該第１のゲートフィンガーと直角であることを特徴とする請求項１に記載のトレンチゲートＭＩＳデバイス。
  3. 前記ゲート金属層が、前記ゲート金属領域の前記第１及び第２の複数のトレンチの方向に対して直角をなす方向に細長く延在することを特徴とする請求項２に記載のトレンチゲートＭＩＳデバイス。
  4. 前記第２のゲートフィンガーの幅が前記第１のゲートフィンガーの幅よりも広く、前記ゲート金属領域における前記第２のゲートフィンガーの上側の前記非導電層に形成された開口をさらに有し、ゲート金属が前記ゲート材料と接触するように、前記開口が前記ゲート金属で満たされていることを特徴とする請求項２に記載のトレンチゲートＭＩＳデバイス。
  5. 前記ゲート金属領域における前記第２のゲートフィンガーの一部分の上側の前記非導電層に形成された開口をさらに有し、該一部分が、前記第１のゲートフィンガーと前記第２のゲートフィンガーとの間の前記交差部に至らないと共に、ゲート金属が前記ゲート材料と接触するように、前記開口が前記ゲート金属で満たされていることを特徴とする請求項２に記載のトレンチゲートＭＩＳデバイス。
  6. 前記第２のゲートフィンガーの幅が、前記交差部において前記第２のゲートフィンガーの他の部分の幅よりも狭いことを特徴とする請求項５に記載のトレンチゲートＭＩＳデバイス。
  7. 前記第１のゲートフィンガーが前記第２のゲートフィンガーで終わり、これによりＴ字状交差部を形成し、前記ゲート金属領域における前記第２のゲートフィンガーの上側の前記非導電層に形成された開口をさらに有し、ゲート金属が前記ゲート材料と接触するように、前記開口が前記ゲート金属で満たされていることを特徴とする請求項２に記載のトレンチゲートＭＩＳデバイス。
  8. 前記第１のゲートフィンガーの少なくとも１つが前記第１の活性領域から延び、前記第１のゲートフィンガーの少なくとも１つは、前記第２の活性領域から延びることを特徴とする請求項７に記載のトレンチゲートＭＩＳデバイス。
  9. 前記第１の活性領域から延びる前記第１のゲートフィンガーの少なくとも１つと前記第２の活性領域から延びる前記第１のゲートフィンガーの少なくとも１つとは、前記第２のゲートフィンガーの反対側に位置することを特徴とする請求項８に記載のトレンチゲートＭＩＳデバイス。
  10. 前記第１の複数のトレンチ及び前記第２の複数のトレンチは、第１のゲートフィンガーであることを特徴とする請求項１に記載のトレンチゲートＭＩＳデバイス。
  11. 前記第１の活性領域から延びる少なくとも１つの前記第１のゲートフィンガーが前記ゲート金属領域で第１の幅の広い部分を含み、前記第２の活性領域から延びる少なくとも１つの前記第１のゲートフィンガーが前記ゲート金属領域で第２の幅の広い部分を含むことを特徴とする請求項１０に記載のトレンチゲートゲートＭＩＳデバイス。
  12. 前記ゲート金属領域における前記第１の幅の広い部分の上側の前記非導電層に形成された第１の開口をさらに有し、ゲート金属が前記ゲート材料と接触するように、前記第１の開口が前記ゲート金属で満たされていることを特徴とする請求項１１に記載のトレンチゲートＭＩＳデバイス。
  13. 前記ゲート金属領域における前記第２の幅の広い部分の上側の前記非導電層に形成された第２の開口をさらに有し、ゲート金属が前記ゲート材料と接触するように、前記第２の開口が前記ゲート金属で満たされていることを特徴とする請求項１２に記載のトレンチゲートＭＩＳデバイス。
  14. 前記第１及び第２の幅の広い部分が、前記第１のゲートフィンガーに平行な方向に互いにオフセットされていることを特徴とする請求項１３に記載のトレンチゲートＭＩＳデバイス。
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