CN102299103B

CN102299103B - 制作半导体组件的方法

Info

Publication number: CN102299103B
Application number: CN 201010219202
Authority: CN
Inventors: 林礼政; 林伟捷
Original assignee: Anpec Electronics Corp
Current assignee: Anpec Electronics Corp
Priority date: 2010-06-25
Filing date: 2010-06-25
Publication date: 2013-05-08
Anticipated expiration: 2030-06-25
Also published as: CN102299103A

Abstract

本发明公开了一种制作半导体组件的方法，于半导体基底中同时制作出沟渠式金属氧化物半导体晶体管组件以及嵌入式肖特基二极管组件。嵌入式肖特基二极管组件具有较低顺向偏压压降而可减少电力损耗。此外，嵌入式肖特基二极管组件仅需通过改变肖特基耐压掺杂区的掺杂浓度、宽度或外延层厚度，即可调整耐压能力。另外，嵌入式肖特基二极管组件亦可节省额外购置肖特基二极管组件的成本。

Description

制作半导体组件的方法

技术领域

本发明关于一种制作半导体组件的方法，尤指一种制作具有沟渠式金属氧化物半导体晶体管组件及嵌入式肖特基二极管(embedded SBD)组件的集成电路的方法。

背景技术

肖特基二极管组件是由金属与半导体接面构成的二极管组件，且由于其启动电压较PN二极管组件为低，加上反应速度较快，因此目前广泛地应用在电源转换电路(power converter)上。在公知电源转换电路，例如降压电路(buck circuit)之中，肖特基二极管组件是采取外接方式与转换电路中的金属氧化物半导体晶体管组件连接，然而由于外接式的肖特基二极管组件的成本较高，因此造成成本的增加。

发明内容

本发明提供一种制作半导体组件的方法，以解决公知技术所面临的问题。

为达上述目的，本发明提供一种制作半导体组件的方法，包括下列步骤：

提供一半导体基底，并于所述半导体基底上定义出一栅极导线区、一沟渠式金属氧化物半导体晶体管组件区与一嵌入式肖特基二极管组件区，其中所述半导体基底具有一第一掺杂类型；

于所述栅极导线区的所述半导体基底的一上表面形成一绝缘层；

于所述沟渠式金属氧化物半导体晶体管组件区的所述半导体基底中形成至少一沟渠；

于所述半导体基底的所述上表面与所述沟渠的内壁形成一介电薄膜；

于所述绝缘层与所述介电薄膜上形成一掺杂半导体层，并使所述掺杂半导体层填入所述沟渠之内；

去除部分所述掺杂半导体层，以于所述沟渠之内形成一栅极，以及于所述栅极导线区形成一栅极连接导线，其中所述栅极连接导线与所述栅极电性连接；

对所述沟渠之外的所述嵌入式晶体管组件区的所述半导体基底进行掺杂，以形成至少一基体掺杂区，其中所述基体掺杂区具有一第二掺杂类型；

于所述基体掺杂区上形成一掩模图案，部分覆盖所述基体掺杂区，并对所述掩模图案曝露出的所述基体掺杂区进行掺杂，以于所述基体掺杂区内形成二源极掺杂区，其中所述源极掺杂区具有所述第一掺杂类型；

去除所述掩模图案；

于所述半导体基底上形成一介电层，其中所述介电层具有至少一源极开口曝露出所述源极掺杂区之间的所述基体掺杂区；

于所述沟渠式金属氧化物半导体晶体管组件区的所述源极掺杂区之间的所述基体掺杂区中形成一源极接触掺杂区，以及于所述嵌入式肖特基二极管组件区的所述半导体基底中形成至少一肖特基耐压掺杂区，其中所述源极接触掺杂区与所述肖特基耐压掺杂区具有所述第二掺杂类型；以及

于所述栅极导线区上形成一栅极线，以及于所述沟渠式金属氧化物半导体晶体管组件区与所述嵌入式肖特基二极管组件区上形成一源极电极，其中所述栅极线与所述栅极导线区的所述栅极连接导线电性连接，所述源极电极与所述沟渠式金属氧化物半导体晶体管组件区的所述源极接触掺杂区以及所述嵌入式肖特基二极管组件区的所述半导体基底电性连接。

本发明制作半导体组件的方法于半导体基底中同时制作出沟渠式金属氧化物半导体晶体管组件以及嵌入式肖特基二极管组件，而嵌入式肖特基二极管组件具有较低的电阻，因此具有较低顺向偏压压降而可减少电力损耗。再者，嵌入式肖特基二极管组件仅需通过改变肖特基耐压掺杂区的掺杂浓度、宽度或外延层厚度，即可调整耐压能力。此外，嵌入式肖特基二极管组件亦可节省额外购置肖特基二极管组件的成本。

附图说明

图1至图13绘示了本发明一优选实施例制作半导体组件的方法示意图。

图14绘示了本发明另一优选实施例制作半导体组件的方法示意图。

其中，附图标记说明如下：

10 半导体基底 101 上表面

102 下表面 103 硅基材

104 外延硅层 10A 栅极导线区

10B 沟渠式金属氧化物半导体晶 10C 嵌入式肖特基二极管组件区

体管组件区

12 绝缘层 14 掩模图案

16 牺牲层 18 掩模图案

20 沟渠 22 牺牲氧化层

24 介电薄膜 26 掺杂半导体层

28 掩模图案 30 栅极

32 栅极连接导线 34 基体掺杂区

36 掩模图案 38 源极掺杂区

40 介电层 40A 源极开口

42 掩模图案 44 掩模图案

44A 开口 46 肖特基耐压掺杂区

48 掩模层 50 源极接触掺杂区

52 栅极线 54 源极电极

具体实施方式

请参考图1至图13。图1至图13绘示了本发明一优选实施例制作半导体组件的方法示意图。如图1所示，首先提供一半导体基底10。半导体基底10包括一上表面101与一下表面102，且半导体基底10上定义有一栅极导线区10A、一沟渠式金属氧化物半导体晶体管组件区10B与一嵌入式肖特基二极管组件区10C。在本实施例中，半导体基底10包括一硅基材103，以及一外延硅层104位于硅基材103上，且在嵌入式肖特基二极管组件区10C的外延硅层104的厚度可视耐压需求加以调整，以控制后续形成的嵌入式肖特基二极管组件的耐压能力。基本上，外延硅层104的厚度愈厚具有优选的耐压能力，但外延硅层104的厚度亦会影响肖特基二极管的特性，因此应视耐压能力与肖特基二极管组件的特性需求作适当的选择。然而，半导体基底10的材料并不以此为限，而可为其它适合的半导体材质所构成的单层或复合半导体基底。此外，硅基材103与外延硅层104均具有第一掺杂类型，例如N型，但硅基材103为重度掺杂，且其掺杂浓度高于外延硅层104的掺杂浓度。接着于半导体基底10的上表面101形成一绝缘层12，并于绝缘层12上形成一掩模图案14，例如利用第一道光罩配合微影工艺形成一光阻图案。随后，蚀刻未被掩模图案14覆盖的绝缘层12以曝露出沟渠式金属氧化物半导体晶体管组件区10B的半导体基底10，而保留栅极导线区10A与嵌入式肖特基二极管组件区10C的绝缘层12。在本实施例中，绝缘层12可为一氧化硅层，并通过沉积或热氧化等工艺加以形成，但其材质或形成方法并不以此为限。绝缘层12的作用在于隔绝半导体基底10与后续形成的栅极连接导线，以及保护嵌入式肖特基二极管组件区10C的半导体基底10，使其不致于后续工艺中受损。

如图2所示，去除掩模图案14，接着选择性地于半导体基底10的上表面101以及隔绝缘12上形成一牺牲层16，其中牺牲层16可为例如一由化学气相沉积工艺形成的氧化硅层。随后，于牺牲层16上形成另一掩模图案18，例如利用第二道光罩配合微影工艺形成一光阻图案，其中掩模图案18覆盖栅极导线区10A与嵌入式肖特基二极管组件区10C，但曝露出部分沟渠式金属氧化物半导体晶体管组件区10B的牺牲层16。掩模图案18用以定义沟渠的位置，而牺牲层16的作用在于避免掩模图案18于蚀刻沟渠时受损，而造成沟渠的图案精准度下降。

如图3所示，接着将未被掩模图案18覆盖的牺牲层16蚀除。随后如图4所示，对沟渠式金属氧化物半导体晶体管组件区10B内未被掩模图案18与牺牲层16覆盖的半导体基底10进行蚀刻，以于半导体基底10中形成复数个沟渠20。如图5所示，去除掩模图案18与牺牲层16。接着选择性地于沟渠20的内壁形成一牺牲氧化层22，例如利用热氧化工艺。如图6所示，随后再将牺牲氧化层22移除。

如图7所示，于半导体基底10的上表面101与沟渠20的内壁形成一介电薄膜24。介电薄膜24作为沟渠式晶体管组件的栅极介电层之用，其可为一氧化硅薄膜或由其它介电材质构成。接着，于绝缘层12与介电薄膜24上形成一掺杂半导体层26，并使掺杂半导体层26填入沟渠20之内。随后，于掺杂半导体层26上形成一掩模图案28，例如利用第三道光罩配合微影工艺形成一光阻图案，其中掩模图案28曝露出嵌入式肖特基二极管组件区10C与部分沟渠式金属氧化物半导体晶体管组件区10B的掺杂半导体层26。

如图8所示，蚀刻未被掩模图案28覆盖的掺杂半导体层26，以于沟渠20之内形成栅极30，以及于栅极导线区10A形成一栅极连接导线32，其中栅极连接导线32与栅极30电性连接。在本实施例中，掺杂半导体层26的材质选用多晶硅，但不以此为限而可为其它适合的材质。接着，对沟渠20之外的沟渠式金属氧化物半导体晶体管组件区10B的半导体基底10进行掺杂，以形成至少一基体掺杂区34，其中基体掺杂区34具有第二掺杂类型，例如P型。随后，将掩模图案28移除。

如图9所示，于基体掺杂区34上形成一掩模图案36，例如利用第四道光罩配合微影工艺形成一光阻图案，其中掩模图案36覆盖栅极导线区10A的栅极连接导线32与嵌入式肖特基二极管组件区10C的绝缘层12，而曝露出部分基体掺杂区34。接着对掩模图案36曝露出的基体掺杂区34进行掺杂，以于基体掺杂区34内形成二具有第一掺杂类型的源极掺杂区38。

如图10所示，移除掩模图案36以及嵌入式肖特基二极管组件区10C的绝缘层12。接着于半导体基底10以及栅极连接导线32上形成一介电层40，并于介电层40上形成一掩模图案42，例如利用第五道光罩配合微影工艺形成一光阻图案，其中介电层40可为例如硼磷硅玻璃(BPSG)或其它材质所形成的介电层。随后，蚀刻未被掩模图案42覆盖的介电层40，以形成至少一源极开口40A，曝露出部分基体掺杂区34。

如图11所示，移除掩模图案42。随后，于嵌入式肖特基二极管组件区10C的半导体基底10上形成另一掩模图案44，例如利用第六道光罩配合微影工艺形成一光阻图案，其中掩模图案44具有至少一开口44A，曝露出嵌入式肖特基二极管组件区10C的部分半导体基底10，以定义出肖特基耐压掺杂区的位置与尺寸。接着，经由介电层40的源极开口40A与掩模图案44的开口44A对半导体基底10进行离子布植，以于沟渠式金属氧化物半导体晶体管组件区10B与嵌入式肖特基二极管组件区10C的半导体基底10中形成第二掺杂类型的掺杂区，其中嵌入式肖特基二极管组件区10C的半导体基底10中的掺杂区为肖特基耐压掺杂区46。肖特基耐压掺杂区46的作用在于提高肖特基二极管组件的耐压能力，避免电压直接于嵌入式肖特基二极管组件区10C贯穿半导体基底10。值得说明的是，肖特基二极管组件的耐压能力可通过调整肖特基耐压掺杂区46的掺杂浓度、能量或是宽度加以调整，但上述参数亦会影响到肖特基二极管组件的特性，因此需选择适当的肖特基耐压掺杂区46的掺杂浓度、能量或是宽度，以达到所需的最适耐压能力并使肖特基二极管组件具有所需的特性。例如在本实施例中，肖特基耐压掺杂区46的掺杂浓度约为10¹⁴至10¹⁵atoms/cm²，离子布植能量约为30至80KeV，而肖特基耐压掺杂区46的宽度约介于0.35至1.5微米，但不以此为限。

如图12所示，去除嵌入式肖特基二极管组件区10C其特征在于，掩模图案44。随后再于嵌入式肖特基二极管组件区10C上形成一掩模层48，再进行另一离子布植，经由介电层40的源极开口40A对半导体基底10进行掺杂，以于沟渠式金属氧化物半导体晶体管组件区10B的源极掺杂区38之间的半导体基底10中形成至少一具有第二掺杂类型的源极接触掺杂区50。在本实施例中，源极掺杂区38的掺杂浓度大于(＞)源极接触掺杂区50的掺杂浓度，且源极接触掺杂区50的掺杂浓度＞基体掺杂区34的掺杂浓度，但并不以此为限。另外，肖特基耐压掺杂区46与源极接触掺杂区50分别利用不同的离子布植加以制作，且源极接触掺杂区50的掺杂浓度高于肖特基耐压掺杂区46的掺杂浓度，然而肖特基耐压掺杂区46的掺杂浓度可视耐压需求不同加以提升或降低，且其可与源极接触掺杂区50利用相同的离子布植加以制作。

如图13所示，移除嵌入式肖特基二极管组件区10C的掩模层48。随后，于栅极导线区10A上形成一栅极线52，以及于沟渠式金属氧化物半导体晶体管组件区10B与嵌入式肖特基二极管组件区10C上形成一源极电极54，其中栅极线52与栅极导线区10A的栅极连接导线32电性连接，而源极电极54与沟渠式金属氧化物半导体晶体管组件区10B的源极接触掺杂区50以及嵌入式肖特基二极管组件区10C的半导体基底10电性连接。另外，于半导体基底10的下表面102形成一漏极电极56。值得说明的是漏极电极56是形成于半导体基底10的下表面102，因此其步骤进行的时间点并不限定于此，而可于其它适当的时间点进行，例如于基板10的正面工艺进行之前或之后进行。

由上述可知，本发明制作半导体组件的方法于半导体基底中同时制作出沟渠式金属氧化物半导体晶体管组件以及嵌入式肖特基二极管组件。沟渠式金属氧化物半导体晶体管组件可为电源金属氧化物半导体晶体管组件，但不以此为限，而嵌入式肖特基二极管组件则与电源金属氧化物半导体晶体管组件的源极电极与漏极电极并联。由于嵌入式肖特基二极管组件具有较低的启始电压(例如介于0.3至0.5伏特)，因此具有较低的顺向偏压压降。再者，嵌入式肖特基二极管组件仅需通过改变肖特基耐压掺杂区的掺杂浓度或宽度、或改变嵌入式肖特基二极管组件区10C的外延硅层103的厚度，即可调整耐压能力，而不须另行增加光罩。此外，嵌入式肖特基二极管组件亦可节省额外购置肖特基二极管组件的成本。

请参考图14。图14绘示了本发明另一优选实施例制作半导体组件的方法示意图。本实施例与前述实施例不同之处在于形成肖特基耐压掺杂区与源极接触掺杂区的形成方式，因此对两实施例中相同的方法步骤可一并参考图1至第10图以及图13。如图14所示，于沟渠式金属氧化物半导体晶体管组件区10B的半导体基底10上形成一介电层40，并于介电层40中形成至少一源极开口40A，曝露出部分基体掺杂区34。另外，于嵌入式肖特基二极管组件区10C的半导体基底10上形成一掩模图案44，且掩模图案44具有至少一开口44A，曝露出嵌入式肖特基二极管组件区10C的部分半导体基底10。接着，经由介电层40的源极开口40A与掩模图案44的开口44A对半导体基底10进行离子布植，以于沟渠式金属氧化物半导体晶体管组件区10B的基体掺杂区34中形成至少一源极接触掺杂区50，以及于嵌入式肖特基二极管组件区10C的半导体基底10中形成至少一肖特基耐压掺杂区46。在某些耐压能力与肖特基二极管组件的特性的需求条件下，肖特基耐压掺杂区46的掺杂浓度可与源极接触掺杂区50的掺杂浓度相同，因此在本实施例中，肖特基耐压掺杂区46与源极接触掺杂区50利用相同离子布植加以制作，如此一来可减少一道光罩的使用，藉此可进一步节省成本。

综上所述，本发明制作半导体组件的方法于半导体基底中同时制作出沟渠式金属氧化物半导体晶体管组件以及嵌入式肖特基二极管组件。嵌入式肖特基二极管组件具有较低顺向偏压压降而可减少电力损耗。再者，嵌入式肖特基二极管组件仅需通过改变肖特基耐压掺杂区的掺杂浓度或宽度、或改变嵌入式肖特基二极管组件区10C的外延硅层103的厚度，即可调整耐压能力。此外，嵌入式肖特基二极管组件亦可节省额外购置肖特基二极管组件的成本。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种制作半导体组件的方法，其特征在于，包括：

去除所述掩模图案；

2.如权利要求1所述的方法，其特征在于，于所述沟渠式金属氧化物半导体晶体管组件区的所述源极掺杂区之间的所述基体掺杂区中形成所述源极接触掺杂区，以及于所述嵌入式肖特基二极管组件区的所述半导体基底中形成所述肖特基耐压掺杂区的步骤包括：

于所述嵌入式肖特基二极管组件区上形成一掩模图案，其中所述掩模图案具有至少一开口曝露出部分所述半导体基底；

经由所述介电层的所述源极开口与所述掩模图案的所述开口对所述半导体基底进行掺杂，以于所述嵌入式肖特基二极管组件区的所述半导体基底中形成所述肖特基耐压掺杂区；以及

去除所述嵌入式肖特基二极管组件区上的所述掩模图案，再于所述嵌入式肖特基二极管组件区上形成一掩模层，再经由所述介电层的所述源极开口对所述半导体基底进行掺杂，以于所述沟渠式金属氧化物半导体晶体管组件区的所述半导体基底中形成所述源极接触掺杂区。

3.如权利要求1所述的方法，其特征在于，于所述沟渠式金属氧化物半导体晶体管组件区的所述源极掺杂区之间的所述基体掺杂区中形成所述源极接触掺杂区，以及于所述嵌入式肖特基二极管组件区的所述半导体基底中形成所述肖特基耐压掺杂区的步骤包括：

经由所述介电层的所述源极开口与所述掩模图案的所述开口对所述半导体基底进行掺杂；以及

去除所述掩模图案。

4.如权利要求1所述的方法，其特征在于，另包括于所述半导体基底的一下表面形成一漏极电极。

5.如权利要求1所述的方法，其特征在于，所述半导体基底包括一硅基材，以及一外延硅层位于所述硅基材上。

6.如权利要求5所述的方法，其特征在于，所述硅基材的掺杂浓度大于所述外延硅层的掺杂浓度。

7.如权利要求1所述的方法，其特征在于，所述源极掺杂区的掺杂浓度大于所述源极接触掺杂区的掺杂浓度，且所述源极接触掺杂区的掺杂浓度大于所述基体掺杂区的掺杂浓度。

8.如权利要求1所述的方法，其特征在于，另包括于所述半导体基底的所述上表面与所述沟渠的内壁形成所述介电薄膜之前，先于所述沟渠的内壁先形成一牺牲氧化层，以及去除所述牺牲氧化层。