CN203733800U - 半导体装置及其终端区结构 - Google Patents

Abstract

本实用新型提供一种半导体装置及其终端区结构，包含半导体层；复数沟槽，其形成在该半导体层的表面；连结沟槽，其形成在该半导体层的表面，用于连接该复数沟槽中相邻的两个沟槽；第一绝缘层，其形成在该复数沟槽、该连结沟槽、及该半导体层的表面；导电材料，其形成在该复数沟槽及该连结沟槽内；第二绝缘层，其覆盖该第一绝缘层的部分表面及该导电材料的部分表面；以及金属层，其覆盖该第二绝缘层的部分表面。

Description

半导体装置及其终端区结构

技术领域

本实用新型涉及一种半导体装置及其终端区结构，特别涉及具有沟槽结构的半导体装置及其终端区结构。

背景技术

肖特基二极管(Schottky diode)是由金属与半导体接面所构成的半导体装置，且由于其启动电压较低且反应速度较快，目前广泛地应用在各种电子电路中，例如电源转换电路。传统的肖特基二极管结构包含高浓度掺杂的半导体基板，其材料通常为单晶硅；以及作为阴极区的半导体层，为具有与前述基板相同导电性的载子的较低浓度掺杂材料；并具有金属层或金属硅化物层形成于轻度掺杂的阴极区上，以形成肖特基能障(Schottky barrier)并构成二极管的阳极。

肖特基二极管的特性为速度快，且仅需较低的正向偏压，即可有较大的顺向电流与较短的反向回复时间。然而，当反向偏压持续增加时，则会有较大的漏电流（取决于金属的功函数及半导体的掺杂浓度）。因此，公知技术的沟槽式肖特基能障二极管，便是通过在沟槽中填入多晶硅或金属以截止(pinch off)反向漏电流。

公知的沟槽式肖特基二极管，可参考美国专利公开US2010/0327288号的专利案。图1(a)为该案所公开的沟槽式肖特基二极管装置，包含：具有多沟渠结构11的半导体基板12；第一罩幕层13，其形成在该半导体基板12的表面上；闸极氧化层14，其形成在该多沟渠结构11的表面上，并且该闸极氧化层14凸出在该半导体基板12的表面；多晶硅结构15，其形成在该闸极氧化层14上，并且该多晶硅结构15凸出于该半导体基板12的表面；第二罩幕层16，其形成在该第一罩幕层13上与部分的该多晶硅结构15上；以及金属溅镀层17，其形成在该第二罩幕层16、该半导体基板12、该多晶硅结构15和该闸极氧化层14的部分表面上。

此外，图1(a)的沟槽式肖特基二极管，其制作过程包含：提供半导体基板(12)；在该半导体基板(12)上形成第一罩幕层(13)；根据该第一罩幕层(13)对该半导体基板(12)进行蚀刻，以在该半导体基板(12)中形成多沟渠结构(11)；在该多沟渠结构(11)的表面上形成闸极氧化层(14)；在该闸极氧化层(14)上与该第一罩幕层(13)上形成多晶硅结构(15)；对该多晶硅结构(15)进行蚀刻，以将该第一罩幕层(13)的顶面与部分侧面露出；在部分的该多晶硅结构(15)上与部分的该第一罩幕层(13)上形成第二罩幕层(16)，以将该半导体基板(12)、该多晶硅结构(15)和该闸极氧化层(14)的部分表面露出；在该第二罩幕层(16)上与该半导体基板(12)、该多晶硅结构(15)和该闸极氧化层(14)的部分表面上形成金属溅镀层(17)；以及对该金属溅镀层(17)进行蚀刻，以将该第二罩幕层(16)的部分表面露出等步骤。

然而，在公知沟槽式肖特基二极管的终端区内，复数沟槽中的多晶硅并未与金属层电连接，使得组件在反向操作时该复数沟槽都为电位浮动状态，无法延展并分散终端区电场分布，造成较强电场弯曲现象(electric field crowding)，因此无法有效地提高崩溃电压(breakdownvoltage)，对于较高功率或电压的半导体装置而言仍有其应用上的限制。因此，如何设计并制作高崩溃电压、低反向漏电流的肖特基二极管，便成为亟待解决的课题。

实用新型内容

针对前述公知技术的不足，本实用新型提出一种连结沟槽结构，可广泛地应用在沟槽式的半导体装置。通过将复数沟槽中一部分或数个部分的相邻沟槽导通，半导体装置中的电场分布即随之改变，进而可改善其电流-电压特性。同样地，也可进一步通过改变连结沟槽的配置，来调整半导体装置的特性，使其适用于不同应用的需求。

本实用新型的一个技术方案为半导体装置的终端区结构，其中包含：半导体层；其形成在该半导体层表面的复数沟槽；形成在该半导体层的表面、用于连接该复数沟槽中相邻的第一沟槽及第二沟槽的第一连结沟槽；形成在该复数沟槽的表面、该连结沟槽的表面、及该半导体层未形成该复数沟槽或该连结沟槽的表面的第一绝缘层；形成并填满于表面具有该第一绝缘层的该复数沟槽及该第一连结沟槽内的导电材料（例如多晶硅或钨），该第一沟槽及该第二沟槽内所填充的该导电材料会通过该第一连结沟槽内所填充的该导电材料而导通；至少覆盖部分该第一绝缘层未接触该导电材料的表面及该导电材料未接触该第一绝缘层的表面的第二绝缘层；及至少覆盖该第二绝缘层的部分表面的金属层。在该第一沟槽中，可使该第二绝缘层覆盖部分该导电材料未与该第一绝缘层接触的表面，且该金属层覆盖其它部分该导电材料未与该第一绝缘层接触的表面；而该金属层所覆盖的该其它部分该导电材料的表面又可形成有金属硅化物层或肖特基金属层。而该第一连结沟槽可进一步配置为垂直该第一沟槽及该第二沟槽，或垂直于该第一沟槽的切线及该第二沟槽的切线。上述的半导体装置的终端区结构，可进一步包含用于连接该复数沟槽中的该第二沟槽及一第三沟槽的第二连结沟槽，该第三沟槽相邻于该第二沟槽；其中该第二连结沟槽与该第一连结沟槽可交错配置，即使二者不共线。上述半导体装置的终端区结构中的该第二连结沟槽，也可用于连接该复数沟槽中相邻的第三沟槽及第四沟槽，此时该第一连结沟槽与该第二连结沟槽不导通。此半导体装置的终端区结构可应用于不同型式的半导体装置，例如肖特基二极管、金属氧化物半导体场效晶体管、双极接面晶体管、或绝缘闸双极晶体管等。

本实用新型的另一技术方案为一种半导体装置，其具有主动区及终端区，包含：半导体层；形成在该半导体层表面的复数沟槽；形成在该半导体层表面且位于该终端区、连接该复数沟槽中相邻的两个沟槽的连结沟槽；第一绝缘层，其形成在主动区中该复数沟槽及该连结沟槽的部分表面，其上缘低于该半导体层未形成沟槽的表面，并形成在该终端区中该复数沟槽的表面、该连结沟槽的表面、及该半导体层未形成该复数沟槽或该连结沟槽的表面；导电材料，其形成在该复数沟槽及该连结沟槽内，且完全覆盖该复数沟槽底部及该连结沟槽底部的第一绝缘层；第二绝缘层，其在终端区中至少覆盖部分该第一绝缘层未接触该导电材料的表面及部分该导电材料未接触该第一绝缘层的表面；及金属层，其至少覆盖该主动区与该第二绝缘层的部分表面。

本实用新型的另一技术方案为肖特基二极管，其具有主动区及终端区，包含：半导体层；形成在该半导体层的表面的复数沟槽；形成在该半导体层的表面且位于该终端区的连结沟槽，用于连接该复数沟槽中相邻的第一沟槽及第二沟槽；形成在该复数沟槽的至少部分表面、该连结沟槽的至少部分表面、及该终端区中该半导体层未形成该复数沟槽或该连结沟槽的表面的第一绝缘层；形成在表面具有该第一绝缘层的该复数沟槽及该第一连结沟槽内的导电材料（例如多晶硅或钨），该第一沟槽及该第二沟槽内所填充的该导电材料通过该第一连结沟槽内所填充的该导电材料而导通；在该终端区中至少覆盖部分该第一绝缘层未接触该导电材料的表面及部分该导电材料未接触该第一绝缘层的表面的第二绝缘层；及至少覆盖该主动区及该第二绝缘层的部分表面的金属层。在上述第一沟槽中，该第二绝缘层可覆盖部分该导电材料未与该第一绝缘层接触的表面，且该金属层覆盖其它部分该导电材料未与该第一绝缘层接触的表面。此外，在该主动区中，该半导体层及该导电材料未接触该第一绝缘层的表面，可进一步形成金属硅化物层或肖特基金属层。

本实用新型的另一实施方式为肖特基二极管的制造方法，包含下列步骤：(1)在半导体层上形成沟槽结构，该沟槽结构包含复数沟槽及连结该复数沟槽中相邻两个沟槽的复数连结沟槽；(2)形成第一绝缘层，该第一绝缘层覆盖该沟槽结构的表面及该半导体层未形成该沟槽结构的表面；(3)在覆盖该第一绝缘层的该沟槽结构中形成导电材料以填满该沟槽结构；(4)形成第二绝缘层，用于覆盖该第一绝缘层未接触该导电材料的表面及该导电材料未接触该第一绝缘层的表面；(5)移除部分的该第二及第一绝缘层，使其中的该导电材料上缘及该半导体层未形成沟槽区域的表面露出；(6)至少在露出的该导电材料上缘及该半导体层未形成沟槽区域的表面形成金属硅化物层或肖特基金属层；(7)形成第一金属层，以覆盖移除部分的该第二及第一绝缘层的区域以及部分的该第二绝缘层；以及(8)形成保护层，以覆盖部分该第一金属层及部分该第二绝缘层。上述的形成沟槽结构步骤，又可包含：(1A)在该半导体层上形成硬罩层；(1B)图案化该硬罩层，使该半导体层要形成该沟槽结构的部分露出；(1C)以干式蚀刻方式使未受该硬罩层覆盖的区域形成该沟槽结构；以及(1D)移除图案化后的该硬罩层。上述的图案化该硬罩层的步骤，又可包含使用光微影及干式蚀刻等方式。上述形成该第一绝缘层的步骤，可使用热氧化或化学气相沉积方式形成二氧化硅层。上述形成该导电材料的步骤可进一步包含：(3A)以化学气相沉积方式沉积该多晶硅，使该多晶硅覆盖该第一绝缘层并填满表面具有该第一绝缘层的该沟槽结构；及(3B)以干式蚀刻去除部分的该多晶硅，使该第一绝缘层的上缘及填满该沟槽结构的该多晶硅上缘露出；其中移除部分的该第二及第一绝缘层后，该主动区中的沟槽内的该第一绝缘层上缘会低于该半导体层未形成沟槽的表面。上述在露出的该导电材料上缘及该半导体层未形成沟槽区域的表面形成金属硅化物层的步骤则可包含：(6A)在移除部分的该第二及第一绝缘层的区域内形成第二金属层；(6B)以热退火(thermal annealing)方式使该导电材料上缘及该半导体层未形成沟槽区域的表面与该第二金属层反应，形成该金属硅化物层；以及(6C)移除该第二金属层。在上述的肖特基二极管的制造方法中，移除部分的该第二绝缘层及该第一绝缘层的区域内的沟槽中的该第一绝缘层上缘，可低于该半导体层未形成沟槽部分的表面；此外，步骤(5)移除部分的该第一绝缘层及该第二绝缘层后，未移除的该第一绝缘层及该第二绝缘层的边界可位于该复数沟槽中的沟槽内的导电材料上缘。

基于上述本实用新型的技术思想，通过加入连结沟槽的终端区结构，可使半导体装置具有比公知技术更高的崩溃电压。本实用新型的具体实施方式在下面说明。

附图说明

图1(a)为公知的沟槽式肖特基二极管的横截面示意图，图1(b)为其部分沟槽结构的俯视示意图。

图2(a)为本实用新型提出的一个肖特基二极管的部分沟槽与连结沟槽的俯视示意图；

图2(b)为本实用新型提出的另一个肖特基二极管的部分沟槽与连结沟槽的俯视示意图；

图2(c)为本实用新型提出的另一个肖特基二极管的部分沟槽与连结沟槽的俯视示意图；

图2(d)为本实用新型提出的另一个肖特基二极管的部分沟槽与连结沟槽的俯视示意图。

图3(a)～(c)为本实用新型提出的肖特基二极管的不同位置的横截面示意图。

图4(a)为公知肖特基二极管的电场分布示意图，图4(b)为本实用新型提出的肖特基二极管的电场分布示意图。

图5为本实用新型提出的肖特基二极管与公知肖特基二极管的电流-电压曲线比较示意图。

图6(a)～(z)为本实用新型提出的肖特基二极管的制造流程示意图。

【附图标记说明】

11多沟渠结构；12半导体基板；13第一罩幕层；14闸极氧化层；15多晶硅结构；16第二罩幕层；17金属溅镀层；34、34a、34b、34c、221～223沟槽；31主动区；32终端区；33半导体层；37导电材料；38、67金属层；39、68保护层；61磊晶层；62硬罩层；65多晶硅；66金属硅化物层（肖特基金属层）；211～216、351、352连结沟槽；361、641第一绝缘层；362、642第二绝缘层；631、632、633、634光阻层。

具体实施方式

根据前述的技术思想，以下配合附图举例说明本实用新型具体实施方式。其中各附图所表示的组件结构仅用于辅助说明，并不代表实际结构的尺寸或比例，也并不限定实际组件整体的组成。

与图1(a)的公知肖特基二极管结构相对应，图1(b)相当于其终端区的沟槽部分的俯视图，也可将其理解为半导体装置制造过程中使用的部分光罩图案。本实用新型的一个具体实施例为具有连结沟槽的半导体装置的终端区，利用连结沟槽将公知沟槽式半导体装置中的某些沟槽导通，其终端区部分的俯视图可如图2(a)～(d)所示。同样地，图2(a)～(d)也可理解为沟槽部分的光罩图案。图2(a)～(d)与图1(b)的差异在于增加不同配置的连结沟槽，其个别对应的组件，也将随该等连结沟槽配置的差异而有不同的电压-电流特性。图2(a)所对应的组件，其复数连结沟槽211用于导通终端区最内侧的沟槽221与沟槽222；当各个沟槽与连结沟槽内填入导电材料后，沟槽221、222与连结沟槽211内的导电材料电位将会相同。然而，连结沟槽也可继续向外延伸配置。如图2(b)的图案所示，进一步包含复数连结沟槽212，用以连结沟槽222与沟槽223；其中，连结沟槽211与连结沟槽212可对应设置在直线上，也可如图2(b)所示不共线地交错配置，二者相对位置的不同将对应产生半导体装置内的不同电场分布，即不同的电流-电压曲线。此外，连结沟槽也可如图2(c)所示采取分区配置。图2(c)除了有相当于图2(a)的复数连结沟槽211，用以连结最内侧的两个沟槽，还包含复数连结沟槽213、214、215、及216，用以使最外侧的五个沟槽导通。图2(d)则是以图2(b)为基础，进一步设置复数连结沟槽214、215、及216，以连结最外侧的四个沟槽。也就是说，如图2(c)、(d)所示的结构具有两组沟槽，同组的沟槽相互导通，而不同组的沟槽并不会导通。也就是说，填入导电材料后，同组的沟槽将为等电位。基于相同的理念，也可设计延伸出更多组沟槽。

此处所谓的“导通”，在沟槽结构制作上的意义，为使二个或二个以上的沟槽连接并相通；当沟槽中填入导电材料后，其效果则是电性上的导通。然而，连结沟槽211～216的型式或尺寸并不局限于图2(a)～(d)所示，本领域的技术人员可根据组件效能需求或制程条件限制，选择合适的型式与尺寸。例如，如图2(a)～(d)中所示的连结沟槽均与各复数沟槽垂直，或是与各复数沟槽弯曲处的切线垂直，然而这仅是本实用新型的例子，并不限制连结沟槽的结构特征。另一方面，使沟槽间导通也不限于使用连结沟槽，例如在图1(a)的公知结构中，可将其第二罩幕层16开孔，并使金属溅镀层17也填满该开孔，则部分沟槽中的多晶硅结构15也会通过金属溅镀层17而导通。对熟悉半导体装置领域的人而言，本实用新型提出的连结沟槽可适用于各种具有沟槽的终端区的半导体装置，例如肖特基二极管、金属氧化物半导体场效晶体管(MOSFET)、双极接面晶体管(BJT)、或绝缘闸双极晶体管(IGBT)等。

以图2(b)所示的沟槽结构为例，如图3所示的其所对应的肖特基二极管的横截面结构。首先，图3(a)为沿图2(b)的A-A’线剖切的横截面结构，由于A-A’线的位置原因，图3(a)所显示的沟槽部分与公知结构近似(参见图1(a))。然而，图3(b)、图3(c)则分别为沿图2(b)的B-B’线、及C-C’线剖切的横截面结构。由图3(b)可明显看出连结沟槽沿B-B’线导通沟槽221与222，而图3(b)则可明显看出连结沟槽沿B-B’线导通222与223。

本实用新型的另一具体实施例为肖特基二极管结构，如图3(a)所示，其结构可区分为主动区31及终端区32，并包含半导体层33（可例如为较低掺杂浓度的磊晶层）及复数沟槽34，且主动区31及终端区32的交界位于其中沟槽的侧壁。参照图3(b)及(c)，本实用新型的该具体实施例中包含复数连结沟槽351及352，其形成在半导体层33的表面且位于终端区32内，用于连接复数沟槽34的中的相邻两个沟槽。其中，图3(b)的连结沟槽351对应于图2(b)的连结沟槽211，图3(c)的连结沟槽352对应于图2(b)的连结沟槽212。第一绝缘层361为形成于复数沟槽34、复数连结沟槽351、352的至少部分表面、及终端区32中半导体层33未形成沟槽的表面。关于此处的“部分表面”的描述请参考图6(p)，是指在主动区的沟槽内，第一绝缘层641的最上缘低于磊晶层61未形成沟槽的原始表面；也就是说，第一绝缘层641并未完全覆盖每个沟槽的所有表面。然而，此特征仅为本实用新型的例子，可根据组件结构与制程特性而变化，也可第一绝缘层641完全覆盖每个沟槽的所有表面。导电材料37则形成在复数沟槽34及复数连结沟槽351、352内，通过复数连结沟槽351、352内所填充的导电材料37可使相邻的二沟槽内的导电材料导通。再参照图6(p)，其中多晶硅65为填满沟槽中第一绝缘层641内部的空间。在公知技术中，导电材料是否填满沟槽可根据组件结构与制程特性而变化；例如当沟槽宽度（相对于深度）较大时，导电材料可并不填满第一绝缘层内部的空间，即导电材料中央凹陷程度太大，导致并没有完全覆盖沟槽底部的第一绝缘层。然而基于本实用新型的技术思想，如果导电材料没有完全覆盖沟槽底部的第一绝缘层，可导致同一沟槽内的导电材料不导通，而连结沟槽也无法使相邻的两个沟槽导通。另外，在终端区32中，第二绝缘层362覆盖第一绝缘层361上缘表面及导电材料37上缘的表面。在主动区31中，金属硅化物层形成在半导体层33上缘的表面及导电材料37上缘的表面，也可形成在第一绝缘层361未接触半导体层33及导电材料37而露出的表面（因比例较小，图3(a)～(c)中均未表示，请参考图6(q)中的符号65）。金属层38则覆盖该金属硅化物层表面及第二绝缘层362的部分表面，并且最外层可覆盖保护层39。

在图3(a)～(c)、图6(q)及前述的结构中，金属硅化物层为用于形成肖特基能障，也可使用肖特基金属层代替，其材料例如可为铝或钼；而金属层38的功能则是作为接触电极。然而，此仅为本实用新型关于肖特基能障的例子，如果使用适当的材料（例如铝），金属层38可同时作为电极并且形成肖特基能障。此时在主动区中不需金属硅化物层或肖特基金属层，金属层38可直接形成在导电材料未接触第一绝缘层的表面、第一绝缘层未接触导电材料的表面、及半导体层未形成沟槽或连结沟槽的表面。

此外，在图3(a)～(c)所示的本实用新型的具体实施例中，主动区中邻接终端区的最内侧沟槽为沟槽34a，即主动区内各沟槽的导电材料37通过金属层38与终端区的沟槽34a内的导电材料37电连接，又有，沟槽34a通过连结沟槽351、352与沟槽34b、34c电连接，使得沟槽34a内导电材料的电位连带沟槽34b、34c内导电材料的电位均相同。相对地，在图3(a)～(c)所示的终端区结构中，沟槽34a、34b、34c以外的沟槽互不导通，其内的导电材料37则仍具有浮动的电位。

本实用新型提出的肖特基二极管结构，可通过连结沟槽的设置而改变组件中的电场分布，具有改善电性的效果。如图4(a)、(b)所示，公知肖特基二极管与本实用新型的肖特基二极管的电场分布，可看出二者的差异。图4(a)对应于公知的肖特基二极管结构，图4(b)则是基于本实用新型技术思想将终端区邻近主动区的三个沟槽导通的结构。由图4(a)与图4(b)的对照可看出，公知结构的电场分布较为集中，而采用本实用新型提出的结构则可将电场分布向外延伸，使电场不至于过度集中在主动区。由于电场强度越集中，越容易产生电压崩溃或击穿的结果，因此本实用新型提出的结构可具有较高的耐压性，即反向偏压时具有较高的崩溃电压。根据上述说明，图5是本实用新型提出的肖特基二极管与公知肖特基二极管的电压-电流曲线仿真比较。其中可看出，本实用新型的肖特基二极管确实具有显著提高的崩溃电压。本实用新型的技术思想在于使传统沟槽式半导体装置中一部分或数个部分的沟槽导通，由此分散主动区的电场强度；而此特征并不限于上述的沟槽式肖特基二极管，也可适用于其它具有类似原理与结构的半导体装置，例如二极管或晶体管等。

本实用新型的另一具体实施例为肖特基二极管的制造方法，其中各步骤形成的结构如图6(a)～(z)所示，以下根据顺序加以说明。其中，图6(a)～(z)均为横截面图，该横截面与图3(a)（沿图2(b)A-A’线剖切）的位置相同，因此并未呈现出如图3(b)或(c)的连结沟槽351、352的横截面结构。然而，本领域的技术人员可通过对照图2(a)～(d)所示的沟槽结构俯视图，充分了解并实施以下所述的内容。

如图6(a)所示，首先在较高掺杂的硅基板（图中未表示）上形成较低掺杂浓度的磊晶层61，其材质例如可为N型的单晶硅，且其厚度需可供后续步骤形成沟槽结构，例如约为1～60微米(μm)。

如图6(b)所示，在磊晶层61上形成硬罩(hard mask)层62，硬罩层62的材料例如可为二氧化硅(SiO2)，其制作方式可采用例如热氧化(thermal oxidation)或化学气相沉积(Chemical vapor deposition)。硬罩层62的主要功能是在后续蚀刻沟槽时遮蔽非沟槽的区域，因此其厚度取决于沟槽所需蚀刻深度，以及蚀刻过程中对磊晶层61与硬罩层62两种不同材料的蚀刻速率比。

为使硬罩层62形成所需的图案，图6(c)～(f)为使用光微影(photolithography)及干式蚀刻(dry etch)的流程，但可采用的制程并不局限于此。首先在硬罩层62上涂布光阻(photo resist)层631（参照图6（c））；其次通过曝光、显影等步骤移除部分的光阻层631而形成所需的图案（图6（d））；接着进行蚀刻，例如可采用干式蚀刻，根据光阻层631的图案在硬罩层62上形成实质相同的图案（参照图6（e)）；移除剩余的光阻层631后，即可得到图6(f)所示图案化后的硬罩层62。参照前述的说明，本实用新型提出的肖特基二极管结构具有复数连结沟槽，因此在形成图6(d)结构的曝光步骤中，所使用的光罩图案在终端区沟槽部分可如图2(a)～(d)所示。以使用正光阻为例，图2(a)～(d)中的沟槽结构即为光罩中的透光部分。

如图6(g)所示，硬罩层62的图案为用于在磊晶层61形成沟槽结构。此处使用的蚀刻制程可使用例如非等向性较佳的干式蚀刻，在未受硬罩层62覆盖的磊晶层61表面上形成沟槽后，再将剩余的硬罩层62移除，即可得到如图6(h)所示的具有沟槽结构的磊晶层61。沟槽结构的深度一般例如可约为0.5～30微米。

磊晶层61在形成沟槽后，可通过例如但局限于热氧化或化学气相沉积等方式，在其上形成第一绝缘层641。如图6(i)所示，第一绝缘层641完整地覆盖磊晶层61各沟槽的表面以及未形成沟槽的原始表面，其厚度例如可约为0.08～1微米，通常沟槽深度越深则第一绝缘层641的厚度越大。与现有技术不同的是，此步骤形成的第一绝缘层641相当于同时形成图1(a)中的闸极氧化层43及第一罩幕层A1。

形成第一绝缘层641后，接着在上述沟槽中形成多晶硅；此处可使用的材料并不限于多晶硅，也可使用钨或其它导电材料。图6(j)为使用化学气相沉积方式在第一绝缘层641上形成多晶硅65，通过化学气相沉积的特性，多晶硅65可填满沟槽并在基板整体上方形成一定厚度的膜层，其上方膜层的厚度通常取决于沟槽的宽度，沟槽越宽时需要的多晶硅65的上方膜层越厚。其次，如图6(k)所示，利用干式蚀刻对基板上方的多晶硅65进行反蚀刻(etch back)，除去上方的多晶硅膜层而使第一绝缘层641的上缘表面（即不在沟槽内表面的部分）露出。多晶硅65在沟槽中的填充程度取决于不同的制程与结构设计，图6(k)为表示多晶硅填满第一绝缘层所包围的空间。如前所述，由于本实用新型为以连结沟槽使终端区内的相邻两个沟槽导通。若沟槽较宽或较浅时，反蚀刻步骤可将中央部分的多晶硅完全移除，而导致沟槽底部的第一绝缘层露出；此时，同一沟槽内的多晶硅本身即已非完全导通，形成连结沟槽也无法使相邻的二沟槽完全导通。因此，依据本实用新型的技术思想，此处的反蚀刻步骤需保留多晶硅至少填满沟槽底部，即完全覆盖沟槽底部的第一绝缘层。

经过前述步骤处理后，继续在基板上形成第二绝缘层642，例如，如图6(l)所示，可使用化学气相沉积方式形成二氧化硅层。

图6(m)～(p)为移除部分第一绝缘层641及第二绝缘层的642步骤，用于形成主动区的开口。首先在第二绝缘层642上涂布光阻层632（图6(m)），并经曝光及显影等步骤后移除开口区域的光阻层632（参照图6(n)）；其次通过将未移除的光阻层632作为屏蔽，以蚀刻方式移除开口部分的第一绝缘层641与第二绝缘层642（参照图6(o)）。其中，可采用例如干式蚀刻或其它蚀刻方式。此外，图6(o)也表示第一绝缘层641在沟槽内的部分并未被移除，因此在主动区的沟槽内的第一绝缘层641即具有闸极氧化层的功能。移除剩余的光阻层632后，截面的结构如图6(p)所示。

完成图6(p)的结构后，下一步如图6(q)所示，是在组件主动区中形成金属硅化物(silicide)层66。首先在主动区形成金属层，例如可使用蒸镀(evaporation)或溅镀(sputtering)方式形成镍或钛膜，再经由热退火(thermal annealing)过程使金属与磊晶层61表面（未形成沟槽部分）及沟槽中的多晶硅65上缘表面反应，而在接面处形成金属硅化物层66，金属硅化物层66与磊晶层61的接面即形成肖特基能障(Schottkybarrier)。然而在实际制程中，金属硅化物层也可形成在第一绝缘层641未与多晶硅65或磊晶层61接触的表面上。如前所述，金属硅化物层66也可使用肖特基金属层取代，例如可形成铝膜或钼膜使其至少覆盖主动区。此外，也有可能省略此步骤，直接以后续步骤中金属层67与磊晶层61的接面形成肖特基能障。

图6(r)～(v)为形成金属电极结构的步骤。首先在整个组件表面沉积金属层67（参照图6(r)），接着涂布光阻层633（图6(s)），其次以曝光及显影等方式移除光阻层633的外围部分，使未移除的光阻层633覆盖主动区及终端区（图6(t)），接着在光阻的遮蔽下对金属层67进行蚀刻，即移除组件区域以外的金属层67（参照图6(u)），最后移除剩余的光阻层633（参照图6(v)）。金属层67如使用适当材料制作（例如铝），可同时作为电极并形成肖特基能障，因此可省略前述的金属硅化层或肖特基金属层。

最后，图6(w)～(z)所示为形成保护层结构的步骤。首先在整个组件表面沉积保护层68（参照图6(w)），可使用例如二氧化硅或氮化硅作为材料；接着涂布光阻层634，并以曝光及显影等方式在主动区上方形成开口（参照图6(x)）；然后对保护层68进行蚀刻，移除主动区上方未被光阻覆盖的保护层68使电极露出作为奥姆接触用（参照图6(y)）；最后移除剩余的光阻层634（参照图6(z)）。至此，即完成本实用新型的一个具体例的半导体装置的基本结构。

以上所述的各具体实施例，仅为本实用新型的实施方式的例子，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (13)

1.一种半导体装置的终端区结构，其特征在于，包含：

半导体层；

复数沟槽，其形成在所述半导体层的表面；

第一连结沟槽，其形成在所述半导体层的表面，用于连接所述复数沟槽中相邻的第一沟槽及第二沟槽；

第一绝缘层，其形成在所述复数沟槽的表面、所述连结沟槽的表面、及所述半导体层未形成所述复数沟槽或所述连结沟槽的表面；

导电材料，其形成在表面具有所述第一绝缘层的所述复数沟槽及所述第一连结沟槽内，且所述第一沟槽及所述第二沟槽内的所述导电材料介由所述第一连结沟槽内的所述导电材料而导通；

第二绝缘层，其至少覆盖部分所述第一绝缘层未接触所述导电材料的表面及部分所述导电材料未接触所述第一绝缘层的表面；及

金属层，其至少覆盖所述第二绝缘层的部分表面。

2.根据权利要求1所述的半导体装置的终端区结构，其特征在于，在所述第一沟槽中，所述第二绝缘层覆盖部分所述导电材料未与所述第一绝缘层接触的表面，且所述金属层覆盖其它部分所述导电材料未与所述第一绝缘层接触的表面。

3.根据权利要求2所述的半导体装置的终端区结构，其特征在于，其中所述金属层所覆盖的所述其它部分所述导电材料的表面又形成有金属硅化物层或肖特基金属层。

4.根据权利要求1所述的半导体装置的终端区结构，其特征在于，其中所述第一连结沟槽与所述第一沟槽及所述第二沟槽垂直，或与所述第一沟槽的切线及所述第二沟槽的切线垂直。

5.根据权利要求1所述的半导体装置的终端区结构，其特征在于，又包含第二连结沟槽，其用于连接所述复数沟槽中的所述第二沟槽及第三沟槽，所述第三沟槽相邻于所述第二沟槽。

6.根据权利要求5所述的半导体装置的终端区结构，其特征在于，其中所述第二连结沟槽与所述第一连结沟槽不共线。

7.根据权利要求1所述的半导体装置的终端区结构，其特征在于，又包含第二连结沟槽，其用于连接所述复数沟槽中相邻的第三沟槽及第四沟槽。

8.根据权利要求1所述的半导体装置的终端区结构，其特征在于，其中所述半导体装置为肖特基二极管、金属氧化物半导体场效晶体管、双极接面晶体管、或绝缘闸双极晶体管。

9.一种半导体装置，具有主动区及终端区，其特征在于，包含：

半导体层；

复数沟槽，其形成在所述半导体层的表面；

连结沟槽，其形成在所述半导体层的表面且位于所述终端区，用于连接所述复数沟槽中相邻的第一沟槽及第二沟槽；

第一绝缘层，其形成在所述主动区中所述复数沟槽及所述连结沟槽的部分表面，且其上缘低于所述半导体层未形成所述复数沟槽或所述连结沟槽的表面，并且所述第一绝缘层形成在所述终端区中所述复数沟槽的表面、所述连结沟槽的表面、及所述半导体层未形成所述复数沟槽或该连结沟槽的表面；

导电材料，其形成在表面具有所述第一绝缘层的所述复数沟槽及所述连结沟槽内，且完全覆盖所述复数沟槽底部及所述连结沟槽底部的第一绝缘层；

第二绝缘层，在所述终端区中至少覆盖部分所述第一绝缘层未接触该导电材料的表面及部分所述导电材料未接触所述第一绝缘层的表面；及

金属层，其至少覆盖所述主动区与所述第二绝缘层的部分表面。

10.一种肖特基二极管，具有主动区及终端区，其特征在于，包含：

半导体层；

复数沟槽，其形成在所述半导体层的表面；

连结沟槽，其形成在所述半导体层的表面且位于所述终端区，用于连接所述复数沟槽中相邻的第一沟槽及第二沟槽；

第一绝缘层，其形成在所述复数沟槽的至少部分表面、所述连结沟槽的至少部分表面、及所述终端区中所述半导体层未形成所述复数沟槽或所述连结沟槽的表面；

导电材料，其形成在表面具有所述第一绝缘层的所述复数沟槽及所述连结沟槽内，且所述第一沟槽及所述第二沟槽内的所述导电材料介由所述连结沟槽内的所述导电材料而导通；

第二绝缘层，在所述终端区中至少覆盖部分所述第一绝缘层未接触所述导电材料的表面及部分所述导电材料未接触所述第一绝缘层的表面；及

金属层，其至少覆盖所述主动区与所述第二绝缘层的部分表面。

11.根据权利要求10所述的肖特基二极管，其特征在于，在所述第一沟槽中，所述第二绝缘层覆盖部分所述导电材料未与所述第一绝缘层接触的表面，且所述金属层覆盖其它部分所述导电材料未与所述第一绝缘层接触的表面。

12.根据权利要求10所述的肖特基二极管，其特征在于，其中所述导电材料为多晶硅或钨。

13.根据权利要求10所述的肖特基二极管，其特征在于，又包含金属硅化物层或肖特基金属层，至少形成在所述主动区中所述半导体层及所述导电材料未接触所述第一绝缘层的表面。