JP5346431B2

JP5346431B2 - 表示装置

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Publication number: JP5346431B2
Application number: JP2006173215A
Authority: JP
Inventors: 熙燮金; 昶勳李; 准宇李; 建鋼陸; 銀姫韓
Original assignee: Samsung Display Co Ltd
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Priority date: 2005-11-22
Filing date: 2006-06-22
Publication date: 2013-11-20
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Description

本発明は表示装置に関し、より詳細には液晶表示装置に関する。

一般的に、液晶表示装置はアレイ基板、カラーフィルタ基板及び液晶層からなる。カラーフィルタ基板には共通電圧が印加される共通電極が具備される。アレイ基板には共通電圧と異なる電圧レベルを有する画素電圧が印加される。よって、共通電圧と画素電圧との電位差によってアレイ基板とカラーフィルタ基板との間にはフリンジフィールド（ｆｒｉｎｇｅｆｉｅｌｄ）が形成され、フリンジフィールドによって液晶層に含まれた液晶分子が回転する。

したがって、液晶分子の回転率はフリンジフィールドの大きさに応じて変化する。すなわち、フリンジフィールドの大きさが増加すればするほど液晶分子の回転率が増加して、その結果、液晶表示装置の透過率と応答速度が向上する。しかし、従来の液晶表示装置では、一画素領域内に一つの画素電極のみを具備しているため、フリンジフィールドはアレイ基板とカラーフィルタ基板との間のみに形成される。よって、従来の構造では液晶表示装置の透過率と応答速度を向上させるのに限界がある。

本発明の目的は、透過率と応答速度を向上させ、かつフリッカ現象を減少させることができる表示装置を提供することにある。

本発明の一実施形態に係る表示装置は、共通電極、第１画素電極及び前記第１画素電極と電気的に絶縁された第２画素電極を含む。前記共通電極には共通電圧が印加され、前記第１画素電極には前記共通電圧に対して第１極性を有する第１データ電圧が印加され、前記第２画素電極には前記共通電圧に対して第２極性を有する第２データ電圧が印加される。

本発明の一実施形態に係る表示装置は、第１表示基板及び第２表示基板を具備する。前記第１表示基板は第１ベース基板及び前記第１ベース基板上に形成され、共通電圧が印加される共通電極を含む。前記第２表示基板は第２ベース基板、第１画素電極及び第２画素電極を含む。前記第２ベース基板は複数の画素領域に区別される。前記第１画素電極は前記第２ベース基板の前記各画素領域に形成され、前記共通電圧に対して第１極性を有する第１データ電圧が印加される。前記第２画素電極は前記第２ベース基板の前記各画素領域に形成され、前記第１画素電極と所定の離隔間隔で離隔されて互いに電気的に絶縁される。また、前記第２画素電極には前記共通電圧に対して第２極性を有する第２データ電圧が印加される。

このような表示装置によれば、第１表示基板と第２表示基板との間にフリンジフィールドが形成されるだけでなく、第２表示基板においてもラテラルフィールドが形成され、表示装置の透過率と応答速度を向上させ、画素単位以下で液晶層に印加される電圧の極性が反転されるため、フリッカ現象を減少させることができる。

本発明の表示装置によれば、第１画素電極には共通電圧に対して第１極性を有する第１データ電圧が印加され、第２画素電極には共通電圧に対して第２極性を有する第２データ電圧が印加される。

したがって、第１表示基板と第２表示基板との間にフリンジフィールドが形成されるだけでなく、第２表示基板でもラテラルフィールドが形成され、表示装置の透過率及び応答速度を向上させることができる。

また、共通電極と第１画素電極との間で液晶層に印加される電圧の極性は、共通電極と第２画素電極との間で液晶層に印加される電圧の極性と異なる。このように、一画素領域内で極性を反転させることができるため、フリッカ現象を減少させることができる。

以下、添付の図を参照して本発明の好ましい実施形態をより詳細に説明する。

図１は本発明の一実施形態に係るデュアルフィールドスイッチングモード液晶表示装置を説明するための断面図である。

図１を参照すれば、デュアルフィールドスイッチング（ＤｕａｌＦｉｅｌｄＳｗｉｔｃｈｉｎｇ:ＤＦＳ）モード液晶表示装置３０１は、第１表示基板１０１、第２表示基板２０１及び液晶層(図示しない)からなる。前記第２表示基板２０１は前記第１表示基板１０１と対向して結合する。前記液晶層は複数の液晶分子を含み、前記第１表示基板１０１と前記第２表示基板２０１との間に介在される。

前記第１表示基板１０１は、第１ベース基板１１０及び前記第１ベース基板１１０上に形成された共通電極１２０を含む。前記共通電極１２０には共通電圧Ｖｃｏｍが供給される。本発明の一例において、前記共通電圧Ｖｃｏｍは７Ｖである。前記共通電極１２０は互いに所定の間隔（離隔距離）で離隔される複数のサブ共通電極からなる。ここで、前記サブ共通電極の幅ｗ１は前記サブ共通電極の間の離隔距離Ｄ１と同一、または離隔距離Ｄ１より小さい。

図１に示さないが、前記第１表示基板１０１はブラックマトリクス及びカラーフィルタ層をさらに含むことができる。具体的に、前記ブラックマトリクスと前記カラーフィルタ層は前記第１ベース基板１１０と前記共通電極１２０との間に介在される。

一方、第２表示基板２０１は、第２ベース基板２１０及び前記第２ベース基板２１０上に形成された第１及び第２画素電極２２１、２２２を含む。前記第１画素電極２２１は互いに隣接する二つの第２画素電極２２２の間に介在され、前記第２画素電極２２２は互いに隣接する二つの第１画素電極２２１の間に介在される。ここで、前記第１及び第２画素電極２２１、２２２の各々の幅ｗ２、ｗ３は、前記第１及び第２画素電極２２１、２２２の間の隔離距離ｄ２と同一、または隔離距離ｄ２より小さい。また、前記共通電極１２０は前記第１及び第２画素電極２２１、２２２の間に対応するように形成される。よって、前記共通電極１２０は前記第１及び第２画素電極２２１、２２２とオーバーラップされない。

また、前記第１画素電極２２１には前記共通電圧Ｖｃｏｍより高い第１データ電圧Ｖｄ１が供給され、前記第２画素電極２２２には前記共通電圧Ｖｃｏｍより低い第２データ電圧Ｖｄ２が供給される。本発明の一例において、前記第１データ電圧Ｖｄ１は１４Ｖであり、前記第２データ電圧Ｖｄ２は０Ｖである。すなわち、前記第１及び第２データ電圧Ｖｄ１、Ｖｄ２は前記共通電圧Ｖｃｏｍを基準として互いに反対の極性を有する。前記第１及び第２データ電圧Ｖｄ１、Ｖｄ２の極性はカラムまたはドット単位で反転され得る。

図１に示したように、前記第１画素電極２２１と前記共通電極１２０との間には前記第１データ電圧Ｖｄ１と前記共通電圧Ｖｃｏｍとの電位差によって液晶分子が回転する第１フリンジフィールド（ｆｒｉｎｇｅｆｉｅｌｄ）が形成される。前記第２画素電極２２２と前記共通電極１２０との間には前記第２データ電圧Ｖｄ２と前記共通電圧Ｖｃｏｍとの電位差によって液晶分子が回転する第２フリンジフィールドが形成される。また、前記第１及び第２画素電極２２１、２２２の間には前記第１データ電圧Ｖｄ１と第２データ電圧Ｖｄ２との電位差によって液晶分子が回転するラテラルフィールド（ｌａｔｅｒａｌｆｉｅｌｄ）が形成される。

したがって、前記第１表示基板１０１と前記第２表示基板２０１との間に第１及び第２フリンジフィールドが形成されるだけでなく、前記第２表示基板２０１には前記第１及び第２データ電圧Ｖｄ１、Ｖｄ２によって前記第１及び第２フリンジフィールドより強いラテラルフィールドが形成される。

このように、前記第２表示基板２０１内でもフリンジフィールドが形成されるため、液晶の応答速度が増加して、ＤＦＳモード液晶表示装置３０１の透過率を全体的に向上させることができる。

また、一つの画素内に互いに異なる極性を有する第１及び第２データ電圧Ｖｄ１、Ｖｄ２が前記第１及び第２画素電極２２１、２２２に各々印加されるため、極性の反転が画素単位以下で行われるようになり、その結果、フリッカ（ｆｌｉｃｋｅｒ）現象を減少させることができる。

一方、図示しないが、前記第１表示基板１０１は前記共通電極１２０上に形成された第１水平配向膜をさらに含み、前記第２表示基板２０１は前記第１及び第２画素電極２２１、２２２上に形成された第２水平配向膜をさらに含む。よって、前記共通電極１２０と前記第１及び第２画素電極２２１、２２２とに電圧が印加されない初期状態で前記液晶分子は水平配向される。

前記第２表示基板２０１の構造に対しては、以後図５及び図８を参照して具体的に説明する。

図２は本発明の他の実施形態に係るパターンレス−ＤＦＳモード液晶表示装置を説明するための断面図である。

図２を参照すれば、パターンレス（Ｐａｔｅｒｎｌｅｓｓ）−ＤＦＳモード液晶表示装置３０２の第１表示基板１０２において、共通電極１３０は複数のサブ共通電極に分割されず、第１ベース基板１１０上に全面的に形成される。

一方、前記第２表示基板２０２は図１に示した第２表示基板２０１と同一の構造を有しているため、前記第２表示基板２０２に関する説明は略する。

図２に示したように、前記共通電極１３０には共通電圧Ｖｃｏｍが印加され、第１画素電極２２１には前記共通電圧Ｖｃｏｍより高い電圧レベルを有する第１データ電圧Ｖｄ１が印加され、第２画素電極２２２には前記共通電圧Ｖｃｏｍより低い電圧レベルを有する第２データ電圧Ｖｄ２が各々印加される。

したがって、前記第１画素電極２２１と前記共通電極１３０との間には前記第１データ電圧Ｖｄ１と前記共通電圧Ｖｃｏｍとの電位差によって液晶分子が回転する第１フリンジフィールドが形成される。前記第２画素電極２２２と前記共通電極１３０との間には前記第２データ電圧Ｖｄ２と前記共通電圧Ｖｃｏｍとの電位差によって液晶分子が回転する第２フリンジフィールドが形成される。また、前記第１及び第２画素電極２２１、２２２の間には前記第１データ電圧Ｖｄ１と第２データ電圧Ｖｄ２との電位差によって液晶分子が回転するラテラルフィールドが形成される。

したがって、前記第１表示基板１０２と前記第２表示基板２０２との間に前記第１及び第２フリンジフィールドが形成されるだけでなく、前記第２表示基板２０２には前記第１及び第２データ電圧Ｖｄ１、Ｖｄ２によって前記第１及び第２フリンジフィールドより強いラテラルフィールドが形成される。

このように、前記第２表示基板２０２内でもフリンジフィールドが形成されるため、液晶の応答速度が増加して、Ｐ−ＤＦＳモード液晶表示装置３０２の透過率を全体的に向上させることができる。

また、一つの画素内に互いに異なる極性を有する第１及び第２データ電圧Ｖｄ１、Ｖｄ２が前記第１及び第２画素電極２２１、２２２に各々印加されるため、極性の反転が画素単位以下で行われるようになり、その結果、フリッカ現象を減少させることができる。

図３は本発明の他の実施形態に係るＰＶＡモード液晶表示装置を説明するための断面図である。

図３を参照すれば、ＰＶＡ（ＰａｔｅｒｎｅｄＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）モード液晶表示装置３０３は、共通電極１４０が形成された第１表示基板１０３と、第１及び第２画素電極２２１、２２２が形成された第２表示基板２０３とからなる。図示しないが、前記第１表示基板１０３と前記第２表示基板２０３との間には複数の液晶分子を含む液晶層が介在される。

前記共通電極１４０には第１開口部１４１が形成され、前記第１及び第２画素電極２２１、２２２は互いに所定の間隔（離隔距離）で離隔される。ここで、前記第１及び第２画素電極２２１、２２２が離隔された空間は第２開口部２２３として定義される。前記第１開口部１４１は二つの前記第２開口部２２３の間に対応するように形成される。よって、前記第１及び第２開口部１４１、２２３によって一画素領域内に液晶分子の配列が互いに変化する複数のドメインを形成することができる。

図３に示したように、前記共通電極１４０には共通電圧が供給され、前記第１画素電極２２１には前記共通電圧Ｖｃｏｍより高い第１データ電圧Ｖｄ１が供給され、前記第２画素電極２２２には前記共通電圧Ｖｃｏｍより低い第２データ電圧Ｖｄ２が供給される。

したがって、前記第１画素電極２２１と前記共通電極１４０との間には前記第１データ電圧Ｖｄ１と前記共通電圧Ｖｃｏｍとの電位差によって液晶分子が回転する第１フリンジフィールドが形成される。前記第２画素電極２２２と前記共通電極１４０との間には前記第２データ電圧Ｖｄ２と前記共通電圧Ｖｃｏｍとの電位差によって液晶分子が回転する第２フリンジフィールドが形成される。また、前記第１及び第２画素電極２２１、２２２の間には前記第１データ電圧Ｖｄ１と第２データ電圧Ｖｄ２との電位差によって液晶分子が回転するラテラルフィールドが形成される。

上述したように、前記第１表示基板１０３と前記第２表示基板２０３との間に前記第１及び第２フリンジフィールドが形成されるだけでなく、前記第２表示基板２０３には前記第１及び第２データ電圧Ｖｄ１、Ｖｄ２によって前記第１及び第２フリンジフィールドより強いラテラルフィールドが形成される。

このように、前記第２表示基板２０３内でもフリンジフィールドが形成されるため、液晶の応答速度が増加して、ＰＶＡモード液晶表示装置３０３の透過率を全体的に向上させることができる。

図３に示さないが、前記第１表示基板１０３は前記共通電極１４０上に形成された第１垂直配向膜をさらに含み、前記第２表示基板２０３は前記第１及び第２画素電極２２１、２２２上に形成された第２垂直配向膜をさらに含む。よって、前記共通電極１４０と前記第１及び第２画素電極２２１、２２２とに電圧が印加されない初期状態において前記液晶分子は垂直配向される。

図４は本発明の他の実施形態に係るＰＬＳモード液晶表示装置を説明するための断面図である。

図４を参照すれば、ＰＬＳ（Ｐｌａｎｅ−ｔｏ−ＬｉｎｅＳｗｉｔｃｈｉｎｇ）モード液晶表示装置３０４は、第１表示基板１０４、第２表示基板２０４及び液晶層（図時しない）からなる。前記第１表示基板１０４は第１ベース基板１１０を含む。図示しないが、前記第１表示基板１０４は前記第１ベース基板１１０上に具備されるブラックマトリクス及びカラーフィルタ層をさらに含むようにしてもよい。

一方、前記第２表示基板２０４は、第２ベース基板２１０、共通電極２３０、第１及び第２画素電極２２１、２２２を含む。前記共通電極２３０は前記第２ベース基板２１０上に全面的に形成され、前記共通電極２３０上には層間絶縁膜２３５が形成される。前記層間絶縁膜２３５上には前記第１及び第２画素電極２２１、２２２が形成される。前記第１及び第２画素電極２２１、２２２は互いに所定の間隔（離隔距離）で離隔される。

図４に示したように、前記共通電極２３０には共通電圧が供給され、前記第１画素電極２２１には前記共通電圧Ｖｃｏｍより高い第１データ電圧Ｖｄ１が供給され、前記第２画素電極２２２には前記共通電圧Ｖｃｏｍより低い第２データ電圧Ｖｄ２が供給される。

したがって、前記第１画素電極２２１と前記共通電極２３０との間には前記第１データ電圧Ｖｄ１と前記共通電圧Ｖｃｏｍとの電位差によって液晶分子が回転する第１フリンジフィールドが形成される。前記第２画素電極２２２と前記共通電極２３０との間には前記第２データ電圧Ｖｄ２と前記共通電圧Ｖｃｏｍとの電位差によって液晶分子が回転する第２フリンジフィールドが形成される。また、前記第１及び第２画素電極２２１、２２２の間には前記第１データ電圧Ｖｄ１と第２データ電圧Ｖｄ２との電位差によって液晶分子が回転するラテラルフィールドが形成される。

上述したように、前記第２表示基板２０４には前記第１及び第２フリンジフィールドが形成されるだけでなく、前記第１及び第２データ電圧Ｖｄ１、Ｖｄ２によって前記第１及び第２フリンジフィールドより強いラテラルフィールドが形成される。よって、液晶の応答速度が増加して、ＰＬＳモード液晶表示装置３０４の透過率を全体的に向上させることができる。

図５は本発明の一実施形態に係る第２表示基板に具備される単位画素を示す平面図である。

図５を参照すれば、第２表示基板２０１は、第１データラインＤＬ１、第２データラインＤＬ２、第１ゲートラインＧＬ１−１、第２ゲートラインＧＬ１−２及び第３ゲートラインＧＬ２−１を含む。前記第１及び第２データラインＤＬ１、ＤＬ２は第１方向Ｄ１に延長され、前記第１乃至第３ゲートラインＧＬ１−１、ＧＬ１−２、ＧＬ２−１は前記第１方向Ｄ１と直交する（前記第１方向Ｄ１に対して垂直な）第２方向Ｄ２に延長される。前記第１及び第２データラインＤＬ１、ＤＬ２、第１及び第３ゲートラインＧＬ１−１、ＧＬ２−１によって前記第２表示基板２０１には四角形状の画素領域が定義される。前記第２ゲートラインＧＬ１−２は、前記第１ゲートラインＧＬ１−１と第３ゲートラインＧＬ２−１との間に設けられ、前記画素領域を横切る。

前記第２表示基板２０１の前記画素領域には第１及び第２薄膜トランジスタＴｒ１、Ｔｒ２、第１及び第２画素電極２２１、２２２が具備される。前記第１薄膜トランジスタＴｒ１は前記第１ゲートラインＧＬ１と第１データラインＤＬ１とに電気的に接続され、前記第２薄膜トランジスタＴｒ２は前記第２ゲートラインＧＬ１−２と第１データラインＤＬ１とに電気的に接続される。

具体的には、前記第１薄膜トランジスタＴｒ１のゲート電極は前記第１ゲートラインＧＬ１−１から分岐され、ソース電極は前記第１データラインＤＬ１から分岐され、ドレイン電極は前記第１画素電極２２１と電気的に接続される。一方、前記第２薄膜トランジスタＴｒ２のゲート電極は前記第２ゲートラインＧＬ１−２から分岐され、ソース電極は前記第１データラインＤＬ１から分岐され、ドレイン電極は前記第２画素電極２２２と電気的に接続される。

前記第１及び第２画素電極２２１、２２２は互いに所定の間隔（離隔距離）で離隔されて電気的に絶縁される。前記第１及び第２画素電極２２１、２２２は前記第１及び第２データラインと平行に前記第１方向Ｄ１に延長される。このとき、前記第２表示基板２０１は前記第２方向Ｄ２にラビングされ、第１表示基板１０１（図１参照）と前記第２表示基板２０１との間に介在する液晶層（図示しない）にはネガティブタイプの液晶が含まれる。しかし、前記第２表示基板２０１が前記第１方向Ｄ１にラビングされる場合、前記第１及び第２表示基板１０１、２０１の間に介在する液晶層にはポジティブタイプの液晶が含まれるようにしてもよい。

図示しないが、前記第１及び第２画素電極２２１、２２２は、前記第１乃至第３ゲートラインＧＬ１−１、ＧＬ１−２、ＧＬ２−１と平行に前記第２方向Ｄ２に延長されるようにしてもい。また、前記第１及び第２画素電極２２１、２２２は、前記第１及び第２方向Ｄ１、Ｄ２に対して所定の角度で傾いた第３方向に延長されるようにしてもよい。本発明の一例において、前記第１及び第２画素電極２２１、２２２は、前記第１方向Ｄ１に対して５°乃至３０°程度傾いて延長されるようにしてもよい。

図５に示したように、前記第２表示基板２０１には前記第１ゲートラインＧＬ１−１と平行に前記第２方向Ｄ２に延長されているストレージラインＳＬをさらに含む。前記ストレージラインＳＬは、前記第１ゲートラインＧＬ１−１と同一の物質からなり、前記第１ゲートラインＧＬ１−１と同時に形成される。よって、前記ストレージラインＳＬは前記第１及び第２画素電極２２１、２２２と互いに異なる層に形成され、互いに電気的に絶縁される。

図６は図５に示した単位画素の等価回路図であり、図７は図６に示した単位画素の波形図である。

図６及び図７を参照すれば、第１ゲートラインＧＬ１−１と第１データラインＤＬ１とには第１薄膜トランジスタＴｒ１が電気的に接続され、前記第１薄膜トランジスタＴｒ１のドレイン電極には第１液晶キャパシタＣｌｃ１と第１ストレージキャパシタＣｓｔ１とが並列接続される。前記第１液晶キャパシタＣｌｃ１の第１電極は第１画素電極２２１（図５参照）であり、第２電極は共通電極１２０（図１参照）である。また、前記第１ストレージキャパシタＣｓｔ１の第１電極は前記第１画素電極２２１であり、第２電極はストレージラインＳＬ（図５参照）である。

一方、前記第２ゲートラインＧＬ１−２と前記第１データラインＤＬ１とには第２薄膜トランジスタＴｒ２が電気的に接続され、前記第２薄膜トランジスタＴｒ２のドレイン電極には第２液晶キャパシタＣｌｃ２と第２ストレージキャパシタＣｓｔ２が並列接続される。前記第２液晶キャパシタＣｌｃ２の第１電極は第２画素電極２２２（図５参照）であり、第２電極は前記共通電極１２０である。また、前記第２ストレージキャパシタＣｓｔ２の第１電極は前記第２画素電極２２２であり、第２電極は前記ストレージラインＳＬである。

一画素が駆動される時間が１Ｈ時間として定義されるとき、前記１Ｈ時間のうち初期Ｈ／２時間の間、前記第１データラインＤＬ１には共通電圧Ｖｃｏｍより高い第１データ電圧Ｖｄ１が供給され、後期Ｈ／２時間の間、前記第１データラインＤＬ１には前記共通電圧Ｖｃｏｍより低い第２データ電圧Ｖｄ２が供給される。一方、前記初期Ｈ／２時間の間、前記第１ゲートラインＧＬ１−１には第１ゲート電圧が印加され、前記後期Ｈ／２時間の間、前記第２ゲートラインＧＬ１−２には第２ゲート電圧が印加される。

前記初期Ｈ／２時間の間、前記第１薄膜トランジスタＴｒ１は前記第１ゲート電圧に応答して前記第１データ電圧Ｖｄ１を前記第１画素電極２２１に供給する。よって、前記第１液晶キャパシタＣｌｃ１には前記第１データ電圧Ｖｄ１と前記共通電圧Ｖｃｏｍとによって＋極性の電圧が印加され充電される。

一方、前記後期Ｈ／２時間の間、前記第２薄膜トランジスタＴｒ２は前記第２ゲート電圧に応答して前記第２データ電圧Ｖｄ２を前記第２画素電極２２２に供給する。よって、前記第２液晶キャパシタＣｌｃ２には前記第２データ電圧Ｖｄ２と前記共通電圧Ｖｃｏｍによって−極性の電圧が印加され充電される。

このように、一つの画素内に互いに異なる極性を有する第１及び第２データ電圧Ｖｄ１、Ｖｄ２は、Ｈ／２時間の間、順次に前記第１及び第２画素電極２２１、２２２に各々印加される。よって、極性の反転が画素単位以下で行われるようになり、その結果、フリッカ現象を減少させることができる。

図８は本発明の他の実施形態に係る第２表示基板に具備される単位画素を示す平面図である。

図８を参照すれば、第２表示基板２０２は第１データラインＤＬ１−１、第２データラインＤＬ１−２、第３データラインＤＬ２−１、第１ゲートラインＧＬ１及び第２ゲートラインＧＬ２を含む。前記第１乃至第３データラインＤＬ１−１、ＤＬ１−２、ＤＬ２−１は第１方向Ｄ１に延長されており、前記第１及び第２ゲートラインＧＬ１、ＧＬ２は前記第１方向Ｄ１と直交する第２方向Ｄ２に延長されている。前記第１及び第３データラインＤＬ１−１、ＤＬ２−１、第１及び第２ゲートラインＧＬ１、ＧＬ２によって前記第２表示基板２０２には四角形状の画素領域が定義される。前記第２データラインＤＬ１−２は前記第１データラインＤＬ１−１と第３データラインＤＬ２−１との間に設けられ、前記画素領域を横切る。

前記第２表示基板２０２の前記画素領域には第１及び第２薄膜トランジスタＴｒ１、Ｔｒ２、第１及び第２画素電極２２１、２２２が具備される。前記第１薄膜トランジスタＴｒ１は前記第１ゲートラインＧＬ１と第１データラインＤＬ１−１に電気的に接続され、前記第２薄膜トランジスタＴｒ２は前記第１ゲートラインＧＬ１と第２データラインＤＬ１−２に電気的に接続される。

具体的に、前記第１薄膜トランジスタＴｒ１のゲート電極は前記第１ゲートラインＧＬ１から分岐され、ソース電極は前記第１データラインＤＬ１−１から分岐され、ドレイン電極は前記第１画素電極２２１と電気的に接続される。一方、前記第２薄膜トランジスタＴｒ２のゲート電極は前記第１ゲートラインＧＬ１から分岐され、ソース電極は前記第２データラインＤＬ１−２から分岐され、ドレイン電極は前記第２画素電極２２２と電気的に接続される。

前記第１及び第２画素電極２２１、２２２は互いに所定の間隔（離隔距離）で離隔されて電気的に絶縁される。前記第１及び第２画素電極２２１、２２２は、前記第１乃至第３データラインＤＬ１−１、ＤＬ１−２、ＤＬ２−１と平行に前記第１方向Ｄ１に延長されている。このとき、前記第２表示基板２０２は前記第２方向Ｄ２にラビングされ、第１表示基板１０１（図１参照）と前記第２表示基板２０２との間に介在する液晶層（図示しない）にはネガティブタイプの液晶が含まれる。しかし、前記第２表示基板２０２が前記第１方向Ｄ１にラビングされた場合、前記第１及び第２表示基板１０２、２０２の間に介在する液晶層にはポジティブタイプの液晶が含まれるようにしてもよい。

図示しないが、前記第１及び第２画素電極２２１、２２２は前記第１及び第２ゲートラインＧＬ１、ＧＬ２と平行に前記第２方向に延長されるようにしてもよい。また、前記第１及び第２画素電極２２１、２２２は、前記第１及び第２方向Ｄ１、Ｄ２に対して所定の角度で傾いた第３方向に延長されるようにしてもよい。本発明の一例において、前記第１及び第２画素電極２２１、２２２は、前記第１方向Ｄ１に対して５°乃至３０°程度傾いて延長されるようにしてもよい。

図８に示したように、前記第２表示基板２０２は、前記第１ゲートラインＧＬ１と平行に前記第２方向Ｄ２に延長されるストレージラインＳＬをさらに含む。前記ストレージラインＳＬは前記第１ゲートラインＧＬ１と同一の物質からなり、前記第１ゲートラインＧＬ１と同時に形成される。よって、前記ストレージラインＳＬは前記第１及び第２画素電極２２１、２２２と互いに異なる層に形成され、互いに電気的に絶縁される。

図９は図８に示した単位画素の等価回路図であり、図１０は図９に示した単位画素の波形である。

図９及び図１０を参照すれば、第１ゲートラインＧＬ１と第１データラインＤＬ１−１とには第１薄膜トランジスタＴｒ１が電気的に接続され、前記第１薄膜トランジスタＴｒ１のドレイン電極には第１液晶キャパシタＣｌｃ１と第１ストレージキャパシタＣｓｔ１とが並列接続される。

一方、前記第１ゲートラインＧＬと前記第２データラインＤＬ１−２とには第２薄膜トランジスタＴｒ２が電気的に接続され、前記第２薄膜トランジスタＴｒ２のドレイン電極には第２液晶キャパシタＣｌｃ２と第２ストレージキャパシタＣｓｔ２とが並列接続される。

一画素が駆動される時間が１Ｈ時間として定義されるとき、前記１Ｈ時間の間、前記第１データラインＤＬ１−１には共通電圧Ｖｃｏｍより高い第１データ電圧Ｖｄ１が供給され、前記第２データラインＤＬ１−２には前記共通電圧Ｖｃｏｍより低い第２データ電圧Ｖｄ２が供給される。一方、前記１Ｈ時間の間、前記第１ゲートラインＧＬ１には第１ゲート電圧が印加される。

前記１Ｈ時間の間、前記第１薄膜トランジスタＴｒ１は前記第１ゲート電圧に応答して前記第１データ電圧Ｖｄ１を前記第１画素電極２２１に供給する。よって、前記第１液晶キャパシタＣｌｃ１には前記第１データ電圧Ｖｄ１と前記共通電圧Ｖｃｏｍによって＋極性の電圧が印加され、充電される。

一方、前記１Ｈ時間の間、前記第２薄膜トランジスタＴｒ２は前記第２ゲート電圧に応答して前記第２データ電圧Ｖｄ２を前記第２画素電極２２２に供給する。よって、前記第２液晶キャパシタＣｌｃ２には前記第２データ電圧Ｖｄ２と前記共通電圧Ｖｃｏｍによって−極性の電圧が印加され、充電される。

このように、一つの画素内に互いに異なる極性を有する第１及び第２データ電圧Ｖｄ１、Ｖｄ２は同時に前記第１及び第２画素電極２２１、２２２に各々印加される。よって、極性の反転が画素単位以下で行われるようになり、その結果、フリッカ現象を減少させることができる。

図１１は従来のＰ−ＤＦＳモード液晶表示装置での液晶配向を示す図であり、図１２は図１１に示した従来のＰ−ＤＦＳモード液晶表示装置の透過率を示す図である。

図１１及び図１２を参照すれば、第１表示基板の共通電極１２には７Ｖの共通電圧が印加され、第２表示基板の画素電極２１には１４Ｖのデータ電圧が印加される。前記第１表示基板と前記第２表示基板との間に介在する液晶分子２５は、前記共通電圧とデータ電圧との電位差によって配向する。この時、Ｐ−ＤＦＳモード液晶表示装置の透過率は約２３．５％に測定された。

図１３は本発明に係るＰ−ＤＦＳモード液晶表示装置での液晶配向を示す図であり、図１４は図１３に示した本発明に係るＰ−ＤＦＳモード液晶表示装置の透過率を示す図である。

図１３を参照すれば、第１表示基板１０２の共通電極１３０には７Ｖの共通電圧が印加され、第２表示基板２０２の第１画素電極２２１には１４Ｖの第１データ電圧が印加され、前記第２表示基板２０２の第２画素電極２２２には０Ｖの第２データ電圧が印加される。前記第１表示基板１０２と前記第２表示基板２０２との間に介在する液晶分子２５０は、前記共通電圧と前記第１データ電圧との電位差、前記共通電圧と前記第２データ電圧との電位差及び前記第１データ電圧と前記第２データ電圧と電位差によって配向される。

すなわち、本発明では前記第１及び第２表示基板の間において従来の液晶表示装置より強く形成されたフリンジフィールドと前記第２表示基板内に形成されたフリンジフィールドとによって液晶を回転させる。よって、図１４に示したように、Ｐ−ＤＦＳモード液晶表示装置３０２の透過率は、従来より約１００％向上し、約４５％と測定された。

以上、実施形態を参照して説明したが、該当の技術分野の熟練された当業者は、特許請求の範囲に記載した本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正し且つ変更することができることを理解することができる。

本発明の一実施形態に係るデュアルフィールドスイッチングモード液晶表示装置を説明するための断面図である。本発明の他の実施形態に係るパターンレスＤＦＳモード液晶表示装置を説明するための断面図である。本発明の他の実施形態に係るＰＶＡモード液晶表示装置を説明するための断面図である。本発明の他の実施形態に係るＰＬＳモード液晶表示装置を説明するための断面図である。本発明の一実施形態に係る第２表示基板に具備される単位画素を示す平面図である。図５に示した単位画素の等価回路図である。図６に示した単位画素の波形図である。本発明の他の実施形態に係る第２表示基板に具備される単位画素を示す平面図である。図８に示した単位画素の等価回路図である。図９に示した単位画素の波形図である。従来のＰ−ＤＦＳモード液晶表示装置での液晶配列を示した図である。図１１に示した従来のＰ−ＤＦＳモード液晶表示装置の透過率を示す図である。本発明に係るＰ−ＤＦＳモード液晶表示装置での液晶配列を示す図である。図１３に示した本発明に係るＰ−ＤＦＳモード液晶表示装置の透過率を示す図である。

符号の説明

１０１，１０２，１０３，１０４第１表示基板
１１０第１ベース基板
１２０，１３０，１４０，２３０共通電極
２０１，２０２，２０３，２０４第２表示基板
２１０第２ベース基板
２２１第１画素電極
２２２第２画素電極２５０液晶分子
３０１ＤＦＳモード液晶表示装置
３０２Ｐ−ＤＦＳモード液晶表示装置
３０３ＰＶＡモード液晶表示装置
３０４ＰＬＳモード液晶表示装置。

Claims

第１ベース基板と、
前記第１ベース基板上に形成され、共通電圧を受信し、複数の第１開口部を所定の間隔毎に有する共通電極と、
前記第１ベース基板と向き合っており、複数の画素領域を有する第２ベース基板と、を含む表示装置であって、
前記第２ベース基板に形成される前記複数の画素領域の各々は、前記共通電圧に対して第１極性を有する第１データ電圧が印加される第１画素電極と、前記共通電圧に対して前記第１極性とは異なる極性の第２極性を有する第２データ電圧が印加される第２画素電極とを有し、
前記第１画素電極と前記第２画素電極とはその間に形成される離隔空間である第２開口部によって電気的に絶縁され、
前記複数の第１開口部と前記第２開口部はいずれも第１画素電極および前記第２画素電極の幅よりも小さい幅を有し、
１つの画素領域を形成する前記第１画素電極及び前記第２画素電極にそれぞれ対応する位置に前記複数の第１開口部のいずれかが配置されることを特徴とする表示装置。
前記第１画素電極と電気的に接続され前記第１データ電圧を印加するための第１スイッチング素子と、
前記第２画素電極と電気的に接続され前記第２データ電圧を印加するための第２スイッチング素子とをさらに含むことを特徴とする請求項１に記載の表示装置。
前記第１スイッチング素子のゲート電極に電気的に接続され、一画素が駆動される１Ｈ時間の初期Ｈ／２時間の間、第１ゲート電圧が印加される第１ゲートラインと、
前記第２スイッチング素子のゲート電極に電気的に接続され、前記１Ｈ時間の後期Ｈ／２時間の間、第２ゲート電圧が印加される第２ゲートラインと、
前記第１スイッチング素子のソース電極と前記第２スイッチング素子のソース電極とに電気的に接続され、前記初期Ｈ／２時間の間、前記第１データ電圧が印加され、前記後期Ｈ／２時間の間、前記第２データ電圧が印加されるデータラインとをさらに含むことを特徴とする請求項２に記載の表示装置。
前記第１スイッチング素子は、前記初期Ｈ／２時間の間、前記第１ゲート電圧に応答して前記第１データ電圧を前記第１画素電極に供給し、
前記第２スイッチング素子は、前記後期Ｈ／２時間の間、前記第２ゲート電圧に応答して前記第２データ電圧を前記第２画素電極に供給することを特徴とする請求項１に記載の表示装置。
前記第１及び第２画素電極は前記データラインと平行に延長されていることを特徴とする請求項１に記載の表示装置。
前記第１スイッチング素子のゲート電極及び前記第２スイッチング素子のゲート電極に電気的に接続され、ゲート電圧が印加されるゲートラインと、
前記第１スイッチング素子のソース電極に電気的に接続され、一画素が駆動される１Ｈ時間の間、前記第１データ電圧が印加される第１データラインと、
前記第２スイッチング素子のソース電極に電気的に接続され、前記１Ｈ時間の間、第２データ電圧が印加される第２データラインとをさらに含むことを特徴とする請求項１に記載の表示装置。
前記第１スイッチング素子は、前記１Ｈ時間の間、前記ゲート電圧に応答して前記第１データ電圧を前記第１画素電極に供給して、
前記第２スイッチング素子は、前記１Ｈ時間の間、前記ゲート電圧に応答して前記第２データ電圧を前記第２画素電極に供給することを特徴とする請求項６に記載の表示装置。
前記第１及び第２画素電極は前記第１及び第２データラインに平行に延長されていることを特徴とする請求項６に記載の表示装置。
前記第１及び第２画素電極と絶縁されるよう向き合っており、前記共通電圧が印加されるストレージラインをさらに含むことを特徴とする請求項１に記載の表示装置。
前記第１ベース基板と前記第２ベース基板との間に介在し、複数の液晶分子を含む液晶層をさらに含むことを特徴とする請求項１に記載の表示装置。
前記複数の液晶分子はネガティブタイプからなり、
前記第２ベース基板のラビング方向は、前記第１及び第２画素電極が延長されている方向に対して垂直であることを特徴とする請求項１０に記載の表示装置。
前記複数の液晶分子はポジティブタイプからなり、
前記第２ベース基板のラビング方向は、前記第１及び第２画素電極が延長されている方向に対して平行であることを特徴とする請求項１０に記載の表示装置。