KR20070054010A - 표시장치 - Google Patents

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KR20070054010A
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Abstract

표시장치에서, 제1 표시기판에는 공통전압이 인가되는 공통전극이 구비된다. 제1 표시기판과 마주하는 제2 표시기판의 한 화소영역 내에는 서로 소정의 간격으로 이격되어 서로 전기적으로 절연되는 제1 및 제2 화소전극이 구비된다. 제1 화소전극에는 공통전압에 대해서 제1 극성을 갖는 제1 데이터 전압이 인가되고, 제2 화소전극에는 공통전압에 대해서 제2 극성을 갖는 제2 데이터 전압이 인가된다. 따라서, 제1 표시기판과 제2 표시기판과의 사이에 프린지 필드가 형성될 뿐만 아니라, 제2 표시기판 내에서도 프린지 필드가 형성되므로, 표시장치의 투과율 및 응답속도를 향상시킬 수 있다.
공통전극, 제1 화소전극, 제2 화소전극, 프린지 필드

Description

표시장치{DISPLAY APPARATUS}
도 1은 본 발명의 일 실시예에 따른 듀얼 필드 스위칭 모드 액정표시장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 패턴리스-DFS 모드 액정표시장치를 설명하기 위한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 피브이에이 모드 액정표시장치를 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 피엘에스 모드 액정표시장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 제2 표시기판에 구비되는 단위 화소를 나타낸 평면도이다.
도 6은 도 5에 도시된 단위 화소의 등가 회로도이다.
도 7은 도 6에 도시된 단위 화소의 파형도이다.
도 8은 본 발명의 다른 실시예에 따른 제2 표시기판에 구비되는 단위 화소를 나타낸 평면도이다.
도 9는 도 8에 도시된 단위 화소의 등가 회로도이다.
도 10은 도 9에 도시된 단위 화소의 파형도이다.
도 11은 종래의 P-DFS 모드 액정표시장치에서의 액정 배열을 나타낸 도면이다.
도 12는 도 11에 도시된 종래의 P-DFS 모드 액정표시장치의 투과율을 나타낸 도면이다.
도 13은 본 발명에 따른 P-DFS 모드 액정표시장치에서의 액정 배열을 나타낸 도면이다.
도 14는 도 13에 도시된 본 발명에 따른 P-DFS 모드 액정표시장치의 투과율을 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
101, 102, 103, 104 : 제1 표시기판 110 : 제1 베이스 기판
120, 130, 140, 230 : 공통전극 201, 202, 203, 204 : 제2 표시기판
210 : 제2 베이스 기판 221 : 제1 화소전극
222 : 제2 화소전극 250 : 액정 분자
301 : DFS 모드 액정표시장치 302 : P-DFS 모드 액정표시장치
303 : PVA 모드 액정표시장치 304 : PLS 모드 액정표시장치.
본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 액정표시장치에 관한 것이다.
일반적으로, 액정표시장치는 어레이 기판, 컬러필터기판 및 액정층으로 이루어진다. 컬러필터기판에는 공통전압이 인가되는 공통전극이 구비되고, 어레이 기판에는 공통전압과 다른 전압 레벨을 갖는 화소전압이 인가된다. 따라서, 공통전압과 화소전압의 전압차에 의해서 어레이 기판과 컬러필터기판과의 사이에는 프린지 필드(fringe field)가 형성되고, 프린지 필드에 의해서 액정층에 포함된 액정 분자들이 회전한다.
따라서, 액정 분자들의 회전율은 프린지 필드의 크기에 따라서 변화된다. 즉, 프린지 필드의 크기가 증가할수록 액정 분자들의 회전율이 증가하고, 그 결과 액정표시장치의 투과율과 응답 속도가 향상된다. 그러나, 종래의 액정표시장치에서는 한 화소영역내에 하나의 화소전극 만을 구비하므로, 프린지 필드는 어레이 기판과 컬러필터기판과의 사이에만 형성된다. 따라서, 종래의 구조에서는 액정표시장치의 투과율과 응답속도를 향상시키는데 한계가 있다.
따라서, 본 발명의 목적은 투과율과 응답속도를 향상시키면서 플리커 현상을 감소시키기 위한 표시장치를 제공하는 것이다.
본 발명에 따른 표시장치는 공통전극, 제1 화소전극 및 상기 제1 화소전극과 전기적으로 절연된 제2 화소전극을 포함한다. 상기 공통전극에는 공통전압이 인가되고, 상기 제1 화소전극에는 상기 공통전압에 대해서 제1 극성을 갖는 제1 데이터 전압이 인가되며, 상기 제2 화소전극에는 상기 공통전압에 대해서 제2 극성을 갖는 제2 데이터 전압이 인가된다.
본 발명에 따른 표시장치는 제1 표시기판 및 제2 표시기판을 구비한다. 상기 제1 표시기판은 제1 베이스 기판 및 상기 제1 베이스 기판 상에 형성되고 공통전압이 인가되는 공통전극으로 이루어진다. 상기 제2 표시기판은 제2 베이스 기판, 제1 화소전극 및 제2 화소전극을 포함한다. 상기 제2 베이스 기판은 다수의 화소영역으로 구분된다. 상기 제1 화소전극은 상기 제2 베이스 기판의 상기 각 화소영역에 형성되고 상기 공통전압에 대해서 제1 극성을 갖는 제1 데이터 전압이 인가된다. 상기 제2 화소전극은 상기 제2 베이스 기판의 상기 각 화소영역에 형성되고, 상기 제1 화소전극과 소정의 간격으로 이격되어 서로 전기적으로 절연된다. 또한, 상기 제2 화소전극에는 상기 공통전압에 대해서 제2 극성을 갖는 제2 데이터 전압이 인가된다.
이러한 표시장치에 따르면, 제1 표시기판과 제2 표시기판과의 사이에 프린지 필드가 형성될 뿐만 아니라, 제2 표시기판에서도 레터럴 필드가 형성되어, 표시장치의 투과율과 응답속도가 향상될 수 있고, 화소 단위 이하로 액정층에 인가되는 전압의 극성이 반전되므로, 플리커 현상이 감소할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 듀얼 필드 스위칭 모드 액정표시장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 듀얼 필드 스위칭(Dual Field Switching: DFS) 모드 액정 표시장치(301)는 제1 표시기판(101), 제2 표시기판(201) 및 액정층(미도시)으로 이루어진다. 상기 제2 표시기판(201)은 상기 제1 표시기판(101)과 대향하여 결합한다. 상기 액정층은 다수의 액정 분자로 이루어지고, 상기 제1 표시기판(101)과 상기 제2 표시기판(201)과의 사이에 개재된다.
상기 제1 표시기판(101)은 제1 베이스 기판(110) 및 상기 제1 베이스 기판(110) 상에 형성된 공통전극(120)을 포함한다. 상기 공통전극(120)에는 공통전압(Vcom)이 제공된다. 본 발명의 일 예로, 상기 공통전압(Vcom)은 7V이다. 상기 공통전극(120)은 서로 소정의 간격으로 이격되는 다수의 서브 공통전극으로 이루어진다. 여기서, 상기 서브 공통전극의 폭(w1)은 상기 서브 공통전극들 사이의 이격 거리(d1)보다 작거나 같다.
도 1에 도시하지는 않았지만, 상기 제1 표시기판(101)은 블랙 매트릭스 및 컬러필터층을 더 포함할 수 있다. 구체적으로, 상기 블랙 매트릭스와 상기 컬러필터층은 상기 제1 베이스 기판(110)과 상기 공통전극(120)과의 사이에 개재된다.
한편, 제2 표시기판(201)은 제2 베이스 기판(210) 및 상기 제2 베이스 기판(210) 상에 형성된 제1 및 제2 화소전극(221, 222)을 포함한다. 상기 제1 화소전극(221)은 서로 인접하는 두 개의 제2 화소전극(222) 사이에 개재되고, 상기 제2 화소전극(222)은 서로 인접하는 두 개의 제1 화소전극(221) 사이에 개재된다. 여기서, 상기 제1 및 제2 화소전극(221, 222) 각각의 폭(w2, w3)은 상기 제1 및 제2 화소전극(221, 222) 사이의 이격거리(d2)보다 작거나 같다. 또한, 상기 공통전극(120)은 상기 제1 및 제2 화소전극(221, 222) 사이에 대응하도록 형성된다. 따라 서, 상기 공통전극(120)은 상기 제1 및 제2 화소전극(221, 222)과 오버랩되지 않는다.
또한, 상기 제1 화소전극(221)에는 상기 공통전압(Vcom)보다 높은 제1 데이터 전압(Vd1)이 제공되고, 상기 제2 화소전극(222)에는 상기 공통전압(Vcom)보다 낮은 제2 데이터 전압(Vd2)이 제공된다. 본 발명의 일 예로, 상기 제1 데이터 전압(Vd1)은 14V이고, 상기 제2 데이터 전압(Vd2)은 0V이다. 즉, 상기 제1 및 제2 데이터 전압(Vd1, Vd2)은 상기 공통전압(Vcom)을 기준으로 서로 반대 극성을 갖는다. 상기 제1 및 제2 데이터 전압(Vd1, Vd2)의 극성은 컬럼 또는 도트 단위로 반전될 수 있다.
도 1에 도시된 바와 같이, 상기 제1 화소전극(221)과 상기 공통전극(120)과의 사이에는 상기 제1 데이터 전압(Vd1)과 상기 공통전압(Vcom)과의 전압 차이에 의해 액정 분자들이 회전하는 제1 프린지 필드(fringe field)가 형성된다. 상기 제2 화소전극(222)과 상기 공통전극(120)과의 사이에는 상기 제2 데이터 전압(Vd2)과 상기 공통전압(Vcom)과의 전압 차이에 의해 액정 분자들이 회전하는 제2 프린지 필드가 형성된다. 또한, 상기 제1 및 제2 화소전극(221, 222) 사이에는 상기 제1 데이터 전압(Vd1)과 제2 데이터 전압(Vd2)과의 전압 차이에 의해 액정 분자들이 회전하는 레터럴 필드(lateral field)가 형성된다.
따라서, 상기 제1 표시기판(101)과 상기 제2 표시기판(201)과의 사이에 제1 및 제2 프린지 필드가 형성될 뿐만 아니라, 상기 제2 표시기판(201)에는 상기 제1 및 제2 데이터 전압(Vd1, Vd2)에 의해서 상기 제1 및 제2 프린지 필드보다 강한 레 터럴 필드가 형성된다.
이와 같이, 상기 제2 표시기판(201) 내에서도 프린지 필드가 형성되므로, 액정의 응답 속도가 증가하고, DFS 모드 액정표시장치(301)의 투과율이 전체적으로 향상될 수 있다.
또한, 하나의 화소 내에 서로 다른 극성을 갖는 제1 및 제2 데이터 전압(Vd1, Vd2)이 상기 제1 및 제2 화소전극(221, 222)에 각각 인가되므로, 극성의 반전이 화소 단위 이하로 이루어질 수 있고, 그 결과 플리커(flicker) 현상이 감소될 수 있다.
한편, 도면에 도시하지는 않았지만 상기 제1 표시기판(101)은 상기 공통전극(120) 상에 형성된 제1 수평 배향막을 더 포함하고, 상기 제2 표시기판(201)은 상기 제1 및 제2 화소전극(221, 222) 상에 형성된 제2 수평 배향막을 더 포함한다. 따라서, 상기 공통전극(120)과 상기 제1 및 제2 화소전극(221, 222)에 전압이 인가되지 않는 초기 상태에서 상기 액정 분자들은 수평 배향된다.
상기 제2 표시기판(201)의 구조에 대해서는 이후 도 5 및 도 8을 참조하여 구체적으로 설명하기로 한다.
도 2는 본 발명의 다른 실시예에 따른 패턴리스-DFS 모드 액정표시장치를 설명하기 위한 단면도이다.
도 2를 참조하면, 패턴리스(Paternless)-DFS 모드 액정표시장치(302)의 제1 표시기판(102)에서 공통전극(130)은 다수의 서브 공통전극으로 분할되지 않고, 제1 베이스 기판(110) 상에 전면적으로 형성된다.
한편, 상기 제2 표시기판(202)은 도 1에 도시된 제2 표시기판(201)과 동일한 구조를 가지므로, 상기 제2 표시기판(202)에 대한 설명은 생략한다.
도 2에 도시된 바와 같이, 상기 공통전극(130)에는 공통전압(Vcom)이 인가되고, 제1 화소전극(221)에는 상기 공통전압(Vcom)보다 높은 전압레벨을 갖는 제1 데이터 전압(Vd1)이 인가되며, 제2 화소전극(222)에는 상기 공통전압(Vcom)보다 낮은 전압레벨을 갖는 제2 데이터 전압(Vd2)이 각각 인가된다.
따라서, 상기 제1 화소전극(221)과 상기 공통전극(130)과의 사이에는 상기 제1 데이터 전압(Vd1)과 상기 공통전압(Vcom)과의 전압 차이에 의해 액정 분자들이 회전하는 제1 프린지 필드가 형성된다. 상기 제2 화소전극(222)과 상기 공통전극(130)과의 사이에는 상기 제2 데이터 전압(Vd2)과 상기 공통전압(Vcom)과의 전압 차이에 의해 액정 분자들이 회전하는 제2 프린지 필드가 형성된다. 또한, 상기 제1 및 제2 화소전극(221, 222) 사이에는 상기 제1 데이터 전압(Vd1)과 제2 데이터 전압(Vd2)과의 전압 차이에 의해 액정 분자들이 회전하는 레터럴 필드가 형성된다.
따라서, 상기 제1 표시기판(102)과 상기 제2 표시기판(202)과의 사이에 상기 제1 및 제2 프린지 필드가 형성될 뿐만 아니라, 상기 제2 표시기판(202)에는 상기 제1 및 제2 데이터 전압(Vd1, Vd2)에 의해서 상기 제1 및 제2 프린지 필드보다 강한 레터럴 필드가 형성된다.
이와 같이, 상기 제2 표시기판(202) 내에서도 프린지 필드가 형성되므로, 액정의 응답 속도가 증가하고, P-DFS 모드 액정표시장치(302)의 투과율이 전체적으로 향상될 수 있다.
또한, 하나의 화소 내에 서로 다른 극성을 갖는 제1 및 제2 데이터 전압(Vd1, Vd2)이 상기 제1 및 제2 화소전극(221, 222)에 각각 인가되므로, 극성의 반전이 화소 단위 이하로 이루어질 수 있고, 그 결과 플리커(flicker) 현상이 감소할 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 피브이에이 모드 액정표시장치를 설명하기 위한 단면도이다.
도 3을 참조하면, 피브이에이(Paterned Vertical Alignment: PVA) 모드 액정표시장치(303)는 공통전극(140)이 형성된 제1 표시기판(103)과, 제1 및 제2 화소전극(221, 222)이 형성된 제2 표시기판(203)으로 이루어진다. 도면에 도시하지는 않았지만, 상기 제1 표시기판(103)과 상기 제2 표시기판(203)과의 사이에는 다수의 액정 분자로 이루어진 액정층이 개재된다.
상기 공통전극(140)에는 제1 개구부(141)가 형성되고, 상기 제1 및 제2 화소전극(221, 222)은 서로 소정의 간격으로 이격된다. 여기서, 상기 제1 및 제2 화소전극(221, 222)이 이격된 공간은 제2 개구부(223)로 정의된다. 상기 제1 개구부(141)는 두 개의 상기 제2 개구부(223) 사이에 대응하도록 형성된다. 따라서, 상기 제1 및 제2 개구부(141, 223)에 의해서 한 화소 영역내에 액정 분자의 배열이 서로 달라지는 다수의 도메인이 형성될 수 있다.
도 3에 도시된 바와 같이, 상기 공통전극(140)에는 공통전압이 제공되고, 상기 제1 화소전극(221)에는 상기 공통전압(Vcom)보다 높은 제1 데이터 전압(Vd1)이 제공되며, 상기 제2 화소전극(222)에는 상기 공통전압(Vcom)보다 낮은 제2 데이터 전압(Vd2)이 제공된다.
따라서, 상기 제1 화소전극(221)과 상기 공통전극(140)과의 사이에는 상기 제1 데이터 전압(Vd1)과 상기 공통전압(Vcom)과의 전압 차이에 의해 액정 분자들이 회전하는 제1 프린지 필드가 형성된다. 상기 제2 화소전극(222)과 상기 공통전극(140)과의 사이에는 상기 제2 데이터 전압(Vd2)과 상기 공통전압(Vcom)과의 전압 차이에 의해 액정 분자들이 회전하는 제2 프린지 필드가 형성된다. 또한, 상기 제1 및 제2 화소전극(221, 222) 사이에는 상기 제1 데이터 전압(Vd1)과 제2 데이터 전압(Vd2)과의 전압 차이에 의해 액정 분자들이 회전하는 레터럴 필드가 형성된다.
상술한 바와 같이, 상기 제1 표시기판(103)과 상기 제2 표시기판(203)과의 사이에 상기 제1 및 제2 프린지 필드가 형성될 뿐만 아니라, 상기 제2 표시기판(203)에는 상기 제1 및 제2 데이터 전압(Vd1, Vd2)에 의해서 상기 제1 및 제2 프린지 필드보다 강한 레터럴 필드가 형성된다.
이와 같이, 상기 제2 표시기판(203) 내에서도 프린지 필드가 형성되므로, 액정의 응답 속도가 증가하고, PVA 모드 액정표시장치(303)의 투과율이 전체적으로 향상될 수 있다.
또한, 하나의 화소 내에 서로 다른 극성을 갖는 제1 및 제2 데이터 전압(Vd1, Vd2)이 상기 제1 및 제2 화소전극(221, 222)에 각각 인가되므로, 극성의 반전이 화소 단위 이하로 이루어질 수 있고, 그 결과 플리커 현상이 감소할 수 있다.
도 3에 도시하지는 않았지만, 상기 제1 표시기판(103)은 상기 공통전극(140) 상에 형성된 제1 수직 배향막을 더 포함하고, 상기 제2 표시기판(203)은 상기 제1 및 제2 화소전극(221, 222) 상에 형성된 제2 수직 배향막을 더 포함한다. 따라서, 상기 공통전극(140)과 상기 제1 및 제2 화소전극(221, 222)에 전압이 인가되지 않는 초기 상태에서 상기 액정 분자들은 수직 배향된다.
도 4는 본 발명의 또 다른 실시예에 따른 피엘에스 모드 액정표시장치를 설명하기 위한 단면도이다.
도 4를 참조하면, 피엘에스(Plane to Line Switching: PLS) 모드 액정표시장치(304)는 제1 표시기판(104), 제2 표시기판(204) 및 액정층(미도시)으로 이루어진다. 상기 제1 표시기판(104)은 제1 베이스 기판(110)을 포함한다. 도면에 도시하지는 않았지만, 상기 제1 표시기판(104)은 상기 제1 베이스 기판(110) 상에 구비되는 블랙 매트릭스 및 컬러필터층을 더 포함할 수 있다.
한편, 상기 제2 표시기판(204)은 제2 베이스 기판(210), 공통전극(230), 제1 및 제2 화소전극(221, 222)을 포함한다. 상기 공통전극(230)은 상기 제2 베이스 기판(210) 상에 전면적으로 형성되고, 상기 공통전극(230) 상에는 층간 절연막(235)이 형성된다. 상기 층간 절연막(235) 상에는 상기 제1 및 제2 화소전극(221, 222)이 형성된다. 상기 제1 및 제2 화소전극(221, 222)은 서로 소정의 간격으로 이격된다.
도 4에 도시된 바와 같이, 상기 공통전극(230)에는 공통전압이 제공되고, 상기 제1 화소전극(221)에는 상기 공통전압(Vcom)보다 높은 제1 데이터 전압(Vd1)이 제공되며, 상기 제2 화소전극(222)에는 상기 공통전압(Vcom)보다 낮은 제2 데이터 전압(Vd2)이 제공된다.
따라서, 상기 제1 화소전극(221)과 상기 공통전극(230)과의 사이에는 상기 제1 데이터 전압(Vd1)과 상기 공통전압(Vcom)과의 전압 차이에 의해 액정 분자들이 회전하는 제1 프린지 필드가 형성된다. 상기 제2 화소전극(222)과 상기 공통전극(230)과의 사이에는 상기 제2 데이터 전압(Vd2)과 상기 공통전압(Vcom)과의 전압 차이에 의해 액정 분자들이 회전하는 제2 프린지 필드가 형성된다. 또한, 상기 제1 및 제2 화소전극(221, 222) 사이에는 상기 제1 데이터 전압(Vd1)과 제2 데이터 전압(Vd2)과의 전압 차이에 의해 액정 분자들이 회전하는 레터럴 필드가 형성된다.
상술한 바와 같이, 상기 제2 표시기판(204)에는 상기 제1 및 제2 프린지 필드가 형성될 뿐만 아니라, 상기 제1 및 제2 데이터 전압(Vd1, Vd2)에 의해서 상기 제1 및 제2 프린지 필드보다 강한 레터럴 필드가 형성된다. 따라서, 액정의 응답 속도가 증가하고, PLS 모드 액정표시장치(304)의 투과율이 전체적으로 향상될 수 있다.
또한, 하나의 화소 내에 서로 다른 극성을 갖는 제1 및 제2 데이터 전압(Vd1, Vd2)이 상기 제1 및 제2 화소전극(221, 222)에 각각 인가되므로, 극성의 반전이 화소 단위 이하로 이루어질 수 있고, 그 결과 플리커 현상이 감소할 수 있다.
도 5는 본 발명의 일 실시예에 따른 제2 표시기판에 구비되는 단위 화소를 나타낸 평면도이다.
도 5를 참조하면, 제2 표시기판(201)은 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제1 게이트 라인(GL1-1), 제2 게이트 라인(GL1-2) 및 제3 게이트 라인(GL2-1)을 포함한다. 상기 제1 및 제2 데이터 라인(DL1, DL2)은 제1 방향(D1)으로 연장되고, 상기 제1 내지 제3 게이트 라인(GL1-1, GL1-2, GL2-1)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된다. 상기 제1 및 제2 데이터 라인(DL1, DL2), 제1 및 제3 게이트 라인(GL1-1, GL2-1)에 의해서 상기 제2 표시기판(201)에는 사각 형상의 화소 영역이 정의된다. 상기 제2 게이트 라인(GL1-2)은 상기 제1 게이트 라인(GL1-1)과 제3 게이트 라인(GL2-1)과의 사이에 구비되어 상기 화소 영역을 가로지른다.
상기 제2 표시기판(201)의 상기 화소 영역에는 제1 및 제2 박막 트랜지스터(Tr1, Tr2), 제1 및 제2 화소전극(221, 222)이 구비된다. 상기 제1 박막 트랜지스터(Tr1)는 상기 제1 게이트 라인(GL1)과 제1 데이터 라인(DL1)에 전기적으로 연결되며, 상기 제2 박막 트랜지스터(Tr2)는 상기 제2 게이트 라인(GL1-2)과 제1 데이터 라인(DL1)에 전기적으로 연결된다.
구체적으로, 상기 제1 박막 트랜지스터(Tr1)의 게이트 전극은 상기 제1 게이트 라인(GL1-1)으로부터 분기되고, 소오스 전극은 상기 제1 데이터 라인(DL1)으로부터 분기되며, 드레인 전극은 상기 제1 화소전극(221)과 전기적으로 연결된다. 한편, 상기 제2 박막 트랜지스터(Tr2)의 게이트 전극은 상기 제2 게이트 라인(GL1-2)으로부터 분기되고, 소오스 전극은 상기 제1 데이터 라인(DL1)으로부터 분기되며, 드레인 전극은 상기 제2 화소전극(222)과 전기적으로 연결된다.
상기 제1 및 제2 화소전극(221, 222)은 서로 소정의 간격으로 이격되어 전기적으로 절연된다. 상기 제1 및 제2 화소전극(221, 222)은 상기 제1 및 제2 데이터 라인과 평행하게 상기 제1 방향(D1)으로 연장된다. 이때, 상기 제2 표시기판(201) 은 상기 제2 방향(D2)으로 러빙되고, 제1 표시기판(101, 도 1에 도시됨)과 상기 제2 표시기판(201)과의 사이에 개재되는 액정층(미도시)에는 네가티브 타입 액정이 포함된다. 그러나, 상기 제2 표시기판(201)이 상기 제1 방향(D1)으로 러빙된다면, 상기 제1 및 제2 표시기판(101, 201) 사이에 개재되는 액정층에는 포지티브 타입 액정이 포함될 수 있다.
도면에 도시하지는 않았지만, 상기 제1 및 제2 화소전극(221, 222)은 상기 제1 내지 제3 게이트 라인(GL1-1, GL1-2, GL2-1)과 평행하게 상기 제2 방향(D2)으로 연장될 수 있다. 또한, 상기 제1 및 제2 화소전극(221, 222)은 상기 제1 및 제2 방향(D1, D2)에 대하여 소정의 각도로 기울어진 제3 방향으로 연장될 수 있다. 본 발명의 일 예로, 상기 제1 및 제2 화소전극(221, 222)은 상기 제1 방향(D1)에 대해서 5° 내지 30° 정도로 기울어져 연장될 수 있다.
도 5에 도시된 바와 같이, 상기 제2 표시기판(201)에는 상기 제1 게이트 라인(GL1-1)과 평행하게 상기 제2 방향(D2)으로 연장되는 스토리지 라인(SL)을 더 포함한다. 상기 스토리지 라인(SL)은 상기 제1 게이트 라인(GL1-1)과 동일한 물질로 이루어져 동시에 형성된다. 따라서, 상기 스토리지 라인(SL)은 상기 제1 및 제2 화소전극(221, 222)과 서로 다른 층에 형성되고, 서로 전기적으로 절연된다.
도 6은 도 5에 도시된 단위 화소의 등가 회로도이고, 도 7은 도 6에 도시된 단위 화소의 파형도이다.
도 6 및 도 7을 참조하면, 제1 게이트 라인(GL1-1)과 제1 데이터 라인(DL1)에는 제1 박막 트랜지스터(Tr1)가 전기적으로 연결되고, 상기 제1 박막 트랜지스터 (Tr1)의 드레인 전극에는 제1 액정 커패시터(Clc1)와 제1 스토리지 커패시터(Cst1)가 병렬 연결된다. 상기 제1 액정 커패시터(Clc1)의 제1 전극은 제1 화소전극(221, 도 5에 도시됨)이고, 제2 전극은 공통전극(120, 도 1에 도시됨)이다. 또한, 상기 제1 스토리지 커패시터(Cst1)의 제1 전극은 상기 제1 화소전극(221)이고, 제2 전극은 스토리지 라인(SL, 도 5에 도시됨)이다.
한편, 상기 제2 게이트 라인(GL1-2)과 상기 제1 데이터 라인(DL1)에는 제2 박막 트랜지스터(Tr2)가 전기적으로 연결되고, 상기 제2 박막 트랜지스터(Tr2)의 드레인 전극에는 제2 액정 커패시터(Clc2)와 제2 스토리지 커패시터(Cst2)가 병렬 연결된다. 상기 제2 액정 커패시터(Clc2)의 제1 전극은 제2 화소전극(222, 도 5에 도시됨)이고, 제2 전극은 상기 공통전극(120)이다. 또한, 상기 제2 스토리지 커패시터(Cst2)의 제1 전극은 상기 제2 화소전극(222)이고, 제2 전극은 상기 스토리지 라인(SL)이다.
한 화소가 구동되는 시간이 1H 시간으로 정의될 때, 상기 1H 시간 중 초기 H/2 시간 동안 상기 제1 데이터 라인(DL1)에는 공통전압(Vcom)보다 높은 제1 데이터 전압(Vd1)이 제공되고, 후기 H/2 시간 동안 상기 제1 데이터 라인(DL1)에는 상기 공통전압(Vcom)보다 낮은 제2 데이터 전압(Vd2)이 제공된다. 한편, 상기 초기 H/2 시간 동안 상기 제1 게이트 라인(GL1-1)에는 제1 게이트 전압이 인가되고, 상기 후기 H/2 시간동안 상기 제2 게이트 라인(GL1-2)에는 제2 게이트 전압이 인가된다.
상기 초기 H/2 시간 동안 상기 제1 박막 트랜지스터(Tr1)는 상기 제1 게이트 전압에 응답하여 상기 제1 데이터 전압(Vd1)을 상기 제1 화소전극(221)으로 제공한다. 따라서, 상기 제1 액정 커패시터(Clc1)에는 상기 제1 데이터 전압(Vd1)과 상기 공통전압(Vcom)에 의해서 + 극성의 전압이 충전된다.
한편, 상기 후기 H/2 시간 동안 상기 제2 박막 트랜지스터(Tr2)는 상기 제2 게이트 전압에 응답하여 상기 제2 데이터 전압(Vd2)을 상기 제2 화소전극(222)으로 제공한다. 따라서, 상기 제2 액정 커패시터(Clc2)에는 상기 제2 데이터 전압(Vd2)과 상기 공통전압(Vcom)에 의해서 - 극성의 전압이 충전된다.
이와 같이, 하나의 화소 내에 서로 다른 극성을 갖는 제1 및 제2 데이터 전압(Vd1, Vd2)은 H/2 시간동안 순차적으로 상기 제1 및 제2 화소전극(221, 222)에 각각 인가된다. 따라서, 극성의 반전이 화소 단위 이하로 이루어질 수 있고, 그 결과 플리커 현상이 감소할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 제2 표시기판에 구비되는 단위 화소를 나타낸 평면도이다.
도 8을 참조하면, 제2 표시기판(202)은 제1 데이터 라인(DL1-1), 제2 데이터 라인(DL1-2), 제3 데이터 라인(DL2-1), 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)을 포함한다. 상기 제1 내지 제3 데이터 라인(DL1-1, DL1-2, DL2-1)은 제1 방향(D1)으로 연장되고, 상기 제1 및 제2 게이트 라인(GL1, GL2)은 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된다. 상기 제1 및 제3 데이터 라인(DL1-1, DL2-1), 제1 및 제2 게이트 라인(GL1, GL2)에 의해서 상기 제2 표시기판(202)에는 사각 형상의 화소 영역이 정의된다. 상기 제2 데이터 라인(DL1-2)은 상기 제1 데이 터 라인(DL1-1)과 제3 데이터 라인(DL2-1)과의 사이에 구비되어 상기 화소 영역을 가로지른다.
상기 제2 표시기판(202)의 상기 화소 영역에는 제1 및 제2 박막 트랜지스터(Tr1, Tr2), 제1 및 제2 화소전극(221, 222)이 구비된다. 상기 제1 박막 트랜지스터(Tr1)는 상기 제1 게이트 라인(GL1)과 제1 데이터 라인(DL1-1)에 전기적으로 연결되며, 상기 제2 박막 트랜지스터(Tr2)는 상기 제1 게이트 라인(GL1)과 제2 데이터 라인(DL1-2)에 전기적으로 연결된다.
구체적으로, 상기 제1 박막 트랜지스터(Tr1)의 게이트 전극은 상기 제1 게이트 라인(GL1)으로부터 분기되고, 소오스 전극은 상기 제1 데이터 라인(DL1-1)으로부터 분기되며, 드레인 전극은 상기 제1 화소전극(221)과 전기적으로 연결된다. 한편, 상기 제2 박막 트랜지스터(Tr2)의 게이트 전극은 상기 제1 게이트 라인(GL1)으로부터 분기되고, 소오스 전극은 상기 제2 데이터 라인(DL1-2)으로부터 분기되며, 드레인 전극은 상기 제2 화소전극(222)과 전기적으로 연결된다.
상기 제1 및 제2 화소전극(221, 222)은 서로 소정의 간격으로 이격되어 전기적으로 절연된다. 상기 제1 및 제2 화소전극(221, 222)은 상기 제1 내지 제3 데이터 라인(DL1-1, DL1-2, Dl2-1)과 평행하게 상기 제1 방향(D1)으로 연장된다. 이때, 상기 제2 표시기판(202)은 상기 제2 방향(D2)으로 러빙되고, 제1 표시기판(101, 도 1에 도시됨)과 상기 제2 표시기판(202)과의 사이에 개재되는 액정층(미도시)에는 네가티브 타입 액정이 포함된다. 그러나, 상기 제2 표시기판(202)이 상기 제1 방향(D1)으로 러빙된다면, 상기 제1 및 제2 표시기판(102, 202) 사이에 개재되는 액정 층에는 포지티브 타입 액정이 포함될 수 있다.
도면에 도시하지는 않았지만, 상기 제1 및 제2 화소전극(221, 222)은 상기 제1 및 제2 게이트 라인(GL1, GL2)과 평행하게 상기 제2 방향으로 연장될 수 있다. 또한, 상기 제1 및 제2 화소전극(221, 222)은 상기 제1 및 제2 방향(D1, D2)에 대하여 소정의 각도로 기울어진 제3 방향으로 연장될 수도 있다. 본 발명의 일 예로, 상기 제1 및 제2 화소전극(221, 222)은 상기 제1 방향(D1)에 대해서 5 내지 30 정도로 기울어져 연장될 수 있다.
도 8에 도시된 바와 같이, 상기 제2 표시기판(202)에는 상기 제1 게이트 라인(GL1)과 평행하게 상기 제2 방향(D2)으로 연장되는 스토리지 라인(SL)을 더 포함한다. 상기 스토리지 라인(SL)은 상기 제1 게이트 라인(GL1)과 동일한 물질로 이루어져 동시에 형성된다. 따라서, 상기 스토리지 라인(SL)은 상기 제1 및 제2 화소전극(221, 222)과 서로 다른 층에 형성되고, 서로 전기적으로 절연된다.
도 9는 도 8에 도시된 단위 화소의 등가 회로도이고, 도 10은 도 9에 도시된 단위 화소의 파형도이다.
도 9 및 도 10을 참조하면, 제1 게이트 라인(GL1)과 제1 데이터 라인(DL1-1)에는 제1 박막 트랜지스터(Tr1)가 전기적으로 연결되고, 상기 제1 박막 트랜지스터(Tr1)의 드레인 전극에는 제1 액정 커패시터(Clc1)와 제1 스토리지 커패시터(Cst1)가 병렬 연결된다.
한편, 상기 제1 게이트 라인(GL)과 상기 제2 데이터 라인(DL1-2)에는 제2 박막 트랜지스터(Tr2)가 전기적으로 연결되고, 상기 제2 박막 트랜지스터(Tr2)의 드 레인 전극에는 제2 액정 커패시터(Clc2)와 제2 스토리지 커패시터(Cst2)가 병렬 연결된다.
한 화소가 구동되는 시간이 1H 시간으로 정의될 때, 상기 1H 시간 동안 상기 제1 데이터 라인(DL1-1)에는 공통전압(Vcom)보다 높은 제1 데이터 전압(Vd1)이 제공되고, 상기 제2 데이터 라인(DL1-2)에는 상기 공통전압(Vcom)보다 낮은 제2 데이터 전압(Vd2)이 제공된다. 한편, 상기 1H 시간 동안 상기 제1 게이트 라인(GL1)에는 제1 게이트 전압이 인가된다.
상기 1H 시간 동안 상기 제1 박막 트랜지스터(Tr1)는 상기 제1 게이트 전압에 응답하여 상기 제1 데이터 전압(Vd1)을 상기 제1 화소전극(221)으로 제공한다. 따라서, 상기 제1 액정 커패시터(Clc1)에는 상기 제1 데이터 전압(Vd1)과 상기 공통전압(Vcom)에 의해서 + 극성의 전압이 충전된다.
한편, 상기 1H 시간 동안 상기 제2 박막 트랜지스터(Tr2)는 상기 제2 게이트 전압에 응답하여 상기 제2 데이터 전압(Vd2)을 상기 제2 화소전극(222)으로 제공한다. 따라서, 상기 제2 액정 커패시터(Clc2)에는 상기 제2 데이터 전압(Vd2)과 상기 공통전압(Vcom)에 의해서 - 극성의 전압이 충전된다.
이와 같이, 하나의 화소 내에 서로 다른 극성을 갖는 제1 및 제2 데이터 전압(Vd1, Vd2)은 동시에 상기 제1 및 제2 화소전극(221, 222)에 각각 인가된다. 따라서, 극성의 반전이 화소 단위 이하로 이루어질 수 있고, 그 결과 플리커 현상이 감소할 수 있다.
도 11은 종래의 P-DFS 모드 액정표시장치에서의 액정 배열을 나타낸 도면이 고, 도 12는 도 11에 도시된 종래의 P-DFS 모드 액정표시장치의 투과율을 나타낸 도면이다.
도 11 및 도 12를 참조하면, 제1 표시기판의 공통전극(12)에는 7V의 공통전압이 인가되고, 제2 표시기판의 화소전극(21)에는 14V의 데이터 전압이 인가된다. 상기 제1 표시기판과 상기 제2 표시기판과의 사이에 개재된 액정 분자들(25)은 상기 공통전압과 데이터 전압의 차이에 의해서 배열된다. 이때, P-DFS 모드 액정표시장치의 투과율은 약 23.5%로 측정되었다.
도 13은 본 발명에 따른 P-DFS 모드 액정표시장치에서의 액정 배열을 나타낸 도면이고, 도 14는 도 13에 도시된 본 발명에 따른 P-DFS 모드 액정표시장치의 투과율을 나타낸 도면이다.
도 13을 참조하면, 제1 표시기판(102)의 공통전극(130)에는 7V의 공통전압이 인가되고, 제2 표시기판(202)의 제1 화소전극(221)에는 14V의 제1 데이터 전압이 인가되며, 상기 제2 표시기판(202)의 제2 화소전극(222)에는 0V의 제2 데이터 전압이 인가된다. 상기 제1 표시기판(102)과 상기 제2 표시기판(202)과의 사이에 개재된 액정 분자들(250)은 상기 공통전압과 상기 제1 데이터 전압의 차이, 상기 공통전압과 상기 제2 데이터 전압의 차이 및 상기 제1 데이터 전압과 상기 제2 데이터 전압의 차이에 의해서 배열된다.
즉, 본 발명에서는 상기 제1 및 제2 표시기판 사이에서 종래보다 강하게 형성된 프린지 필드와 상기 제2 표시기판 내에 형성된 프린지 필드에 의해서 액정을 회전시킨다. 따라서, 도 14에 도시된 바와 같이, P-DFS 모드 액정표시장치(302)의 투과율은 종래보다 대략 100% 향상된 약 45%로 측정되었다.
이와 같은 표시장치에 따르면, 제1 화소전극에는 공통전압에 대해서 제1 극성을 갖는 제1 데이터 전압이 인가되고, 제2 화소전극에는 공통전압에 대해서 제2 극성을 갖는 제2 데이터 전압이 인가된다.
따라서, 제1 표시기판과 제2 표시기판과의 사이에 프린지 필드가 형성될 뿐만 아니라, 제2 표시기판에서도 레터럴 필드가 형성됨으로써, 표시장치의 투과율 및 응답 속도가 향상될 수 있다.
또한, 공통전극과 제1 화소전극과의 사이에서 액정층에 인가되는 전압의 극성은 공통전극과 제2 화소전극과의 사이에서 액정층에 인가되는 전압의 극성과 다르다. 이와 같이, 한 화소영역 내에서 극성을 반전시킬 수 있으므로, 플리커 현상이 감소될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (25)

  1. 공통전압이 인가되는 공통전극;
    상기 공통전압에 대해서 제1 극성을 갖는 제1 데이터 전압이 인가되는 제1 화소전극; 및
    상기 제1 화소전극과 소정의 간격으로 이격되어 전기적으로 절연되며, 상기 공통전압에 대해서 제2 극성을 갖는 제2 데이터 전압이 인가되는 제2 화소전극을 포함하는 것을 특징으로 하는 표시장치.
  2. 제1항에 있어서, 상기 공통전극과 상기 제1 화소전극과의 사이에 개재된 제1 액정층; 및
    상기 공통전극과 상기 제2 화소전극과의 사이에 개재된 제2 액정층을 더 포함하는 것을 특징으로 하는 표시장치.
  3. 제2항에 있어서, 상기 제1 및 제2 액정층에는 서로 다른 극성을 갖는 전압이 인가되는 것을 특징으로 하는 표시장치.
  4. 제1항에 있어서, 상기 공통전극은 상기 제1 화소전극과 상기 제2 화소전극 사이에 형성된 이격 공간에 대응하여 구비되는 것을 특징으로 하는 표시장치.
  5. 제4항에 있어서, 상기 공통전극의 폭은 상기 제1 및 제2 화소전극의 이격거리보다 작거나 같은 것을 특징으로 하는 표시장치.
  6. 제4항에 있어서, 상기 공통전극의 폭은 상기 제1 및 제2 화소전극의 이격거리보다 크고,
    상기 제1 공통전극에 형성된 개구부는 상기 제1 및 제2 화소전극의 이격공간들 사이에 대응하여 구비되는 것을 특징으로 하는 표시장치.
  7. 제1 베이스 기판 및 상기 제1 베이스 기판 상에 형성되고 공통전압이 인가되는 공통전극을 구비하는 제1 표시기판; 및
    다수의 화소영역으로 구분되는 제2 베이스 기판, 상기 제2 베이스 기판의 상기 각 화소영역에 형성되고 상기 공통전압에 대해서 제1 극성을 갖는 제1 데이터 전압이 인가되는 제1 화소전극 및 상기 제2 베이스 기판의 상기 각 화소영역에 형성되고, 상기 제1 화소전극과 전기적으로 절연되며, 상기 공통전압에 대해서 제2 극성을 갖는 제2 데이터 전압이 인가되는 제2 화소전극을 구비하는 제2 표시기판을 포함하는 것을 특징으로 하는 표시장치.
  8. 제7항에 있어서, 상기 공통전극은 상기 제1 화소전극과 상기 제2 화소전극 사이에 형성된 이격 공간에 대응하여 구비되는 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서, 상기 공통전극의 폭은 상기 제1 및 제2 화소전극의 이격거리보다 작거나 같은 것을 특징으로 하는 표시장치.
  10. 제8항에 있어서, 상기 공통전극의 폭은 상기 제1 및 제2 화소전극의 이격거리보다 크고,
    상기 제1 공통전극에 형성된 개구부는 상기 제1 및 제2 화소전극의 이격공간들 사이에 대응하여 구비되는 것을 특징으로 하는 표시장치.
  11. 제7항에 있어서, 상기 제2 표시기판은,
    상기 제1 화소전극과 전기적으로 연결되어 상기 제1 데이터 전압을 인가하기 위한 제1 스위칭 소자; 및
    상기 제2 화소전극과 전기적으로 연결되어 상기 제2 데이터 전압을 인가하기 위한 제2 스위칭 소자를 더 포함하는 것을 특징으로 하는 표시장치.
  12. 제11항에 있어서, 상기 제2 표시기판은,
    상기 제1 스위칭 소자의 게이트 전극에 전기적으로 연결되고, 한 화소가 구동되는 1H 시간의 초기 H/2 시간 동안 제1 게이트 전압에 인가되는 제1 게이트 라인;
    상기 제2 스위칭 소자의 게이트 전극에 전기적으로 연결되고, 상기 1H 시간의 후기 H/2 시간 동안 제2 게이트 전압이 인가되는 제2 게이트 라인; 및
    상기 제1 스위칭 소자의 소오스 전극과 상기 제2 스위칭 소자의 소오스 전극에 전기적으로 연결되고, 상기 초기 H/2 시간동안 상기 제1 데이터 전압이 인가되고, 상기 후기 H/2 시간동안 상기 제2 데이터 전압이 인가되는 데이터 라인을 더 포함하는 것을 특징으로 하는 표시장치.
  13. 제12항에 있어서, 상기 제1 스위칭 소자는 상기 초기 H/2 시간동안 상기 제1 게이트 전압에 응답하여 상기 제1 데이터 전압을 상기 제1 화소전극으로 제공하고,
    상기 제2 스위칭 소자는 상기 후기 H/2 시간동안 상기 제2 게이트 전압에 응답하여 상기 제2 데이터 전압을 상기 제2 화소전극으로 제공하는 것을 특징으로 하는 표시장치.
  14. 제12항에 있어서, 상기 제1 및 제2 화소전극은 상기 데이터 라인과 평행하게 연장되는 것을 특징으로 하는 표시장치.
  15. 제11항에 있어서, 상기 제2 표시기판은,
    상기 제1 스위칭 소자의 게이트 전극 및 상기 제2 스위칭 소자의 게이트 전극에 전기적으로 연결되고, 게이트 전압이 인가되는 게이트 라인;
    상기 제1 스위칭 소자의 소오스 전극에 전기적으로 연결되고, 한 화소가 구동되는 1H 시간 동안 상기 제1 데이터 전압이 인가되는 제1 데이터 라인; 및
    상기 제2 스위칭 소자의 소오스 전극에 전기적으로 연결되고, 상기 1H 시간 동안 제2 데이터 전압이 인가되는 제2 데이터 라인을 더 포함하는 것을 특징으로 하는 표시장치.
  16. 제15항에 있어서, 상기 제1 스위칭 소자는 상기 1H 시간 동안 상기 게이트 전압에 응답하여 상기 제1 데이터 전압을 상기 제1 화소전극으로 제공하고,
    상기 제2 스위칭 소자는 상기 1H 시간 동안 상기 게이트 전압에 응답하여 상기 제2 데이터 전압을 상기 제2 화소전극으로 제공하는 것을 특징으로 하는 표시장치.
  17. 제15항에 있어서, 상기 제1 및 제2 화소전극은 상기 제1 및 제2 데이터 라인에 평행하게 연장된 것을 특징으로 하는 표시장치.
  18. 제7항에 있어서, 상기 제2 표시기판은 상기 제1 및 제2 화소전극과 절연되게 마주보고, 상기 공통전압이 인가되는 스토리지 라인을 더 포함하는 것을 특징으로 하는 표시장치.
  19. 제7항에 있어서, 상기 제1 표시기판과 상기 제2 표시기판과의 사이에 개재되고, 다수의 액정 분자로 이루어진 액정층을 더 포함하는 것을 특징으로 하는 표시장치.
  20. 제19항에 있어서, 상기 다수의 액정 분자는 네가티브 타입으로 이루어지고,
    상기 제2 표시기판의 러빙 방향은 상기 제1 및 제2 화소전극이 연장된 방향과 수직한 것을 특징으로 하는 표시장치.
  21. 제19항에 있어서, 상기 다수의 액정 분자는 포지티브 타입으로 이루어지고,
    상기 제2 표시기판의 러빙 방향은 상기 제1 및 제2 화소전극이 연장된 방향과 평행한 것을 특징으로 하는 표시장치.
  22. 제1 베이스 기판을 포함하는 제1 표시기판; 및
    제2 베이스 기판,
    상기 제2 베이스 기판 상에 형성되고 공통전압이 인가되는 공통전극,
    상기 공통전극과 전기적으로 절연되고, 상기 공통전압보다 높은 제1 데이터 전압이 인가되는 제1 화소전극, 및
    상기 공통전극 및 상기 제1 화소전극과 전기적으로 절연되며, 상기 공통전압보다 낮은 제2 데이터 전압이 인가되는 제2 화소전극을 구비하는 제2 표시기판을 포함하는 것을 특징으로 하는 표시장치.
  23. 제22항에 있어서, 상기 공통전극과 상기 제1 화소전극과의 사이 및 상기 공통전극과 상기 제2 화소전극과의 사이에 개재된 층간 절연막을 더 포함하는 것을 특징으로 하는 표시장치.
  24. 제22항에 있어서, 상기 제2 표시기판은,
    상기 제1 화소전극과 전기적으로 연결되어 상기 제1 데이터 전압을 인가하기 위한 제1 스위칭 소자; 및
    상기 제2 화소전극과 전기적으로 연결되어 상기 제2 데이터 전압을 인가하기 위한 제2 스위칭 소자를 더 포함하는 것을 특징으로 하는 표시장치.
  25. 제22항에 있어서, 상기 제1 표시기판과 상기 제2 표시기판과의 사이에 개재되고, 다수의 액정 분자로 이루어진 액정층을 더 포함하는 것을 특징으로 하는 표시장치.
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