KR20110078072A - 액정 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 소비전력을 줄임과 아울러 개구율을 향상시킬 수 있도록 한 액정 표시 장치 및 그의 제조 방법에 관한 것으로, 액정 표시 장치는 기판 상에 제 1 방향으로 배열된 복수의 게이트 라인; 상기 기판 상에 상기 제 1 방향과 교차되는 제 2 방향으로 배열된 복수의 데이터 라인; 상기 복수의 데이터 라인들 사이마다 상기 데이터 라인과 나란하도록 배열된 복수의 공통전압 라인; 하나의 데이터 라인을 공유하도록 인접한 2개의 게이트 라인 사이에 배열되어 상기 하나의 데이터 라인으로부터 데이터 전압이 공급되는 복수의 제 1 및 제 2 화소; 및 상기 인접한 2개의 게이트 라인 중 어느 하나의 게이트 라인과 상기 각 공통전압 라인에 접속되도록 상기 복수의 제 2 화소 각각에 형성되어 인접한 공통전압 라인에 공급되는 공통전압을 상기 복수의 제 1 및 제 2 화소에 공급하는 복수의 공통 박막 트랜지스터를 포함하여 구성되는 것을 특징으로 한다.
소비전력, 공통전압 라인, 공통전극, 지그재그, 공통전압

Description

액정 표시 장치 및 그의 제조 방법{LIQUID CRYSTAL DISPLAY DEVICE AND MANUFACTURING METHOD THE SAME}
본 발명은 액정 표시 장치에 관한 것으로, 보다 구체적으로, 소비전력을 줄임과 아울러 개구율을 향상시킬 수 있도록 한 액정 표시 장치 및 그의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치(liquid crystal display)는 화소 전극 및 공통 전극을 포함하는 2장의 기판 사이에 형성된 액정층을 포함하여 구성된다.
이러한 액정 표시 장치는 두 전극에 전압을 인가하여 액정층에 전계를 형성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 표시하게 된다.
이와 같은 액정 표시 장치는 액정층의 배열을 조절하는 방식에 따라 TN(Twisted Nematic) 방식, IPS(In Plane Switching) 방식, VA(Vertical Alignment)방식 등 다양하게 개발되어 있다.
상기 IPS 방식은 전계를 형성하는 화소전극과 공통전극을 동일한 기판에 평행하게 배열함으로써 수평방향의 전계를 통해 액정층의 배열을 조절하는 방식으로 서, 이와 같은 IPS 방식의 액정 표시 장치를 횡전계 방식의 액정 표시 장치라고도 칭한다.
한편, 액정 표시 장치에서는 액정셀에 한 방향의 전계가 장시간 인가되어 발생되는 액정의 열화 현상을 방지하기 위하여, 공통전압을 기준으로 데이터 전압의 극성을 반전시키는 프레임 인버젼(Frame Inversion) 방식, 라인(컬럼) 인버젼(Line(Column) Inversion) 방식 및 도트 인버젼(Dot Inversion) 방식과 같은 인버젼 방식의 구동 방법이 사용된다.
프레임 인버젼 방식은 프레임이 변경될 때마다 액정셀들에 공급되는 데이터 전압의 극성을 반전시킨다. 라인 인버젼 방식은 액정셀들에 공급되는 데이터 전압의 극성을 라인(로우라인 또는 칼럼라인) 단위로 반전시킴과 아울러 프레임 단위로 반전시킨다. 도트 인버젼 방식은 액정셀들에 공급되는 데이터 전압을 도트 단위로 반전시킴과 아울러 프레임 단위로 반전시킨다.
라인 인버젼 방식의 구동 방법은 라인 단위로 데이터 전압의 극성을 반전시킴으로써 소비전력을 감소시킬 수 있으나, 수평 방향의 액정셀들간에 크로스 토크(Cross Talk) 현상이 발생함에 따라 수평 라인들간에 줄무늬 패턴과 같은 플리커가 발생하는 문제점이 있다.
한편, 액정 표시 장치의 휘도를 증가시키기 위해서는 공통 전극과 화소 전극간의 간격을 넓혀 개구율을 증가시켜야 하나, 상기의 간격이 넓어질 경우, 고전압 데이터 드라이버를 사용해야 하므로 소비전력이 증가하기 때문에 개구율을 넓히는데 한계가 있다는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 소비전력을 줄임과 아울러 개구율을 향상시킬 수 있도록 한 액정 표시 장치 및 그의 제조 방법을 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 공통전압의 레벨 반전에 따른 화질 저하를 방지할 수 있도록 한 액정 표시 장치 및 그의 제조 방법을 제공하는 것을 또 다른 기술적 과제로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 액정 표시 장치는 기판 상에 제 1 방향으로 배열된 복수의 게이트 라인; 상기 기판 상에 상기 제 1 방향과 교차되는 제 2 방향으로 배열된 복수의 데이터 라인; 상기 복수의 데이터 라인들 사이마다 상기 데이터 라인과 나란하도록 배열된 복수의 공통전압 라인; 하나의 데이터 라인을 공유하도록 인접한 2개의 게이트 라인 사이에 배열되어 상기 하나의 데이터 라인으로부터 데이터 전압이 공급되는 복수의 제 1 및 제 2 화소; 및 상기 인접한 2개의 게이트 라인 중 어느 하나의 게이트 라인과 상기 각 공통전압 라인에 접속되도록 상기 복수의 제 2 화소 각각에 형성되어 인접한 공통전압 라인에 공급되는 공통전압을 상기 복수의 제 1 및 제 2 화소에 공급하는 복수의 공통 박막 트랜지스터를 포함하여 구성되는 것을 특징으로 한다.
상기 제 1 및 제 2 화소는 상기 제 1 방향을 따라 반복적으로 배열되고, 상 기 제 2 방향을 따라 교번적으로 배열되는 것을 특징으로 한다.
상기 공통 박막 트랜지스터, 상기 제 1 및 제 2 박막 트랜지스터 각각은 상기 데이터 라인 및 상기 게이트 단위로 상기 제 1 방향 및 제 2 방향을 따라 지그재그 형태로 배치되는 것을 특징으로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 액정 표시 장치의 제조 방법은 기판 상에 제 1 방향을 따라 배열되는 복수의 게이트 라인, 상기 각 게이트 라인으로부터 돌출되는 복수의 게이트 전극, 상기 인접한 2개의 게이트 라인 사이에 상기 제 1 방향을 따라 배열되는 복수의 제 1 및 제 2 화소 각각에 배열되는 복수의 제 1 및 제 2 하부 공통전극, 및 인접한 제 1 및 제 2 하부 공통전극을 서로 전기적으로 접속시키는 복수의 접속부를 동시에 형성하는 단계; 반도체층과 소스/드레인 물질층을 선택적으로 패터닝하여, 상기 복수의 접속부 각각에 교차되도록 상기 제 1 방향과 교차하는 제 2 방향을 따라 배열되는 복수의 데이터 라인, 상기 복수의 데이터 라인 사이에 배열되도록 상기 제 1 및 제 2 하부 공통전극 사이마다 상기 제 2 방향을 따라 배열되는 복수의 공통전압 라인, 하나의 데이터 라인을 공유하도록 상기 제 1 및 제 2 화소 각각에 형성된 각 게이트 전극 상에 제 1 및 제 2 박막 트랜지스터, 및 인접한 공통전압 라인에 접속되도록 상기 제 2 화소 각각의 게이트 전극 상에 공통 박막 트랜지스터를 동시에 형성하는 단계; 및 전도성 물질층을 선택적으로 패터닝하여, 상기 제 1 하부 공통전극 각각에 접속되도록 상기 제 1 화소 각각에 배열되는 복수의 제 1 상부 공통전극, 상기 제 1 박막 트랜지스터 각각에 접속됨과 아울러 상기 복수의 제 1 상부 공통전극 사이마다 배치되도록 상 기 제 1 화소 각각에 배열되는 복수의 제 1 화소전극, 상기 제 2 하부 공통전극 각각에 접속됨과 아울러 상기 공통 박막 트랜지스터 각각에 접속되도록 상기 제 2 화소 각각에 배열되는 복수의 제 2 상부 공통전극, 상기 제 2 박막 트랜지스터 각각에 접속됨과 아울러 상기 복수의 제 2 상부 공통전극 사이마다 배치되도록 상기 제 2 화소 각각에 배열되는 복수의 제 2 화소전극, 및 상기 화소전극과 상기 하부 공통전극 사이에 스토리지 커패시터를 동시에 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 따른 액정 표시 장치 및 그의 제조 방법은 공통전압 라인에 접속된 공통 박막 트랜지스터를 통해 하나의 데이터 라인을 공유하는 인접한 제 1 및 제 2 화소 각각에 공통전압을 공급함으로써 다음과 같은 효과가 있다.
첫째, 데이터 라인에 공급되는 데이터 전압의 스윙 폭을 절반으로 감소시킴으로써 구동전압을 감소시켜 소비전력을 감소시킬 수 있다는 효과가 있다.
둘째, 구동전압의 감소에 따라 공통전극과 화소전극 간의 간격으로 넓힐 수 있어 각 화소의 개구율을 증가시킬 수 있다는 효과가 있다.
셋째, 구동전압의 감소로 인하여 공통전극과 화소전극에 공급되는 전압을 증가시킬 수 있으므로 액정의 응답 속도를 향상시킬 수 있다는 효과가 있다.
넷째, 구동전압의 감소로 인하여 데이터 전압을 생성하는 데이터 구동 집적회로의 단가를 감소시킬 수 있다는 효과가 있다.
다섯째, 공통전압의 전압 레벨이 안정화되어 공통전압의 레벨 반전에 따른 화질 저하를 방지할 수 있다는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명의 제 1 실시 예에 따른 액정 표시 장치의 화소 구조를 개략적으로 설명하기 위한 회로도이고, 도 2는 도 1에 도시된 화소 구조의 레이 아웃을 나타내는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 액정 표시 장치는 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 복수의 공통전압 라인(CVL), 복수의 제 1 하부 공통전극(DCE1), 복수의 제 2 하부 공통전극(DCE2), 복수의 접속부(CP), 복수의 제 1 및 제 2 화소(P1, P2), 및 복수의 공통 박막 트랜지스터(CT)를 포함하여 구성된다.
복수의 게이트 라인(GL)은 기판(미도시) 상에 일정한 간격을 가지도록 제 1 방향으로 형성된다. 여기서, 제 1 방향은 기판의 장변 방향이 될 수 있다. 이러한, 복수의 게이트 라인(GL) 각각에는 외부로부터 소정의 펄스 폭이 수평 구간마다 순차적으로 쉬프트되는 게이트 신호가 공급된다.
복수의 데이터 라인(DL)은 기판 상에 일정한 간격을 가지도록 제 1 방향과 교차되는 제 2 방향으로 형성된다. 여기서, 제 2 방향은 제 1 방향에 수직한 기판의 단변 방향이 될 수 있다. 이러한, 복수의 데이터 라인(DL) 각각은 제 1 및 제 2 화소(P1, P2)에 공유되어 데이터 라인(DL)마다 극성이 반전됨과 아울러 2개의 게 이트 라인(GL)의 구동에 대응되는 2 수평 구간마다 극성이 반전되도록 공급되는 컬럼 인버젼 방식(+, -, +, -, ...)의 데이터 전압을 제 1 및 제 2 화소(P1, P2)에 공급한다.
복수의 공통전압 라인(CVL)은 복수의 데이터 라인들(DL) 사이마다 데이터 라인(DL)과 나란하도록 형성된다. 여기서, 기수 공통전압 라인(CVL1, CVL3, ...)에는 적어도 한 프레임 단위로 하이(High) 전압레벨과 로우(Low) 전압레벨이 반전되는 제 1 공통전압이 공급되고, 우수 공통전압 라인(CVL2, CVL4, ...)에는 제 1 공통전압과 반전되는 전압레벨을 가지는 제 2 공통전압이 공급된다.
복수의 제 1 하부 공통전극(DCE1) 각각은 인접한 2개의 게이트 라인(GL)과 공통전압 라인(CVL) 및 데이터 라인(DL)에 의해 정의되는 영역 내부에 사각 틀 형태로 형성되어 제 1 화소(P1)에 접속된다. 이때, 복수의 제 1 하부 공통전극(DCE1) 각각은 게이트 라인(GL)과 동일층에 형성된다.
복수의 제 2 하부 공통전극(DCE2) 각각은 인접한 2개의 게이트 라인(GL)과 공통전압 라인(CVL) 및 데이터 라인(DL)에 의해 정의되는 영역 내부에 사각 틀 형태로 형성되어 제 2 화소(P2)에 접속된다. 이때, 복수의 제 2 하부 공통전극(DCE1) 각각은 복수의 제 1 하부 공통전극(DCE1) 각각에 인접하도록 게이트 라인(GL)과 동일층에 형성된다.
복수의 접속부(CP)는 각 데이터 라인(DL)과 교차되도록 형성되어 인접한 2개의 제 1 및 제 2 하부 공통전극(DCE1, DCE2)을 서로 전기적으로 접속시킨다. 이에 따라, 인접한 2개의 제 1 및 제 2 하부 공통전극(DCE1, DCE2)에는 후술되는 공통 박막 트랜지스터(CT)를 통해 공통전압 라인(CVL)으로부터 공통전압이 공급된다.
복수의 제 1 및 제 2 화소(P1, P2)는 하나의 데이터 라인(DL)을 공유하도록 인접한 2개의 게이트 라인(GLi, GLi+1) 사이에 배열되어 상기 하나의 데이터 라인으로부터 데이터 전압이 공급된다. 이때, 복수의 제 1 및 제 2 화소(P1, P2)는 제 1 방향을 따라 반복적으로 배열되고, 제 2 방향을 따라 교번적으로 배열된다. 즉, 기수 수평 라인(OHL) 및 기수 수직 라인(OVL) 각각에는 제 1 화소(P1), 제 2 화소(P2), 제 1 화소(P1), 제 2 화소(P2)의 순서로 배열되고, 우수 수평 라인(EHL) 및 우수 수직 라인(EVL) 각각에는 제 2 화소(P2), 제 1 화소(P1), 제 2 화소(P2), 제 1 화소(P1)로 순서로 배열된다.
제 1 화소(P1)는 제 1 박막 트랜지스터(T1), 제 1 화소전극 라인(PEL1), 복수의 제 1 화소전극(PE1), 제 1 상부 공통전극 라인(UCEL1), 복수의 제 1 상부 공통전극(UCE1), 및 제 1 스토리지 커패시터(Cst1)를 포함하여 구성된다.
제 1 박막 트랜지스터(T1)는 인접한 2개의 게이트 라인 중 어느 하나의 게이트 라인(GL)으로부터 돌출된 게이트 전극(GE), 게이트 전극(GE)과 절연되도록 형성된 반도체층(SL), 데이터 라인(DL)으로부터 돌출되어 "U"자 형태로 형성된 소스 전극(SE), 제 1 하부 공통전극(DCE1)과 게이트 라인(GL)에 중첩됨과 아울러 "U"자 형태의 소스 전극(SE) 내에 형성된 드레인 전극(DE)을 포함하여 구성된다.
이때, 제 1 박막 트랜지스터(T1)는 게이트 라인(GL)을 따라 하나의 데이터 라인(DL) 단위로 인접한 2개의 게이트 라인(GL) 사이에 상하 방향의 지그재그 형태로 접속됨과 아울러 배치됨과 아울러 데이터 라인(DL)을 따라 2개의 게이트 라 인(GL) 단위로 각 데이터 라인(DL)에 좌우 방향의 지그재그 형태로 배치된다.
이러한, 제 1 박막 트랜지스터(T1)는 게이트 라인(GL)에 공급되는 게이트 신호에 따라 스위칭되어 데이터 라인(DL)으로부터 공급되는 데이터 전압을 제 1 화소전극 라인(PEL1)으로 공급한다.
제 1 화소전극 라인(PEL1)은 제 1 컨택홀(CTH1)을 통해 제 1 박막 트랜지스터(T1)의 드레인 전극(DE)에 전기적으로 접속된다. 이때, 제 1 화소전극 라인(PEL1)은 제 1 하부 공통전극(DCE1)의 일부와 중첩되도록 제 1 화소(P1)의 좌상측 영역에 "┓"자 형태로 형성된다.
복수의 제 1 화소전극(PE1)은 데이터 라인(DL)에 나란한 제 1 화소전극 라인(PEL1)의 내측으로부터 소정 각도로 기울어지도록 일정한 간격으로 나란하게 돌출된다. 이때, 복수의 제 1 화소전극(PE1) 각각은 제 1 화소(P1)의 중심선을 기준으로 상부와 하부가 서로 대칭되도록 돌출된다.
제 1 상부 공통전극 라인(UCEL1)은 제 1 컨택홀(CTH2)을 통해 제 1 하부 공통전극(DCE1)에 접속된다. 이때, 제 1 상부 공통전극 라인(UCEL1)은 제 1 하부 공통전극(DCE1)의 일부와 중첩됨과 아울러 제 1 화소전극 라인(PEL1)과 이격되도록 제 1 화소(P1)의 우하측 영역에 "┗"자 형태로 형성된다.
복수의 제 1 상부 공통전극(UCE1)은 데이터 라인(DL)에 나란한 제 1 상부 공통전극 라인(UCEL1)의 내측으로부터 소정 각도로 기울어지도록 일정한 간격으로 나란하게 돌출되어 복수의 제 1 화소전극(PE1) 사이마다 배치된다. 이때, 복수의 제 1 상부 공통전극(UCE1) 각각은 제 1 화소(P1)의 중심선을 기준으로 상부와 하부가 서로 대칭되도록 돌출된다. 이러한, 복수의 제 1 상부 공통전극(UCE1) 각각은 제 1 하부 공통전극(DCE1)으로부터 적어도 하나의 프레임 단위로 하이(High) 전압레벨과 로우(Low) 전압레벨이 반전되는 제 1 공통전압이 공급된다.
이러한 복수의 제 1 상부 공통전극(UCE1)과 복수의 제 1 화소전극(PE1) 상에는 액정층(미도시)이 형성됨으로써 액정층을 사이에 두고 형성된 복수의 제 1 상부 공통전극(UCE1)과 복수의 제 1 화소전극(PE1)은 제 1 액정 커패시터(Clc1)를 형성한다. 이때, 제 1 액정 커패시터(Clc1)에는 프레임에 따라 정극성(+)의 데이터 전압과 로우 전압레벨의 제 1 공통전압이 공급되거나, 부극성(-)의 데이터 전압과 하이 전압레벨의 제 1 공통전압이 공급된다. 이에 따라, 제 1 액정 커패시터(Clc1)는 복수의 제 1 상부 공통전극(UCE1)과 복수의 제 1 화소전극(PE1) 각각에 공급되는 데이터 전압과 제 1 공통전압에 따라 액정층에 정극성(+) 또는 부극성(-) 방향의 수평 전계를 형성함으로써 액정층의 광투과율을 조절하여 화상을 표시한다.
제 1 스토리지 커패시터(Cst1)는 제 1 화소전극 라인(PEL1)과 제 1 하부 공통전극(DCE1)의 중첩 영역에 형성된다. 이러한, 제 1 스토리지 커패시터(Cst1)는 제 1 박막 트랜지스터(T1)의 턴-온에 따라 제 1 화소전극 라인(PEL1)에 공급되는 데이터 전압과 제 1 하부 공통전극(DCE1)에 공급되는 제 1 공통전압 간의 차전압을 저장하고, 제 1 박막 트랜지스터(T1)의 턴-오프에 따라 저장된 전압을 이용하여 제 1 액정 커패시터(Clc1)의 구동을 한 프레임 동안 유지시킨다.
제 2 화소(P2)는 제 2 박막 트랜지스터(T2), 제 2 화소전극 라인(PEL2), 복수의 제 2 화소전극(PE2), 제 2 상부 공통전극 라인(UCEL2), 복수의 제 2 상부 공 통전극(UCE2), 및 제 2 스토리지 커패시터(Cst2)를 포함하여 구성된다.
제 2 박막 트랜지스터(T2)는 인접한 2개의 게이트 라인 중 나머지의 게이트 라인(GL)으로부터 돌출된 게이트 전극(GE), 게이트 전극(GE)과 절연되도록 형성된 반도체층(SL), 데이터 라인(DL)으로부터 돌출되어 "U"자 형태로 형성된 소스 전극(SE), 제 2 하부 공통전극(DCE2)과 게이트 라인(GL)에 중첩됨과 아울러 "U"자 형태의 소스 전극(SE) 내에 형성된 드레인 전극(DE)을 포함하여 구성된다.
이때, 제 2 박막 트랜지스터(T2)는 게이트 라인(GL)을 따라 하나의 데이터 라인(DL) 단위로 인접한 2개의 게이트 라인(GL) 사이에 상하 방향의 지그재그 형태로 접속됨과 아울러 배치됨과 아울러 데이터 라인(DL)을 따라 2개의 게이트 라인(GL) 단위로 각 데이터 라인(DL)에 우좌 방향의 지그재그 형태로 배치된다.
이러한, 제 2 박막 트랜지스터(T2)는 게이트 라인(GL)에 공급되는 게이트 신호에 따라 스위칭되어 데이터 라인(DL)으로부터 공급되는 데이터 전압을 제 2 화소전극 라인(PEL2)으로 공급한다.
제 2 화소전극 라인(PEL2)은 제 3 컨택홀(CTH3)을 통해 제 2 박막 트랜지스터(T2)의 드레인 전극(DE)에 전기적으로 접속된다. 이때, 제 2 화소전극 라인(PEL2)은 제 2 하부 공통전극(DCE2)의 일부와 중첩되도록 제 2 화소(P2)의 우하측 영역에 "┛"자 형태로 형성된다.
복수의 제 2 화소전극(PE2)은 데이터 라인(DL)에 나란한 제 2 화소전극 라인(PEL2)의 내측으로부터 소정 각도로 기울어지도록 일정한 간격으로 나란하게 돌출된다. 이때, 복수의 제 2 화소전극(PE2) 각각은 제 2 화소(P2)의 중심선을 기준 으로 상부와 하부가 서로 대칭되도록 돌출된다.
제 2 상부 공통전극 라인(UCEL2)은 제 4 컨택홀(CTH4)을 통해 제 2 하부 공통전극(DCE2)에 접속된다. 이때, 제 2 상부 공통전극 라인(UCEL2)은 제 2 하부 공통전극(DC2)의 일부와 중첩됨과 아울러 제 2 화소전극 라인(PEL2)과 이격되도록 제 2 화소(P2)의 좌상측 영역에 "┏"자 형태로 형성된다.
복수의 제 2 상부 공통전극(UCE2)은 데이터 라인(DL)에 나란한 제 2 상부 공통전극 라인(UCEL2)의 내측으로부터 소정 각도로 기울어지도록 일정한 간격으로 나란하게 돌출되어 복수의 제 2 화소전극(PE2) 사이마다 배치된다. 이때, 복수의 제 2 상부 공통전극(UCE2) 각각은 제 2 화소(P2)의 중심선을 기준으로 상부와 하부가 서로 대칭되도록 돌출된다. 이러한, 복수의 제 2 상부 공통전극(UCE2) 각각은 제 2 하부 공통전극(DCE2)으로부터 제 1 공통전압과 반전된 전압레벨을 가지는 제 2 공통전압이 공급된다.
이러한 복수의 제 2 상부 공통전극(UCE2)과 복수의 제 2 화소전극(PE2) 상에는 액정층(미도시)이 형성됨으로써 액정층을 사이에 두고 형성된 복수의 제 2 상부 공통전극(UCE2)과 복수의 제 2 화소전극(PE2)은 제 2 액정 커패시터(Clc2)를 형성한다. 이때, 제 2 액정 커패시터(Clc2)에는 프레임에 따라 부극성(-)의 데이터 전압과 하이 전압레벨의 제 2 공통전압이 공급되거나, 정극성(+)의 데이터 전압과 로우 전압레벨의 제 2 공통전압이 공급된다. 이에 따라, 제 2 액정 커패시터(Clc2)는 복수의 제 2 상부 공통전극(UCE2)과 복수의 제 2 화소전극(PE2) 각각에 공급되는 데이터 전압과 제 2 공통전압에 따라 액정층에 정극성(+) 또는 부극성(-) 방향 의 수평 전계를 형성함으로써 액정층의 광투과율을 조절하여 화상을 표시한다.
제 2 스토리지 커패시터(Cst2)는 제 2 화소전극 라인(PEL2)과 제 2 하부 공통전극(DCE2)의 중첩 영역에 형성된다. 이러한, 제 2 스토리지 커패시터(Cst2)는 제 2 박막 트랜지스터(T2)의 턴-온에 따라 제 2 화소전극 라인(PEL2)에 공급되는 데이터 전압과 제 2 하부 공통전극(DCE2)에 공급되는 제 2 공통전압 간의 차전압을 저장하고, 제 2 박막 트랜지스터(T2)의 턴-오프에 따라 저장된 전압을 이용하여 제 2 액정 커패시터(Clc2)의 구동을 한 프레임 동안 유지시킨다.
공통 박막 트랜지스터(T3)는 복수의 제 2 화소(P2) 각각에 형성되어 제 1 박막 트랜지스터(T1)가 접속된 게이트 라인(GL), 각 공통전압 라인(CVL), 및 제 1 상부 공통전압 라인(UCEL2)에 접속된다.
우수 공통전압 라인(CVL2, CVL4, ...)에 접속된 공통 박막 트랜지스터(T3) 각각은 해당 게이트 라인(GL)에 공급되는 게이트 신호에 따라 턴-온됨으로써 우수 공통전압 라인(CVL2, CVL4, ...)에 공급되는 제 1 공통전압을 제 1 및 제 2 화소(P1, P2) 각각에 공급한다. 이에 따라, 공통 박막 트랜지스터(T3)로부터 공급되는 제 1 공통전압은 제 2 상부 공통전극 라인(UCEL2)을 통해 제 2 화소(P2)의 제 2 상부 공통전극(UCE2)에 공급됨과 아울러 제 4 컨택홀(CTH4), 제 2 하부 공통전극(DCE2), 접속부(CP), 제 1 하부 공통전극(DCE1), 제 2 컨택홀(CTH2), 및 제 1 상부 공통전극 라인(UCEL1)을 통해 제 1 화소(P1)의 제 1 상부 공통전극(UCE1)에 공급된다.
그리고, 기수 공통전압 라인(CVL1, CVL3, ...)에 접속된 공통 박막 트랜지스 터(T3) 각각은 해당 게이트 라인(GL)에 공급되는 게이트 신호에 따라 턴-온됨으로써 기수 공통전압 라인(CVL1, CVL3, ...)에 공급되는 제 2 공통전압을, 상술한 제 1 공통전압이 공급되는 제 1 및 제 2 화소(P1, P2)에 인접한, 다른 제 1 및 제 2 화소(P1, P2) 각각에 공급한다. 이에 따라, 공통 박막 트랜지스터(T3)로부터 공급되는 제 2 공통전압은 제 2 상부 공통전극 라인(UCEL2)을 통해 제 2 화소(P2)의 제 2 상부 공통전극(UCE2)에 공급됨과 아울러 제 4 컨택홀(CTH4), 제 2 하부 공통전극(DCE2), 접속부(CP), 제 1 하부 공통전극(DCE1), 제 2 컨택홀(CTH2), 및 제 1 상부 공통전극 라인(UCEL1)을 통해 제 1 화소(P1)의 제 1 상부 공통전극(UCE1)에 공급된다.
이와 같은, 본 발명의 제 1 실시 예에 따른 액정 표시 장치는 공통전압 라인(CVL)에 접속된 공통 박막 트랜지스터(T3)를 통해 하나의 데이터 라인(DL)을 공유하는 인접한 제 1 및 제 2 화소(P1, P2) 각각에 공통전압을 공급함으로써 데이터 라인(DL)에 공급되는 데이터 전압의 스윙 폭을 절반으로 감소시킴과 아울러 공통전압의 전압 레벨을 안정화시킬 수 있다. 이로 인하여, 본 발명은 데이터 전압의 감소에 의해 소비전력을 감소시킬 수 있으며, 공통전극과 화소전극 간의 간격으로 넓힐 수 있어 각 화소(P)의 개구율을 증가시킬 수 있다.
또한, 본 발명은 제 1 및 제 2 화소(P1, P2)의 각 박막 트랜지스터(T1, T2)를 수평 및 수직 방향을 따라 지그재그 형태로 배치함으로써 컬럼 인버젼 방식의 데이터 전압을 액정 표시 패널(100)에 수평 2 도트 인버젼 방식으로 표시하여 소비전력을 감소시킴과 아울러 화질을 개선시킬 수 있다.
도 3a 내지 도 3d는 상술한 화소 구조를 가지는 본 발명의 제 1 실시 예에 따른 액정 표시 장치의 구동 방법을 설명하기 위한 도면이다.
도 3a 내지 도 3d를 도 2와 결부하여 본 발명의 제 1 실시 예에 따른 액정 표시 장치의 구동 방법을 설명하면 다음과 같다.
우선, 기수 공통전압 라인(CVL1, CVL3, ...)에는 하이 전압레벨의 제 2 공통전압(CV2)이 공급되고, 우수 공통전압 라인(CVL2, CVL4, ...)에는 로우 전압레벨의 제 1 공통전압(CV1)이 공급되며, 각 데이터 라인(DL)에는 2개의 게이트 라인의 구동에 대응되는 2 수평 구간마다 반전되는 컬럼 인버젼 방식의 극성(+, -, +, ...)을 가지는 데이터 전압이 공급되는 것으로 가정하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 제 1 게이트 라인(GL1)에 게이트 신호가 공급됨으로써 제 1 게이트 라인(GL1)에 접속된 제 1 및 제 2 박막 트랜지스터(T1, T2) 및 공통 박막 트랜지스터(T3)가 배치 구조에 따라 선택적으로 턴-온된다.
제 1 및 제 3 공통 박막 트랜지스터(T1, T3)의 턴-온됨에 따라 제 1 게이트 라인(GL1)에 접속된 각 제 1 화소(P1)의 제 1 화소전극(PE1)에는 기수 데이터 라인으로부터 제 1 박막 트랜지스터(T1)를 통해 정극성의 데이터 전압(+)이 공급되고, 제 1 공통전극(CE1)에는 공통 박막 트랜지스터(T3)로부터 제 1 공통전압(CV1)이 공급된다. 여기서, 제 1 공통전압(CV1)은 우수 공통전압 라인(CVL2, CVL4, ...)으로부터 공통 박막 트랜지스터(T3), 제 2 상부 공통전극 라인(UCEL2), 및 제 2 및 제 1 하부 공통전극(DCE2, DCE1)을 통해 제 1 공통전극(CE1)에 공급된다.
이와 동시에, 제 2 박막 트랜지스터(T2)의 턴-온됨에 따라 제 1 게이트 라 인(GL1)에 접속된 각 제 2 화소(P2)의 제 2 화소전극(PE2)에는 우수 데이터 라인으로부터 제 2 박막 트랜지스터(T2)를 통해 부극성의 데이터 전압(-)이 공급되고, 제 2 공통전극(CE2)은 이전 프레임에서 공급된 제 2 공통전압(CV2)의 전압레벨을 유지한다.
이에 따라, 제 1 게이트 라인(GL1)에 접속된 각 제 1 화소(P1)는 정극성의 데이터 전압(+)과 제 1 공통전압(CV1)에 따라 액정층에 정극성(+)의 수평 전계를 형성하여 화상을 표시하고, 제 1 게이트 라인(GL1)에 접속된 각 제 2 화소(P2)는 부극성의 데이터 전압(-)과 제 2 공통전압(CV2)에 따라 액정층에 부극성(-)의 수평 전계를 형성하여 화상을 표시한다.
그런 다음, 도 3b에 도시된 바와 같이, 제 2 게이트 라인(GL2)에 게이트 신호가 공급됨으로써 제 2 게이트 라인(GL2)에 접속된 제 1 및 제 2 박막 트랜지스터(T1, T2) 및 공통 박막 트랜지스터(T3)가 배치 구조에 따라 선택적으로 턴-온된다.
제 1 및 제 3 공통 박막 트랜지스터(T1, T3)의 턴-온됨에 따라 제 2 게이트 라인(GL2)에 접속된 각 제 1 화소(P1)의 제 1 화소전극(PE1)에는 우수 데이터 라인으로부터 제 1 박막 트랜지스터(T1)를 통해 부극성의 데이터 전압(-)이 공급되고, 제 1 공통전극(CE1)에는 공통 박막 트랜지스터(T3)로부터 제 2 공통전압(CV2)이 공급된다. 여기서, 제 2 공통전압(CV2)은 기수 공통전압 라인(CVL1, CVL3, ...)으로부터 공통 박막 트랜지스터(T3), 제 2 상부 공통전극 라인(UCEL2), 및 제 2 및 제 1 하부 공통전극(DCE2, DCE1)을 통해 제 1 공통전극(CE1)에 공급된다.
이와 동시에, 제 2 박막 트랜지스터(T2)의 턴-온됨에 따라 제 2 게이트 라인(GL2)에 접속된 각 제 2 화소(P2)의 제 2 화소전극(PE2)에는 기수 데이터 라인으로부터 제 2 박막 트랜지스터(T2)를 통해 정극성의 데이터 전압(+)이 공급되고, 제 2 공통전극(CE2)은 이전 게이트 라인의 구동시 공급된 제 1 공통전압(CV1)의 전압레벨을 유지한다.
이에 따라, 제 2 게이트 라인(GL2)에 접속된 각 제 1 화소(P1)는 부극성의 데이터 전압(-)과 제 2 공통전압(CV2)에 따라 액정층에 부극성(-)의 수평 전계를 형성하여 화상을 표시하고, 제 2 게이트 라인(GL2)에 접속된 각 제 2 화소(P2)는 정극성의 데이터 전압(+)과 제 1 공통전압(CV1)에 따라 액정층에 정극성(+)의 수평 전계를 형성하여 화상을 표시한다.
따라서, 제 1 수평 라인에는 반복적으로 배열된 복수의 제 1 및 제 2 화소(P1, P2)에 의해 수평 2 도트 인버젼 방식의 극성(+, +, -, -, ...) 패턴에 의해 화상이 표시된다.
그런 다음, 도 3c에 도시된 바와 같이, 제 3 게이트 라인(GL3)에 게이트 신호가 공급됨으로써 제 3 게이트 라인(GL3)에 접속된 제 1 및 제 2 박막 트랜지스터(T1, T2) 및 공통 박막 트랜지스터(T3)가 배치 구조에 따라 선택적으로 턴-온된다.
제 1 및 제 3 공통 박막 트랜지스터(T1, T3)의 턴-온됨에 따라 제 3 게이트 라인(GL3)에 접속된 각 제 1 화소(P1)의 제 1 화소전극(PE1)에는 우수 데이터 라인으로부터 제 1 박막 트랜지스터(T1)를 통해 정극성의 데이터 전압(+)이 공급되고, 제 1 공통전극(CE1)에는 공통 박막 트랜지스터(T3)로부터 제 1 공통전압(CV1)이 공급된다. 여기서, 제 1 공통전압(CV1)은 우수 공통전압 라인(CVL2, CVL4, ...)으로부터 공통 박막 트랜지스터(T3), 제 2 상부 공통전극 라인(UCEL2), 및 제 2 및 제 1 하부 공통전극(DCE2, DCE1)을 통해 제 1 공통전극(CE1)에 공급된다.
이와 동시에, 제 2 박막 트랜지스터(T2)의 턴-온됨에 따라 제 3 게이트 라인(GL3)에 접속된 각 제 2 화소(P2)의 제 2 화소전극(PE2)에는 기수 데이터 라인으로부터 제 2 박막 트랜지스터(T2)를 통해 부극성의 데이터 전압(-)이 공급되고, 제 2 공통전극(CE2)은 이전 프레임에서 공급된 제 2 공통전압(CV2)의 전압레벨을 유지한다.
이에 따라, 제 3 게이트 라인(GL3)에 접속된 각 제 1 화소(P1)는 정극성의 데이터 전압(+)과 제 1 공통전압(CV1)에 따라 액정층에 정극성(+)의 수평 전계를 형성하여 화상을 표시하고, 제 3 게이트 라인(GL3)에 접속된 각 제 2 화소(P2)는 부극성의 데이터 전압(-)과 제 2 공통전압(CV2)에 따라 액정층에 부극성(-)의 수평 전계를 형성하여 화상을 표시한다.
그런 다음, 도 3d에 도시된 바와 같이, 제 4 게이트 라인(GL4)에 게이트 신호가 공급됨으로써 제 4 게이트 라인(GL4)에 접속된 제 1 및 제 2 박막 트랜지스터(T1, T2) 및 공통 박막 트랜지스터(T3)가 배치 구조에 따라 선택적으로 턴-온된다.
제 1 및 제 3 공통 박막 트랜지스터(T1, T3)의 턴-온됨에 따라 제 1 게이트 라인(GL1)에 접속된 각 제 1 화소(P1)의 제 1 화소전극(PE1)에는 기수 데이터 라인 으로부터 제 1 박막 트랜지스터(T1)를 통해 부극성의 데이터 전압(-)이 공급되고, 제 1 공통전극(CE1)에는 공통 박막 트랜지스터(T3)로부터 제 2 공통전압(CV2)이 공급된다. 여기서, 제 2 공통전압(CV2)은 기수 공통전압 라인(CVL1, CVL3, ...)으로부터 공통 박막 트랜지스터(T3), 제 2 상부 공통전극 라인(UCEL2), 및 제 2 및 제 1 하부 공통전극(DCE2, DCE1)을 통해 제 1 공통전극(CE1)에 공급된다.
이와 동시에, 제 2 박막 트랜지스터(T2)의 턴-온됨에 따라 제 4 게이트 라인(GL4)에 접속된 각 제 2 화소(P2)의 제 2 화소전극(PE2)에는 우수 데이터 라인으로부터 제 2 박막 트랜지스터(T2)를 통해 정극성의 데이터 전압(+)이 공급되고, 제 2 공통전극(CE2)은 제 3 게이트 라인(GL3)의 구동시 공급된 제 1 공통전압(CV1)의 전압레벨을 유지한다.
이에 따라, 제 4 게이트 라인(GL4)에 접속된 각 제 1 화소(P1)는 부극성의 데이터 전압(-)과 제 2 공통전압(CV2)에 따라 액정층에 부극성(-)의 수평 전계를 형성하여 화상을 표시하고, 제 4 게이트 라인(GL4)에 접속된 각 제 2 화소(P2)는 정극성의 데이터 전압(+)과 제 1 공통전압(CV1)에 따라 액정층에 정극성(+)의 수평 전계를 형성하여 화상을 표시한다.
따라서, 제 2 수평 라인에는 반복적으로 배열된 복수의 제 2 및 제 1 화소(P1, P2)에 의해 수평 2 도트 인버젼 방식의 극성(-, -, +, +, ...) 패턴에 의해 화상이 표시된다.
한편, 제 4 게이트 라인(GL4)의 이후의 게이트 라인의 구동에 따른 화상의 표시 과정은 4개의 게이트 라인 단위로 상술한 제 1 내지 제 4 게이트 라인(GL1 내 지 GL4)의 구동과 동일하므로 이에 대한 설명은 상술한 설명으로 대신하기로 한다.
상술한 본 발명의 제 1 실시 예에 따른 액정 표시 장치에서는 제 1 및 제 2 화소(P1, P2) 각각에 형성되는 화소전극(CE1, CE2) 및 상부 공통전극(UCE1, UCE2) 각각이 소정 각도로 기울어진 빗살 형태로 형성되는 것을 설명하였지만, 이에 한정되지 않고, 화소전극(CE1, CE2) 및 상부 공통전극(UCE1, UCE2) 각각은 도 4에 도시된 바와 같이, 일자 형태로 형성될 수 있으며, 이에 대응되도록 복수의 제 1 및 제 2 화소(P1, P2) 각각에 형성되는 화소전극 라인(PEL1, PEL2) 및 상부 공통전극 라인(UCEL1, UCEL2)의 위치가 달라질 수 있다.
도 5a 내지 도 5d는 본 발명의 실시 예에 따른 액정 표시 장치의 제조 방법을 단계적으로 설명하기 위한 평면도이다.
도 5a 내지 도 5d를 참조하여 본 발명의 실시 예에 따른 액정 표시 장치의 제조 방법을 단계적으로 설명하면 다음과 같다.
먼저, 도 5a에 도시된 바와 같이, 기판(미도시)의 전면에 게이트 물질층을 형성하고, 게이트 물질층을 선택적으로 패터닝함으로써 제 1 방향을 따라 배열되는 복수의 게이트 라인(GL)과 각 게이트 라인(GL)으로부터 돌출되는 게이트 전극(GE), 인접한 2개의 게이트 라인 사이에 제 1 방향을 따라 배열되는 복수의 제 1 및 제 2 화소(P1, P2) 각각에 배열되는 복수의 제 1 및 제 2 하부 공통전극(DCE1, DCE2), 및 인접한 제 1 및 제 2 하부 공통전극(DCE1, DCE2)을 서로 전기적으로 접속시키는 복수의 접속부(CP)를 동시에 형성한다.
상기 제 1 및 제 2 화소(P1, P2)는 제 1 방향을 따라 반복적으로 배열되고, 제 1 방향에 교차하는 제 2 방향을 따라 교번적으로 배열된다.
이어서, 복수의 게이트 라인(GL)과 게이트 전극(GE), 복수의 제 1 및 제 2 하부 공통전극(DCE1, DCE2), 복수의 접속부(CP)를 포함하는 기판의 전면에 게이트 절연막(미도시)을 형성한다.
그런 다음, 도 5b에 도시된 바와 같이, 반도체 물질층의 전면에 소스/드레인 물질층을 형성하고, 소스/드레인 물질층과 반도체 물질층을 선택적으로 동시에 패터닝함으로써 복수의 접속부(CP) 각각에 교차되도록 제 2 방향을 따라 배열되는 복수의 데이터 라인(DL), 복수의 데이터 라인(DL) 사이에 배열되도록 제 1 및 제 2 하부 공통전극(DCE1, DCE2) 사이마다 제 2 방향을 따라 배열되는 복수의 공통전압 라인(CVL), 하나의 데이터 라인(DL)을 공유하도록 제 1 및 제 2 화소(P1, P2) 각각에 형성된 각 게이트 전극(GE) 상에 제 1 및 제 2 박막 트랜지스터(T1, T2), 및 인접한 공통전압 라인(CVL)에 접속되도록 제 2 화소(P2) 각각의 게이트 전극 상에 공통 박막 트랜지스터(T3)를 동시에 형성한다.
복수의 제 1 및 제 2 박막 트랜지스터(T1, T2)과 공통 박막 트랜지스터(T3) 각각은 게이트 전극(GE)과 절연되도록 형성된 반도체층(SL), 데이터 라인(DL)으로부터 돌출되어 "U"자 형태로 형성된 소스 전극(SE), 하부 공통전극(DCE)과 게이트 라인(GL)에 중첩됨과 아울러 "U"자 형태의 소스 전극(SE) 내에 형성된 드레인 전극(DE)을 포함하여 구성된다.
이러한 복수의 제 1 및 제 2 박막 트랜지스터(T1, T2)과 공통 박막 트랜지스터(T3) 각각은 데이터 라인(DL) 및 게이트 단위(GL) 단위로 제 1 방향 및 제 2 방 향을 따라 지그재그 형태로 배치된다.
한편, 반도체 물질층과 소스/드레인 물질층 각각은 별도의 공정을 통해 패터닝될 수 있으나, 마스크 공정 수를 줄이기 위하여 동시에 선택적으로 패터닝되는 것이 바람직하다.
그런 다음, 복수의 데이터 라인(DL), 복수의 공통전압 라인(CVL), 박막 트랜지스터(T1, T2, T3)를 포함하는 게이트 절연막의 전면에 보호막(미도시) 및 평탄화층(미도시)을 차례로 형성한다. 여기서, 평탄화층은 저유전율을 가지는 무기 물질 또는 유기 물질이 될 수 있으며, 예를 들어 PAC 또는 SiNx 물질로 이루어질 수 있다. 이때, 평탄화층은 생략될 수 있으며, 이하 에서는 생략된 것으로 가정하기로 한다.
그런 다음, 도 5c에 도시된 바와 같이, 보호막의 소정 부분을 선택적으로 제거함으로써, 복수의 제 1 박막 트랜지스터(T1) 각각의 드레인 전극(DE) 일부를 노출시키기 위한 복수의 제 1 컨택홀(CTH1), 복수의 제 1 하부 공통전극(DCE1) 각각의 일부를 노출시키기 위한 복수의 제 2 컨택홀(CTH2), 복수의 제 2 박막 트랜지스터(T2) 각각의 드레인 전극(DE) 일부를 노출시키기 위한 복수의 제 3 컨택홀(CTH3), 복수의 제 2 하부 공통전극(DCE2) 각각의 일부를 노출시키기 위한 복수의 제 4 컨택홀(CTH4), 및 복수의 공통 박막 트랜지스터(T3) 각각의 드레인 전극(DE) 일부를 노출시키기 위한 복수의 제 5 컨택홀(CTH5)을 동시에 형성한다.
그런 다음, 복수의 제 1 내지 제 5 컨택홀(CTH1 내지 CTH5)을 포함하는 보호막의 전면에 전도성 물질층을 형성한다.
그런 다음, 도 5d에 도시된 바와 같이, 전도성 물질층을 선택적으로 패터닝함으로써 복수의 제 1 화소(P1) 각각에는 제 1 박막 트랜지스터(T1)에 접속되는 제 1 화소전극 라인(PEL1), 제 1 화소전극 라인(PEL1)으로부터 돌출된 복수의 제 1 화소전극(PE1), 제 1 하부 공통전극(DCE1)에 접속되는 제 1 상부 공통전극 라인(UCEL1), 제 1 상부 공통전극 라인(UCEL1)으로부터 돌출되어 복수의 제 1 화소전극(PE1) 사이마다 형성된 복수의 제 1 상부 공통전극(UCE1), 및 제 1 화소전극 라인(PEL1)과 제 1 하부 공통전극(DCE1) 사이에 형성된 제 1 스토리지 커패시터(Cst1)가 형성된다. 이와 동시에, 복수의 제 2 화소(P2) 각각에는 제 2 박막 트랜지스터(T2)에 접속된 제 2 화소전극 라인(PEL2), 제 2 화소전극 라인(PEL2)으로부터 돌출된 복수의 제 2 화소전극(PE2), 공통 박막 트랜지스터(T3)에 접속됨과 아울러 제 2 하부 공통전극(DCE2)에 접속되는 제 2 상부 공통전극 라인(UCEL2), 제 2 상부 공통전극 라인(UCEL2)으로부터 돌출되어 복수의 제 2 화소전극(PE2) 사이마다 형성된 복수의 제 2 상부 공통전극(UCE2), 및 제 2 하부 공통전극(DCE2)과 제 2 화소전극 라인(PEL2) 사이에 형성된 제 2 스토리지 커패시터(Cst2)가 형성된다.
복수의 제 1 화소(P1) 각각에서, 제 1 화소전극 라인(PEL1)은 제 1 컨택홀(CTH1)을 통해 제 1 박막 트랜지스터(T1)의 드레인 전극(DE)에 접속되고, 제 1 상부 공통전극 라인(UCEL1)은 제 2 컨택홀(CTH2)을 통해 제 1 하부 공통전극(DCE1)에 접속된다.
복수의 제 2 화소(P2) 각각에서, 제 2 화소전극 라인(PEL2)은 제 3 컨택홀(CTH3)을 통해 제 2 박막 트랜지스터(T2)이 드레인 전극(DE)에 접속되고, 제 2 상부 공통전극 라인(UCEL2)은 제 4 컨택홀(CTH4)을 통해 제 2 하부 공통전극(DCE2)에 접속됨과 아울러 제 5 컨택홀(CTH5)를 통해 공통 박막 트랜지스터(T3)의 드레인 전극(DE)에 접속된다.
복수의 제 1 및 제 2 화소(P1, P2) 각각에 형성되는 화소전극(PE1, PE2) 및 상부 공통전극(UCE1, UCE2) 각각은 소정 각도로 기울어진 빗살 형태를 가지도록 형성되거나, 도 4에 도시된 바와 같이 일자 형태를 가지도록 형성될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 제 1 실시 예에 따른 액정 표시 장치의 화소 구조를 개략적으로 설명하기 위한 회로도이다.
도 2는 도 1에 도시된 화소 구조의 레이 아웃을 나타내는 도면이다.
도 3a 내지 도 3d는 본 발명의 제 1 실시 예에 따른 액정 표시 장치의 구동 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 제 2 실시 예에 따른 액정 표시 장치의 화소 구조에 대한 레이 아웃을 나타내는 도면이다.
도 5a 내지 도 5d는 본 발명의 실시 예에 따른 액정 표시 장치의 제조 방법을 단계적으로 설명하기 위한 평면도이다.

Claims (11)

  1. 기판 상에 제 1 방향으로 배열된 복수의 게이트 라인;
    상기 기판 상에 상기 제 1 방향과 교차되는 제 2 방향으로 배열된 복수의 데이터 라인;
    상기 복수의 데이터 라인들 사이마다 상기 데이터 라인과 나란하도록 배열된 복수의 공통전압 라인;
    하나의 데이터 라인을 공유하도록 인접한 2개의 게이트 라인 사이에 배열되어 상기 하나의 데이터 라인으로부터 데이터 전압이 공급되는 복수의 제 1 및 제 2 화소; 및
    상기 인접한 2개의 게이트 라인 중 어느 하나의 게이트 라인과 상기 각 공통전압 라인에 접속되도록 상기 복수의 제 2 화소 각각에 형성되어 인접한 공통전압 라인에 공급되는 공통전압을 상기 복수의 제 1 및 제 2 화소에 공급하는 복수의 공통 박막 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 화소는 상기 제 1 방향을 따라 반복적으로 배열되고, 상기 제 2 방향을 따라 교번적으로 배열되는 것을 특징으로 하는 액정 표시 장치.
  3. 제 1 항에 있어서,
    우수 공통전압 라인에는 적어도 한 프레임 단위로 로우(Low) 전압레벨과 하이(High) 전압레벨이 반전되는 제 1 공통전압이 공급되고,
    기수 공통전압 라인에는 상기 제 1 공통전압과 반전되는 전압레벨을 가지는 제 2 공통전압이 공급되는 것을 특징으로 하는 액정 표시 장치.
  4. 제 1 항에 있어서,
    상기 제 1 화소에 형성되는 복수의 제 1 하부 공통전극;
    상기 제 2 화소에 형성되어 상기 공통 박막 트랜지스터로부터 상기 공통전압이 공급되는 복수의 제 2 하부 공통전극; 및
    상기 각 데이터 라인과 교차되도록 형성되어 인접한 2개의 제 1 및 제 2 하부 공통전극을 서로 전기적으로 접속시키는 복수의 접속부를 더 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치.
  5. 제 4 항에 있어서,
    상기 복수의 제 1 화소 각각은,
    상기 인접한 2개의 게이트 라인 중 어느 하나의 게이트 라인과 각 데이터 라인에 접속된 제 1 박막 트랜지스터;
    상기 제 1 박막 트랜지스터에 접속된 제 1 화소전극 라인;
    상기 제 1 화소전극 라인으로부터 돌출된 복수의 제 1 화소전극;
    상기 제 1 하부 공통전극에 접속되는 제 1 상부 공통전극 라인;
    상기 제 1 상부 공통전극 라인으로부터 돌출되어 상기 복수의 제 1 화소전극 사이마다 형성된 복수의 제 1 상부 공통전극; 및
    상기 제 1 화소전극 라인과 상기 제 1 하부 공통전극 사이에 형성된 제 1 스토리지 커패시터를 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치.
  6. 제 5 항에 있어서,
    상기 복수의 제 2 화소 각각은,
    상기 인접한 2개의 게이트 라인 중 나머지 하나의 게이트 라인과 각 데이터 라인에 접속된 제 2 박막 트랜지스터;
    상기 제 2 박막 트랜지스터에 접속된 제 2 화소전극 라인;
    상기 제 2 화소전극 라인으로부터 돌출된 복수의 제 2 화소전극;
    상기 공통 박막 트랜지스터에 접속됨과 아울러 제 2 하부 공통전극에 접속되는 제 2 상부 공통전극 라인;
    상기 제 2 상부 공통전극 라인으로부터 돌출되어 상기 복수의 제 2 화소전극 사이마다 형성된 복수의 제 2 상부 공통전극; 및
    상기 제 2 하부 공통전극과 상기 제 2 화소전극 라인 사이에 형성된 제 2 스토리지 커패시터를 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치.
  7. 제 6 항에 있어서,
    상기 공통 박막 트랜지스터, 상기 제 1 및 제 2 박막 트랜지스터 각각은 상 기 데이터 라인 및 상기 게이트 단위로 상기 제 1 방향 및 제 2 방향을 따라 지그재그 형태로 배치되는 것을 특징으로 하는 액정 표시 장치.
  8. 기판 상에 제 1 방향을 따라 배열되는 복수의 게이트 라인, 상기 각 게이트 라인으로부터 돌출되는 복수의 게이트 전극, 상기 인접한 2개의 게이트 라인 사이에 상기 제 1 방향을 따라 배열되는 복수의 제 1 및 제 2 화소 각각에 배열되는 복수의 제 1 및 제 2 하부 공통전극, 및 인접한 제 1 및 제 2 하부 공통전극을 서로 전기적으로 접속시키는 복수의 접속부를 동시에 형성하는 단계;
    반도체층과 소스/드레인 물질층을 선택적으로 패터닝하여, 상기 복수의 접속부 각각에 교차되도록 상기 제 1 방향과 교차하는 제 2 방향을 따라 배열되는 복수의 데이터 라인, 상기 복수의 데이터 라인 사이에 배열되도록 상기 제 1 및 제 2 하부 공통전극 사이마다 상기 제 2 방향을 따라 배열되는 복수의 공통전압 라인, 하나의 데이터 라인을 공유하도록 상기 제 1 및 제 2 화소 각각에 형성된 각 게이트 전극 상에 제 1 및 제 2 박막 트랜지스터, 및 인접한 공통전압 라인에 접속되도록 상기 제 2 화소 각각의 게이트 전극 상에 공통 박막 트랜지스터를 동시에 형성하는 단계; 및
    전도성 물질층을 선택적으로 패터닝하여, 상기 제 1 하부 공통전극 각각에 접속되도록 상기 제 1 화소 각각에 배열되는 복수의 제 1 상부 공통전극, 상기 제 1 박막 트랜지스터 각각에 접속됨과 아울러 상기 복수의 제 1 상부 공통전극 사이마다 배치되도록 상기 제 1 화소 각각에 배열되는 복수의 제 1 화소전극, 상기 제 2 하부 공통전극 각각에 접속됨과 아울러 상기 공통 박막 트랜지스터 각각에 접속되도록 상기 제 2 화소 각각에 배열되는 복수의 제 2 상부 공통전극, 상기 제 2 박막 트랜지스터 각각에 접속됨과 아울러 상기 복수의 제 2 상부 공통전극 사이마다 배치되도록 상기 제 2 화소 각각에 배열되는 복수의 제 2 화소전극, 및 상기 화소전극과 상기 하부 공통전극 사이에 스토리지 커패시터를 동시에 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 화소는 상기 제 1 방향을 따라 반복적으로 배열되고, 상기 제 2 방향을 따라 교번적으로 배열되는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 공통 박막 트랜지스터, 상기 제 1 및 제 2 박막 트랜지스터 각각은 상기 데이터 라인 및 상기 게이트 단위로 상기 제 1 방향 및 제 2 방향을 따라 지그재그 형태로 배치되는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  11. 제 8 항에 있어서,
    상기 전도성 물질층을 선택적으로 패터닝하는 단계는 이전에,
    상기 데이터 라인들, 상기 공통전압 라인들, 및 박막 트랜지스터들이 형성된 기판 전면에 보호막을 형성하는 단계; 및
    상기 보호막의 소정 부분을 선택적으로 제거하여, 상기 제 1 박막 트랜지스터와 상기 제 1 화소전극을 접속시키기 위한 제 1 컨택홀, 상기 제 1 하부 공통전극과 상기 제 1 상부 공통전극을 접속시키기 위한 제 2 컨택홀, 상기 제 2 박막 트랜지스터와 상기 제 2 화소전극을 접속시키기 위한 제 3 컨택홀, 상기 제 2 하부 공통전극과 상기 제 2 상부 공통전극을 접속시키기 위한 제 4 컨택홀, 및 상기 공통 박막 트랜지스터와 상기 제 2 상부 공통전극을 접속시키기 위한 제 5 컨택홀을 동시에 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
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