JP5189613B2 - ２安定抵抗値取得装置及びその製造方法 - Google Patents

２安定抵抗値取得装置及びその製造方法 Download PDF

Info

Publication number
JP5189613B2
JP5189613B2 JP2010066138A JP2010066138A JP5189613B2 JP 5189613 B2 JP5189613 B2 JP 5189613B2 JP 2010066138 A JP2010066138 A JP 2010066138A JP 2010066138 A JP2010066138 A JP 2010066138A JP 5189613 B2 JP5189613 B2 JP 5189613B2
Authority
JP
Japan
Prior art keywords
layer
voltage
resistance value
ferroelectric
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010066138A
Other languages
English (en)
Other versions
JP2010187004A (ja
Inventor
好人 神
英明 酒井
勝 嶋田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP2010066138A priority Critical patent/JP5189613B2/ja
Publication of JP2010187004A publication Critical patent/JP2010187004A/ja
Application granted granted Critical
Publication of JP5189613B2 publication Critical patent/JP5189613B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/35—Sputtering by application of a magnetic field, e.g. magnetron sputtering
    • C23C14/354—Introduction of auxiliary energy into the plasma
    • C23C14/357—Microwaves, e.g. electron cyclotron resonance enhanced sputtering
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/026—Formation of the switching material, e.g. layer deposition by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/253—Multistable switching devices, e.g. memristors having three or more terminals, e.g. transistor-like devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Description

本発明は、２安定抵抗値取得装置及びその製造方法に関する。
マルチメディア情報化社会の拡大、さらには、ユビキタスサービスの実現に向けた研究開発が盛んに行われている。特に、ネットワーク機器，情報端末に搭載される情報を記録する装置（以下、メモリという）は、重要なキーデバイスである。ユビキタス端末に搭載されるメモリに求められる機能として、高速動作，長期保持期間，耐環境性，低消費電力、さらに、電源を切っても蓄積された情報が消去されない機能、つまり、不揮発性が必須とされている。
従来、メモリには、半導体装置が多く用いられてきた。その中の１つとして、ＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。ＤＲＡＭの単位記憶素子（以下、メモリセルという）では、１個の蓄積容量と１個のＭＯＳＦＥＴ（Metal-oxide-semiconductor field effect transistor）からなり、選択されたメモリセルの蓄積容量に蓄えられた電荷の状態に対応する電圧を、ビット線から電気的なデジタル信号の「ｏｎ」あるいは「ｏｆｆ」として取り出すことで、記憶されているデータを読み出す（非特許文献１，２参照）。
しかし、ＤＲＡＭでは、電源を切ると蓄積容量の状態を維持することが不可能となり、蓄積された情報が消去されてしまう。言い換えると、ＤＲＡＭは揮発性のメモリ素子である。また、よく知られているように、ＤＲＡＭでは、データを再び書き込むリフレッシュ動作が必要となり、動作速度が低下するという欠点もある。
電源を切ってもデータが揮発しない機能である不揮発性のメモリとしては、ＲＯＭ（Read only Memory）がよく知られているが、記録されているデータの消去や変更が不可能である。また、書き換え可能な不揮発性のメモリとして、ＥＥＰＲＯＭ（Electrically erasable programmable read only memory）を用いたフラッシュメモリ（Flash memory）が開発されている（特許文献１，非特許文献２参照）。フラッシュメモリは、実用的な不揮発性メモリとして、多くの分野で使用されている。
代表的なフラッシュメモリのメモリセルは、ＭＯＳＦＥＴのゲート電極部が、制御ゲート電極と浮遊ゲート電極を有した複数の層からなるスタックゲート（Stack gate）構造となっている。フラッシュメモリでは、浮遊ゲートに蓄積された電荷の量により、ＭＯＳＦＥＴの閾値が変化することを利用して、データの記録を可能としている。
フラッシュメモリのデータの書き込みは、ドレイン領域に高電圧を印加して発生したホットキャリアがゲート絶縁膜のエネルギー障壁を乗り越えることで行う。また、ゲート絶縁膜に高電界を印加してＦ−Ｎ（Fowler-Nordheim）トンネル電流を流すことで、半導体基板から浮遊ゲートに電荷（一般的には電子）を注入することで、データの書き込みが行われる。データの消去は、ゲート絶縁膜に逆方向の高電界を印加することで、浮遊ゲートから電荷を引き抜くことにより行われる。
フラッシュメモリは、ＤＲＡＭのようなリフレッシュ動作が不要な反面、Ｆ−Ｎトンネル現象を用いるために、ＤＲＡＭに比べてデータの書き込み及び消去に要する時間がけた違いに長くなってしまうという問題がある。さらに、データの書き込み・消去を繰り返すと、ゲート絶縁膜が劣化するので、書き換え回数がある程度制限されているという問題もある。
上述したフラッシュメモリに対し、新たな不揮発性メモリとして、強誘電体の分極を用いた強誘電体メモリ（以下、ＦｅＲＡＭ（Ferroelectric RAM）や、強磁性体の磁気抵抗を用いた強磁性体メモリ（以下、ＭＲＡＭ（Magnetoresist RAM）という）などが注目されており、盛んに研究されている。この中で、ＦｅＲＡＭは、既に実用化されていることもあり、諸処の課題を解決できれば、可搬型メモリだけでなくロジックのＤＲＡＭも置き換えできると期待されている。
強誘電体には、酸化物強誘電体（強誘電体セラミックスとも呼ばれる）とポリフッ化ビニリデン（ＰＶＤＦ）に代表されるような高分子強誘電体、ＢａＭｇＦ4などのフッ化物強誘電体がある。酸化物強誘電体とフッ化物強誘電体は、分極を担う原子の僅かな変位によって分極反転が起きる。一方、高分子強誘電体では、共有結合で長く結合した分子鎖のコンフォメーション（結合形態）変化を素過程とする個々の分子鎖の回転によって、分極反転が起きる。
酸化物強誘電体は、ＢａＴｉＯ3，ＰｂＴｉＯ3などのペロブスカイト構造（Perovskite）、ＬｉＮｂＯ3，ＬｉＴａＯ3などの擬イルメナイト構造（Pseudo-ilmenite）、ＰｂＮｂ3Ｏ6，Ｂａ2ＮａＮｂ5Ｏ15などのタングステン・ブロンズ（ＴＢ）構造（Tumgsten-bronze）、ＳｒＢｉ2Ｔａ2Ｏ9，Ｂｉ4Ｔｉ3Ｏ12などのビスマス層状構造（Bismuth layer-structure ferroelectric,BLSF）等、Ｌａ2Ｔｉ2Ｏ7などのパイロクロア構造（Pyrochlore）に分類される。
また、高分子強誘電体は、ポリフッ化ビニリデン（ＰＶＤＦ）を始め、フッ化ビニリデン（ＰＤＶ）と三フッ化エチレンの共重合体のＰ（ＶＤＦ／ＴｒＥＦ）などがあり、高分子の重合反応により作製される。強誘電体に関しての詳しくは、非特許文献３を参考されたい。
上述した強誘電体材料のうち、ＦｅＲＡＭには主に酸化物強誘電体が使用される。さらに、酸化物強誘電体の中でよく使用されているのは、ペロブスカイト構造を持つ強誘電体（以下、ペロブスカイト型強誘電体と呼ぶ）の中でもＰｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）で代表される鉛系強誘電体である。しかしながら、鉛含有物や鉛酸化物は、労働安全衛生法により規制される材料であり、生態への影響や環境負荷の増大などが懸念される。このため欧米では、生態学的見知及び公害防止の面から規制対象となりつつある。
近年の環境負荷軽減の必然性から、非鉛系（無鉛）で鉛系強誘電体の性能に匹敵する強誘電体材料が世界的に注目されており、この中でも無鉛ペロブスカイト型強誘電体やビスマス層状構造強誘電体（ＢＬＳＦ）が有望とされている。しかし、鉛系強誘電体に比べ分極量が小さく成膜法・加工法ともに課題が多いのも事実である。
フラッシュメモリの代わりとして期待されるＦｅＲＡＭには、主に、スタック型とＦＥＴ型に分類される。スタック型は、１トランジスタ１キャパシタ型ＦｅＲＡＭとも呼ばれ、この構造から図１２７に示すようなスタック型キャパシタを持つものと、プレーナ型キャパシタを持つもの、立体型キャパシタを持つものがある。また、スタック型には、１トランジスタ１キャパシタ型ＦｅＲＡＭやこれを２つ重ねて安定動作化させた２トランジスタ２キャパシタ型ＦｅＲＡＭがある。
図１２７に示すスタック型のＦｅＲＡＭは、半導体基板１２７０１の上に、ソース１２７０２，ドレイン１２７０３，ゲート絶縁膜１２７０４を介して設けられたゲート電極１２７０５よりなるＭＯＳトランジスタを備え、ＭＯＳトランジスタのソース１２７０２に、下部電極１２７１１，強誘電体からなる誘電体層１２７１２，上部電極１２７１３からなるキャパシタが接続している。図１２７の例では、ソース電極１２７０６により上記キャパシタがソース１２７０２に接続している。また、ドレイン１２７０３にはドレイン電極１２７０７が接続し、電流計が接続している。
これらの構造は、強誘電体からなる誘電体層１２７１２の分極の向きをソース−ドレイン間（チャネル１２７２１）に流れる電流として検出することで、「ｏｎ」あるいは「ｏｆｆ」のデータとして取り出す機能を持っている。強誘電体の分極は、電圧を印加してなくても保持できることから不揮発性を有するが、この構造では、データ読み出し時にデータを破壊してしまい、データの再書き込みが必要となり高速性にかけるという問題や、１つの素子の占有する面積が大きいため、高集積化には向かないという欠点がある。
上述したスタック型ＦｅＲＡＭに対し、ＦＥＴ型ＦｅＲＡＭは、次世代を担うＦｅＲＡＭとして期待されている。ＦＥＴ型ＦｅＲＡＭは、１トランジスタ型ＦｅＲＡＭとも呼ばれ、この構造から、ＭＯＳＦＥＴのゲート電極とチャネル領域のゲート絶縁膜の代わりに強誘電体膜を配置したＭＦＳ（Metal-ferroelectric-semiconductor）型ＦｅＲＡＭ、ＭＯＳＦＥＴのゲート電極の上に強誘電体膜を配置したＭＦＭＩＳ（Metal-ferroelectric-metal-insulator-semiconductor）型ＦｅＲＡＭ、さらにＭＯＳＦＥＴのゲート電極とゲート絶縁膜の間に強誘電体膜を配置した図１２８に示すようなＭＦＩＳ（Metal-ferroelectric-insulator-semiconductor）型ＦｅＲＡＭなどの１トランジスタ型ＦｅＲＡＭがある（非特許文献４参照）。
図１２８に示すＭＦＩＳでは、半導体基板１２８０１の上に、ソース１２８０２，ドレイン１２８０３を備え、ソース・ドレイン間に配置されたゲート絶縁膜１２８０４の上に、強誘電体からなる誘電体層１２８０５を備え、誘電体層１２８０５の上にゲート電極１２８０６を備える。ソース１２８０２にはソース電極１２８０７を介してソース電圧が印加され、ドレイン１２８０３にはドレイン電極１２８０８を介して電流計が接続している。
これらのＦｅＲＡＭは、ＭＯＳＦＥＴの動作に強誘電体の分極を適用させたものであり、分極の状態により、ゲート絶縁膜１２８０４直下の半導体表面にチャネル１２８２１が形成される場合と、形成されない場合との状態を作り出し、このときのソース−ドレイン間の電流値を読み取り、電気的なデジタル信号の「ｏｎ」あるいは「ｏｆｆ」として取り出す機能を持っている。
ＦＥＴ型ＦｅＲＡＭでは、動作原理から、データ読み出しを行っても、強誘電体の分極量は変化しないことから非破壊読み出しが可能であり、高速動作が期待されている。また、１トランジスタ１キャパシタ型ＦｅＲＡＭに比べて専有面積も小さくできることから、高集積化に有利である特徴を持つ。しかしながら、実際には、１トランジスタ型ＦｅＲＡＭのうちＭＦＩＳ型ＦｅＲＡＭ（図１２８）では、強誘電体膜と半導体の間にゲート絶縁膜があるために、強誘電体の分極量を打ち消すような減分極電界が発生する。
さらに、上述した構成を実現するためには、一般的に非晶質（アモルファス）である絶縁膜の上に、分極特性と配向性を持つ高品質な高誘電体を成膜することになる。ところが、後に説明する既存の成膜手法を用いては、絶縁膜上に高配向性の強誘電体を形成することが難しかった。このため、従来技術で作製されたＭＦＩＳ型ＦｅＲＡＭは、減分極電界により分極が持ちこたえることができず、長時間のデータ保持ができなかった。さらに、半導体の上に形成する絶縁膜の品質が乏しい場合、電界により生じるリーク電流によって、強誘電体の分極量がさらに低下してしまう。これらのために、現状のＭＦＩＳ型ＦｅＲＡＭにおいては、メモリとしての動作のデータ保持期間（データ寿命）が１０日程度に留まっており、実用にはほど遠いのが現状である。
ところで、ＭＦＭＩＳ型ＦｅＲＡＭにおいては、結晶の金属電極（ＰｔやＳｒＲｕＯ2などが一般的）の上に強誘電体を形成できるため、ＭＦＩＳ型ＦｅＲＡＭ構造のように絶縁膜の上に強誘電体を形成する必要がなく高品質な成膜ができる。しかしながら、強誘電体は、金属上に対してもいまだ安定した成膜方法が提案されておらず、やはり、半導体上の絶縁膜による減分極電界による分極低下が問題となり長期のメモリ保持が実現されていない。
一方、ＭＦＳ型ＦｅＲＡＭでは、半導体上の絶縁膜を必要としないために、原理的に減分極電界による分極の低下を回避できる。しかし、ゾルゲル法やＭＯＣＶＤ法などの強誘電体成膜方法では高温の成膜温度が必要となるために、Ｓｉなどの半導体表面が酸化又は変質していまい、界面に酸化膜や欠陥を多く形成してしまう。この結果、半導体と強誘電体との界面に酸化膜（界面酸化膜）が形成されてしまった場合、ＭＦＩＳ型ＦｅＲＡＭと同様に減分極電界が生じてしまう。
界面酸化膜が形成されなくても、界面に欠陥準位を多く形成した場合、電荷蓄積の電荷の影響が大きくなり、正確なメモリ動作ができなくなる。また、形成した強誘電体膜の品質が低い場合、膜中にリーク電流が流れてしまい長期間の分極特性を保持できないことが多く報告されている。
上述したＦｅＲＡＭなどでは、基体上への酸化物強誘電体の形成が重要である。現在までに様々な形成装置及び種々の薄膜形成方法が試みられている。例えば、ゾルゲル（sol-gel）法と有機金属熱分解（Metal-organic deposition,MOD）を含む化学溶液堆積法（Chemical solution deposition,CSD）、有機金属化学気相堆積法（Metal-organic chemical vapor deposition,MOCVD又はMOVPE）、パルス・レーザー・デポジション（Pulselaser deposition,PLD）、液体ミスト化学堆積法（Liquid source misted chemical deposition,LSMCD）、電気泳動堆積法（Electro-phoretic deposition,EPD）、高周波スパッタリング法（rf-sputtering、ＲＦスパッタ法やマグネトロンスパッタ法とも呼ぶ）、ＥＣＲスパッタ法（Electron cyclotron resonance sputtering）などが挙げられる。
これらの成膜方法のうち主流となっているのは、ゾルゲル法やＭＯＤ法と呼ばれるＣＳＤ法である。ＣＳＤ法は、強誘電体の基材を有機溶媒に溶解し、これを基体に塗布・焼結を繰り返して膜を形成する方法であり、簡便で比較的大面積に強誘電体膜が形成できるのが特徴である。ＣＳＤ法は、塗布する溶液の組成を制御することで任意の組成を持つ強誘電体膜が形成でき、多くの研究機関から報告がなされている。
しかし、塗布する基体によっては濡れ性が悪く形成できないこともあること、形成した膜中に溶液に用いる溶媒が残されてしまい良好な膜質が得られないことなどの問題がある。また、ＣＳＤ法では、焼結させるための温度を強誘電体膜のキュリー温度よりも高くする必要があるために、温度や雰囲気の制御が悪い場合、良好な特性の膜が全く得られないといった問題を抱える。
また、ＣＳＤ法以外の方法による強誘電体膜の形成も試みられている。例えば、エキシマレーザなどの強力なレーザ光源で強誘電体原料のターゲットをスパッタすることで、良好な膜質の強誘電体膜が形成できるＰＬＤ法が注目されている。しかし、この方法では、ターゲット面内においてレーザが照射される部分の面積は非常に小さく、小さな照射面からスパッタされて供給される原料に大きな分布が生じる。このためにＰＬＤ法では、基体に形成される強誘電体の膜厚・膜質などに大きな面内分布を生じ、また、同一条件で形成しても全く異なった特性になるなど、再現性について大きな問題がある。
ただし、この特性は、条件を詳細に検討するのには向いており、この特性を生かして成膜特性を検討する手法としてコンビナトリアル法が注目されている。しかしながら、工業的な観点からは、大面積に再現性よく形成できる手法が必須であり、現在のＰＬＤ法は、工業的な使用は困難であるといえる。
上述した種々の膜形成方法に対し、強誘電体膜の形成方法としてスパッタリング法（単にスパッタ法ともいう）が注目されている。スパッタ法は、危険度の高いガスや有毒ガスなどを用いることなく、堆積する膜の表面凹凸（表面モフォロジ）が比較的良いなどの理由により、有望な成膜装置・方法の１つになっている。スパッタ法において、化学量論的組成の強誘電体膜を得るための優れた装置・方法として、酸素ガスや窒素ガスを供給し、膜中の酸素や窒素が欠落するのを防止する反応性スパッタ装置・方法が有望である。
従来から使用されているＲＦスパッタ法（従来スパッタ法）において、酸化物強誘電体を堆積するときには、対象となる化合物（焼結体）ターゲットを用いる。しかしながら、従来スパッタ法では、不活性ガスとしてアルゴン、反応性ガスとして酸素を用いて酸化物強誘電体を形成した場合、基板上に形成された強誘電体膜中の酸素が充分に取り込まれずに、良好な膜質の強誘電体が得られないという問題があった。
このため、強誘電体を堆積した後に、加熱炉などを用いた酸素中でのアニーリングと呼ばれる加熱処理により、基体の上に形成した強誘電体膜の膜質を改善する必要があった。従って、上記従来スパッタ法では、アニーリングという工程が追加され、製造プロセスに煩雑性が増すという問題があった。また、このアニーリング工程では、一定の膜質を得るように制御するため、温度などの条件を厳密に管理する必要があった。加えて、形成する膜の材質によっては、アニーリング処理を行うことができない場合もあった。
また、スパッタ膜の膜品質を改善する方法として、電子サイクロトロン共鳴（ＥＣＲ）によりプラズマを発生させ、このプラズマの発散磁界を利用して作られたプラズマ流を基板に照射し、同時に、ターゲットと接地間に高周波又は負の直流電圧を印加し、上記ＥＣＲで発生させたプラズマ流中のイオンをターゲットに引き込み衝突させてスパッタリングし、膜を基板に堆積させるＥＣＲスパッタ法がある。
従来のスパッタ法では、０．１Ｐａ程度以上のガス圧力でないと安定なプラズマは得られないのに対し、ＥＣＲスパッタ法では、安定なＥＣＲプラズマが０．０１Ｐａ台の圧力で得られる特徴を持つ。また、ＥＣＲスパッタ法は、高周波又は負の直流高電圧により、ＥＣＲにより生成した粒子をターゲットに当ててスパッタリングを行うため、低い圧力でスパッタリングができる。
ＥＣＲスパッタ法では、基板にＥＣＲプラズマ流とスパッタされた粒子が照射される。ＥＣＲプラズマ流中のイオンは、発散磁界により１０ｅＶから数１０ｅＶのエネルギーを持っている。また、気体が分子流として振る舞う程度の低い圧力でプラズマを生成・輸送しているため、基板に到達するイオンのイオン電流密度も大きく取れる。従って、ＥＣＲプラズマ流中のイオンは、スパッタされて基板上に飛来した原料粒子にエネルギーを与えると共に、原料粒子と酸素との結合反応を促進することとなり、堆積した膜の膜質が改善される。
ＥＣＲスパッタ法では、低い基板温度で高品質の膜が形成できることが特徴となっている。ＥＣＲスパッタ法でいかに高品質な薄膜を堆積し得るかは、例えば、特許文献２，特許文献３，および非特許文献５を参照されたい。さらに、ＥＣＲスパッタ法は、膜の堆積速度が比較的安定しているため、ゲート絶縁膜などの極めて薄い膜を、膜厚の制御よく形成するのに適している。また、ＥＣＲスパッタ法で堆積した膜の表面モフォロジは、原子スケールのオーダーで平坦である。従って、ＥＣＲスパッタ法は、高誘電率ゲート絶縁膜の形成だけでなく、前述したＦｅＲＡＭに必要な強誘電体膜の形成や金属電極膜の形成にとって有望な方法であると言える。
ＥＣＲスパッタ法を用いた強誘電体膜の検討についてもいくつか報告されている。例えば、特許文献４，特許文献５，非特許文献６では、バリウム又はストロンチウムを含む強誘電体の製造について報告している。また、非特許文献７では、Ｂａ2ＮａＮｉ5Ｏ15の製造について報告している。さらに、非特許文献８では、Ｂｉ4Ｔｉ3Ｏ12の製造について報告している。
しかしながら、従来では、ＥＣＲスパッタ法を用いても、先人らは従来スパッタ法と同様の方法として捉えた思想により条件を選択し、強誘電体材料からなる膜を形成しようとしていた。このため、従来では、ＥＣＲスパッタ法を用いて強誘電体膜を形成しても、ＦｅＲＡＭに適用できる良好な強誘電性を示すことができなかった。
上述したようなメモリを取り巻く状況に対し、強誘電体の分極量により半導体の状態を変化させる（チャネルを形成する）などの効果によりメモリを実現させるのではなく、図１２９に示すように、半導体基板１２９０１の上部に直接形成した強誘電体層１２９０２の抵抗値を変化させ、結果としてメモリ機能を実現する技術が提案されている（特許文献６参照）。強誘電体層１２９０２の抵抗値の制御は、電極１２９０３と電極１２９０４との間に電圧を印加することで行う。
特開平８−０３１９６０号公報 特許第２８１４４１６号公報 特許第２７７９９９７号公報 特開平１０−１５２３９７号公報 特開平１０−１５２３９８号公報 特開平７−２６３６４６号公報 特開２００３−７７９１１号公報
サイモン・ジー著、「フィジクス・オブ・セミコンダクター・デバイス」、１９８１年、（S.M.Sze,"Physics of Semiconductor Devices",John Wiley and Sons,Inc.） 舛岡富士雄著、応用物理、７３巻、第９号、頁１１６６、２００４年 塩嵜忠 監修、「強誘電体材料の開発と応用」、シーエムシー出版 猪俣浩一郎、田原修一、有本由弘編、「ＭＲＡＭ技術−基礎からＬＳＩ応用まで−」、サイペック 天沢他、J.Vac.Sci.Technol.,B17,no.5,2222(1999). 松岡他、J.Appl.Phys.,76(3),1768,(1994). 渡津他、「粉体及び粉末冶金」、第４４号、８６頁、１９９７年 増本他、Appl.Phys.Lett.,58,243,(1991)．
しかしながら、図１２９に示した特許文献６に提案されている構造は、前述したＭＦＳ型ＦｅＲＡＭのゲート電極直下と同様に、半導体の上に強誘電体層を備える構造となっている。従って、図１２９に示す素子では、ＭＦＳ型ＦｅＲＡＭの製造過程に最大の問題となる半導体上の良質な強誘電体層の形成が困難であるばかりでなく、半導体と強誘電体層との間に半導体酸化物が形成されてしまい、減分極電界の発生や多くの欠陥の発生が特性に大きく影響し、長時間のデータ保持は不可能であることが予想される。実際、図１２９に示す素子では、２分程度の保持時間しか達成されておらず、１分程度でデータの再書き込みを強いられることになる。
図１２９に示す素子に見られる電流電圧ヒステリシスは、半導体基板１２９０１と強誘電体層１２９０２の界面に発生した欠陥に、電子又はホールが捕獲（トラップ）されるために起きるとされている。このため、特許文献６では、電気伝導に関連するキャリア数が少ない材料が好ましく、半導体基板１２９０１が適しているとしている。しかし、界面欠陥のキャリアトラップ現象を用いているために、捕獲するトラップが多くなれば、トラップの増加に伴うリーク電流によりデータ保持時間は短くなる。これに対し、半導体基板１２９０１の上に界面なく強誘電体層１２９０２を形成し、リーク電流を少なくすれば、キャリアの捕獲は発現せず、メモリの効果はなくなる。これらの矛盾により、図１２９に示す素子では、長時間のメモリ保持を行うには原理的に不適であるものであった。
本発明は、以上のような問題点を解消するためになされたものであり、より安定に記憶保持が行えるメモリ装置が構成できるなど、金属酸化物を用いて安定した動作が得られる素子を提供できるようにすることを目的とする。
本発明に係る２安定抵抗値取得装置は、基板の上に形成されて少なくとも２つの金属を含んだ金属酸化物から構成された所定の厚さの第１金属酸化物層と、この第１金属酸化物層の一方の面に接して形成された第１電極と、第１金属酸化物層の他方の面に接して形成された第２電極と、基板の上に形成された非晶質状態の非晶質層と、この非晶質層の上に形成されて結晶状態の導電性材料から構成された上記第１電極，この第１電極の上に形成された上記第１金属酸化物層，及びこの第１金属酸化物層の上に形成された上記第２電極より構成された複数の素子と、これら素子の間の非晶質層の上に接して形成されて金属酸化物から構成された分離層とを少なくとも備え、分離層により複数の素子が分離され、金属酸化物は、印加された電気信号により抵抗値が変化する。この場合、第１金属酸化物層と分離層とは、一体に形成されているようにしてもよい。
上記２安定抵抗値取得装置において、金属酸化物は、印加された電気信号により抵抗値が変化するものである。例えば、金属酸化物は、第１電圧値以上の電圧印加により第１抵抗値を持つ第１状態となり、第１電圧とは極性の異なる第２電圧値以下の電圧印加により第１抵抗値と異なる第２抵抗値を持つ第２状態となる。また、例えば、金属酸化物は、第１電圧値を超える電圧印加により第１抵抗値を持つ第１状態となり、第１電圧を超えない範囲の第２電圧値を超える電圧印加により第１抵抗値より高い第２抵抗値を持つ第２状態となる。
上記２安定抵抗値取得装置において、金属酸化物は、少なくとも第１金属，及び酸素から構成された基部層と、第１金属，第２金属，及び酸素からなり、基部層の中に分散された複数の微粒子とを少なくとも備えるものである。このとき、基部層は、第１金属，第２金属，及び酸素から構成され、化学量論的組成に比較して第２金属の組成比が小さいものであればよい。また、基部層は、第１金属，第２金属，及び酸素の柱状結晶を含むものであってもよい。また、金属酸化物は、基部層に接して配置され、少なくとも第１金属，及び酸素から構成され、柱状結晶及び非晶質の少なくとも１つである金属酸化物単一層を備えるものであってもよい。また、金属酸化物単一層は、第１金属，第２金属，及び酸素の化学量論的組成に比較して第２金属の組成比が小さいものである。また、金属酸化物単一層は、微粒子を含まない。なお、第１金属はチタンであり、第２金属はビスマスであり、基部層は、化学量論的組成に比較して過剰なチタンを含む層からなる非晶質状態であればよい。上記２安定抵抗取得装置において、金属酸化物は、強誘電体であってもよい。
上記２安定抵抗値取得装置において、第１電極は、ルテニウム、白金の少なくとも１つから構成され、同一材料による単層構造，複数材料による積層構造の少なくとも１つであればよい。また、基板は導電性材料から構成されたものであってもよい。また、第１電極と基板とは同一であってもよい。
本発明に係る２安定抵抗値取得装置の製造法は、上述した２安定抵抗値取得装置の製造方法であり、基板の上に形成されて少なくとも２つの金属を含んだ金属酸化物から構成された所定の厚さの第１金属酸化物層と、この第１金属酸化物層の一方の面に形成された第１電極と、第１金属酸化物層の他方の面に形成された第２電極とを少なくとも備えた２安定抵抗値取得装置の製造方法であって、所定の組成比で供給された不活性ガスと酸素ガスとからなる第１プラズマを生成し、少なくとも第１金属及び第２金属から構成されたターゲットに負のバイスを印加して第１プラズマより発生した粒子をターゲットに衝突させてスパッタ現象を起こし、ターゲットを構成する材料を堆積することで、第１金属，第２金属及び酸素から構成された金属酸化物からなる第１金属酸化物層を形成する第１工程を備え、第１プラズマは、電子サイクロトロン共鳴により生成されて発散磁界により運動エネルギーが与えられた電子サイクロトロン共鳴プラズマであり、基板は所定温度に加熱された状態とするようにしたものである。
上記２安定抵抗値取得装置の製造方法において、金属酸化物からなる層の表面に、所定の組成比で供給された不活性ガスと反応性ガスとからなる第２プラズマを照射する第２工程を備え、第２プラズマは、電子サイクロトロン共鳴により生成されて発散磁界により運動エネルギーが与えられた電子サイクロトロン共鳴プラズマであればよい。また、反応性ガスは、酸素ガスであればよい。また、第１工程において、基板は、金属酸化物のキュリー点温度以下に加熱したほうがよい。また、基板に、プラズマにより生成されるイオンエネルギーを制御するための電圧を印加するようにしてもよい。なお、第１金属はチタンであり、第２金属はビスマスであればよい。また、ターゲットは、少なくとも第１金属と第２金属と酸素とから構成されたものであればよい。
以上説明したように、本発明によれば、少なくとも２つの金属を含んだ金属酸化物から構成された所定の厚さの第１金属酸化物層の一方の面に第１電極を用意し、他方の面に第２電極を用意して素子を構成するようにしたので、より安定に記憶保持が行えるメモリ装置が構成できるなど、金属酸化物を用いて安定した動作が得られる素子を提供できるようになるという優れた効果が得られる。
図１Ａは、本発明の実施の形態における２安定抵抗値取得装置（強誘電体素子）の構成例を示す断面図である。 図１Ｂは、図１Ａに示す素子の部分を示す断面図である。 図２は、図１Ａに示す素子の電流電圧特性を示す特性図である。 図３は、図１Ａに示した素子におけるデータ保持について示す特性図である。 図４Ａは、図１Ａに示す素子の製造方法例について説明する工程図である。 図４Ｂは、図１Ａに示す素子の製造方法例について説明する工程図である。 図４Ｃは、図１Ａに示す素子の製造方法例について説明する工程図である。 図４Ｄは、図１Ａに示す素子の製造方法例について説明する工程図である。 図５は、ＥＣＲスパッタ装置の概略的な構成例を示す模式的な断面図である。 図６は、ＥＣＲスパッタ法を用いてＢｉ4Ｔｉ3Ｏ12を成膜した場合の、導入した酸素流量に対する成膜速度の変化を示した特性図である。 図７Ａは、強誘電体層１０４の構成例として作製した薄膜の断面を透過型電子顕微鏡で観察した結果を示す顕微鏡写真である。 図７Ｂは、強誘電体層１０４の構成例として作製した薄膜の断面を透過型電子顕微鏡で観察した結果を示す顕微鏡写真である。 図７Ｃ強誘電体層１０４の構成例として作製した薄膜の断面を透過型電子顕微鏡で観察した結果を示す顕微鏡写真である。 図７Ｄは、強誘電体層１０４の構成例として作製した薄膜の断面を透過型電子顕微鏡で観察した結果を示す顕微鏡写真である。 図７ａは、強誘電体層１０４の構成例として作製した薄膜の断面を透過型電子顕微鏡で観察した結果の状態を模式的に示した模式図である。 図７ｂは、強誘電体層１０４の構成例として作製した薄膜の断面を透過型電子顕微鏡で観察した結果の状態を模式的に示した模式図である。 図７ｃは、強誘電体層１０４の構成例として作製した薄膜の断面を透過型電子顕微鏡で観察した結果の状態を模式的に示した模式図である。 図７ｄは、強誘電体層１０４の構成例として作製した薄膜の断面を透過型電子顕微鏡で観察した結果の状態を模式的に示した模式図である。 図８は、膜形成時の基板温度条件に対する成膜速度と屈折率の変化を示したものである。 図９は、強誘電体層１０４の他の構成例を示す模式的な断面図である。 図１０Ａは、本発明の実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１０Ｂは、本発明の実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１０Ｃは、本発明の実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１０Ｄは、本発明の実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１１Ａは、本実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１１Ｂは、本実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１１Ｃは、本実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１１Ｄは、本実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１１Ｅは、本実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１２Ａは、本実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１２Ｂは、本実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１２Ｃは、本実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１２Ｄは、本実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１３は、本実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１４は、本実施の形態に係る他の強誘電体素子の構成例を示す模式的な断面図である。 図１５は、図１に示す素子の強誘電体層１０４に所定の電圧が印加された状態として一定の電流が流れた後に、＋０．５Ｖの電圧が印加されたときに流れる電流値を観察した結果を示す特性図である。 図１６は、図１に示す素子をパルス電圧により駆動する動作例を示すタイミングチャートである。 図１７は、図１６に示す駆動制御による電流値の変化を示す特性図である。 図１８は、図１に示す素子の多値動作について説明するための説明図である。 図１９は、図１に示す素子の多値動作について説明するための説明図である。 図２０は、図１に示す素子の多値動作について説明するための説明図である。 図２１は、他の金属材料から電極を構成した場合の電流電圧特性を示す特性図である。 図２２は、他の金属材料から電極を構成した場合の電流電圧特性を示す特性図である。 図２３は、他の金属材料から電極を構成した場合の電流電圧特性を示す特性図である。 図２４は、他の金属材料から電極を構成した場合のデータ保持について示す特性図である。 図２５Ａは、２つ以上の金属から構成された酸化物よりなる強誘電体（薄膜）の一般的な電流電圧特性を示す特性図である。 図２５Ｂは、２つ以上の金属から構成された酸化物よりなる強誘電体（薄膜）の一般的な電流電圧特性を示す特性図である。 図２６は、絶縁破壊（ブレイクダウン）の過程を示す特性図である。 図２７は、所定の膜厚以上とした強誘電体層１０４の電圧電流特性を示す特性図である。 図２８は、複数の素子に対してＥＣＲプラズマを照射してＥＯ処理をする状態を説明するための説明図である。 図２９は、＋１．６Ｖで低抵抗状態になだらかに遷移する素子において、＋１Ｖの電圧を印加した場合の素子の抵抗値の変化を示す説明図である。 図３０は、上部電極と下部電極層との間に一定電圧（例えば１．２Ｖ）を印加したときの、素子の抵抗値の時間変化を示す説明図である。 図３１は、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図３２Ａは、図３１に示す素子の製造方法例を示す工程図である。 図３２Ｂは、図３１に示す素子の製造方法例を示す工程図である。 図３２Ｃは、図３１に示す素子の製造方法例を示す工程図である。 図３２Ｄは、図３１に示す素子の製造方法例を示す工程図である。 図３２Ｅは、図３１に示す素子の製造方法例を示す工程図である。 図３３は、図３１に示す素子の下部電極層３１０３と上部電極３１０６との間に電圧を印加したときの電流密度の変化の状態を示す特性図である。 図３４は、図３１に示す素子におけるデータ保持される時間について説明するための説明図である。 図３５Ａは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図３５Ｂは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図３５Ｃは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図３５Ｄは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図３６は、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図３７は、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図３８Ａは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図３８Ｂは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図３８Ｃは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図３９は、強誘電体層３１０４の上の絶縁層３１０５を構成する材料及び膜厚と電流密度との関係を示す特性図である。 図４０Ａは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図４０Ｂは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図４０Ｃは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図４０Ｄは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図４０Ｅは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図４１は、下部電極層３１０３と上部電極３１０６との間に流れる電流値と、電極間に電流検出用の電圧を印加したときに測定される電流との関係を示す特性図である。 図４２は、図３１に示す素子をパルス電圧により駆動する動作例を示すタイミングチャートである。 図４３は、図４２に示す駆動制御による電流値の変化を示す特性図である。 図４４Ａは、図３１に示す素子を電流を制御するスイッチ素子として用いる場合について説明する説明図である。 図４４Ｂは、図３１に示す素子を電流を制御するスイッチ素子として用いる場合について説明する説明図である。 図４５は、図３１に示す素子を電流を制御するスイッチ素子として用いる場合の制御シーケンスを示すタイミングチャートである。 図４６は、図３１に示す素子の多値動作について説明するための説明図である。 図４７は、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図４８Ａは、本発明の実施の形態における素子の製造方法例を示す工程図である。 図４８Ｂは、本発明の実施の形態における素子の製造方法例を示す工程図である。 図４８Ｃは、本発明の実施の形態における素子の製造方法例を示す工程図である。 図４８Ｄは、本発明の実施の形態における素子の製造方法例を示す工程図である。 図４８Ｅは、本発明の実施の形態における素子の製造方法例を示す工程図である。 図４９は、図４７に示す素子の下部電極層４７０３と上部電極４７０６との間に電圧を印加したときの電流変化の状態を示す特性図である。 図５０Ａは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５０Ｂは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５０Ｃは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５０Ｄは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５１は、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５２は、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５３Ａは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５３Ｂは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５３Ｃは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５４Ａは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５４Ｂは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５４Ｃは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５４Ｄは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５４Ｅは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５５は、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図５６は、シリコン基板の上に形成されたビスマスとチタンとを含む金属酸化物層の断面状態を透過型電子顕微鏡により観察した結果を模式的に示す断面図である。 図５７は、ルテニウム電極層の上に形成されたビスマスとチタンとを含む金属酸化物層の断面状態を透過型電子顕微鏡により観察した結果を示す顕微鏡写真である。 図５８は、ルテニウム電極層の上に形成されたビスマスとチタンとを含む金属酸化物層の断面状態を透過型電子顕微鏡により観察した結果を模式的に示す断面図である。 図５９は、積層構造の絶縁層における電気的特性を示す特性図である。 図６０は、ルテニウム電極層の上に、五酸化タンタル層，二酸化シリコン層，五酸化タンタル層の順に積層された絶縁層を介して形成されたビスマスとチタンとを含む金属酸化物層の断面状態を透過型電子顕微鏡により観察した結果を示す顕微鏡写真である。 図６１は、ルテニウム電極層の上に、五酸化タンタル層，二酸化シリコン層，五酸化タンタル層の順に積層された絶縁層を介して形成されたビスマスとチタンとを含む金属酸化物層の断面状態を透過型電子顕微鏡により観察した結果を模式的に示す断面図である。 図６２は、本発明の実施の形態における金属酸化物層を用いた素子の構成例を模式的に示す断面図である。 図６３Ａは、図６２に示す機能素子の製造方法例を示す工程図である。 図６３Ｂは、図６２に示す機能素子の製造方法例を示す工程図である。 図６３Ｃは、図６２に示す機能素子の製造方法例を示す工程図である。 図６３Ｄは、図６２に示す機能素子の製造方法例を示す工程図である。 図６３Ｅは、図６２に示す機能素子の製造方法例を示す工程図である。 図６３Ｆは、図６２に示す機能素子の製造方法例を示す工程図である。 図６４は、図６２に示す素子の下部電極層６２０３と上部電極６２０７との間に電圧を印加したときの電流変化の状態を示す特性図である。 図６５Ａは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図６５Ｂは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図６５Ｃは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図６５Ｄは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図６６Ａは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図６６Ｂは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図６７Ａは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図６７Ｂは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図６８は、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図６９Ａは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図６９Ｂは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図６９Ｃは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図６９Ｄは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図６９Ｅは、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図７０は、本発明の実施の形態における他の素子の構成例を模式的に示す断面図である。 図７１は、図６２に示す素子の多値動作について説明するための説明図である。 図７２は、図１Ａに示す素子の他の電流電圧特性を示す特性図である。 図７３は、強誘電体層１０４の構成例として作製した薄膜の断面を透過型電子顕微鏡で観察した結果を示す顕微鏡写真である。 図７４は、図１Ａに示す素子の他の電流電圧特性を示す特性図である。 図７５は、図３１に示す素子の他の電流電圧特性を示す特性図である。 図７６は、図７５に電流電圧特性を示す素子におけるデータ保持について示す特性図である。 図７７は、図１Ａに示す素子の他の電流電圧特性を示す特性図である。 図７８は、低抵抗状態を説明するための説明図である。 図７９は、低抵抗状態を説明するための説明図である。 図８０は、高抵抗状態を説明するための説明図である。 図８１は、高抵抗状態を説明するための説明図である。 図８２は、低抵抗状態を説明するための説明図である。 図８３は、低抵抗状態を説明するための説明図である。 図８４は、図１Ａに示す素子の他の電流電圧特性を示す特性図である。 図８５は、パルス駆動における図１Ａに示す素子の他の電流電圧特性を示す特性図である。 図８６Ａは、本発明の実施の形態における三端子素子の構成例を概略的に示す模式的な断面図及び特性図である。 図８６Ｂは、本発明の実施の形態における三端子素子の構成例を概略的に示す模式的な断面図及び特性図である。 図８６Ｃは、本発明の実施の形態における三端子素子の構成例を概略的に示す模式的な断面図及び特性図である。 図８７は、ゲート電極８６０３により異なるゲート電圧を印加したときにソース電極８６０５とドレイン電極８６０６との間に流れる電流の変化について示す特性図である。 図８８は、ゲート電圧によるＯＮ及びＯＦＦの各状態の変化について示す説明図である。 図８９は、ゲート電圧として＋１Ｖを印加してＯＦＦ状態とした後に、ソース・ドレイン間に印加する読み出し電圧を０Ｖから０．２Ｖへと高くしたときに流れる電流の状態を示す特性図である。 図９０Ａは、図８６Ａ及び図８６Ｂに示した三端子素子の製造方法例について説明する工程図である。 図９０Ｂは、図８６Ａ及び図８６Ｂに示した三端子素子の製造方法例について説明する工程図である。 図９０Ｃは、図８６Ａ及び図８６Ｂに示した三端子素子の製造方法例について説明する工程図である。 図９０Ｄは、図８６Ａ及び図８６Ｂに示した三端子素子の製造方法例について説明する工程図である。 図９１は、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図９２Ａは、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図９２Ｂは、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図９３は、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図９３Ｂは、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図９４は、ゲート電極８６０３に直流のゲート電圧を印加したときの金属酸化物層８６０４における電流−電圧特性を示す特性図である。 図９５は、図８６Ａ及び図８６Ｂに示す三端子素子に印加する所定のパルス幅の所定のパルス電圧の状態を説明する説明図である。 図９６は、所定のパルス幅の所定のパルス電圧を所定回数印加する毎に、ソース・ドレイン間より読み出された電流値の変化を示す特性図である。 図９７Ａは、本発明の実施の形態における三端子素子の構成例を概略的に示す模式的な断面図である。 図９７Ｂは、本発明の実施の形態における三端子素子の構成例を概略的に示す模式的な断面図である。 図９８Ａは、図９７Ａ及び図９７Ｂに示した三端子素子の製造方法例について説明する工程図である。 図９８Ｂは、図９７Ａ及び図９７Ｂに示した三端子素子の製造方法例について説明する工程図である。 図９８Ｃは、図９７Ａ及び図９７Ｂに示した三端子素子の製造方法例について説明する工程図である。 図９８Ｄは、図９７Ａ及び図９７Ｂに示した三端子素子の製造方法例について説明する工程図である。 図９８Ｅは、図９７Ａ及び図９７Ｂに示した三端子素子の製造方法例について説明する工程図である。 図９９は、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図１００Ａは、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図１００Ｂは、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図１０１は、図９７Ａ及び図９７Ｂに示す三端子素子をパルス電圧により駆動する動作例を示すタイミングチャートである。 図１０２Ａは、本発明の実施の形態における三端子素子の構成例を概略的に示す模式的な断面図である。 図１０２Ｂは、本発明の実施の形態における三端子素子の構成例を概略的に示す模式的な断面図である。 図１０３Ａは、図１０２Ａ及び図１０２Ｂに示した三端子素子の製造方法例について説明する工程図である。 図１０３Ｂは、図１０２Ａ及び図１０２Ｂに示した三端子素子の製造方法例について説明する工程図である。 図１０３Ｃは、図１０２Ａ及び図１０２Ｂに示した三端子素子の製造方法例について説明する工程図である。 図１０３Ｄは、図１０２Ａ及び図１０２Ｂに示した三端子素子の製造方法例について説明する工程図である。 図１０３Ｅは、図１０２Ａ及び図１０２Ｂに示した三端子素子の製造方法例について説明する工程図である。 図１０４は、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図１０５Ａは、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図１０５Ｂは、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図１０６Ａは、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図１０６Ｂは、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図１０７Ａは、図１０６Ａ及び図１０６Ｂに示した三端子素子の製造方法例について説明する工程図である。 図１０７Ｂは、図１０６Ａ及び図１０６Ｂに示した三端子素子の製造方法例について説明する工程図である。 図１０７Ｃは、図１０６Ａ及び図１０６Ｂに示した三端子素子の製造方法例について説明する工程図である。 図１０７Ｄは、図１０６Ａ及び図１０６Ｂに示した三端子素子の製造方法例について説明する工程図である。 図１０７Ｅは、図１０６Ａ及び図１０６Ｂに示した三端子素子の製造方法例について説明する工程図である。 図１０７Ｆは、図１０６Ａ及び図１０６Ｂに示した三端子素子の製造方法例について説明する工程図である。 図１０８は、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図１０９Ａは、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図１０９Ｂは、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。 図１１０は、本発明の実施の形態におけるメモリ素子の構成例を概略的に示す模式的な断面図である。 図１１１は、読み出し及び書き込みの動作を示すタイミングチャートである。 図１１２Ａは、図１１０に示したメモリ素子の製造方法例について説明する工程図である。 図１１２Ｂは、図１１０に示したメモリ素子の製造方法例について説明する工程図である。 図１１２Ｃは、図１１０に示したメモリ素子の製造方法例について説明する工程図である。 図１１２Ｄは、図１１０に示したメモリ素子の製造方法例について説明する工程図である。 図１１２Ｅは、図１１０に示したメモリ素子の製造方法例について説明する工程図である。 図１１２Ｆは、図１１０に示したメモリ素子の製造方法例について説明する工程図である。 図１１３Ａは、本発明の実施の形態における他のメモリ素子の構成例を概略的に示す模式的な断面図である。 図１１３Ｂは、本発明の実施の形態における他のメモリ素子の構成例を概略的に示す模式的な断面図である。 図１１４Ａは、本発明の実施の形態における他のメモリ素子の構成例を概略的に示す模式的な断面図である。 図１１４Ｂは、本発明の実施の形態における他のメモリ素子の構成例を概略的に示す模式的な断面図である。 図１１４Ｃは、本発明の実施の形態における他のメモリ素子の構成例を概略的に示す模式的な断面図である。 図１１５Ａは、本発明の実施の形態における他のメモリ素子の構成例を概略的に示す模式的な断面図である。 図１１５Ｂは、本発明の実施の形態における他のメモリ素子の構成例を概略的に示す模式的な断面図である。 図１１５Ｃは、本発明の実施の形態における他のメモリ素子の構成例を概略的に示す模式的な断面図である。 図１１５Ｄは、本発明の実施の形態における他のメモリ素子の構成例を概略的に示す模式的な断面図である。 図１１５Ｅは、本発明の実施の形態における他のメモリ素子の構成例を概略的に示す模式的な断面図である。 図１１５Ｆは、本発明の実施の形態における他のメモリ素子の構成例を概略的に示す模式的な断面図である。 図１１６は、ビット電極１１００５に直流の電圧を印加したときのメモリ層１１００６における電流−電圧特性を示す特性図である。 図１１７は、図１１０に示すメモリ素子に印加する所定のパルス幅の所定のパルス電圧の状態を説明する説明図である。 図１１８は、所定のパルス幅の所定のパルス電圧を所定回数印加する毎に、電極間より読み出された電流値の変化を示す特性図である。 図１１９Ａは、素子分離構造の製造法法例を示す工程図である。 図１１９Ｂは、素子分離構造の製造法法例を示す工程図である。 図１１９Ｃは、素子分離構造の製造法法例を示す工程図である。 図１１９Ｄは、素子分離構造の製造法法例を示す工程図である。 図１１９Ｅは、素子分離構造の製造法法例を示す工程図である。 図１１９Ｆは、素子分離構造の製造法法例を示す工程図である。 図１２０は、本発明の実施の形態における素子分離構造の構成例を示す断面図である。 図１２１Ａは、本発明の実施の形態における素子分離構造の製造方法例を説明する工程図である。 図１２１Ｂは、本発明の実施の形態における素子分離構造の製造方法例を説明する工程図である。 図１２１Ｃは、本発明の実施の形態における素子分離構造の製造方法例を説明する工程図である。 図１２１Ｄは、本発明の実施の形態における素子分離構造の製造方法例を説明する工程図である。 図１２１Ｅは、本発明の実施の形態における素子分離構造の製造方法例を説明する工程図である。 図１２２は、基板温度の条件と形成される金属酸化物層の状態との関係を示す説明図である。 図１２３は、下部電極１０３と上部電極１３６との間に電源により電圧を印加し、電圧を印加したときの電流を電流計により観測した結果を示す特性図である。 図１２４は、ＥＯ処理の後で、下部電極１０３と上部電極１３６との間に電源により電圧を印加し、電圧を印加したときの電流を電流計により観測した結果を示す特性図である。 図１２５は、本発明の実施の形態における他の素子分離構造の構成例を示す断面図である。 図１２６Ａは、本発明の実施の形態における他の素子分離構造の製造方法例を説明する工程図である。 図１２６Ｂは、本発明の実施の形態における他の素子分離構造の製造方法例を説明する工程図である。 図１２６Ｃは、本発明の実施の形態における他の素子分離構造の製造方法例を説明する工程図である。 図１２６Ｄは、本発明の実施の形態における他の素子分離構造の製造方法例を説明する工程図である。 図１２６Ｅは、本発明の実施の形態における他の素子分離構造の製造方法例を説明する工程図である。 図１２７は、従来よりある素子の構成例を示す構成図である。 図１２８は、従来よりある素子の構成例を示す構成図である。 図１２９は、従来よりある素子の構成例を示す構成図である。
以下、本発明の実施の形態について図を参照して説明する。図１Ａは、本発明の実施の形態における２安定抵抗値取得装置の構成例を概略的に示す模式的な断面図であり、図１Ｂは、部分断面図である。以下では、強誘電体特性を示す金属酸化物の層（強誘電体層１０４）を用いた強誘電体素子に適用した場合について説明する。図１Ａに示す素子は、例えば、単結晶シリコンからなる基板１０１の上に絶縁層１０２，下部電極層１０３，例えばＢｉとＴｉとＯとから構成された膜厚３０〜２００ｎｍ程度の強誘電体層１０４，上部電極１０５を備えるようにしたものである。
基板１０１は、半導体，絶縁体，金属などの導電性材料のいずれから構成されていてもよい。基板１０１が絶縁材料から構成されている場合、絶縁層１０２はなくてもよい。また、基板１０１が導電性材料から構成されている場合、絶縁層１０２，下部電極層１０３はなくてもよく、この場合、導電性材料から構成された基板１０１が、下部電極となる。
下部電極層１０３，上部電極１０５は、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）などの貴金属を含む遷移金属の金属から構成されていればよい。また、下部電極層１０３，上部電極１０５は、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ2）、酸化亜鉛（ＺｎＯ）、鉛酸スズ（ＩＴＯ）、フッ化ランタン（ＬａＦ3）などの遷移金属の窒化物や酸化物やフッ化物等の化合物、さらに、これらを積層した複合膜であってもよい。
強誘電体層１０４は、酸化物強誘電体から構成されたものであり、例えば、ペロブスカイト構造を持つ材料、又は、擬イルメナイト構造を持つ材料、さらに、タングステン・ブロンズ構造を持つ材料、ビスマス層状構造を持つ材料、パイロクロア構造を持つ材料から構成されていればよい。詳細には、ＢａＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3、ＬｉＮｂＯ3、ＬｉＴａＯ3、ＰｂＮｂ3Ｏ6、ＰｂＮａＮｂ5Ｏ15、Ｃｄ2Ｎｂ2Ｏ7、Ｐｂ2Ｎｂ2Ｏ7、Ｂｉ4Ｔｉ3Ｏ12、（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9などが挙げられる。
なお、強誘電体層１０４は、少なくとも２つの金属を含む酸化物，窒化物，フッ化物などの、一般に強誘電特性を示す材料から構成されていることを示しており、膜厚条件などにより強誘電特性を示さない状態も含んでいる。また、以降で記載している「強誘電体」についても、少なくとも２つの金属から構成された金属化物からなる一般に強誘電特性を示すとされている材料を示している。
図１Ａ及び図１Ｂに示した強誘電体素子の具体例について説明すると、例えば、下部電極層１０３は、膜厚１０ｎｍのルテニウム膜であり、強誘電体層１０４は、膜厚４０ｎｍのＢｉ4Ｔｉ3Ｏ12膜であり、上部電極１０５は、金から構成されたものである。なお、前述したように、基板１０１及び絶縁層１０２の構成は、これに限るものではなく、電気特性に影響を及ぼさなければ、他の材料も適当に選択できる。
次に、強誘電体層１０４について、より詳細に説明する。強誘電体層１０４は、図１Ｂに拡大して示すように、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成に比較して過剰なチタンを含む層からなる基部層１４１の中に、Ｂｉ4Ｔｉ3Ｏ12の結晶からなる粒径３〜１５ｎｍ程度の複数の微結晶粒１４２が分散されて構成されたものである。これは、透過型電子顕微鏡の観察により確認されている。基部層１４１は、ビスマスの組成がほぼ０となるＴｉＯxの場合もある。言い換えると、基部層１４１は、２つの金属から構成されている金属酸化物において、いずれかの金属が化学量論的な組成に比較して少ない状態の層である。なお、図１Ｂは、強誘電体層１０４の概略的な状態を模式的に示す断面図である。
このような強誘電体層１０４を用いた強誘電体素子によれば、以降に説明するように、２つの状態が保持される機能素子が実現できる。図１Ａ及び図１Ｂに示す強誘電体素子の特性について説明する。この特性は、下部電極層１０３と上部電極１０５との間に電圧を印加することで調査されたものである。下部電極層１０３と上部電極１０５との間に電源により電圧を印加し、電圧を印加したときの電流を電流計により観測すると、図２に示す結果が得られた。図２において、縦軸は、電流値を面積で除した電流密度である。
以下、図２を説明し、あわせて図１Ａ及び図１Ｂに示す強誘電体素子の動作原理を説明する。ただし、ここで説明する電圧値や電流値は、実際の素子で観測されたものを例としている。従って、本現象は、以下に示す数値に限るものではない。実際に素子に用いる膜の材料や膜厚、及び他の条件により、他の数値が観測されることがある。
図２は上部電極１０５に印加する電圧をゼロから正の方向に増加させた後にゼロに戻し、さらに負の方向に減少させ、最後に再びゼロに戻したときに強誘電体層１０４の中を流れる電流値が描くヒステリシスの特性を表している。まずはじめに、上部電極１０５に電圧を０Ｖから正の方向に徐々に印加させた場合、強誘電体層１０４を流れる正の電流は比較的少ない（０．１Ｖで約０．０１４Ａ／ｃｍ2程度）。
しかし、０．５Ｖを超えると急激に正の電流値が増加し始める。さらに約１Ｖまで電圧を上げた後、逆に正の電圧を減少させていくと、１Ｖから約０．７Ｖまでは電圧値の減少にも拘わらず、正の電流値はさらに増加する。電圧値が約０．７Ｖ以下になると、電流値も減少に転じるが、このときの正の電流は先と比べて流れやすい状態であり、電流値は０．１Ｖで約１．３Ａ／ｃｍ2程度である（先の約１００倍）。印加電圧をゼロに戻すと、電流値もゼロとなる。
次に上部電極１０５に負の電圧を印加していく。この状態では、負の電圧が小さいときは、前の履歴を引き継ぎ、比較的大きな負の電流が流れる。ところが、−０．５Ｖ程度まで負の電圧を印加すると、負の電流が突然減少し始め、この後、約−１Ｖ程度まで負の電圧を印加しても負の電流値は減少し続ける。最後に、−１Ｖから０Ｖに向かって印加する負の電圧を減少させると、負の電流値も共にさらに減少し、ゼロに戻る。この場合のときは、負の電流は流れ難く、−０．１Ｖで約−０．０３５Ａ／ｃｍ2程度である。
以上に説明したような、強誘電体層１０４中を流れる電流のヒステリシスは、上部電極１０５に印加する電圧により強誘電体層１０４の抵抗値が変化することが原因で発現すると解釈できる。ある一定以上の大きさの正の電圧ＶW1を印加することにより、強誘電体層１０４は電流が流れやすい「低抵抗状態」（データ「１」）に遷移する。一方、ある一定の大きさの負の電圧ＶW0を印加することにより、強誘電体層１０４は電流が流れにくい「高抵抗状態」（データ「０」）に遷移すると考えられる。
強誘電体層１０４には、これらの低抵抗状態と高抵抗状態の２つの安定状態が存在し、各々の状態は、前述した一定以上の正あるいは負の電圧を印加しない限り、各状態を維持する。なお、ＶW1の値は約＋１Ｖ程度であり、ＶW0の値−１Ｖ程度であり、高抵抗状態と低抵抗状態の抵抗比は約１０〜１００程度である。上記のような、電圧により強誘電体層１０４の抵抗がスイッチする現象を用いることで、図１Ａ及び図１Ｂに示す強誘電体素子により、不揮発性で非破壊読み出し動作が可能な機能素子が実現できる。
図１Ａに示す強誘電体素子は、ＤＣ電圧を用いると、メモリ動作は以下のように行う。まず、ＶW1以上の大きさの正の電圧を印加し、強誘電体層１０４を低抵抗状態に遷移させる。これはメモリとしてデータ「１」を書き込むことに対応する。このデータ「１」は、読み出し電圧ＶRにおける電流値ＪR1を観測することにより読み出すことができる。ＶRとしては、状態が遷移しない程度のなるべく小さな値で、かつ抵抗比が十分に現れるような値を選択することが重要となる（上記の例では０．１Ｖ程度が適当）。これにより、低抵抗状態、すなわちデータ「１」を破壊することなく、何回も読み出すことが可能となる。
一方、ＶW0以上の大きさの負の電圧を印加することにより、強誘電体層１０４を高抵抗状態に遷移させ、データ「０」を書き込むことができる。この状態の読み出しはと全く同様に、読み出し電圧ＶRにおける電流値ＪR0を観測することにより、行うことができる（ＪR1／ＪR0≒１０〜１００）。また、電極間に通電がない状態では、強誘電体層１０４は各状態を保持するため不揮発性を有しており、書き込み時と読み出し時以外には、電圧を印加する必要はない。なお、本素子は、電流を制御するスイッチ素子としても用いることができる。
ここで図１Ａに示した強誘電体素子におけるデータ保持特性について、図３に示す。例えば、上部電極１０５に正の電圧ＶW1を印加して、図２に示す低抵抗状態（データ「１」）に遷移させた後、読み出し電圧ＶRを印加して電流値ＪR1を観測する。次に、上部電極１０５に負の電圧ＶW0を印加することで高抵抗状態に遷移させ、データ「０」を書き込んだ状態とし、この後、一定時間毎に上部電極１０５に読み出し電圧ＶRを印加し、電流値ＪR0を観測する。強誘電体素子としてのＯＮ／ＯＦＦ比は、ＪR1／ＪR0の値として表せるので、図３では、ＪR1／ＪR0の値を縦軸とし、上述した観測により得られたＪR1／ＪR0の値の経時に伴う変化を示した。
観測されたＯＮ／ＯＦＦ比は、経時に伴い徐々に減少する傾向が示されているが、充分にデータの判別が可能な範囲である。図３に黒丸で示す観測結果による外挿直線（破線）から予想される１０００分後のＯＮ／ＯＦＦ比は２１程度であり、この時点でも判別は可能である。このように、図１Ａに示す強誘電体素子によれば、少なくとも１０００分の保持時間を有していることがわかる。また、以上の実施の形態では、印加した電圧は直流であったが、適当な幅と強さのパルス電圧を印加しても同様の効果は得られる。
次に、図１Ａに示した強誘電体素子の製造方法例について説明する。なお、以降では、ＥＣＲプラズマスパッタ法を例に各薄膜の形成方法を説明しているが、これに限るものではなく、他の成膜技術や方法を用いるようにしてもよいことは、いうまでもない。
まず、図４Ａに示すように、主表面が面方位（１００）で抵抗率が１〜２Ω-ｃｍのｐ形のシリコンからなる基板１０１を用意し、基板１０１の表面を硫酸と過酸化水素水の混合液と純水と希フッ化水素水とにより洗浄し、このあと乾燥させる。ついで、洗浄・乾燥した基板１０１の上に、絶縁層１０２が形成された状態とする。絶縁層１０２の形成では、上述したＥＣＲスパッタ装置を用い、ターゲットとして純シリコン（Ｓｉ）を用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスを用いたＥＣＲスパッタ法により、基板１０１の上に、表面を覆う程度にＳｉ−Ｏ分子によるメタルモードの絶縁層１０２を形成する。
例えば、１０-5Ｐａ台の内部圧力に設定されているプラズマ生成室内に流量２０sccm程度でＡｒガスを導入し、内部圧力を１０-3〜１０-2Ｐａ程度にし、ここに、２．４５ＧＨｚのマイクロ波（５００Ｗ程度）と０．０８７５Ｔの磁場とを供給して電子サイクロトロン共鳴条件とすることで、プラズマ生成室内にＡｒのプラズマが生成された状態とする。なお、sccmは流量の単位あり、０℃・１気圧の流体が１分間に１ｃｍ3流れることを示す。また、Ｔ（テスラ）は、磁束密度の単位であり、１Ｔ＝１００００ガウスである。
上述したことにより生成されたプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室の側に放出される。また、プラズマ生成室の出口に配置されたシリコンターゲットに、高周波電源より１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、シリコンターゲットにＡｒイオンが衝突してスパッタリング現象が起こり、Ｓｉ粒子が飛び出す。シリコンターゲットより飛び出したＳｉ粒子は、プラズマ生成室より放出されたプラズマ、及び導入されてプラズマにより活性化された酸素ガスと共に基板１０１の表面に到達し、活性化された酸素により酸化され二酸化シリコンとなる。以上のことにより、基板１０１上に二酸化シリコンからなる例えば１００ｎｍ程度の膜厚の絶縁層１０２が形成された状態とすることができる（図４Ａ）。
なお、絶縁層１０２は、この後に形成する下部電極層１０３と上部電極１０５に電圧を印加した時に、基板１０１に電圧が洩れて、所望の電気的特性に影響することがないように絶縁を図るものである。例えば、シリコン基板の表面を熱酸化法により酸化することで形成した酸化シリコン膜を絶縁層１０２として用いるようにしてもよい。絶縁層１０２は、絶縁性が保てればよく、酸化シリコン以外の他の絶縁材料から構成してもよく、また、絶縁層１０２の膜厚は、１００ｎｍに限らず、これより薄くてもよく厚くてもよい。絶縁層１０２は、上述したＥＣＲスパッタによる膜の形成では、基板１０１に対して加熱はしていないが、基板１０１を加熱しながら膜の形成を行ってもよい。
以上のようにして絶縁層１０２を形成した後、今度は、ターゲットとして純ルテニウム（Ｒｕ）を用いた同様のＥＣＲスパッタ法により、絶縁層１０２の上にルテニウム膜を形成することで、図４Ｂに示すように、下部電極層１０３が形成された状態とする。Ｒｕ膜の形成について詳述すると、Ｒｕからなるターゲットを用いたＥＣＲスパッタ装置において、例えば、まず、絶縁層を形成したシリコン基板を４００℃に加熱し、また、プラズマ生成室内に、例えば流量７sccmで希ガスであるＡｒガスを導入し、加えて、例えば流量５sccmでＸｅガスを導入し、プラズマ生成室の内部を、例えば１０-2〜１０-3Ｐａ台の圧力に設定する。
ついで、プラズマ生成室内に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室内に導入し、プラズマ生成室にＡｒとＸｅのＥＣＲプラズマが生成した状態とする。生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置されたルテニウムターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、スパッタリング現象が起き、ルテニウムターゲットよりＲｕ粒子が飛び出す。ルテニウムターゲットより飛び出したＲｕ粒子は、基板１０１の絶縁層１０２表面に到達して堆積する。
以上のことにより、絶縁層１０２の上に、例えば１０ｎｍ程度の膜厚の下部電極層１０３が形成された状態が得られる（図４Ｂ）。下部電極層１０３は、この後に形成する上部電極１０５との間に電圧を印加した時に、強誘電体層１０４に電圧が印加できるようにするものである。従って、導電性が持てればルテニウム以外から下部電極層１０３を構成してもよく、例えば、白金から下部電極層１０３を構成してもよい。ただし、二酸化シリコンの上に白金膜を形成すると剥離しやすいことが知られているが、これを防ぐためには、チタン層や窒化チタン層もしくはルテニウム層などを介して白金層を形成する積層構造とすればよい。また、下部電極層１０３の膜厚も１０ｎｍに限るものではなく、これより厚くてもよく薄くてもよい。
ところで、上述したようにＥＣＲスパッタ法によりＲｕの膜を形成するときに、基板１０１を４００℃に加熱したが、加熱しなくても良い。ただし、加熱を行わない場合、ルテニウムの二酸化シリコンへの密着性が低下するため、剥がれが生じる恐れがあり、これを防ぐために、基板を加熱して膜を形成する方が望ましい。
以上のようにして下部電極層１０３を形成した後、ＢｉとＴｉの割合が４：３の酸化物焼結体（Ｂｉ−Ｔｉ−Ｏ）からなるターゲットを用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図４Ｃに示すように、下部電極層１０３の上に、表面を覆う程度に、強誘電体層１０４が形成された状態とする。
強誘電体層１０４の形成について詳述すると、まず、３００℃〜７００℃の範囲に基板１０１が加熱されている状態とする。また、プラズマ生成室内に、例えば流量２０sccmで希ガスであるＡｒガスを導入し、例えば１０-3Ｐａ〜１０-2Ｐａ台の圧力に設定する。この状態で、プラズマ生成室に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室に導入し、このマイクロ波の導入により、プラズマ生成室にＥＣＲプラズマが生成された状態とする。
生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置された焼結体ターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、焼結体ターゲットにＡｒ粒子が衝突してスパッタリング現象を起こし、Ｂｉ粒子とＴｉ粒子が飛び出す。
焼結体ターゲットより飛び出したＢｉ粒子とＴｉ粒子は、プラズマ生成室より放出されたＥＣＲプラズマ、及び、放出されたＥＣＲプラズマにより活性化した酸素ガスと共に、加熱されている下部電極層１０３の表面に到達し、活性化された酸素により酸化される。なお、反応ガスとしての酸素（Ｏ2）ガスは、以降にも説明するようにＡｒガスとは個別に導入され、例えば、例えば流量１sccmで導入されている。焼結体ターゲットは酸素を含んでいるが、酸素を供給することにより堆積している膜中の酸素不足を防ぐことができる。以上に説明したＥＣＲスパッタ法による膜の形成で、例えば、膜厚４０ｎｍ程度の強誘電体層１０４が形成された状態が得られる（図４Ｃ）。
なお、形成した強誘電体層１０４に、不活性ガスと反応性ガスのＥＣＲプラズマを照射し、膜質を改善するようにしてもよい。反応性ガスとしては、酸素ガスに限らず、窒素ガス，フッ素ガス，水素ガスを用いることができる。また、この膜質の改善は、絶縁層１０２の形成にも適用可能である。また、基板温度を３００℃以下のより低い温度条件として強誘電体層１０４を形成した後に、酸素雰囲気中などの適当なガス雰囲気中で、形成した強誘電体層１０４をアニール（加熱処理）し、膜質の特性を大きく改善するようにしてもよい。
以上のようにして強誘電体層１０４を形成した後、図４Ｄに示すように、強誘電体層１０４の上に、所定の面積のＡｕからなる上部電極１０５が形成された状態とすることで、本実施の形態における金属酸化物薄膜からなる層を用いた素子が得られる。上部電極１０５は、よく知られたリフトオフ法と抵抗加熱真空蒸着法による金の堆積とにより形成できる。なお、上部電極１０５は、例えば、Ｒｕ、Ｐｔ、ＴｉＮなどの他の金属材料や導電性材料を用いるようにしてもよい。なお、Ｐｔを用いた場合、密着性が悪く剥離する可能性があるので、Ｔｉ−Ｐｔ−Ａｕなどの剥離し難い構造とし、この上でフォトリソグラフィーやリフトオフ処理などのパターニング処理をして所定の面積を持つ電極として形成する必要がある。
以上に説明したＥＣＲスパッタによる各層の形成は、図５に示すようなＥＣＲスパッタ装置を用いればよい。図５に示すＥＣＲスパッタ装置について説明すると、まず、処理室５０１とこれに連通するプラズマ生成室５０２とを備えている。処理室５０１は、図示していない真空排気装置に連通し、真空排気装置によりプラズマ生成室５０２とともに内部が真空排気される。処理室５０１には、膜形成対象の基板１０１が固定される基板ホルダ５０４が設けられている。基板ホルダ５０４は、図示しない傾斜回転機構により所望の角度に傾斜し、かつ回転可能とされている。基板ホルダ５０４を傾斜して回転させることで、堆積させる材料による膜の面内均一性と段差被覆性とを向上させることが可能となる。
また、処理室５０１内のプラズマ生成室５０２からのプラズマが導入される開口領域において、開口領域を取り巻くようにリング状のターゲット５０５が備えられている。ターゲット５０５は、絶縁体からなる容器５０５ａ内に載置され、内側の面が処理室５０１内に露出している。また、ターゲット５０５には、マッチングユニット５２１を介して高周波電源５２２が接続され、例えば、１３．５６ＭＨｚの高周波が印加可能とされている。ターゲット５０５が導電性材料の場合、直流の負電圧を印加するようにしても良い。なお、ターゲット５０５は、上面から見た状態で、円形状だけでなく、多角形状態であっても良い。
プラズマ生成室５０２は、真空導波管５０６に連通し、真空導波管５０６は、石英窓５０７を介して導波管５０８に接続されている。導波管５０８は、図示していないマイクロ波発生部に連通している。また、プラズマ生成室５０２の周囲及びプラズマ生成室５０２の上部には、磁気コイル（磁場形成手段）５１０が備えられている。これら、マイクロ波発生部、導波管５０８，石英窓５０７，真空導波管５０６により、マイクロ波供給手段が構成されている。なお、導波管５０８の途中に、モード変換器を設けるようにする構成もある。
図５のＥＣＲスパッタ装置の動作例について説明すると、まず、処理室５０１及びプラズマ生成室５０２内を１０-5Ｐａから１０-4Ｐａに真空排気した後、不活性ガス導入部５１１より不活性ガスであるアルゴンガスを導入し、また、反応性ガス導入部５１２より酸素ガスなどの反応性ガスを導入し、プラズマ生成室５０２内を例えば１０-3〜１０-2Ｐａ程度の圧力にする。この状態で、磁気コイル５１０よりプラズマ生成室５０２内に０．０８７５Ｔの磁場を発生させた後、導波管５０８，石英窓５０７を介してプラズマ生成室５０２内に２．４５ＧＨｚのマイクロ波を導入し、電子サイクロトロン共鳴（ＥＣＲ）プラズマを発生させる。
ＥＣＲプラズマは、磁気コイル５１０からの発散磁場により、基板ホルダ５０４の方向にプラズマ流を形成する。生成されたＥＣＲプラズマのうち、電子は磁気コイル５１０で形成される発散磁場によりターゲット５０５の中を貫通して基板１０１の側に引き出され、基板１０１の表面に照射される。このとき同時に、ＥＣＲプラズマ中のプラスイオンが、電子による負電荷を中和するように、すなわち、電界を弱めるように基板１０１側に引き出され、成膜している層の表面に照射される。このように各粒子が照射される間に、プラスイオンの一部は電子と結合して中性粒子となる。
なお、図５の薄膜形成装置では、図示していないマイクロ波発生部より供給されたマイクロ波電力を、導波管５０８において一旦分岐し、プラズマ生成室５０２上部の真空導波管５０６に、プラズマ生成室５０２の側方から石英窓５０７を介して結合させている。このようにすることで、石英窓５０７に対するターゲット５０５からの飛散粒子の付着が、防げるようになり、ランニングタイムを大幅に改善できるようになる。
次に、強誘電体層１０４を構成するＥＣＲスパッタ法により形成されるＢｉ4Ｔｉ3Ｏ12膜の特性について、より詳細に説明する。発明者らは、ＥＣＲスパッタ法を用いたＢｉ4Ｔｉ3Ｏ12膜の形成について注意深く観察を繰り返すことで、温度と導入する酸素流量によって、形成されるＢｉ4Ｔｉ3Ｏ12膜の組成が制御できることを見いだした。なお、このスパッタ成膜では、ビスマスとチタンが４：３の組成を持つように形成された酸化物焼結体ターゲット（Ｂｉ4Ｔｉ3Ｏx）を用いている。図６は、ＥＣＲスパッタ法を用いてＢｉ4Ｔｉ3Ｏ12を成膜した場合の、導入した酸素流量に対する成膜速度の変化を示した特性図である。図６は、基板に単結晶シリコンを用い、基板温度を４２０℃とした条件の結果である。
図６より、酸素流量が０〜０．５sccmと小さいとき、酸素流量が０．５〜０．８sccmの時、酸素流量が０．８sccm以降の時の領域に分かれることがわかる。この特性について、高周波誘導結合プラズマ発光（ＩＣＰ）分析と透過型電子顕微鏡の断面観察を実施し、成膜された膜を詳細に調べた。調査の結果、酸素流量が０〜０．５sccmと小さい時には、ターゲット２０５にＢｉ−Ｔｉ−Ｏの焼結ターゲットを使用しているのにも拘わらず、Ｂｉがほとんど含まれないＴｉ−Ｏが主成分の結晶膜が形成されていることが判明した。この酸素領域を酸素領域Ａとする。
また、酸素流量が０．８〜３sccm程度の場合は、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成の微結晶又は柱状結晶で成膜していることが判明した。この酸素領域を酸素領域Ｃとする。さらに、酸素流量が３sccm以上の場合には、Ｂｉの割合が多い膜となり、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成からずれてしまうことが判明した。この酸素領域を酸素領域Ｄとする。さらにまた、酸素流量が０．５〜０．８sccmの場合は、酸素領域Ａの膜と酸素領域Ｃの中間的な成膜となることが判明した。この酸素領域を酸素領域Ｂとする。
これらの供給する酸素に対して、４つの領域に分かれて、組成変化することは今まで知られておらず、ＥＣＲスパッタ法でＢｉ−Ｔｉ−Ｏの焼結ターゲットを用いてＢｉ4Ｔｉ3Ｏ12を成膜した場合の特徴的な成膜特性であるといえる。この領域を把握した上で、成膜を制御することで所望の組成と膜質の膜が得られることになる。さらに別の厳密な測定結果より、得られた膜が強誘電性を明らかに示す成膜条件は、化学量論的組成が実現できている酸素領域Ｃであることが判明した。
次に、図６中の酸素領域Ａ内のα，酸素領域Ｂ内のβ，酸素領域Ｃ内のγの酸素流量条件で作製したビスマスチタン酸化物薄膜の状態について、図７Ａ〜図７ｄを用いて説明する。図７Ａ〜図７ｄは、作製した薄膜の断面を透過型電子顕微鏡で観察した結果を示している。図７Ａ，図７Ｂ，図７Ｃ，図７Ｄは、顕微鏡写真であり、図７ａ，図７ｂ，図７ｃ，図７ｄは、各々の状態を模式的に示した模式図である。まず、酸素流量を０とした条件αでは、図７Ａ及び図７ａに示すように、膜全体が柱状結晶から構成されている。条件αで作製した薄膜の元素の組成状態をＥＤＳ（エネルギー分散形Ｘ線分光）法で分析すると、ビスマスが含まれていなく、この膜は、酸化チタンであることがわかる。
次に、酸素流量を０．５sccmとした条件βでは、図７Ｂ及び図７ｂに示すように、作製した薄膜は２層に分離しており、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成に比較して過剰なチタンを含む金属酸化物単一層１４４と、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成に比較して過剰なチタンを含む基部層１４１とから構成され、基部層１４１の中にＢｉ4Ｔｉ3Ｏ12の結晶からなる粒径３〜１５ｎｍ程度の複数の微結晶粒１４２が分散している状態が確認される。基部層１４１は、非晶質の状態となっている。
次に、酸素流量を１sccmとした条件γでは、図７Ｃ及び図７ｃに示すように、基部層１４１の中に微結晶粒１４２が分散している状態が確認される。ただし、基部層１４１及び金属酸化物単一層１４４は、ともにほぼビスマスが存在していない状態となっている。図７Ｃに示す顕微鏡写真の状態は、図１Ｂに示した状態と同等である。以上に示した状態は、成膜時の温度条件が４２０℃である。なお、図７Ｄ及び図７ｄは、酸素流量を１sccmとした条件で作製した膜の観察結果であるが、以降に説明するように、膜形成時の温度条件が異なる。
ＥＣＲスパッタ法により形成されるＢｉ4Ｔｉ3Ｏ12膜の特徴は、成膜温度にも関係する。図８は、基板温度に対する成膜速度と屈折率の変化を示したものである。図８には、図６に示した酸素領域Ａと酸素領域Ｃと酸素領域Ｄに相当する酸素流量の成膜速度と屈折率の変化が示してある。図８に示すように、成膜速度と屈折率が、温度に対してともに変化することがわかる。
まず、屈折率に注目すると、酸素領域Ａ、酸素領域Ｃ、酸素領域Ｄのいずれの領域に関して同様の振る舞いを示すことがわかる。具体的には、約２５０℃程度までの低温領域では、屈折率は約２と小さくアモルファス的な特性を示している。３００℃から６００℃での中間的な温度領域では、屈折率は、約２．６と論文などで報告されているバルクに近い値となり、Ｂｉ4Ｔｉ3Ｏ12の結晶化が進んでいることがわかる。これらの数値に関しては、例えば、山口らのジャパニーズ・ジャーナル・アプライド・フィジクス、第３７号、５１６６頁、１９９８年、（Jpn.J.Appl.Phys.,37,5166(1998).）などを参考にしていただきたい。
しかし、約６００℃を超える温度領域では、屈折率が大きくなり表面モフォロジ（表面凹凸）が大きくなってしまい結晶性が変化しているものと思われる。この温度は、Ｂｉ4Ｔｉ3Ｏ12のキュリー温度である６７５℃よりも低いが、成膜している基板表面にＥＣＲプラズマが照射されることでエネルギーが供給され、基板温度が上昇して酸素欠損などの結晶性の悪化が発生しているとすれば、上述した結果に矛盾はないものと考える。成膜速度の温度依存性についてみると、各酸素領域は、同じ傾向の振る舞いを示すことがわかる。具体的には、約２００℃までは、温度と共に成膜速度が上昇する。しかし、約２００℃から３００℃の領域で、急激に成膜速度が低下する。
約３００℃に達すると成膜速度は６００℃まで一定となる。この時の各酸素領域における成膜速度は、酸素領域Ａが約１．５ｎｍ／ｍｉｎ、酸素領域Ｃが約３ｎｍ／ｍｉｎ、酸素領域Ｄが約２．５ｎｍ／ｍｉｎであった。以上の結果から、Ｂｉ4Ｔｉ3Ｏ12の結晶膜の成膜に適した温度は、屈折率がバルクに近くなり、成膜速度が一定となる領域であり、上述の結果からは、３００℃から６００℃の温度領域となる。
上述した成膜時の温度条件により、強誘電体層１０４の状態は変化し、図７Ｃに示した状態となる酸素流量条件で、成膜温度条件を４５０℃と高くすると、図７Ｄ及び図７ｄに示すように、Ｂｉ4Ｔｉ3Ｏ12の柱状結晶からなる寸法（グレインサイズ）２０〜４０ｎｍ程度の複数の柱状結晶部１４３の中に、寸法が３〜１５ｎｍ程度の微結晶粒１４２が観察されるようになる。この状態では、柱状結晶部１４３が、図７Ｃ及び図７ｃに示す基部層１４１に対応している。なお、図７に示すいずれの膜においても、ＸＲＤ（Ｘ線回折法）測定では、Ｂｉ4Ｔｉ3Ｏ12の（１１７）軸のピークが観測される。また、前述した透過型電子顕微鏡の観察において、微結晶粒１４２に対する電子線回折により、微結晶粒１４２は、Ｂｉ4Ｔｉ3Ｏ12の（１１７）面を持つことが確認されている。
一般に、強誘電性を示す材料では、キュリー温度以上では結晶性が保てなくなり、強誘電性が発現されなくなる。例えば、Ｂｉ4Ｔｉ3Ｏ12などのＢｉとＴｉと酸素とから構成される強誘電材料では、キュリー温度が６７５℃付近である。このため、６００℃に近い温度以上になると、ＥＣＲプラズマから与えられるエネルギーも加算され、酸素欠損などが起こりやすくなるため、結晶性が悪化し、強誘電性が発現され難くなるものと考えられる。
また、Ｘ線回折による解析により、上記の温度領域（４５０℃）で、酸素流量Ｃで成膜したＢｉ4Ｔｉ3Ｏ12膜は、（１１７）配向した膜であることが判明した。このような条件で成膜したＢｉ4Ｔｉ3Ｏ12膜は、１００ｎｍ程度の厚さにすると２ＭＶ／ｃｍを超える十分な電気耐圧性を示すことが確認された。以上に説明したように、ＥＣＲスパッタを用い、図６や図８で示される範囲内でＢｉ4Ｔｉ3Ｏ12膜を形成することにより、膜の組成と特性を制御することが可能となる。
ところで、強誘電体層１０４は、図９に示す状態も観察されている。図９に示す強誘電体層１０４は、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成に比較して過剰なチタンを含む金属酸化物単一層１４４と、複数の微結晶粒１４２が分散している基部層１４１との積層構造である。図９に示す状態も、図１Ｂ及び図７に示す状態と同様に、透過型電子顕微鏡の観察により確認されている。上述した各強誘電体層１０４の状態は、形成される下層の状態や、成膜温度，成膜時の酸素流量により変化し、例えば、金属材料からなる下地の上では、酸素流量が図８に示すβ条件の場合、図７Ｂもしくは図９に示す状態となることが確認されている。
上述したように、微結晶粒が観察される成膜条件の範囲において、基部層が非晶質の状態の場合と柱状結晶が観察される場合とが存在するが、いずれにおいても、微結晶粒の状態には変化がなく、観察される微結晶粒は、寸法が３〜１５ｎｍ程度となっている。このように、微結晶粒が観察される状態の強誘電体層１０４において、前述したように、低抵抗状態と高抵抗状態の２つの安定状態が存在し、図７Ａ及び図７ａに示す状態の薄膜では、上記２つの状態が著しく悪くなる。
従って、図１Ｂ及び図７Ｂ〜図７ｄ，及び図９に示す状態となっている金属酸化物薄膜によれば、図２を用いて説明したように、状態が保持される機能を備えた強誘電体素子を実現することが可能となる。この特性は、上述したＥＣＲスパッタにより膜を形成する場合、図６の酸素領域Ｂ，Ｃの条件で形成した膜に得られていることになる。また、図８に示した成膜温度条件に着目すると、上記特性は、成膜速度が低下して安定し、かつ屈折率が上昇して２．６程度に安定する範囲の温度条件で、上述した特性の薄膜が形成できる。
上述では、ビスマスとチタンとの２元金属からなる酸化物を例に説明したが、２つの状態が保持されるようになる特性は、少なくとも２つの金属と酸素とから構成されている他の金属酸化物薄膜においても得られるものと考えられる。少なくとも２つの金属と酸素とから構成され、いずれかの金属が化学量論的な組成に比較して少ない状態となっている層の中に、化学量論的な組成の複数の微結晶粒が分散している状態であれば、図２を用いて説明した特性が発現するものと考えられる。
例えば、ＢａＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3、ＬｉＮｂＯ3、ＬｉＴａＯ3、ＰｂＮｂ3Ｏ6、ＰｂＮａＮｂ5Ｏ15、Ｃｄ2Ｎｂ2Ｏ7、Ｐｂ2Ｎｂ2Ｏ7、（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9などの金属酸化物薄膜であっても、いずれかの金属が化学量論的な組成に比較して少ない状態となっている層の中に、化学量論的な組成の複数の微結晶粒が分散している状態であれば、前述した実施例と同様の作用効果が得られるものと考えられる。また、例えばビスマスとチタンとの２元金属からなる酸化物の場合、金属酸化物薄膜中にランタン（Ｌａ）やストロンチウム（ストロンチウム）が添加されている（Ｌａ，Ｂｉ）ＴｉＯや（Ｓｒ，Ｂｉ）ＴｉＯのような状態とすることで、各抵抗値の状態を可変制御させることが可能となる。
なお、上述では、シリコンからなる基板上の絶縁層、絶縁層上の下部電極層、下部電極層上の強誘電体層の各々をＥＣＲスパッタ法で形成するようにした。しかしながら、これら各層の形成方法は、ＥＣＲスパッタ法に限定するものではない。例えば、シリコン基板の上に形成する絶縁層は、熱酸化法や化学気相法（ＣＶＤ法）、また、従来のスパッタ法などで形成しても良い。
また、下部電極層は、ＥＢ蒸着法、ＣＶＤ法、ＭＢＥ法、ＩＢＤ法、加熱蒸着法などの他の成膜方法で形成しても良い。また、強誘電体層も、上記で説明したＭＯＤ法や従来よりあるスパッタ法、ＰＬＤ法などで形成することができる。ただし、ＥＣＲスパッタ法を用いることで、平坦で良好な絶縁膜、金属膜、強誘電体膜が容易に得られる。
また、各層を形成するための各々のＥＣＲスパッタを実現する処理室を、真空搬送室で連結させた装置を用いることで、大気に取り出すことなく、連続的な処理により各層を形成してもよい。これらのことにより、処理対象の基板を真空中で搬送できるようになり、水分付着などの外乱の影響を受け難くなり、膜質と界面の特性の向上につながる。
ところで、素子を並べて複数のデータを同時にメモリ蓄積することを「集積」と呼び、集積する度合いを集積度と呼ぶが、図１Ａの構造は、非常に単純であり、従来のメモリセルに比較して、集積度を格段に上げることが可能となる。ＭＯＳＦＥＴを基本技術としたＤＲＡＭやＳＲＡＭ、フラッシュメモリなどでは、ゲート，ソース，ドレインの領域を確保する必要があるため、近年では、集積限界が指摘され始めている。これに対し、図１Ａに示す素子によれば、単純な構造を用いることで、現在の集積限界に捕らわれずに集積度を高めることが可能となる。
本発明の基本的な思想は、図１Ａに示すように、強誘電体層１０４を２つの電極で挾むようにしたところにある。このような構成とすることで、２つの電極間に所定の電圧（ＤＣ，パルス）を印加して強誘電体層の抵抗値を変化させ、安定な高抵抗状態と低抵抗状態とを切り替え、結果としてメモリ機能が実現可能となる。
従って、例えば、図１０Ａに示すように、絶縁性基板１０１ａを用い、積層された下部電極層１０３ａ，１０３ｂを用いるようにしてもよい。また、図１０Ｂに示すように、絶縁性基板１０１ａを用い、下部電極層１０３にコンタクト電極１０３ｃを設けるようにしてもよい。また、図１０Ｃに示すように、絶縁性基板１０１ａを用い、積層された上部電極１０５ａ，１０５ｂを用いるようにしてもよい。さらに、図１０Ｄに示すように、積層された下部電極層１０３ａ，１０３ｂと積層された上部電極１０５ａ，１０５ｂとを用いるようにしてもよい。
また、図１１Ａに示すように、ガラスや石英などからなる絶縁性の基板１１０１を用いるようにしてもよい。この構造とすることによって、加工しやすいガラス基板などへの適用が可能となる。この場合、図１１Ｂに示すように、基板１１０１に貫通孔形成してここにプラグを設け、基板１１０１の裏面（下部電極層１０３の形成面の反対側）より電気的コンタクトをとるようにしてもよい。また、強誘電体層１０４は、波長６３２．８ｎｍで測定したときの屈折率が２．６程度で光学的に透明であるため、図１１Ａ，図１１Ｂに示す構成とすることで、ディスプレイへの応用が可能となる。また、強誘電体層１０４を、１０〜２００ｎｍの間で干渉色を発する厚さに形成することで、着色した状態の視覚効果が得られる。
さらに、図１１Ｃに示すように、金属などの導電性を有する基板１１１１を用いるようにしてもよい。また、図１１Ｄに示すように、基板１１１１の上に接して下部電極１１０２を備え、この上に強誘電体層１１０３，上部電極１１０４を設けるようにしてもよい。図１１Ｄに示す構成とした場合、基板１１１１と上部電極１１０４との間に所定の電気信号を印加することが可能となる。
また、図１１Ｅに示すように、金属板１１２１の上に、強誘電体層１１１２，上部電極１１１３を設けるようにしてもよい。この構成とした場合、金属板１１２１が、下部電極層となる。図１１Ｅに示す構造にすることによって、熱伝導性のよい金属板１１２１の上に各構成要素が形成されているので、より高い冷却効果が得られ、素子の安定動作が期待できる。
なお、強誘電体層１０４，１１０３，１１１２は、膜厚が厚くなるほど電流が流れ難くなり抵抗が大きくなる。抵抗値の変化を利用してメモリを実現する場合、低抵抗状態と高抵抗状態の各々の抵抗値が問題となる。例えば、強誘電体層１０４，１１０３，１１１２の膜厚が厚くなると、低抵抗状態の抵抗値が大きくなり、Ｓ／Ｎ比がとり難くなり、メモリの状態を判断し難くなる。一方、強誘電体層１０４，１１０３，１１１２の膜厚が薄くなり、リーク電流が支配的になると、メモリ情報が保持し難くなると共に、高抵抗状態の抵抗値が小さくなり、Ｓ／Ｎ比がとり難くなる。
従って、強誘電体層１０４，１１０３，１１１２は、適宜最適な厚さとした方がよい。例えば、リーク電流の問題を考慮すれば、強誘電体層１０４，１１０３，１１１２は、最低１０ｎｍの膜厚があればよい。また、低抵抗状態における抵抗値を考慮すれば、強誘電体層１０４，１１０３，１１１２は３００ｎｍより薄くした方がよい。発明者らの実験の結果、強誘電体層１０４，１１０３，１１１２の厚さが３０〜２００ｎｍであれば、メモリの動作が確認されている。
上述では、１つの強誘電体素子を例にして説明したが、以降に説明するように、複数の強誘電体素子を配列させて集積させるようにしてもよい。例えば、図１２Ａに示すように、絶縁性基板６０１の上に、共通となる下部電極層６０２，強誘電体層６０３を形成し、強誘電体層６０３の上に、各々所定距離離間して複数の上部電極６０４を形成すればよい。複数の上部電極６０４に対応して複数の強誘電体素子が配列されたことになる。複数の上部電極６０４に対応する素子間の距離を導電性などを考慮して配置することで、安定した動作が期待できる。
また、図１２Ｂに示すように、絶縁性基板６０１の上に、共通となる下部電極層６０２を形成し、下部電極層６０２の上に、強誘電体層６１３，上部電極６１４からなる複数の素子を配列させるようにしてもよい。例えば、形成した金属酸化物薄膜を、ＲＩＥ法やＩＣＰエッチング、またＥＣＲエッチングなど加工法を用いることで、個々の強誘電体層６１３が形成できる。このように分離して構成することで、素子間の距離をより短くすることが可能となり、集積度をさらに向上させることができる。
さらに、図１２Ｃに示すように、各々の素子を構成している強誘電体層６１３の側面を、絶縁側壁６１５で覆うようにしてもよい。また、図１２Ｄに示すように、各素子に対応して複数の強誘電体層６１３を形成し、各々分離している複数の強誘電体層６１３の側部を充填するように、絶縁層６２５を形成するようにしてもよい。これらのように、素子毎に分離して形成した複数の強誘電体層６１３の間を絶縁体で覆うことで、各素子間のリーク電流を減らして素子の安定性を高めることができる。
また、図１３に示すように、本発明の実施の形態における複数の素子をＸ方向にｎ個、Ｙ方向にｍ個配列し、Ｘ方向バスを下部電極層に接続し、Ｙ方向バスを上部電極に接続し、Ｘ方向バス及びＹ方向バスの各々に選択信号のスイッチ機能を備えたプロセッサユニットを接続することで、各素子にランダムにアクセスが可能なメモリが実現できる。
例えば、図１４の斜視図に示すように、下部電極８０１，強誘電体層８０２，上部電極８０３からなる素子を配列し、各列の下部電極８０１に共通に各々Ｙ方向バス８１２を接続し、各行の上部電極８０３に共通に各々Ｘ方向バス８１１を接続すればよい。選択する素子において交差するＸ方向バス８１１とＹ方向バス８１２とに前述したように所定の電圧を印加することで、データの書き込みや読み出しを行うことができる。このように構成した場合、メモリセル選択用のトランジスタなどが必要なく、メモリセルを上述した構成の強誘電体素子だけで構成できるので、高集積化が可能である。
ところで、強誘電体層１０４における抵抗値の変化は、電流により制御することも可能である。強誘電体層１０４に所定の電圧が印加された状態として一定の電流が流れた後に、＋０．５Ｖの電圧が印加されたときに流れる電流値を観察すると、図１５に示すように、強誘電体層１０４に１×１０-5Ａの電流が流された後に観察される電流値は、ほぼ０Ａとなる。同様に、強誘電体層１０４に１×１０-4Ａまでの電流が流された後に観察される電流値は、ほぼ０．０２Ａ以下となる。
これらの状態に対し、強誘電体層１０４に１×１０-4Ａ以上の電流が流された後に観察された電流値は、急激に変化して０．７Ａとなる。このことから明らかなように、強誘電体層１０４における抵抗変化は、強誘電体層１０４に流れた電流によっても変化し、高抵抗状態と低抵抗状態との２つの抵抗値が存在する。従って、図１，図１０，図１１，図１２に例示した強誘電体素子は、電圧により駆動することが可能であるとともに、電流により駆動することも可能である。
また、パルス電圧により、強誘電体層１０４の抵抗変化を制御できる。例えば、上述した素子に対し、図１６に示すように、まず、初期に＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。なお、電圧の印加や電流は、下部電極層１０３と上部電極１０５との間のことである。ついで、上部電極１０５と下部電極層１０３との間に、−４Ｖで１０μｓのパルス電圧を１回印加し、この後、＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。ついで、上部電極１０５と下部電極層１０３との間に、＋５Ｖで１０μｓのパルス電圧を４回印加し、この後、＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。
引き続いて、上部電極１０５と下部電極層１０３との間に、−４Ｖで１０μｓのパルス電圧を１回印加し、この後、＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。ついで、上部電極１０５と下部電極層１０３との間に、＋５Ｖで１０μｓのパルス電圧を４回印加し、この後、＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。これらを所定回数繰り返した後、上部電極１０５と下部電極層１０３との間に、−４Ｖで１μｓのパルス電圧を１０回印加し、この後、＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。ついで、上部電極１０５と下部電極層１０３との間に、＋５Ｖで１μｓのパルス電圧を１００回印加し、この後、＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。ついで、上部電極１０５と下部電極層１０３との間に、−３Ｖで１００μｓのパルス電圧を１００回印加し、この後、＋０．３Ｖの直流電圧を印加したときに流れる電流値を測定する。
上述した各パルス電圧の印加の後に測定した電流値は、図１７に示すように変化する。図１７に示すように、初期状態では１０-5Ａ以下の電流値を示す高抵抗状態であるが、−４Ｖで１０μｓのパルス電圧を１回印加すると、１０-5Ａ以上の電流値を示す低抵抗状態に移行する。さらに、この状態に、＋５Ｖで１０μｓのパルス電圧を４回印加することで、１０-5Ａ以下の電流値を示す高抵抗状態となる。これらのことは、正電圧パルス及び負電圧パルスを印加することで、強誘電体層１０４の抵抗値が変化することを示している。従って、例えば、正電圧パルス及び負電圧パルスを印加することで、上記素子のメモリ状態を、「ｏｎ」の状態から「ｏｆｆ」の状態へ変化させ、また、「ｏｆｆ」の状態から「ｏｎ」の状態へ変化させるメモリ動作が可能である。
強誘電体層１０４の抵抗状態を変化させることができる電圧パルスの電圧と時間は、状況により変化させることができる。例えば、＋５Ｖで１０μｓ，４回の電圧パルスを印加して高抵抗状態とした後、−４Ｖで１μｓの短いパルスを１０回印加することで、低抵抗状態へと変化させることができる。また、この状態に、＋５Ｖで１μｓの短いパルスを１００回印加することで、高抵抗状態へと変化させることも可能である。さらに、この状態に、−３Ｖと低い電圧として１００μｓのパルスを１００回印加することで、低抵抗状態へと変化させることも可能である。
また、図１に示す強誘電体素子によれば、多値のメモリ動作も可能である。例えば、上部電極１０５と下部電極層１０３との間に直流電圧を印加したときの電流−電圧特性は、図１８に示すように、正側の印加電圧を変化させると異なる低抵抗状態に変化する。図１８では、０．５Ｖまで印加した後の低抵抗状態と、１．０Ｖまで印加した後の低抵抗状態と、１．５Ｖまで印加した後の低抵抗状態との、図中に示す読み出し電圧における電流値が異なる。これら各々の状態における読み出し電圧における電流値に対応し、「０」，「１」，「２」の３つの状態（３値）のメモリが実現できる。
また、図１に示す素子によれば、パルス電圧の値の違いにより、多値メモリを実現することが可能である。図１９に示すように、所定のパルス幅の所定のパルス電圧を所定回数印加する毎に、三角で示す時点で−０．２Ｖの読み出し電圧で電流値を読み出すと、図２０に示すように、「０」，「１」，「２」の３つの状態（３値）が得られる。この例では、「２」の状態によりリセットがされていることになる。
次に、図１に示した素子の各電極に用いることが可能な他の金属材料について、以下に説明する。まず、図１に示す強誘電体素子において、強誘電体層１０４が接触する部分の下部電極層１０３が、白金から構成されている場合について説明する。この場合、下部電極層１０３は、絶縁層１０２の側から、ルテニウム，白金の順に積層された多層膜とする。また、下部電極層１０３は、絶縁層１０２の側から、チタン，白金の順に積層された多層膜としてもよい。絶縁層１０２の側に、ルテニウムやチタンの層を設けることで、絶縁層１０２との密着性が向上する。
このように、白金からなる下部電極層１０３の上に接して強誘電体層１０４が形成された強誘電体素子においては、電流電圧特性が、図２１に示すようになる。図２１は、上部電極１０５に印加する電圧をゼロから正の方向に増加させた後にゼロに戻し、さらに負の方向に減少させ、最後に再びゼロに戻したときに強誘電体層１０４の中を流れる電流値が描くヒステリシスの特性を表している。まずはじめに、上部電極１０５に電圧を０Ｖから正の方向に徐々に印加させた場合、強誘電体層１０４を流れる正の電流は比較的少ない（高抵抗状態）。
しかし、１Ｖを超えると急激に正の電流値が増加し始める。さらに約１．６Ｖまで電圧を上げた後、逆に正の電圧を減少させていき電圧値が約０．５Ｖ以下になると、電流値が減少に転じる（低抵抗状態）。このときの正の電流は、上述した高抵抗状態と比べて流れやすい状態であり、電流値は０．２Ｖで約５０μＡ程度である。印加電圧をゼロに戻すと、電流値もゼロとなる。
次に、上部電極１０５に負の電圧を印加していく。この状態では、負の電圧が小さいときは、前の履歴を引き継ぎ、比較的大きな負の電流が流れる。ところが、−０．３Ｖ程度まで負の電圧を印加すると、負の電流が突然減少し始め、この後、約−０．４Ｖ程度まで負の電圧を印加すると、負の電流値は減少し続けてゼロに戻る。この後、上部電極１０５に印加する電圧を、−０．１Ｖ程度まで変化させた後、今度は、０Ｖにまで変化させても、ほとんど電流は流れない。
以上に説明したように、白金から構成された下部電極層１０３を用いるようにしても、強誘電体層１０４には、低抵抗状態と高抵抗状態の２つの安定状態が存在し、各々の状態は、前述した一定以上の正あるいは負の電圧を印加しない限り、各状態を維持する。従って、図１に示す強誘電体素子の下部電極層１０３を白金から構成しても、図１に示す強誘電体素子により、不揮発性で非破壊読み出し動作が可能な機能素子が実現できる。
次に、図１に示す強誘電体素子において、強誘電体層１０４が接触する部分の下部電極層１０３が、窒化チタンから構成されている場合について説明する。この場合、下部電極層１０３は、窒化チタンの単層膜から構成すればよい。このように、窒化チタンからなる下部電極層１０３の上に接して強誘電体層１０４が形成された強誘電体素子においては、電流電圧特性が、図２２に示すようになる。
窒化チタンから下部電極層１０３が構成されている場合、上部電極１０５に印加する正の電圧を０ＶからＶw0まで間で掃引した場合は、図２２に黒丸で示すように、高抵抗状態が保持される。これに対し、上部電極１０５に印加する正の電圧をＶw0より大きいＶw1まで印加すると、図２２に白丸で示す低抵抗状態に遷移する。また上部電極１０５に、Ｖw0の電圧を印加すると、高抵抗状態に遷移する。
以上に説明したように、窒化チタンから構成された下部電極層１０３を用いるようにしても、強誘電体層１０４には、低抵抗状態と高抵抗状態の２つの安定状態が存在し、各々の状態は、前述した一定以上の正あるいは負の電圧を印加しない限り、各状態を維持する。従って、図１に示す強誘電体素子の下部電極層１０３を窒化チタンから構成しても、図１に示す強誘電体素子により、不揮発性で非破壊読み出し動作が可能な機能素子が実現できる。
図１１に示す強誘電体素子において、石英からなる絶縁性の基板１１０１の上に形成された下部電極層１０３がルテニウムから構成され、上部電極１０５が窒化チタンから構成された場合について説明する。このように、窒化チタンからなる上部電極１０５が強誘電体層１０４の上に形成されている場合、電流電圧特性が、図２３に示すようになり、図２１に示した結果と同様の傾向を示す。従って、上部電極１０５に窒化チタンを用いるようにしても、強誘電体層１０４には、低抵抗状態と高抵抗状態の２つの安定状態が存在し、各々の状態は、前述した一定以上の正あるいは負の電圧を印加しない限り、各状態を維持する。
従って、図１１Ａに示す強誘電体素子の上部電極１０５を窒化チタンから構成しても、図１１Ａに示す強誘電体素子により、不揮発性で非破壊読み出し動作が可能な機能素子が実現できる。また、この構成とした強誘電体素子においても、図２４に示すように、長期にわたって状態が保持されることがわかる。
一般に、Ｂｉ4Ｔｉ3Ｏ12の結晶は、擬ペロブスカイト構造を有するビスマス層状の強誘電体であるが、膜厚を４０ｎｍ以下と薄層化した場合、リーク電流が多く流れるようになるために明確な強誘電性が観測されないことが知られている。本実施の形態におけるＢｉ4Ｔｉ3Ｏ12から構成された図１Ｂに例示する構成の強誘電体層（金属酸化物薄膜）においても、膜厚が４０ｎｍ以下になると電流が多く流れるようになり（測定値）、明確な強誘電性が観測されない。これに対し、上記金属酸化物薄膜は、膜厚が４０ｎｍを超えて厚くなると、成膜直後の状態で、流れる電流（測定値）が小さくなり、僅かに強誘電性が観測されるようになる。
図１に示す強誘電体層１０４を構成している金属酸化物薄膜は、強誘電性が確認できる程度にリーク電流（測定値）が小さい場合には、図２５Ａに示すような電流電圧特性を示す。図２５Ａに示す状態を説明すると、まず、０Ｖで０Ａの初期状態から、正の直流電圧を印加していくと、正の電流が流れ始める。流れる電流値は、はじめは穏やかに増加していくが、＋４Ｖ以上の電圧を印加すると電流値が大きくなり、＋５．３Ｖで＋２．５ｎＡの電流値が流れるようになる。
この状態から、印加している電圧を順次小さくしていくと、初期値からの電流電圧特性とは異なり、電流が流れない傾向の特性をとるようになる。これは、電圧を小さくするように掃引しているため、キャパシタ間に蓄えられている電荷量が時間とともに減少し、これが負の変位電流として現れるからである。従って、ここで観測されているリーク電流は、実際に膜中を流れているリーク電流に、上述した変位電流が重ね合わさった値に等しい。例えば、電圧を低下させる場合、＋４Ｖにまで低下すると、電圧を上昇させている場合（＋１ｎＡ）とは異なり、＋０．１ｎＡ程度しか流れなくなる。しかも、印加する電圧を０Ｖに低下させると、−０．５ｎＡの電流が流れるようになる。
さらに、負の電圧を印加していくと、例えば、−４Ｖで−２．３ｎＡ程度、−５．３Ｖで−２．８ｎＡ程度の負の電流が流れる。この状態から負の電圧を０に近づけていくように、電圧を正の方向に掃引して行くと、今度は先と反対の変位電流が流れるようになる。実際に膜中を通過しているリーク電流に加え、上述した正の変位電流がリーク電流として観測されるため、電圧を負の方向に掃引してきた場合と異なる電流電圧特性を示す。例えば、−４Ｖで−０．５ｎＡ程度しか流れず、印加する電圧を０Ｖにしても、＋１ｎＡの正電流が流れるようになる。
以上に説明したように、リーク電流が小さい場合には、変位電流の振る舞いが支配的になるため、電圧を掃引する方向（電圧の増加，減小）の違いによる、電流電圧特性の変化が顕著に観測される。しかしながら、このような現象は、キャパシタ間の電圧の時間変化に伴う電荷量の時間変化が、掃引の方向により正負の異なる変位電流として現れることが原因で生じているため、電圧の掃引速度を遅くしていくと消失していく現象である。例えば、先と同様の素子において異なる掃引速度で電流電圧を測定すると、図２５Ｂに示すように、特性に変化が現れる。図２５Ｂから明らかなように、掃引速度が遅い方が、掃引方向の違いによる電流電圧特性の変化が小さい。また、掃引速度をさらに遅くして準静的な掃引をすれば、掃引方向にかかわらず、電流電圧特性は同じになり、実際に膜中を通過するリーク電流の特性のみが観測されるようになる。
従って、図２５Ａに示した電流電圧特性のヒステリシスに似た現象は、電圧の掃引により正負の異なる変位電流が、実際に膜中を流れるリーク電流に重ね合わさったために観測されているだけである。これは、素子の抵抗変化（実際の膜中を流れるリーク電流値の変化）とは全く関係なく起こる現象であり、一般の強誘電体を含む誘電体キャパシタで観測され得る現象である。また、当然ながら、このような電流特性の変化をメモリ動作として利用することは、原理的に不可能である。
また、一般的に耐圧が高い絶縁膜や強誘電体膜においては、５Ｖを超える高い電圧を印加することで、膜が絶縁破壊することも知られている。例えば、耐圧が高い強誘電体からなる例えば膜厚２００ｎｍ以上の強誘電体薄膜に、高い電圧を印加した場合について以下に示す。図２６に示すように、＋１５Ｖまで印加しても、１０-9Ａ程度の微少な電流しか流れないが、これ以上の電圧を印加すると急激に電流が流れるようになり、薄膜自体が破損する絶縁破壊（ブレイクダウン）を引き起こす。このように絶縁破壊した薄膜は、これ以降常に大きな電流が流れる状態となり、２つ以上の抵抗値を持つ状態は得られない。
以上に説明した強誘電体における特性に対し、図１Ｂ，図７，及び図９に例示したように、「Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成に比較して過剰なチタンを含む層からなる基部層の中に、粒径３〜１５ｎｍ程度の複数のＢｉ4Ｔｉ3Ｏ12の微結晶粒が分散している金属酸化物薄膜（強誘電体層１０４）」は、膜厚４０ｎｍ程度の状態では、図２７に示すような電流電圧特性を示す。まず、図４Ａ，図４Ｂ，図４Ｃ，図４Ｄ，及び図５を用いて説明したように、ＥＣＲスパッタ法により強誘電体層１０４を形成し、図４Ｄに示すような素子を形成した初期の段階では、＋１４Ｖまで電圧を印加しても、１０-9Ａ程度の微少な電流しか流れない高い電気耐圧を示す状態となっている。
さらに、＋１５Ｖ以上の電圧を印加すると、図２６に示した特性と同様に、急激に電流が流れるようになる。しかしながら、強誘電体層１０４では、高電圧を印加して電流が流れる状態となった後に負の電圧を印加すると、−１０-2Ａ程度の電流が流れるが、印加する負の電圧を−２Ｖ程度とすると、急に電流が流れない高抵抗の状態となる。この後、この状態から正の電圧を印加すると、正の高抵抗状態の電流電圧特性となり、＋２．５Ｖ程度で急激に電流値が大きくなり、正の低抵抗状態となる。これは、図２１に示す特性と同様である。
以上に説明したように、強誘電体層１０４は、４０ｎｍ程度以上の膜厚においては、電気耐圧の大きい成膜初期状態において、＋１５Ｖ程度の高い電圧を印加することで、図２などに示すような、特徴的な電流電圧特性が発現されるようになる。このように、成膜初期状態から抵抗変化特性を示す状態に変化させる初期処理を、電気的初期化（Electrical Orientation：ＥＯ）処理と呼ぶこととする。本実施の形態の金属酸化物薄膜は、膜厚が厚く電気的な耐圧が高い状態で成膜した状態では、ＥＯ処理をすることで、前述した各特性を示すようになり、強誘電体素子などを実現することが可能となる。
上述したＥＯ処理は、１０Ｖを超える電圧を素子に印加することになるため、例えば、半導体素子と集積して図１に示す素子を形成している状態でＥＯ処理をする場合、半導体素子を破壊する場合がある。これを抑制するために、ＥＣＲプラズマを用いてＥＯ処理を行うようにしてもよい。例えば、ＥＣＲプラズマ装置では、発散磁界によりプラズマ流を生成し、２０〜３０ｅＶのエネルギーを持つプラズマ流を処理対象の基板に照射させることができる。プラズマ流中のエネルギー分布は、プラズマ流の発散方向に垂直な断面では、磁界の分布を反映して中心から周辺に向かって分布を持っている。
このエネルギー分布は、発散磁界の発散度により数ｅＶから数１０ｅＶの間で制御可能であり、中心と周辺との間で数ボルトから数十Ｖの電位差を発生させることができる。従って、図１に示す素子において、下部電極層１０３に接続する配線の一端をプラズマ流の周辺部に晒し、上部電極１０５がプラズマ流中の中央部に晒される状態とすれば、プラズマ流中の分布から発生する電位差で、これら２つの電極間にＥＯ処理に必要な電圧を印加することが可能となる。例えば、Ａｒを主成分とするプラズマを発生させて素子に照射することで、１秒から数十秒という短い時間でＥＯ処理をすることが可能である。
また、上述したようにプラズマを利用することで、図２８に示すように、複数の素子に対して、同時にＥＯ処理をすることも可能である。図２８では、図１２Ａに示した、共通とした強誘電体層６０３の上に複数の上部電極６０４により複数の素子が配列して集積された装置に対し、ＥＣＲプラズマ流を照射することで、ＥＯ処理を行う状態を示している。ＥＣＲプラズマ流の分布から発生する電位差を、複数個の素子のＥＯ処理に必要な電位差を超える値に制御することで、装置に集積されている複数の素子に対してＥＯ処理をすることが可能となる。
ところで、強誘電体層１０４における抵抗値をスイッチ（変化）させる電圧値は、図２９に例示するように、電圧の印加時間を変化させることにより制御することができる。図２９は、＋１．６Ｖで低抵抗状態になだらかに遷移する素子において、＋１Ｖの電圧を印加した場合の素子の抵抗値の変化を示す説明図である。図２９において、横軸は電圧を印加している時間を示し、縦軸は素子の抵抗値を示している。通常の動作電圧１．６Ｖを印加した場合、ｔL1（約１５０ｍｓ）という短い時間で低抵抗状態へと遷移させることができる。一方、通常の動作電圧よりもやや低い電圧１Ｖを印加した場合でも、印加する時間をｔL2（約３．７秒）と長くすることで、低抵抗状態へと遷移させることができる。このように、電圧印加の時間制御により、動作電圧を変化させてメモリとして駆動させることが可能となる。
また、多値メモリ動作は、次に示すように実現することができる。以下、図３０を用いて多値メモリ（３値メモリ）動作について説明する。図３０は、上部電極と下部電極層との間に一定電圧（例えば１．２Ｖ）を印加したときの、素子の抵抗値の時間変化を示している。例えば、上部電極と下部電極層との間に一定の電圧を印加し続け際の印加時間を変化させることで、２つの低抵抗状態をつくり出すことができる。図３０に示すように、高抵抗状態からｔ1秒（例えば２５０ｍｓ）だけ電圧を印加すれば、低抵抗状態１（データ「１」）への遷移が可能となる。一方、より長い時間ｔ2だけ電圧を印加すると、低抵抗状態２（データ「２」）への遷移が可能となる。−１．２Ｖ程度で高抵抗状態（データ「０」）に遷移させ、リセットさせることが可能であり、このリセット状態からの電圧印加時間をｔ1，ｔ2と変化させることにより、３値メモリが実現できる。
次に、本発明の他の実施の形態について図を参照して説明する。図３１は、本発明の実施の形態における他の２安定抵抗値取得装置の構成例を模式的に示す断面図である。以下では、強誘電体特性を示す金属酸化物の層（強誘電体層３１０４）を用いた強誘電体素子に適用した場合について説明する。図３１に示す素子は、例えば、単結晶シリコンからなる基板３１０１の上に絶縁層３１０２，下部電極層３１０３，強誘電体層３１０４，絶縁層３１０５，上部電極３１０６を備えるようにしたものである。基板３１０１は、半導体，絶縁体，金属などの導電性材料のいずれから構成されていてもよい。基板３１０１が絶縁材料から構成されている場合、絶縁層３１０２はなくてもよい。また、基板３１０１が導電性材料から構成されている場合、絶縁層３１０２，下部電極層３１０３はなくてもよく、この場合、導電性材料から構成された基板３１０１が、下部電極となる。
下部電極層３１０３，上部電極３１０６は、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）などの貴金属を含む遷移金属の金属から構成されていればよい。また、下部電極層３１０３，上部電極３１０６は、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ2）、酸化亜鉛（ＺｎＯ）、鉛酸スズ（ＩＴＯ）、フッ化ランタン（ＬａＦ3）などの遷移金属の窒化物や酸化物やフッ化物等の化合物、さらに、これらを積層した複合膜であってもよい。
絶縁層３１０５は、二酸化シリコン，シリコン酸窒化膜，アルミナ，又は、リチウム，ベリリウム，マグネシウム，カルシウムなどの軽金属から構成されたＬｉＮｂＯ3などの酸化物、ＬｉＣａＡｌＦ6、ＬｉＳｒＡｌＦ6、ＬｉＹＦ4、ＬｉＬｕＦ4、ＫＭｇＦ3などのフッ化物から構成されていればよい。また、絶縁層３１０５は、スカンジウム，チタン，ストロンチウム，イットリウム，ジルコニウム，ハフニウム，タンタル，及び、ランタン系列を含む遷移金属の酸化物及び窒化物、又は、以上の元素を含むシリケート（金属、シリコン、酸素の三元化合物）、及び、これらの元素を含むアルミネート（金属、アルミニウム、酸素の三元化合物）、さらに、以上の元素を２以上含む酸化物及び窒化物などから構成されていればよい。
強誘電体層３１０４は、前述した強誘電体層１０４と同様であり、例えば、酸化物強誘電体から構成されたものである。なお、強誘電体層３１０４は、少なくとも２つの金属を含む酸化物，窒化物，フッ化物などの、一般に強誘電特性を示す材料から構成されていることを示しており、前述したように、膜厚条件などにより強誘電特性を示さない状態も含んでいる。
図３１に示した強誘電体素子の具体例について説明すると、例えば、下部電極層３１０３は、膜厚１０ｎｍのルテニウム膜であり、強誘電体層３１０４は、膜厚４０ｎｍのＢｉ4Ｔｉ3Ｏ12膜であり、絶縁層３１０５は、五酸化タンタルと二酸化シリコンとからなる膜厚５ｎｍの多層膜であり、上部電極３１０６は、金から構成されたものである。また、上部電極３１０６は、絶縁層３１０５の側から、チタン層，窒化チタン層，金層の順に積層された多層構造であってもよい。絶縁層３１０５との接触面をチタン層とすることで、密着性の向上が図れる。なお、前述したように、基板３１０１及び絶縁層３１０２の構成は、これに限るものではなく、電気特性に影響を及ぼさなければ、他の材料も適当に選択できる。
以上で説明した、絶縁層３１０２，下部電極層３１０３，強誘電体層３１０４，絶縁層３１０５，上部電極３１０６は、具体的な製法は後述するが、図１Ａと同様に図５に示すようなＥＣＲスパッタ装置により、金属ターゲットや焼結ターゲットを、アルゴンガス，酸素ガス，窒素ガスからなるＥＣＲプラズマ内でスパッタリングして形成すればよい。
次に、図３１にした強誘電体素子の製造方法例について、図３２Ａ〜図３２Ｅを用いて説明する。まず、図３２Ａに示すように、主表面が面方位（１００）で抵抗率が１〜２Ω-ｃｍのｐ形のシリコンからなる基板３１０１を用意し、基板３１０１の表面を硫酸と過酸化水素水の混合液と純水と希フッ化水素水とにより洗浄し、このあと乾燥させる。
ついで、洗浄・乾燥した基板３１０１の上に、絶縁層３１０２が形成された状態とする。絶縁層３１０２の形成では、図５に示したＥＣＲスパッタ装置を用い、処理室５０１内の基板ホルダ５０４に基板３１０１を固定し、ターゲット５０５として純シリコン（Ｓｉ）を用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスを用いたＥＣＲスパッタ法により、基板３１０１の上に、表面を覆う程度にＳｉ−Ｏ分子によるメタルモードの絶縁層３１０２を形成する。
図５に示すＥＣＲスパッタ法において、まず、プラズマ生成室５０２内を１０-5Ｐａ台の高真空状態に真空排気した後、プラズマ生成室５０２内に、不活性ガス導入部５１１より、例えば希ガスであるＡｒガスを流量２０sccm程度で導入し、プラズマ生成室５０２の内部を例えば１０-2〜１０-3Ｐａ台の圧力に設定する。また、プラズマ生成室５０２には、磁気コイル５１０にコイル電流を例えば２８Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。例えば、プラズマ生成室５０２内の磁束密度が８７．５ｍＴ（テスラ）程度の状態とする。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管５０８、石英窓５０７、真空導波管５０６を介してプラズマ生成室５０２の内部に導入し、このマイクロ波の導入により、プラズマ生成室５０２にＡｒのプラズマが生成された状態とする。なお、sccmは流量の単位あり、０℃・１気圧の流体が１分間に１ｃｍ3流れることを示す。
上述したことにより生成されたプラズマは、磁気コイル５１０の発散磁場によりプラズマ生成室５０２より処理室５０１の側に放出される。また、プラズマ生成室５０２の出口に配置されたターゲット５０５に、高周波電源５２２より高周波電力（例えば１３．５６ＭＨｚ，５００Ｗ）を供給する。このことにより、ターゲット５０５にＡｒ粒子が衝突してスパッタリング現象が起こり、Ｓｉ粒子がターゲット５０５より飛び出す。
この状態とされた後、ターゲット５０５と基板３１０１との間の図示しないシャッターを開放すると、ターゲット５０５より飛び出したＳｉ粒子は、プラズマ生成室５０２より放出されたプラズマ、及び、反応性ガス導入部５１２より導入されてプラズマにより活性化された酸素ガスと共に基板３１０１の表面に到達し、活性化された酸素により酸化され二酸化シリコンとなる。
以上のことにより、基板３１０１上に二酸化シリコンからなる例えば１００ｎｍ程度の膜厚の絶縁層３１０２が形成された状態とすることができる（図３２Ａ）。所定の膜厚まで形成した後、前述したシャッターを閉じた状態としてスパッタされた原料が基板３１０１に到達しないようにすることで、成膜を停止する。この後、マイクロ波電力の供給を停止するなどによりプラズマ照射を停止し、各ガスの供給を停止し、基板温度が所定の値にまで低下しまた処理室５０１の内部圧力を上昇させて大気圧程度とした後、処理室５０１の内部より成膜された基板３１０１を搬出する。
なお、絶縁層３１０２は、この後に形成する下部電極層３１０３と上部電極３１０６に電圧を印加した時に、基板３１０１に電圧が洩れて、所望の電気的特性に影響することがないように絶縁を図るものである。例えば、シリコン基板の表面を熱酸化法により酸化することで形成した酸化シリコン膜を絶縁層３１０２として用いるようにしてもよい。絶縁層３１０２は、絶縁性が保てればよく、酸化シリコン以外の他の絶縁材料から構成してもよく、また、絶縁層３１０２の膜厚は、１００ｎｍに限らず、これより薄くてもよく厚くてもよい。絶縁層３１０２は、上述したＥＣＲスパッタによる膜の形成では、基板３１０１に対して加熱はしていないが、基板３１０１を加熱しながら膜の形成を行ってもよい。
以上のようにして絶縁層３１０２を形成した後、基板３１０１を装置内より大気中に搬出し、ついで、ターゲット５０５として純ルテニウム（Ｒｕ）を用いた図５同様のＥＣＲスパッタ装置の基板ホルダ５０４に、基板３１０１を固定する。引き続いて、プラズマガスとしてアルゴン（Ａｒ）とキセノン（Ｘｅ）を用いたＥＣＲスパッタ法により、
図３２Ｂに示すように、絶縁層３１０２の上に、表面を覆う程度にＲｕ膜を形成することで、下部電極層３１０３が形成された状態とする。
Ｒｕ膜の形成について詳述すると、Ｒｕからなるターゲット５０５を用いた図５に示すＥＣＲスパッタ装置において、まず、基板３１０１を例えば４００℃程度に加熱し、ついで、プラズマ生成室５０２内に、不活性ガス導入部５１１より、例えば流量７sccmで希ガスであるＡｒガスを導入し、例えば流量５sccmでＸｅガスを導入し、プラズマ生成室５０２の内部を、例えば１０-2〜１０-3Ｐａ台の圧力に設定する。また、プラズマ生成室５０２には、磁気コイル５１０にコイル電流を例えば２６Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管５０８、石英窓５０７、真空導波管５０６を介してプラズマ生成室５０２内に導入し、この上記マイクロ波の導入により、プラズマ生成室５０２にＡｒとＸｅのプラズマが生成した状態とする。生成されたプラズマは、磁気コイル５１０の発散磁場によりプラズマ生成室５０２より処理室５０１側に放出される。また、プラズマ生成室５０２の出口に配置されたターゲット５０５に、高周波電極供給部より高周波電力（例えば５００Ｗ）を供給する。このことにより、ターゲット５０５にＡｒ粒子が衝突してスパッタリング現象が起こり、Ｒｕ粒子がターゲット５０５より飛び出す。ターゲット５０５より飛び出したＲｕ粒子は、基板３１０１の絶縁層３１０２表面に到達し堆積する。
以上のことにより、絶縁層３１０２の上に、例えば１０ｎｍ程度の膜厚の下部電極層３１０３が形成された状態が得られる（図３２Ｂ）。下部電極層３１０３は、この後に形成する上部電極３１０６との間に電圧を印加した時に、強誘電体層３１０４と絶縁層３１０５に電圧が印加できるようにするものである。従って、導電性が持てればルテニウム以外から下部電極層３１０３を構成してもよく、また、膜厚も１０ｎｍに限るものではなく、これより厚くてもよく薄くてもよい。
ところで、上述したようにＥＣＲスパッタ法によりＲｕの膜を形成するときに、基板３１０１を４００℃に加熱したが、加熱しなくても良い。ただし、加熱を行わない場合、ルテニウムの二酸化シリコンへの密着性が低下するため、剥がれが生じる恐れがあり、これを防ぐために、基板を加熱して膜を形成する方が望ましい。以上のようにして所望の膜厚にＲｕを堆積した後、シャッターを閉じることなどにより成膜を停止し、マイクロ波電力の供給を停止してプラズマ照射を停止するなどの終了処理をすれば、基板３１０１が搬出可能となる。
以上のようにして下部電極層３１０３を形成した後、基板３１０１を装置内より大気中に搬出し、ついで、ターゲット５０５としてＢｉとＴｉの割合が４：３の焼結体（Ｂｉ−Ｔｉ−Ｏ）を用いた図５同様のＥＣＲスパッタ装置の基板ホルダ５０４に、基板３１０１を固定する。引き続いて、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図３２Ｃに示すように、下部電極層３１０３の上に、表面を覆う程度に、強誘電体層３１０４が形成された状態とする。
強誘電体層３１０４の形成について詳述すると、Ｂｉ−Ｔｉ−Ｏからなるターゲット５０５を用いた図５に示すＥＣＲスパッタ装置において、まず、基板３１０１が３００〜７００℃に加熱された状態とし、ついで、プラズマ生成室５０２内に、不活性ガス導入部５１１より、例えば流量２０sccmで希ガスであるＡｒガスを導入し、例えば流量１sccmで反応ガスであるＯ2ガスを導入し、例えば１０-2〜１０-3Ｐａ台の圧力に設定する。また、プラズマ生成室５０２には、磁気コイル５１０にコイル電流を例えば２７Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管５０８、石英窓５０７、真空導波管５０６を介してプラズマ生成室５０２内に導入し、このマイクロ波の導入により、プラズマ生成室５０２にＡｒのプラズマが生成された状態とする。生成されたプラズマは、磁気コイル５１０の発散磁場によりプラズマ生成室５０２より処理室５０１側に放出される。また、プラズマ生成室５０２の出口に配置されたターゲット５０５に、高周波電極供給部より高周波電力（例えば５００Ｗ）を供給する。このことにより、ターゲット５０５にＡｒ粒子が衝突してスパッタリング現象を起こし、Ｂｉ粒子とＴｉ粒子がターゲット５０５より飛び出す。
ターゲット５０５より飛び出したＢｉ粒子とＴｉ粒子は、プラズマ生成室５０２より放出されたプラズマ、及び、反応性ガス導入部５１２より導入されてプラズマにより活性化した酸素ガスと共に、下部電極層３１０３の表面に到達し、活性化された酸素により酸化される。ターゲット５０５は焼結体であり、酸素が含まれるが、酸素を供給することにより膜中の酸素不足を防ぐことができる。
以上に説明したＥＣＲスパッタ法による膜の形成で、例えば、膜厚４０ｎｍ程度の強誘電体層３１０４が形成された状態が得られる（図３２Ｃ）。この後、前述と同様にすることで終了処理をし、基板が搬出可能な状態とする。なお、形成した強誘電体層３１０４に、不活性ガスと反応性ガスのＥＣＲプラズマを照射し、膜質を改善するようにしてもよい。反応性ガスとしては、酸素ガスに限らず、窒素ガス，フッ素ガス，水素ガスを用いることができる。また、この膜質の改善は、絶縁層３１０２や以降に説明する絶縁層３１０５の形成にも適用可能である。
以上のようにして強誘電体層３１０４を形成した後、基板３１０１を装置内より大気中に搬出し、ついで、ターゲット５０５として純タンタル（Ｔａ）を用いた図５同様のＥＣＲスパッタ装置の基板ホルダ５０４に、基板３１０１を固定する。引き続いて、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図３２Ｄに示すように、強誘電体層３１０４の上に、表面を覆う程度に、絶縁層３１０５が形成された状態とする。以下に説明するように、Ｔａ−Ｏ分子によるメタルモード膜を形成し、絶縁層３１０５とする。
Ｔａ−Ｏ分子によるメタルモード膜の形成について詳述すると、タンタルからなるターゲット５０５を用いた図５に示すＥＣＲスパッタ装置において、まず、プラズマ生成室５０２内に、不活性ガス導入部５１１より、例えば流量２５sccmで希ガスであるＡｒガスを導入し、プラズマ生成室５０２の内部を、例えば１０-3Ｐａ台の圧力に設定する。また、プラズマ生成室５０２には、磁気コイル５１０にコイル電流を例えば２８Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管５０８、石英窓５０７、真空導波管を介してプラズマ生成室５０２内に導入し、このマイクロ波の導入により、プラズマ生成室５０２にＡｒのプラズマが生成した状態とする。生成されたプラズマは、磁気コイル５１０の発散磁場によりプラズマ生成室５０２より処理室５０１の側に放出される。また、プラズマ生成室５０２の出口に配置されたターゲット５０５に、高周波電極供給部より高周波電力（例えば５００Ｗ）を供給する。
このことにより、ターゲット５０５にＡｒ粒子が衝突してスパッタリング現象を起こし、Ｔａ粒子がターゲット５０５より飛び出す。ターゲット５０５より飛び出したＴａ粒子は、プラズマ生成室５０２より放出されたプラズマ、及び反応性ガス導入部５１２より導入されてプラズマにより活性化された酸素ガスと共に基板３１０１の強誘電体層３１０４表面に到達し、活性化された酸素により酸化され五酸化タンタルとなる。
以上のことにより、まず、強誘電体層３１０４の上に五酸化タンタル膜を形成する。続いて、図３２Ａを用いて説明した二酸化シリコンの堆積と同様に、純シリコンからなるターゲット５０５を用いたＥＣＲスパッタ法により、上記五酸化タンタル膜の上に二酸化シリコン膜が形成された状態とする。上述した五酸化タンタル膜と二酸化シリコン膜の形成工程を繰り返し、五酸化タンタル膜と二酸化シリコン膜との多層膜を例えば、５ｎｍ程度形成することで、絶縁層３１０５が得られる（図３２Ｄ）。
なお、五酸化タンタル膜と二酸化シリコン膜からなる絶縁層３１０５は、強誘電体層３１０４に電圧を印加した時に、強誘電体膜に印加される電圧を制御するために用いる。従って、強誘電体層３１０４に印加される電圧を制御することができれば、五酸化タンタル膜と二酸化シリコン膜の多層構造以外から絶縁層３１０５を構成してもよく、単層から構成してもよい。また、膜厚も、５ｎｍに限るものではない。なお、上述したＥＣＲスパッタ法では、基板３１０１に対して加熱はしていないが、加熱しても良い。
次に、図３２Ｅに示すように、絶縁層３１０５の上に、所定の面積のＡｕからなる上部電極３１０６が形成された状態とすることで、強誘電体からなる層を用いた素子が得られる。上部電極３１０６は、よく知られたリフトオフ法と抵抗加熱真空蒸着法による金の堆積とにより形成できる。なお、上部電極３１０６は、例えば、Ｒｕ、Ｐｔ、ＴｉＮなどの他の金属材料や導電性材料を用いるようにしてもよい。なお、Ｐｔを用いた場合、密着性が悪く剥離する可能性があるので、加熱による成膜を行うことや、Ｔｉ−Ｐｔ−Ａｕなどの剥離し難い構造とすることなどにより、フォトリソグラフィーやリフトオフ処理などのパターニング処理をして所定の面積を持つ電極として形成する必要がある。
なお、前述したように、例えばＥＣＲスパッタ法などにより形成した品質のよいＢｉ4Ｔｉ3Ｏ12膜は、膜厚５０ｎｍ程度以下にすると、強誘電性が小さくなる傾向がある。また、上記Ｂｉ4Ｔｉ3Ｏ12膜は、ある程度のリーク電流が流れる膜厚で、電流電圧測定に特有のヒステリシスが現れる。これらの知見により、これらの現象を顕著に用いることで、図１Ａに示す素子と同様に、図３１に示す素子においても、以降に説明するように、２つの状態が保持される素子が実現できる。
次に、図３１に示す強誘電体素子の特性について説明する。この特性調査は、下部電極層３１０３と上部電極３１０６との間に電圧を印加することで行う。下部電極層３１０３と上部電極３１０６との間に電源により電圧を印加し、電圧を印加したときの電流を電流計により観測すると、図３３に示す結果が得られた。以下、図３３を説明し、あわせて本発明のメモリ動作原理を説明する。ただし、ここで説明する電圧値や電流値は、実際の素子で観測されたものを例としている。従って、本現象は、以下に示す数値に限るものではない。実際に素子に用いる膜の材料や膜厚、及び他の条件により、他の数値が観測されることがある。
まず、上部電極３１０６に負の電圧を印加すると、図３３中の（１）に示すように、−０．８Ｖまでは流れる電流は非常に少ない。しかし、（２）に示すように、−０．８Ｖを超えると急に負の電流が流れる。実際には、−１５μＡを超える電流も流れているが、測定器を保護するためにこれ以上電流を流さないようにしているので、観測されていない。ここで、（１）に示す０Ｖから−０．８Ｖの領域では、（２）に示すような電流が大きく流れないようにすると、高抵抗の状態が保持（維持）される。
続いて、再び上部電極３１０６に負の電圧を印加すると、（３）に示すように、−０．５Ｖ程度で−１０μＡ以上の負の電流が流れる軌跡を示す。さらに続いて、上部電極３１０６に負の電圧を印加すると、やはり（３）に示すように−０．５Ｖ程度で−１０μＡ以上の電流が流れる。しかし、今度は、上部電極３１０６に正の電圧を印加すると、（４）に示すように、＋０．２Ｖ程度まで正の電流が流れ、最大３μＡになる。ここで、電圧の絶対値を小さくしていくと、（４）に示す軌跡を通る。
再び、０．２Ｖ迄の正の電圧を印加すると、（４）に示すような軌跡を通る。この後、（５）に示すように、流れる電流値が減少して正の電流が流れなくなる。続いて、上部電極３１０６に正の電圧を印加すると（６）に示すように、ほとんど電流が流れない軌跡を示すようになる。この後、電圧の絶対値を小さくしていっても、（６）に示すようにほとんど電流が流れない。さらに、続いて上部電極３１０６に負の電圧を印加すると、（１）に示すように０〜−０．８Ｖ程度まで、ほとんど電流が流れない。従って、（２）のように急激に電流が流れないように上部電極３１０６に−０．８Ｖ以上の電圧を印加しなければ、（１）のような電流が流れない高抵抗の状態を維持することになる。（１）に示す状態を「負の高抵抗モード」と呼ぶことにする。
例えば、（２）に示すように−０．８Ｖ以上の電圧を印加し、急激な電流が流れる状態とすると、（３）のような電流が流れやすくなる低抵抗の状態になる。この状態も、上部電極３１０６に負の電圧を印加している間は維持される。（３）に示す状態を「負の低抵抗モード」と呼ぶことにする。
しかし、上部電極３１０６に正の電圧を印加すると、（４）に示すように、正の０〜０．２Ｖの電圧領域で、電流が流れる低抵抗の状態になる。ここでも、０から０．２Ｖの間で正の電圧を印加している間、この状態が維持されるので、（４）に示す状態を「正の低抵抗モード」と呼ぶことにする。
さらに、０．２Ｖ以上の正の電圧を印加すると、（５）に示すように電流が流れなくなり、高抵抗な状態に移行する。この状態になると、（６）に示すように、正の０〜０．２Ｖの電圧領域で電圧を印加している間、電流値が高抵抗の状態が維持される。この（６）に示される状態を、「正の高抵抗モード」と呼ぶことにする。
以上より、図３１で示す強誘電体層を用いた素子では、「正の高抵抗モード」、「正の低抵抗モード」、「負の高抵抗モード」、「負の低抵抗モード」の見かけ上４つのモードが安定して存在することになる。詳細に調べると、「正の高抵抗モード」と「負の高抵抗モード」は、同じ高抵抗の状態を示す「高抵抗モード」であり、「正の低抵抗モード」と「負の低抵抗モード」は、同じ低抵抗の状態を示す「低抵抗モード」であり、２つのモードが存在していることが判明した。つまり、「高抵抗モード」の状態にあるとき、−０．８Ｖから＋０．８Ｖの電圧領域で「高抵抗モード」が維持される。−０．８Ｖ以上の電圧を印加することで遷移した「低抵抗モード」の状態にあるときは、−０．５Ｖから＋０．２Ｖの電圧領域で「低抵抗モード」が維持される。これらの２つの「高抵抗モード」と「低抵抗モード」とが切り替わることになる。これらは、「負の高抵抗モード」及び「負の低抵抗モード」の負の抵抗モードについても、同様である。
また、各「負のモード」の実際の電流値は、−０．５Ｖ印加時に、「負の高抵抗モード」で−５×１０-8Ａであり、「負の低抵抗モード」で−１×１０-5Ａであることから、各々の比は、２００倍にも達する。このことは、容易なモードの識別を可能にするものである。発明者らは、印加する電圧の向きと強さにより、強誘電体膜の抵抗値が劇的に変化することで、上述した現象が発現するものと推定している。
また、強誘電体層３１０４と上部電極３１０６の間に備えた絶縁層３１０５により、絶縁層３１０５の持つバンド構造から、キャリアの制御が可能である。具体的には、例えば、五酸化タンタルは、バンドギャップは４．５ｅＶ程度であるが、フェルミレベルからのエネルギー差を見た場合、伝導帯には１．２ｅＶ程度、価電子帯には２．３ｅＶと価電子帯側にバリアが高いことが知られている。従って、価電子帯のホール（正孔）に対してはバリア性が高いが、伝導帯のエレクトロン（電子）に対してはバリア性が低いと言うことになる。詳しくは、「ウィルクらのジャーナル・オブ・アプライド・フィジクス、第８７号、４８４頁、２０００年、（Wilk et. al., J.Appl.Phys.,87,484(2000).」を参考にされたい。
上述した特性から、例えば五酸化タンタル膜を、電極と強誘電体層との間の絶縁層に用いた場合、電子は流れやすく、正孔は流れにくいという現象が期待できる。実際に、図３３に示すように、上部電極３１０６に正の電圧を印加したときと、負の電圧を印加したときでは、流れる電流の値が大きく異なっている。このことは、メモリの判別を行う場合に、信号・ノイズ比（Ｓ／Ｎ比）を向上させ、データの判別を容易にする効果が非常に大きい。これは、絶縁層３１０５を用いた効果である。
上述した図３３に示す「低抵抗モード」と「高抵抗モード」のモードをメモリ動作として応用することで、図３１に示す素子が、不揮発性で非破壊のメモリとして使用できることを見いだした。具体的には、まず、素子の初期化とデータの消去、つまり、データ「ｏｆｆ」の書き込みは、図３３の（４）又は（５）に示すように、上部電極３１０６に負の電圧を印加することで、「低抵抗モード」から「高抵抗モード」にモード変更することにより行えばよい。
また、データ「ｏｎ」の書き込みは、図３３の（２）に示すように、上部電極３１０６に負の電圧を−０．８Ｖ以上印加して電流が急激に流れるようにすることで行えばよい。このことで、「高抵抗モード」から「低抵抗モード」にモード変換してデータ「ｏｎ」の書き込みが行われる。これらのように、上部電極３１０６への電圧印加により、「高抵抗モード」か「低抵抗モード」にすることによって「ｏｆｆ」又は「ｏｎ」のデータ（状態）を書き込むことが可能である。
一方、以上のようにして書き込まれたデータの読み出しは、上部電極３１０６に、−０．８〜＋．８Ｖの適当な電圧を印加したときの電流値を読み取ることで容易に行うことができる。例えば、図３１に示す素子のモード状態が、「ｏｆｆ」言い換えると「高抵抗モード」である場合、図３３の（１）に示すように−０．８〜＋０．８Ｖの適当な電圧印加時に電流が流れ難いことにより判断できる。
また、図３１に示す素子のモード状態が、「ｏｎ」言い換えると「低抵抗モード」である場合、図３３の（２）に示すように、−０．５〜＋０．２Ｖの適当な電圧印加時に電流が急激に流れることにより判断できる。「負の高抵抗モード」と「負の低抵抗モード」、つまり、「ｏｆｆ」と「ｏｎ」の状態の電流値は、２００倍以上もあることから、「ｏｆｆ」と「ｏｎ」の判断が、容易に可能である。同様に、正の電圧領域においても、０〜＋０．２Ｖの電圧範囲で「ｏｎ」と「ｏｆｆ」の判断が可能である。
上述したメモリの読み出しの動作は、図３１に示す素子が「高抵抗モード」か「低抵抗モード」かを調べるだけで容易に行える。言い換えれば、図３１に示す素子が、上記２つのモードを保持できている間は、データが保持されている状態である。さらに、どちらかのモードかを調べるために、電極に正の電圧を印加しても、保持しているモードは変化することなくデータが破壊されてしまうことはない。従って、図３１に示す強誘電体素子によれば、非破壊の読み出しが可能である。図３１に示す素子は、強誘電体層３１０５が、下部電極層３１０３と上部電極３１０６との間に印加された電圧により抵抗値が変化することにより、不揮発メモリ素子として機能するものである。なお、本素子は、電流を制御するスイッチ素子としても用いることができる。
図３１に示す素子を動作させるための電圧は、「負の低抵抗モード」にするための書き込み時に最大になるが、図３３に示すように、−０．８Ｖ程度であり、非常に消費電力が小さい。消費電力が小さいと言うことは、デバイスにとって非常に有利になり、例えば、移動体通信機器，デジタル汎用機器，デジタル撮像機器を始め、ノートタイプのパーソナルコンピュータ，パーソナル・デジタル・アプライアンス（ＰＤＡ）のみならず、全ての電子計算機，パーソナルコンピュータ，ワークステーション，オフィスコンピュータ，大型計算機や、通信ユニット，複合機などのメモリを用いている機器の消費電力を下げることが可能となる。
図３１に示す素子におけるデータ保持される時間について、図３４に示す。上部電極３１０６に正の電圧を印加して図３３に示す「正の高抵抗状態」つまり「高抵抗モード」にした後に、上部電極３１０６に−０．８Ｖ以上の電圧を印加することで、「負の低抵抗状態」（「低抵抗モード」）、つまり、データ「ｏｎ」を書き込んだ状態とする。この後、一定時間ごとに上部電極３１０６に−０．３Ｖを印加して、電圧を印加したときに観測される電流値を観測する。この観察結果が、図３４である。
観測された電流は、約１０分が最大となり、この後、緩やかに１０００分まで小さくなっている。しかし、この時の電流値は、最大値の８６％であり、データの判別には問題ない値である。また、図３４に示す１０年に相当する１０，０００，０００分に外挿される線より、１０年後の電流値は、最大値の６６％（３分の２）程度に相当し、データの判別は可能であることが予想される。以上に示したことにより、図３１に示す素子を用いたメモリによれば、１０年の保持期間を有していることがわかる。
ところで、上述した本発明の例では、シリコンからなる基板上の絶縁層、絶縁層上の下部電極層、下部電極層上の強誘電体層の各々をＥＣＲスパッタ法で形成するようにした。しかしながら、これら各層の形成方法は、ＥＣＲスパッタ法に限定するものではない。例えば、シリコン基板の上に形成する絶縁層は、熱酸化法や化学気相法（ＣＶＤ法）、また、従来のスパッタ法などで形成しても良い。
また、下部電極層は、ＥＢ蒸着法、ＣＶＤ法、ＭＢＥ法、ＩＢＤ法などの他の成膜方法で形成しても良い。また、強誘電体層も、上記で説明したＭＯＤ法や従来よりあるスパッタ法、ＰＬＤ法などで形成することができる。ただし、ＥＣＲスパッタ法を用いることで、平坦で良好な絶縁膜、金属膜、強誘電体膜が容易に得られる。
また、上述した実施の形態では、各層を形成した後、一旦大気に取り出していたが、各々のＥＣＲスパッタを実現する処理室を、真空搬送室で連結させた装置を用いることで、大気に取り出すことなく、連続的な処理により各層を形成してもよい。これらのことにより、処理対象の基板を真空中で搬送できるようになり、水分付着などの外乱の影響を受け難くなり、膜質と界面の特性の向上につながる。
特許文献７に示されているように、各層を形成した後、形成した層の表面にＥＣＲプラズマを照射し、特性を改善するようにしてもよい。また、各層を形成した後に、水素雰囲気中などの適当なガス雰囲気中で、形成した層をアニール（加熱処理）し、各層の特性を大きく改善するようにしてもよい。
ところで、素子を並べて複数のデータを同時にメモリ蓄積することを「集積」と呼び、集積する度合いを集積度と呼ぶが、図３１の構造は、非常に単純であり、従来のメモリセルに比較して、集積度を格段に上げることが可能となる。ＭＯＳＦＥＴを基本技術としたＤＲＡＭやＳＲＡＭ、フラッシュメモリなどでは、ゲート，ソース，ドレインの領域を確保する必要があるため、近年では、集積限界が指摘され始めている。これに対し、図３１に示す素子によれば、単純な構造を用いることで、現在の集積限界に捕らわれずに集積度を高めることが可能となる。
また、以上の実施の形態では、印加した電圧は直流であったが、適当な幅と強さのパルス電圧を印加しても同様の効果は得られる。本発明の基本的な思想は、図３１に示すように、強誘電体層に絶縁層を接して配置し、これらを２つの電極で挾むようにしたところにある。このような構成とすることで、２つの電極間に所定の電圧（ＤＣ，パルス）を印加して強誘電体層の抵抗値を変化させ、安定な高抵抗モードと低抵抗モードを切り替え、結果としてメモリ機能が実現可能となる。
従って、例えば、図３５Ａに示すように、絶縁性基板３１０１ａを用い、積層された下部電極層３１０３ａ，３１０３ｂを用いるようにしてもよい。また、また、図３５Ｂに示すように、絶縁性基板３１０１ａを用い、下部電極層３１０３にコンタクト電極３１０３ｃを設けるようにしてもよい。また、図３５Ｃに示すように、絶縁性基板３１０１ａを用い、積層された上部電極３１０６ａ，３１０６ｂを用いるようにしてもよい。さらに、図３５Ｄに示すように、積層された下部電極層３１０３ａ，３１０３ｂと積層された上部電極３１０６ａ，３１０６ｂとを用いるようにしてもよい。
また、図３６に示すように、ガラスや石英などからなる絶縁性の基板３６０１を用いるようにしてもよい。この場合、図３７に示すように、基板３６０１に貫通孔形成してここにプラグを設け、基板３６０１の裏面（下部電極層３１０３の形成面の反対側）より電気的コンタクトをとるようにしてもよい。この構造とすることによって、加工しやすいガラス基板などへの適用が可能となる。また、透光性を有する基板を用いることで、ディスプレイへの応用が可能となる。
さらに、図３８Ａに示すように、金属などの導電性を有する基板３８０１を用いるようにしてもよい。また、図３８Ｂに示すように、基板３８０１の上に接して下部電極層３８０２を備え、この上に強誘電体層３８０３，絶縁層３８０４，上部電極３８０５を設けるようにしてもよい。図３８Ｂに示す構成とした場合、基板３８０１と上部電極３８０５との間に所定の電気信号を印加することが可能となる。
また、図３８Ｃに示すように、金属板１２０１の上に、強誘電体層１２０２，絶縁層１２０３，上部電極１２０４を設けるようにしてもよい。この構成とした場合、金属板１２０１が、下部電極層となる。図３８Ｃに示す構造にすることによって、熱伝導性のよい金属板１２０１の上に各構成要素が形成されているので、より高い冷却効果が得られ、素子の安定動作が期待できる。
なお、強誘電体層は、膜厚が厚くなるほど電流が流れ難くなり抵抗が大きくなる。抵抗値の変化を利用してメモリを実現する場合、オン状態とオフ状態の各々の抵抗値が問題となる。例えば、強誘電体層の膜厚が厚くなると、オン状態の抵抗値が大きくなり、Ｓ／Ｎ比がとり難くなり、メモリの状態を判断し難くなる。一方、強誘電体層の膜厚が薄くなり、リーク電流が支配的になると、メモリ情報が保持し難くなると共に、オフ状態の抵抗値が大きくなり、Ｓ／Ｎ比がとり難くなる。
従って、強誘電体層は、適宜最適な厚さとした方がよい。例えば、リーク電流の問題を考慮すれば、強誘電体層は、最低１０ｎｍの膜厚があればよい。また、オン状態における抵抗値を考慮すれば、強誘電体層は２００ｎｍより薄くした方がよい。発明者らの実験の結果、強誘電体層の厚さが３０〜１００ｎｍであれば、メモリの動作が確認され、最も良好な状態は、強誘電体層の厚さを５０ｎｍとしたときに得られた。
同様に、強誘電体層の上の絶縁層においても、より好適な膜厚が存在する。この膜厚について、Ａｌターゲット，Ｓｉターゲット，Ｔａターゲットを用いたＥＣＲスパッタ法により、各々Ａｌ2Ｏ3膜，ＳｉＯ2膜，Ｔａ2Ｏ3膜をシリコン基板の上に形成した場合を例に説明する。上記各膜が、所定の膜厚に形成された状態とし、各々の膜の上にＡｌからなる上部電極が形成された状態とし、シリコン基板と上部電極との間に電圧を印加したときの電流電圧測定を行い、各々の薄膜における−１Ｖで観察される電流密度を観察する。これらの電流密度の結果は、図３９に示すようになる。
図３９に示すように、絶縁層を構成する材料により電流密度が異なり、膜厚が薄いほどリーク電流が多く流れて電流密度が大きくなる。一方、膜厚が厚くなると、電流密度は小さくなる。これは、膜厚があまり薄いと、絶縁層としての特性が得られず、膜厚が厚い場合、強誘電体膜に印加される電圧が小さくなり、Ｓ／Ｎ比がとりにくくなり、メモリの状態が判断しにくくなることを示している。従って、絶縁層は、強誘電体層との組み合わせにおいて、適宜最適な厚さとした方がよい。
例えば、リーク電流の問題を考慮すれば、Ａｌ2Ｏ3膜，ＳｉＯ2膜を用いる場合は、膜厚が１〜３ｎｍ程度がよい。Ｔａ2Ｏ3膜の場合は、３ｎｍ以上の膜厚があればよい。一方、抵抗値の大きさの問題を考慮すれば、絶縁層は２０ｎｍより厚くした方がよい。発明者らの実験の結果、ＳｉＯ2とＴａ2Ｏ3から構成された絶縁層の場合、膜厚が３〜５ｎｍであれば、前述したメモリの動作が確認された。
上述では、１つの強誘電体素子を例にして説明したが、以降に説明するように、複数の強誘電体素子を配列させて集積させるようにしてもよい。例えば、図４０Ａに示すように、絶縁性基板４００１の上に、共通となる下部電極層４００２，強誘電体層４００３，絶縁層４００４を形成し、絶縁層４００４の上に、各々所定距離離間して複数の上部電極４００５を形成すればよい。複数の上部電極４００５に対応して複数の強誘電体素子が配列されたことになる。
強誘電体や絶縁膜は、金属などの導電体に比べて導電性が非常に小さいので、上述したように共通に使用することができる。この場合、加工プロセスを省くことができるので、生産性の向上が図れ、工業的に利点が大きい。また、複数の上部電極４００５に対応する強誘電体素子間の距離を導電性などを考慮して配置することで、安定した動作が期待できる。
また、図４０Ｂに示すように、絶縁性基板４００１の上に、共通となる下部電極層４００２を形成し、下部電極層４００２の上に、強誘電体層４０１３，絶縁層４０１４，上部電極４０１５からなる複数の素子を配列させるようにしてもよい。例えば、形成した強誘電体膜を、ＲＩＥ法やＩＣＰエッチング、またＥＣＲエッチングなど加工法を用いることで、個々の強誘電体層４０１３が形成できる。このように分離して構成することで、素子間の距離をより短くすることが可能となり、集積度をさらに向上させることができる。
さらに、図４０Ｃに示すように、各々の素子を構成している強誘電体層４０１３，絶縁層４０１４の側面を、絶縁側壁４０１６で覆うようにしてもよい。また、図４０Ｄに示すように、各素子に渡って共通の絶縁層４０２４を形成し、絶縁層４０２４により強誘電体層４０１３の側面を覆うようにしてもよい。この場合、絶縁層４０２４の一部で、図４０Ｂに示す絶縁層４０１４が構成されていることになる。
また、図４０（ｅ）に示すように、各素子に対応して複数の強誘電体層４０１３を形成し、この上の絶縁層４０１４は共通とし、各々分離している複数の強誘電体層４０１３の側部を充填するように、絶縁層４０２６を形成するようにしてもよい。これらのように、素子毎に分離して形成した複数の強誘電体層４０１３の間を、絶縁体で覆うようにすることで、各素子間のリーク電流を減らして強誘電体素子の安定性を高めることができる。
また、図３１に示す素子においても、図１３に示したように、複数の素子をＸ方向にｎ個、Ｙ方向にｍ個配列し、Ｘ方向バスを下部電極層に接続し、Ｙ方向バスを上部電極に接続し、Ｘ方向バス及びＹ方向バスの各々に選択信号のスイッチ機能を備えたプロセッサユニットを接続することで、各素子にランダムにアクセスが可能なメモリが実現できる。
ところで、強誘電体層３１０４における抵抗値の変化は、電流により制御することも可能である。強誘電体層３１０４に所定の電圧が印加された状態として一定の電流を流した直後に、上部電極３１０６と下部電極層３１０３との間に所定の電圧（例えば−０．８Ｖ）を印加すると、図４１に示すように電流値が変化する。なお、図４１の縦軸は、上記電極間に電流検出用の電圧を印加したときに測定される電流を示している。
例えば、上記電極間に、１×１０-9Ａから１×１０-6Ａ未満の電流を流した後は電流値が小さく高抵抗状態である。これに対し、上記電極間に１×１０-6Ａ以上の電流を流した後は、流れる電流値が大きくなり（例えば１０μＡ）低抵抗状態へと変化する。このことから明らかなように、強誘電体層３１０４における抵抗変化は、強誘電体層３１０４に流れた電流によっても変化し、高抵抗状態と低抵抗状態との２つの抵抗値が存在する。従って、図３１に示す素子は、電圧により駆動することが可能であるとともに、電流により駆動することも可能である。
また、パルス電圧により、強誘電体層３１０４の抵抗変化を制御できる。例えば、初期状態では強誘電体層３１０４が高抵抗状態の図３１に示す素子に対し、図４２に示すように、まず、上部電極３１０６と下部電極層３１０３との間に、負のパルス電圧（例えば−４Ｖで１０μｓ）を１回印加すると、低抵抗状態となる。この後に、上記電極間に、正のパルス電圧（例えば＋５Ｖで１０μｓ）を複数回（例えば４回）印加すると高抵抗状態となる。
上述した各パルス電圧の印加を繰り返し、各パルス電圧印加の後に測定した電流値は、図４３に示すように変化する。図４３に示すように、初期状態では高抵抗状態であるが、負のパルス電圧を印加した後は、低抵抗状態に移行する。ついで、この状態に、正のパルス電圧を複数回印加することで、高抵抗状態となり、正電圧パルス及び負電圧パルスを印加することで、強誘電体層３１０４の抵抗値が変化する。従って、例えば、正電圧パルス及び負電圧パルスを印加することで、上記素子のメモリ状態を、「ｏｎ」の状態から「ｏｆｆ」の状態へ変化させ、また、「ｏｆｆ」の状態から「ｏｎ」の状態へ変化させるメモリ動作が可能である。
強誘電体層３１０４の抵抗状態を変化させることができる電圧パルスの電圧と時間は、状況により変化させることができる。例えば、＋５Ｖで１０μｓ，４回の電圧パルスを印加して高抵抗状態とした後、−４Ｖで１μｓの短いパルスを１０回印加することで、低抵抗状態へと変化させることができる。また、この状態に、＋５Ｖで１μｓの短いパルスを１００回印加することで、高抵抗状態へと変化させることも可能である。さらに、この状態に、−３Ｖと低い電圧として１００μｓのパルスを１００回印加することで、低抵抗状態へと変化させることも可能である。
次に、図３１に示す素子を電流を制御するスイッチ素子として用いる場合について説明する。図４４Ａに示す素子において、上部電極３１０６と下部電極層３１０３との間に流れる電流は、図４４Ｂに示すように、強誘電体層３１０４が高抵抗であればオフ状態となり、強誘電体層３１０４が低抵抗状態であればオン状態となる。例えば、図４５のシーケンスに示すように、上部電極３１０６と下部電極層３１０３との間に負のパルスと正のパルスとを交互に印加することで、上部電極３１０６と下部電極層３１０３との間に流れる電流のオン状態とオフ状態とを、交互に切り替えることができる。
また、本実施の形態における強誘電体層３１０４を用いた図３１に示す素子によれば、下部電極層３１０３と上部電極３１０６との間に直流電圧を印加したときの電流−電圧特性が、図４６に示すように、正側の印加電圧を変化させることで異なる低抵抗状態に変化する。これら各々の状態における読み出し電圧における電流値に対応し、３つの状態（３値）のメモリが実現できる。この場合、例えば、読み出し電圧を０．５Ｖ程度とすることで、３値のメモリが実現できる。なお、各状態に遷移させる前には、−２Ｖの電圧を下部電極層３１０３印加して高抵抗状態に戻している（リセット）。
なお、図３１に例示した素子においても、図１Ａに例示した素子と同様に、＋１５Ｖ程度の高い電圧を印加することで、図３３に示すような、特徴的な電流電圧特性が発現されるようになる。このように、図３１に例示した素子においても、電気的初期化（ＥＯ）処理により、前述した各特性を示すようになり、メモリ素子などを実現することが可能となる。
また、上述したＥＯ処理は、１０Ｖを超える電圧を素子に印加することになるため、例えば、半導体素子と集積して図４０に示すような状態に複数の素子を形成している状態でＥＯ処理をする場合、半導体素子を破壊する場合がある。従って、この場合においても、半導体素子の破壊を抑制するために、前述したように、ＥＣＲプラズマを用いてＥＯ処理を行うようにしてもよい。例えば、図１５に示す素子において、下部電極層４００２に接続する配線の一端をプラズマ流の周辺部に晒し、上部電極４００５がプラズマ流中の中央部に晒される状態とすれば、プラズマ流中の分布から発生する電位差で、これら２つの電極間にＥＯ処理に必要な電圧を印加することが可能となる。例えば、Ａｒを主成分とするプラズマを発生させて素子に照射することで、１秒から数十秒という短い時間でＥＯ処理をすることが可能である。
次に、本発明の他の実施の形態について図を参照して説明する。図４７は、本発明の実施の形態における他の２安定抵抗値取得装置の構成例を模式的に示す断面図である。以下では、強誘電特性を示す金属酸化物からなる強誘電体層４７０５よりなる強誘電体素子を例に説明する。図４７に示す素子は、例えば、単結晶シリコンからなる基板４７０１の上に絶縁層４７０２，下部電極層４７０３，絶縁層４７０４，強誘電体層４７０５，上部電極４７０６を備えるようにしたものである。基板４７０１は、半導体，絶縁体，金属などの導電性材料のいずれから構成されていてもよい。基板４７０１が絶縁材料から構成されている場合、絶縁層４７０２はなくてもよい。また、基板４７０１が導電性材料から構成されている場合、絶縁層４７０２，下部電極層４７０３はなくてもよく、この場合、導電性材料から構成された基板４７０１が、下部電極となる。
下部電極層４７０３，上部電極４７０６は、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）などの貴金属を含む遷移金属の金属から構成されていればよい。また、下部電極層４７０３，上部電極４７０６は、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ2）、酸化亜鉛（ＺｎＯ）、鉛酸スズ（ＩＴＯ）、フッ化ランタン（ＬａＦ3）などの遷移金属の窒化物や酸化物やフッ化物等の化合物、さらに、これらを積層した複合膜であってもよい。
絶縁層４７０４は、二酸化シリコン，シリコン酸窒化膜，アルミナ，又は、リチウム，ベリリウム，マグネシウム，カルシウムなどの軽金属から構成されたＬｉＮｂＯ3などの酸化物、ＬｉＣａＡｌＦ6、ＬｉＳｒＡｌＦ6、ＬｉＹＦ4、ＬｉＬｕＦ4、ＫＭｇＦ3などのフッ化物から構成されていればよい。また、絶縁層４７０４は、スカンジウム，チタン，ストロンチウム，イットリウム，ジルコニウム，ハフニウム，タンタル，及び、ランタン系列を含む遷移金属の酸化物及び窒化物、又は、以上の元素を含むシリケート（金属、シリコン、酸素の三元化合物）、及び、これらの元素を含むアルミネート（金属、アルミニウム、酸素の三元化合物）、さらに、以上の元素を２以上含む酸化物及び窒化物などから構成されていればよい。
強誘電体層４７０５は、前述した強誘電体層１０４及び強誘電体層３１０４と同様である。なお、強誘電体層４７０５は、少なくとも２つの金属から構成された金属酸化物からなる一般に強誘電特性を示す材料から構成されていることを示しており、前述したように、膜厚条件などにより強誘電特性を示さない状態も含んでいる。
図４７に示した素子の具体例について説明すると、例えば、下部電極層４７０３は、膜厚１０ｎｍのルテニウム膜であり、絶縁層４７０４は、五酸化タンタルと二酸化シリコンとの膜厚が５ｎｍの多層膜であり、強誘電体層４７０５は、膜厚４０ｎｍのＢｉ4Ｔｉ3Ｏ12膜であり、上部電極４７０６は、金から構成されたものである。なお、前述したように、基板４７０１及び絶縁層４７０２の構成は、これに限るものではなく、電気特性に影響を及ぼさなければ、他の材料も適当に選択できる。
以上で説明した、絶縁層４７０２，下部電極層４７０３，絶縁層４７０４，強誘電体層４７０５，上部電極４７０６は、具体的な製法は後述するが、図５に示すようなＥＣＲスパッタ装置により、金属ターゲットや焼結ターゲットを、アルゴンガス，酸素ガス，窒素ガスからなるＥＣＲプラズマ内でスパッタリングして形成すればよい。
次に、図４７にした素子の製造方法例について、図４８を用いて説明する。まず、図４８Ａに示すように、主表面が面方位（１００）で抵抗率が１〜２Ω-ｃｍのｐ形のシリコンからなる基板４７０１を用意し、基板４７０１の表面を硫酸と過酸化水素水の混合液と純水と希フッ化水素水とにより洗浄し、このあと乾燥させる。
ついで、洗浄・乾燥した基板４７０１の上に、絶縁層４７０２が形成された状態とする。絶縁層４７０２の形成では、上述したＥＣＲスパッタ装置を用い、処理室５０１内の基板ホルダ５０４に基板４７０１を固定し、ターゲット５０５として純シリコン（Ｓｉ）を用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスを用いたＥＣＲスパッタ法により、基板４７０１の上に、表面を覆う程度にＳｉ−Ｏ分子によるメタルモードの絶縁層４７０２を形成する。
図５に示すＥＣＲスパッタ法において、まず、プラズマ生成室５０２内を１０-5Ｐａ台の高真空状態に真空排気した後、プラズマ生成室５０２内に、不活性ガス導入部５１１より、例えば希ガスであるＡｒガスを流量２０sccm程度で導入し、プラズマ生成室５０２の内部を例えば１０-2〜１０-3Ｐａ台の圧力に設定する。また、プラズマ生成室５０２には、磁気コイル５１０にコイル電流を例えば２８Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。例えば、プラズマ生成室５０２内の磁束密度が８７．５ｍＴ（テスラ）程度の状態とする。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管５０８、石英窓５０７、真空導波管５０６を介してプラズマ生成室５０２の内部に導入し、このマイクロ波の導入により、プラズマ生成室５０２にＡｒのプラズマが生成された状態とする。なお、sccmは流量の単位あり、０℃・１気圧の流体が１分間に１ｃｍ3流れることを示す。
上述したことにより生成されたプラズマは、磁気コイル５１０の発散磁場によりプラズマ生成室５０２より処理室５０１の側に放出される。また、プラズマ生成室５０２の出口に配置されたターゲット５０５に、高周波電源５２２より高周波電力（例えば５００Ｗ）を供給する。このことにより、ターゲット５０５にＡｒ粒子が衝突してスパッタリング現象が起こり、Ｓｉ粒子がターゲット５０５より飛び出す。
この状態とされた後、ターゲット５０５と基板４７０１との間の図示しないシャッターを開放すると、ターゲット５０５より飛び出したＳｉ粒子は、プラズマ生成室５０２より放出されたプラズマ、及び、反応性ガス導入部５１２より導入されてプラズマにより活性化された酸素ガスと共に基板４７０１の表面に到達し、活性化された酸素により酸化され二酸化シリコンとなる。
以上のことにより、基板４７０１上に二酸化シリコンからなる例えば１００ｎｍ程度の膜厚の絶縁層４７０２が形成された状態とすることができる（図４８Ａ）。所定の膜厚まで形成した後、前述したシャッターを閉じた状態としてスパッタされた原料が基板４７０１に到達しないようにすることで、成膜を停止する。この後、マイクロ波電力の供給を停止するなどによりプラズマ照射を停止し、各ガスの供給を停止し、基板温度が所定の値にまで低下しまた処理室５０１の内部圧力を上昇させて大気圧程度とした後、処理室５０１の内部より成膜された基板４７０１を搬出する。
なお、絶縁層４７０２は、この後に形成する下部電極層４７０３と上部電極４７０６に電圧を印加した時に、基板４７０１に電圧が洩れて、所望の電気的特性に影響することがないように絶縁を図るものでる。例えば、シリコン基板の表面を熱酸化法により酸化することで形成した酸化シリコン膜を絶縁層４７０２として用いるようにしてもよい。絶縁層４７０２は、絶縁性が保てればよく、酸化シリコン以外の他の絶縁材料から構成してもよく、また、絶縁層４７０２の膜厚は、１００ｎｍに限らず、これより薄くてもよく厚くてもよい。絶縁層４７０２は、上述したＥＣＲスパッタによる膜の形成では、基板４７０１に対して加熱はしていないが、基板４７０１を加熱しながら膜の形成を行ってもよい。
以上のようにして絶縁層４７０２を形成した後、基板４７０１を装置内より大気中に搬出し、ついで、ターゲット５０５として純ルテニウム（Ｒｕ）を用いた図５同様のＥＣＲスパッタ装置の基板ホルダ５０４に、基板４７０１を固定する。引き続いて、プラズマガスとしてアルゴン（Ａｒ）とキセノン（Ｘｅ）を用いたＥＣＲスパッタ法により、図４８Ｂに示すように、絶縁層４７０２の上に、表面を覆う程度にＲｕ膜を形成することで、下部電極層４７０３が形成された状態とする。
Ｒｕ膜の形成について詳述すると、Ｒｕからなるターゲット５０５を用いた図５に示すＥＣＲスパッタ装置において、まず、基板４７０１を例えば４００℃程度に加熱し、ついで、プラズマ生成室５０２内に、不活性ガス導入部５１１より、例えば流量７sccmで希ガスであるＡｒガスを導入し、例えば流量５sccmでＸｅガスを導入し、プラズマ生成室５０２の内部を、例えば１０-2〜１０-3Ｐａ台の圧力に設定する。また、プラズマ生成室５０２には、磁気コイル５１０にコイル電流を例えば２６Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管５０８、石英窓５０７、真空導波管５０６を介してプラズマ生成室５０２内に導入し、この上記マイクロ波の導入により、プラズマ生成室５０２にＡｒとＸｅのプラズマが生成した状態とする。生成されたプラズマは、磁気コイル５１０の発散磁場によりプラズマ生成室５０２より処理室５０１側に放出される。また、プラズマ生成室５０２の出口に配置されたターゲット５０５に、高周波電極供給部より高周波電力（例えば５００Ｗ）を供給する。このことにより、ターゲット５０５にＡｒ粒子が衝突してスパッタリング現象が起こり、Ｒｕ粒子がターゲット５０５より飛び出す。ターゲット５０５より飛び出したＲｕ粒子は、基板４７０１の絶縁層４７０２表面に到達し堆積する。
以上のことにより、絶縁層４７０２の上に、例えば１０ｎｍ程度の膜厚の下部電極層４７０３が形成された状態が得られる（図４８Ｂ）。下部電極層４７０３は、この後に形成する上部電極４７０６との間に電圧を印加した時に、強誘電体層４７０５と絶縁層４７０４に電圧が印加できるようにするものである。従って、導電性が持てればルテニウム以外から下部電極層４７０３を構成してもよく、また、膜厚も１０ｎｍに限るものではなく、これより厚くてもよく薄くてもよい。
ところで、上述したようにＥＣＲスパッタ法によりＲｕの膜を形成するときに、基板４７０１を４００℃に加熱したが、加熱しなくても良い。ただし、加熱を行わない場合、ルテニウムの二酸化シリコンへの密着性が低下するため、剥がれが生じる恐れがあり、これを防ぐために、基板を加熱して膜を形成する方が望ましい。以上のようにして所望の膜厚にＲｕを堆積した後、シャッターを閉じることなどにより成膜を停止し、マイクロ波電力の供給を停止してプラズマ照射を停止するなどの終了処理をすれば、基板４７０１が搬出可能となる。
以上のようにして下部電極層４７０３を形成した後、基板４７０１を装置内より大気中に搬出し、ついで、ターゲット５０５として純タンタル（Ｔａ）を用いた図５同様のＥＣＲスパッタ装置の基板ホルダ５０４に、基板４７０１を固定する。引き続いて、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図４８Ｃに示すように、下部電極層４７０３の上に、表面を覆う程度に、絶縁層４７０４が形成された状態とする。以下に説明するように、Ｔａ−Ｏ分子によるメタルモード膜を形成し、絶縁層４７０４とする。
Ｔａ−Ｏ分子によるメタルモード膜の形成について詳述すると、タンタルからなるターゲット５０５を用いた図５に示すＥＣＲスパッタ装置において、まず、プラズマ生成室５０２内に、不活性ガス導入部５１１より、例えば流量２５sccmで希ガスであるＡｒガスを導入し、例えば１０-2〜１０-3Ｐａ台の圧力に設定する。また、プラズマ生成室５０２には、磁気コイル５１０にコイル電流を例えば２７Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管５０８、石英窓５０７、真空導波管５０６を介してプラズマ生成室５０２内に導入し、このマイクロ波の導入により、プラズマ生成室５０２にＡｒのプラズマが生成された状態とする。生成されたプラズマは、磁気コイル５１０の発散磁場によりプラズマ生成室５０２より処理室５０１の側に放出される。また、プラズマ生成室５０２の出口に配置されたターゲット５０５に、高周波電極供給部より高周波電力（例えば５００Ｗ）を供給する。このことにより、ターゲット５０５にＡｒ粒子が衝突してスパッタリング現象を起こし、Ｔａ粒子がターゲット５０５より飛び出す。
ターゲット５０５より飛び出したＴａ粒子は、プラズマ生成室５０２より放出されたプラズマ、及び反応性ガス導入部５１２より導入されてプラズマにより活性化された酸素ガスと共に基板４７０１の下部電極層４７０３表面に到達し、活性化された酸素により酸化されて五酸化タンタルとなる。
以上のことにより、まず、下部電極層４７０３の上に五酸化タンタル膜を形成する。続いて、図４８Ａを用いて説明した二酸化シリコンの堆積と同様に、純シリコンからなるターゲット５０５を用いたＥＣＲスパッタ法により、上記五酸化タンタル膜の上に二酸化シリコン膜が形成された状態とする。上述した五酸化タンタル膜と二酸化シリコン膜の形成工程を繰り返し、五酸化タンタル膜と二酸化シリコン膜との多層膜を例えば、５ｎｍ程度形成することで、絶縁層４７０４が得られる（図４８Ｄ）。
なお、五酸化タンタル膜と二酸化シリコン膜からなる絶縁層４７０４は、強誘電体層４７０５に電圧を印加した時に、強誘電体膜に印加される電圧を制御するために用いる。従って、強誘電体層４７０５に印加される電圧を制御することができれば、五酸化タンタル膜と二酸化シリコン膜の多層構造以外から絶縁層４７０４を構成してもよく、単層から構成してもよい。また、膜厚も、５ｎｍに限るものではない。なお、上述したＥＣＲスパッタ法では、基板４７０１に対して加熱はしていないが、加熱しても良い。
以上のようにして絶縁層４７０４を形成した後、基板４７０１を装置内より大気中に搬出し、ついで、ターゲット５０５としてＢｉとＴｉの割合が４：３の焼結体（Ｂｉ−Ｔｉ−Ｏ）を用いた図５同様のＥＣＲスパッタ装置の基板ホルダ５０４に、基板４７０１を固定する。引き続いて、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図４８Ｄに示すように、絶縁層４７０４の上に、表面を覆う程度に、強誘電体層４７０５が形成された状態とする。
強誘電体層４７０５の形成について詳述すると、Ｂｉ−Ｔｉ−Ｏからなるターゲット５０５を用いた図５に示すＥＣＲスパッタ装置において、まず、基板４７０１が３００〜７００℃に加熱された状態とし、ついで、プラズマ生成室５０２内に、不活性ガス導入部５１１より、例えば流量２０sccmで希ガスであるＡｒガスを導入し、例えば１０-2〜１０-3Ｐａ台の圧力に設定する。また、プラズマ生成室５０２には、磁気コイル５１０にコイル電流を例えば２７Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管５０８、石英窓５０７、真空導波管５０６を介してプラズマ生成室５０２内に導入し、このマイクロ波の導入により、プラズマ生成室５０２にプラズマが生成された状態とする。生成されたプラズマは、磁気コイル５１０の発散磁場によりプラズマ生成室５０２より処理室５０１側に放出される。また、プラズマ生成室５０２の出口に配置されたターゲット５０５に、高周波電極供給部より高周波電力（例えば５００Ｗ）を供給する。このことにより、ターゲット５０５にＡｒ粒子が衝突してスパッタリング現象を起こし、Ｂｉ粒子とＴｉ粒子がターゲット５０５より飛び出す。
ターゲット５０５より飛び出したＢｉ粒子とＴｉ粒子は、プラズマ生成室５０２より放出されたプラズマ、及び、反応性ガス導入部５１２より導入されてプラズマにより活性化した酸素ガスと共に、絶縁層４７０４の表面に到達し、活性化された酸素により酸化される。酸素（Ｏ2）ガスは、反応性ガス導入部５１２より例えば流量１sccm程度で導入されればよい。ターゲット５０５は焼結体であり、酸素が含まれるが、酸素を供給することにより膜中の酸素不足を防ぐことができる。
以上に説明したＥＣＲスパッタ法による膜の形成で、例えば、膜厚４０ｎｍ程度の強誘電体層４７０５が形成された状態が得られる（図４８Ｄ）。この後、前述と同様にすることで終了処理をし、基板が搬出可能な状態とする。なお、形成した強誘電体層４７０５に、不活性ガスと反応性ガスのＥＣＲプラズマを照射し、膜質を改善するようにしてもよい。反応性ガスとしては、酸素ガスに限らず、窒素ガス，フッ素ガス，水素ガスを用いることができる。また、この膜質の改善は、絶縁層４７０２や絶縁層４７０４の形成にも適用可能である。
次に、図４８Ｅに示すように、強誘電体層４７０５の上に、所定の面積のＡｕからなる上部電極４７０６が形成された状態とすることで、強誘電体からなる層を用いた素子が得られる。上部電極４７０６は、よく知られたリフトオフ法と抵抗加熱真空蒸着法による金の堆積とにより形成できる。なお、上部電極４７０６は、例えば、Ｒｕ、Ｐｔ、ＴｉＮなどの他の金属材料や導電性材料を用いるようにしてもよい。なお、Ｐｔを用いた場合、密着性が悪く剥離する可能性があるので、加熱による成膜を行うことや、Ｔｉ−Ｐｔ−Ａｕなどの剥離し難い構造とし、フォトリソグラフィーやリフトオフ処理などのパターニング処理をして所定の面積を持つ電極として形成する必要がある。
ここで、本実施の形態によれば、絶縁層４７０４が形成されている状態で、この上に強誘電体層４７０５を形成するようにした。この結果、上述したＥＣＲスパッタ法による強誘電体層４７０５の形成において、下層の金属膜の表面や強誘電体膜の表面のモフォロジを劣化させることなく、強誘電体膜が形成できる。例えば、下層が金属材料などのように酸化される状態であると、上述した強誘電体層４７０５の形成では、下層の表面が部分的に酸化され、モフォロジが劣化する場合がある。これに対し、本実施の形態によれば、下層の表面のモフォロジがよい状態で、強誘電体層４７０５が形成でき、より品質の高い強誘電体層４７０５が得られる。
次に、図４７に示す素子の特性について説明する。この特性調査は、下部電極層４７０３と上部電極４７０６との間に電圧を印加することで行う。下部電極層４７０３と上部電極４７０６との間に電源により電圧を印加し、電圧を印加したときの電流を電流計により観測すると、図４９に示す結果が得られた。図４９では、縦軸が、電流値を面積で除した電流密度として示している。以下、図４９を説明し、あわせて本発明のメモリ動作原理を説明する。ただし、ここで説明する電圧値や電流値は、実際の素子で観測されたものを例としている。従って、本現象は、以下に示す数値に限るものではない。実際に素子に用いる膜の材料や膜厚、及び他の条件により、他の数値が観測されることがある。
まず、上部電極４７０６に正の電圧を印加すると、図４９中の（１）に示すように、０〜１．０Ｖでは流れる電流は非常に少ない。しかし、（２）に示すように、１．１Ｖを超えると急に正の電流が流れる。実際には、０．１Ａ／ｃｍ2を超える電流も流れているが、測定器を保護するためにこれ以上電流を流さないようにしているので、観測されていない。ここで、（１）に示す０〜１．０Ｖの領域で、（２）に示すような電流が大きく流れないようにすると、高抵抗の状態が保持（維持）される。
続いて、再び上部電極４７０６に正の電圧を印加すると、（３）に示すように、０．８Ｖ程度で０．１Ａ／ｃｍ2以上の正の電流が流れる軌跡を示す。さらに続いて、上部電極４７０６に正の電圧を印加すると、やはり（３）に示すように０．８Ｖ程度で０．１Ａ／ｃｍ2以上の電流が流れる。
しかし、今度は、上部電極４７０６に負の電圧を印加すると、（４）に示すように、−０．２Ｖ程度まで負の電流が流れ、最大−１．５×１０-2Ａ／ｃｍ2になる。ここで、電圧の絶対値を小さくしていくと、（４）に示す軌跡を通る。
再び、−０．２Ｖ迄の負の電圧を印加すると、（４）に示すような軌跡を通る。この後、（５）に示すように、流れる電流値が減少して負の電流が流れなくなる。続いて、上部電極４７０６に負の電圧を印加すると（６）に示すように、ほとんど電流が流れない軌跡を示すようになる。この後、電圧の絶対値を小さくしていっても、（６）に示すようにほとんど電流が流れない。さらに、続いて上部電極４７０６に正の電圧を印加すると、（１）に示すように０〜１．０Ｖ程度まで、ほとんど電流値が流れない。
従って、（２）のように急激に電流が流れないように上部電極４７０６に１．１Ｖ以上の電圧を印加しなければ、（１）のような電流が流れない高抵抗の状態を維持することになる。（１）に示す状態を「正の高抵抗モード」と呼ぶことにする。
例えば、（２）に示すように１．１Ｖ以上の電圧を印加し、急激な電流が流れる状態とすると、（３）のような電流が流れやすくなる低抵抗の状態になる。この状態も、上部電極４７０６に正の電圧を印加している間は維持される。（３）に示す状態を「正の低抵抗モード」と呼ぶことにする。
しかし、上部電極４７０６に負の電圧を印加すると、（４）に示すように、負の０〜−０．２Ｖの電圧領域で、初期に少量の電流が流れる低抵抗の状態になる。ここでも、０から−０．２Ｖの間で負の電圧を印加している間、この状態が維持されるので、（４）に示す状態を「負の低抵抗モード」と呼ぶことにする。
さらに、−０．２Ｖ以上の負の電圧を印加すると、（５）に示すように電流が流れなくなり、高抵抗な状態に移行する。この状態になると、（６）に示すように、負の０〜−１．０Ｖの電圧領域で電圧を印加している間、電流値が高抵抗の状態が維持される。この（６）に示される状態を、「負の高抵抗モード」と呼ぶことにする。
以上より、図４７で示す強誘電体層を用いた素子では、「正の高抵抗モード」、「正の低抵抗モード」、「負の高抵抗モード」、「負の低抵抗モード」の見かけ上４つのモードが安定して存在することになる。詳細に調べると、「正の高抵抗モード」と「負の高抵抗モード」は、同じ高抵抗の状態を示す「高抵抗モード」であり、「正の低抵抗モード」と「負の低抵抗モード」は、同じ低抵抗の状態を示す「低抵抗モード」であり、２つのモードが存在していことが判明した。つまり、「高抵抗モード」の状態にあるとき、−１．５Ｖから＋１．０Ｖの電圧領域で「高抵抗モード」が維持される。＋１．０Ｖ以上の電圧を印加することで遷移した「低抵抗モード」の状態にあるときは、−０．２Ｖから＋０．８Ｖの電圧領域で「低抵抗モード」が維持される。これらの２つの「高抵抗モード」と「低抵抗モード」とが切り替わることになる。これらは、「負の高抵抗モード」及び「負の低抵抗モード」の負の抵抗モードについても、同様である。
また、各「正のモード」の実際の電流値は、０．５Ｖ印加時に、「正の高抵抗モード」で１．０×１０-5Ａ／ｃｍ2であり、「正の低抵抗モード」で５×１０-2Ａ／ｃｍ2であることから、各々の比は、５０００倍にも達する。このことは、容易なモードの識別を可能にするものである。発明者らは、印加する電圧の向きと強さにより、強誘電体膜の抵抗値が劇的に変化することで、上述した現象が発現するものと推定している。
また、強誘電体層４７０５と上部電極４７０６の間に備えた絶縁層４７０４により、絶縁層４７０４の持つバンド構造から、キャリアの制御が可能である。具体的には、例えば、五酸化タンタルは、バンドギャップは４．５ｅＶ程度であるが、フェルミレベルからのエネルギー差を見た場合、伝導帯には１．２ｅＶ程度、価電子帯には２．３ｅＶと価電子帯側にバリアが高いことが知られている。従って、価電子帯のホール（正孔）に対してはバリア性が高いが、伝導帯のエレクトロン（電子）に対してはバリア性が低いと言うことになる。詳しくは、「ウィルクらのジャーナル・オブ・アプライド・フィジクス、第８７号、４８４頁、２０００年、（Wilk et. al., J.Appl.Phys.,87,484(2000).」を参考にされたい。
上述した特性から、例えば五酸化タンタル膜を、電極と強誘電体層との間の絶縁層に用いた場合、電子は流れやすく、正孔は流れにくいという現象が期待できる。実際に、図４９に示すように、上部電極４７０６に正の電圧を印加したときと、負の電圧を印加したときでは、流れる電流の値が大きく異なっている。このことは、メモリの判別を行う場合に、信号・ノイズ比（Ｓ／Ｎ比）を向上させ、データの判別を容易にする効果が非常に大きい。これは、絶縁層４７０４を用いた効果である。
上述した図４９に示す「低抵抗モード」と「高抵抗モード」のモードをメモリ動作として応用することで、図４７に示す素子が、不揮発性で非破壊のメモリとして使用できることを見いだした。具体的には、まず、素子の初期化とデータの消去、つまり、データ「ｏｆｆ」の書き込みは、図４９の（４）又は（５）に示すように、上部電極４７０６に負の電圧を印加することで、「低抵抗モード」から「高抵抗モード」にモード変更することにより行えばよい。
また、データ「ｏｎ」の書き込みは、図４９の（２）に示すように、上部電極４７０６に正の電圧を１．１Ｖ以上印加して電流が急激に流れるようにすることで行えばよい。このことで、「高抵抗モード」から「低抵抗モード」にモード変換してデータ「ｏｎ」の書き込みが行われる。 これらのように、上部電極４７０６への電圧印加により、「高抵抗モード」か「低抵抗モード」にすることによって「ｏｆｆ」又は「ｏｎ」のデータ（状態）を書き込むことが可能である。
一方、以上のようにして書き込まれたデータの読み出しは、上部電極４７０６に、０〜１．０Ｖの適当な電圧を印加したときの電流値を読み取ることで容易に行うことができる。例えば、図４７に示す素子のモード状態が、「ｏｆｆ」言い換えると「高抵抗モード」である場合、図４９の（１）に示すように０〜１．０Ｖの適当な電圧印加時に電流が流れ難いことにより判断できる。
また、図４７に示す素子のモード状態が、「ｏｎ」言い換えると「低抵抗モード」である場合、図４９の（２）に示すように、０〜０．８Ｖの適当な電圧印加時に電流が急激に流れることにより判断できる。「正の高抵抗モード」と「正の低抵抗モード」、つまり、「ｏｆｆ」と「ｏｎ」の状態の電流値は、５０００倍以上もあることから、「ｏｆｆ」と「ｏｎ」の判断が、容易に可能である。同様に、負の電圧領域においても、０〜−０．２Ｖの電圧範囲で「ｏｎ」と「ｏｆｆ」の判断が可能である。
上述したメモリの読み出しの動作は、図４７に示す素子が「高抵抗モード」か「低抵抗モード」かを調べるだけで容易に行える。言い換えれば、図４７に示す素子が、上記２つのモードを保持できている間は、データが保持されている状態である。さらに、どちらかのモードかを調べるために、電極に正の電圧を印加しても、保持しているモードは変化することなくデータが破壊されてしまうことはない。従って、図４７に示す素子によれば、非破壊の読み出しが可能である。図４７に示す素子は、強誘電体層４７０５が、下部電極層４７０３と上部電極４７０６との間に印加された電圧により抵抗値が変化することにより、不揮発メモリ素子として機能するものである。なお、本素子は、電流を制御するスイッチ素子としても用いることができる。
図４７に示す素子を動作させるための電圧は、「正の低抵抗モード」にするための書き込み時に最大になるが、図４９に示すように、１．１Ｖ程度であり、非常に消費電力が小さい。消費電力が小さいと言うことは、デバイスにとって非常に有利になり、例えば、移動体通信機器，デジタル汎用機器，デジタル撮像機器を始め、ノートタイプのパーソナルコンピュータ，パーソナル・デジタル・アプライアンス（ＰＤＡ）のみならず、全ての電子計算機，パーソナルコンピュータ，ワークステーション，オフィスコンピュータ，大型計算機や、通信ユニット，複合機などのメモリを用いている機器の消費電力を下げることが可能となる。また、図４７に示す素子を用いたメモリにおいても、前述した素子と同様に、１０年の保持期間を有している。
ところで、上述した本発明の例では、シリコンからなる基板上の絶縁層、絶縁層上の下部電極層、下部電極層上の絶縁層、絶縁層上の強誘電体層の各々をＥＣＲスパッタ法で形成するようにした。しかしながら、これら各層の形成方法は、ＥＣＲスパッタ法に限定するものではない。例えば、シリコン基板の上に形成する絶縁層は、熱酸化法や化学気相法（ＣＶＤ法）、また、従来のスパッタ法などで形成しても良い。
また、下部電極層は、ＥＢ蒸着法、ＣＶＤ法、ＭＢＥ法、ＩＢＤ法などの他の成膜方法で形成しても良い。また、下部電極層上の絶縁層は、ＡＬＤ法，ＭＯＣＶＤ法，従来よりあるスパッタ法で形成してもよい。強誘電体層も、上記で説明したＭＯＤ法や従来よりあるスパッタ法、ＰＬＤ法及びＭＯＣＶＤ法などで形成することができる。ただし、ＥＣＲスパッタ法を用いることで、平坦で良好な絶縁膜、金属膜、強誘電体膜が容易に得られる。
また、上述した実施の形態では、各層を形成した後、一旦大気に取り出していたが、各々のＥＣＲスパッタを実現する処理室を、真空搬送室で連結させた装置を用いることで、大気に取り出すことなく、連続的な処理により各層を形成してもよい。これらのことにより、処理対象の基板を真空中で搬送できるようになり、水分付着などの外乱の影響を受け難くなり、膜質と界面の特性の向上につながる。
特許文献７に示されているように、各層を形成した後、形成した層の表面にＥＣＲプラズマを照射し、特性を改善するようにしてもよい。また、各層を形成した後に、水素雰囲気中などの適当なガス雰囲気中で、形成した層をアニール（加熱処理）し、各層の特性を大きく改善するようにしてもよい。
ところで、素子を並べて複数のデータを同時にメモリ蓄積することを「集積」と呼び、集積する度合いを集積度と呼ぶが、図４７の構造は、非常に単純であり、従来のメモリセルに比較して、集積度を格段に上げることが可能となる。ＭＯＳＦＥＴを基本技術としたＤＲＡＭやＳＲＡＭ、フラッシュメモリなどでは、ゲート，ソース，ドレインの領域を確保する必要があるため、近年では、集積限界が指摘され始めている。これに対し、図４７に示す素子によれば、単純な構造を用いることで、現在の集積限界に捕らわれずに集積度を高めることが可能となる。
また、以上の実施の形態では、印加した電圧は直流であったが、適当な幅と強さのパルス電圧を印加しても同様の効果は得られる。本発明の基本的な思想は、図４７に示すように、絶縁層に強誘電体層を接して配置し、これらを２つの電極で挾むようにしたところにある。このような構成とすることで、２つの電極間に所定の電圧（ＤＣ，パルス）を印加して強誘電体層の抵抗値を変化させ、安定な高抵抗モードと低抵抗モードを切り替え、結果としてメモリ機能が実現可能となる。
従って、例えば、図５０Ａに示すように、絶縁性基板４７０１ａを用い、積層された下部電極層４７０３ａ，４７０３ｂを用いるようにしてもよい。また、また、図５０Ｂに示すように、絶縁性基板４７０１ａを用い、下部電極層４７０３にコンタクト電極４７０３ｃを設けるようにしてもよい。また、図５０Ｃに示すように、絶縁性基板４７０１ａを用い、積層された上部電極４７０６ａ，４７０６ｂを用いるようにしてもよい。さらに、図５０Ｄに示すように、積層された下部電極層４７０３ａ，４７０３ｂと積層された上部電極４７０６ａ，４７０６ｂとを用いるようにしてもよい。
また、図５１に示すように、ガラスや石英からなる絶縁性の基板５１０１を用いるようにしてもよい。この場合、図５２に示すように、基板５１０１に貫通孔形成してここにプラグを設け、基板５１０１の裏面（下部電極層４７０３の形成面の反対側）より電気的コンタクトをとるようにしてもよい。この構造とすることによって、加工しやすいガラス基板などへの適用が可能となる。また、強誘電体層４７０５は、波長６３２．８ｎｍで測定したときの屈折率が２．６程度で光学的に透明であるため、図５１に示す構成とすることで、ディスプレイへの応用が可能となる。また、強誘電体層４７０５を、１０〜２００ｎｍの間で干渉色を発する厚さに形成することで、着色した状態の視覚効果が得られる。
さらに、図５３Ａに示すように、金属などの導電性を有する基板５２０１を用いるようにしてもよい。また、図５３Ｂに示すように、基板５２０１の上に接して下部電極層５２０２を備え、この上に絶縁層５２０３，強誘電体層５２０４，上部電極５２０５を設けるようにしてもよい。図５３Ｂに示す構成とした場合、基板５２０１と上部電極５２０５との間に所定の電気信号を印加することが可能となる。
また、図５３Ｃに示すように、金属板５３０１の上に、絶縁層５３０２，強誘電体層５３０３，上部電極５３０４を設けるようにしてもよい。この構成とした場合、金属板５３０１が、下部電極層となる。図５３Ｃに示す構造にすることによって、熱伝導性のよい金属板５３０１の上に各構成要素が形成されているので、より高い冷却効果が得られ、素子の安定動作が期待できる。
なお、強誘電体層は、膜厚が厚くなるほど電流が流れにくくなり抵抗が大きくなる。抵抗値の変化を利用してメモリを実現する場合、オン状態とオフ状態の各々の抵抗値が問題となる。例えば、強誘電体層の膜厚が厚くなると、オン状態の抵抗値が大きくなり、Ｓ／Ｎ比がとりにくくなり、メモリの状態を判断しにくくなる。一方、強誘電体層の膜厚が薄くなり、リーク電流が支配的になると、メモリ情報が保持しにくくなると共に、オフ状態の抵抗値が大きくなり、Ｓ／Ｎ比がとりにくくなる。
従って、強誘電体層は、適宜最適な厚さとした方がよい。例えば、リーク電流の問題を考慮すれば、強誘電体層は、最低１０ｎｍの膜厚があればよい。また、オン状態における抵抗値を考慮すれば、強誘電体層は２００ｎｍより薄くした方がよい。発明者らの実験の結果、強誘電体層の厚さが３０〜１００ｎｍであれば、メモリの動作が確認され、最も良好な状態は、強誘電体層の厚さを５０ｎｍとしたときに得られた。
同様に、下部電極層の上の絶縁層においても、より好適な膜厚が存在する。この膜厚について、Ａｌターゲット，Ｓｉターゲット，Ｔａターゲットを用いたＥＣＲスパッタ法により、各々Ａｌ2Ｏ3膜，ＳｉＯ2膜，Ｔａ2Ｏ3膜をシリコン基板の上に形成した場合を例に説明する。上記各膜が、所定の膜厚に形成された状態とし、各々の膜の上にＡｌからなる上部電極が形成された状態とし、シリコン基板と上部電極との間に電圧を印加したときの電流電圧測定を行い、各々の薄膜における−１Ｖで観察される電流密度を観察する。これらの電流密度の結果は、図３９に示した状態と同様である。
図３９に示したように、絶縁層を構成する材料により電流密度が異なり、膜厚が薄いほどリーク電流が多く流れて電流密度が大きくなる。一方、膜厚が厚くなると、電流密度は小さくなる。これは、膜厚があまり薄いと、絶縁層としての特性が得られず、膜厚が厚い場合、強誘電体膜に印加される電圧が小さくなり、Ｓ／Ｎ比がとりにくくなり、メモリの状態が判断しにくくなることを示している。従って、絶縁層は、強誘電体層との組み合わせにおいて、適宜最適な厚さとした方がよい。
例えば、リーク電流の問題を考慮すれば、Ａｌ2Ｏ3膜，ＳｉＯ2膜を用いる場合は、膜厚が１〜３ｎｍ程度がよい。Ｔａ2Ｏ3膜の場合は、３ｎｍ以上の膜厚があればよい。一方、抵抗値の大きさの問題を考慮すれば、絶縁層は２０ｎｍより厚くした方がよい。発明者らの実験の結果、ＳｉＯ2とＴａ2Ｏ3から構成された絶縁層の場合、膜厚が３〜５ｎｍであれば、前述したメモリの動作が確認された。
上述では、１つの素子を例にして説明したが、以降に説明するように、複数の素子を配列させて集積させるようにしてもよい。例えば、図５４Ａに示すように、絶縁性基板５４０１の上に、共通となる下部電極層５４０２，絶縁層５４０３，強誘電体層５４０４を形成し、強誘電体層５４０４の上に、各々所定距離離間して複数の上部電極５４０５を形成すればよい。複数の上部電極５４０５に対応して複数の素子が配列されたことになる。
強誘電体や絶縁膜は、金属などの導電体に比べて導電性が非常に小さいので、上述したように共通に使用することができる。この場合、加工プロセスを省くことができるので、生産性の向上が図れ、工業的に利点が大きい。また、複数の上部電極５４０５に対応する素子間の距離を導電性などを考慮して配置することで、安定した動作が期待できる。
また、図５４Ｂに示すように、絶縁性基板５４０１の上に、共通となる下部電極層５４０２を形成し、下部電極層５４０２の上に、絶縁層５４１３，強誘電体層５４１４，上部電極５４１５からなる複数の素子を配列させるようにしてもよい。例えば、形成した強誘電体膜を、ＲＩＥ法やＩＣＰエッチング、またＥＣＲエッチングなど加工法を用いることで、個々の強誘電体層５４１４が形成できる。このように分離して構成することで、素子間の距離をより短くすることが可能となり、集積度をさらに向上させることができる。
また、図５４Ｃに示すように、絶縁性基板５４０１の上に、共通となる下部電極層５４０２，絶縁層５４０３を形成し、この上に、強誘電体層５４１４，上部電極５４１５からなる複数の素子を配列させるようにしてもよい。さらに、図５４Ｄに示すように、各々の素子を構成している絶縁層５４１３，強誘電体層５４１４の側面を、絶縁側壁５４１６で覆うようにしてもよい。また、図５４Ｅに示すように、絶縁性基板５４０１の上に、共通となる下部電極層５４０２，絶縁層５４０３を形成し、この上に、強誘電体層５４１４，上部電極５４１５からなる複数の素子を配列させ、各々の素子を構成している強誘電体層５４１４の側面を、絶縁側壁５４１７で覆うようにしてもよい。
また、図５５に示すように、絶縁性基板５４０１の上に、共通となる下部電極層５４０２を形成し、下部電極層５４０２の上に、絶縁層５４１３，強誘電体層５４１４，上部電極５４１５からなる複数の素子を配列させ、各々分離している複数の強誘電体層５４１４の側部を充填するように、絶縁層５４２６を形成してもよい。これらのように、素子毎に分離して形成した複数の強誘電体層５４１４の間を、絶縁体で覆うようにすることで、各素子間のリーク電流を減らして素子の安定性を高めることができる。
また、図１３に示したように、本発明の実施の形態における複数の素子をＸ方向にｎ個、Ｙ方向にｍ個配列し、Ｘ方向バスを下部電極層に接続し、Ｙ方向バスを上部電極に接続し、Ｘ方向バス及びＹ方向バスの各々に選択信号のスイッチ機能を備えたプロセッサユニットを接続することで、各素子にランダムにアクセスが可能なメモリが実現できる。
ところで、強誘電体層４７０５における抵抗値の変化は、電流により制御することも可能である。「高抵抗モード」の状態の強誘電体層４７０５に所定の電圧が印加された状態として一定の電流を流した直後に、上部電極４７０６と下部電極層４７０３との間に所定の電圧（例えば＋０．５Ｖ）を印加すると、図４１に示したように電流値が変化する。
例えば、上記電極間に、１×１０-5Ａから１×１０-4Ａ未満の電流を流した後は電流値が小さく高抵抗状態である。これに対し、上記電極間に１×１０-4Ａ以上の電流を流した後は、流れる電流値が大きくなり（例えば０．７ｍＡ）低抵抗状態へと変化する。このことから明らかなように、強誘電体層４７０５における抵抗変化は、強誘電体層４７０５に流れた電流によっても変化し、高抵抗状態と低抵抗状態との２つの抵抗値が存在する。従って、図１に示す素子は、電圧により駆動することが可能であるとともに、電流により駆動することも可能である。
また、図４７の素子においても、前述した素子と同様に、パルス電圧により、強誘電体層４７０５の抵抗変化を制御できる。また、電流を制御するスイッチ素子として用いることも可能である。また、図４７に示す素子においても、前述した素子と同様に、３値のメモリが実現できる。
次に、絶縁層４７０４を、五酸化タンタルと二酸化シリコンとの膜厚が５ｎｍの多層膜から構成することについて説明する。なお、以下では、絶縁層４７０４が、五酸化タンタル膜，二酸化シリコン膜，五酸化タンタル膜の順に積層された３層構造の場合について説明する。発明者らは、初期の実験段階では、強誘電体層４７０５となる金属酸化物層を、洗浄したシリコン基板の上に形成していた。この実験結果を詳細に検討した結果、シリコン基板と上記金属酸化物層との間に界面層が形成されることが観察された。
上記観察結果について示すと、前述したＥＣＲスパッタ法により、基板温度を４２０℃とした状態で、シリコン基板の上にビスマスとチタンとを含む金属酸化物層を形成し、この断面の状態を透過型電子顕微鏡により観察すると、図５６に模式的に示すような状態が観察された。図５６に示すように、シリコンからなる基板４７０１の上に、酸化シリコン層４７２１とＢｉとＴｉとＳｉとを含む酸化物からなる酸化物層４７２２との界面層を介し、強誘電体層４７０５が形成された状態が観察される。
このように、シリコン基板の上に強誘電体層４７０５が形成された状態とすると、これらの界面に、上述したような２種類の酸化物層が形成されてしまう。なお、ＢｉとＴｉとＳｉとを含む酸化物の層は、意図的に形成された酸化シリコン層の上に強誘電体層４７０５が形成された状態とする場合にも、界面に観察される。これらの界面に形成される層の中で、酸化シリコン層４７２１は、比誘電率が３．８と小さいことが予想され、強誘電体層４７０５に電圧を印加した場合、より多くの電圧が酸化シリコン層４７２１に印加されるようになり、強誘電体層４７０５に電圧が分配されない状態が予想される。また、酸化物層４７２２は、界面制御性を要求される場合に問題となる。これらのことから、強誘電体層４７０５を形成する場合、シリコンとの反応を抑制し、比誘電率の小さい酸化シリコンが形成されないようにすることがよりよい状態が得られるものと考えられる。
次に、下層にルテニウムなどの金属層の上に、直接、強誘電体層４７０５を形成する場合について考察する。よく知られているように、ルテニウムは酸化物を形成する。従って、ルテニウムからなる金属層の上に強誘電体の層を形成する場合、金属層の表面が酸化されてモフォロジが低下することが予想される。
例えば、シリコン基板の上に熱酸化法により二酸化シリコン層が形成された状態とし、この上に、前述したＥＣＲスパッタ法により、膜厚２０ｎｍ程度のルテニウム電極層が形成された状態とし、この上に、基板温度を４５０℃とした状態で、ビスマスとチタンとを含む金属酸化物層を形成し、この断面の状態を透過型電子顕微鏡により観察すると、図５７に示すような状態が観察された。図５７に示す電子顕微鏡写真の状態を模式的に図５８に示している。
図５８に示すように、二酸化シリコン層４７０２ａの上にルテニウムからなる下部電極層４７０３が形成され、この上に、ＢｉとＴｉとＲｕとを含む酸化物からなる界面層４７２３を介し、強誘電体層４７０５が形成された状態が観察される。界面層４７２３は、ＥＤＳ（エネルギー分散型Ｘ線分光）測定により、ＲｕとＴｉとＢｉとを含む酸化物であることが確認されている。また、強誘電体層４７０５の表面が、界面層４７２３の影響を受け、１０ｎｍから２０ｎｍのモフォロジが存在していることが判明している。従って、強誘電体層４７０５は、金属層の上に直接形成しない方がよりよい状態が得られることがわかる。
以上の実験及び観察の結果より、発明者らは、二酸化シリコンの層を五酸化タンタルの層で挾んだ多層構造の絶縁層に着目した。五酸化タンタルの層が下部電極層４７０３及び強誘電体層４７０５に接触した状態とすることで、まず、下部電極層４７０３の界面における酸化が防止できるようになる。また、強誘電体層４７０５との界面における反応による界面層の形成が抑制できるようになる。また、二酸化シリコン層を備えることで、絶縁性が確保できるようになる。従って、下部電極層４７０３及び強誘電体層４７０５との界面に界面層が形成されない材料であれば、五酸化タンタルの代わりに用いることが可能である。なお、二酸化シリコンの層は、必ずしも必要ではなく、必要な絶縁性の状態によっては、五酸化タンタルの層のみでもよい。
次に、五酸化タンタルの層から構成した絶縁層（絶縁層４７０２）を用いた素子の特性について説明する。まず、シリコン基板の上に熱酸化法により二酸化シリコン層が形成された状態とし、この上に、前述したＥＣＲスパッタ法により、膜厚２０ｎｍ程度のルテニウム電極層が形成された状態とする。ついで、形成したルテニウム電極層の上に、五酸化タンタル層，二酸化シリコン層，五酸化タンタル層の順に積層して膜厚５ｎｍ程度とした絶縁層が形成された状態とする。これらの各層は、図４８Ｃを用いて説明したＥＣＲスパッタ法により形成する。
上述したルテニウム電極層の上に絶縁層が形成された断面の状態を透過型電子顕微鏡で観察すると、結晶の状態のルテニウム電極層の上に、５ｎｍという極めて薄い膜の状態で、非晶質の五酸化タンタル層，二酸化シリコン層，五酸化タンタル層が見られた。また、各層の界面は、界面層が見られず、非常に平坦に形成されていることが確認された。
次に、上述した積層構造の絶縁層における電気的特性の調査結果について説明する。電気的の特性は、次に示すＡ，Ｂ，Ｃ，Ｄの４つのサンプルを作製して調査した。まず、サンプルＡは、洗浄したｐ形シリコン基板の上に、五酸化タンタル層，二酸化シリコン層，五酸化タンタル層の順に積層された膜厚３ｎｍ程度の絶縁層が形成されているものである。また、サンプルＢは、洗浄したｐ形シリコン基板の上に、二酸化シリコン層，五酸化タンタル層，二酸化シリコン層の順に積層された膜厚３ｎｍ程度の絶縁層が形成されているものである。また、サンプルＣは、洗浄したｐ形シリコン基板の上に、二酸化シリコンからなる膜厚３ｎｍ程度の絶縁層が形成されているものである。また、サンプルＤは、洗浄したｐ形シリコン基板の上に、五酸化タンタルからなる膜厚３ｎｍ程度の絶縁層が形成されているものである。
また、各サンプルにおいて、絶縁層の上には、アルミニウムから構成された上部電極が形成された状態とし、シリコン基板と上部電極との間に、所定の電圧を印加して電流密度を測定する。上部電極に負の電圧が印加された状態とし、シリコン基板が半導体の蓄積状態とされた状態とすることで、絶縁層にのみ電圧が印加される状態とする。
上述した各サンプルを用いた測定の結果を図５９に示す。図５９のＣに示されているように、二酸化シリコンからなる絶縁層は、絶縁性が高いことがわかる。これに対し、Ｄに示すように、五酸化タンタルからなる絶縁層は、絶縁性が低く、僅かな印加電圧で大きな電流密度となっている。また、サンプルＡ及びサンプルＢは、サンプルＣとサンプルＤの中間的な特性となる。これらの結果から明らかなように、二酸化シリコンの層を五酸化タンタルの層で挾んだ多層構造の絶縁層は、五酸化タンタル単独の絶縁層に比較し、より高い絶縁性が得られている。
次に、二酸化シリコンの層を五酸化タンタルの層で挾んだ多層構造の絶縁層を用いた、図４７に示す構成と同様の素子の観察結果について説明する。観察に用いた素子の形成について簡単に説明すると、まず、シリコン基板の上に熱酸化法により二酸化シリコン層が形成された状態とし、この上に、前述したＥＣＲスパッタ法により、膜厚２０ｎｍ程度のルテニウム電極層が形成された状態とする。ついで、ルテニウム電極層の上に、前述したように、五酸化タンタル層，二酸化シリコン層，五酸化タンタル層の順に積層された膜厚５ｎｍ程度の絶縁層が形成された状態とする。次に、基板温度が４２０℃，酸素流量が１sccmの条件で、上記絶縁層の上にビスマスとチタンとを含む膜厚４０ｎｍ程度の金属酸化物層が形成された状態とする。
上述したように形成した素子の断面を、透過型電子顕微鏡で観察した結果を図６０に示し、この状態を模式的に図６１に示す。観察の結果、ルテニウムから構成された下部電極層４７０３の上に、五酸化タンタル層４７２４，二酸化シリコン層４７２５，五酸化タンタル層４７２６の順に積層された絶縁層４７０４が形成され、絶縁層４７０４の上に強誘電体層４７０５が形成された状態が見られた。各層の間の界面には、界面層は見られず、また、各層の界面はｎｍオーダーで平坦な状態である。このように、図４７に示す素子を構成する場合、二酸化シリコンの層を五酸化タンタルの層で挾んだ多層構造の絶縁層を用いることで、酸化予想後反応による界面層の形成が抑制され、強誘電体層の表面モフォロジが改善されるようになる。
次に、本発明の他の実施の形態について図を参照して説明する。図６２は、本発明の実施の形態における他の２安定抵抗値取得装置の構成例を模式的に示す断面図である。以下では、金属酸化物層を用いた素子（機能素子）を例に説明する。図６２に示す素子は、例えば、単結晶シリコンからなる基板６２０１の上に絶縁層６２０２，下部電極層６２０３，絶縁層（第１絶縁層）６２０４，金属酸化物層６２０５，絶縁層（第２絶縁層）６２０６，上部電極６２０７を備えるようにしたものである。基板６２０１は、半導体，絶縁体，金属などの導電性材料のいずれから構成されていてもよい。また、基板６２０１が導電性材料から構成されている場合、絶縁層６２０２はなくてもよく、この場合、導電性材料から構成された基板６２０１が、下部電極層となる。
下部電極層６２０３，上部電極６２０７は、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）などの貴金属を含む遷移金属の金属から構成されていればよい。また、下部電極層６２０３，上部電極６２０７は、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ2）、酸化亜鉛（ＺｎＯ）、鉛酸スズ（ＩＴＯ）、フッ化ランタン（ＬａＦ3）などの遷移金属の窒化物や酸化物やフッ化物等の化合物、さらに、これらを積層した複合膜であってもよい。
絶縁層６２０４及び絶縁層６２０６は、二酸化シリコン，シリコン酸窒化膜，アルミナ，又は、リチウム，ベリリウム，マグネシウム，カルシウムなどの軽金属から構成されたＬｉＮｂＯ3などの酸化物、ＬｉＣａＡｌＦ6、ＬｉＳｒＡｌＦ6、ＬｉＹＦ4、ＬｉＬｕＦ4、ＫＭｇＦ3などのフッ化物から構成されていればよい。また、絶縁層６２０４及び絶縁層６２０６は、スカンジウム，チタン，ストロンチウム，イットリウム，ジルコニウム，ハフニウム，タンタル，及び、ランタン系列を含む遷移金属の酸化物及び窒化物、又は、以上の元素を含むシリケート（金属、シリコン、酸素の三元化合物）、及び、これらの元素を含むアルミネート（金属、アルミニウム、酸素の三元化合物）、さらに、以上の元素を２以上含む酸化物及び窒化物などから構成されていればよい。
金属酸化物層６２０５は、図１に示した強誘電体層１０４などと同様であり、少なくとも２つの金属を含む金属酸化物から構成されたものであり、例えば、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成に比較して過剰なチタンを含む層からなる基部層の中に、Ｂｉ4Ｔｉ3Ｏ12の結晶からなる粒径３〜１５ｎｍ程度の複数の微結晶粒や微粒子が分散されて構成されたものである。基部層は、ビスマスの組成がほぼ０となるＴｉＯxの場合もある。言い換えると、基部層は、２つの金属から構成されている金属酸化物において、いずれかの金属が化学量論的な組成に比較して少ない状態の層である。金属酸化物層６２０５は、例えば、ペロブスカイト構造を持つ材料、又は、擬イルメナイト構造を持つ材料、さらに、タングステン・ブロンズ構造を持つ材料、ビスマス層状構造を持つ材料、パイロクロア構造を持つ材料から構成されていればよい。
詳細には、Ｂｉ4Ｔｉ3Ｏ12、Ｌａ2Ｔｉ2Ｏ7 ＢａＴｉＯ3、ＰｂＴｉＯ3、Ｐｂ（Ｚｒ1-xＴｉx）Ｏ3、（Ｐｂ1-yＬａy）（Ｚｒ1-xＴｉx）Ｏ3、ＬｉＮｂＯ3、ＬｉＴａＯ3、ＫＮｂＯ3、ＹＭｎＯ3など、ＰｂＮｂ3Ｏ6、Ｂａ2ＮａＮｂ5Ｏ15、（Ｂａ1-xＳｒx）2ＮａＮｂ5Ｏ15、Ｂａ2Ｎａ1-xＢｉx/3Ｎｂ5Ｏ15、さらに、一価，二価，三価の少なくとも一種のイオン及びこれらのイオンの組み合わせを表す記号をＡとし、四価，五価，六価の少なくとも一種のイオン及びこれらのイオンの組み合わせを示す記号をＢとし、酸素を表す記号をＯとし、ビスマスを表す記号をＢｉとし、ｍを１から５を表す記号としたときに、（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表されるビスマス層状構造を持つ金属酸化物（強誘電体など）を用いることができる。
（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表されるビスマス層状構造を持つ金属酸化物としては、例えば、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2Ｎｂ2Ｏ9、ＢａＢｉ2Ｎｂ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、ＰｂＢｉ2Ｎｂ2Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9、ＢｉＯ4Ｔａ3Ｏ12、ＣａＢｉ4Ｔｉ4Ｏ15、ＳｒＢｉ4Ｔｉ4Ｏ15、ＢａＢｉ4Ｔｉ4Ｏ15、Ｎａ0.5Ｂｉ4.5Ｔｉ4Ｏ15、Ｋ0.5Ｂｉ4.5Ｔｉ4Ｏ15、Ｓｒ2Ｂｉ4Ｔａ5Ｏ18、Ｂａ2Ｂｉ4Ｔａ5Ｏ18、Ｐｂ２Ｂｉ4Ｔａ5Ｏ18が挙げられる。
さらに、ランタン系列から選ばれる少なくとも一種の希土類金属元素を表す記号をＬｎとし、ＩＩ族の軽金属（Ｂｅ，Ｍｇとアルカリ土類金属のＣａ，Ｓｒ，Ｂａ，Ｒａ）から選ばれる少なくとも一種を表す記号をＡｅとし、ＩＩＩ族、ＩＶ族、Ｖ族、ＶＩ族、ＶＩＩ族、ＶＩＩＩ族、Ｉ族、ＩＩ族の重金属（遷移金属）から選ばれる少なくとも一種を表す記号をＴｒとし、酸素を示す記号をＯとしたとき、Ｌｎ1-xＡｅxＴｒＯ3、又は、ＬｎＡｅ1-xＴｒxＯ3で表されるものから、金属酸化物層６２０５を構成してもよい。ただし、ｘは、固溶限界範囲内で有効な数字を示すものである。
なお、金属酸化物層６２０５は、少なくとも２つの金属から構成された金属酸化物から構成されたものであり、一般に強誘電特性を示す場合が多い。しかしながら、膜厚条件などにより強誘電特性を示さない場合もある。
図６２に示した機能素子の具体例について説明すると、例えば、下部電極層６２０３は、膜厚１０ｎｍのルテニウム膜であり、絶縁層６２０４は、五酸化タンタルと二酸化シリコンとの膜厚が５ｎｍ程度の多層膜であり、金属酸化物層６２０５は、膜厚４０ｎｍのＢｉ4Ｔｉ3Ｏ12膜であり、絶縁層６２０６は、膜厚３ｎｍの五酸化タンタル膜であり、上部電極６２０７は、金から構成されたものである。なお、前述したように、基板６２０１及び絶縁層６２０２の構成は、これに限るものではなく、電気特性に影響を及ぼさなければ、他の材料も適当に選択できる。
以上で説明した、絶縁層６２０２，下部電極層６２０３，絶縁層６２０４，金属酸化物層６２０５，絶縁層６２０６，及び上部電極６２０７は、具体的な製法は後述するが、図５に例示したＥＣＲスパッタ装置により、金属ターゲットや焼結ターゲットを、アルゴンガス，酸素ガス，窒素ガスからなるＥＣＲプラズマ内でスパッタリングして形成すればよい。
次に、図６２にした機能素子の製造方法例について、図６３を用いて説明する。まず、図６３Ａに示すように、主表面が面方位（１００）で抵抗率が１〜２Ω-ｃｍのｐ形のシリコンからなる基板６２０１を用意し、基板６２０１の表面を硫酸と過酸化水素水の混合液と純水と希フッ化水素水とにより洗浄し、このあと乾燥させる。
ついで、洗浄・乾燥した基板６２０１の上に、絶縁層６２０２が形成された状態とする。絶縁層６２０２の形成では、上述したＥＣＲスパッタ装置を用い、処理室５０１内の基板ホルダ５０４に基板６２０１を固定し、ターゲット５０５として純シリコン（Ｓｉ）を用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスを用いたＥＣＲスパッタ法により、基板６２０１の上に、表面を覆う程度にＳｉ−Ｏ分子によるメタルモードの絶縁層６２０２を形成する。
図５に示すＥＣＲスパッタ法において、まず、プラズマ生成室５０２内を１０-5〜１０-4Ｐａ台の高真空状態に真空排気した後、プラズマ生成室５０２内に、不活性ガス導入部５１１より、例えば希ガスであるＡｒガスを流量２０sccm程度で導入し、プラズマ生成室５０２の内部を例えば１０-3〜１０-2Ｐａ台の圧力に設定する。なお、sccmは流量の単位あり、０℃・１気圧の流体が１分間に１ｃｍ3流れることを示す。
また、プラズマ生成室５０２には、磁気コイル５１０にコイル電流を例えば２８Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。例えば、プラズマ生成室５０２内の磁束密度が８７．５ｍＴ（テスラ）程度の状態とする。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管５０８、石英窓５０７、真空導波管５０６を介してプラズマ生成室５０２の内部に導入し、このマイクロ波の導入により、プラズマ生成室５０２にＡｒのプラズマが生成された状態とする。
上述したことにより生成されたプラズマは、磁気コイル５１０の発散磁場によりプラズマ生成室５０２より処理室５０１の側に放出される。また、プラズマ生成室５０２の出口に配置されたターゲット５０５に、高周波電源５２２より高周波電力（例えば５００Ｗ）を供給する。このことにより、ターゲット５０５にＡｒ粒子が衝突してスパッタリング現象が起こり、Ｓｉ粒子がターゲット５０５より飛び出す。
この状態とされた後、ターゲット５０５と基板６２０１との間の図示しないシャッターを開放すると、ターゲット５０５より飛び出したＳｉ粒子は、プラズマ生成室５０２より放出されたプラズマ、及び、反応性ガス導入部５１２より導入されてプラズマにより活性化された酸素ガスと共に基板６２０１の表面に到達し、活性化された酸素により酸化され二酸化シリコンとなる。
以上のことにより、基板６２０１上に二酸化シリコンからなる例えば１００ｎｍ程度の膜厚の絶縁層６２０２が形成された状態とすることができる（図６３Ａ）。所定の膜厚まで形成した後、前述したシャッターを閉じた状態としてスパッタされた原料が基板６２０１に到達しないようにすることで、成膜を停止する。この後、マイクロ波電力の供給を停止するなどによりプラズマ照射を停止し、各ガスの供給を停止し、基板温度が所定の値にまで低下しまた処理室５０１の内部圧力を上昇させて大気圧程度とした後、処理室５０１の内部より成膜された基板６２０１を搬出する。
なお、絶縁層６２０２は、この後に形成する下部電極層６２０３と上部電極６２０７に電圧を印加した時に、基板６２０１に電圧が洩れて、所望の電気的特性に影響することがないように絶縁を図るものでる。例えば、シリコン基板の表面を熱酸化法により酸化することで形成した酸化シリコン膜を絶縁層６２０２として用いるようにしてもよい。絶縁層６２０２は、絶縁性が保てればよく、酸化シリコン以外の他の絶縁材料から構成してもよく、また、絶縁層６２０２の膜厚は、１００ｎｍに限らず、これより薄くてもよく厚くてもよい。絶縁層６２０２は、上述したＥＣＲスパッタによる膜の形成では、基板６２０１に対して加熱はしていないが、基板６２０１を加熱しながら膜の形成を行ってもよい。さらに、シリコンからなる基板６２０１の表面を熱酸化法により酸化することで、酸化シリコンからなる絶縁層６２０２が形成されるようにしてもよい。
以上のようにして絶縁層６２０２を形成した後、基板６２０１を装置内より大気中に搬出し、ついで、ターゲット５０５として純ルテニウム（Ｒｕ）を用いた図５同様のＥＣＲスパッタ装置の基板ホルダ５０４に、基板６２０１を固定する。引き続いて、プラズマガスとしてアルゴン（Ａｒ）とキセノン（Ｘｅ）を用いたＥＣＲスパッタ法により、図６３Ｂに示すように、絶縁層６２０２の上に、表面を覆う程度にＲｕ膜を形成することで、下部電極層６２０３が形成された状態とする。
Ｒｕ膜の形成について詳述すると、Ｒｕからなるターゲット５０５を用いた図５に示すＥＣＲスパッタ装置において、まず、基板６２０１を例えば４００℃程度に加熱し、ついで、プラズマ生成室５０２内に、不活性ガス導入部５１１より、例えば流量７sccmで希ガスであるＡｒガスを導入し、例えば流量５sccmでＸｅガスを導入し、プラズマ生成室５０２の内部を、例えば１０-3〜１０-2Ｐａ台の圧力に設定する。また、プラズマ生成室５０２には、磁気コイル５１０にコイル電流を例えば２６Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管５０８、石英窓５０７、真空導波管を介してプラズマ生成室５０２内に導入し、この上記マイクロ波の導入により、プラズマ生成室５０２にＡｒとＸｅのプラズマが生成した状態とする。生成されたプラズマは、磁気コイル５１０の発散磁場によりプラズマ生成室５０２より処理室５０１側に放出される。また、プラズマ生成室５０２の出口に配置されたターゲット５０５に、高周波電極供給部より高周波電力（例えば５００Ｗ）を供給する。このことにより、ターゲット５０５にＡｒ粒子が衝突してスパッタリング現象が起こり、Ｒｕ粒子がターゲット５０５より飛び出す。ターゲット５０５より飛び出したＲｕ粒子は、基板６２０１の絶縁層６２０２表面に到達し堆積する。
以上のことにより、絶縁層６２０２の上に、例えば１０ｎｍ程度の膜厚の下部電極層６２０３が形成された状態が得られる（図６３Ｂ）。下部電極層６２０３は、この後に形成する上部電極６２０７との間に電圧を印加した時に、金属酸化物層６２０５と絶縁層６２０４に電圧が印加できるようにするものである。従って、導電性が持てればルテニウム以外から下部電極層６２０３を構成してもよく、また、膜厚も１０ｎｍに限るものではなく、これより厚くてもよく薄くてもよい。
ところで、上述したようにＥＣＲスパッタ法によりＲｕの膜を形成するときに、基板６２０１を４００℃に加熱したが、加熱しなくても良い。ただし、加熱を行わない場合、ルテニウムの二酸化シリコンへの密着性が低下するため、剥がれが生じる恐れがあり、これを防ぐために、基板を加熱して膜を形成する方が望ましい。以上のようにして所望の膜厚にＲｕを堆積した後、シャッターを閉じることなどにより成膜を停止し、マイクロ波電力の供給を停止してプラズマ照射を停止するなどの終了処理をすれば、基板６２０１が搬出可能となる。
以上のようにして下部電極層６２０３を形成した後、基板６２０１を装置内より大気中に搬出し、ついで、ターゲット５０５として純タンタル（Ｔａ）を用いた図５同様のＥＣＲスパッタ装置の基板ホルダ５０４に、基板６２０１を固定する。引き続いて、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図６３Ｃに示すように、下部電極層６２０３の上に、表面を覆う程度に、絶縁層６２０４が形成された状態とする。以下に説明するように、Ｔａ−Ｏ分子によるメタルモード膜を形成し、絶縁層６２０４とする。
Ｔａ−Ｏ分子によるメタルモード膜の形成について詳述すると、タンタルからなるターゲット５０５を用いた図５に示すＥＣＲスパッタ装置において、まず、プラズマ生成室５０２の内部を１０-5〜１０-4Ｐａ台の高真空状態に真空排気した後、プラズマ生成室５０２内に、不活性ガス導入部５１１より、例えば流量２５sccmで希ガスであるＡｒガスを導入し、例えば１０-3〜１０-2Ｐａ台の圧力に設定する。また、プラズマ生成室５０２には、磁気コイル５１０にコイル電流を例えば２７Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管５０８、石英窓５０７、真空導波管５０６を介してプラズマ生成室５０２内に導入し、このマイクロ波の導入により、プラズマ生成室５０２にＡｒのプラズマが生成された状態とする。生成されたプラズマは、磁気コイル５１０の発散磁場によりプラズマ生成室５０２より処理室５０１の側に放出される。また、プラズマ生成室５０２の出口に配置されたターゲット５０５に、高周波電極供給部より高周波電力（例えば５００Ｗ）を供給する。このことにより、ターゲット５０５にＡｒ粒子が衝突してスパッタリング現象を起こし、Ｔａ粒子がターゲット５０５より飛び出す。
ターゲット５０５より飛び出したＴａ粒子は、プラズマ生成室５０２より放出されたプラズマ、及び反応性ガス導入部５１２より導入されてプラズマにより活性化された酸素ガスと共に基板６２０１の下部電極層６２０３表面に到達し、活性化された酸素により酸化されて五酸化タンタルとなる。
以上のことにより、まず、下部電極層６２０３の上に五酸化タンタル膜を形成する。続いて、図６３Ａを用いて説明した二酸化シリコンの堆積と同様に、純シリコンからなるターゲット５０５を用いたＥＣＲスパッタ法により、上記五酸化タンタル膜の上に二酸化シリコン膜が形成された状態とする。上述した五酸化タンタル膜と二酸化シリコン膜の形成工程を繰り返し、五酸化タンタル膜と二酸化シリコン膜との多層膜を例えば、５ｎｍ程度形成することで、絶縁層６２０４が得られる（図６３Ｄ）。
なお、五酸化タンタル膜と二酸化シリコン膜からなる絶縁層６２０４は、金属酸化物層６２０５に電圧を印加した時に、金属酸化物層６２０５に印加される電圧を制御するために用いる。従って、金属酸化物層６２０５に印加される電圧を制御することができれば、五酸化タンタル膜と二酸化シリコン膜の多層構造以外から絶縁層６２０４を構成してもよく、単層から構成してもよい。また、膜厚も、５ｎｍに限るものではない。なお、上述したＥＣＲスパッタ法では、基板６２０１に対して加熱はしていないが、加熱しても良い。
以上のようにして絶縁層６２０４を形成した後、基板６２０１を装置内より大気中に搬出し、ついで、ターゲット５０５としてＢｉとＴｉの割合が４：３の焼結体（Ｂｉ−Ｔｉ−Ｏ）を用いた図５同様のＥＣＲスパッタ装置の基板ホルダ５０４に、基板６２０１を固定する。引き続いて、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図６３Ｄに示すように、絶縁層６２０４の上に、表面を覆う程度に、金属酸化物層６２０５が形成された状態とする。
金属酸化物層６２０５の形成について詳述すると、Ｂｉ−Ｔｉ−Ｏからなるターゲット５０５を用いた図５に示すＥＣＲスパッタ装置において、まず、処理室５０１及びプラズマ生成室５０２内を真空排気して内部の圧力を１０-5〜１０-4Ｐａとした後、基板６２０１が３００〜７００℃に加熱された状態とし、ついで、プラズマ生成室５０２内に、不活性ガス導入部５１１より、例えば流量２０sccmで希ガスであるＡｒガスを導入し、例えば１０-3〜１０-2Ｐａ台の圧力に設定する。また、プラズマ生成室５０２には、磁気コイル５１０にコイル電流を例えば２７Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管５０８、石英窓５０７、真空導波管５０６を介してプラズマ生成室５０２内に導入し、このマイクロ波の導入により、プラズマ生成室５０２にプラズマが生成された状態とする。生成されたプラズマは、磁気コイル５１０の発散磁場によりプラズマ生成室５０２より処理室５０１側に放出される。また、プラズマ生成室５０２の出口に配置されたターゲット５０５に、高周波電極供給部より高周波電力（例えば５００Ｗ）を供給する。このことにより、ターゲット５０５にＡｒ粒子が衝突してスパッタリング現象を起こし、Ｂｉ粒子とＴｉ粒子がターゲット５０５より飛び出す。
ターゲット５０５より飛び出したＢｉ粒子とＴｉ粒子は、プラズマ生成室５０２より放出されたプラズマ、及び、反応性ガス導入部５１２より導入されてプラズマにより活性化した酸素ガスと共に、絶縁層６２０４の表面に到達し、活性化された酸素により酸化される。酸素（Ｏ2）ガスは、反応性ガス導入部５１２より例えば流量１sccm程度で導入されればよい。ターゲット５０５は焼結体であり、酸素が含まれるが、酸素を供給することにより膜中の酸素不足を防ぐことができる。
以上に説明したＥＣＲスパッタ法による膜の形成で、例えば、膜厚４０ｎｍ程度の金属酸化物層６２０５が形成された状態が得られる（図６３Ｄ）。この後、前述と同様にすることで終了処理をし、基板が搬出可能な状態とする。
以上のようにして金属酸化物層６２０５が形成された後、基板６２０１を装置内より大気中に搬出し、ついで、ターゲット５０５として純タンタル（Ｔａ）を用いた図５同様のＥＣＲスパッタ装置の基板ホルダ５０４に、基板６２０１を固定する。引き続いて、プラズマガスとしてアルゴンを用い、加えて酸素ガスを反応ガスとして用いたＥＣＲスパッタ法により、図６３（ｅ）に示すように、金属酸化物層６２０５の上に、表面を覆う程度に五酸化タンタル膜を形成することで、絶縁層６２０６が形成された状態とする。五酸化タンタル膜は、以降に示すように、Ｔａ−Ｏ分子によるメタルモード膜の状態とする。
Ｔａ−Ｏ分子によるメタルモード膜の形成について詳述すると、タンタルからなるターゲット５０５を用いた図５に示すＥＣＲスパッタ装置において、まず、プラズマ生成室５０２の内部を１０-5〜１０-4Ｐａ台の高真空状態に真空排気した後、プラズマ生成室５０２内に、不活性ガス導入部５１１より、例えば流量２５sccmでＡｒガスを導入し、例えば１０-3〜１０-2Ｐａ台の圧力に設定する。また、プラズマ生成室５０２には、磁気コイル５１０にコイル電流を例えば２７Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管５０８、石英窓５０７、真空導波管５０６を介してプラズマ生成室５０２内に導入し、このマイクロ波の導入により、プラズマ生成室５０２にＡｒのプラズマが生成された状態とする。生成されたプラズマは、磁気コイル５１０の発散磁場によりプラズマ生成室５０２より処理室５０１の側に放出される。また、プラズマ生成室５０２の出口に配置されたターゲット５０５に、高周波電極供給部より高周波電力（例えば５００Ｗ）を供給する。このことにより、ターゲット５０５にＡｒ粒子が衝突してスパッタリング現象を起こし、Ｔａ粒子がターゲット５０５より飛び出す。
ターゲット５０５より飛び出したＴａ粒子は、プラズマ生成室５０２より放出されたプラズマ、及び反応性ガス導入部５１２より導入されてプラズマにより活性化された酸素ガスと共に基板６２０１の下部電極層６２０３表面に到達し、活性化された酸素により酸化されて五酸化タンタルとなる。
以上のことにより、金属酸化物層６２０５の上に膜厚３ｎｍ程度に五酸化タンタル膜を形成することで、図６３（ｅ）に示すように、絶縁層６２０６が形成された状態が得られる。五酸化タンタルからなる絶縁層６２０６は、金属酸化物層６２０５に電圧を印加した時に、金属酸化物層６２０５に印加される電圧を制御するために用いる。従って、金属酸化物層６２０５に印加される電圧を制御することができれば、五酸化タンタル以外から絶縁層６２０６を構成してもよく、単層から構成してもよい。また、膜厚も、３ｎｍに限るものではない。
なお、上述したＥＣＲスパッタ法では、基板６２０１に対して加熱はしていないが、加熱しても良い。また、形成した絶縁層６２０６の表面に不活性ガスと反応性ガスのＥＣＲプラズマを照射し、特性を改善するようにしてもよい。これらに用いる反応性ガスとしては、酸素ガス、窒素ガス，フッ素ガス，及び水素ガスを用いることができる。また、この膜質の改善は、絶縁層６２０４や金属酸化物層６２０５にも適用可能である。
次に、図６３（ｆ）に示すように、絶縁層６２０６の上に、所定の面積のＡｕからなる上部電極６２０７が形成された状態とすることで、少なくとも２つの金属を含む金属酸化物層を用いた素子が得られる。上部電極６２０７は、よく知られたリフトオフ法と抵抗加熱真空蒸着法による金の堆積とにより形成できる。なお、上部電極６２０７は、例えば、Ｒｕ、Ｐｔ、ＴｉＮなどの他の金属材料や導電性材料を用いるようにしてもよい。なお、Ｐｔを用いた場合、密着性が悪く剥離する可能性があるので、加熱による成膜を行うことや、Ｔｉ−Ｐｔ−Ａｕなどの剥離し難い構造とし、フォトリソグラフィーやリフトオフ処理などのパターニング処理をして所定の面積を持つ電極として形成する必要がある。
ここで、本実施の形態によれば、絶縁層６２０４が形成されている状態で、この上に金属酸化物層６２０５を形成するようにした。この結果、上述したＥＣＲスパッタ法による金属酸化物層６２０５の形成において、下層の金属膜の表面や金属酸化物層６２０５の表面のモフォロジを劣化させることない。例えば、下層が金属材料などのように酸化される状態であると、上述した金属酸化物層６２０５の形成では、下層の表面が部分的に酸化され、モフォロジが劣化する場合がある。これに対し、本実施の形態によれば、下層の表面のモフォロジがよい状態で、金属酸化物層６２０５が形成でき、より品質の高い金属酸化物層６２０５が得られる。
次に、図６２に示す機能素子の特性について説明する。この特性調査は、下部電極層６２０３と上部電極６２０７との間に電圧を印加することで行う。下部電極層６２０３と上部電極６２０７との間に電源により電圧を印加し、電圧を印加したときの電流を電流計により観測すると、図６４に示す結果が得られた。図６４では、縦軸が、電流値の絶対値を対数表示している。このため、印加する正負の電圧にかかわらず正の値の電流値として示されている。実際には、正の電圧を印加した場合は、正の電流値が観察され、負の電圧を印加した場合には、負の電流値が観察されている。以下、図６４を説明し、あわせて本発明のメモリ動作原理を説明する。ただし、ここで説明する電圧値や電流値は、実際の素子で観測されたものを例としている。従って、本現象は、以下に示す数値に限るものではない。実際に素子に用いる膜の材料や膜厚、及び他の条件により、他の数値が観測されることがある。
まず、上部電極６２０７に正の電圧を印加すると、図６４中の（１）に示すように、０〜１．６Ｖでは流れる電流は非常に少ない。しかし、（２）に示すように、１．６Ｖを超えると急に正の電流が流れる。実際には、５×１０-3Ａ／ｃｍ2を超える電流も流れているが、測定器を保護するためにこれ以上電流を流さないようにしているので、観測されていない。（２）に示すように急激な電流が流れないように０〜１．６Ｖの電圧を印加している場合は、（１）に示すような抵抗が高い状態が維持される。
続いて、再び上部電極６２０７に正の電圧を印加すると、（３）に示すように、０．５Ｖ程度で１×１０-3Ａ／ｃｍ2以上の正の電流が流れる軌跡を示す。さらに続いて、上部電極６２０７に正の電圧を印加すると、やはり（３）に示すように０．５Ｖ程度で１×１０-3Ａ／ｃｍ2以上の電流が流れる。ここで、０〜０．５Ｖの電圧を印加している場合は、（３）に示すような抵抗が低い状態が維持される。
しかし、今度は、上部電極６２０７に負の電圧を印加すると、（４）に示すように、−０．５Ｖ程度まで負の電流が流れ、最大−１．５×１０-3Ａ／ｃｍ2になる。ここで、０〜−０．５Ｖの電圧を印加している場合は、（４）に示すように、抵抗の低い状態が維持される。
この後、−０．５Ｖから−１．６Ｖに負の電圧を印加していくと、（５）に示すように、電流値が減少して負の電流が流れなくなる。この後、−１．６Ｖから０Ｖの電圧の絶対値を小さくしていっても、（６）に示すようにほとんど電流が流れない。さらに、続いて上部電極６２０７に負の電圧を印加すると、（６）に示すように、ほとんど電流値が流れない軌跡を示すようになる。
さらに続いて、上部電極６２０７に正の電圧を印加すると、（１）に示すように、０〜１．６Ｖ程度まで、ほとんど電流が流れない軌跡を示すようになる。さらに、１．６Ｖ以上の電圧を印加すると、（２）に示す急激な正の電流が流れ、（３）に示す低抵抗を示す状態となる。
従って、（２）のように急激に電流が流れないように上部電極６２０７に１．６Ｖ以上の電圧を印加しなければ、（１）のような電流が流れない高抵抗の状態を維持することになる。（１）に示す状態を「正の高抵抗モード」と呼ぶことにする。
例えば、（２）に示すように１．６Ｖ以上の電圧を印加し、急激な電流が流れる状態とすると、（３）のような電流が流れやすくなる低抵抗の状態になる。この状態も、上部電極６２０７に正の電圧を印加している間は維持される。（３）に示す状態を「正の低抵抗モード」と呼ぶことにする。
しかし、上部電極６２０７に負の電圧を印加すると、（４）に示すように、負の０〜−０．５Ｖの電圧領域で、初期に少量の電流が流れる低抵抗の状態になる。ここでも、０から−０．５Ｖの間で負の電圧を印加している間、この状態が維持されるので、（４）に示す状態を「負の低抵抗モード」と呼ぶことにする。
さらに、−０．５Ｖを超える負の電圧を印加すると、（５）に示すように電流が流れなくなり、高抵抗な状態に移行する。この状態になると、（６）に示すように、負の０〜−１．６Ｖの電圧領域で電圧を印加している間、電流値が高抵抗の状態が維持される。この（６）に示される状態を、「負の高抵抗モード」と呼ぶことにする。
以上より、図６２で示す金属酸化物層を用いた素子では、「正の高抵抗モード」、「正の低抵抗モード」、「負の高抵抗モード」、「負の低抵抗モード」の見かけ上４つのモードが安定して存在することになる。詳細に調べると、「正の高抵抗モード」と「負の高抵抗モード」は、同じ高抵抗の状態を示す「高抵抗モード」であり、「正の低抵抗モード」と「負の低抵抗モード」は、同じ低抵抗の状態を示す「低抵抗モード」であり、２つのモードが存在していことが判明した。つまり、「高抵抗モード」の状態にあるとき、−１．６Ｖから＋１．６Ｖの電圧領域で「高抵抗モード」が維持される。＋１．６Ｖ以上の電圧を印加することで遷移した「低抵抗モード」の状態にあるときは、−０．５Ｖから＋０．５Ｖの電圧領域で「低抵抗モード」が維持される。これらの２つの「高抵抗モード」と「低抵抗モード」とが切り替わることになる。これらは、「負の高抵抗モード」及び「負の低抵抗モード」の負の抵抗モードについても、同様である。
また、各「正のモード」の実際の電流値は、０．５Ｖ印加時に、「正の高抵抗モード」で５．０×１０-6Ａ／ｃｍ2であり、「正の低抵抗モード」で５×１０-3Ａ／ｃｍ2であることから、各々の比は、１０００倍にも達する。このことは、容易なモードの識別を可能にするものである。発明者らは、印加する電圧の向きと強さにより、金属酸化物層６２０５の抵抗値が劇的に変化することで、上述した現象が発現するものと推定している。同様なことは、「負の低抵抗モード」についてもいえる。
また、金属酸化物層６２０５と上部電極６２０７の間に備えた絶縁層６２０４により、絶縁層６２０４の持つバンド構造から、キャリアの制御が可能である。具体的には、例えば、五酸化タンタルは、バンドギャップは４．５ｅＶ程度であるが、フェルミレベルからのエネルギー差を見た場合、伝導帯には１．２ｅＶ程度、価電子帯には２．３ｅＶと価電子帯側にバリアが高いことが知られている。従って、価電子帯のホール（正孔）に対してはバリア性が高いが、伝導帯のエレクトロン（電子）に対してはバリア性が低いと言うことになる。詳しくは、「ウィルクらのジャーナル・オブ・アプライド・フィジクス、第８７号、４８４頁、２０００年、（Wilk et. al., J.Appl.Phys.,87,484(2000).」を参考にされたい。
上述した図６４に示す「低抵抗モード」と「高抵抗モード」のモードをメモリ動作として応用することで、図６２に示す素子が、不揮発性で非破壊のメモリとして使用できることを見いだした。具体的には、まず、素子の初期化とデータの消去、つまり、データ「ｏｆｆ」の書き込みは、図６４の（４）又は（５）に示すように、上部電極６２０７に負の電圧を印加することで、「低抵抗モード」から「高抵抗モード」にモード変更することにより行えばよい。
また、データ「ｏｎ」の書き込みは、図６４の（２）に示すように、上部電極６２０７に正の電圧を１．６Ｖ以上印加して電流が急激に流れるようにすることで行えばよい。このことで、「高抵抗モード」から「低抵抗モード」にモード変換してデータ「ｏｎ」の書き込みが行われる。 これらのように、上部電極６２０７への電圧印加により、「高抵抗モード」か「低抵抗モード」にすることによって「ｏｆｆ」又は「ｏｎ」のデータ（状態）を書き込むことが可能である。
一方、以上のようにして書き込まれたデータの読み出しは、上部電極６２０７に、０〜１．６Ｖの適当な電圧を印加したときの電流値を読み取ることで容易に行うことができる。例えば、図６２に示す素子のモード状態が、「ｏｆｆ」言い換えると「高抵抗モード」である場合、図６４の（１）に示すように０．５〜１．６Ｖの適当な電圧印加時に電流が流れ難いことにより判断できる。
また、図６２に示す素子のモード状態が、「ｏｎ」言い換えると「低抵抗モード」である場合、図６４の（２）に示すように、１〜０．６Ｖの適当な電圧印加時に電流が急激に流れることにより判断できる。「高抵抗モード」と「低抵抗モード」、つまり、「ｏｆｆ」と「ｏｎ」の状態の電流値は、１０００倍以上もあることから、「ｏｆｆ」と「ｏｎ」の判断が、容易に可能である。同様に、負の電圧領域においても、０〜−１．６Ｖの電圧範囲で「ｏｎ」と「ｏｆｆ」の判断が可能である。
上述したメモリの読み出しの動作は、図６２に示す素子が「高抵抗モード」か「低抵抗モード」かを調べるだけで容易に行える。言い換えれば、図６２に示す素子が、上記２つのモードを保持できている間は、データが保持されている状態である。さらに、どちらかのモードかを調べるために、電極に正の電圧を印加しても、保持しているモードは変化することなくデータが破壊されてしまうことはない。従って、図６２に示す機能素子によれば、非破壊の読み出しが可能である。図６２に示す素子は、金属酸化物層６２０５が、下部電極層６２０３と上部電極６２０７との間に印加された電圧により抵抗値が変化することにより、不揮発メモリ素子として機能するものである。なお、本素子は、電流を制御するスイッチ素子としても用いることができる。
図６２に示す素子を動作させるための電圧は、「正の低抵抗モード」にするための書き込み時に最大になるが、図６４に示すように、高々１．６Ｖ程度であり、非常に消費電力が小さい。消費電力が小さいと言うことは、デバイスにとって非常に有利になり、例えば、移動体通信機器，デジタル汎用機器，デジタル撮像機器を始め、ノートタイプのパーソナルコンピュータ，パーソナル・デジタル・アプライアンス（ＰＤＡ）のみならず、全ての電子計算機，パーソナルコンピュータ，ワークステーション，オフィスコンピュータ，大型計算機や、通信ユニット，複合機などのメモリを用いている機器の消費電力を下げることが可能となる。なお、図６２に示す素子を用いたメモリにおいても、１０年の保持期間を有している。
ところで、上述した本発明の例では、シリコンからなる基板上の絶縁層、絶縁層上の下部電極層、下部電極層上の絶縁層、絶縁層上の金属酸化物層，金属酸化物層上の絶縁層の各々をＥＣＲスパッタ法で形成するようにした。しかしながら、これら各層の形成方法は、ＥＣＲスパッタ法に限定するものではない。例えば、シリコン基板の上に形成する絶縁層は、熱酸化法や化学気相法（ＣＶＤ法）、また、従来のスパッタ法などで形成しても良い。
また、下部電極層は、ＥＢ蒸着法、ＣＶＤ法、ＭＢＥ法、ＩＢＤ法などの他の成膜方法で形成しても良い。また、下部電極層上の絶縁層は、ＡＬＤ法，ＭＯＣＶＤ法，従来よりあるスパッタ法で形成してもよい。金属酸化物層も、上記で説明したＭＯＤ法や従来よりあるスパッタ法、ＰＬＤ法及びＭＯＣＶＤ法などで形成することができる。ただし、ＥＣＲスパッタ法を用いることで、平坦で良好な絶縁膜、金属膜、強誘電体などの金属酸化物膜が容易に得られる。
また、上述した実施の形態では、各層を形成した後、一旦大気に取り出していたが、各々のＥＣＲスパッタを実現する処理室を、真空搬送室で連結させた装置を用いることで、大気に取り出すことなく、連続的な処理により各層を形成してもよい。これらのことにより、処理対象の基板を真空中で搬送できるようになり、水分付着などの外乱の影響を受け難くなり、膜質と界面の特性の向上につながる。
特許文献７に示されているように、各層を形成した後、形成した層の表面にＥＣＲプラズマを照射し、特性を改善するようにしてもよい。また、各層を形成した後に、水素雰囲気中などの適当なガス雰囲気中で、形成した層をアニール（加熱処理）し、各層の特性を大きく改善するようにしてもよい。
ところで、素子を並べて複数のデータを同時にメモリ蓄積することを「集積」と呼び、集積する度合いを集積度と呼ぶが、図６２の構造は、非常に単純であり、従来のメモリセルに比較して、集積度を格段に上げることが可能となる。ＭＯＳＦＥＴを基本技術としたＤＲＡＭやＳＲＡＭ、フラッシュメモリなどでは、ゲート，ソース，ドレインの領域を確保する必要があるため、近年では、集積限界が指摘され始めている。これに対し、図６２に示す素子によれば、単純な構造を用いることで、現在の集積限界に捕らわれずに集積度を高めることが可能となる。
また、以上の実施の形態では、印加した電圧は直流であったが、適当な幅と強さのパルス電圧を印加しても同様の効果は得られる。本発明の基本的な思想は、図６２に示すように、絶縁層に金属酸化物層を接して配置し、これらを２つの電極で挾むようにしたところにある。このような構成とすることで、２つの電極間に所定の電圧（ＤＣ，パルス）を印加して金属酸化物層の抵抗値を変化させ、安定な高抵抗モードと低抵抗モードを切り替え、結果としてメモリ機能が実現可能となる。
従って、例えば、図６５Ａに示すように、絶縁性基板６２０１ａを用い、積層された下部電極層６２０３ａ，６２０３ｂを用いるようにしてもよい。また、また、図６５Ｂに示すように、絶縁性基板６２０１ａを用い、下部電極層６２０３にコンタクト電極６２０３ｃを設けるようにしてもよい。また、図６５Ｃに示すように、絶縁性基板６２０１ａを用い、積層された上部電極６２０７ａ，６２０７ｂを用いるようにしてもよい。さらに、図６５Ｄに示すように、積層された下部電極層６２０３ａ，６２０３ｂと積層された上部電極６２０７ａ，６２０７ｂとを用いるようにしてもよい。
また、図６６Ａに示すように、ガラスや石英からなる絶縁性の基板６６０１を用いるようにしてもよい。この場合、図６６Ｂに示すように、基板６６０１に貫通孔形成してここにプラグを設け、基板６６０１の裏面（下部電極層６２０３の形成面の反対側）より電気的コンタクトをとるようにしてもよい。この構造とすることによって、加工しやすいガラス基板などへの適用が可能となる。また、金属酸化物層６２０５は、波長６３２．８ｎｍで測定したときの屈折率が２．６程度で光学的に透明であるため、図６６Ａ及び図６６Ｂに示す構成とすることで、ディスプレイへの応用が可能となる。また、金属酸化物層６２０５を、１０〜２００ｎｍの間で干渉色を発する厚さに形成することで、着色した状態の視覚効果が得られる。
さらに、図６７Ａに示すように、金属などの導電性を有する基板６７０１を用いるようにしてもよい。また、図６７Ｂに示すように、基板６７０１の上に接して下部電極層６７０２を備え、この上に絶縁層６７０３，金属酸化物層６７０４，絶縁層６７０５，及び上部電極６７０６を設けるようにしてもよい。図６７Ｂに示す構成とした場合、基板６７０１と上部電極６７０６との間に所定の電気信号を印加することが可能となる。
また、図６８に示すように、金属板６８０１の上に、絶縁層６８０２，金属酸化物層６８０３，絶縁層６８０４，及び上部電極６８０５を設けるようにしてもよい。この構成とした場合、金属板６８０１が、下部電極層となる。図６８に示す構造にすることによって、熱伝導性のよい金属板６８０１の上に各構成要素が形成されているので、より高い冷却効果が得られ、素子の安定動作が期待できる。
なお、金属酸化物層は、膜厚が厚くなるほど電流が流れにくくなり抵抗が大きくなる。抵抗値の変化を利用してメモリを実現する場合、オン状態とオフ状態の各々の抵抗値が問題となる。例えば、金属酸化物層の膜厚が厚くなると、オン状態の抵抗値が大きくなり、Ｓ／Ｎ比がとりにくくなり、メモリの状態を判断しにくくなる。一方、金属酸化物層の膜厚が薄くなり、リーク電流が支配的になると、メモリ情報が保持しにくくなると共に、オフ状態の抵抗値が大きくなり、Ｓ／Ｎ比がとりにくくなる。
従って、金属酸化物層は、適宜最適な厚さとした方がよい。例えば、リーク電流の問題を考慮すれば、金属酸化物層は、最低１０ｎｍの膜厚があればよい。また、オン状態における抵抗値を考慮すれば、金属酸化物層は２００ｎｍより薄くした方がよい。発明者らの実験の結果、金属酸化物層の厚さが３０〜１００ｎｍであれば、メモリの動作が確認され、最も良好な状態は、金属酸化物層の厚さを５０ｎｍとしたときに得られた。
同様に、下部電極層の上の絶縁層においても、より好適な膜厚が存在する。具体的には、ＥＣＲスパッタ法を用いて形成する場合、膜厚が薄いとリーク電流が多く流れ電流密度が高くなる。これに対し、膜厚が厚くなると、電流密度は小さくなる。従って、膜厚があまり薄いと、絶縁層としての特性が得られず、膜厚が厚い場合、金属酸化物層に印加される電圧が小さくなり、Ｓ／Ｎ比がとりにくくなり、メモリの状態が判断しにくくなることを示している。上述したように、絶縁層は、金属酸化物層との組み合わせにおいて、適宜最適な厚さとした方がよい。
例えば、リーク電流の問題を考慮すれば、ＳｉＯ2膜を用いる場合は、膜厚が１〜３ｎｍ程度がよい。Ｔａ2Ｏ3膜の場合は、３ｎｍ〜５ｎｍの膜厚があればよい。一方、抵抗値の大きさの問題を考慮すれば、絶縁層は２０ｎｍより薄くした方がよい。発明者らの実験の結果、ＳｉＯ2とＴａ2Ｏ3から構成された絶縁層の場合、膜厚が３〜５ｎｍであれば、前述したメモリの動作が確認された。
上述では、１つの機能素子を例にして説明したが、以降に説明するように、複数の機能素子を配列させて集積させるようにしてもよい。例えば、図６９Ａに示すように、絶縁性基板６９０１の上に、共通となる下部電極層６９０２，絶縁層６９０３，金属酸化物層６９０４，絶縁層６９０５を形成し、絶縁層６９０５の上に、各々所定距離離間して複数の上部電極６９０６を形成すればよい。複数の上部電極６９０６に対応して複数の機能素子が配列されたことになる。
金属酸化物層６２０５や絶縁層６９０３，６９０５は、金属などの導電体に比べて導電性が非常に小さいので、上述したように共通に使用することができる。この場合、加工プロセスを省くことができるので、生産性の向上が図れ、工業的に利点が大きい。また、複数の上部電極６９０６に対応する機能素子間の距離を導電性などを考慮して配置することで、安定した動作が期待できる。
また、図６９Ｂに示すように、絶縁性基板６９０１の上に、共通となる下部電極層６９０２を形成し、下部電極層６９０２の上に、絶縁層６９１３，金属酸化物層６９１４，絶縁層６９１５，及び上部電極６９１６からなる複数の素子を配列させるようにしてもよい。例えば、形成した金属酸化物膜を、ＲＩＥ法やＩＣＰエッチング、またＥＣＲエッチングなど加工法を用いることで、個々の金属酸化物層６９１４が形成できる。このように分離して構成することで、素子間の距離をより短くすることが可能となり、集積度をさらに向上させることができる。
また、図６９Ｃに示すように、絶縁性基板６９０１の上に、共通となる下部電極層６９０２，絶縁層６９０３を形成し、この上に、金属酸化物層６９１４，絶縁層６９１５，及び上部電極６９１６からなる複数の素子を配列させるようにしてもよい。さらに、図６９Ｄに示すように、各々の素子を構成している絶縁層６９１３，金属酸化物層６９１４，及び絶縁層６９１５の側面を、絶縁側壁６９１７で覆うようにしてもよい。また、図６９（ｅ）に示すように、絶縁性基板６９０１の上に、共通となる下部電極層６９０２，絶縁層６９０３を形成し、この上に、金属酸化物層６９１４，絶縁層６９１５，及び上部電極６９１６からなる複数の素子を配列させ、各々の素子を構成している金属酸化物層６９１４の側面を、絶縁側壁６９１８で覆うようにしてもよい。
また、図７０に示すように、絶縁性基板６９０１の上に、共通となる下部電極層６９０２を形成し、下部電極層６９０２の上に、絶縁層６９１３，金属酸化物層６９１４，絶縁層６９１５，及び上部電極６９１６からなる複数の素子を配列させ、各々分離している複数の金属酸化物層６９１４の側部を充填するように、絶縁層６９２６を形成してもよい。これらのように、素子毎に分離して形成した複数の金属酸化物層６９１４の間を、絶縁体で覆うようにすることで、各素子間のリーク電流を減らして機能素子の安定性を高めることができる。
また、複数の機能素子をＸ方向にｎ個、Ｙ方向にｍ個配列し、Ｘ方向バスを下部電極層に接続し、Ｙ方向バスを上部電極に接続し、Ｘ方向バス及びＹ方向バスの各々に選択信号のスイッチ機能を備えたプロセッサユニットを接続することで、各素子にランダムにアクセスが可能なメモリが実現できる。
ところで、金属酸化物層６２０５における抵抗値の変化も、前述した素子と同様に、電流により制御することも可能である。また、パルス電圧により、金属酸化物層６２０５の抵抗変化を制御できる。また、スイッチ素子として用いることもで可能である。
また、本実施の形態における金属酸化物層６２０５を用いた図６２に示す素子によれば、下部電極層６２０３と上部電極６２０７との間に直流電圧を印加したときの電流−電圧特性が、図７１に示すように、正側の印加電圧を変化させることで異なる低抵抗状態に変化する。これら各々の状態における読み出し電圧における電流値に対応し、四角と丸と三角とで示す３つの状態（３値）のメモリが実現できる。この場合、例えば、読み出し電圧を０．５Ｖ程度とすることで、３値のメモリが実現できる。なお、各状態に遷移させる前には、−２Ｖの電圧を下部電極層６２０３印加して高抵抗状態に戻している（リセット）。
次に、図１に示す素子の強誘電体層１０４を室温（２０〜２４℃程度）で成膜した場合について説明する。なお、ここでは、下部電極層１０３は、Ｐｔ−Ｔｉから構成されているものとする。このように形成された素子において、下部電極層１０３と上部電極１０５との間に電源により電圧を印加し、電圧を印加したときの電流を電流計により観測すると、図７２に示す結果が得られた。印加電圧を０Ｖより高くしていくと、はじめは、図７２中の（１）に示すように正の高抵抗モードであるが、印加電圧が１．６Ｖを超えると、（２）に示すように、急激な電流の流れが観測されるようになる。この後、一度電圧の印加を停止してから、再び正の電圧を印加すると、（３）に示すように、正の低抵抗モードとなる。
また、（３）に示す正の低抵抗モードにおいて、上部電極１０５に負の電圧が印加された状態とすると、（４）に示す負の低抵抗モードとなる。更に、上部電極１０５に負の電圧が印加された状態とすると、−０．８Ｖを超える電圧が印加された時点より、（５）に示す遷移状態となり、急激に抵抗値が上昇する。この状態を経た後、（６）の負の高抵抗モードとなる。これら（１）〜（６）の状態が繰り返し観測される。
前述同様のＥＣＲスパッタ法により低温で形成された強誘電体層１０４を透過型電子顕微鏡により観察すると、図７３の観察結果に示すように、膜全体がアモルファスの状態となっていることが確認される。また、膜の全体に、粒径３〜１０ｎｍ程度の複数の微粒子が分散されている状態が確認される。ただし、１０ｎｍ程度の部分は、より微細な複数の微粒子の集合体とも考えられる。この微粒子は、ビスマスの組成がチタンや酸素に比較して多くなっていることも確認されている。このような状態は、ＥＣＲスパッタ法により形成された金属酸化物薄膜の特徴であり、成膜過程の薄膜にＥＣＲプラズマが照射されていることで、成膜表面の原子におけるマイグレーションが促進されるためと考えられる。
次に、図１に示す素子の強誘電体層１０４を１５０℃程度で成膜した場合について説明する。なお、ここでは、下部電極層１０３は、Ｐｔ−Ｔｉから構成されているものとし、基板１０１は、プラスチックより構成されたものとする。このように形成された素子において、下部電極層１０３と上部電極１０５との間に電源により電圧（上部電極１０５に負）を印加し、電圧を印加したときの電流を電流計により観測すると、図７４に示す結果が得られた。はじめは、図７４中の（１）に示すように負の高抵抗モードであるが、印加電圧が−２Ｖを超えると、（２）に示すように、急激な電流の流れが観測されるようになる。この後、一度電圧の印加を停止してから、今度は正の電圧を印加すると、（３）に示すように、負の低抵抗モードとなる。
また、（３）に示す負の低抵抗モードにおいて、上部電極１０５に正の電圧が印加された状態とすると、（４）に示す正の低抵抗モードとなる。更に、上部電極１０５に正の電圧が印加された状態とすると、０．８Ｖを超える電圧が印加された時点より、（５）に示す遷移状態となり、急激に抵抗値が上昇する。この状態を経た後、（６）に示す正の高抵抗モードとなる。これら（１）〜（６）の状態が繰り返し観測される。上述した各条件においては、強誘電体層１０４はほぼ透明な状態であり、基板に透明な材料を用い、また、各電極をＩＴＯなどの透明電極から構成すれば、光学的に透過性を有する素子が構成できる。
次に、図３１に示す素子の強誘電体層３１０４を４５０℃程度で成膜した場合について説明する。なお、ここでは、下部電極層３１０３は、Ｒｕから構成されているものとする。このように形成された素子において、下部電極層３１０３と上部電極３１０６との間に電源により電圧（上部電極３１０６に負）を印加し、電圧を印加したときの電流を電流計により観測すると、図７５に示す結果が得られた。はじめは、図７５中の（１）に示すように負の高抵抗モードであるが、印加電圧が−３Ｖを超えると、（２）に示すように、急激な電流の流れが観測されるようになる。この後、今度は正の電圧を印加すると、（３）に示すように、負の低抵抗モードとなる。
また、（３）に示す負の低抵抗モードにおいて、上部電極３１０６に正の電圧が印加された状態とすると、（４）に示す正の低抵抗モードとなる。更に、上部電極３１０６に正の電圧が印加された状態とすると、９Ｖを超える電圧が印加された時点より、（５）に示す遷移状態となり、急激に抵抗値が上昇する。この状態を経た後、（６）に示す正の高抵抗モードとなる。これら（１）〜（６）の状態が繰り返し観測される。
上述の図７５に特性を示した素子における記憶保持特性を以下に説明する。図７６に示すように、はじめに、高抵抗モードの状態では、上部電極３１０６に０．５Ｖの正の電圧が印加されると、１０-6Ａ程度の電流値が観測される状態である。この状態に対し、上部電極３１０６に−４Ｖを超える負の電圧が印加された状態とすると、２×１０-3Ａ程度の電流が流れる低抵抗モードとなる。上記素子によれば、この低抵抗モードが、図７６に示すように、外挿直線から１０年を超える安定性を備えていることがわかる。
次に、図１に示す素子の強誘電体層１０４を４３０℃程度で成膜した場合について説明する。なお、ここでは、下部電極層１０３は、Ｒｕから構成され、上部電極１０５は、下層がチタン上層が白金から構成されているものとする。このように形成された素子において、下部電極層１０３と上部電極１０５との間に電源により電圧を印加し、電圧を印加したときの電流を電流計により観測すると、図７７に示す結果が得られた。印加電圧を０Ｖより高くしていくと、はじめは、図７７中の（１）に示すように正の高抵抗モードであるが、印加電圧が２．５Ｖを超えると、（２）に示すように、急激な電流の流れが観測されるようになる。この後、一度電圧の印加を停止してから、再び正の電圧を印加すると、（３）に示すように、正の低抵抗モードとなる。
また、（３）に示す正の低抵抗モードにおいて、上部電極１０５に負の電圧が印加された状態とすると、（４）に示す負の低抵抗モードとなる。更に、上部電極１０５に負の電圧が印加された状態とすると、−１．８Ｖを超える電圧が印加された時点より、（５）に示す遷移状態となり、急激に抵抗値が上昇する。この状態を経た後、（６）の負の高抵抗モードとなる。これら（１）〜（６）の状態が繰り返し観測される。
次に、上述した強誘電体層１０４や強誘電体層３１０４などの金属酸化物層において、２つの状態が保持されることについて考察する。図７Ｃ，図７ｃ及び図７３に示した状態が観察される金属酸化物層においては、図７８に示すように、分散されている複数の微粒子７８０１の間に、実線で模式的に示す導電パス７８０２が形成されるために、低抵抗モードが発現するものと考えられる。導電パス７８０２としては、ナノサイズの微粒子７８０１の間の量子トンネリングや、正孔・電子のホッピング、もしくは、酸素欠損などに起因するものが考えられる。導電パス７８０２は、１本だけ形成される場合もあるが、多くの場合は、複数本が形成されるものと考えられる。ある程度の数の導電パス７８０２が形成されている場合は、電圧を印加している電極間の抵抗値は低下し、図７９に示す低抵抗モードとなる。
また、図８０に示すように、印加する電圧の極性を変えると、導電パス７８０２の一部が消失し、もしくは、すべての導電パス７８０２が消失し、電極間の抵抗値が急激に増加し、図８１に示すように、低抵抗モードより高抵抗モードに遷移する。この高抵抗モードの状態で、電極間に電流が流れるだけの電圧が印加された状態とすると、図８２に示すように、再び複数の導電パス７８０２が形成されるようになる。このことにより、図８３に示すように、電流が急激に流れるようになり、低抵抗モードへと変化する。
ところで、上述では、異なる極性の電圧印加により高抵抗状態と低抵抗状態とを切り替えるようにしていたが、これに限るものではなく、以降に説明するように、同一の極性で異なる電圧を印加することによっても、高抵抗状態と低抵抗状態との切り替えが可能である。なお、以下の状態は、金属酸化物の層を４５０℃で成膜した場合である。例えば、図８４に示すように、（１）に示す負の低抵抗状態より、−３．５Ｖを超える電圧が上部電極に印加されると、（２）に示すように、急激な電流の流れが生じる。この後再び負の電圧が印加されると、（３）に示す負の低抵抗状態となり、この状態が維持されるようになる。
この負の低抵抗状態に−１Ｖを超える負の電圧が印加される状態とすると、遷移状態が起こり、（５）に示す負の高抵抗状態となり、−３．５Ｖを超えない電圧ではこの状態が維持される。更に、−３．５Ｖを超える電圧が印加されると、（６）に示す急激な電流の流れが発生し、負の低抵抗状態となる。なお、印加する電圧の方向（印加する電極）を変えれば、上述した各電圧が正の値の場合で上述同様の状態が得られる。
また、同一極性の電圧印加において、パルス駆動も可能である。図８５に示すように、−０．１Ｖの観測電圧で素子の状態を確認すると、１０-8Ａ程度の高抵抗状態であり、−０．１Ｖの観測電圧で４回観測しても、高抵抗状態が維持されている。この状態で、白抜きの矢印で示すように、−５．０Ｖ，５００μ秒，１回のパルス電圧を印加し、−０．１Ｖの観測電圧で測定すると、１０-4Ａ程度の電流が観測され、低抵抗状態となっていることがわかる。この状態で、再度−０．１Ｖの観測電圧で４回観測しても、低抵抗状態が維持されている。更に、この状態において、黒で塗りつぶされた矢印に示す３．０Ｖ，１μ秒，１０回のパルス電圧を印加し、−０．１Ｖの観測電圧で観測すると、１０-9Ａ程度の電流が観測され、高抵抗状態となっていることがわかる。同様に適当なパルス電圧を印加することで、高抵抗と低抵抗の状態が繰り返し観測される。
次に、本発明の他の実施の形態について図を参照して説明する。図８６Ａ及び図８６Ｂは、本発明の実施の形態における三端子素子の構成例を概略的に示す模式的な断面図である。図８６Ａ及び図８６Ｂに示す三端子素子は、例えば、単結晶シリコンからなる基板８６０１の上に絶縁層８６０２，ゲート電極８６０３，ＢｉとＴｉとＯとから構成された膜厚１０〜２００ｎｍ程度の金属酸化物層８６０４，ソース電極８６０５，ドレイン電極８６０６を備えるようにしたものである。このような構成とした三端子素子において、例えば、図８６Ａに示すように電位が印加されている状態を書き込み状態とし、図８６Ｂに示すように、電位が印加されている状態を読み出し状態とする。
基板８６０１は、半導体，絶縁体，金属などの導電性材料のいずれから構成されていてもよい。基板８６０１が絶縁材料から構成されている場合、絶縁層８６０２はなくてもよい。また、基板８６０１が導電性材料から構成されている場合、絶縁層８６０２，ゲート電極８６０３はなくてもよく、この場合、導電性材料から構成された基板８６０１が、ゲート電極となる。ゲート電極８６０３，ソース電極８６０５，及びドレイン電極８６０６は、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）などの貴金属を含む遷移金属の金属から構成されていればよい。また、上記電極は、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ2）、酸化亜鉛（ＺｎＯ）、鉛酸スズ（ＩＴＯ）、フッ化ランタン（ＬａＦ3）などの遷移金属の窒化物や酸化物やフッ化物等の化合物、さらに、これらを積層した複合膜であってもよい。
図８６Ａ及び図８６Ｂに示した三端子素子の構成の具体例について説明すると、例えば、ゲート電極８６０３は、膜厚１０ｎｍのルテニウム膜であり、金属酸化物層８６０４は、膜厚４０ｎｍのＢｉとＴｉとからなる金属酸化物から構成されたものであり、ソース電極８６０５及びドレイン電極８６０６は、金から構成されたものである。金属酸化物層８６０４は、層の状態，電気的特性，及び電気的初期化の観点など、様々な特性が前述した強誘電体層１０４，強誘電体層３１０４，強誘電体層４７０５，及び金属酸化物層６２０５と同様である。また、ソース電極８６０５とドレイン電極８６０６との間隔は、例えば、１ｍｍである。なお、前述したように、基板８６０１及び絶縁層８６０２の構成は、これに限るものではなく、電気特性に影響を及ぼさなければ、他の材料も適当に選択できる。
次に、本発明に係る三端子素子を構成する金属酸化物層８６０４について、より詳細に説明する。金属酸化物層８６０４は、前述した強誘電体層１０４や金属酸化物層６２０５などと同様に、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成に比較して過剰なチタンを含む層からなる基部層の中に、Ｂｉ4Ｔｉ3Ｏ12の結晶からなる粒径３〜１５ｎｍ程度の複数の微結晶粒や微粒子が分散されて構成されたものである。基部層は、ビスマスの組成がほぼ０となるＴｉＯxの場合もある。言い換えると、基部層は、２つの金属から構成されている金属酸化物において、いずれかの金属が化学量論的な組成に比較して少ない状態の層である。
このような金属酸化物層８６０４を用いた三端子素子によれば、以降に説明するように、２つの状態（ＯＮ及びＯＦＦ）が保持される状態が実現できる。図８６Ａ及び図８６Ｂに示す三端子素子の特性について説明する。この特性は、ゲート電極８６０３とソース電極８６０５及びドレイン電極８６０６との間に電圧を印加することで調査されたものである。ゲート電極８６０３とソース電極８６０５及びドレイン電極８６０６との間に電源により電圧を印加し、ゲート電極８６０３からソース電極８６０５及びドレイン電極８６０６へ流れる電流を電流計により観測すると、図８６Ｃに示す結果が得られた。なお、図８６Ｃの縦軸は、ゲート電極８６０３からソース電極８６０５及びドレイン電極８６０６へ流れる方向の電流値を正としている。
以下、図８６Ｃを説明し、あわせて本発明における三端子素子の動作原理を説明する。ただし、ここで説明する電圧値や電流値は、実際の素子で観測されたものを例としている。従って、本現象は、以下に示す数値に限るものではない。実際に素子に用いる膜の材料や膜厚、及び他の条件により、他の数値が観測されることがある。
図８６Ｃは、ゲート電極８６０３に印加する電圧（ゲート電圧）をゼロから負の方向に減少させた後にゼロに戻し、さらに正の方向に増加させ、最後に再びゼロに戻したときに金属酸化物層８６０４を流れる電流値が描くヒステリシスの特性を表している。まずはじめに、ゲート電極８６０３によりゲート電圧を０Ｖから負の方向に徐々に印加させた場合、金属酸化物層８６０４を流れる負の電流は比較的少ない（−０．１Ｖで約−０．１２ｍＡ程度）。
しかし、−０．４Ｖを超えると負の電流値が増加し始める。さらに−１Ｖまで電圧を下げた後、逆に負の電圧を小さくしていくと、先ほどよりも絶対値が大きな負の電流が流れる状態が保持されたまま、負の電流値は減少していく。このとき、電流値は−０．１Ｖで約−０．６３ｍＡであり、先ほどよりも５倍程度抵抗値が低く、電流が流れやすい状態である。印加するゲート電圧をゼロに戻すと、電流値もゼロとなる。
次にゲート電極８６０３に正のゲート電圧を印加していく。この状態では、正のゲート電圧が小さいときは、前の履歴を引き継ぎ、比較的大きな正の電流が流れる（０．１Ｖで約０．６３ｍＡ）。ところが、０．７Ｖ程度まで正のゲート電圧を印加すると、正の電流が突然減少する。最後に、＋１Ｖから０Ｖに向かって印加する正のゲート電圧を減少させると、正の電流値もこの流れにくい状態を保持したまま減少し、ゼロに戻る。このとき、正の電流値は、０．１Ｖで約０．１２ｍＡ程度である。
以上に説明したような、金属酸化物層８６０４中を流れる電流のヒステリシスは、ゲート電極８６０３に印加するゲート電圧により金属酸化物層８６０４の抵抗値が変化することが原因で発現すると解釈できる。ある一定以上の大きさの負のゲート電圧ＶW1を印加することにより、金属酸化物層８６０４は電流が流れやすい「低抵抗状態」（ＯＮ状態）に遷移する。一方、ある一定の大きさの正のゲート電圧ＶW0を印加することにより、金属酸化物層８６０４は電流が流れにくい「高抵抗状態」（ＯＦＦ状態）に遷移すると考えられる。
金属酸化物層８６０４には、これらの低抵抗状態と高抵抗状態の２つの安定状態が存在し、各々の状態は、前述した一定以上の正あるいは負のゲート電圧を印加しない限り、ＯＮもしくはＯＦＦの各状態を維持する。なお、上述したＶW0の値は約＋１Ｖ程度であり、ＶW1の値−１Ｖ程度であり、高抵抗状態と低抵抗状態の抵抗比は約１０〜１００程度である。上記のような、ゲート電圧により金属酸化物層８６０４の抵抗がスイッチする現象を用いることで、図８６Ａ及び図８６Ｂに示す三端子素子により、不揮発性で非破壊読み出し動作が可能な機能素子が実現できる。
次に、図８６Ａ及び図８６Ｂに示す三端子素子をＤＣ電圧を用いて動作させる場合について説明する。まず、低抵抗遷移電圧ＶW1以上の大きさの負のゲート電圧を印加し、金属酸化物層８６０４を低抵抗状態に遷移させる。このことにより、ソース・ドレイン間に電流が流れ易くなるＯＮ状態となる。このＯＮ状態は、読み出し電圧ＶRにおけるソース・ドレイン間の電流値ＪR1を観測することで読み出すことができる。読み出しＶRとしては、状態が遷移しない程度のなるべく小さな値で、かつ抵抗比が十分に現れるような値を選択することが重要となる（上記の例では０．１Ｖ程度が適当）。これにより、低抵抗状態、すなわちＯＮ状態を破壊することなく、何回も読み出すことが可能となる。
一方、高抵抗遷移電圧ＶW0以上の大きさの正のゲート電圧を印加することにより、金属酸化物層８６０４を高抵抗状態に遷移させることで、ソース・ドレイン間に電流が流れ難くなるＯＦＦ状態にできる。このＯＦＦ状態の読み出しも、読み出し電圧ＶRにおけるソース・ドレイン間の電流値ＪR0を観測することにより行うことができる（ＪR1／ＪR0≒１０〜１００）。また、各電極間に通電がない状態では、金属酸化物層８６０４は各状態を保持するため不揮発性を有しており、書き込み時と読み出し時以外には、電圧を印加する必要はない。なお、本素子は、電流を制御するスイッチ素子としても用いることができる。
次に、ゲート電極８６０３により異なるゲート電圧を印加したときにソース電極８６０５とドレイン電極８６０６との間に流れる電流（ソース・ドレイン電流）の変化について示す。図８７に示すように、ゲート電圧として＋１Ｖを印加してＯＦＦ状態とした後では、ソース・ドレイン間に印加する読み出し電圧が０〜０．１５Ｖの範囲で、ソース・ドレイン電流はほとんど流れない。一方、ゲート電圧として−１Ｖを印加してＯＮ状態とした後では、ソース・ドレイン間に印加する読み出し電圧を０Ｖから０．１５Ｖへと高くすると、これにほぼ比例して、ソース・ドレイン電流がより多く流れるようになる。ＯＮ状態では、０．１５Ｖで約０．５ｍＡのソース・ドレイン電流が観測される。このように、図８６Ａ及び図８６Ｂに示す三端子素子によれば、ゲート電圧によるソース・ドレイン電流の制御が可能である。
また、上述したＯＮ及びＯＦＦの各状態は、図８８に示すように、正もしくは負のいずれかのゲート電圧を一回だけ印加することで、対応するＯＮもしくはＯＦＦのいずれかの状態に遷移し、この状態が維持される。なお、図８８は、ゲート電極８６０３に＋１Ｖ又は−１Ｖを印加した後に、ソース電極８６０５及びドレイン電極８６０６の間に読み出し電圧として０．１５Ｖを印加したときの、ソース・ドレイン間に流れる電流の変化を示している。
ここで、ソース電極８６０５がオープンとされた状態で、ゲート電圧を印加してＯＮ状態及びＯＦＦ状態とした場合について説明する。この場合、ゲート電圧は、ゲート電極８６０３とドレイン電極８６０６との間に印加されることになる。なお、状態の読み出しは、ソース電極８６０５とドレイン電極８６０６との間に０．２Ｖまでの読み出し電圧を印加した状態で、ソース・ドレイン間に流れる電流を測定することで行う。
図８９に示すように、ゲート電圧として＋１Ｖを印加してＯＦＦ状態とした後に、ソース・ドレイン間に印加する読み出し電圧を０Ｖから０．２Ｖへと高くすると、ソース・ドレイン間には、ある程度の電流が流れるようになる。読み出し電圧０．２Ｖにおいて、ソース・ドレイン間には約０．１ｍＡの電流が流れる状態となる。これに対し、ゲート電圧として−１Ｖを印加してＯＮ状態とした後に、ソース・ドレイン間に印加する読み出し電圧を０Ｖから０．２Ｖへと高くすると、これにほぼ比例して、ソース・ドレイン電流がより多く流れるようになる。ＯＮ状態では、読み出し電圧０．２Ｖで約０．４ｍＡのソース・ドレイン電流が観測される。従って、ソース電極８６０５がオープンとされた状態でゲート電圧を印加しても、図８６Ａ及び図８６Ｂに示す三端子素子は、ＯＮ、ＯＦＦ動作をすることが可能である。
ただし、ソース電極８６０５がオープンとされた状態でゲート電圧を印加してＯＦＦ状態とした場合、上述したように、読み出し電圧を大きくすると、ある程度ソース・ドレイン間に電流が流れるようになる。ソース電極８６０５がオープンとされた状態でゲート電圧を印加する場合、印加された電圧はドレイン電極８６０６の下部の領域により選択的に作用するため、上述した結果が観測されるものと考えられる。これらの結果から、ソース・ドレイン電流は、ソース電極８６０５−ソース電極８６０５の下の領域の金属酸化物層８６０４−ゲート電極８６０３−ドレイン電極８６０６の下の領域の金属酸化物層８６０４−ドレイン電極８６０６の経路を通り流れるものと考えられる。
なお、図８６Ａ及び図８６Ｂに示した三端子素子におけるＯＮ及びＯＦＦの各状態保持特性も、前述した例えば図１に示す素子と同様に、少なくとも１０００分の保持時間を有している。また、以上の説明では、印加したゲート電圧は直流であったが、適当な幅と強さのパルス電圧を印加しても同様の効果は得られる。
次に、図８６Ａ及び図８６Ｂに示した三端子素子の製造方法例について説明する。なお、以降では、ＥＣＲプラズマスパッタ法を例に各薄膜の形成方法を説明しているが、これに限るものではなく、他の成膜技術や方法を用いるようにしてもよいことは、いうまでもない。
まず、図９０Ａに示すように、主表面が面方位（１００）で抵抗率が１〜２Ω-ｃｍのｐ形のシリコンからなる基板８６０１を用意し、基板８６０１の表面を硫酸と過酸化水素水の混合液と純水と希フッ化水素水とにより洗浄し、このあと乾燥させる。ついで、洗浄・乾燥した基板８６０１の上に、絶縁層８６０２が形成された状態とする。絶縁層８６０２の形成では、例えばＥＣＲスパッタ装置を用い、ターゲットとして純シリコン（Ｓｉ）を用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスを用いたＥＣＲスパッタ法により、シリコンからなる基板８６０１の上に、表面を覆う程度にＳｉ−Ｏ分子によるメタルモードの絶縁層８６０２を形成する。
例えば、１０-5Ｐａ台の内部圧力に設定されているプラズマ生成室内に流量２０sccm程度でＡｒガスを導入し、内部圧力を１０-3〜１０-2Ｐａ程度にし、ここに、０．０８７５Ｔの磁場と２．４５ＧＨｚのマイクロ波（５００Ｗ程度）とを供給して電子サイクロトロン共鳴条件とすることで、プラズマ生成室内にＡｒのプラズマが生成された状態とする。なお、sccmは流量の単位あり、０℃・１気圧の流体が１分間に１ｃｍ3流れることを示す。また、Ｔ（テスラ）は、磁束密度の単位であり、１Ｔ＝１００００ガウスである。
上述したことにより生成されたプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室の側に放出される。また、プラズマ生成室の出口に配置されたシリコンターゲットに、高周波電源より１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、シリコンターゲットにＡｒイオンが衝突してスパッタリング現象が起こり、Ｓｉ粒子が飛び出す。シリコンターゲットより飛び出したＳｉ粒子は、プラズマ生成室より放出されたプラズマ、及び導入されてプラズマにより活性化された酸素ガスと共にシリコンからなる基板８６０１の表面に到達し、活性化された酸素により酸化され二酸化シリコンとなる。以上のことにより、基板８６０１上に二酸化シリコンからなる例えば１００ｎｍ程度の膜厚の絶縁層８６０２が形成された状態とすることができる（図９０Ａ）。
なお、絶縁層８６０２は、この後に形成する各電極に電圧を印加した時に、基板８６０１に電圧が洩れて、所望の電気的特性に影響することがないように絶縁を図るものである。例えば、シリコン基板の表面を熱酸化法により酸化することで形成した酸化シリコン膜を絶縁層８６０２として用いるようにしてもよい。絶縁層８６０２は、絶縁性が保てればよく、酸化シリコン以外の他の絶縁材料から構成してもよく、また、絶縁層８６０２の膜厚は、１００ｎｍに限らず、これより薄くてもよく厚くてもよい。絶縁層８６０２は、上述したＥＣＲスパッタによる膜の形成では、基板８６０１に対して加熱はしていないが、基板８６０１を加熱しながら膜の形成を行ってもよい。
以上のようにして絶縁層８６０２を形成した後、今度は、ターゲットとして純ルテニウム（Ｒｕ）を用いた同様のＥＣＲスパッタ法により、絶縁層８６０２の上にルテニウム膜を形成することで、図９０Ｂに示すように、ゲート電極８６０３が形成された状態とする。Ｒｕ膜の形成について詳述すると、Ｒｕからなるターゲットを用いたＥＣＲスパッタ装置において、例えば、まず、絶縁層を形成したシリコン基板を４００℃に加熱し、また、プラズマ生成室内に、例えば流量７sccmで希ガスであるＡｒガスを導入し、加えて、例えば流量５sccmでＸｅガスを導入し、プラズマ生成室の内部を、例えば１０-2〜１０-3Ｐａ台の圧力に設定する。
ついで、プラズマ生成室内に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室内に導入し、プラズマ生成室にＡｒとＸｅのＥＣＲプラズマが生成した状態とする。生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置されたルテニウムターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、スパッタリング現象が起き、ルテニウムターゲットよりＲｕ粒子が飛び出す。ルテニウムターゲットより飛び出したＲｕ粒子は、基板８６０１の絶縁層８６０２表面に到達して堆積する。
以上のことにより、絶縁層８６０２の上に、例えば１０ｎｍ程度の膜厚のゲート電極８６０３が形成された状態が得られる（図９０Ｂ）。ゲート電極８６０３は、この後に形成するソース電極８６０５及びドレイン電極８６０６との間に電圧を印加した時に、金属酸化物層８６０４に電圧が印加できるようにするものである。従って、導電性が持てればルテニウム以外からゲート電極８６０３を構成してもよく、例えば、白金からゲート電極８６０３を構成してもよい。ただし、二酸化シリコンの上に白金膜を形成すると剥離しやすいことが知られているが、これを防ぐためには、チタン層や窒化チタン層もしくはルテニウム層などを介して白金層を形成する積層構造とすればよい。また、ゲート電極８６０３の膜厚も１０ｎｍに限るものではなく、これより厚くてもよく薄くてもよい。
ところで、上述したようにＥＣＲスパッタ法によりＲｕの膜を形成するときに、基板８６０１を４００℃に加熱したが、加熱しなくても良い。ただし、加熱を行わない場合、ルテニウムの二酸化シリコンへの密着性が低下するため、剥がれが生じる恐れがあり、これを防ぐために、基板を加熱して膜を形成する方が望ましい。
以上のようにしてゲート電極８６０３を形成した後、ＢｉとＴｉの割合が４：３の酸化物焼結体（Ｂｉ−Ｔｉ−Ｏ）からなるターゲットを用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図９０Ｃに示すように、ゲート電極８６０３の上に、表面を覆う程度に、金属酸化物層８６０４が形成された状態とする。
金属酸化物層８６０４の形成について詳述すると、まず、３００℃〜７００℃の範囲に基板８６０１が加熱されている状態とする。また、プラズマ生成室内に、例えば流量２０sccmで希ガスであるＡｒガスを導入し、例えば１０-3Ｐａ〜１０-2Ｐａ台の圧力に設定する。この状態で、プラズマ生成室に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室に導入し、このマイクロ波の導入により、プラズマ生成室にＥＣＲプラズマが生成された状態とする。
生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置された焼結体ターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、焼結体ターゲットにＡｒ粒子が衝突してスパッタリング現象を起こし、Ｂｉ粒子とＴｉ粒子が飛び出す。
焼結体ターゲットより飛び出したＢｉ粒子とＴｉ粒子は、プラズマ生成室より放出されたＥＣＲプラズマ、及び、放出されたＥＣＲプラズマにより活性化した酸素ガスと共に、加熱されているゲート電極８６０３の表面に到達し、活性化された酸素により酸化される。なお、反応ガスとしての酸素（Ｏ2）ガスは、以降にも説明するようにＡｒガスとは個別に導入され、例えば、例えば流量１sccmで導入されている。焼結体ターゲットは酸素を含んでいるが、酸素を供給することにより堆積している膜中の酸素不足を防ぐことができる。以上に説明したＥＣＲスパッタ法による膜の形成で、例えば、膜厚４０ｎｍ程度の金属酸化物層８６０４が形成された状態が得られる（図９０Ｃ）。
なお、形成した金属酸化物層８６０４に、不活性ガスと反応性ガスのＥＣＲプラズマを照射し、膜質を改善するようにしてもよい。反応性ガスとしては、酸素ガスに限らず、窒素ガス，フッ素ガス，水素ガスを用いることができる。また、この膜質の改善は、絶縁層８６０２の形成にも適用可能である。また、基板温度を３００℃以下のより低い温度条件として金属酸化物層８６０４を形成した後に、酸素雰囲気中などの適当なガス雰囲気中で、形成した金属酸化物層８６０４をアニール（加熱処理）し、膜質の特性を大きく改善するようにしてもよい。
以上のようにして金属酸化物層８６０４を形成した後、図９０Ｄに示すように、金属酸化物層８６０４の上に、所定の面積のＡｕからなるソース電極８６０５及びドレイン電極８６０６が形成された状態とすることで、図８６Ａ及び図８６Ｂに示す三端子素子が得られる。ソース電極８６０５及びドレイン電極８６０６は、よく知られたリフトオフ法と抵抗加熱真空蒸着法による金の堆積とにより形成できる。なお、ソース電極８６０５及びドレイン電極８６０６は、例えば、Ｒｕ、Ｐｔ、ＴｉＮなどの他の金属材料や導電性材料を用いるようにしてもよい。なお、Ｐｔを用いた場合、密着性が悪く剥離する可能性があるので、Ｔｉ−Ｐｔ−Ａｕなどの剥離し難い構造とし、この上でフォトリソグラフィーやリフトオフ処理などのパターニング処理をして所定の面積を持つ電極として形成する必要がある。
以上に説明したＥＣＲスパッタによる各層の形成は、図８９に示したようなＥＣＲスパッタ装置を用いればよい。
ところで、本実施の形態に係る三端子素子の構成例は、図８６Ａ及び図８６Ｂに示した素子に限るものではない。例えば、図９１に例示するように、絶縁層８６０２の上にソース電極８６１５及びドレイン電極８６１６が形成され、ソース電極８６１５及びドレイン電極８６１６が金属酸化物層８６０４に覆われ、金属酸化物層８６０４の上にゲート電極８６１３が形成された状態としてもよい。なお、当然ではあるが、図９２Ａ及び図９２Ｂに示すように、絶縁性基板８６０１ａを用いてもよく、この場合、絶縁層８６０２はなくてもよい。また、導電性を有する基板を用い、この上に、図８６Ａ及び図８６Ｂに示す金属酸化物層８６０４，ソース電極８６０５，ドレイン電極８６０６の構成を配置するようにしてもよい。この場合、基板がゲート電極を兼用することになる。
なお、上述では、単結晶シリコンからなる基板８６０１を用いるようにしたが、ガラスや石英などの絶縁性基板を用いるようにしてもよい。これらの構造とすることによって、加工しやすいガラス基板などへの適用が可能となる。また、金属酸化物層８６０４は、波長６３２．８ｎｍで測定したときの屈折率が２．６程度で光学的に透明であるため、透明な基板を用いることで、本実施の形態における三端子素子のディスプレイへの応用が可能となる。また、金属酸化物層８６０４を、１０〜２００ｎｍの間で干渉色を発する厚さに形成することで、着色した状態の視覚効果が得られる。
なお、金属酸化物層は、膜厚が厚くなるほど電流が流れ難くなり抵抗が大きくなる。抵抗値の変化を利用して三端子素子を実現する場合、低抵抗状態と高抵抗状態の各々の抵抗値が問題となる。例えば、金属酸化物層の膜厚が厚くなると、低抵抗状態の抵抗値が大きくなり、Ｓ／Ｎ比がとり難くなり、ＯＮ、ＯＦＦの各状態を判断し難くなる。一方、金属酸化物層の膜厚が薄くなり、リーク電流が支配的になると、ＯＮ、ＯＦＦの各状態の保持し難くなると共に、高抵抗状態の抵抗値が小さくなり、Ｓ／Ｎ比がとり難くなる。
従って、金属酸化物層は、適宜最適な厚さとした方がよい。例えば、リーク電流の問題を考慮すれば、金属酸化物層は、最低１０ｎｍの膜厚があればよい。また、低抵抗状態における抵抗値を考慮すれば、金属酸化物層は３００ｎｍより薄くした方がよい。発明者らの実験の結果、金属酸化物層の厚さが３０〜２００ｎｍであれば、三端子素子の動作が確認されている。
上述では、１つの金属酸化物素子を例にして説明したが、以降に説明するように、複数の三端子素子をクロスポイント型に配列させて集積させるようにしてもよい。例えば、図９３Ａの断面図及び図９３Ｂの平面図に示す例では、基板９３０１の上に絶縁層９３０２を介してゲート電極となるワード線９３０３が配置され、これらの上に、所定の間隔で配列された島状の金属酸化物層９３０４が配置され、各金属酸化物層９３０４の上には、複数のソース電極９３０５，ドレイン電極９３０６が配列されている。また、各金属酸化物層９３０４の上において、ワード線９３０３と垂直な方向に配列されているソース電極９３０５に共通してプレート線９３１５が接続され、配列されているドレイン電極９３０６に共通してビット線９３１６が接続されている。このように、本実施の形態における三端子素子は、高集積化が可能である。また、図９３Ａ及び図９３Ｂでは、各プレートもしくはビット線間の干渉を軽減するため、金属酸化物層９３０４を各々離間させて配置しているが、これに限るものではなく、金属酸化物層が一体に形成されていてもよい。
また、図８６Ａ及び図８６Ｂに示す三端子素子によれば、多値の動作も可能である。例えば、ゲート電極８６０３に直流のゲート電圧を印加したときの金属酸化物層８６０４における電流−電圧特性は、図９４に示すように、印加するゲート電圧を変化させると、異なる低抵抗状態に変化する。図９４では、−０．５Ｖまで印加した後の低抵抗状態と、−１．０Ｖまで印加した後の低抵抗状態と、−１．５Ｖまで印加した後の低抵抗状態との、図中に示す読み出し電圧における電流値が異なる。これらの状態は、ソース・ドレイン間に読み出し電圧を印加し、ソース・ドレイン間に流れる電流を観測することにより読み出すことができる。一定の読み出し電圧により得られたソース・ドレイン間電流に対応し、「０」，「１」，「２」の３つの状態（３値）の動作が実現できる。
また、図８６Ａ及び図８６Ｂに示す素子によれば、パルス電圧の値の違いにより、多値の状態を実現することが可能である。図９５に示すように、所定のパルス幅の所定のパルス電圧を所定回数印加する毎に、三角で示す時点で０．２Ｖの読み出し電圧でソース・ドレイン間の電流値を読み出すと、図９６に示すように、「０」，「１」，「２」の３つの状態（３値）が得られる。この例では、「２」の状態によりリセットがされていることになる。
次に、本発明の他の実施の形態について図を参照して説明する。図９７Ａ及び図９７Ｂは、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。図９７Ａ及び図９７Ｂに示す三端子素子は、例えば、単結晶シリコンからなる基板９７０１の上に絶縁層９７０２，ゲート電極９７０３，ＢｉとＴｉとＯとから構成された膜厚３０〜２００ｎｍ程度の金属酸化物層９７０４，ソース電極９７０６，ドレイン電極９７０７を備え、加えて、ゲート電極９７０３と金属酸化物層９７０４との間に絶縁層９７０５を備えるようにしたものである。このような構成とした三端子素子において、例えば、図９７Ａに示すように電位が印加されている状態を書き込み状態とし、図９７Ｂに示すように、電位が印加されている状態を読み出し状態とする。
基板９７０１は、半導体，絶縁体，金属などの導電性材料のいずれから構成されていてもよい。基板９７０１が絶縁材料から構成されている場合、絶縁層９７０２はなくてもよい。また、基板９７０１が導電性材料から構成されている場合、絶縁層９７０２，ゲート電極９７０３はなくてもよく、この場合、導電性材料から構成された基板９７０１が、ゲート電極となる。ゲート電極９７０３，ソース電極９７０６，及びドレイン電極９７０７は、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）などの貴金属を含む遷移金属の金属から構成されていればよい。また、上記の電極は、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ2）、酸化亜鉛（ＺｎＯ）、鉛酸スズ（ＩＴＯ）、フッ化ランタン（ＬａＦ3）などの遷移金属の窒化物や酸化物やフッ化物等の化合物、さらに、これらを積層した複合膜であってもよい。
絶縁層９７０５は、二酸化シリコン，シリコン酸窒化膜，アルミナ，又は、リチウム，ベリリウム，マグネシウム，カルシウムなどの軽金属から構成されたＬｉＮｂＯ3などの酸化物、ＬｉＣａＡｌＦ6、ＬｉＳｒＡｌＦ6、ＬｉＹＦ4、ＬｉＬｕＦ4、ＫＭｇＦ3などのフッ化物から構成されていればよい。また、絶縁層９７０５は、スカンジウム，チタン，ストロンチウム，イットリウム，ジルコニウム，ハフニウム，タンタル，及び、ランタン系列を含む遷移金属の酸化物及び窒化物、又は、以上の元素を含むシリケート（金属、シリコン、酸素の三元化合物）、及び、これらの元素を含むアルミネート（金属、アルミニウム、酸素の三元化合物）、さらに、以上の元素を２以上含む酸化物及び窒化物などから構成されていればよい。
前述した強誘電体層１０４などと同様に、金属酸化物層９７０４も、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成に比較して過剰なチタンを含む層からなる基部層の中に、Ｂｉ4Ｔｉ3Ｏ12の結晶及びビスマスを過剰に含む部分からなる粒径３〜１５ｎｍ程度の複数の微結晶粒及び微粒子が分散されて構成されたものである。これは、透過型電子顕微鏡の観察により確認されている。基部層は、ビスマスの組成がほぼ０となるＴｉＯxの場合もある。言い換えると、基部層は、２つの金属から構成されている金属酸化物において、いずれかの金属が化学量論的な組成に比較して少ない状態の層である。
図９７Ａ及び図９７Ｂに示した三端子素子の構成の具体例について説明すると、例えば、ゲート電極９７０３は、膜厚１０ｎｍのルテニウム膜であり、金属酸化物層９７０４は、上述した構成の金属酸化物からなる膜厚４０ｎｍの層であり、絶縁層９７０５は、五酸化タンタルと二酸化シリコンとからなる膜厚５ｎｍの多層膜であり、ソース電極９７０６及びドレイン電極９７０７は、金から構成されたものである。また、ソース電極９７０６及びドレイン電極９７０７は、金属酸化物層９７０４の側から、チタン層，窒化チタン層，金層の順に積層された多層構造であってもよい。金属酸化物層９７０４との接触面をチタン層とすることで、密着性の向上が図れる。また、ソース電極９７０６とドレイン電極９７０７との間隔は、例えば、１ｍｍである。なお、前述したように、基板９７０１及び絶縁層９７０２の構成は、これに限るものではなく、電気特性に影響を及ぼさなければ、他の材料も適当に選択できる。
以上で説明した、絶縁層９７０２，ゲート電極９７０３，絶縁層９７０５，金属酸化物層９７０４，ソース電極９７０６及びドレイン電極９７０７は、具体的な製法は後述するが、図５に示すようなＥＣＲスパッタ装置により、金属ターゲットや焼結ターゲットを、アルゴンガス，酸素ガス，窒素ガスからなるＥＣＲプラズマ内でスパッタリングして形成すればよい。
次に、図９７Ａ及び図９７Ｂにした三端子素子の製造方法例について、図９８を用いて説明する。まず、図９８Ａに示すように、主表面が面方位（１００）で抵抗率が１〜２Ω-ｃｍのｐ形のシリコンからなる基板９７０１を用意し、基板９７０１の表面を硫酸と過酸化水素水の混合液と純水と希フッ化水素水とにより洗浄し、このあと乾燥させる。ついで、洗浄・乾燥した基板９７０１の上に、絶縁層９７０２が形成された状態とする。絶縁層９７０２の形成では、上述したＥＣＲスパッタ装置を用い、ターゲットとして純シリコン（Ｓｉ）を用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスを用いたＥＣＲスパッタ法により、シリコンからなる基板９７０１の上に、表面を覆う程度にＳｉ−Ｏ分子によるメタルモードの絶縁層９７０２を形成する。
例えば、１０-5Ｐａ台の内部圧力に設定されているプラズマ生成室内に流量２０sccm程度でＡｒガスを導入し、内部圧力を１０-3〜１０-2Ｐａ程度にし、ここに、０．０８７５Ｔの磁場と２．４５ＧＨｚのマイクロ波（５００Ｗ程度）とを供給して電子サイクロトロン共鳴条件とすることで、プラズマ生成室内にＡｒのプラズマが生成された状態とする。なお、sccmは流量の単位あり、０℃・１気圧の流体が１分間に１ｃｍ3流れることを示す。
上述したことにより生成されたプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室の側に放出される。また、プラズマ生成室の出口に配置されたシリコンターゲットに、高周波電源より１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、シリコンターゲットにＡｒイオンが衝突してスパッタリング現象が起こり、Ｓｉ粒子が飛び出す。シリコンターゲットより飛び出したＳｉ粒子は、プラズマ生成室より放出されたプラズマ、及び導入されてプラズマにより活性化された酸素ガスと共にシリコンからなる基板９７０１の表面に到達し、活性化された酸素により酸化され二酸化シリコンとなる。以上のことにより、基板９７０１上に二酸化シリコンからなる例えば１００ｎｍ程度の膜厚の絶縁層９７０２が形成された状態とすることができる（図９８Ａ）。
なお、絶縁層９７０２は、この後に形成する各電極に電圧を印加した時に、基板９７０１に電圧が洩れて、所望の電気的特性に影響することがないように絶縁を図るものである。例えば、シリコン基板の表面を熱酸化法により酸化することで形成した酸化シリコン膜を絶縁層９７０２として用いるようにしてもよい。絶縁層９７０２は、絶縁性が保てればよく、酸化シリコン以外の他の絶縁材料から構成してもよく、また、絶縁層９７０２の膜厚は、１００ｎｍに限らず、これより薄くてもよく厚くてもよい。絶縁層９７０２は、上述したＥＣＲスパッタによる膜の形成では、基板９７０１に対して加熱はしていないが、基板９７０１を加熱しながら膜の形成を行ってもよい。
以上のようにして絶縁層９７０２を形成した後、今度は、ターゲットとして純ルテニウム（Ｒｕ）を用いた同様のＥＣＲスパッタ法により、絶縁層９７０２の上にルテニウム膜を形成することで、図９８Ｂに示すように、ゲート電極９７０３が形成された状態とする。Ｒｕ膜の形成について詳述すると、Ｒｕからなるターゲットを用いたＥＣＲスパッタ装置において、例えば、まず、絶縁層を形成したシリコン基板を４００℃に加熱し、また、プラズマ生成室内に、例えば流量７sccmで希ガスであるＡｒガスを導入し、加えて、例えば流量５sccmでＸｅガスを導入し、プラズマ生成室の内部を、例えば１０-2〜１０-3Ｐａ台の圧力に設定する。
ついで、プラズマ生成室内に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室内に導入し、プラズマ生成室にＡｒとＸｅのＥＣＲプラズマが生成した状態とする。生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置されたルテニウムターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、スパッタリング現象が起き、ルテニウムターゲットよりＲｕ粒子が飛び出す。ルテニウムターゲットより飛び出したＲｕ粒子は、基板９７０１の絶縁層９７０２表面に到達して堆積する。
以上のことにより、絶縁層９７０２の上に、例えば１０ｎｍ程度の膜厚のゲート電極９７０３が形成された状態が得られる（図９８Ｂ）。ゲート電極９７０３は、この後に形成するソース電極９７０６及びドレイン電極９７０７との間に電圧を印加した時に、金属酸化物層９７０４に電圧が印加できるようにするものである。従って、導電性が持てればルテニウム以外からゲート電極９７０３を構成してもよく、例えば、白金からゲート電極９７０３を構成してもよい。ただし、二酸化シリコンの上に白金膜を形成すると剥離しやすいことが知られているが、これを防ぐためには、チタン層や窒化チタン層もしくはルテニウム層などを介して白金層を形成する積層構造とすればよい。また、ゲート電極９７０３の膜厚も１０ｎｍに限るものではなく、これより厚くてもよく薄くてもよい。
ところで、上述したようにＥＣＲスパッタ法によりＲｕの膜を形成するときに、基板９７０１を４００℃に加熱したが、加熱しなくても良い。ただし、加熱を行わない場合、ルテニウムの二酸化シリコンへの密着性が低下するため、剥がれが生じる恐れがあり、これを防ぐために、基板を加熱して膜を形成する方が望ましい。
以上のようにしてゲート電極９７０３を形成した後、基板９７０１を装置内より大気中に搬出し、ついで、ターゲットとして純タンタル（Ｔａ）を用いた図５同様のＥＣＲスパッタ装置の基板ホルダに、基板９７０１を固定する。引き続いて、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図９８Ｃに示すように、ゲート電極９７０３の上に、表面を覆う程度に、絶縁層９７０５が形成された状態とする。以下に説明するように、Ｔａ−Ｏ分子によるメタルモード膜を形成し、絶縁層９７０５とする。
Ｔａ−Ｏ分子によるメタルモード膜の形成について詳述すると、タンタルからなるターゲットを用いた図５に示すＥＣＲスパッタ装置において、まず、プラズマ生成室内に、不活性ガス導入部より、例えば流量２５sccmで希ガスであるＡｒガスを導入し、プラズマ生成室の内部を、例えば１０-3Ｐａ台の圧力に設定する。また、プラズマ生成室には、磁気コイルにコイル電流を例えば２８Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管、石英窓、真空導波管を介してプラズマ生成室内に導入し、このマイクロ波の導入により、プラズマ生成室にＡｒのプラズマが生成した状態とする。生成されたプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室の側に放出される。また、プラズマ生成室の出口に配置されたターゲットに、高周波電極供給部より高周波電力（例えば５００Ｗ）を供給する。
このことにより、ターゲットにＡｒ粒子が衝突してスパッタリング現象を起こし、Ｔａ粒子がターゲットより飛び出す。ターゲットより飛び出したＴａ粒子は、プラズマ生成室より放出されたプラズマ、及び反応性ガス導入部より導入されてプラズマにより活性化された酸素ガスと共に基板９７０１のゲート電極９７０３表面に到達し、活性化された酸素により酸化され五酸化タンタルとなる。
以上のことにより、まず、ゲート電極９７０３の上に五酸化タンタル膜を形成する。続いて、図９８Ａを用いて説明した二酸化シリコンの堆積と同様に、純シリコンからなるターゲットを用いたＥＣＲスパッタ法により、上記五酸化タンタル膜の上に二酸化シリコン膜が形成された状態とする。上述した五酸化タンタル膜と二酸化シリコン膜の形成工程を繰り返し、五酸化タンタル膜と二酸化シリコン膜との多層膜を例えば、５ｎｍ程度形成することで、絶縁層９７０５が得られる（図９８Ｃ）。
なお、五酸化タンタル膜と二酸化シリコン膜からなる絶縁層９７０５は、金属酸化物層９７０４に電圧を印加した時に、強誘電体膜に印加される電圧を制御するために用いる。従って、金属酸化物層９７０４に印加される電圧を制御することができれば、五酸化タンタル膜と二酸化シリコン膜の多層構造以外から絶縁層９７０５を構成してもよく、単層から構成してもよい。また、膜厚も、５ｎｍに限るものではない。なお、上述したＥＣＲスパッタ法では、基板９７０１に対して加熱はしていないが、加熱しても良い。
以上のように絶縁層９７０５を形成した後、ＢｉとＴｉの割合が４：３の酸化物焼結体（Ｂｉ−Ｔｉ−Ｏ）からなるターゲットを用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図９８Ｄに示すように、絶縁層９７０５の上に、表面を覆う程度に、金属酸化物層９７０４が形成された状態とする。
金属酸化物層９７０４の形成について詳述すると、まず、３００℃〜７００℃の範囲に基板９７０１が加熱されている状態とする。また、プラズマ生成室内に、例えば流量２０sccmで希ガスであるＡｒガスを導入し、例えば１０-3Ｐａ〜１０-2Ｐａ台の圧力に設定する。この状態で、プラズマ生成室に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室に導入し、このマイクロ波の導入により、プラズマ生成室にＥＣＲプラズマが生成された状態とする。
生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置された焼結体ターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、焼結体ターゲットにＡｒ粒子が衝突してスパッタリング現象を起こし、Ｂｉ粒子とＴｉ粒子が飛び出す。
焼結体ターゲットより飛び出したＢｉ粒子とＴｉ粒子は、プラズマ生成室より放出されたＥＣＲプラズマ、及び、放出されたＥＣＲプラズマにより活性化した酸素ガスと共に、加熱されている絶縁層９７０５の表面に到達し、活性化された酸素により酸化される。なお、反応ガスとしての酸素（Ｏ2）ガスは、以降にも説明するようにＡｒガスとは個別に導入され、例えば、例えば流量１sccmで導入されている。焼結体ターゲットは酸素を含んでいるが、酸素を供給することにより堆積している膜中の酸素不足を防ぐことができる。以上に説明したＥＣＲスパッタ法による膜の形成で、例えば、膜厚４０ｎｍ程度の金属酸化物層９７０４が形成された状態が得られる（図９８Ｄ）。
なお、形成した金属酸化物層９７０４に、不活性ガスと反応性ガスのＥＣＲプラズマを照射し、膜質を改善するようにしてもよい。反応性ガスとしては、酸素ガスに限らず、窒素ガス，フッ素ガス，水素ガスを用いることができる。また、この膜質の改善は、絶縁層９７０２の形成にも適用可能である。また、基板温度を３００℃以下のより低い温度条件として金属酸化物層９７０４を形成した後に、酸素雰囲気中などの適当なガス雰囲気中で、形成した金属酸化物層９７０４をアニール（加熱処理）し、膜質の特性を大きく改善するようにしてもよい。
次に、図９８Ｅに示すように、金属酸化物層９７０４の上に、所定の面積のＡｕからなるソース電極９７０６及びドレイン電極９７０７が形成された状態とすることで、図９７Ａ及び図９７Ｂに示す三端子素子が得られる。ソース電極９７０６及びドレイン電極９７０７は、よく知られたリフトオフ法と抵抗加熱真空蒸着法による金の堆積とにより形成できる。なお、ソース電極９７０６及びドレイン電極９７０７は、例えば、Ｒｕ、Ｐｔ、ＴｉＮなどの他の金属材料や導電性材料を用いるようにしてもよい。なお、Ｐｔを用いた場合、密着性が悪く剥離する可能性があるので、Ｔｉ−Ｐｔ−Ａｕなどの剥離し難い構造とし、この上でフォトリソグラフィーやリフトオフ処理などのパターニング処理をして所定の面積を持つ電極として形成する必要がある。
次に、図９７Ａ及び図９７Ｂに示す三端子素子の特性について説明する。この特性調査は、ゲート電極９７０３とドレイン電極９７０７（ソース電極９７０６）との間に電圧を印加することで行う。ゲート電極９７０３とドレイン電極９７０７との間に電源により電圧を印加し、電圧を印加したときの電流を電流計により観測すると、図３３に示す結果が得られた。前述したように、図３３では、縦軸が、電流値を面積で除した電流密度として示している。以下、図３３を説明し、あわせて本発明のメモリ動作原理を説明する。ただし、ここで説明する電圧値や電流値は、実際の素子で観測されたものを例としている。従って、本現象は、以下に示す数値に限るものではない。実際に素子に用いる膜の材料や膜厚、及び他の条件により、他の数値が観測されることがある。
まず、ゲート電極９７０３に負の電圧が印加された状態とすると、図３３中の（１）に示すように、−０．８Ｖまでは流れる電流は非常に少ない。しかし、（２）に示すように、−０．８Ｖを超えると急に負の電流が流れる。実際には、−１５μＡを超える電流も流れているが、測定器を保護するためにこれ以上電流を流さないようにしているので、観測されていない。ここで、（１）に示す０Ｖから−０．８Ｖの領域では、（２）に示すような電流が大きく流れないようにすると、高抵抗の状態が保持（維持）される。
続いて、再びゲート電極９７０３に負の電圧が印加された状態とすると、（３）に示すように、−０．５Ｖ程度で−１０μＡ以上の負の電流が流れる軌跡を示す。さらに続いて、ゲート電極９７０３に負の電圧が印加された状態とすると、やはり（３）に示すように−０．５Ｖ程度で−１０μＡ以上の電流が流れる。しかし、今度は、ゲート電極９７０３に正の電圧が印加された状態とすると、（４）に示すように、＋０．２Ｖ程度まで正の電流が流れ、最大３μＡになる。ここで、電圧の絶対値を小さくしていくと、（４）に示す軌跡を通る。
再び、０．２Ｖ迄の正の電圧を印加すると、（４）に示すような軌跡を通る。この後、（５）に示すように、流れる電流値が減少して正の電流が流れなくなる。続いて、ゲート電極９７０３に正の電圧が印加された状態とすると（６）に示すように、ほとんど電流が流れない軌跡を示すようになる。この後、電圧の絶対値を小さくしていっても、（６）に示すようにほとんど電流が流れない。さらに、続いてゲート電極９７０３に負の電圧が印加された状態とすると、（１）に示すように０〜−０．８Ｖ程度まで、ほとんど電流が流れない。従って、（２）のように急激に電流が流れないようにゲート電極９７０３に−０．８Ｖ以上の電圧が印加されなければ、（１）のような電流が流れない高抵抗の状態を維持することになる。（１）に示す状態を「負の高抵抗モード」と呼ぶことにする。
例えば、（２）に示すように−０．８Ｖ以上の電圧がゲート電極９７０３に印加され、急激な電流が流れる状態とすると、（３）のような電流が流れやすくなる低抵抗の状態になる。この状態も、ゲート電極９７０３に負の電圧が印加されている間は維持される。（３）に示す状態を「負の低抵抗モード」と呼ぶことにする。
しかし、ゲート電極９７０３に正の電圧が印加されると、（４）に示すように、正の０〜０．２Ｖの電圧領域で、電流が流れる低抵抗の状態になる。ここでも、０から０．２Ｖの間で正の電圧がゲート電極９７０３に印加されている間、この状態が維持されるので、（４）に示す状態を「正の低抵抗モード」と呼ぶことにする。
さらに、０．２Ｖ以上の正の電圧がゲート電極９７０３に印加されると、（５）に示すように電流が流れなくなり、高抵抗な状態に移行する。この状態になると、（６）に示すように、正の０〜０．２Ｖの電圧領域でゲート電極９７０３に電圧が印加されている間、電流値が高抵抗の状態が維持される。この（６）に示される状態を、「正の高抵抗モード」と呼ぶことにする。
以上より、金属酸化物層９７０４を用いた素子では、「正の高抵抗モード」、「正の低抵抗モード」、「負の高抵抗モード」、「負の低抵抗モード」の見かけ上４つのモードが安定して存在することになる。詳細に調べると、「正の高抵抗モード」と「負の高抵抗モード」は、同じ高抵抗の状態を示す「高抵抗モード」であり、「正の低抵抗モード」と「負の低抵抗モード」は、同じ低抵抗の状態を示す「低抵抗モード」であり、２つのモードが存在していることが判明した。つまり、「高抵抗モード」の状態にあるとき、−０．８Ｖから＋０．８Ｖの電圧領域で「高抵抗モード」が維持される。−０．８Ｖ以上の電圧を印加することで遷移した「低抵抗モード」の状態にあるときは、−０．５Ｖから＋０．２Ｖの電圧領域で「低抵抗モード」が維持される。これらの２つの「高抵抗モード」と「低抵抗モード」とが切り替わることになる。これらは、「負の高抵抗モード」及び「負の低抵抗モード」の負の抵抗モードについても、同様である。
また、各「負のモード」の実際の電流値は、−０．５Ｖ印加時に、「負の高抵抗モード」で−５×１０-8Ａであり、「負の低抵抗モード」で−１×１０-5Ａであることから、各々の比は、２００倍にも達する。このことは、容易なモードの識別を可能にするものである。発明者らは、印加する電圧の向きと強さにより、金属酸化物層９７０４の抵抗値が劇的に変化することで、上述した現象が発現するものと推定している。
また、金属酸化物層９７０４とゲート電極９７０３との間に備えた絶縁層９７０５により、絶縁層９７０５の持つバンド構造から、キャリアの制御が可能である。具体的には、例えば、五酸化タンタルは、バンドギャップは４．５ｅＶ程度であるが、フェルミレベルからのエネルギー差を見た場合、伝導帯には１．２ｅＶ程度、価電子帯には２．３ｅＶと価電子帯側にバリアが高いことが知られている。従って、価電子帯のホール（正孔）に対してはバリア性が高いが、伝導帯のエレクトロン（電子）に対してはバリア性が低いと言うことになる。詳しくは、「ウィルクらのジャーナル・オブ・アプライド・フィジクス、第８７号、４８４頁、２０００年、（Wilk et. al., J.Appl.Phys.,87,484(2000).」を参考にされたい。
上述した特性から、例えば五酸化タンタル膜を、電極と金属酸化物層との間の絶縁層に用いた場合、電子は流れやすく、正孔は流れにくいという現象が期待できる。実際に、図３３に示すように、ドレイン電極９７０７からゲート電極９７０３に正の電圧を印加したときと、負の電圧を印加したときでは、流れる電流の値が大きく異なっている。このことは、金属酸化物層９７０４の状態の判別を行う場合に、信号・ノイズ比（Ｓ／Ｎ比）を向上させ、状態の判別を容易にする効果が非常に大きい。これは、絶縁層９７０５を用いた効果である。
上述した図３３に示す「低抵抗モード」と「高抵抗モード」のモードをメモリ動作として応用することで、図９７Ａ及び図９７Ｂに示す素子が、不揮発性で非破壊の三端子素子として使用できることを見いだした。具体的には、まず、ソース・ドレイン間の電流が流れにくくなるオフ状態は、図３３の（４）又は（５）に示すように、ゲート電極９７０３に正の電圧を印加してドレイン電極９７０７に負の電圧が印加された状態とし、「低抵抗モード」から「高抵抗モード」にモード変更することにより行えばよい。
また、ソース・ドレイン間の電流が流れやすくなるオン状態への移行は、図３３の（２）に示すように、ゲート電極９７０３に負の電圧を印加してドレイン電極９７０７に正の電圧が１．１Ｖ以上印加されて電流が急激に流れるようにすることで行えばよい。このことで、「高抵抗モード」から「低抵抗モード」にモード変換し、オン状態に遷移する。これらのように、ゲート電極９７０３（ドレイン電極９７０７）への電圧印加により、「高抵抗モード」か「低抵抗モード」にすることにより、オフ状態とオン状態とを切り替えることが可能である。
一方、以上のようにして制御されたソース・ドレイン間のオン／オフの状態は、ソース・ドレイン間に、０〜１．０Ｖの適当な電圧を印加したときの電流値を読み取ることで容易に認識することができる。例えば、図９７Ａ及び図９７Ｂに示す三端子素子のモード状態が、「オフ」言い換えると「高抵抗モード」である場合、図３３の（１）に示すように０〜１．０Ｖの適当な電圧印加時に電流が流れ難いことにより判断できる。
また、図９７Ａ及び図９７Ｂに示す素子のモード状態が、「オン」言い換えると「低抵抗モード」である場合、図３３の（２）に示すように、０〜０．８Ｖの適当な電圧印加時に電流が、ソース・ドレイン間に急激に流れることにより判断できる。「正の高抵抗モード」と「正の低抵抗モード」、つまり、「オフ」と「オン」の状態の電流値は、５０００倍以上もあることから、「オフ」と「オン」の判断が、容易に可能である。同様に、負の電圧領域においても、０〜−０．２Ｖの電圧範囲で「オン」と「オフ」の判断が可能である。
上述した三端子素子のオンオフの状態は、図９７Ａ及び図９７Ｂに示す素子が「高抵抗モード」か「低抵抗モード」かを調べるだけで容易に識別できる。言い換えれば、図９７Ａ及び図９７Ｂに示す三端子素子が、上記２つのモードを保持できている間は、データが保持されている状態である。さらに、どちらかのモードかを調べるために、電極に電圧を印加しても、保持しているモードは変化することなくデータが破壊されてしまうことはない。従って、図９７Ａ及び図９７Ｂに示す三端子素子によれば、非破壊の動作が可能である。図９７Ａ及び図９７Ｂに示す三端子素子は、金属酸化物層９７０４が、ゲート電極９７０３とドレイン電極９７０７（もしくはソース電極９７０６）との間に印加された電圧により抵抗値が変化することにより、ソース・ドレイン間のオンオフを制御する三端子素子として機能するものである。なお、本素子は、電流を制御する素子としても用いることができる。
なお、ソース電極９７０６がオープンとされた状態でも、ゲート電圧の印加により、オン状態とオフ状態とを制御することが可能である。ただし、ソース電極９７０６がオープンとされた状態では、ゲート電圧を印加してオフ状態としても、読み出し電圧を大きくすると、ある程度ソース・ドレイン間に電流が流れるようになる。ソース電極９７０６がオープンとされた状態でゲート電圧を印加する場合、印加された電圧はドレイン電極９７０７の下部の領域により選択的に作用するため、上述したように、高い読み出し電圧では、ある程度ソース・ドレイン電流が流れるようになるものと考えられる。従って、ソース・ドレイン電流は、ソース電極９７０６−ソース電極９７０６の下の領域の金属酸化物層９７０４−ゲート電極９７０３−ドレイン電極９７０７の下の領域の金属酸化物層９７０４−ドレイン電極９７０７の経路を通り流れるものと考えられる。
図９７Ａ及び図９７Ｂに示す三端子素子を動作させるための電圧は、「正の低抵抗モード」にするためのゲート電圧印加時に最大になるが、図３３に示すように、１．１Ｖ程度であり、非常に消費電力が小さい。消費電力が小さいと言うことは、デバイスにとって非常に有利になり、例えば、移動体通信機器，デジタル汎用機器，デジタル撮像機器を始め、ノートタイプのパーソナルコンピュータ，パーソナル・デジタル・アプライアンス（ＰＤＡ）のみならず、全ての電子計算機，パーソナルコンピュータ，ワークステーション，オフィスコンピュータ，大型計算機や、通信ユニット，複合機などの三端子素子を用いている機器の消費電力を下げることが可能となる。
また、図９７Ａ及び図９７Ｂに示す三端子素子におけるオンオフいずれかの状態が保持される時間について、図３４に示す。ドレイン電極９７０７からゲート電極９７０３にかけて負の電圧が印加されて図３３に示す「負の高抵抗状態」つまり「高抵抗モード」にされた後に、ドレイン電極９７０７からゲート電極９７０３にかけて１．１Ｖ以上の電圧を印加することで、「正の低抵抗状態」（「低抵抗モード」）、つまり、「オン」状態とする。この後、一定時間ごとにドレイン電極９７０７からゲート電極９７０３にかけて＋０．５Ｖが印加される状態として、電圧が印加された後、ソース・ドレイン間に観測される電流値を観測する。この観察結果が、図３４である。
観測された電流は、約１０分が最大となり、この後、緩やかに１０００分まで小さくなっている。しかし、この時の電流値は、最大値の８６％であり、データの判別には問題ない値である。また、図３４に示す１０年に相当する１０，０００，０００分に外挿される線より、１０年後の電流値は、最大値の６６％（３分の２）程度に相当し、データの判別は可能であることが予想される。以上に示したことにより、図９７Ａ及び図９７Ｂに示す三端子素子では、オンもしくはオフのいずれかの状態が、１０年保持することが可能である。
ところで、上述した本発明の例では、シリコンからなる基板上の絶縁層、絶縁層上のゲート電極の層、ゲート電極の上の金属酸化物層の各々をＥＣＲスパッタ法で形成するようにした。しかしながら、これら各層の形成方法は、ＥＣＲスパッタ法に限定するものではない。例えば、シリコン基板の上に形成する絶縁層は、熱酸化法や化学気相法（ＣＶＤ法）、また、従来のスパッタ法などで形成しても良い。
また、ゲート電極の層は、ＥＢ蒸着法、ＣＶＤ法、ＭＢＥ法、ＩＢＤ法などの他の成膜方法で形成しても良い。また、金属酸化物層も、上記で説明したＭＯＤ法や従来よりあるスパッタ法、ＰＬＤ法、ＭＯＣＶＤ法などで形成することができる。ただし、ＥＣＲスパッタ法を用いることで、平坦で良好な絶縁膜、金属膜、金属酸化物膜が容易に得られる。
また、上述した実施の形態では、各層を形成した後、一旦大気に取り出していたが、各々のＥＣＲスパッタを実現する処理室を、真空搬送室で連結させた装置を用いることで、大気に取り出すことなく、連続的な処理により各層を形成してもよい。これらのことにより、処理対象の基板を真空中で搬送できるようになり、水分付着などの外乱の影響を受け難くなり、膜質と界面の特性の向上につながる。
特許文献７に示されているように、各層を形成した後、形成した層の表面にＥＣＲプラズマを照射し、特性を改善するようにしてもよい。また、各層を形成した後に、水素雰囲気中などの適当なガス雰囲気中で、形成した層をアニール（加熱処理）し、各層の特性を大きく改善するようにしてもよい。
本発明の基本的な思想は、図９７Ａ及び図９７Ｂに示すように、金属酸化物層に絶縁層を接して配置し、これらをゲート電極とソース・ドレイン電極で挾むようにしたところにある。このような構成とすることで、ゲート電極に所定の電圧（ＤＣ，パルス）を印加して金属酸化物層の抵抗値を変化させ、安定な高抵抗モードと低抵抗モードを切り替え、結果として三端子素子としての動作が実現可能となる。
従って、例えば、図９９に例示するように、絶縁層９７０２の上にソース電極９７１６及びドレイン電極９７１７が形成され、ソース電極９７１６及びドレイン電極９７１７が、金属酸化物層９７０４に覆われ、金属酸化物層９７０４の上に絶縁層９７１５を介してゲート電極９７１３が形成された状態としてもよい。また、図１００Ａ，図１００Ｂに示すように、絶縁性基板９７０１ａを用いるようにしてもよい。この場合、図９７Ａ及び図９７Ｂにおける絶縁層９７０２はなくてもよい。また、導電性を有する基板を用い、この上に、図９７Ａ及び図９７Ｂに示す絶縁層９７０５，金属酸化物層９７０４，ソース電極９７０６，ドレイン電極９７０７の構成を配置するようにしてもよい。この場合、基板がゲート電極を兼用することになる。導電性基板として熱伝導性の高い金属基板を用いれば、より高い冷却効果が得られ、素子の安定動作が期待できる。
また、ガラスや石英などの絶縁性基板を用いるようにしてもよい。これらの構造とすることによって、加工しやすいガラス基板などへの適用が可能となる。また、金属酸化物層９７０４は、波長６３２．８ｎｍで測定したときの屈折率が２．６程度で光学的に透明であるため、透明な基板を用いることで、本実施の形態における三端子素子のディスプレイへの応用が可能となる。また、金属酸化物層９７０４を、１０〜２００ｎｍの間で干渉色を発する厚さに形成することで、着色した状態の視覚効果が得られる。
次に、本発明の三端子素子の他の形態について説明する。上述では、１つの強誘電体素子を例にして説明したが、図９３Ａ及び図９３Ｂを用いて説明したように、複数の三端子素子をクロスポイント型に配列させて集積させるようにしてもよい。
ところで、金属酸化物層９７０４における抵抗値の変化も、前述したように、電流により制御することも可能である。金属酸化物層９７０４に所定の電圧が印加された状態として一定の電流を流した直後に、ドレイン電極９７０７とゲート電極９７０３との間に所定の電圧（例えば＋０．５Ｖ）を印加すると電流値が変化する。
例えば、上記電極間に、１×１０-9Ａから１×１０-6Ａ未満の電流を流した後は電流値が小さく高抵抗状態である。これに対し、上記電極間に１×１０-6Ａ以上の電流を流した後は、流れる電流値が大きくなり（例えば０．７ｍＡ）低抵抗状態へと変化する。このことから明らかなように、金属酸化物層９７０４における抵抗変化は、金属酸化物層９７０４に流れた電流によっても変化し、高抵抗状態と低抵抗状態との２つの抵抗値が存在する。従って、図９７Ａ及び図９７Ｂに示す三端子素子は、電圧によりオンオフを制御することが可能であるとともに、電流によりオンオフを制御することも可能である。
また、前述同様に、パルス電圧により、金属酸化物層９７０４の抵抗変化を制御できる。例えば、初期状態では金属酸化物層９７０４が高抵抗状態の図９７Ａ及び図９７Ｂに示す素子に対し、図４２に示したように、まず、ゲート電極９７０３（正電極側）とドレイン電極９７０７（負電極側）との間に、負のパルス電圧（例えば−４Ｖで１０μｓ）を１回印加すると、低抵抗状態となる。この後に、上記電極間に、正のパルス電圧（例えば＋５Ｖで１０μｓ）を複数回（例えば４回）印加すると高抵抗状態となる。
上述した各パルス電圧の印加を繰り返し、各パルス電圧印加の後に測定した電流値は、図４３に示したように変化する。図４３に示すように、初期状態では高抵抗状態であるが、負のパルス電圧を印加した後は、低抵抗状態に移行する。ついで、この状態に、正のパルス電圧を複数回印加することで、高抵抗状態となり、正電圧パルス及び負電圧パルスを印加することで、金属酸化物層９７０４の抵抗値が変化する。従って、例えば、正電圧パルス及び負電圧パルスを印加することで、図９７Ａ及び図９７Ｂの三端子素子も、「オン」の状態から「オフ」の状態へ変化させ、また、「オフ」の状態から「オン」の状態へ変化させることが可能である。
金属酸化物層９７０４の抵抗状態を変化させることができる電圧パルスの電圧と時間は、状況により変化させることができる。例えば、＋５Ｖで１０μｓ，４回の電圧パルスを印加して高抵抗状態とした後、−４Ｖで１μｓの短いパルスを１０回印加することで、低抵抗状態へと変化させることができる。また、この状態に、＋５Ｖで１μｓの短いパルスを１００回印加することで、高抵抗状態へと変化させることも可能である。さらに、この状態に、−３Ｖと低い電圧として１００μｓのパルスを１００回印加することで、低抵抗状態へと変化させることも可能である。
次に、図９７Ａ及び図９７Ｂに示す三端子素子を、パルス電圧の印加により制御する場合について説明する。例えば、図１０１のシーケンスに示すように、ゲート電極９７０３に負のパルスと正のパルスとを交互に印加することで、ソース電極９７０６とゲート電極９７０３との間の抵抗モード及びドレイン電極９７０７とゲート電極９７０３との間の抵抗モードが変化し、これに対応し、ソース電極９７０６とドレイン電極９７０７との間に流れる電流のオン状態とオフ状態とを、交互に切り替えることができる。
また、本実施の形態における金属酸化物層９７０４を用いた図９７Ａ及び図９７Ｂに示す三端子素子においても、ゲート電極９７０３とドレイン電極９７０７（ソース電極９７０６）との間に直流電圧を印加したときの電流−電圧特性が、図４６に示したように、正側の印加電圧を変化させることで異なる低抵抗状態に変化する。これら各々の状態に対応し、ソース・ドレイン間に流れる電流値に３つの状態（３値）が実現できる。この場合、例えば、読み出し電圧を０．５Ｖ程度とすることで、ソース・ドレイン間に流れる電流値に３値の状態を設定することが実現できる。なお、各状態に遷移させる前には、−２Ｖの電圧をゲート電極９７０３印加して高抵抗状態に戻している（リセット）。
次に、本発明の他の実施の形態について図を参照して説明する。図１０２Ａ及び図１０２Ｂは、本発明の他の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。図１０２Ａ及び図１０２Ｂに示す三端子素子は、例えば、単結晶シリコンからなる基板１０２０１の上に絶縁層１０２０２，ゲート電極１０２０３，ＢｉとＴｉとＯとから構成された膜厚３０〜２００ｎｍ程度の金属酸化物層１０２０４，絶縁層１０２０５，ソース電極１０２０６，ドレイン電極１０２０７を備えるようにしたものである。このような構成とした三端子素子において、例えば、図１０２Ａに示すように電位が印加されている状態を書き込み状態とし、図１０２Ｂに示すように、電位が印加されている状態を読み出し状態とする。
基板１０２０１は、半導体，絶縁体，金属などの導電性材料のいずれから構成されていてもよい。基板１０２０１が絶縁材料から構成されている場合、絶縁層１０２０２はなくてもよい。また、基板１０２０１が導電性材料から構成されている場合、絶縁層１０２０２，ゲート電極１０２０３はなくてもよく、この場合、導電性材料から構成された基板１０２０１が、ゲート電極となる。ゲート電極１０２０３，ソース電極１０２０６，及びドレイン電極１０２０７は、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）などの貴金属を含む遷移金属の金属から構成されていればよい。また、上記の電極は、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ2）、酸化亜鉛（ＺｎＯ）、鉛酸スズ（ＩＴＯ）、フッ化ランタン（ＬａＦ3）などの遷移金属の窒化物や酸化物やフッ化物等の化合物、さらに、これらを積層した複合膜であってもよい。
絶縁層１０２０５は、二酸化シリコン，シリコン酸窒化膜，アルミナ，又は、リチウム，ベリリウム，マグネシウム，カルシウムなどの軽金属から構成されたＬｉＮｂＯ3などの酸化物、ＬｉＣａＡｌＦ6、ＬｉＳｒＡｌＦ6、ＬｉＹＦ4、ＬｉＬｕＦ4、ＫＭｇＦ3などのフッ化物から構成されていればよい。また、絶縁層１０２０５は、スカンジウム，チタン，ストロンチウム，イットリウム，ジルコニウム，ハフニウム，タンタル，及び、ランタン系列を含む遷移金属の酸化物及び窒化物、又は、以上の元素を含むシリケート（金属、シリコン、酸素の三元化合物）、及び、これらの元素を含むアルミネート（金属、アルミニウム、酸素の三元化合物）、さらに、以上の元素を２以上含む酸化物及び窒化物などから構成されていればよい。
金属酸化物層１０２０４は、前述した強誘電体層１０４などと同様、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成に比較して過剰なチタンを含む層からなる基部層の中に、Ｂｉ4Ｔｉ3Ｏ12の結晶からなる粒径３〜１５ｎｍ程度の複数の微結晶粒が分散されて構成されたものである。これは、透過型電子顕微鏡の観察により確認されている。基部層は、ビスマスの組成がほぼ０となるＴｉＯxの場合もある。言い換えると、基部層は、２つの金属から構成されている金属酸化物において、いずれかの金属が化学量論的な組成に比較して少ない状態の層である。
図１０２Ａ及び図１０２Ｂに示した三端子素子の構成の具体例について説明すると、例えば、ゲート電極１０２０３は、膜厚１０ｎｍのルテニウム膜であり、金属酸化物層１０２０４は、上述した構成の金属酸化物からなる膜厚４０ｎｍの層であり、絶縁層１０２０５は、五酸化タンタルと二酸化シリコンとからなる膜厚５ｎｍの多層膜であり、ソース電極１０２０６及びドレイン電極１０２０７は、金から構成されたものである。また、ソース電極１０２０６及びドレイン電極１０２０７は、絶縁層１０２０５の側から、チタン層，窒化チタン層，金層の順に積層された多層構造であってもよい。絶縁層１０２０５との接触面をチタン層とすることで、密着性の向上が図れる。また、ソース電極１０２０６とドレイン電極１０２０７との間隔は、例えば、１ｍｍである。なお、前述したように、基板１０２０１及び絶縁層１０２０２の構成は、これに限るものではなく、電気特性に影響を及ぼさなければ、他の材料も適当に選択できる。
以上で説明した、絶縁層１０２０２，ゲート電極１０２０３，金属酸化物層１０２０４，絶縁層１０２０５，ソース電極１０２０６及びドレイン電極１０２０７は、具体的な製法は後述するが、図５に示すようなＥＣＲスパッタ装置により、金属ターゲットや焼結ターゲットを、アルゴンガス，酸素ガス，窒素ガスからなるＥＣＲプラズマ内でスパッタリングして形成すればよい。
次に、図１０２Ａ及び図１０２Ｂにした三端子素子の製造方法例について、図１０３を用いて説明する。まず、図１０３Ａに示すように、主表面が面方位（１００）で抵抗率が１〜２Ω-ｃｍのｐ形のシリコンからなる基板１０２０１を用意し、基板１０２０１の表面を硫酸と過酸化水素水の混合液と純水と希フッ化水素水とにより洗浄し、このあと乾燥させる。ついで、洗浄・乾燥した基板１０２０１の上に、絶縁層１０２０２が形成された状態とする。絶縁層１０２０２の形成では、上述したＥＣＲスパッタ装置を用い、ターゲットとして純シリコン（Ｓｉ）を用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスを用いたＥＣＲスパッタ法により、シリコンからなる基板１０２０１の上に、表面を覆う程度にＳｉ−Ｏ分子によるメタルモードの絶縁層１０２０２を形成する。
例えば、１０-5Ｐａ台の内部圧力に設定されているプラズマ生成室内に流量２０sccm程度でＡｒガスを導入し、内部圧力を１０-3〜１０-2Ｐａ程度にし、ここに、０．０８７５Ｔの磁場と２．４５ＧＨｚのマイクロ波（５００Ｗ程度）とを供給して電子サイクロトロン共鳴条件とすることで、プラズマ生成室内にＡｒのプラズマが生成された状態とする。なお、sccmは流量の単位あり、０℃・１気圧の流体が１分間に１ｃｍ3流れることを示す。
上述したことにより生成されたプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室の側に放出される。また、プラズマ生成室の出口に配置されたシリコンターゲットに、高周波電源より１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、シリコンターゲットにＡｒイオンが衝突してスパッタリング現象が起こり、Ｓｉ粒子が飛び出す。シリコンターゲットより飛び出したＳｉ粒子は、プラズマ生成室より放出されたプラズマ、及び導入されてプラズマにより活性化された酸素ガスと共にシリコンからなる基板１０２０１の表面に到達し、活性化された酸素により酸化され二酸化シリコンとなる。以上のことにより、基板１０２０１上に二酸化シリコンからなる例えば１００ｎｍ程度の膜厚の絶縁層１０２０２が形成された状態とすることができる（図１０３Ａ）。
なお、絶縁層１０２０２は、この後に形成する各電極に電圧を印加した時に、基板１０２０１に電圧が洩れて、所望の電気的特性に影響することがないように絶縁を図るものである。例えば、シリコン基板の表面を熱酸化法により酸化することで形成した酸化シリコン膜を絶縁層１０２０２として用いるようにしてもよい。絶縁層１０２０２は、絶縁性が保てればよく、酸化シリコン以外の他の絶縁材料から構成してもよく、また、絶縁層１０２０２の膜厚は、１００ｎｍに限らず、これより薄くてもよく厚くてもよい。絶縁層１０２０２は、上述したＥＣＲスパッタによる膜の形成では、基板１０２０１に対して加熱はしていないが、基板１０２０１を加熱しながら膜の形成を行ってもよい。
以上のようにして絶縁層１０２０２を形成した後、今度は、ターゲットとして純ルテニウム（Ｒｕ）を用いた同様のＥＣＲスパッタ法により、絶縁層１０２０２の上にルテニウム膜を形成することで、図１０３Ｂに示すように、ゲート電極１０２０３が形成された状態とする。Ｒｕ膜の形成について詳述すると、Ｒｕからなるターゲットを用いたＥＣＲスパッタ装置において、例えば、まず、絶縁層を形成したシリコン基板を４００℃に加熱し、また、プラズマ生成室内に、例えば流量７sccmで希ガスであるＡｒガスを導入し、加えて、例えば流量５sccmでＸｅガスを導入し、プラズマ生成室の内部を、例えば１０-2〜１０-3Ｐａ台の圧力に設定する。
ついで、プラズマ生成室内に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室内に導入し、プラズマ生成室にＡｒとＸｅのＥＣＲプラズマが生成した状態とする。生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置されたルテニウムターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、スパッタリング現象が起き、ルテニウムターゲットよりＲｕ粒子が飛び出す。ルテニウムターゲットより飛び出したＲｕ粒子は、基板１０２０１の絶縁層１０２０２表面に到達して堆積する。
以上のことにより、絶縁層１０２０２の上に、例えば１０ｎｍ程度の膜厚のゲート電極１０２０３が形成された状態が得られる（図１０３Ｂ）。ゲート電極１０２０３は、この後に形成するソース電極１０２０６及びドレイン電極１０２０７との間に電圧を印加した時に、金属酸化物層１０２０４に電圧が印加できるようにするものである。従って、導電性が持てればルテニウム以外からゲート電極１０２０３を構成してもよく、例えば、白金からゲート電極１０２０３を構成してもよい。ただし、二酸化シリコンの上に白金膜を形成すると剥離しやすいことが知られているが、これを防ぐためには、チタン層や窒化チタン層もしくはルテニウム層などを介して白金層を形成する積層構造とすればよい。また、ゲート電極１０２０３の膜厚も１０ｎｍに限るものではなく、これより厚くてもよく薄くてもよい。
ところで、上述したようにＥＣＲスパッタ法によりＲｕの膜を形成するときに、基板１０２０１を４００℃に加熱したが、加熱しなくても良い。ただし、加熱を行わない場合、ルテニウムの二酸化シリコンへの密着性が低下するため、剥がれが生じる恐れがあり、これを防ぐために、基板を加熱して膜を形成する方が望ましい。
以上のようにしてゲート電極１０２０３を形成した後、ＢｉとＴｉの割合が４：３の酸化物焼結体（Ｂｉ−Ｔｉ−Ｏ）からなるターゲットを用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図１０３Ｃに示すように、ゲート電極１０２０３の上に、表面を覆う程度に、金属酸化物層１０２０４が形成された状態とする。
金属酸化物層１０２０４の形成について詳述すると、まず、３００℃〜７００℃の範囲に基板１０２０１が加熱されている状態とする。また、プラズマ生成室内に、例えば流量２０sccmで希ガスであるＡｒガスを導入し、例えば１０-3Ｐａ〜１０-2Ｐａ台の圧力に設定する。この状態で、プラズマ生成室に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室に導入し、このマイクロ波の導入により、プラズマ生成室にＥＣＲプラズマが生成された状態とする。
生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置された焼結体ターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、焼結体ターゲットにＡｒ粒子が衝突してスパッタリング現象を起こし、Ｂｉ粒子とＴｉ粒子が飛び出す。
焼結体ターゲットより飛び出したＢｉ粒子とＴｉ粒子は、プラズマ生成室より放出されたＥＣＲプラズマ、及び、放出されたＥＣＲプラズマにより活性化した酸素ガスと共に、加熱されているゲート電極１０２０３の表面に到達し、活性化された酸素により酸化される。なお、反応ガスとしての酸素（Ｏ2）ガスは、以降にも説明するようにＡｒガスとは個別に導入され、例えば、例えば流量１sccmで導入されている。焼結体ターゲットは酸素を含んでいるが、酸素を供給することにより堆積している膜中の酸素不足を防ぐことができる。以上に説明したＥＣＲスパッタ法による膜の形成で、例えば、膜厚４０ｎｍ程度の金属酸化物層１０２０４が形成された状態が得られる（図１０３Ｃ）。
なお、形成した金属酸化物層１０２０４に、不活性ガスと反応性ガスのＥＣＲプラズマを照射し、膜質を改善するようにしてもよい。反応性ガスとしては、酸素ガスに限らず、窒素ガス，フッ素ガス，水素ガスを用いることができる。また、この膜質の改善は、絶縁層１０２０２の形成にも適用可能である。また、基板温度を３００℃以下のより低い温度条件として金属酸化物層１０２０４を形成した後に、酸素雰囲気中などの適当なガス雰囲気中で、形成した金属酸化物層１０２０４をアニール（加熱処理）し、膜質の特性を大きく改善するようにしてもよい。
以上のようにして金属酸化物層１０２０４を形成した後、基板１０２０１を装置内より大気中に搬出し、ついで、ターゲットとして純タンタル（Ｔａ）を用いた図５同様のＥＣＲスパッタ装置の基板ホルダに、基板１０２０１を固定する。引き続いて、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図１０３Ｄに示すように、金属酸化物層１０２０４の上に、表面を覆う程度に、絶縁層１０２０５が形成された状態とする。以下に説明するように、Ｔａ−Ｏ分子によるメタルモード膜を形成し、絶縁層１０２０５とする。
Ｔａ−Ｏ分子によるメタルモード膜の形成について詳述すると、タンタルからなるターゲットを用いた図５に示すＥＣＲスパッタ装置において、まず、プラズマ生成室内に、不活性ガス導入部より、例えば流量２５sccmで希ガスであるＡｒガスを導入し、プラズマ生成室の内部を、例えば１０-3Ｐａ台の圧力に設定する。また、プラズマ生成室には、磁気コイルにコイル電流を例えば２８Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管、石英窓、真空導波管を介してプラズマ生成室内に導入し、このマイクロ波の導入により、プラズマ生成室にＡｒのプラズマが生成した状態とする。生成されたプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室の側に放出される。また、プラズマ生成室の出口に配置されたターゲットに、高周波電極供給部より高周波電力（例えば５００Ｗ）を供給する。
このことにより、ターゲットにＡｒ粒子が衝突してスパッタリング現象を起こし、Ｔａ粒子がターゲットより飛び出す。ターゲットより飛び出したＴａ粒子は、プラズマ生成室より放出されたプラズマ、及び反応性ガス導入部より導入されてプラズマにより活性化された酸素ガスと共に基板１０２０１の金属酸化物層１０２０４表面に到達し、活性化された酸素により酸化され五酸化タンタルとなる。
以上のことにより、まず、金属酸化物層１０２０４の上に五酸化タンタル膜を形成する。続いて、図１０３Ａを用いて説明した二酸化シリコンの堆積と同様に、純シリコンからなるターゲットを用いたＥＣＲスパッタ法により、上記五酸化タンタル膜の上に二酸化シリコン膜が形成された状態とする。上述した五酸化タンタル膜と二酸化シリコン膜の形成工程を繰り返し、五酸化タンタル膜と二酸化シリコン膜との多層膜を例えば、５ｎｍ程度形成することで、絶縁層１０２０５が得られる（図１０３Ｄ）。
なお、五酸化タンタル膜と二酸化シリコン膜からなる絶縁層１０２０５は、金属酸化物層１０２０４に電圧を印加した時に、強誘電体膜に印加される電圧を制御するために用いる。従って、金属酸化物層１０２０４に印加される電圧を制御することができれば、五酸化タンタル膜と二酸化シリコン膜の多層構造以外から絶縁層１０２０５を構成してもよく、単層から構成してもよい。また、膜厚も、５ｎｍに限るものではない。なお、上述したＥＣＲスパッタ法では、基板１０２０１に対して加熱はしていないが、加熱しても良い。
次に、図１０３Ｅに示すように、絶縁層１０２０５の上に、所定の面積のＡｕからなるソース電極１０２０６及びドレイン電極１０２０７が形成された状態とすることで、図１０２Ａ及び図１０２Ｂに示す三端子素子が得られる。ソース電極１０２０６及びドレイン電極１０２０７は、よく知られたリフトオフ法と抵抗加熱真空蒸着法による金の堆積とにより形成できる。なお、ソース電極１０２０６及びドレイン電極１０２０７は、例えば、Ｒｕ、Ｐｔ、ＴｉＮなどの他の金属材料や導電性材料を用いるようにしてもよい。なお、Ｐｔを用いた場合、密着性が悪く剥離する可能性があるので、Ｔｉ−Ｐｔ−Ａｕなどの剥離し難い構造とし、この上でフォトリソグラフィーやリフトオフ処理などのパターニング処理をして所定の面積を持つ電極として形成する必要がある。
次に、金属酸化物層１０２０４を用いた素子の特性について説明する。この特性調査は、ゲート電極１０２０３とドレイン電極１０２０７との間に電圧を印加することで行う。ゲート電極１０２０３とドレイン電極１０２０７との間に電源により電圧を印加し、電圧を印加したときの電流を電流計により観測すると、図４９に示した結果が得られた。以下、図４９を説明し、あわせて本発明の素子における動作原理を説明する。ただし、ここで説明する電圧値や電流値は、実際の素子で観測されたものを例としている。従って、本現象は、以下に示す数値に限るものではない。実際に素子に用いる膜の材料や膜厚、及び他の条件により、他の数値が観測されることがある。
まず、ゲート電極１０２０３に正の電圧を印加すると、図４９中の（１）に示すように、０〜１．０Ｖでは流れる電流は非常に少ない。しかし、（２）に示すように、１．１Ｖを超えると急に正の電流が流れる。実際には、０．１Ａ／ｃｍ2を超える電流も流れているが、測定器を保護するためにこれ以上電流を流さないようにしているので、観測されていない。ここで、（１）に示す０〜１．０Ｖの領域で、（２）に示すような電流が大きく流れないようにすると、高抵抗の状態が保持（維持）される。
続いて、再びゲート電極１０２０３に正の電圧を印加すると、（３）に示すように、０．８Ｖ程度で０．１Ａ／ｃｍ2以上の正の電流が流れる軌跡を示す。さらに続いて、ゲート電極１０２０３に正の電圧を印加すると、やはり（３）に示すように０．８Ｖ程度で０．１Ａ／ｃｍ2以上の電流が流れる。
しかし、今度は、ゲート電極１０２０３に負の電圧を印加すると、（４）に示すように、−０．２Ｖ程度まで負の電流が流れ、最大−１．５×１０-2Ａ／ｃｍ2になる。ここで、電圧の絶対値を小さくしていくと、（４）に示す軌跡を通る。
再び、−０．２Ｖ迄の負の電圧を印加すると、（４）に示すような軌跡を通る。この後、（５）に示すように、流れる電流値が減少して負の電流が流れなくなる。続いて、ゲート電極１０２０３に負の電圧を印加すると（６）に示すように、ほとんど電流が流れない軌跡を示すようになる。この後、電圧の絶対値を小さくしていっても、（６）に示すようにほとんど電流が流れない。さらに、続いてゲート電極１０２０３に正の電圧を印加すると、（１）に示すように０〜１．０Ｖ程度まで、ほとんど電流値が流れない。
従って、（２）のように急激に電流が流れないようにゲート電極１０２０３に１．１Ｖ以上の電圧を印加しなければ、（１）のような電流が流れない高抵抗の状態を維持することになる。（１）に示す状態を「正の高抵抗モード」と呼ぶことにする。
例えば、（２）に示すように１．１Ｖ以上の電圧を印加し、急激な電流が流れる状態とすると、（３）のような電流が流れやすくなる低抵抗の状態になる。この状態も、ゲート電極１０２０３に正の電圧を印加している間は維持される。（３）に示す状態を「正の低抵抗モード」と呼ぶことにする。
しかし、ゲート電極１０２０３に負の電圧を印加すると、（４）に示すように、負の０〜−０．２Ｖの電圧領域で、初期に少量の電流が流れる低抵抗の状態になる。ここでも、０から−０．２Ｖの間で負の電圧を印加している間、この状態が維持されるので、（４）に示す状態を「負の低抵抗モード」と呼ぶことにする。
さらに、−０．２Ｖ以上の負の電圧を印加すると、（５）に示すように電流が流れなくなり、高抵抗な状態に移行する。この状態になると、（６）に示すように、負の０〜−１．０Ｖの電圧領域で電圧を印加している間、電流値が高抵抗の状態が維持される。この（６）に示される状態を、「負の高抵抗モード」と呼ぶことにする。
以上より、金属酸化物層１０２０４には、「正の高抵抗モード」、「正の低抵抗モード」、「負の高抵抗モード」、「負の低抵抗モード」の見かけ上４つのモードが安定して存在することになる。詳細に調べると、「正の高抵抗モード」と「負の高抵抗モード」は、同じ高抵抗の状態を示す「高抵抗モード」であり、「正の低抵抗モード」と「負の低抵抗モード」は、同じ低抵抗の状態を示す「低抵抗モード」であり、２つのモードが存在していことが判明した。つまり、「高抵抗モード」の状態にあるとき、−１．５Ｖから＋１．０Ｖの電圧領域で「高抵抗モード」が維持される。＋１．０Ｖ以上の電圧を印加することで遷移した「低抵抗モード」の状態にあるときは、−０．２Ｖから＋０．８Ｖの電圧領域で「低抵抗モード」が維持される。これらの２つの「高抵抗モード」と「低抵抗モード」とが切り替わることになる。これらは、「負の高抵抗モード」及び「負の低抵抗モード」の負の抵抗モードについても、同様である。
また、各「正のモード」の実際の電流値は、０．５Ｖ印加時に、「正の高抵抗モード」で１．０×１０-5Ａ／ｃｍ2であり、「正の低抵抗モード」で５×１０-2Ａ／ｃｍ2であることから、各々の比は、５０００倍にも達する。このことは、容易なモードの識別を可能にするものである。発明者らは、印加する電圧の向きと強さにより、金属酸化物層１０２０４の抵抗値が劇的に変化することで、上述した現象が発現するものと推定している。
また、金属酸化物層１０２０４とドレイン電極１０２０７（ソース電極１０２０６）の間に備えた絶縁層１０２０５により、絶縁層１０２０５の持つバンド構造から、キャリアの制御が可能である。具体的には、例えば、五酸化タンタルは、バンドギャップは４．５ｅＶ程度であるが、フェルミレベルからのエネルギー差を見た場合、伝導帯には１．２ｅＶ程度、価電子帯には２．３ｅＶと価電子帯側にバリアが高いことが知られている。従って、価電子帯のホール（正孔）に対してはバリア性が高いが、伝導帯のエレクトロン（電子）に対してはバリア性が低いと言うことになる。詳しくは、「ウィルクらのジャーナル・オブ・アプライド・フィジクス、第８７号、４８４頁、２０００年、（Wilk et. al., J.Appl.Phys.,87,484(2000).」を参考にされたい。
上述した特性から、例えば五酸化タンタル膜を、電極と金属酸化物層１０２０４との間の絶縁層に用いた場合、電子は流れやすく、正孔は流れにくいという現象が期待できる。実際に、図４９に示すように、ドレイン電極１０２０７に正の電圧が印加されたときと、負の電圧が印加されたときでは、流れる電流の値が大きく異なっている。このことは、金属酸化物層１０２０４の状態の判別を行う場合に、信号・ノイズ比（Ｓ／Ｎ比）を向上させ、状態の判別を容易にする効果が非常に大きい。これは、絶縁層１０２０５を用いた効果である。
上述した図４９に示す「低抵抗モード」と「高抵抗モード」のモードを応用することで、図１０２Ａ及び図１０２Ｂに示す素子が、不揮発性で非破壊の読み出しが可能な三端子素子として使用できることを見いだした。具体的には、まず、ソース・ドレイン間の電流が流れにくくなるオフ状態は、図４９の（４）又は（５）に示すように、ゲート電極１０２０３に負の電圧を印加してドレイン電極１０２０７に正の電圧が印加された状態とし、「低抵抗モード」から「高抵抗モード」にモード変更することにより行えばよい。
また、ソース・ドレイン間の電流が流れやすくなるオン状態は、図４９の（２）に示すように、ゲート電極１０２０３に正の電圧を印加してドレイン電極１０２０７に負の電圧が−０．８Ｖ以上印加されて電流が急激に流れるようにすることで行えばよい。このことで、「高抵抗モード」から「低抵抗モード」にモード変換し、オン状態に遷移する。これらのように、ゲート電極１０２０３（ドレイン電極１０２０７）への電圧印加により、「高抵抗モード」か「低抵抗モード」にすることによって、オン状態とオフ状態とを切り替えることが可能である。
一方、以上のようにして制御されたソース・ドレイン間のオン／オフの状態は、ソース・ドレイン間に、−０．８〜＋０．８Ｖの適当な電圧を印加したときの電流値を読み取ることで容易に認識することができる。例えば、図１０２Ａ及び図１０２Ｂに示す素子のモード状態が、「オフ」言い換えると「高抵抗モード」である場合、図４９の（１）に示すように−０．８〜＋０．８Ｖの適当な電圧印加時に電流が流れ難いことにより判断できる。
また、図１０２Ａ及び図１０２Ｂに示す素子のモード状態は、「オン」言い換えると「低抵抗モード」である場合、図４９の（２）に示すように、−０．５〜＋０．２Ｖの適当な電圧印加時に電流が急激に流れることにより判断できる。「負の高抵抗モード」と「負の低抵抗モード」、つまり、「オフ」と「オン」の状態の電流値は、２００倍以上もあることから、「オフ」と「オン」の判断が、容易に可能である。同様に、正の電圧領域においても、０〜＋０．２Ｖの電圧範囲で「オン」と「オフ」の判断が可能である。
上述したオンオフの状態は、図１０２Ａ及び図１０２Ｂに示す素子が「高抵抗モード」か「低抵抗モード」かを調べるだけで容易に識別できる。どちらかのモードかを調べるために、電極に正の電圧を印加しても、保持しているモードは変化することはない。従って、図１０２Ａ及び図１０２Ｂに示す三端子素子によれば、非破壊の動作が可能である。図１０２Ａ及び図１０２Ｂに示す素子は、金属酸化物層１０２０４が、ゲート電極１０２０３とドレイン電極１０２０７（もしくはソース電極１０２０６）との間に印加された電圧により抵抗値が変化することにより、ソース・ドレイン間のオンオフを制御する三端子素子として機能するものである。なお、本素子は、電流を制御する素子としても用いることができる。
なお、ソース電極１０２０６がオープンとされた状態でも、ゲート電圧の印加により、オン状態とオフ状態とを制御することが可能である。ただし、ソース電極１０２０６がオープンとされた状態では、ゲート電圧を印加してオフ状態としても、読み出し電圧を大きくすると、ある程度ソース・ドレイン間に電流が流れるようになる。ソース電極１０２０６がオープンとされた状態でゲート電圧を印加する場合、印加された電圧はドレイン電極１０２０７の下部の領域により選択的に作用するため、上述したように、高い読み出し電圧では、ある程度ソース・ドレイン電流が流れるようになるものと考えられる。従って、ソース・ドレイン電流は、ソース電極１０２０６−ソース電極１０２０６の下の領域の金属酸化物層１０２０４−ゲート電極１０２０３−ドレイン電極１０２０７の下の領域の金属酸化物層１０２０４−ドレイン電極１０２０７の経路を通り流れるものと考えられる。
図１０２Ａ及び図１０２Ｂに示す素子を動作させるための電圧は、「負の低抵抗モード」にする時に最大になるが、図４９に示すように、−０．８Ｖ程度であり、非常に消費電力が小さい。消費電力が小さいと言うことは、デバイスにとって非常に有利になり、例えば、移動体通信機器，デジタル汎用機器，デジタル撮像機器を始め、ノートタイプのパーソナルコンピュータ，パーソナル・デジタル・アプライアンス（ＰＤＡ）のみならず、全ての電子計算機，パーソナルコンピュータ，ワークステーション，オフィスコンピュータ，大型計算機や、通信ユニット，複合機などの三端子素子を用いている機器の消費電力を下げることが可能となる。
なお、図１０２Ａ及び図１０２Ｂに示す三端子素子におけるオンオフいずれかの状態も、前述した各素子と同様に、オンもしくはオフのいずれかの状態が、１０年保持することが可能である。
ところで、上述した本発明の例では、シリコンからなる基板上の絶縁層、絶縁層上のゲート電極の層、ゲート電極の上の金属酸化物層の各々をＥＣＲスパッタ法で形成するようにした。しかしながら、これら各層の形成方法は、ＥＣＲスパッタ法に限定するものではない。例えば、シリコン基板の上に形成する絶縁層は、熱酸化法や化学気相法（ＣＶＤ法）、また、従来のスパッタ法などで形成しても良い。
また、ゲート電極の層は、ＥＢ蒸着法、ＣＶＤ法、ＭＢＥ法、ＩＢＤ法などの他の成膜方法で形成しても良い。また、金属酸化物層も、上記で説明したＭＯＤ法や従来よりあるスパッタ法、ＰＬＤ法、ＭＯＣＶＤ法などで形成することができる。ただし、ＥＣＲスパッタ法を用いることで、平坦で良好な絶縁膜、金属膜、金属酸化物膜が容易に得られる。
また、上述した実施の形態では、各層を形成した後、一旦大気に取り出していたが、各々のＥＣＲスパッタを実現する処理室を、真空搬送室で連結させた装置を用いることで、大気に取り出すことなく、連続的な処理により各層を形成してもよい。これらのことにより、処理対象の基板を真空中で搬送できるようになり、水分付着などの外乱の影響を受け難くなり、膜質と界面の特性の向上につながる。
特許文献７に示されているように、各層を形成した後、形成した層の表面にＥＣＲプラズマを照射し、特性を改善するようにしてもよい。また、各層を形成した後に、水素雰囲気中などの適当なガス雰囲気中で、形成した層をアニール（加熱処理）し、各層の特性を大きく改善するようにしてもよい。
本発明の基本的な思想は、図１０２Ａ及び図１０２Ｂに示すように、金属酸化物層に絶縁層を接して配置し、これらをゲート電極とソース・ドレイン電極で挾むようにしたところにある。このような構成とすることで、ゲート電極に所定の電圧（ＤＣ，パルス）を印加して金属酸化物層の抵抗値を変化させ、安定な高抵抗モードと低抵抗モードを切り替え、結果として三端子素子としての動作が実現可能となる。
従って、例えば、図１０４に例示するように、絶縁層１０２０２の上にソース電極１０２１６及びドレイン電極１０２１７が形成され、ソース電極１０２１６及びドレイン電極１０２１７が、絶縁層１０２１５を介して金属酸化物層１０２０４に覆われ、金属酸化物層１０２０４の上にゲート電極１０２１３が形成された状態としてもよい。また、図１０５Ａ，図１０５Ｂに示すように、絶縁性基板１０２０１ａを用いるようにしてもよい。この場合、図１０２Ａ及び図１０２Ｂにおける絶縁層１０２０２はなくてもよい。また、導電性を有する基板を用い、この上に、図１０２Ａ及び図１０２Ｂに示す金属酸化物層１０２０４，絶縁層１０２０５，ソース電極１０２０６，ドレイン電極１０２０７の構成を配置するようにしてもよい。この場合、基板がゲート電極を兼用することになる。導電性基板として熱伝導性の高い金属基板を用いれば、より高い冷却効果が得られ、素子の安定動作が期待できる。
また、ガラスや石英などの絶縁性基板を用いるようにしてもよい。これらの構造とすることによって、加工しやすいガラス基板などへの適用が可能となる。また、金属酸化物層１０２０４は、波長６３２．８ｎｍで測定したときの屈折率が２．６程度で光学的に透明であるため、透明な基板を用いることで、本実施の形態における三端子素子のディスプレイへの応用が可能となる。また、金属酸化物層１０２０４を、１０〜２００ｎｍの間で干渉色を発する厚さに形成することで、着色した状態の視覚効果が得られる。
なお上述では、１つの強誘電体素子を例にして説明したが、図９３を用いて説明した場合と同様に、複数の三端子素子をクロスポイント型に配列させて集積させるようにしてもよい。また、図１０２Ａ及び図１０２Ｂに示す三端子素子における金属酸化物層１０２０４の抵抗値の変化は、前述した三端子素子と同様に、電流により制御することも可能である。また、パルス電圧により、金属酸化物層１０２０４の抵抗変化を制御できる。また、図１０２Ａ及び図１０２Ｂに示す三端子素子においても、ソース・ドレイン間に流れる電流値に３つの状態（３値）が実現できる。
次に、本発明の他の実施の形態について図を参照して説明する。図１０６Ａ及び図１０６Ｂは、本発明の実施の形態における他の三端子素子の構成例を概略的に示す模式的な断面図である。図１０６に示す三端子素子は、例えば、単結晶シリコンからなる基板１０６０１の上に絶縁層１０６０２，ゲート電極１０６０３，ＢｉとＴｉとＯとから構成された膜厚３０〜２００ｎｍ程度の金属酸化物層１０６０４，ソース電極１０６０７，ドレイン電極１０６０８を備え、加えて、ゲート電極１０６０３と金属酸化物層１０６０４との間に絶縁層（第１絶縁層）１０６０５を備え、ソース電極１０６０７及びドレイン電極１０６０８と金属酸化物層１０６０４との間に絶縁層（第２絶縁層）１０６０６を備えるようにしたものである。このような構成とした三端子素子において、例えば、図１０６Ａに示すように電位が印加されている状態を書き込み状態とし、図１０６Ｂに示すように、電位が印加されている状態を読み出し状態とする。
基板１０６０１は、半導体，絶縁体，金属などの導電性材料のいずれから構成されていてもよい。基板１０６０１が絶縁材料から構成されている場合、絶縁層１０６０２はなくてもよい。また、基板１０６０１が導電性材料から構成されている場合、絶縁層１０６０２，ゲート電極１０６０３はなくてもよく、この場合、導電性材料から構成された基板１０６０１が、ゲート電極となる。ゲート電極１０６０３，ソース電極１０６０７，及びドレイン電極１０６０８は、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）などの貴金属を含む遷移金属の金属から構成されていればよい。また、上記の電極は、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ2）、酸化亜鉛（ＺｎＯ）、鉛酸スズ（ＩＴＯ）、フッ化ランタン（ＬａＦ3）などの遷移金属の窒化物や酸化物やフッ化物等の化合物、さらに、これらを積層した複合膜であってもよい
絶縁層１０６０５，絶縁層１０６０６は、二酸化シリコン，シリコン酸窒化膜，アルミナ，又は、リチウム，ベリリウム，マグネシウム，カルシウムなどの軽金属から構成されたＬｉＮｂＯ3などの酸化物、ＬｉＣａＡｌＦ6、ＬｉＳｒＡｌＦ6、ＬｉＹＦ4、ＬｉＬｕＦ4、ＫＭｇＦ3などのフッ化物から構成されていればよい。また、絶縁層１０６０５，絶縁層１０６０６は、スカンジウム，チタン，ストロンチウム，イットリウム，ジルコニウム，ハフニウム，タンタル，及び、ランタン系列を含む遷移金属の酸化物及び窒化物、又は、以上の元素を含むシリケート（金属、シリコン、酸素の三元化合物）、及び、これらの元素を含むアルミネート（金属、アルミニウム、酸素の三元化合物）、さらに、以上の元素を２以上含む酸化物及び窒化物などから構成されていればよい。
なお、金属酸化物層１０６０４は、前述した強誘電体層１０４，強誘電体層３１０４，強誘電体層４７０５，強誘電体層６２０５，金属酸化物層８６０４，金属酸化物層９７０４，及び金属酸化物層１０２０４と全く同様である。
図１０６に示した三端子素子の構成の具体例について説明すると、例えば、ゲート電極１０６０３は、膜厚１０ｎｍのルテニウム膜であり、金属酸化物層１０６０４は、上述した構成の金属酸化物からなる膜厚４０ｎｍの層であり、絶縁層１０６０５，１０６は、五酸化タンタルと二酸化シリコンとからなる膜厚５ｎｍの多層膜であり、ソース電極１０６０７及びドレイン電極１０６０８は、金から構成されたものである。また、ソース電極１０６０７及びドレイン電極１０６０８は、金属酸化物層１０６０４の側から、チタン層，窒化チタン層，金層の順に積層された多層構造であってもよい。金属酸化物層１０６０４との接触面をチタン層とすることで、密着性の向上が図れる。また、ソース電極１０６０７とドレイン電極１０６０８との間隔は、例えば、１ｍｍである。なお、前述したように、基板１０６０１及び絶縁層１０６０２の構成は、これに限るものではなく、電気特性に影響を及ぼさなければ、他の材料も適当に選択できる。
以上で説明した、絶縁層１０６０２，ゲート電極１０６０３，絶縁層１０６０５，金属酸化物層１０６０４，絶縁層１０６０６，ソース電極１０６０７及びドレイン電極１０６０８は、具体的な製法は後述するが、図５に示すようなＥＣＲスパッタ装置により、金属ターゲットや焼結ターゲットを、アルゴンガス，酸素ガス，窒素ガスからなるＥＣＲプラズマ内でスパッタリングして形成すればよい。
次に、図１０６にした三端子素子の製造方法例について、図１０６０７を用いて説明する。まず、図１０６０７Ａに示すように、主表面が面方位（１００）で抵抗率が１〜２Ω-ｃｍのｐ形のシリコンからなる基板１０６０１を用意し、基板１０６０１の表面を硫酸と過酸化水素水の混合液と純水と希フッ化水素水とにより洗浄し、このあと乾燥させる。ついで、洗浄・乾燥した基板１０６０１の上に、絶縁層１０６０２が形成された状態とする。絶縁層１０６０２の形成では、上述したＥＣＲスパッタ装置を用い、ターゲットとして純シリコン（Ｓｉ）を用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスを用いたＥＣＲスパッタ法により、シリコンからなる基板１０６０１の上に、表面を覆う程度にＳｉ−Ｏ分子によるメタルモードの絶縁層１０６０２を形成する。
例えば、１０-5Ｐａ台の内部圧力に設定されているプラズマ生成室内に流量２０sccm程度でＡｒガスを導入し、内部圧力を１０-3〜１０-2Ｐａ程度にし、ここに、０．０８７５Ｔの磁場と２．４５ＧＨｚのマイクロ波（５００Ｗ程度）とを供給して電子サイクロトロン共鳴条件とすることで、プラズマ生成室内にＡｒのプラズマが生成された状態とする。なお、sccmは流量の単位あり、０℃・１気圧の流体が１分間に１ｃｍ3流れることを示す。
上述したことにより生成されたプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室の側に放出される。また、プラズマ生成室の出口に配置されたシリコンターゲットに、高周波電源より１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、シリコンターゲットにＡｒイオンが衝突してスパッタリング現象が起こり、Ｓｉ粒子が飛び出す。シリコンターゲットより飛び出したＳｉ粒子は、プラズマ生成室より放出されたプラズマ、及び導入されてプラズマにより活性化された酸素ガスと共にシリコンからなる基板１０６０１の表面に到達し、活性化された酸素により酸化され二酸化シリコンとなる。以上のことにより、基板１０６０１上に二酸化シリコンからなる例えば１００ｎｍ程度の膜厚の絶縁層１０６０２が形成された状態とすることができる（図１０７Ａ）。
なお、絶縁層１０６０２は、この後に形成する各電極に電圧を印加した時に、基板１０６０１に電圧が洩れて、所望の電気的特性に影響することがないように絶縁を図るものである。例えば、シリコン基板の表面を熱酸化法により酸化することで形成した酸化シリコン膜を絶縁層１０６０２として用いるようにしてもよい。絶縁層１０６０２は、絶縁性が保てればよく、酸化シリコン以外の他の絶縁材料から構成してもよく、また、絶縁層１０６０２の膜厚は、１００ｎｍに限らず、これより薄くてもよく厚くてもよい。絶縁層１０６０２は、上述したＥＣＲスパッタによる膜の形成では、基板１０６０１に対して加熱はしていないが、基板１０６０１を加熱しながら膜の形成を行ってもよい。
以上のようにして絶縁層１０６０２を形成した後、今度は、ターゲットとして純ルテニウム（Ｒｕ）を用いた同様のＥＣＲスパッタ法により、絶縁層１０６０２の上にルテニウム膜を形成することで、図１０７Ｂに示すように、ゲート電極１０６０３が形成された状態とする。Ｒｕ膜の形成について詳述すると、Ｒｕからなるターゲットを用いたＥＣＲスパッタ装置において、例えば、まず、絶縁層を形成したシリコン基板を４００℃に加熱し、また、プラズマ生成室内に、例えば流量７sccmで希ガスであるＡｒガスを導入し、加えて、例えば流量５sccmでＸｅガスを導入し、プラズマ生成室の内部を、例えば１０-2〜１０-3Ｐａ台の圧力に設定する。
ついで、プラズマ生成室内に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室内に導入し、プラズマ生成室にＡｒとＸｅのＥＣＲプラズマが生成した状態とする。生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置されたルテニウムターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、スパッタリング現象が起き、ルテニウムターゲットよりＲｕ粒子が飛び出す。ルテニウムターゲットより飛び出したＲｕ粒子は、基板１０６０１の絶縁層１０６０２表面に到達して堆積する。
以上のことにより、絶縁層１０６０２の上に、例えば１０ｎｍ程度の膜厚のゲート電極１０６０３が形成された状態が得られる（図１０７Ｂ）。ゲート電極１０６０３は、この後に形成するソース電極１０６０７及びドレイン電極１０６０８との間に電圧を印加した時に、金属酸化物層１０６０４に電圧が印加できるようにするものである。従って、導電性が持てればルテニウム以外からゲート電極１０６０３を構成してもよく、例えば、白金からゲート電極１０６０３を構成してもよい。ただし、二酸化シリコンの上に白金膜を形成すると剥離しやすいことが知られているが、これを防ぐためには、チタン層や窒化チタン層もしくはルテニウム層などを介して白金層を形成する積層構造とすればよい。また、ゲート電極１０６０３の膜厚も１０ｎｍに限るものではなく、これより厚くてもよく薄くてもよい。
ところで、上述したようにＥＣＲスパッタ法によりＲｕの膜を形成するときに、基板１０６０１を４００℃に加熱したが、加熱しなくても良い。ただし、加熱を行わない場合、ルテニウムの二酸化シリコンへの密着性が低下するため、剥がれが生じる恐れがあり、これを防ぐために、基板を加熱して膜を形成する方が望ましい。
以上のようにしてゲート電極１０６０３を形成した後、基板１０６０１を装置内より大気中に搬出し、ついで、ターゲットとして純タンタル（Ｔａ）を用いた図５同様のＥＣＲスパッタ装置の基板ホルダに、基板１０６０１を固定する。引き続いて、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図１０７Ｃに示すように、ゲート電極１０６０３の上に、表面を覆う程度に、絶縁層１０６０５が形成された状態とする。以下に説明するように、Ｔａ−Ｏ分子によるメタルモード膜を形成し、絶縁層１０６０５とする。
Ｔａ−Ｏ分子によるメタルモード膜の形成について詳述すると、タンタルからなるターゲットを用いた図５に示すＥＣＲスパッタ装置において、まず、プラズマ生成室内に、不活性ガス導入部より、例えば流量２５sccmで希ガスであるＡｒガスを導入し、プラズマ生成室の内部を、例えば１０-3Ｐａ台の圧力に設定する。また、プラズマ生成室には、磁気コイルにコイル電流を例えば２８Ａを供給することで電子サイクロトロン共鳴条件の磁場を与える。
加えて、図示していないマイクロ波発生部より、例えば２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）を供給し、これを導波管、石英窓、真空導波管を介してプラズマ生成室内に導入し、このマイクロ波の導入により、プラズマ生成室にＡｒのプラズマが生成した状態とする。生成されたプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室の側に放出される。また、プラズマ生成室の出口に配置されたターゲットに、高周波電極供給部より高周波電力（例えば５００Ｗ）を供給する。
このことにより、ターゲットにＡｒ粒子が衝突してスパッタリング現象を起こし、Ｔａ粒子がターゲットより飛び出す。ターゲットより飛び出したＴａ粒子は、プラズマ生成室より放出されたプラズマ、及び反応性ガス導入部より導入されてプラズマにより活性化された酸素ガスと共に基板１０６０１のゲート電極１０６０３表面に到達し、活性化された酸素により酸化され五酸化タンタルとなる。
以上のことにより、まず、ゲート電極１０６０３の上に五酸化タンタル膜を形成する。続いて、図１０７Ａを用いて説明した二酸化シリコンの堆積と同様に、純シリコンからなるターゲットを用いたＥＣＲスパッタ法により、上記五酸化タンタル膜の上に二酸化シリコン膜が形成された状態とする。上述した五酸化タンタル膜と二酸化シリコン膜の形成工程を繰り返し、五酸化タンタル膜と二酸化シリコン膜との多層膜を例えば、５ｎｍ程度形成することで、絶縁層１０６０５が得られる（図１０７Ｃ）。
なお、五酸化タンタル膜と二酸化シリコン膜からなる絶縁層１０６０５は、金属酸化物層１０６０４に電圧を印加した時に、強誘電体膜に印加される電圧を制御するために用いる。従って、金属酸化物層１０６０４に印加される電圧を制御することができれば、五酸化タンタル膜と二酸化シリコン膜の多層構造以外から絶縁層１０６０５を構成してもよく、単層から構成してもよい。また、膜厚も、５ｎｍに限るものではない。なお、上述したＥＣＲスパッタ法では、基板１０６０１に対して加熱はしていないが、加熱しても良い。
以上のように絶縁層１０６０５を形成した後、ＢｉとＴｉの割合が４：３の酸化物焼結体（Ｂｉ−Ｔｉ−Ｏ）からなるターゲットを用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図１０７Ｄに示すように、絶縁層１０６０５の上に、表面を覆う程度に、金属酸化物層１０６０４が形成された状態とする。
金属酸化物層１０６０４の形成について詳述すると、まず、３００℃〜７００℃の範囲に基板１０６０１が加熱されている状態とする。また、プラズマ生成室内に、例えば流量２０sccmで希ガスであるＡｒガスを導入し、例えば１０-3Ｐａ〜１０-2Ｐａ台の圧力に設定する。この状態で、プラズマ生成室に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室に導入し、このマイクロ波の導入により、プラズマ生成室にＥＣＲプラズマが生成された状態とする。
生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置された焼結体ターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、焼結体ターゲットにＡｒ粒子が衝突してスパッタリング現象を起こし、Ｂｉ粒子とＴｉ粒子が飛び出す。
焼結体ターゲットより飛び出したＢｉ粒子とＴｉ粒子は、プラズマ生成室より放出されたＥＣＲプラズマ、及び、放出されたＥＣＲプラズマにより活性化した酸素ガスと共に、加熱されている絶縁層１０６０５の表面に到達し、活性化された酸素により酸化される。なお、反応ガスとしての酸素（Ｏ2）ガスは、以降にも説明するようにＡｒガスとは個別に導入され、例えば、例えば流量１sccmで導入されている。焼結体ターゲットは酸素を含んでいるが、酸素を供給することにより堆積している膜中の酸素不足を防ぐことができる。以上に説明したＥＣＲスパッタ法による膜の形成で、例えば、膜厚４０ｎｍ程度の金属酸化物層１０６０４が形成された状態が得られる（図１０７Ｄ）。
なお、形成した金属酸化物層１０６０４に、不活性ガスと反応性ガスのＥＣＲプラズマを照射し、膜質を改善するようにしてもよい。反応性ガスとしては、酸素ガスに限らず、窒素ガス，フッ素ガス，水素ガスを用いることができる。また、この膜質の改善は、絶縁層１０６０２の形成にも適用可能である。また、基板温度を３００℃以下のより低い温度条件として金属酸化物層１０６０４を形成した後に、酸素雰囲気中などの適当なガス雰囲気中で、形成した金属酸化物層１０６０４をアニール（加熱処理）し、膜質の特性を大きく改善するようにしてもよい。
以上のようにして金属酸化物層１０６０４を形成した後、前述した絶縁層１０６０５の形成と同様にし、図１０７Ｅに示すように、金属酸化物層１０６０４の上に、表面を覆う程度に絶縁層１０６０６が形成された状態とする。
次に、図１０７Ｆに示すように、絶縁層１０６０６の上に、所定の面積のＡｕからなるソース電極１０６０７及びドレイン電極１０６０８が形成された状態とすることで、図１０６に示す三端子素子が得られる。ソース電極１０６０７及びドレイン電極１０６０８は、よく知られたリフトオフ法と抵抗加熱真空蒸着法による金の堆積とにより形成できる。なお、ソース電極１０６０７及びドレイン電極１０６０８は、例えば、Ｒｕ、Ｐｔ、ＴｉＮなどの他の金属材料や導電性材料を用いるようにしてもよい。なお、Ｐｔを用いた場合、密着性が悪く剥離する可能性があるので、Ｔｉ−Ｐｔ−Ａｕなどの剥離し難い構造とし、この上でフォトリソグラフィーやリフトオフ処理などのパターニング処理をして所定の面積を持つ電極として形成する必要がある。
次に、図１０６に示す三端子素子の特性について説明する。この特性調査は、ゲート電極１０６０３とドレイン電極１０６０８（ソース電極１０６０７）との間に電圧を印加することで行う。ゲート電極１０６０３とドレイン電極１０６０８との間に電源により電圧を印加し、電圧を印加したときの電流を電流計により観測すると、図６４に示す結果が得られた。図６４では、縦軸が、電流値を面積で除した電流密度として示している。以下、図６４を説明し、あわせて本発明のメモリ動作原理を説明する。ただし、ここで説明する電圧値や電流値は、実際の素子で観測されたものを例としている。従って、本現象は、以下に示す数値に限るものではない。実際に素子に用いる膜の材料や膜厚、及び他の条件により、他の数値が観測されることがある。
まず、ドレイン電極１０６０８に正の電圧を印加すると、図６４中の（１）に示すように、０〜１．６Ｖでは流れる電流は非常に少ない。しかし、（２）に示すように、１．６Ｖを超えると急に正の電流が流れる。実際には、５×１０-3Ａ／ｃｍ2を超える電流も流れているが、測定器を保護するためにこれ以上電流を流さないようにしているので、観測されていない。（２）に示すように急激な電流が流れないように０〜１．６Ｖの電圧を印加している場合は、（１）に示すような抵抗が高い状態が維持される。
続いて、再びドレイン電極１０６０８に正の電圧を印加すると、（３）に示すように、０．５Ｖ程度で１×１０-3Ａ／ｃｍ2以上の正の電流が流れる軌跡を示す。さらに続いて、ドレイン電極１０６０８に正の電圧を印加すると、やはり（３）に示すように０．５Ｖ程度で１×１０-3Ａ／ｃｍ2以上の電流が流れる。ここで、０〜０．５Ｖの電圧を印加している場合は、（３）に示すような抵抗が低い状態が維持される。
しかし、今度は、ドレイン電極１０６０８に負の電圧を印加すると、（４）に示すように、−０．５Ｖ程度まで負の電流が流れ、最大−１．５×１０-3Ａ／ｃｍ2になる。ここで、０〜−０．５Ｖの電圧を印加している場合は、（４）に示すように、抵抗の低い状態が維持される。
この後、−０．５Ｖから−１．６Ｖに負の電圧を印加していくと、（５）に示すように、電流値が減少して負の電流が流れなくなる。この後、−１．６Ｖから０Ｖの電圧の絶対値を小さくしていっても、（６）に示すようにほとんど電流が流れない。さらに、続いてドレイン電極１０６０８に負の電圧を印加すると、（６）に示すように、ほとんど電流値が流れない軌跡を示すようになる。
さらに続いて、ドレイン電極１０６０８に正の電圧を印加すると、（１）に示すように、０〜１．６Ｖ程度まで、ほとんど電流が流れない軌跡を示すようになる。さらに、１．６Ｖ以上の電圧を印加すると、（２）に示す急激な正の電流が流れ、（３）に示す低抵抗を示す状態となる。
従って、（２）のように急激に電流が流れないようにドレイン電極１０６０８に１．６Ｖ以上の電圧を印加しなければ、（１）のような電流が流れない高抵抗の状態を維持することになる。（１）に示す状態を「正の高抵抗モード」と呼ぶことにする。
例えば、（２）に示すように１．６Ｖ以上の電圧を印加し、急激な電流が流れる状態とすると、（３）のような電流が流れやすくなる低抵抗の状態になる。この状態も、ドレイン電極１０６０８に正の電圧を印加している間は維持される。（３）に示す状態を「正の低抵抗モード」と呼ぶことにする。
しかし、ドレイン電極１０６０８に負の電圧を印加すると、（４）に示すように、負の０〜−０．５Ｖの電圧領域で、初期に少量の電流が流れる低抵抗の状態になる。ここでも、０から−０．５Ｖの間で負の電圧を印加している間、この状態が維持されるので、（４）に示す状態を「負の低抵抗モード」と呼ぶことにする。
さらに、−０．５Ｖを超える負の電圧を印加すると、（５）に示すように電流が流れなくなり、高抵抗な状態に移行する。この状態になると、（６）に示すように、負の０〜−１．６Ｖの電圧領域で電圧を印加している間、電流値が高抵抗の状態が維持される。この（６）に示される状態を、「負の高抵抗モード」と呼ぶことにする。
以上より、金属酸化物層１０６０４には、「正の高抵抗モード」、「正の低抵抗モード」、「負の高抵抗モード」、「負の低抵抗モード」の見かけ上４つのモードが安定して存在することになる。詳細に調べると、「正の高抵抗モード」と「負の高抵抗モード」は、同じ高抵抗の状態を示す「高抵抗モード」であり、「正の低抵抗モード」と「負の低抵抗モード」は、同じ低抵抗の状態を示す「低抵抗モード」であり、２つのモードが存在していことが判明した。つまり、「高抵抗モード」の状態にあるとき、−１．６Ｖから＋１．６Ｖの電圧領域で「高抵抗モード」が維持される。＋１．６Ｖ以上の電圧を印加することで遷移した「低抵抗モード」の状態にあるときは、−０．５Ｖから＋０．５Ｖの電圧領域で「低抵抗モード」が維持される。これらの２つの「高抵抗モード」と「低抵抗モード」とが切り替わることになる。これらは、「負の高抵抗モード」及び「負の低抵抗モード」の負の抵抗モードについても、同様である。
また、各「正のモード」の実際の電流値は、０．５Ｖ印加時に、「正の高抵抗モード」で５．０×１０-6Ａ／ｃｍ2であり、「正の低抵抗モード」で５×１０-3Ａ／ｃｍ2であることから、各々の比は、１０００倍にも達する。このことは、容易なモードの識別を可能にするものである。発明者らは、印加する電圧の向きと強さにより、金属酸化物層１０６０４の抵抗値が劇的に変化することで、上述した現象が発現するものと推定している。同様なことは、「負の低抵抗モード」についてもいえる。
また、金属酸化物層１０６０４とゲート電極１０６０３の間に備えた絶縁層１０６０５及び金属酸化物層１０６０４とドレイン電極１０６０８（ソース電極１０６０７）の間に備えた絶縁層１０６０６により、絶縁層１０６０５，絶縁層１０６０６の持つバンド構造から、キャリアの制御が可能である。具体的には、例えば、五酸化タンタルは、バンドギャップは４．５ｅＶ程度であるが、フェルミレベルからのエネルギー差を見た場合、伝導帯には１．２ｅＶ程度、価電子帯には２．３ｅＶと価電子帯側にバリアが高いことが知られている。従って、価電子帯のホール（正孔）に対してはバリア性が高いが、伝導帯のエレクトロン（電子）に対してはバリア性が低いと言うことになる。詳しくは、「ウィルクらのジャーナル・オブ・アプライド・フィジクス、第８７号、４８４頁、２０００年、（Wilk et. al., J.Appl.Phys.,87,484(2000).」を参考にされたい。
上述した特性から、例えば五酸化タンタル膜を、電極と金属酸化物層との間の絶縁層に用いた場合、電子は流れやすく、正孔は流れにくいという現象が期待できる。実際に、図６４に示すように、ドレイン電極１０６０８からゲート電極１０６０３に正の電圧を印加したときと、負の電圧を印加したときでは、流れる電流の値が大きく異なっている。このことは、金属酸化物層１０６０４の状態の判別を行う場合に、信号・ノイズ比（Ｓ／Ｎ比）を向上させ、状態の判別を容易にする効果が非常に大きい。これは、絶縁層１０６０５及び絶縁層１０６０６を用いた効果である。
上述した図６４に示す「低抵抗モード」と「高抵抗モード」のモードを利用することで、図１０６に示す素子が、不揮発性で非破壊の三端子素子として使用できることを見いだした。具体的には、まず、ソース・ドレイン間の電流が流れにくくなるオフ状態は、図６４の（４）又は（５）に示すように、ゲート電極１０６０３に正の電圧を印加してドレイン電極１０６０８に負の電圧が印加された状態とし、「低抵抗モード」から「高抵抗モード」にモード変更することにより行えばよい。
また、ソース・ドレイン間の電流が流れやすくなるオン状態への移行は、図６４の（２）に示すように、ゲート電極１０６０３に負の電圧を印加してドレイン電極１０６０８に正の電圧が１．６Ｖ以上印加されて電流が急激に流れるようにすることで行えばよい。このことで、「高抵抗モード」から「低抵抗モード」にモード変換し、オン状態に遷移する。これらのように、ゲート電極１０６０３（ドレイン電極１０６０８）への電圧印加により、「高抵抗モード」か「低抵抗モード」にすることにより、オフ状態とオン状態とを切り替えることが可能である。
一方、以上のようにして制御されたソース・ドレイン間のオン／オフの状態は、ソース・ドレイン間に、０〜１．６Ｖの適当な電圧を印加したときの電流値を読み取ることで容易に認識することができる。例えば、図１０６に示す三端子素子のモード状態が、「オフ」言い換えると「高抵抗モード」である場合、図６４の（１）に示すように０．５〜１．６Ｖの適当な電圧印加時に電流が流れ難いことにより判断できる。
また、図１０６に示す素子のモード状態が、「オン」言い換えると「低抵抗モード」である場合、図６４の（２）に示すように、１〜０．６Ｖの適当な電圧印加時に電流が、ソース・ドレイン間に急激に流れることにより判断できる。「正の高抵抗モード」と「正の低抵抗モード」、つまり、「オフ」と「オン」の状態の電流値は、１０００倍以上もあることから、「オフ」と「オン」の判断が、容易に可能である。同様に、負の電圧領域においても、０〜−２．６Ｖの電圧範囲で「オン」と「オフ」の判断が可能である。
上述した三端子素子のオンオフの状態は、図１０６に示す素子が「高抵抗モード」か「低抵抗モード」かを調べるだけで容易に識別できる。言い換えれば、図１０６に示す三端子素子が、上記２つのモードを保持できている間は、データが保持されている状態である。さらに、どちらかのモードかを調べるために、電極に電圧を印加しても、保持しているモードは変化することなくデータが破壊されてしまうことはない。従って、図１０６に示す三端子素子によれば、非破壊の動作が可能である。図１０６に示す三端子素子は、金属酸化物層１０６０４が、ゲート電極１０６０３とドレイン電極１０６０８（もしくはソース電極１０６０７）との間に印加された電圧により抵抗値が変化することにより、ソース・ドレイン間のオンオフを制御する三端子素子として機能するものである。なお、本素子は、電流を制御する素子としても用いることができる。
なお、ソース電極１０６０７がオープンとされた状態でも、ゲート電圧の印加により、オン状態とオフ状態とを制御することが可能である。ただし、ソース電極１０６０７がオープンとされた状態では、ゲート電圧を印加してオフ状態としても、読み出し電圧を大きくすると、ある程度ソース・ドレイン間に電流が流れるようになる。ソース電極１０６０７がオープンとされた状態でゲート電圧を印加する場合、印加された電圧はドレイン電極１０６０８の下部の領域により選択的に作用するため、上述したように、高い読み出し電圧では、ある程度ソース・ドレイン電流が流れるようになるものと考えられる。従って、ソース・ドレイン電流は、ソース電極１０６０７−ソース電極１０６０７の下の領域の金属酸化物層１０６０４−ゲート電極１０６０３−ドレイン電極１０６０８の下の領域の金属酸化物層１０６０４−ドレイン電極１０６０８の経路を通り流れるものと考えられる。
図１０６に示す三端子素子を動作させるための電圧は、「正の低抵抗モード」にするためのゲート電圧印加時に最大になるが、図６４に示すように、高々１．６Ｖ程度であり、非常に消費電力が小さい。消費電力が小さいと言うことは、デバイスにとって非常に有利になり、例えば、移動体通信機器，デジタル汎用機器，デジタル撮像機器を始め、ノートタイプのパーソナルコンピュータ，パーソナル・デジタル・アプライアンス（ＰＤＡ）のみならず、全ての電子計算機，パーソナルコンピュータ，ワークステーション，オフィスコンピュータ，大型計算機や、通信ユニット，複合機などの三端子素子を用いている機器の消費電力を下げることが可能となる。なお、図１０６に示す三端子素子においても、オンもしくはオフのいずれかの状態が、１０年保持される。
図１０６に示す三端子素子の基本的な思想は、金属酸化物層に絶縁層を接して配置し、これらをゲート電極とソース・ドレイン電極で挾むようにしたところにある。このような構成とすることで、ゲート電極に所定の電圧（ＤＣ，パルス）を印加して金属酸化物層の抵抗値を変化させ、安定な高抵抗モードと低抵抗モードを切り替え、結果として三端子素子としての動作が実現可能となる。
従って、例えば、図１０８に例示するように、絶縁層１０６０２の上にソース電極１０６１７及びドレイン電極１０６１８が形成され、ソース電極１０６１７及びドレイン電極１０６１８が、絶縁層１０６１６を介して金属酸化物層１０６０４に覆われ、金属酸化物層１０６０４の上に絶縁層１０６１５を介してゲート電極１０６１３が形成された状態としてもよい。また、図１０９Ａ，図１０９Ｂに示すように、絶縁性基板１０６０１ａを用いるようにしてもよい。この場合、図１０６における絶縁層１０６０２はなくてもよい。また、導電性を有する基板を用い、この上に、図１０６に示す絶縁層１０６０５，金属酸化物層１０６０４，絶縁層１０６０６，ソース電極１０６０７，ドレイン電極１０６０８の構成を配置するようにしてもよい。この場合、基板がゲート電極を兼用することになる。導電性基板として熱伝導性の高い金属基板を用いれば、より高い冷却効果が得られ、素子の安定動作が期待できる。
また、ガラスや石英などの絶縁性基板を用いるようにしてもよい。これらの構造とすることによって、加工しやすいガラス基板などへの適用が可能となる。また、金属酸化物層１０６０４は、波長６３２．８ｎｍで測定したときの屈折率が２．６程度で光学的に透明であるため、透明な基板を用いることで、本実施の形態における三端子素子のディスプレイへの応用が可能となる。また、金属酸化物層１０６０４を、１０〜２００ｎｍの間で干渉色を発する厚さに形成することで、着色した状態の視覚効果が得られる。
また、図１０６に示す三端子素子も、複数の三端子素子をクロスポイント型に配列させて集積させるようにしてもよい。また、金属酸化物層１０６０４における抵抗値の変化も、電流により制御することも可能である。また、パルス電圧により、金属酸化物層１０６０４の抵抗変化を制御できる。また、図１０６に示す三端子素子においても、ソース・ドレイン間に流れる電流値に３つの状態（３値）が実現できる。
次に、本発明の他の実施の形態について図を参照して説明する。図１１０は、本発明の実施の形態におけるメモリ素子の構成例を概略的に示す模式的な断面図である。図１１０に示すメモリ素子は、例えば、単結晶シリコンからなる基板１１００１の上に絶縁層１１００２，接地電極１１００３，ＢｉとＴｉとＯとから構成された膜厚３０〜２００ｎｍ程度の金属酸化物からなるスイッチ層１１００４，ビット電極１１００５，ＢｉとＴｉとＯとから構成された膜厚３０〜２００ｎｍ程度の金属酸化物からなるメモリ層１１００６，ワード電極１１００７を備える。本メモリ素子は、接地電極１１００３とスイッチ層１１００４とメモリ層１１００６とワード電極１１００７とが、これらの順に直列に接続され、スイッチ層１１００４にはビット電極１１００５が設けられているようにしたものである。なお、図１１０は、例えば、マトリクス状に配列された複数のビット線と複数のワード線との交点部分に接続されている１つのメモリセル部分を示したものである。
基板１１００１は、半導体，絶縁体，金属などの導電性材料のいずれから構成されていてもよい。基板１１００１が絶縁材料から構成されている場合、絶縁層１１００２はなくてもよい。また、基板１１００１が導電性材料から構成されている場合、絶縁層１１００２，接地電極１１００３はなくてもよく、この場合、導電性材料から構成された基板１１００１が、接地電極となる。接地電極１１００３，ビット電極１１００５，及びワード電極１１００７は、例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）などの貴金属を含む遷移金属の金属から構成されていればよい。また、各電極は、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ2）、酸化亜鉛（ＺｎＯ）、鉛酸スズ（ＩＴＯ）、フッ化ランタン（ＬａＦ3）などの遷移金属の窒化物や酸化物やフッ化物等の化合物、さらに、これらを積層した複合膜であってもよい。
図１１０に示したメモリ素子の構成の具体例について説明すると、例えば、接地電極１１００３は、膜厚１０ｎｍのルテニウム膜であり、ビット電極１１００５は、膜厚２０ｎｍ程度のチタン（Ｔｉ）膜の上に膜厚１０ｎｍのルテニウム膜が形成された積層膜であり、スイッチ層１１００４，メモリ層１１００６は、膜厚４０ｎｍのＢｉとＴｉとからなる金属酸化物から構成されたものであり、ワード電極１１００７は、Ａｕから構成されたものである。
なお、スイッチ層１１００４及びメモリ層１１００６は、前述した強誘電体層１０４，強誘電体層３１０４，強誘電体層４７０５，強誘電体層６２０５，金属酸化物層８６０４，金属酸化物層９７０４，金属酸化物層１０２０４，及び金属酸化物層１０６０４と全く同様である。
このような金属酸化物の層（メモリ層１１００６）を用いたメモリ素子によれば、以降に説明するように、２つの状態（ＯＮ及びＯＦＦ）が保持される状態が実現できる。上述した構成の金属酸化物層の特性は、図１１０に示すメモリ素子のビット電極１１００５とワード電極１１００７との間に電圧を印加することで調査されたものである。ビット電極１１００５とワード電極１１００７との間に電源により電圧を印加し、ビット電極１１００５からワード電極１１００７へ流れる電流を電流計により観測すると、図３３と同様の結果が得られた。なお、ここでは、図３３の縦軸は、ビット電極１１００５からワード電極１１００７へ流れる方向の電流値を正としている。
以下、図３３を説明し、あわせて本発明におけるメモリ素子の動作原理を説明する。ただし、ここで説明する電圧値や電流値は、実際の素子で観測されたものを例としている。従って、本現象は、以下に示す数値に限るものではない。実際に素子に用いる膜の材料や膜厚、及び他の条件により、他の数値が観測されることがある。
図３３は、ビット電極１１００５に印加する電圧をゼロから負の方向に減少させた後にゼロに戻し、さらに正の方向に増加させ、最後に再びゼロに戻したときにメモリ層１１００６を流れる電流値が描くヒステリシスの特性を表している。まずはじめに、ビット電極１１００５により印加される電圧を０Ｖから負の方向に徐々に印加させた場合、メモリ層１１００６を流れる負の電流は比較的少ない（−０．１Ｖで約−０．１２ｍＡ程度）。
しかし、−０．４Ｖを超えると負の電流値が増加し始める。さらに−１Ｖまで電圧を下げた後、逆に負の電圧を小さくしていくと、先ほどよりも絶対値が大きな負の電流が流れる状態が保持されたまま、負の電流値は減少していく。このとき、電流値は−０．１Ｖで約−０．６３ｍＡであり、先ほどよりも５倍程度抵抗値が低く、電流が流れやすい状態である。印加する電圧をゼロに戻すと、電流値もゼロとなる。
次に、ビット電極１１００５に正の電圧を印加していく。この状態では、印加される正の電圧が小さいときは、前の履歴を引き継ぎ、比較的大きな正の電流が流れる（０．１Ｖで約０．６３ｍＡ）。ところが、０．７Ｖ程度まで正の電圧を印加すると、正の電流が突然減少する。最後に、−１Ｖから０Ｖに向かって印加する正の電圧を減少させると、正の電流値もこの流れにくい状態を保持したまま減少し、ゼロに戻る。このとき、正の電流値は、０．１Ｖで約０．１２ｍＡ程度である。
以上に説明したような、メモリ層１１００６中を流れる電流のヒステリシスは、メモリ層１１００６に印加される電圧によりメモリ層１１００６の抵抗値が変化することが原因で発現すると解釈できる。ここで、ワード電極１１００７に電圧を印加する場合を考えると、ある一定以上の大きさの正の電圧ＶW1を印加することにより、メモリ層１１００６は電流が流れやすい「低抵抗モード」（ＯＮ状態）に遷移する。一方、ある一定の大きさの負の電圧ＶW0を印加することにより、メモリ層１１００６は電流が流れにくい「高抵抗モード」（ＯＦＦ状態）に遷移すると考えられる。
メモリ層１１００６には、これらの低抵抗モードと高抵抗モードの２つの安定状態が存在し、各々の状態は、前述した一定以上の正あるいは負の電圧を印加しない限り、ＯＮもしくはＯＦＦの各状態を維持する。なお、上述したＶW0の値は約−１Ｖ程度であり、ＶW1の値＋１Ｖ程度であり、高抵抗モードと低抵抗モードの抵抗比は約１０〜１００程度である。上記のような、電圧によりスイッチ層１１００４及びメモリ層１１００６の抵抗がスイッチ（変化）する現象を用いることで、図１１０に示すメモリ素子により、不揮発性で非破壊読み出し動作が可能な機能素子が実現できる。
次に、上述した２つの状態をＤＣ電圧を用いて制御する場合について説明する。まず、低抵抗遷移電圧ＶW1以上の大きさの正の電圧をワード電極１１００７に印加し、メモリ層１１００６を低抵抗モードに遷移させる。このことにより、電流が流れやすくなるＯＮ状態となる。このＯＮ状態は、読み出し電圧ＶRにおける電極間の電流値ＪR1を観測することで読み出すことができる。読み出しＶRとしては、状態が遷移しない程度のなるべく小さな値で、かつ抵抗比が十分に現れるような値を選択することが重要となる（上記の例では０．１Ｖ程度が適当）。これにより、低抵抗モード、すなわちＯＮ状態を破壊することなく、何回も読み出すことが可能となる。
一方、高抵抗遷移電圧ＶW0以上の大きさの負の電圧をワード電極１１００７に印加することにより、メモリ層１１００６を高抵抗モードに遷移させることで、電極間に電流が流れ難くなるＯＦＦ状態にできる。このＯＦＦ状態の読み出しも、読み出し電圧ＶRにおける電極間の電流値ＪR0を観測することにより行うことができる（ＪR1／ＪR0≒１０〜１００）。また、各電極間に通電がない状態では、メモリ層１１００６は各状態を保持するため不揮発性を有しており、書き込み時と読み出し時以外には、電圧を印加する必要はない。
上述した２つの状態を有する特性は、スイッチ層１１００４においても同様であり、これらスイッチ層１１００４とメモリ層１１００６とを用いた図１１０に示すメモリ素子の動作について、以下に説明する。はじめに、読み出し動作について説明すると、初期状態では、全てのメモリセルのスイッチ層１１００４が、高抵抗の状態としておく。この状態で、ワード電極１１００７（ワード線）がオープンにされた状態で、対応するメモリセルのスイッチ層１１００４が低抵抗モードとなるような電気信号が、ビット電極１１００５（対応するビット線）に印加され、スイッチ層１１００４がスイッチとしてオンにされた状態とする。ついで、ビット電極１１００５（ビット線）がオープンにされた状態とし、ワード電極１１００７（対応するワード線）に読み出し電圧が印加された状態とし、メモリ層１１００６の抵抗値を測定すれば、データの読み出しとなる。最後に、ワード電極１１００７（ワード線）がオープンにされた状態とし、スイッチ層１１００４が高抵抗モードとなるような電気信号が、ビット電極１１００５に印加された状態とし、スイッチ層１１００４がスイッチとしてオフにされた状態とする。
次に、書き込み動作について説明すると、メモリ層１１００６が高抵抗モードあるいは低抵抗モードへと遷移するような電気信号が、書き込み対象のメモリセルに対応するワード線とビット線とに印加された状態とする。このとき、ビット線側に印加される信号は、スイッチ層１１００４の抵抗状態が変化しない程度の電圧までとする。これらのことにより、書き込み対象のメモリセル（メモリ素子）のメモリ層１１００６を、所望とする高抵抗モードあるいは低抵抗モードへと遷移させることで、データの書き込みとする。
上述した読み出し及び書き込みの動作は、例えば、図１１１のフローに示すように行えばよい。まず、ワード電極１１００７がオープンとされた状態で、ビット電極１１００５に低抵抗遷移電圧ＶW1が印加された状態とし、メモリ素子のスイッチ層１１００４を「オン」状態、すなわち読み出し可能状態とする。ついで、ビット電極がオープンとされた状態でワード電極１１００７に読み出し電圧ＶRが印加された状態とすることで、メモリ層１１００６の状態が読み出せる。この後、ワード電極１１００７がオープンとされた状態で、ビット電極１１００５に高抵抗遷移電圧ＶW0が印加された状態とし、メモリ素子のスイッチ層１１００４を「オフ」状態、すなわち読み出し不能状態とする。
この後、例えば、ワード電極１１００７に、低抵抗遷移電圧ＶW1の半分程度の電圧の書き込みワード信号が印加され、ビット電極１１００５に、上述と反対の極性で低抵抗遷移電圧ＶW1の半分程度の電圧の書き込みビット信号が印加された状態とすれば、「１」の「書き込み状態」となる。上述したようにワード電極１１００７及びビット電極１１００５に信号が印加された状態とすることで、メモリ層１１００６には、低抵抗遷移電圧ＶW1に等しい電圧が印加された状態となり、メモリ層１１００６は低抵抗モードとなる。従って、この「書き込み状態」は、「１」が書き込まれたことになる。これに対し、ワード電極１１００７に、高抵抗遷移電圧ＶW0の半分程度の電圧の書き込みワード信号が印加され、ビット電極１１００５に、上述と反対の極性で高抵抗遷移電圧ＶW0の半分程度の電圧の書き込みビット信号が印加された状態とすれば、メモリ層１１００６に「０」の「書き込み状態」となる。一方、いずれの「書き込み状態」においても、スイッチ層１１００４には、各遷移電圧の半分程度の電圧しか印加されないので、抵抗の状態は変化しない。
以上に説明したように、図１１０に示すメモリ素子によれば、スイッチ層１１００４を用いることでメモリセルの「オン」状態と「オフ」とを切り替えるようにしたので、メモリ層１１００６の抵抗状態にかかわらず、スイッチ層１１００４を「オフ」状態とすることにより、非選択メモリセルからのリーク電流（干渉電流）が抑制できるようになる。また、図１１０に示す素子によれば、上述した「オン」と「オフ」との切り替えを、メモリ層１１００６と同様の金属酸化物から構成されたスイッチ層１１００４により行うようにした。このように、シリコンなどの半導体を用いたＭＯＳトランジスタなど、他の材料から構成された素子を用いる必要がないため、基板１１００１に適用可能な材料に制限がない。
また、以上の実施の形態では、印加した電圧は直流であったが、適当な幅と強さのパルス電圧を印加しても同様の効果は得られる。なお、図１１０に示したメモリ素子におけるＯＮ及びＯＦＦの各状態保持特性も、前述した各素子と同様に、少なくとも１０００分の保持時間を有している。
次に、図１１０に示したメモリ素子の製造方法例について説明する。なお、以降では、ＥＣＲプラズマスパッタ法を例に各薄膜の形成方法を説明しているが、これに限るものではなく、他の成膜技術や方法を用いるようにしてもよいことは、いうまでもない。
まず、図１１２Ａに示すように、主表面が面方位（１００）で抵抗率が１〜２Ω-ｃｍのｐ形のシリコンからなる基板１１００１を用意し、基板１１００１の表面を硫酸と過酸化水素水の混合液と純水と希フッ化水素水とにより洗浄し、このあと乾燥させる。ついで、洗浄・乾燥した基板１１００１の上に、絶縁層１１００２が形成された状態とする。絶縁層１１００２の形成では、例えばＥＣＲスパッタ装置を用い、ターゲットとして純シリコン（Ｓｉ）を用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスを用いたＥＣＲスパッタ法により、シリコンからなる基板１１００１の上に、表面を覆う程度にＳｉ−Ｏ分子によるメタルモードの絶縁層１１００２を形成する。
例えば、１０-5Ｐａ台の内部圧力に設定されているプラズマ生成室内に流量２０sccm程度でＡｒガスを導入し、内部圧力を１０-3〜１０-2Ｐａ程度にし、ここに、０．０８７５Ｔの磁場と２．４５ＧＨｚのマイクロ波（５００Ｗ程度）とを供給して電子サイクロトロン共鳴条件とすることで、プラズマ生成室内にＡｒのプラズマが生成された状態とする。なお、sccmは流量の単位あり、０℃・１気圧の流体が１分間に１ｃｍ3流れることを示す。また、Ｔ（テスラ）は、磁束密度の単位であり、１Ｔ＝１００００ガウスである。
上述したことにより生成されたプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室の側に放出される。また、プラズマ生成室の出口に配置されたシリコンターゲットに、高周波電源より１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、シリコンターゲットにＡｒイオンが衝突してスパッタリング現象が起こり、Ｓｉ粒子が飛び出す。シリコンターゲットより飛び出したＳｉ粒子は、プラズマ生成室より放出されたプラズマ、及び導入されてプラズマにより活性化された酸素ガスと共にシリコンからなる基板１１００１の表面に到達し、活性化された酸素により酸化され二酸化シリコンとなる。以上のことにより、基板１１００１上に二酸化シリコンからなる例えば１００ｎｍ程度の膜厚の絶縁層１１００２が形成された状態とすることができる（図１１２Ａ）。
なお、絶縁層１１００２は、この後に形成する各電極に電圧を印加した時に、基板１１００１に電圧が洩れて、所望の電気的特性に影響することがないように絶縁を図るものである。例えば、シリコン基板の表面を熱酸化法により酸化することで形成した酸化シリコン膜を絶縁層１１００２として用いるようにしてもよい。絶縁層１１００２は、絶縁性が保てればよく、酸化シリコン以外の他の絶縁材料から構成してもよく、また、絶縁層１１００２の膜厚は、１００ｎｍに限らず、これより薄くてもよく厚くてもよい。絶縁層１１００２は、上述したＥＣＲスパッタによる膜の形成では、基板１１００１に対して加熱はしていないが、基板１１００１を加熱しながら膜の形成を行ってもよい。
以上のようにして絶縁層１１００２を形成した後、今度は、ターゲットとして純ルテニウム（Ｒｕ）を用いた同様のＥＣＲスパッタ法により、絶縁層１１００２の上にルテニウム膜を形成することで、図１１２Ｂに示すように、接地電極１１００３が形成された状態とする。Ｒｕ膜の形成について詳述すると、Ｒｕからなるターゲットを用いたＥＣＲスパッタ装置において、例えば、まず、絶縁層を形成したシリコン基板を４００℃に加熱し、また、プラズマ生成室内に、例えば流量７sccmで希ガスであるＡｒガスを導入し、加えて、例えば流量５sccmでＸｅガスを導入し、プラズマ生成室の内部を、例えば１０-2〜１０-3Ｐａ台の圧力に設定する。
ついで、プラズマ生成室内に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室内に導入し、プラズマ生成室にＡｒとＸｅのＥＣＲプラズマが生成した状態とする。生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置されたルテニウムターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、スパッタリング現象が起き、ルテニウムターゲットよりＲｕ粒子が飛び出す。ルテニウムターゲットより飛び出したＲｕ粒子は、基板１１００１の絶縁層１１００２表面に到達して堆積する。
以上のことにより、絶縁層１１００２の上に、例えば１０ｎｍ程度の膜厚の接地電極１１００３が形成された状態が得られる（図１１２Ｂ）。接地電極１１００３は、この後に形成するビット電極１１００５に電圧を印加した時に、スイッチ層１１００４に電圧が印加できるようにするものである。従って、導電性が持てればルテニウム以外から接地電極１１００３を構成してもよく、例えば、白金から接地電極１１００３を構成してもよい。ただし、二酸化シリコンの上に白金膜を形成すると剥離しやすいことが知られているが、これを防ぐためには、チタン層や窒化チタン層もしくはルテニウム層などを介して白金層を形成する積層構造とすればよい。また、接地電極１１００３の膜厚も１０ｎｍに限るものではなく、これより厚くてもよく薄くてもよい。
ところで、上述したようにＥＣＲスパッタ法によりＲｕの膜を形成するときに、基板１１００１を４００℃に加熱したが、加熱しなくても良い。ただし、加熱を行わない場合、ルテニウムの二酸化シリコンへの密着性が低下するため、剥がれが生じる恐れがあり、これを防ぐために、基板を加熱して膜を形成する方が望ましい。
以上のようにして接地電極１１００３を形成した後、ＢｉとＴｉの割合が４：３の酸化物焼結体（Ｂｉ−Ｔｉ−Ｏ）からなるターゲットを用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図１１２Ｃに示すように、接地電極１１００３の上に、表面を覆う程度に、スイッチ層１１００４が形成された状態とする。
スイッチ層１１００４の形成について詳述すると、まず、３００℃〜７００℃の範囲に基板１１００１が加熱されている状態とする。また、プラズマ生成室内に、例えば流量２０sccmで希ガスであるＡｒガスを導入し、例えば１０-3Ｐａ〜１０-2Ｐａ台の圧力に設定する。この状態で、プラズマ生成室に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室に導入し、このマイクロ波の導入により、プラズマ生成室にＥＣＲプラズマが生成された状態とする。
生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置された焼結体ターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、焼結体ターゲットにＡｒ粒子が衝突してスパッタリング現象を起こし、Ｂｉ粒子とＴｉ粒子が飛び出す。
焼結体ターゲットより飛び出したＢｉ粒子とＴｉ粒子は、プラズマ生成室より放出されたＥＣＲプラズマ、及び、放出されたＥＣＲプラズマにより活性化した酸素ガスと共に、加熱されている接地電極１１００３の表面に到達し、活性化された酸素により酸化される。なお、反応ガスとしての酸素（Ｏ2）ガスは、以降にも説明するようにＡｒガスとは個別に導入され、例えば、例えば流量１sccmで導入されている。焼結体ターゲットは酸素を含んでいるが、酸素を供給することにより堆積している膜中の酸素不足を防ぐことができる。以上に説明したＥＣＲスパッタ法による膜の形成で、例えば、膜厚４０ｎｍ程度のスイッチ層１１００４が形成された状態が得られる（図１１２Ｃ）。
なお、形成したスイッチ層１１００４に、不活性ガスと反応性ガスのＥＣＲプラズマを照射し、膜質を改善するようにしてもよい。反応性ガスとしては、酸素ガスに限らず、窒素ガス，フッ素ガス，水素ガスを用いることができる。また、この膜質の改善は、絶縁層１１００２の形成にも適用可能である。また、基板温度を３００℃以下のより低い温度条件としてスイッチ層１１００４を形成した後に、酸素雰囲気中などの適当なガス雰囲気中で、形成したスイッチ層１１００４をアニール（加熱処理）し、膜質の特性を大きく改善するようにしてもよい。
以上のようにしてスイッチ層１１００４を形成した後、まず、ＥＣＲスパッタ法により、膜厚２０ｎｍ程度のＴｉ膜が形成された状態とする。次に、再度、ターゲットとして純ルテニウム（Ｒｕ）を用いた前述同様のＥＣＲスパッタ法により、膜厚１０ｎｍ程度のルテニウム膜が形成された状態とすることで、図１１２Ｄに示すように、スイッチ層１１００４の上に、積層構造のビット電極１１００５が形成された状態とする。ルテニウム膜の形成は、前述した接地電極１１００３の形成と同様である。次に、ＢｉとＴｉの割合が４：３の酸化物焼結体（Ｂｉ−Ｔｉ−Ｏ）からなるターゲットを用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図１１２Ｅに示すように、ビット電極１１００５の上に、表面を覆う程度に、メモリ層１１００６が形成された状態とする。メモリ層１１００６の形成は、前述したスイッチ層１１００４の形成と同様である。
以上のようにして、メモリ層１１００６が形成された後、メモリ層１１００６の上に、Ａｕからなるワード電極１１００７が形成された状態とすることで、図１１０に示すメモリ素子が得られる。ワード電極１１００７は、抵抗加熱真空蒸着法による金の堆積により形成できる。なお、ワード電極１１００７は、例えば、Ｒｕ、Ｐｔ、ＴｉＮなどの他の金属材料や導電性材料を用いるようにしてもよい。なお、Ｐｔを用いた場合、密着性が悪く剥離する可能性があるので、Ｔｉ−Ｐｔ−Ａｕなどの剥離し難い構造とする必要がある。なお、スイッチ層１１００４，ビット電極１１００５，メモリ層１１００６，ワード電極１１００７は、これらの積層構造が形成された後、よく知られたフォトリソグラフィー技術とエッチング技術とによりパターニングすることで、メモリセルの構造に形成すればよい。
以上に説明したＥＣＲスパッタによる各層の形成は、図１１２に示したＥＣＲスパッタ装置を用いればよい。
ところで、本実施の形態に係るメモリ素子の構成例は、図１１０に示した素子に限るものではない。例えば、図１１３Ａに例示するように、１つのメモリセル内で、基板１１００１の平面方向に、スイッチ層１１０１４及びメモリ層１１０１６が配列されていてもよい。図１１３Ａに示すメモリ素子では、絶縁層１１００２の上に接地電極１１０１３及びこれに離間して接続電極１１０１５ｂが配置され、接地電極１１０１３と接続電極１１０１５ｂとにまたがるように、スイッチ層１１０１４が形成され、接続電極１１０１５ｂに接してメモリ層１１０１６が形成されている。また、スイッチ層１１０１４の上にはビット電極１１０１５ａが形成され、メモリ層１１０１６の上には、ワード電極１１０１７が形成されている。
上述したように、まず、スイッチ層１１０１４の第１方向の面に接続された接続電極１１０１５ｂを新たに設け、メモリ層１１０１６の第１方向の面に接続電極１１０１５ｂが接続された状態とする。また、接地電極１１０１３は、スイッチ層１１０１４の第１方向の面に接続電極１１０１５ｂと絶縁分離されて接続された状態とする。また、ビット電極１１０１５ａは、スイッチ層１１０１４の第１方向とは異なる第２方向の面に接続された状態とする。また、ワード電極１１０１７は、メモリ層１１０１６の第２方向の面に接続された状態とする。これらのように構成しても、図１１０に示した素子と同様に、接地電極１１０１３，スイッチ層１１０１４，メモリ層１１０１６，及びワード電極１１０１７が、これらの順に直列に接続された状態となる。従って、図１１３Ａの紙面上で、基板１１００１の上において、各構成を上下反転させて配置させることも可能である。
図１１３Ａに示すメモリ素子の動作例について説明すると、まず、読み出しでは、スイッチ層１１０１４が高抵抗の「オフ」状態とし、この初期状態で、接続電極１１０１５ｂが接地された状態とし、対応するメモリセルのビット電極１１０１５ａに低抵抗遷移電圧（例えばパルス電圧）が印加された状態とし、スイッチ層１１０１４を「オン」状態とする。ついで、接続電極１１０１５ｂとビット電極１１０１５ａ（対応するビット線）がオープンにされた状態とし、ワード電極１１０１７（対応するワード線）に読み出し電圧が印加された状態とし、メモリ層１１０１６の抵抗値を測定すれば、データの読み出しとなる。最後に、接続電極１１０１５ｂが接地された状態とし、スイッチ層１１０１４が高抵抗モードとなるような電気信号（例えばパルス電圧）が、ビット電極１１０１５ａに印加された状態とし、スイッチ層１１０１４がスイッチとしてオフにされた状態とする。
一方、図１１３Ａに示すメモリ素子の書き込み動作は、接続電極１１０１５ｂが接地された状態とし、書き込み対象のメモリセルに対応するワード線に書き込み電圧を印加すればよい。例えば、「１」の「書き込み状態」とするためには、ワード電極１１０１７に低抵抗遷移電圧が印加された状態とすればよい。また、「０」の「書き込み状態」とするためには、ワード電極１１０１７に高抵抗遷移電圧が印加された状態とすればよい。
また、本発明のメモリ素子は、図１１３Ｂに示すように構成されていてもよい。図１１３Ｂに示すメモリ素子では、絶縁層１１００２の上にビット電極１１０２５ａが配置され、ビット電極１１０２５ａの上にスイッチ層１１０２４が形成されている。また、スイッチ層１１０２４の上に、接地電極１１０２３及びこれに離間して接続電極１１０２５ｂが配置され、接続電極１１０２５ｂの上に、メモリ層１１０２６が形成されている。なお、メモリ層１１０２６の上には、ワード電極１１０２７が形成されている。
上述したように、まず、スイッチ層１１０２４の第１方向の面に接続された接続電極１１０２５ｂを新たに備え、メモリ層１１０２６の第１方向とは異なる第２方向の面に、接続電極１１０２５ｂが接続されているようにする。また、接地電極１１０２３は、スイッチ層１１０２４の第１方向の面に接続され、ビット電極１１０２５ａは、スイッチ層１１０２４の第２方向の面に接続され、ワード電極１１０２７は、メモリ層１１０２６の第１方向の面に接続されているようにする。これらのように構成しても、図１１０に示した素子と同様に、接地電極１１０２３，スイッチ層１１０２４，メモリ層１１０２６，及びワード電極１１０２７が、これらの順に直列に接続された状態となる。従って、図１１３Ｂの紙面上で、基板１１００１の上において、各構成を上下反転させて配置させることも可能である。
また、本発明のメモリ素子は、図１１４に示すように、電極と金属酸化物の層との間に、絶縁層が挾まれていてもよい。図１１４Ａに例示するメモリ素子は、ビット電極１１００５とメモリ層１１００６との間に、絶縁層１１００８を備える。また、図１１４Ｂに例示するメモリ素子は、接地電極１１００３とスイッチ層１１００４との間に、絶縁層１１００９を備える。また、図１１４Ｃに例示するメモリ素子では、絶縁層１１００８と絶縁層１１００９の両方を備える。
絶縁層１１００８，絶縁層１１００９により、メモリ層１１００６，スイッチ層１１００４に電圧を印加した時に、各層に印加される電圧が制御できるようになる。また、絶縁層が形成されている状態で、この上にスイッチ層１１００４やメモリ層１１００６を形成することで、前述したＥＣＲスパッタ法による形成で、下層の金属膜の表面や金属酸化物層の表面のモフォロジを劣化させることなく、スイッチ層１１００４やメモリ層１１００６が形成できるようになる。例えば、下層が金属材料などのように酸化される状態であると、スイッチ層１１００４の形成で、下層の表面が部分的に酸化され、モフォロジが劣化する場合がある。これに対し、絶縁層を介在させることで、下層の表面のモフォロジがよい状態で、スイッチ層１１００４が形成でき、より品質の高いスイッチ層１１００４が得られる。
また、図１１５に示すように、絶縁層１１０１８，絶縁層１１０１９，絶縁層１１０２８，及び絶縁層１１０２９を備えるようにしてもよい。図１１５Ａに示すメモリ素子では、接続電極１１０１５ｂとメモリ層１１０１６との間に、絶縁層１１０１８を備える。図１１５Ｂに示すメモリ素子では、スイッチ層１１０１４とビット電極１１０１５ａとの間に、絶縁層１１０１９を備える。図１１５Ｃに示すメモリ素子では、接続電極１１０１５ｂとメモリ層１１０１６との間に、絶縁層１１０１８を備え、スイッチ層１１０１４とビット電極１１０１５ａとの間に、絶縁層１１０１９を備える。また、図１１５Ｄに示すメモリ素子では、スイッチ層１１０２４と接続電極１１０２５ｂとの間に絶縁層１１０２８を備える。図１１５Ｅに示すメモリ素子では、ビット電極１１０２５ａとスイッチ層１１０２４との間に、絶縁層１１０２９を備える。図１１５Ｆに示すメモリ素子では、スイッチ層１１０２４と接続電極１１０２５ｂとの間に絶縁層１１０２８を備え、ビット電極１１０２５ａとスイッチ層１１０２４との間に、絶縁層１１０２９を備える。
なお、図１１４及び図１１５は絶縁層を設ける形態の一例を示したものであり、これに限るものではない。上述した絶縁層は、スイッチ層及びメモリ層に接して設けられていればよい。従って、スイッチ層及びメモリ層の一方の面に絶縁層が接して設けられていてもよく、スイッチ層及びメモリ層の両方の面に、各々絶縁層が接して設けられていてもよい。スイッチ層及びメモリ層を構成している金属酸化物層と、これに接続する電極とのいずれかの間に絶縁層が設けられているようにすればよい。
ところで、スイッチ層１１００４，メモリ層１１００６を構成する金属酸化物層は、膜厚が厚くなるほど電流が流れ難くなり抵抗が大きくなる。抵抗値の変化を利用してメモリ素子を実現する場合、低抵抗モードと高抵抗モードの各々の抵抗値が問題となる。例えば、金属酸化物層の膜厚が厚くなると、低抵抗モードの抵抗値が大きくなり、Ｓ／Ｎ比がとり難くなり、ＯＮ、ＯＦＦの各状態を判断し難くなる。一方、金属酸化物層の膜厚が薄くなり、リーク電流が支配的になると、ＯＮ、ＯＦＦの各状態の保持し難くなると共に、高抵抗モードの抵抗値が小さくなり、Ｓ／Ｎ比がとり難くなる。
従って、金属酸化物層は、適宜最適な厚さとした方がよい。例えば、リーク電流の問題を考慮すれば、金属酸化物層は、最低１０ｎｍの膜厚があればよい。また、低抵抗モードにおける抵抗値を考慮すれば、金属酸化物層は３００ｎｍより薄くした方がよい。発明者らの実験の結果、金属酸化物層の厚さが３０〜２００ｎｍであれば、メモリ素子の動作が確認されている。
また、図１１０に示すメモリ素子によれば、多値の動作も可能である。例えば、ビット電極１１００５（とワード電極１１００７との間）に電圧を印加したときのメモリ層１１００６における電流−電圧特性は、図１１６に示すように、印加する電圧を変化させると、異なる低抵抗モードに変化する。図１１６では、−０．５Ｖまで印加した後の低抵抗モードと、−１．０Ｖまで印加した後の低抵抗モードと、−１．５Ｖまで印加した後の低抵抗モードとの、図中に示す読み出し電圧における電流値が異なる。これらの状態は、電極間に読み出し電圧を印加し、電極間に流れる電流を観測することにより読み出すことができる。一定の読み出し電圧により得られた電極間電流に対応し、「０」，「１」，「２」の３つの状態（３値）の動作が実現できる。
また、図１１０に示す素子によれば、パルス電圧の値の違いにより、多値の状態を実現することが可能である。図１１７に示すように、所定のパルス幅の所定のパルス電圧を所定回数印加する毎に、三角で示す時点で０．２Ｖの読み出し電圧で電極間の電流値を読み出すと、図１１８に示すように、「０」，「１」，「２」の３つの状態（３値）が得られる。この例では、「２」の状態によりリセットがされていることになる。
また、例えば、図１１４Ａに例示したように、ビット電極１１００５とメモリ層１１００６との間に絶縁層１１００８を設ける場合のメモリ層１１００６の電流−電圧特性は、ワード電極１１００７に印加する電圧を変化させることで、図４６に示すように変化する。この場合、例えば、読み出し電圧を０．５Ｖ程度とすることで、３値の状態が実現できる。
ところで、上述したように金属酸化物からなる薄膜を用いた複数の素子は、多くの場合同一の基板の上にモノリシックに集積して用いられている。このように複数の素子を集積する場合、例えば、図１２Ｄに示したように、隣り合う素子の間を分離している。このような素子の分離構造は、次のようにして製造されている。まず、図１１９Ａに示すように、基板１６０１の上に絶縁層１６０２が形成された状態とし、ついで、絶縁層１６０２の上に、金属膜１６２３が形成された状態とする。次に、図１１９Ｂに示すように、強誘電体薄膜１６１４が、金属膜１６２３の上に形成された状態とする。ついで、図１１９Ｃに示すように、金属膜１６１５が、強誘電体薄膜１６１４の上に形成された状態とする。
次に、図１１９Ｄに示すように、金属膜１６１５の上に、複数のマスクパターン１６２０が形成された状態とする。次に、マスクパターン１６２０をマスクとして金属層１６１５及び強誘電体薄膜１６１４を選択的にエッチング除去し、図１１９Ｅに示すように、強誘電体層１６０４，及び上部電極１６０６からなる複数の素子が、下部電極層１６１３の上に形成された状態とする。この後、マスクパターン１６２０を除去し、各素子の間に絶縁材料を堆積することなどにより、図１１９Ｆに示すように、各素子間に、素子分離絶縁層１６０５が形成された状態とする。
上述したように、従来の素子分離では、強誘電体層となる薄膜を形成し、この薄膜を加工して複数の素子部分を形成し、この後、各素子間に素子分離のための絶縁層を形成している。従って、従来では、素子分離の構造を得るために、多くの薄膜の形成工程及び薄膜の加工工程が必要となり、工程数の増大を招いていた。特に、加工の工程では、一般には、フォトリソグラフィーとエッチング技術とが用いられているため、一回のパターン形成のために、非常に多くの工程が必要となる。
以上に説明した状態に対し、以降に説明するように素子を分離することで、素子の分離構造が、多くの工程を必要とせずに形成できるようになる。
以下、素子分離について図を参照して説明する。図１２０は、本発明の実施の形態における素子分離構造の構成例を概略的に示す模式的な断面図である。図１２０に示すように、図１２０に示す素子分離構造は、基板１０１の上に絶縁層１０２を備え、この上に形成された下部電極１０３，膜厚３０〜２００ｎｍ程度の強誘電体層１０４，上部電極１３６からなる複数の素子が、分離層１３５により絶縁分離されているようにしたものである。強誘電体層１０４は、結晶性材料から構成された下部電極１０３の上に形成され、分離層１３５は、非晶質材料から構成された絶縁層１０２の上に形成されている。
強誘電体層１０４と分離層１３５とは、例えば、Ｂｉ，Ｔｉ，Ｏから構成され、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成の結晶からなる粒径３〜１５ｎｍ程度の複数の微結晶粒を含む。また、強誘電体層１０４は、上記微結晶粒に加え、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成の柱状結晶が共存している。上述した構成とされた分離層１３５は、強誘電体層１０４に比較して電気抵抗が大きく、絶縁破壊する耐圧が大きい。一方、強誘電体層１０４は、後述するように、低抵抗状態と高抵抗状態の２つの安定状態が存在し、強誘電体層１０４による素子は、２つの状態が保持される機能素子である。
次に、図１２０に示す素子分離構造の製造方法例について説明する。まず、図１２１Ａに示すように、主表面が面方位（１００）で抵抗率が１〜２Ω-ｃｍのｐ形のシリコンからなる基板１０１を用意し、基板１０１の表面を硫酸と過酸化水素水の混合液と純水と希フッ化水素水とにより洗浄し、このあと乾燥させる。ついで、洗浄・乾燥した基板１０１の上に、絶縁層１０２が形成された状態とする。絶縁層１０２の形成では、例えば、ＥＣＲスパッタ装置を用い、ターゲットとして純シリコン（Ｓｉ）を用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスを用いたＥＣＲスパッタ法により行えばよい。ＥＣＲスパッタ法により、シリコンからなる基板１０１の上に、表面を覆う程度にＳｉ−Ｏ分子によるメタルモードの絶縁層１０２を形成する。
例えば、１０-5Ｐａ台の内部圧力に設定されているプラズマ生成室内に流量２０sccm程度でＡｒガスを導入し、内部圧力を１０-3〜１０-2Ｐａ程度にし、ここに、０．０８７５Ｔの磁場と２．４５ＧＨｚのマイクロ波（５００Ｗ程度）とを供給して電子サイクロトロン共鳴条件とすることで、プラズマ生成室内にＡｒのプラズマが生成された状態とする。なお、sccmは流量の単位あり、０℃・１気圧の流体が１分間に１ｃｍ3流れることを示す。また、Ｔ（テスラ）は、磁束密度の単位であり、１Ｔ＝１００００ガウスである。
上述したことにより生成されたプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室の側に放出される。また、プラズマ生成室の出口に配置されたシリコンターゲットに、高周波電源より１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、シリコンターゲットにＡｒイオンが衝突してスパッタリング現象が起こり、Ｓｉ粒子が飛び出す。シリコンターゲットより飛び出したＳｉ粒子は、プラズマ生成室より放出されたプラズマ、及び導入されてプラズマにより活性化された酸素ガスと共にシリコンからなる基板１０１の表面に到達し、活性化された酸素により酸化され二酸化シリコンとなる。以上のことにより、基板１０１上に二酸化シリコンからなる例えば１００ｎｍ程度の膜厚の絶縁層１０２が形成された状態とすることができる。
なお、絶縁層１０２は、この後に形成する各電極に電圧を印加した時に、基板１０１に電圧が洩れて、所望の電気的特性に影響することがないように絶縁を図るものである。例えば、シリコン基板の表面を熱酸化法により酸化することで形成した酸化シリコン膜を絶縁層１０２として用いるようにしてもよい。絶縁層１０２は、絶縁性が保てればよく、酸化シリコン以外の他の絶縁材料から構成してもよく、また、絶縁層１０２の膜厚は、１００ｎｍに限らず、これより薄くてもよく厚くてもよい。絶縁層１０２は、上述したＥＣＲスパッタによる膜の形成では、基板１０１に対して加熱はしていないが、基板１０１を加熱しながら膜の形成を行ってもよい。
以上のようにして絶縁層１０２を形成した後、今度は、ターゲットとして純ルテニウム（Ｒｕ）を用いた同様のＥＣＲスパッタ法により、絶縁層１０２の上にルテニウム膜を形成する。Ｒｕ膜の形成について詳述すると、Ｒｕからなるターゲットを用いたＥＣＲスパッタ装置において、例えば、まず、絶縁層を形成したシリコン基板を４００℃に加熱し、また、プラズマ生成室内に、例えば流量７sccmで希ガスであるＡｒガスを導入し、加えて、例えば流量５sccmでＸｅガスを導入し、プラズマ生成室の内部を、例えば１０-2〜１０-3Ｐａ台の圧力に設定する。
ついで、プラズマ生成室内に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室内に導入し、プラズマ生成室にＡｒとＸｅのＥＣＲプラズマが生成した状態とする。生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置されたルテニウムターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、スパッタリング現象が起き、ルテニウムターゲットよりＲｕ粒子が飛び出す。ルテニウムターゲットより飛び出したＲｕ粒子は、基板１０１の絶縁層１０２表面に到達して堆積する。
以上のことにより、絶縁層１０２の上に、例えば１０ｎｍ程度の膜厚のＲｕからなる金属膜が形成できる。ついで、金属膜を公知のリソグラフィー技術とエッチング技術とによりパターニングすることで、図１２１Ａに示すように、各々が離間して配置された複数の下部電極１０３が形成された状態とする。例えば、ルテニウムは、酸素プラズマ，オゾン，及び酸素ラジカルなどを照射することにより、高い蒸気圧を持つルテニウム酸化物（ＲｕＯ2、ＲｕＯ4など）を形成することが知られている。この性質を用いることにより、マスクを介した上記照射によりルテニウムを酸化することで、選択的なエッチングが可能である。
ただし、酸素プラズマ，オゾン，及び酸素ラジカルを用いるこのドライエッチングでは、等方的なエッチング処理となり、エッチングされた断面の形状に、いわゆるアンダーカットが入る場合がある。これを避けるため、酸素にアルゴンが添加されたガスのプラズマを照射してもよい。このことによりエッチングに異方性を持たせれば、アンダーカットの入らない形状のパターン形成が可能となる。
なお、下部電極１０３は、この後に形成する上部電極１３６との間に電圧を印加した時に、強誘電体層１０４に電圧が印加できるようにするものである。従って、導電性が持てればルテニウム以外から下部電極１０３を構成してもよく、例えば、白金から下部電極１０３を構成してもよい。ただし、二酸化シリコンの上に白金膜を形成すると剥離しやすいことが知られているが、これを防ぐためには、チタン層や窒化チタン層もしくはルテニウム層などを介して白金層を形成する積層構造とすればよい。また、白金は、ルテニウムのように酸素プラズマではエッチングされないが、公知のリフトオフ法を用いることにより、電極形成のためのパターニングが可能である。また、下部電極１０３の膜厚も１０ｎｍに限るものではなく、これより厚くてもよく薄くてもよい。
ところで、上述したようにＥＣＲスパッタ法によりＲｕの膜を形成するときに、基板１０１を４００℃に加熱したが、加熱しなくても良い。ただし、加熱を行わない場合、ルテニウムの二酸化シリコンへの密着性が低下するため、剥がれが生じる恐れがあり、これを防ぐために、基板を加熱して膜を形成する方が望ましい。
以上のようにして下部電極１０３を形成した後、ＢｉとＴｉの割合が４：３の酸化物焼結体（Ｂｉ−Ｔｉ−Ｏ）からなるターゲットを用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図１２１Ｂに示すように、下部電極１０３の上には強誘電体層１０４が形成され、絶縁層１０２の上には分離層１３５が形成された状態とする。強誘電体層１０４及び分離層１３５の形成について説明すると、まず、４００℃〜４５０℃の範囲に基板１０１が加熱されている状態とする。また、プラズマ生成室内に、例えば流量２０sccmで希ガスであるＡｒガスを導入し、例えば１０-3Ｐａ〜１０-2Ｐａ台の圧力に設定する。この状態で、プラズマ生成室に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室に導入し、このマイクロ波の導入により、プラズマ生成室にＥＣＲプラズマが生成された状態とする。
生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置された焼結体ターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、焼結体ターゲットにＡｒ粒子が衝突してスパッタリング現象を起こし、Ｂｉ粒子とＴｉ粒子が飛び出す。焼結体ターゲットより飛び出したＢｉ粒子とＴｉ粒子は、プラズマ生成室より放出されたＥＣＲプラズマ、及び、放出されたＥＣＲプラズマにより活性化した酸素ガスと共に、加熱されている絶縁層１０２及び下部電極１０３の表面に到達し、活性化された酸素により酸化される。
なお、反応ガスとしての酸素（Ｏ2）ガスは、以降にも説明するようにＡｒガスとは個別に導入され、例えば、例えば流量１sccmで導入されている。焼結体ターゲットは酸素を含んでいるが、酸素を供給することにより堆積している膜中の酸素不足を防ぐことができる。以上に説明したＥＣＲスパッタ法による膜の形成で、例えば、膜厚４０ｎｍ程度の強誘電体層１０４及び分離層１３５が形成された状態が得られる（図１２１Ｂ）。ここで、非晶質（非結晶）状態である絶縁層１０２の上に形成された分離層１３５は、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成の結晶からなる粒径３〜１５ｎｍ程度の複数の微結晶粒を含む状態となる。これに対し、結晶状態である下部電極１０３の上に形成された強誘電体層１０４は、上記微結晶粒に加え、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成の柱状結晶が共存した状態となる。
次に、図１２１Ｃに示すように、強誘電体層１０４及び分離層１３５の上に、例えばＡｕからなる金属膜１４６が形成された状態とする。次に、図１２１Ｄに示すように、よく知られたリソグラフィー技術により、素子となる部分の上にレジストパターン１５０が形成された状態とする。次に、レジストパターン１５０をマスクとしたドライエッチングにより金属膜１４６をパターニングすることで、図１２１Ｅに示すように、強誘電体層１０４の上に上部電極１３６が形成された状態とする。この後、レジストパターン１５０を除去することで、図１２０に示す素子分離構造が得られる。なお、上部電極１３６は、例えば、Ｒｕ、Ｐｔ、ＴｉＮなどの他の金属材料や導電性材料を用いるようにしてもよい。なお、Ｐｔを用いた場合、密着性が悪く剥離する可能性があるので、Ｔｉ−Ｐｔ−Ａｕなどの剥離し難い構造とし、この上でフォトリソグラフィーによるパターニング処理をして電極として形成する必要がある。
以上に説明したＥＣＲスパッタによる各層の形成は、図５に示すようなＥＣＲスパッタ装置を用いればよい。
ところで、図７Ｂ及び図７Ｂ’に示したように微結晶粒が観察される成膜条件の範囲において、基部層が非晶質の状態の場合と柱状結晶が観察される場合とが存在するが、いずれにおいても、微結晶粒の状態には変化がなく、観察される微結晶粒は、寸法が３〜１５ｎｍ程度となっている。この微結晶粒が観測される成膜条件の範囲において、図１２２に示すように、形成する層の下地条件と温度条件とにより、異なる依存性が見られる。まず、「アモルファス」，「微結晶粒が分散」，「分散している微結晶粒と柱状結晶が混在」，「柱状結晶もしくは単結晶の強誘電体」の状態となる温度が、酸化シリコンなどの非結晶材料の上に形成する場合と、ルテニウムなどの結晶材料の上に形成する場合とでは異なる。
図１２２に示すように、非結晶材料の上では、３５０℃までの成膜条件では「アモルファス」となり、３５０〜５００℃の成膜条件では「微結晶粒が分散」となり、５００〜５４０℃の成膜条件では「分散している微結晶粒と柱状結晶が混在」となり、５４０℃以上の成膜条件では「柱状結晶もしくは単結晶の強誘電体」となる。これらに対し、結晶材料の上では、３００℃までの成膜条件では「アモルファス」となり、３００〜４５０℃の成膜条件では「微結晶粒が分散」となり、４５０〜５３０℃の成膜条件では「分散している微結晶粒と柱状結晶が混在」となり、５３０℃以上の成膜条件では「柱状結晶もしくは単結晶の強誘電体」となる。
従って、図１２２の温度領域Ｔに例示する４５０〜５００℃の成膜条件とすることで、非結晶材料の上には「微結晶粒が分散」した膜が形成され、結晶材料の上には、「分散している微結晶粒と柱状結晶が混在」した膜が形成されるようになる。
次に、「微結晶粒が分散」した膜と、「分散している微結晶粒と柱状結晶が混在」した膜とについて説明する。まず、ルテニウムからなる下部電極の上に、４５０℃より低い温度条件で「微結晶粒が分散」した膜（膜厚５０ｎｍ程度）を形成し、この上に金からなる上部電極が形成されたサンプル素子Ａを用意する。また、ルテニウムからなる下部電極の上に、４５０〜５００℃の温度条件で「分散している微結晶粒と柱状結晶が混在」した膜（膜厚５０ｎｍ程度）を形成し、この上に金からなる上部電極が形成されたサンプル素子Ｂを用意する。
上述したサンプル素子Ａとサンプル素子Ｂにおいて、上部電極と下部電極に電圧を印加し、上部電極と下部電極との間に流れる電流の状態を測定した結果を図１２３に示す。図１２３に示すように、サンプル素子Ａでは、１０Ｖ程度の電圧が印加されても大きな電流が流れない。これに対し、サンプル素子Ｂでは、２Ｖ程度の電圧が印加されると大きな電流が流れている。このように、「微結晶粒が分散」している膜は、「分散している微結晶粒と柱状結晶が混在」している膜に比較して、電気抵抗が大きく絶縁破壊する耐圧が大きい。
さらに、これらの膜は、成膜初期状態において高電圧を印加するＥＯ処理により、図１２３に示すように電流が流れる状態となった後に、後述するように、印加する電圧により高抵抗状態と低抵抗状態とを繰り返すような電流電圧特性（抵抗変化特性）を備えるようになる。
「微結晶粒が分散」している膜及び「分散している微結晶粒と柱状結晶が混在」している膜は、ＥＯ処理を行うことで、図１２４に示すような抵抗変化特性を示すようになる。しかしながら、図１２３に示すように、「微結晶粒が分散」している膜は、ＥＯ処理に１０Ｖ以上の電圧印加が必要となるが、「分散している微結晶粒と柱状結晶が混在」している膜は、２Ｖ程度の電圧印加でＥＯ処理が行える。従って、２Ｖ程度の印加により「分散している微結晶粒と柱状結晶が混在」している膜をＥＯ処理して抵抗変化特性を示す状態としても、同様の電圧印加では、「微結晶粒が分散」している膜は、ＥＯ処理されず、抵抗変化特性を示す状態とならない。
従って、「分散している微結晶粒と柱状結晶が混在」している膜を強誘電体層１０４とし、「微結晶粒が分散」している膜を分離層１３５として用いれば、抵抗変化特性を備える強誘電体層１０４による複数の素子が、高抵抗な分離層１３５により分離された素子分離構造が得られる。また、前述したように、下層の条件を異なる状態としておくことで、同一の温度領域Ｔとした条件で、強誘電体層１０４と分離層１３５とが同一のスパッタ成膜条件により同時に形成された状態が得られる。
次に、前述した抵抗変化特性について説明する。この特性は、下部電極１０３と上部電極１３６との間に電圧を印加することで調査されたものである。前述したＥＯ処理をした後、下部電極１０３と上部電極１３６との間に電源により電圧を印加し、電圧を印加したときの電流を電流計により観測すると、図１２４に示す結果が得られた。図１２４において、縦軸は、電流値を面積で除した電流密度である。以下、図１２４を説明し、あわせて図１２０に示す素子分離構造により分離された各素子の動作原理を説明する。ただし、ここで説明する電圧値や電流値は、実際の素子で観測されたものを例としている。従って、本現象は、以下に示す数値に限るものではない。実際に素子に用いる膜の材料や膜厚、及び他の条件により、他の数値が観測されることがある。
図１２４は上部電極１３６に印加する電圧をゼロから正の方向に増加させた後にゼロに戻し、さらに負の方向に減少させ、最後に再びゼロに戻したときに強誘電体層１０４中を流れる電流値が描くヒステリシスの特性を表している。まずはじめに、上部電極１３６に電圧を０Ｖから正の方向に徐々に印加させた場合、強誘電体層１０４を流れる正の電流は比較的少ない（０．１Ｖで約０．４μＡ程度）。
しかし、０．５Ｖを超えると急激に正の電流値が増加し始める。さらに約１Ｖまで電圧を上げた後、逆に正の電圧を減少させていくと、１Ｖから約０．７Ｖまでは電圧値の減少にも拘わらず、正の電流値はさらに増加する。電圧値が約０．７Ｖ以下になると、電流値も減少に転じるが、このときの正の電流は先と比べて流れやすい状態であり、電流値は０．１Ｖで約４μＡ程度である（先の約１０倍）。印加電圧をゼロに戻すと、電流値もゼロとなる。
次に上部電極１３６に負の電圧を印加していく。この状態では、負の電圧が小さいときは、前の履歴を引き継ぎ、比較的大きな負の電流が流れる。ところが、−０．５Ｖ程度まで負の電圧を印加すると、負の電流が突然減少し始め、この後、約−１Ｖ程度まで負の電圧を印加しても負の電流値は減少し続ける。最後に、−１Ｖから０Ｖに向かって印加する負の電圧を減少させると、負の電流値も共にさらに減少し、ゼロに戻る。この場合のときは、負の電流は流れ難く、−０．１Ｖで約−０．５μＡ程度である。
以上に説明したような、強誘電体層１０４中を流れる電流のヒステリシスは、前述したように、上部電極１３６に印加する電圧により強誘電体層１０４の抵抗値が変化することが原因で発現すると解釈できる。ある一定以上の大きさの正の電圧ＶW1を印加することにより、強誘電体層１０４は電流を流しにくい「低抵抗状態」（データ「１」）に遷移する。一方、ある一定の大きさの負の電圧ＶW0を印加することにより、強誘電体層１０４は電流が流れにくい「高抵抗状態」（データ「０」）に遷移すると考えられる。
素子分離構造における強誘電体層１０４にも、これらの低抵抗状態と高抵抗状態の２つの安定状態が存在し、各々の状態は、前述した一定以上の正あるいは負の電圧を印加しない限り、各状態を維持する。なお、ＶW1の値は約＋１Ｖ程度であり、ＶW0の値−１Ｖ程度であり、高抵抗状態と低抵抗状態の抵抗比は約１０〜１００程度である。上記のような、電圧により強誘電体層１０４の抵抗がスイッチする現象を用いることで、素子分離構造においても、前述した各機能素子と同様に、不揮発性で非破壊読み出し動作が可能なメモリ素子が実現できる。
次に、本発明の実施の形態における他の素子分離構造について説明する。図１２５は、本発明の実施の形態における素子分離構造の他の構成例を概略的に示す模式的な断面図である。図１２５に示す素子分離構造は、例えば、単結晶シリコンからなる基板１０１の上に絶縁層１０２を備え、この上に形成された共通電極層１１３，下部電極１０３，膜厚３０〜２００ｎｍ程度の強誘電体層１０４，上部電極１３６からなる複数の素子が、分離層１３５により絶縁分離されているようにしたものである。
強誘電体層１０４と分離層１３５とは、例えば、Ｂｉ，Ｔｉ，Ｏから構成され、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成の結晶からなる粒径３〜１５ｎｍ程度の複数の微結晶粒を含む。また、強誘電体層１０４は、上記微結晶粒に加え、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成の柱状結晶が共存している。上述した構成とされた分離層１３５は、強誘電体層１０４に比較して電気抵抗が大きく、絶縁破壊する耐圧が大きい。一方、強誘電体層１０４は、後述するように、低抵抗状態と高抵抗状態の２つの安定状態が存在し、強誘電体層１０４による素子は、２つの状態が保持される機能素子である。これらは、図１２０に示す構成と同様である。
図１２５に示す素子分離構造では、各下部電極１０３が共通電極層１１３により接続されている点で、図１２０に示す素子分離構造と異なっている。また、図１２５に示す素子分離構造では、共通電極層１１３が、非結晶状態の導電性材料から構成されている。例えば、共通電極層１１３は、非晶質状態の窒化チタン，酸化亜鉛，及びＩＴＯ（インジウム−スズ酸化物）などから構成されたものである。従って、図１２５に示す素子分離構造においても、分離層１３５は、非晶質状態の層の上に形成されている。
次に、図１２５に示す素子分離構造の製造方法例について説明する。まず、図１２６Ａに示すように、主表面が面方位（１００）で抵抗率が１〜２Ω-ｃｍのｐ形のシリコンからなる基板１０１を用意し、基板１０１の表面を硫酸と過酸化水素水の混合液と純水と希フッ化水素水とにより洗浄し、このあと乾燥させる。ついで、洗浄・乾燥した基板１０１の上に、絶縁層１０２が形成された状態とする。次に、絶縁層１０２の上に、例えば窒化チタンからなる共通電極層１４５が形成された状態とする。ついで、共通電極層１４５の上に、例えば、Ｒｕからなる膜厚１０ｎｍ程度の金属膜が形成された状態とし、この金属膜を公知のリソグラフィー技術とエッチング技術とによりパターニングすることで、図１２６Ａに示すように、各々が離間して配置された複数の下部電極１０３が形成された状態とする。
以上のようにして下部電極１０３を形成した後、ＢｉとＴｉの割合が４：３の酸化物焼結体（Ｂｉ−Ｔｉ−Ｏ）からなるターゲットを用い、プラズマガスとしてアルゴン（Ａｒ）と酸素ガスとを用いたＥＣＲスパッタ法により、図１２６Ｂに示すように、下部電極１０３の上には強誘電体層１０４が形成され、共通電極層１４５の上には分離層１３５が形成された状態とする。強誘電体層１０４及び分離層１３５の形成について説明すると、まず、４００℃〜４５０℃の範囲に基板１０１が加熱されている状態とする。また、プラズマ生成室内に、例えば流量２０sccmで希ガスであるＡｒガスを導入し、例えば１０-3Ｐａ〜１０-2Ｐａ台の圧力に設定する。この状態で、プラズマ生成室に電子サイクロトロン共鳴条件の磁場を与え、この後、２．４５ＧＨｚのマイクロ波（例えば５００Ｗ）をプラズマ生成室に導入し、このマイクロ波の導入により、プラズマ生成室にＥＣＲプラズマが生成された状態とする。
生成されたＥＣＲプラズマは、磁気コイルの発散磁場によりプラズマ生成室より処理室側に放出される。また、プラズマ生成室の出口に配置された焼結体ターゲットに、１３．５６ＭＨｚの高周波電力（例えば５００Ｗ）を供給する。このことにより、焼結体ターゲットにＡｒ粒子が衝突してスパッタリング現象を起こし、Ｂｉ粒子とＴｉ粒子が飛び出す。焼結体ターゲットより飛び出したＢｉ粒子とＴｉ粒子は、プラズマ生成室より放出されたＥＣＲプラズマ、及び、放出されたＥＣＲプラズマにより活性化した酸素ガスと共に、加熱されている共通電極層１４５及び下部電極１０３の表面に到達し、活性化された酸素により酸化される。
なお、反応ガスとしての酸素（Ｏ2）ガスは、以降にも説明するようにＡｒガスとは個別に導入され、例えば、例えば流量１sccmで導入されている。焼結体ターゲットは酸素を含んでいるが、酸素を供給することにより堆積している膜中の酸素不足を防ぐことができる。以上に説明したＥＣＲスパッタ法による膜の形成で、例えば、膜厚４０ｎｍ程度の強誘電体層１０４及び分離層１３５が形成された状態が得られる（図１２６Ｂ）。ここで、非晶質（非結晶）状態である共通電極層１４５の上に形成された分離層１３５は、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成の結晶からなる粒径３〜１５ｎｍ程度の複数の微結晶粒を含む状態となる。これに対し、結晶状態である下部電極１０３の上に形成された強誘電体層１０４は、上記微結晶粒に加え、Ｂｉ4Ｔｉ3Ｏ12の化学量論的組成の柱状結晶が共存した状態となる。
次に、図１２６Ｃに示すように、強誘電体層１０４及び分離層１３５の上に、例えばＡｕからなる金属膜１４６が形成された状態とする。次に、図１２６Ｄに示すように、よく知られたリソグラフィー技術により、素子となる部分の上にレジストパターン１５０が形成された状態とする。次に、レジストパターン１５０をマスクとしたドライエッチングにより金属膜１４６をパターニングすることで、図１２６Ｅに示すように、強誘電体層１０４の上に上部電極１３６が形成された状態とする。この後、レジストパターン１５０を除去することで、図１２５に示す素子分離構造が得られる。
なお、基板１０１は、半導体，絶縁体，金属などの導電性材料のいずれから構成されていてもよい。基板１０１が絶縁材料から構成されている場合、絶縁層１０２はなくてもよい。また、下部電極１０３，上部電極１３６は、例えば、金（Ａｕ）、銀（Ａｇ）などの貴金属を含む遷移金属の金属から構成されていればよい。また、上記電極は、結晶状態の窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ2）、酸化亜鉛（ＺｎＯ）、インジウム−スズ酸化物（ＩＴＯ）、フッ化ランタン（ＬａＦ3）などの遷移金属の窒化物や酸化物やフッ化物等の化合物、さらに、これらを積層した複合膜であってもよい。一方、共通電極層１４５は、非晶質状態の窒化ハフニウム（ＨｆＮ）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ2）、フッ化ランタン（ＬａＦ3）などの遷移金属の窒化物や酸化物やフッ化物等の化合物、さらに、これらを積層した複合膜であってもよい。
なお、図１２０及び図１２５では、３つの素子部分を示したが、複数の素子が２次元的に配列されて集積されているようにしてもよい。例えば、基板の上に所定の間隔で配列された島状の金属酸化物層が形成された状態とし、これらを電極で接続することで、高集積化が容易に図れる。
１０１…基板、１０２…絶縁層、１０３…下部電極、１０４…強誘電体層、１０５…上部電極。

Claims (22)

  1. 基板の上に形成されて少なくとも２つの金属を含んだ金属酸化物から構成された所定の厚さの第１金属酸化物層と、
    この第１金属酸化物層の一方の面に接して形成された第１電極と、
    前記第１金属酸化物層の他方の面に接して形成された第２電極と、
    前記基板の上に形成された非晶質状態の非晶質層と、
    この非晶質層の上に形成されて結晶状態の導電性材料から構成された前記第１電極，この第１電極の上に形成された前記第１金属酸化物層，及びこの第１金属酸化物層の上に形成された前記第２電極より構成された複数の素子と、
    これら素子の間の前記非晶質層の上に接して形成されて前記金属酸化物から構成された分離層と
    を少なくとも備え、
    前記分離層により複数の前記素子が分離され、
    前記金属酸化物は、印加された電気信号により抵抗値が変化することを特徴とする２安定抵抗値取得装置。
  2. 請求項１記載の２安定抵抗値取得装置において、
    前記第１金属酸化物層と前記分離層とは、一体に形成されている
    ことを特徴とする２安定抵抗値取得装置。
  3. 請求項１または２記載の２安定抵抗値取得装置において、
    前記金属酸化物は、
    第１電圧値以上の電圧印加により第１抵抗値を持つ第１状態となり、
    前記第１電圧とは極性の異なる第２電圧値以下の電圧印加により前記第１抵抗値と異なる第２抵抗値を持つ第２状態となる
    ことを特徴とする２安定抵抗値取得装置。
  4. 請求項１または２記載の２安定抵抗値取得装置において、
    前記金属酸化物は、
    第１電圧値を超える電圧印加により第１抵抗値を持つ第１状態となり、
    前記第１電圧を超えない範囲の第２電圧値を超える電圧印加により前記第１抵抗値より高い第２抵抗値を持つ第２状態となる
    ことを特徴とする２安定抵抗値取得装置。
  5. 請求項１〜４のいずれか１項に記載の２安定抵抗値取得装置において、
    前記金属酸化物は、少なくとも第１金属，及び酸素から構成された基部層と、
    前記第１金属，第２金属，及び酸素からなり、前記基部層の中に分散された複数の微粒子と
    を少なくとも備えることを特徴とする２安定抵抗値取得装置。
  6. 請求項５記載の２安定抵抗値取得装置において、
    前記基部層は、前記第１金属，前記第２金属，及び酸素から構成され、化学量論的組成に比較して第２金属の組成比が小さい
    ことを特徴とする２安定抵抗値取得装置。
  7. 請求項５記載の２安定抵抗値取得装置において、
    前記基部層は、前記第１金属，前記第２金属，及び酸素の柱状結晶を含むことを特徴とする２安定抵抗値取得装置。
  8. 請求項５記載の２安定抵抗値取得装置において、
    前記金属酸化物は、
    前記基部層に接して配置され、少なくとも前記第１金属，及び酸素から構成され、柱状結晶及び非晶質の少なくとも１つである金属酸化物単一層を備える
    ことを特徴とした２安定抵抗値取得装置。
  9. 請求項８記載の２安定抵抗値取得装置において、
    前記金属酸化物単一層は、前記第１金属，前記第２金属，及び酸素の化学量論的組成に比較して第２金属の組成比が小さいことを特徴とする２安定抵抗値取得装置。
  10. 請求項８記載の２安定抵抗値取得装置において、
    前記金属酸化物単一層は、前記微粒子を含まないことを特徴とする２安定抵抗値取得装置。
  11. 請求項５〜１０のいずれか１項に記載の２安定抵抗値取得装置において、
    前記第１金属はチタンであり、前記第２金属はビスマスであり、前記基部層は、化学量論的組成に比較して過剰なチタンを含む層からなる非晶質状態であることを特徴とする２安定抵抗値取得装置。
  12. 請求項１１記載の２安定抵抗値取得装置において、
    前記第１電極は、
    ルテニウム、白金の少なくとも１つから構成され、
    同一材料による単層構造，複数材料による積層構造の少なくとも１つである
    ことを特徴とする２安定抵抗値取得装置。
  13. 請求項１〜１２のいずれか１項に記載の２安定抵抗値取得装置において、
    前記基板は導電性材料から構成されたものである
    ことを特徴とする２安定抵抗値取得装置。
  14. 請求項１３記載の２安定抵抗値取得装置において、
    前記第１電極と前記基板とは同一である
    ことを特徴とする２安定抵抗値取得装置。
  15. 請求項１〜１４のいずれか１項に記載の２安定抵抗値取得装置において、
    前記金属酸化物は、強誘電体であることを特徴とする２安定抵抗値取得装置。
  16. 請求項１〜１５のいずれか１項に記載の２安定抵抗値取得装置の製造方法であって、
    所定の組成比で供給された不活性ガスと酸素ガスとからなる第１プラズマを生成し、少なくとも第１金属及び第２金属から構成されたターゲットに負のバイスを印加して前記第１プラズマより発生した粒子を前記ターゲットに衝突させてスパッタ現象を起こし、前記ターゲットを構成する材料を堆積することで、前記第１金属，前記第２金属及び酸素から構成された金属酸化物からなる前記第１金属酸化物層を形成する第１工程を備え、
    前記第１プラズマは、電子サイクロトロン共鳴により生成されて発散磁界により運動エネルギーが与えられた電子サイクロトロン共鳴プラズマであり、
    前記基板は所定温度に加熱された状態とする
    ことを特徴とする２安定抵抗値取得装置の製造方法。
  17. 請求項１６記載の２安定抵抗値取得装置の製造方法において、
    前記金属酸化物からなる層の表面に、所定の組成比で供給された不活性ガスと反応性ガスとからなる第２プラズマを照射する第２工程を備え、
    前記第２プラズマは、電子サイクロトロン共鳴により生成されて発散磁界により運動エネルギーが与えられた電子サイクロトロン共鳴プラズマである
    ことを特徴とする２安定抵抗値取得装置の製造方法。
  18. 請求項１７記載の２安定抵抗値取得装置の製造方法において、
    前記反応性ガスは、酸素ガス、窒素ガス、フッ素ガス、水素ガスの少なくとも１つであることを特徴とする２安定抵抗値取得装置の製造方法。
  19. 請求項１６〜１８のいずれか１項に記載の２安定抵抗値取得装置の製造方法において、
    前記第１工程において、前記基板は、金属酸化物のキュリー点温度以下に加熱することを特徴とする２安定抵抗値取得装置の製造方法。
  20. 請求項１６〜１９のいずれか１項に記載の２安定抵抗値取得装置の製造方法において、
    前記基板に、前記プラズマにより生成されるイオンエネルギーを制御するための電圧を印加する
    ことを特徴とする２安定抵抗値取得装置の製造方法。
  21. 請求項１６〜２０のいずれか１項に記載の２安定抵抗値取得装置の製造方法において、
    前記第１金属はチタンであり、前記第２金属はビスマスである
    ことを特徴とする２安定抵抗値取得装置の製造方法。
  22. 請求項１６〜２１のいずれか１項に記載の２安定抵抗値取得装置の製造方法において、
    前記ターゲットは、少なくとも前記第１金属と前記第２金属と酸素とから構成されたものであることを特徴とする２安定抵抗値取得装置の製造方法。
JP2010066138A 2004-07-22 2010-03-23 ２安定抵抗値取得装置及びその製造方法 Expired - Fee Related JP5189613B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010066138A JP5189613B2 (ja) 2004-07-22 2010-03-23 ２安定抵抗値取得装置及びその製造方法

Applications Claiming Priority (35)

Application Number Priority Date Filing Date Title
JP2004214858 2004-07-22
JP2004214849 2004-07-22
JP2004214863 2004-07-22
JP2004214858 2004-07-22
JP2004214851 2004-07-22
JP2004214863 2004-07-22
JP2004214851 2004-07-22
JP2004214849 2004-07-22
JP2004319088 2004-11-02
JP2004319088 2004-11-02
JP2004357429 2004-12-09
JP2004357429 2004-12-09
JP2004361199 2004-12-14
JP2004361152 2004-12-14
JP2004361199 2004-12-14
JP2004361152 2004-12-14
JP2005006254 2005-01-13
JP2005006254 2005-01-13
JP2005010202 2005-01-18
JP2005010202 2005-01-18
JP2005052655 2005-02-28
JP2005052655 2005-02-28
JP2005068839 2005-03-11
JP2005068853 2005-03-11
JP2005068853 2005-03-11
JP2005068839 2005-03-11
JP2005070723 2005-03-14
JP2005070723 2005-03-14
JP2005091097 2005-03-28
JP2005091097 2005-03-28
JP2005097714 2005-03-30
JP2005097714 2005-03-30
JP2005111756 2005-04-08
JP2005111756 2005-04-08
JP2010066138A JP5189613B2 (ja) 2004-07-22 2010-03-23 ２安定抵抗値取得装置及びその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006524553A Division JP4559425B2 (ja) 2004-07-22 2005-07-21 ２安定抵抗値取得装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2010187004A JP2010187004A (ja) 2010-08-26
JP5189613B2 true JP5189613B2 (ja) 2013-04-24

Family

ID=35785326

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2006524553A Expired - Fee Related JP4559425B2 (ja) 2004-07-22 2005-07-21 ２安定抵抗値取得装置及びその製造方法
JP2010066138A Expired - Fee Related JP5189613B2 (ja) 2004-07-22 2010-03-23 ２安定抵抗値取得装置及びその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2006524553A Expired - Fee Related JP4559425B2 (ja) 2004-07-22 2005-07-21 ２安定抵抗値取得装置及びその製造方法

Country Status (7)

Country Link
US (3) US7696502B2 (ja)
EP (2) EP2348555B9 (ja)
JP (2) JP4559425B2 (ja)
KR (3) KR100932477B1 (ja)
CN (1) CN1860609A (ja)
TW (1) TWI375273B (ja)
WO (1) WO2006009218A1 (ja)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070024196A (ko) * 2005-08-26 2007-03-02 삼성전자주식회사 실리콘 박막 형성방법
KR101176543B1 (ko) * 2006-03-10 2012-08-28 삼성전자주식회사 저항성 메모리소자
JP2007335472A (ja) * 2006-06-12 2007-12-27 Nippon Telegr & Teleph Corp <Ntt> 金属酸化物素子及びその製造方法
JP2007335502A (ja) * 2006-06-13 2007-12-27 Nippon Telegr & Teleph Corp <Ntt> 金属酸化物素子及びその製造方法
JP4795873B2 (ja) * 2006-07-03 2011-10-19 日本電信電話株式会社 メモリ装置
JP2008021750A (ja) * 2006-07-11 2008-01-31 Matsushita Electric Ind Co Ltd 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ
JP5048350B2 (ja) * 2007-01-26 2012-10-17 日本電信電話株式会社 メモリ装置
KR100859587B1 (ko) * 2007-03-07 2008-09-23 삼성전자주식회사 강유전체 기록매체 및 그의 제조 방법과 이를 이용한정보저장장치
US8135975B2 (en) * 2007-03-09 2012-03-13 Analog Devices, Inc. Software programmable timing architecture
WO2008117494A1 (ja) * 2007-03-22 2008-10-02 Panasonic Corporation 記憶素子及び記憶装置
WO2008149605A1 (ja) * 2007-06-04 2008-12-11 Nec Corporation 抵抗変化素子およびこれを備えた半導体装置
JP2008306004A (ja) * 2007-06-07 2008-12-18 Fujitsu Ltd 半導体装置及びその製造方法
WO2009096363A1 (ja) * 2008-01-28 2009-08-06 Nec Corporation 抵抗変化型不揮発性記憶装置とその製造方法
JP5386374B2 (ja) * 2008-01-31 2014-01-15 パナソニック株式会社 光学的情報記録媒体及びその製造方法
FR2928663A1 (fr) * 2008-03-17 2009-09-18 Centre Nat Rech Scient Procede d'elaboration d'un film mince d'oxyde ou de silicate d'hafnium nitrure, compose de coordination utilise dans ce procede et procede de realisation d'un circuit electronique integre.
JP5395799B2 (ja) * 2008-09-12 2014-01-22 株式会社東芝 不揮発性記憶装置
US20100102369A1 (en) * 2008-10-29 2010-04-29 Seagate Technology Llc Ferroelectric memory with magnetoelectric element
US20100135061A1 (en) * 2008-12-02 2010-06-03 Shaoping Li Non-Volatile Memory Cell with Ferroelectric Layer Configurations
CN102136835B (zh) * 2010-01-22 2013-06-05 清华大学 温控开关、其应用方法及使用该温控开关的报警系统
CN102136836B (zh) * 2010-01-22 2013-02-13 清华大学 压控开关、其应用方法及使用该压控开关的报警系统
CN102439724B (zh) * 2010-01-28 2013-12-04 复旦大学 铁电阻变存储器及其操作方法、制备方法
US8362477B2 (en) * 2010-03-23 2013-01-29 International Business Machines Corporation High density memory device
US8981333B2 (en) 2011-10-12 2015-03-17 Panasonic Intellectual Property Management, Co., Ltd. Nonvolatile semiconductor memory device and method of manufacturing the same
US8569104B2 (en) * 2012-02-07 2013-10-29 Intermolecular, Inc. Transition metal oxide bilayers
US8866118B2 (en) * 2012-12-21 2014-10-21 Intermolecular, Inc. Morphology control of ultra-thin MeOx layer
JP6367035B2 (ja) * 2014-07-23 2018-08-01 国立研究開発法人産業技術総合研究所 不揮発性メモリ素子とその製造方法
US9754945B2 (en) * 2014-08-06 2017-09-05 Globalfoundries Inc. Non-volatile memory device employing a deep trench capacitor
CA2988184A1 (en) 2015-06-05 2016-12-08 Australian Advanced Materials Pty Ltd A memory structure for use in resistive random access memory devices and method for use in manufacturing a data storage device
JP2019012711A (ja) * 2015-11-19 2019-01-24 国立大学法人 東京大学 不揮発性メモリ素子、不揮発性メモリおよび不揮発性メモリの制御方法
US10109350B2 (en) * 2016-07-29 2018-10-23 AP Memory Corp., USA Ferroelectric memory device
GB201620835D0 (en) * 2016-12-07 2017-01-18 Australian Advanced Mat Pty Ltd Resistive switching memory
US10396085B2 (en) 2017-03-06 2019-08-27 Xerox Corporation Circular printed memory device with rotational detection
KR101912286B1 (ko) 2017-03-27 2018-10-29 삼성전기 주식회사 커패시터 부품
US10038092B1 (en) * 2017-05-24 2018-07-31 Sandisk Technologies Llc Three-level ferroelectric memory cell using band alignment engineering
US11107919B2 (en) 2017-08-31 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including ferroelectric layer having columnar-shaped crystals
DE102018108152A1 (de) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiterbauelement und herstellungsverfahren davon
KR20190067668A (ko) * 2017-12-07 2019-06-17 에스케이하이닉스 주식회사 저항 변화 소자
CN109545959A (zh) * 2018-10-16 2019-03-29 叶建国 一种存储器件及其制造方法
KR102146419B1 (ko) * 2018-10-18 2020-08-20 성균관대학교산학협력단 2 차원 소재를 포함하는 선택 소자
RU2700901C1 (ru) * 2019-02-07 2019-09-23 Федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский государственный электротехнический университет "ЛЭТИ" им. В.И. Ульянова (Ленина) Способ получения сегнетоэлектрических пленок Βа1-хSrхTiO3
KR102305342B1 (ko) * 2019-11-14 2021-09-24 울산과학기술원 2차원 강유전성 물질을 이용한 비휘발성 3진 메모리 소자 및 이의 제조 방법
KR102334601B1 (ko) 2020-01-03 2021-12-02 한남대학교 산학협력단 윷놀이를 이용한 언어 학습용 보드게임
KR102351336B1 (ko) 2020-01-29 2022-01-13 한남대학교 산학협력단 교육용 보드게임
WO2021262239A1 (en) * 2020-06-26 2021-12-30 Sandisk Technologies Llc Bonded memory devices and methods of making the same
US11903218B2 (en) 2020-06-26 2024-02-13 Sandisk Technologies Llc Bonded memory devices and methods of making the same
US11538817B2 (en) 2020-06-26 2022-12-27 Sandisk Technologies Llc Bonded memory devices and methods of making the same
WO2022084802A1 (ja) * 2020-10-20 2022-04-28 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の駆動方法
US20220199631A1 (en) * 2020-12-22 2022-06-23 Advanced Nanoscale Devices Ferroelectric semiconducting floating gate field-effect transistor
KR20230117966A (ko) 2022-02-03 2023-08-10 동서울대학교 산학협력단 윷놀이를 이용한 언어 학습용 보드게임

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4934390B1 (ja) * 1970-10-02 1974-09-13
US3796926A (en) 1971-03-29 1974-03-12 Ibm Bistable resistance device which does not require forming
US3795977A (en) 1971-12-30 1974-03-12 Ibm Methods for fabricating bistable resistors
JPS5637486B2 (ja) 1972-07-27 1981-09-01
JP2814416B2 (ja) 1992-06-23 1998-10-22 日本電信電話株式会社 プラズマ処理装置
JP2779997B2 (ja) 1993-03-22 1998-07-23 日本電信電話株式会社 プラズマ処理装置
JPH07263646A (ja) * 1994-03-25 1995-10-13 Mitsubishi Chem Corp 強誘電体ダイオード素子、並びにそれを用いたメモリー装置、フィルター素子及び疑似脳神経回路
JP3460095B2 (ja) * 1994-06-01 2003-10-27 富士通株式会社 強誘電体メモリ
JP2991931B2 (ja) 1994-07-12 1999-12-20 松下電器産業株式会社 半導体装置およびそれらの製造方法
JP3651932B2 (ja) * 1994-08-24 2005-05-25 キヤノン株式会社 光起電力素子用裏面反射層及びその形成方法並びに光起電力素子及びその製造方法
US5519235A (en) * 1994-11-18 1996-05-21 Bell Communications Research, Inc. Polycrystalline ferroelectric capacitor heterostructure employing hybrid electrodes
JP3476932B2 (ja) * 1994-12-06 2003-12-10 シャープ株式会社 強誘電体薄膜及び強誘電体薄膜被覆基板並びに強誘電体薄膜の製造方法
JPH08306806A (ja) * 1995-04-28 1996-11-22 Asahi Chem Ind Co Ltd 半導体装置及びその製造方法
JP3541331B2 (ja) * 1995-09-27 2004-07-07 富士通株式会社 強誘電体メモリセル
JPH10152397A (ja) 1996-11-18 1998-06-09 Nippon Telegr & Teleph Corp <Ntt> 常誘電体薄膜の形成方法
JPH10152398A (ja) 1996-11-18 1998-06-09 Nippon Telegr & Teleph Corp <Ntt> 強誘電体薄膜の形成方法
JPH10341002A (ja) 1997-06-06 1998-12-22 Oki Electric Ind Co Ltd 強誘電体トランジスタ、半導体記憶装置、強誘電体トランジスタの取扱い方法および強誘電体トランジスタの製造方法
JP3335303B2 (ja) * 1998-02-10 2002-10-15 シャープ株式会社 非線形素子及び表示装置
EP1153434A1 (en) * 1999-02-17 2001-11-14 International Business Machines Corporation Microelectronic device for storing information and method thereof
KR20010030023A (ko) * 1999-08-20 2001-04-16 마츠시타 덴끼 산교 가부시키가이샤 유전체막 및 그 제조방법
JP2001237387A (ja) * 2000-02-24 2001-08-31 Matsushita Electric Ind Co Ltd 強誘電体ゲートデバイスとその駆動方法
DE10104611A1 (de) * 2001-02-02 2002-08-14 Bosch Gmbh Robert Vorrichtung zur keramikartigen Beschichtung eines Substrates
JP3593049B2 (ja) * 2001-03-19 2004-11-24 日本電信電話株式会社 薄膜形成方法
US6676811B1 (en) * 2001-08-13 2004-01-13 The United States Of America As Represented By The Secretary Of The Air Force Method of depositing nanoparticles for flux pinning into a superconducting material
JP3571679B2 (ja) 2001-09-06 2004-09-29 日本電信電話株式会社 薄膜形成方法
US6623485B2 (en) * 2001-10-17 2003-09-23 Hammill Manufacturing Company Split ring bone screw for a spinal fixation system
US6759249B2 (en) 2002-02-07 2004-07-06 Sharp Laboratories Of America, Inc. Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory
JP4323156B2 (ja) * 2002-06-19 2009-09-02 株式会社日本触媒 微粒子含有金属酸化物膜およびその形成方法
EP1628352A4 (en) 2003-05-08 2009-07-22 Panasonic Corp ELECTRIC SWITCH AND MEMORY BLOCK WITH THIS
US6990008B2 (en) * 2003-11-26 2006-01-24 International Business Machines Corporation Switchable capacitance and nonvolatile memory device using the same
JP2005167064A (ja) * 2003-12-04 2005-06-23 Sharp Corp 不揮発性半導体記憶装置
US7833256B2 (en) * 2004-04-16 2010-11-16 Biedermann Motech Gmbh Elastic element for the use in a stabilization device for bones and vertebrae and method for the manufacture of such elastic element
JP2005347468A (ja) * 2004-06-02 2005-12-15 Matsushita Electric Ind Co Ltd 不揮発性メモリ
JP4365737B2 (ja) * 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
US7099141B1 (en) * 2005-06-06 2006-08-29 The United States Of America As Represented By The United States Department Of Energy Ceramic capacitor exhibiting graceful failure by self-clearing, method for fabricating self-clearing capacitor
US7942910B2 (en) * 2007-05-16 2011-05-17 Ortho Innovations, Llc Polyaxial bone screw

Also Published As

Publication number Publication date
US8088644B2 (en) 2012-01-03
TW200614375A (en) 2006-05-01
CN1860609A (zh) 2006-11-08
JP4559425B2 (ja) 2010-10-06
US7875872B2 (en) 2011-01-25
EP1770778B1 (en) 2012-03-14
EP1770778A4 (en) 2010-06-02
US7696502B2 (en) 2010-04-13
JP2010187004A (ja) 2010-08-26
TWI375273B (en) 2012-10-21
KR20080098083A (ko) 2008-11-06
KR20060061381A (ko) 2006-06-07
KR100781737B1 (ko) 2007-12-03
EP2348555B1 (en) 2013-01-23
US20100190033A1 (en) 2010-07-29
JPWO2006009218A1 (ja) 2008-05-01
EP1770778A1 (en) 2007-04-04
US20110097843A1 (en) 2011-04-28
WO2006009218A1 (ja) 2006-01-26
EP2348555A1 (en) 2011-07-27
US20070107774A1 (en) 2007-05-17
KR20070106047A (ko) 2007-10-31
KR100932477B1 (ko) 2009-12-17
KR100892967B1 (ko) 2009-04-10
EP2348555B9 (en) 2013-05-08

Similar Documents

Publication Publication Date Title
JP5189613B2 (ja) ２安定抵抗値取得装置及びその製造方法
KR100996191B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
CN104471702A (zh) 半导体铁电存储晶体管及其制造方法
KR20180105530A (ko) 강유전성 메모리 소자 및 이를 포함하는 크로스 포인트 어레이 장치
JP2008270313A (ja) 半導体記憶素子
WO2021112247A1 (ja) 不揮発性記憶装置、不揮発性記憶素子及びその製造方法
JP2006210525A (ja) 記憶素子及び回路素子
JP4978988B2 (ja) 金属酸化物素子
JP2008182154A (ja) メモリ装置
JP2007335472A (ja) 金属酸化物素子及びその製造方法
JP2008277827A (ja) 不揮発性メモリ素子及びその製造方法
JP2007042784A (ja) 金属酸化物素子及びその製造方法
JP5048350B2 (ja) メモリ装置
JP2007332397A (ja) 導電薄膜及びその製造方法
Hernandez Impact of Oxygen on the Conduction Mechanism Through Hf 0.5 zr 0.5 o 2 For Reram Memory Applications
JP2008182156A (ja) 金属酸化物素子及びその製造方法
Yang et al. Fabrication of one-transistor-capacitor structure of nonvolatile TFT ferroelectric RAM devices using Ba (Zr 0.1 Ti 0.9) O 3 gated oxide film
JP2007335502A (ja) 金属酸化物素子及びその製造方法
KR20050038298A (ko) 강유전 반도체를 기반으로 한 트랜지스터 구조
JP2008016513A (ja) メモリ装置
KR20050038658A (ko) 강유전 반도체를 이용한 비휘발성 메모리
KR20140135919A (ko) 비휘발성 메모리 소자
JP2003282834A (ja) キャパシタ、強誘電体メモリおよび電子機器
JPH10303386A (ja) 強誘電体薄膜の製造方法及び強誘電体薄膜素子

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111031

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111031

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120927

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130124

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160201

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 5189613

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160201

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees