TWI375273B - Device for obtaining two stable resistance values and process for producing it, and metal oxide film and process for producing it - Google Patents

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TWI375273B
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Description

1375273 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種二安定電阻値取得裝置及其製法、以 及金屬氧化物薄膜及其製法^ 【先前技術】 針對多媒體資訊化社會的擴大，乃至實現行動服務的硏 究開發，正盛行中。尤其是，記錄搭載於網路機器、資訊終 端上之資訊的裝置（以下稱爲記憶體），即是一重要的關鍵裝 ® 置。作爲搭載於行動終端上的記億體所需求的功能，必須有 高速動作、長期保持期間、耐環境性、低消耗電力乃至即使 切斷電源仍不會抹除所蓄積的資訊的功能，即必須爲非揮發 性。 以往，記憶體上大量使用有半導體裝置。其中之一，廣 泛使用有DRAM (動態隨機存取記億體）。DRAM之單位記憶 元件（以下稱爲記憶單元）中，由一個蓄積容量與一個 MOSFET(金氧半導體場效應電晶體）構成，利用從位元線取 ® 出對應蓄積於所選擇的記憶單元的蓄積容量的電荷狀態的 ‘ 電壓，作爲電性數位信號的「on」或「off」，用以讀出所 記憶的資料（參照賽門·季著：「半導體裝置的物理學」， 1981 年、（S.M.Sze，“Pysics of Semiconductor Devices’’，John Wiley andSo ns, Inc·);及舛岡富士雄著：應用物理第73卷 第9號第1 166頁，2004年）。 但在DRAM中，當切斷電源時將變得無法維持蓄積容量 的狀態，使得所蓄積的資訊會被抹除。換言之，DRAM係一 1375273 • 種揮發性的記億元件。另外，周知在dram中，還存在需要 再度寫入資料的刷新動作，以致使得動作速度降低的缺點。 作爲一種屬即使切斷電源仍不會使資料揮發的功能的 非揮發性記憶體，周知有ROM(唯讀記憶體），但其卻無法抹 除或變更所記錄的資料。另外，作爲一種可改寫的非揮發性 記憶體，已開發出使用EEPROM(可電力抹除可編程唯讀記 憶體）的快閃記憶體（Flash memory)(參照日本特開平 8-0 319 60號公報及舛岡富士雄著：應用物理第73卷第9號 Φ 第1 166頁，2004年）。快閃記憶體作爲一種實用性非揮發性 記憶體，已在很多領域得到廣泛使用〃 代表性快問記憶體的記憶單元，其MOS FET之閘極電極 部係由控制閘極與具漂浮閘極電極的複數層形成的堆積閘 極（Stack gate)構造所構成。該快閃記憶體中，藉由蓄積於漂 浮閘極上的電荷量，且利用MOSFET之臨限値的變化，即可 進行資料的記錄。 快閃記憶體之資料寫入，係利用讓施加高電壓於汲極區 ^ 域所產生的熱載流子越過閘極絕緣膜的能量障壁來進行。另 外，利用對閘極絕緣膜施加高電場以使 F-N(Fowler-Nordheim)通道電流流動，並從半導體基板對漂 浮閘極注入電荷（一般爲電子），用以進行資料的改寫。而資 料的抹除係利用對閘.極絕緣膜施加反方向的高電場，從漂浮 閘極抽取電荷來進行。 快閃記憶體不需要如DR AM的刷新動作，但另一方面卻 有因使用F-N通道現象而使得資料寫入及抹除所需時間相 1375273 . 較於DRAM以相差一個等級的方式增長的問題。又，當反複 進行資料寫入·抹除時’其閘極絕緣膜將發生劣化，所以有 改寫次數受到某種程度的限制的問題。 針對上述快閃記億體’作爲一種新型非揮發性記憶體， 使用鐵電體的分極的鐵電體記憶體（以下稱爲Fe RAM(鐵電 RAM))、及使用強磁性體的磁性電阻的強磁性體記憶體（以下 稱爲MRAM(磁阻RAM))等已受到廣泛的注目，並得到廣泛 的硏究。其中，FeRAM亦有已用於實用者，若能解決諸多 # 問題，不僅是可搬型記憶體，還可期待取代邏輯DRAM » 鐵電體具有以氧化物鐵電體（亦稱爲鐵電體陶瓷）與聚 偏二氟乙烯（PVDF)爲代表的高分子鐵電體、BaMgF4等的氟 化物鐵電體。氧化物鐵電體與氟化物鐵電體係藉由承擔分極 之原子的略微變位而引起分極反轉。另一方面，在高分子鐵 電體中，藉由以共價鍵很長地鍵結的分子鏈的構造（鍵結狀 態）變化爲原始過程的每個分子鏈的旋轉，以引起分極反轉。 氧化物鐵電體係分類爲：BaTi03、PbTi03等的鈣鈦礦構 ® 造（Perovskite) ; LiNb03、LiTa03等的假鈦鐵礦構造 (Pseudo-ilmenite); PbNb306、Ba2NaNb5015 等的鎢銅（TB)構 造（Tumgsten-bronze); SrBi2Ta203、Bi4Ti30 丨 2 等的鉍層狀構 造（Bismuth layer-structure ferroelectric, BLSF)等； La2Ti2〇7等的燒綠石構造（Pyrochlore)。 另外，高分子鐵電體，始自聚偏二氟乙烯（PVDF)，具有 1，1-二氟乙烯（PDV)與三氟乙烯的共聚物的 P(VDF/TrEF) 等，係由高分子的聚合反應所製作。就鐵電體之詳細內容， 1375273 • 請參考（鹽寄忠監修著：「鐵電體材料的開發與應用」、CMC 出版）。 上述鐵電體材料中，主要於FeR AM使用氧化物鐵電 體。又，在氧化物鐵電體中常使用者，係在具鈣鈦礦構造的 鐵電體（以下稱爲鈣鈦礦型鐵電體）中，仍爲由 Pb(Zr，Ti)03(PZT)所代表的鉛系鐵電體。但是，含鉛物或鉛 氧化物係受勞動安全衛生法限制的材料，恐有對生態環境的 影響及增大環境負荷等的懸念。所以從生態學的知識及公害 ® 防止層面考慮，在歐美已逐漸成爲限制對象。 近年來，從減輕環境負荷的必然性著眼，以非鉛系（無 鉛）來匹敵鉛系鐵電體的性能的鐵電體材料，已受到全世界 的廣泛注目，其中，無鉛鈣鈦礦型鐵電體及鉍層狀構造鐵電 體（BLSF)受到期望。但是與鉛系鐵電體比較，其分極量小且 成膜法、加工法等均有諸多問題，亦屬不爭的事實。 作爲快閃記憶體的替代品而受到期待的FeR AM，主要 分類爲堆積型與FET型。堆積型亦稱爲一電晶體一電容型 ® FeR AM，從該構造起包括具第127圖所示堆積型電容器者、 具平面型電容器者及具立體型電容器者。另外，在堆積型中 具有一電晶體一電容型FeR AM或將此二個重疊以使動作安 定化的二電晶體二電容器型FeRAM。 第127圖所示堆積型FeRAM，係於半導體基板12701 上具備源極12702、汲極12703、介由閘極絕緣膜12704所 設的閘極電極1 2705構成的MOS電晶體，而由下部電極 12711、鐵電體構成的介電體層12712、上部電極12713構成 1375273 的電容器連接於MOS電晶體的源極1 2702。第127圖之例 中，藉由源極電極1 2706將上述電容器連接於源極1 2702 上。另外，在汲極12703上連接汲極電極127 07，並連接電 流計。 此等構造係利用檢測出鐵電體構成的介電體層12712的 分極方向作爲流動於源極-汲極間（通道12721)的電流，使其 具有取出作爲「on」或「off」的資料的功能。鐵電體的分 極，因其即使未施加電壓亦可予以保持，故具有非揮發性， • 但該構造中具有在資料讀出時破壞了資料、而需要進行資料 的再寫入乃至缺乏高速性的問題，或一個元件的佔有面積較 大而不適合於高積體化的缺點。 針對上述堆積型FeRAM，FET型FeRAM則作爲擔負下 —世代的FeRAM而受到期待。FET型FeRAM亦稱爲一電晶 體型FeRAM，從該構造起具有取代MOSFET的閘極電極與 通道區域的閘極絕緣膜而配置鐵電體膜的MFS(金屬·鐵 電·半導體）型FeRAM，在MOSFET的閘極電極上配置鐵電 ® 體膜的MFMIS(金屬.鐵電.金屬·絕緣器.半導體）型 FeRAM，及在MOSFET的閘極電極與閘極絕緣膜間配置鐵電 體膜的第128圖所示MFIS (金屬·鐵電·絕緣器·半導體） 型FeRAM等的一電晶體型FeRAM (參照豬俣浩一郎、田原修 —、有本由弘編，「MR AM技術-從基礎至LSI應用」'賽 佩克）。 第128圖所示MFIS中，在半導體基板12801上具有源 極12802及汲極12803，在配置於源極.汲極間的閘極絕緣 1375273 膜128 04上具備鐵電體構成的介電體層128 05，在介電體層 12805上具備閘極電極1 2 806。源極電壓係介由源極電極 12807而施加於源極1 2802上，電流計則介由汲極電極12808 連接於汲極1 2803上》 此等FeRAM係於MOSFET的動作上應用鐵電體的分極 者，藉由分極狀態，製作出於閘極絕緣膜12804正下方的半 導體表面形成有通道12 82 1的情況，及未形成通道的情況的 狀態，讀取此時之源極-汲極間的電流値，而具有取出作爲 Φ 電性數位信號的「on」或「off」的功能。 FET型FeRAM中，就其動作原理，從即使進行資料讀 出，鐵電體的分極量仍無變化的情況可知，可進行非破壞讀 出，所以可期待高速動作。另外，與一電晶體一電容型FeRAM 比較，其專有面積亦可減小，所以具有有利於高積體化的特 徵。但實際上，在一電晶體型FeRAM中的MFIS型FeRAM(第 1 28圖）中，在鐵電體膜與半導體間具有閘極絕緣膜，所以其 將產生抵消鐵電體的分極量的減分極電場。 ® 又，爲實現上述構成，在一般爲非晶質（amorphous)的絕 緣膜上，成膜具分極特性與定向性的高品質的高介電體。但 是使用其後說明之已存成膜手法，不易在絕緣膜上形成高定 向性的鐵電體。因此，由習知技術製作之MFIS型FeRAM， 無法藉由減分極電場維持分極，故無法長時間保持資料。 又，在形成於半導體上之絕緣膜的品質差的情況下，因電場 產生的漏電流，將造成鐵電體的分極量的進一步降低。基於 此等原因，在現狀之MFIS型FeRAM中，作爲記憶體之動作 1375273 的資料保持期間（資料壽命）僅能維持1 〇日左右，現實與實 用相去甚遠。 但是，在MFIS型FeRAM中，可在結晶的金屬電極（一 般爲Pt或SrRU〇2等）上形成鐵電體，所以如MFIS型FeRAM 構造般可在絕緣膜上形成無需形成鐵電體的高品質成膜。但 該鐵電體至今尙未提出對金屬上安定進行成膜的方法，仍將 造成半導體上之絕緣膜的減分極電場引起的分極降低的問 題，而無法實施長期之記憶體保持。 # 另一方面，MFS型FeRAM中，因爲不需要半導體上之 絕緣膜，所以原理上可回避減分極電場引起的分極降低。但 在溶膠凝膠法或MOCVD法等的鐵電體成膜方法中，需要有 高溫的成膜溫度，所以使得矽等的半導體表面被氧化或變 質，而在界面形成大量的氧化膜或缺陷。其結果在半導體與 鐵電體之界面形成有氧化膜（界面氧化膜）的情況，與MFIS 型FeRAM相同將會產生減分極電場。 即使未形成界面氧化膜，在界面形成有大量缺陷準位的 ® 情況下，蓄積電荷的電荷影響增大，使得無法進行正確的記 憶體動作。另外，在形成之鐵電體膜的品質低的情況下，則 有很多在膜中流動大量的漏電流而無法保持長期間的分極 特性的情況的報告。 上述FeRAM等中，氧化物介電體對基體上的形成相當 重要。迄今爲止，嘗試過各種形成裝置及各種薄膜形成方 法β例如，可舉出包含溶膠-凝膠（so卜gel)法與有機金屬熱分 解（Metal-organic deposition : MOD)的化學容液沉積法 -12- 1375273 (Chemical solution deposition: CSD)' 有機金屬化學氣相沉 積法（Metal-organic chemical vapor deposition ： MOCVD 或 MOVPE)' 脈衝雷射沉積法（Pulselaser deposition: PLD)、液 體噴霧化學沉積法（Liquid source misted chemical deposition : LSMCD)、電氣泳動沉積法（Electro-phoretic deposition: EPD)' 高頻擺鍍法（rf-sputtering、亦稱爲 RF 擺 鍍法或磁控管濺鍍法）' ECR濺鍍法（Electron cyclotron resonance sputtering)等。 此等成膜方法中之主流方法，係稱爲溶膠凝膠法或MOD 法的CSD法。CSD法係將鐵電體之基材溶解於有機溶媒中， 反複將此塗敷、燒結於基體上以形成膜的方法，具有可簡單 地在較大面積上形成鐵電體膜的特徵。CSD法係利用控制塗 敷之溶液的組成，而可形成具任意組成的鐵電體膜，其有來 自大量的硏究機構的報告。 但該方法具有根據塗敷之基體而有濕潤性差乃至無法 形成膜的情況，及在形成之膜中殘留用於溶液的溶媒，以致 無法獲得良好的成膜品質等的問題。另外，在該CSD法中， 需要將燒結用的溫度增高至較鐵電體膜的居里溫度還高，所 以在溫度及周遭環境的控制差的情況下，會有根本無法獲得 良好特性的膜的問題。 另外，亦嘗試採用CSD法以外之方法的鐵電體膜的形 成。例如，利用以激元雷射等的強力雷射光源來濺射鐡電體 原料的靶子，而可形成良好成膜品質的鐵電體膜的PLD法， 已受到廣泛注目。但該方法中，在靶子面內之雷射光照射部 1375273 的成膜品質。因此’上述習知濺鍍法中，將追加稱爲退火的 步驟，從而有增加製程上的煩雜性的問題。另外在該退火步 驟中’爲控制成能獲得一定的成膜品質，需要嚴密管理溫度 等的條件。此外’還有根據形成之膜的材質而無法進行退火 處理的情況。 另外，作爲改善濺鍍膜的成膜品質的方法，具有藉電子 迴轉加速器共振放電（ECR)產生電漿，將利用該電漿的發散 磁場所製成的電漿流照射於基板上，同時，在靶子與接地間 Φ 施加高頻或負的直流電壓，將在上述ECR產生的電漿流中 的離子引入靶子並使其撞擊進行濺射，將膜沉積於基板上之 ECR濺鍍法。 在習知濺鍍法中，若非爲0.1 Pa或其以上的氣體壓力， 則無法獲得安定的電漿，相對於此，在ECR濺鍍法中，具 有以O.lPa台的壓力獲得安定的ECR電漿的特徵。另外，該 ECR濺鍍法，係藉由高頻或負的直流高電壓，使由ECR生 成之粒子接觸於靶子上以進行濺射，所以可以低壓力進行濺 •鍍。 在ECR濺鍍法中，將ECR電漿流與被濺射的粒子照射 於基板上。ECR電漿流中的離子，係藉由發散磁場而具有 10eV〜數10eV的能量。另外，以使氣體成爲分子流而飛散 的低壓力生成並輸送電漿，所以到達基板的離子的離子電流 密度亦可取爲較大。據此，ECR電漿流中的離子，在對被雜 射而飛來至基板上的原料粒子供給能量的同時，還促進原料 粒子與氧的結合反應，以改善所沉積之膜的成膜品質。 1375273 在ECR濺鍍法中，具有可以低基板溫度形成高品質的 膜的特徵。以ECR濺鍍法可否沉積高品質的薄膜，例如， 請參照日本專利第28 1441 6號公報、專利第2779997號公報 及「天澤等的 J.Vac.Sci.Technol.，B17，no.5,2222( 1 999).」。 又，ECR濺鍍法，其膜的沉積速度較爲安定，所以適合於良 好控制膜厚以形成閘極絕緣膜等的極薄膜。另外，由ECR 濺鍍法所沉積之膜的表面形態，在原子量度的指令中屬平 坦。因此該ECR濺鍍法，不僅是可應用於高介電率閘極絕 • 緣膜的形成，而且對上述FeRAM所需要的鐵電體膜的形成 及金屬電極膜的形成均是有用的方法。 有關使用ECR濺鍍法的鐵電體膜的檢討，亦有數個報 告。例如，在日本特開平10-152397號公報、特開平10-152398 號公報及「松岡等的 J.Appl.Phys.，76(3)，1 768，（1994)·」中， 報告有含鋇或緦的鐵電體的製造。另外，在「渡津等的「粉 體及粉末冶金」、第44號第86頁、1997年」中，則有有關 BaiNaNisOis 的 報 告。還有 「 增本等 的 癱 Appl.Phys.Lett.，58,243，（1991)」的報告。 但在習知技術中，即使使用ECR濺鑛法，前輩等仍是 根據與習知濺鍍方法相同的方法所捕捉到的思想來選擇條 件，打算形成由鐵電體材料構成的膜。因此在習知技術中， 即使使用ECR濺鍍法以形成鐵電體膜，仍無法顯示可適用 於FeRAM的良好鐵電性。 對圍繞上述記憶體的狀況，提出不是根據利用鐵電體的 分極量以使半導體狀態變化（形成通道）等的效果來實現記 -16- 1375273 憶體，而是如第129圖所示，使直接形成於半導體基板12901 上部的鐵電層1 2902的電阻値變化，其結果用以實現記憶體 功能的技術（參照日本特開平7-263646號公報）。鐵電層 12902的電阻値的控制，係利用在電極12903與電極1 2904 之間施加電壓所進行。 【發明內容】 (發明所欲解決之課題） 但第129圖所示專利文獻6中所提出的構造，與上述 ® MFS型FeRAM的閘極電極正下方相同，成爲在基板上具備 鐵電層的構造。因此，在第129圖所示元件中，可預見不僅 在MFS型FeRAM的製造過程中成爲最大問題的半導體上的 優良品質的鐵電層的形成有困難，而且還會在半導體與鐵電 層之間形成半導體氧化物，以致產生減分極電場或產生大量 的缺陷，而對特性產生大的影響，從而將不能進行長期間的 資料保持。實際上在第129圖所示元件中，只能達成2分鐘 程度的保持時間，且勉強能進行一分鐘程度的資料再寫入。 ® 第1 29圖所示元件中所見的電流電壓滯後，係在半導體 基板12901與鐵電層1 2902的界面產生的缺陷上，因捕獲（陷 阱）電子或電洞而被引起。因此，專利文獻6中，以關連於 電氣傳導的載流子數少的材料爲較佳，且半導體基板12901 較爲適宜。但因使用界面缺陷之載流子陷阱現象，若捕獲之 陷阱增多的話，藉由隨陷阱增加而增加的漏電流，造成資料 保持時間縮短。相對於此，若在半導體基板1 29 0 1上無界面 地形成鐵電層1 2902，以減少漏電流，則未發現有載流子的 -17- 1375273 捕獲’則使得記憶體效果的消失。根據此等矛盾，在第129 圖所示元件中，原理上不適宜進行長時間的記憶保持。 本發明係爲解決上述問題點而完成者，其目的在於，提 供一種可構成可更爲安定進行記憶保持的記憶裝置等，可使 用金屬氧化物獲得安定動作的元件。 (解決課題之手段） 本發明之二安定電阻値取得裝置，至少具備：形成於基 板上且由至少含有二個金屬的金屬氧化物構成的指定厚度 • 的第1金屬氧化物層：形成於該第1金屬氧化物層之一面的 第1電極；及形成於該第1金屬氧化物層之另一面的第2電 極。 在上述二安定電阻値取得裝置中，還可在第1金屬氧化 物層之另一面具備與第2電極分開形成的第3電極。該情 況，可藉由第1.電極構成的閘極電極、第2電極構成的源極 電極及第3電極構成的汲極電極，構成3端子元件》 在上述二安定電阻値取得裝置中，至少具備：形成於基 ^ 板上且由金屬氧化物構成的指定厚度的第2金屬氧化物層； 及設於該第2金屬氧化物層的第4電極；且第1電極、第1 金屬氧化物層、第2金屬氧化物層及第4電極，可依此等次 序串聯連接。 上述二安定電阻値取得裝置中，還可具備接觸於第1金 屬氧化物層之一面及另一面的至少一面所形成的絕緣層。另 外，還可具備接觸於第2金屬氧化物層之一面及另一面的至 少一面所形成的絕緣層。上述二安定電阻値取得裝置中，至 -18- 1375273 (發明效果） 如上述，根據本發明，在至少含有二個金屬的金屬氧化 物構成的指定厚度的第1金屬氧化物層的一面準備第1電 極，而於另一面準備第2電極用以構成元件，所以可獲得如 下優良的效果，即、可提供一種可構成能更爲安定進行記億 保持的記憶裝置等的使用金屬氧化物而可獲得安定的動作 的元件。 【實施方式】 以下，參照圖面說明本發明之實施形態。第1A圖爲槪 要顯示本發明之實施形態的二安定電阻値取得裝置的構成 例的模式剖視圖，第1B圖爲部分剖視圖。以下，說明應用 於使用顯示鐵電體特性的金屬氧化物層（鐵電層104)的鐵電 體元件的情況。第1 A圖所示元件，例如，在由單結晶矽構 成的基板101上具備絕緣層102、下部電極103、如由Bi與 Ti與Ο構成的膜厚30〜2〇Onm程度的鐵電層104及上部電 極 105 〇 基板101可由半導體、絕緣體、金屬等的導電性材料的 任一者構成。在由絕緣材料構成基板101的情況，亦可省去 絕緣層102。另外，在由導電性材料構成基板ιοί的情況， 亦可省去絕緣層102、下部電極103，該情況下，由導電性 材料構成的基板101，成爲下部電極》 下部電極103、上部電極105，例如，若由含白金（Pt)、 釕（RU)、金（Au)、銀（Ag)等的貴金屬的遷移金屬的金屬構成 即可。另外，下部電極103、上部電極105，亦可爲氮化鈦 -22 - 1375273 當電壓値成爲約〇.7V或其以下時，電流値亦轉向減少，但 此時之正電流相較於前者的情況成爲易流動的狀態，其電流 値在0.1V，約爲UA/cm2(約爲前者的1〇〇倍）。當施加電壓 返回爲零時，電流値亦成爲零。 然後’對上部電極105逐漸施加負電壓。在該狀態下， 負電壓小時’繼續前面的經歷而流動較大的負電流。但當施 加負電壓至-0.5 V時，負電流突然開始減少，其後即使施加 負電壓至-1 V’其負電流値仍繼續減少。最後當使從_1V朝 ^ 向〇、所施加的負電壓減少時，負電流値亦同時進一步減 少’返回爲零。該情況時，負電流的流動困難，在-Ο」V， 約爲-0.035 A/cm2。 如上述說明之流動於鐵電層1.04中的電流的滯後，可解 釋爲是’發現其原因在於藉由施加於上部電極105的電壓而 使鐵電層1 04的電阻値變化所成。藉由施加某—定以上大小 的正電壓VW1，以使鐵電層1〇4遷移至容易流動電流的「低 電阻狀態」（資料「1」）。相反，則認爲是藉由施加某一定 ^ 大小的負電壓VWG，以使鐵電層1〇4遷移至不容易流動電流 的「高電阻狀態」（資料「0」）。 在鐵電層1 04上存在有此等低電阻狀態及高電阻狀態的 二個安定狀態，各個狀態只要未施加上述一定以上的正或負 的電壓，即維持各狀態。又，Vw,値約爲+1V程度，Vwo値 約爲-1 V程度，而高電阻狀態與低電阻狀態的電阻比約爲1 〇 〜100程度。如上述，使用由電壓開關鐵電層104的電阻的 現象，並藉由第1A及1B圖所示鐵電體元件而可實現可以非 -25- 1375273 揮發性進行非破壞讀出動作的功能元件。 第1A圖所示鐵電體元件，當使用DC電壓時，依如下 方式進行記憶體動作。首先，施加VWI或其以上大小的正電 壓，以使鐵電層1 〇4遷移至低電阻狀態。此作爲記億體而對 應於寫入資料「‘1」的情況。該資料「1」可藉由觀測讀出電 壓Vr的電流値JR1來讀出。重要的是，Vr係狀態未作遷移 下的盡量小的値，且選擇能充分表現電阻比的値（上述例 中’ 0.1 V程度較爲妥當）。藉此，不會破壞低電阻狀態、即 ® 資料「1」，而可進行任意次的讀出。 另一方面，藉由施加vWQ或其以上大小的負電壓，以使 鐵電層104遷移至高電阻狀態，即可寫入資料「〇」。與該 狀態之讀出完全相同，可藉由觀測讀出電壓V R的電流値j R 0 來進行（Jri/Jrq与10〜100)。另外’在電極間未通電的狀態 下，因鐵電層1〇4保持各狀態而具有非揮發性，除寫入時與 讀出時以外無需施加電壓。又，本元件亦可用作爲控制電流 的開關元件。 ® 在此’第3圖顯示第1A圖所示鐵電體元件的資料保持 特性。例如，對上部電極105施加正電壓VW1，在遷移至第 2圖所示低電阻狀態（資料「1」）後，施加讀出電壓v R並觀 測電流値JR1。其次，利用對上部電極105施加負電壓Vw〇 , 使其遷移至局電阻.狀態，而設爲寫入資料「〇」的狀態，其 後於每一定時間對上部電極105施加讀出電壓Vr,並觀測 電流値Jrg。作爲鐵電體元件的ΟΝ/OFF比，表示爲jri/Jr〇 的値’所以在第3圖中顯示，以JR1/JR()的値爲縱軸，隨藉 -26 - 1375273 由上述觀測獲得之Jr 1 /】RQ値的時效的變化。 所觀測之ΟΝ/OFF比，顯示隨時效而漸漸減少的傾向， 但爲可充分進行資料判斷的範圍。從第3圖中黒色圓點所示 觀測結果的外插直線（虛線）預見的1000分鐘後的ON/OFF 比，爲2 1左右，在該時點亦可進行判斷。如此，根據第！ a 圖所示鐵電體元件，可知至少具有1000分鐘的保持時間》 另外，以上之實施形態中，所施加之電壓爲直流，但施加適 當寬幅與強度的脈衝電壓亦可獲得相同的效果。 其次，說明第1A圖所示鐵電體元件的製法。又，以下 之說明中，以ECR電漿濺鍍法爲例說明各薄膜的形成方法， 但不侷限於此，其當然亦可使用其他的成膜技術或方法。 首先，如第4A圖所示，.準備主表面爲面方位（100)且電 阻率爲1〜的p形矽構成的基板101，藉由硫酸與過 氧化氫水的混合液、純水及稀氟化氫水洗淨基板1 0 1的表面 後進行乾燥。接著，設爲在已洗淨且乾燥的基板1 〇 1上形成 絕緣層102的狀態。在該絕緣層102的形成中，使用上述 ECR濺鍍裝置，使用純矽（Si)作爲靶子，且藉由使用氬（Ar) 與氧氣作爲電漿氣體的ECR濺鍍法，在基板101上形成覆 被表面之程度的Si-Ο分子的金屬模式絕緣層102。 例如，以流量20sccm程度將氬氣導入設定爲l(T5Pa台 的內部壓力的電漿生成室內，使內部壓力成爲1〇'3〜l〇'2Pa 程度，在此，利用供給2.45GHz的微波（500W程度）與0.0875T 的磁場的電子迴轉加速器共振放電條件，設置成在電漿生成 室內生成Ar電漿的狀態。又，seem係流量的單位，顯示0°C· -27 - 1375273 1氣壓的流體在一分鐘內流過1cm2。另外，T(特思拉）係磁 束密度的單位，1Τ=100 00高斯。 根據上述所生成的電漿，藉由磁性線圈的發散磁場而從 電漿生成室放出至處理室側。另外，藉由高頻電源對配置於 電漿生成室的出口的矽靶子供給13.56MHz的高頻電力（例 如，500W)。藉此，Ar離子撞擊於矽靶子上而引起濺射現象， 以使Si粒子飛散。從靶子上飛散出的Si粒子，與由電漿生 成室放出的電漿及被導入而由電漿所活性化的氧氣一起到 • 達基板101的表面，且由所活性化的氧進行氧化而成爲二氧 化矽。藉由上述，可成爲於基板1〇1上形成二氧化矽構成的 如膜厚l〇〇nm程度的絕緣層102的狀態（第4A圖）。 又，絕緣層102係在施加電壓於其後形成之下部電極 103與上部電極105時，用以絕緣以防止在基板101上洩漏 電壓，乃致影響所需電氣特性者。例如，可使用藉由熱氧化 法氧化矽基板表面所形成的氧化矽膜作爲絕緣層1 02。絕緣 層102只要能保持絕緣性，亦可由氧化矽以外的其他絕緣材 ® 料構成，另外，絕緣層102的膜厚不限於lOOnm，亦可較此 薄或厚。絕緣層102係在依上述ECR濺射的膜形成中，雖 未對基板進行加熱，但亦可邊加熱基板101邊形成膜》 在如上述般形成絕緣層102後，接著藉由使用純釕（Ru) 作爲靶子的相同ECR濺鍍法，在絕緣層102上形成钌膜， 如第4B圖所示，成爲形成下部電極1 〇3的狀態。針對釕膜 的形成進行詳細說明，在使用由釕構成的靶子的ECR濺鍍 裝置中，例如，首先將形成絕緣層的矽基板加熱至400°C， -28 - 1375273 並例如以流量7SCCm將屬稀有氣體的氬氣導入電漿生成室 內，此外並以流量5sccm導入氙氣，將電漿生成室內部設定 爲例如1〇_2〜l(T3Pa台的壓力。 接著，將電子迴轉加速器共振放電條件的磁場供給電漿 生成室內後，將2.45GHz的微波（例如，500W)導入電漿生成 室內，設置成在電漿生成室內生成Ar與Xe的ECR電漿的 狀態。所生成之ECR電漿係藉由磁性線圈的發散磁場而從 電漿生成室放出至處理室側。另外，對配置於電漿生成室的 Φ 出口的釕靶子，供給13.56MHz的高頻電力（例如，50 0W)。 藉此引起濺射現象，以使Ru粒子從釕靶子飛散。從釕靶子 上飛散出的Ru粒子，到達並沉積於基板101的絕緣層102 的表面。 藉由上述，可獲得在絕緣層102上形成例如膜厚10nm 的下部電極層103的狀態（第4B圖）。下部電極層103係在 和其後形成之上部電極1 05間施加有電壓時，可施加電壓於 鐵電層104者。因此，只要具有導電性，亦可由釕以外構成 ® 下部電極103，例如，亦可由白金構成下部電極1〇3。周知 若在二氧化矽上形成白金膜則容易剝離，但爲防止此現象， 若爲介由鈦層、氮化鈦層或釕層等形成白金層的積層構造即 可。另外，下部電極103的膜厚亦不限於i〇nm，可較此厚 或薄β 如上述’在藉由ECR濺鍍法形成釕膜時，雖將基板1〇ι 加熱爲400 °C ’但亦可不加熱。只是在未進行加熱的情況， 釕對二氧化矽的密接性降低，所以恐有發生剝離的擔憂，爲 -29- 1375273 預防此現象，以加热基板來形成膜的方法爲較佳。 在如上述般形成下部電極103後，藉由使用由Bi與Ti 的比例爲4 : 3的氧化物燒結體（Bi-Ti-O)構成的靶子，並使 用氬（Ar)與氧氣作爲電漿氣體的ECR濺鍍法，如第4C圖所 示，成爲以覆被表面的程度在下部電極103上形成鐵電層 104的狀態。 詳細敘述鐵電層104的形成，首先，設爲在30(TC〜 700°C的範圍加熱基板101的狀態。另外，例如以流量20sccm • 將屬稀有氣體的氬氣導入電漿生成室內，設定爲例如1(Γ3〜 10_2Pa台的壓力。在該狀態下，將電子迴轉加速器共振放電 條件的磁場供給電漿生成室內後，將2.45GHz的微波（例如， 5 00 W)導入電漿生成室內，藉由該微波的導入，設置成在電 漿生成室內生成ECR電漿的狀態。 所生成之ECR電漿係藉由磁性線圈的發散磁場而從電 漿生成室放出至處理室側。另外，對配置於電漿生成室的出 口的燒結體靶子，供給13.56MHz的高頻電力（例如，500W)。 ® 藉此使Ar粒子撞擊於燒結體靶子上而引起濺射現象，以使 Bi粒子與Ti粒子飛散。 從燒結體靶子上飛散出的Bi粒子與Ti粒子，與由電漿 生成室放出的ECR電漿及藉由所放出的電漿所活性化的氧 氣一起到達被加熱之下部電極1〇3的表面，且由所活性化的 氧進行氧化。又，作爲反應氣體的氧氣（〇2)，如下述說明， 係與氬氣分開被導入，例如，以流量Isccm導入。燒結體靶 子含有氧，藉由供給氧可防止沉積之膜中的氧不足。利用如 -30 - 1375273 上述說明之ECR濺鍍法的膜形成，例如，可獲得形成膜厚 40nm的鐵電層104的狀態（第4C圖）。 又，亦可對形成後之鐵電層104照射惰性氣體與反應性 氣體的ECR電漿，以改善成膜品質。反應性氣體不限於氧 氣，可使用氮氣、氟氣 '氫氣。另外，該膜質的改善亦可應 用於絕緣層102的形成》在以基板溫度爲300 °C或其以下的 更低溫度條件形成鐵電層104後，在氧氣環境中等的適當氣 體環境中，退火（加熱處理）形成後之鐵電層104，亦可極大 •地改善膜質的特性。 在如上述般形成鐵電層104後，如第4D圖所示，利用 設成在鐵電層104上形成由指定面積的Au構成的上部電極 1 05的狀態’即可獲得使用本實施形態之金屬氧化物薄膜構 成的層的元件。上部電極105可藉由依熟知的剝落法與電阻 加熱真空蒸鍍法的金的沉積來形成。又，上部電極105，例 如亦可使用Ru、Pt、TiN等的其他金屬材料或導電性材料。 又’在使用Pt的情況，具有密接性差且被剝離的可能性， ® 所以作爲Ti-Pt-Au等的不易剝離的構造，需要在其上進行光 微影或剝落處理等的圖案處理，以形成具有指定面積的電 極0 以上說明之依ECR濺鍍的各層的形成，可使用如第5 圖所示的ECR濺鍍裝置。以下說明第5圖所示的e_cr濺鍍 裝置，首先，具備處理室501及與此處理室501連通的電漿 生成室502。處理室501連通未圖示的真空排氣裝置，並藉 由真空排氣裝置將電漿生成室502及處理室501內部一起真 1375273 空排氣。在處理室501設置固定膜形成對象的基板101 基板保持器504 *基板保持器504係藉由未圖示的傾斜 機構傾斜所需角度，且可旋轉。利用使基板保持器504 並旋轉，可提高所沉積之材料所成膜的面內均勻性及段 被性。 另外，在導入來自處理室501內的電漿生成室502 漿的開口區域，具備以包圍開口區域的方式形成的環狀 505。靶子505係載置於絕緣體構成的容器505a內，其 Φ 面露出於處理室501內。另外，高頻電源522介由匹配 521連接於靶子505,例如，可施加13.56MHz的高頻。 子505爲導電性材料的情況，亦可施加直流的負電壓。 靶子505係在從上面所視狀態下，不僅爲圓形，亦可爲 形形態。 電漿生成室502連通於真空導波管506,真空導波1 介由石英窗5 07連接於導波管508。導波管508連通於 示的微波產生部。另外，在電漿生成室502的周圍及電 ® 成室502上部，具備磁性線圈（磁場形成手段）510。藉 等微波產生部、導波管508'石英窗5 07及真空導波管 構成微波供給手段。又，亦有在導波管508的途中設置 變換器的構成。 以下，說明第5圖之ECR濺鍍裝置的動作例，首 在將處理室501與電漿生成室502內從l(T5Pa真空排 10_4Pa後，藉由惰性氣體導入部511導入屬惰性氣體 氣，並藉由反應性氣體導入部512導入氧氣等的反應 用的 旋轉 傾斜 差覆 的電 靶子 內側 單元 在靶 又， 多角 r 506 未圖 漿生 由此 506， 模式 先， 氣爲 的氬 性氣 -32- 1375273 體，使電漿生成室502內成爲例如i〇·3 〜10-2Pa程度的壓 力。在該狀態下’在藉由磁性線圈510而於電漿生成室502 內產生0.087 5T的磁場後，介由導波管508、石英窗507將 2.45GHz的微波導入電漿生成室502內，使其產生電子迴轉 加速器共振放電（ECR)電漿。 ECR電漿係藉由來自磁性線圈510的發散磁場，於基板 保持器504的方向形成電漿流。生成之ECR電漿中的電子， 係藉由磁性線圈510所形成的發散磁場貫穿靶子505中而引 Φ 向基板101側，並照射於基板101表面。與此同時，以ECR 電漿中的正離子和電子形成的負電荷中和的方式，即，以減 弱電場的方式引向基板1 0 1側，並照射於成膜之層的表面。 如此般在'照射各粒子的期間，電漿離子的一部分與電子結合 而成爲中性粒子。 又，在第5圖之薄膜形成裝置中，使藉未圖示的微波產 生部所供給的微波電力，在導波管5 08中暫時分岐，並從電 漿生成室502側面介由石英窗507結合於電漿生成室502上 ^ 部的真空導波管506。利用此種構成，可防止來自靶子505 的飛散粒子對石英窗507的黏著，可大幅改善運行時間。 其次，進一步詳細說明有關藉由構成鐵電層104的ECR 濺鍍法所形成的Bi4Ti3012膜的特性》發明者等針對使用ECR 濺銨法的Bi4Ti3012膜的形成，經深入且反複的觀察，發現 藉由溫度與導入之氧氣流量，可控制所形成的614以3012膜 的組成《又，在該濺鍍成膜中，使用以鉍與鈦具有4: 3的 組成的方式形成的氧化物氧化物燒結體靶子（Bi4Ti303)。第6 -33 - 1375273 藉由ECR濺鍍法形成的膜的特徵，與成膜溫 度亦有關係。第8圖顯示相對基板溫度的成膜速度與折射率 的變化。第8圖顯示相當於第6圖所示氧域A、氧域C與氧 域D的氧流量的成膜速度與折射率的變化。如第8圖所示， 可知成膜速度與折射率係對溫度同時進行變化。 首先，請注意折射率，可知相關於氧域A、氧域C、氧 域D的任一區域均顯示相同的動作》具體而言，在約250°C 的低溫區域，折射率約爲2而較小地顯示非晶質特性。在 • 300°C〜600°C的中間溫度區域，折射率約爲2.6而成爲接近 於論文等所報告的表體値，可知Bi4Ti3012的結晶化正進行 中。有關此等數値，例如請參考山口等的 Jpn.J.Appl.Phys. ,37,5 1 66( 1998).第 37 號第 5166 頁，1998 年。 但在超過約600°C的溫度區域中，可認爲是使得折射率 增大且表面形態（表面凹凸）增大而結晶性正發生變化者。該 溫度較屬Bi4Ti3012的居里溫度的675°C低，但若利用照射 ECR電漿而將能量供給成膜中的基板表面，以使基板溫度上 • 升而產生氧缺損等的結晶性的惡化，即可認爲上述結果並不 矛盾。若觀察成膜速度的溫度依存性，可知各氧域顯示相同 傾向的動作。具體而言，約在200 °C以下，成膜速度與溫度 —起上升。但在約200 °C〜3 00°C的區域，成膜速度急遽降低。 當達到約300°C時，直至600°C爲止成膜速度成爲一定。 此時之各氧域的成膜速度，氧域A約爲1.5nm/min，氧域C 約爲3nm/min，氧域D約爲2_5nm/min。從以上之結果可知， 適合於Bi4Ti3012的結晶膜的成膜的溫度，係折射率接近於 -36 - 1375273 表體，且成膜速度成爲一定的區域，從上述結果可知，成爲 300°C〜600°C的溫度區域。 當藉由上述成膜時的溫度條件，鐵電層104的狀態發生 變化，且以成爲第7 (c)圖所示狀態的氧流量條件，將成膜溫 度條件增高爲45(TC時，如第7(d)圖及第7(d’）圖所示，在由 Bi4Ti3012的柱狀結晶構成的尺寸（晶粒尺寸）20〜40nm的複 數柱狀結晶部143中，觀察到尺寸爲3〜15nm的微結晶粒 142。在該狀態下，柱狀結晶部143對應於第7(c)圖及第7(c’） • 圖所示基層部141。又，在第7圖所示任一膜，亦在XRD(X 線衍射法）測定中，觀察到Bi4Ti3012的（117)軸的峰値。另 外，在上述透過型電子顯微鏡的觀察中，確認到藉由對微結 晶粒I42的電子線衍射，微結晶粒I42具有Bi4Ti3012的（1 17) 面的情況。 一般，在顯示鐵電性的材料中，在居里溫度或其以上變 得無法保持結晶性，且變得無法發現鐵電性。例如，在由 Bi4Ti3012等的Bi與Ti與氧構成的鐵電體材料中，居里溫度 ® 係在675°C附近。因此可以認爲是當成爲接近600°C的溫度 以上時，還被加上由ECR電漿供給的能量，而容易引起氧 缺損等，所以其結晶性惡化，且不易發現鐵電性。 另外，藉由X線衍射的解析，判明在上述溫度區域 (450°C)，在氧域C成膜後的以41^3〇12膜，係（117)定向的膜。 並確認此種條件下成膜後的8141'13〇12膜，若爲l〇〇nm的厚 度則顯示超過2MV/cm的充分的電氣耐壓性。如上述說明， 藉由使用ECR濺鍍，在第6圖及第8圖所示範圍內形成 -37 - 1375273 金屬膜、鐵電體膜。 另外，通過使用以真空搬運室連結實現形成各層用的各 ECR濺鍍的處理室的裝置，無需取出至大氣中，即可以連續 的處理形成各層。藉由此等即可在真空中搬運處理對象的基 板’而不易受到水份附著等的外亂的影響，從而可提高成膜 品質與界面特性。 在此’雖將排列元件且同時記憶蓄積複數資料的情況稱 爲「積體」’並稱積體的比例爲積體度，但第1A圖之構造 ® 非常單純，與以往的記憶單元比較，可進一步提高積體度。 在以MOSFET爲基本技術的DRAM、SRAM、快閃記憶體等 中’需要確保閘極、源極 '汲極，所以近年來，積體界限開 始受到指摘。相對於此，根據第1A圖所示元件，通過使用 單純的構造，可不受限於現在積體界限以提高積體度。 本發明之基本思想，如第1 A圖所示，係設爲由二個電 極包夾鐵電層1 04狀。利用此種構成，於二個電極間施加指 定電壓（DC、脈衝）以使鐵電層的電阻値變化，用以切換安定 ^ 的高電阻狀態與低電阻狀態，其結果即可實現記憶體功能。 因此，例如，如第1 〇 A圖所示，亦可使用絕緣性基板 l〇la，使用被積層之下部電極層103a、103b。另外，如第 10B圖所示，亦可使用絕緣性基板101a，且在下部電極層 103設置接觸電極l〇3c。另外，如第10C圖所示，亦可使用 絕緣性基板l〇la，且使用被積層之上部電極層105a、105b。 又，如第10D圖所示，亦可使用被積層之下部電極層103a、 l〇3b及被積層之上部電極層l〇5a、105b。 -40- 1375273 如第11A圖所示，亦可使用玻璃及石英等構成的絕緣性 基板1101。藉由設成該構造，即可應用於容易加工的玻璃基 板等。該情況下，如第11B圖所示，亦可在基板1101形成 貫穿孔並於此處設置栓塞，從基板1101的背面（下部電極層 103的形成面的相反側）取得電性接觸。另外，鐵電層1〇4係 在以波長632.8nm測定時的折射率爲2.6程度呈現光學透 明，所以利用設置爲如第1 1 A、1 1 B圖所示構成，即可應用 於顯示器。另外，利用將鐵電層104形成爲在10〜200n m間 ® 產生干涉色的厚度，即可獲得已著色狀態的視覺效果》 又，如第lie圖所示，亦可使用具有金屬等的導電性的 基板1111。另外，如第11D圖所示，亦可具有接觸於基板 1111之上的下部電極1102,並於其上設置鐵電層1103及上 部電極11 04。在設置爲第11D圖所示構成的情況，可在基 板1111與上部電極1104之間施加指定的電信號。 另外，如第1 1 E圖所示，亦可在金屬板1 1 2 1上設置鐵 電層1112及上部電極1113。在設置爲該構成的情況，金屬 ® 板1121成爲下部電極層。藉由設置爲第11E圖所示構造， 在導電性優良的金屬板1121上形成各構成要素，所以可獲 得較高的冷卻效果，可期待元件的安定動作。 又，鐵電層104、1103、1112，係隨膜厚增厚，其電流 流動變難而使得電阻增加。在利用電阻値的變化以實現記憶 體的情況，低電阻値狀態與高電阻値狀態的各個電阻値成爲 問題。例如，當鐵電層1 04、1 1 03、1 1 1 2的膜厚增厚時，低 電阻値狀態的電阻値增大，使得S/N比取得困難，而較難判 1375273 斷記憶體的狀態。另一方面，當鐵電層104、1 103、1 1 12的 膜厚減薄，使得漏電流成爲支配時，不僅記憶體資訊變得不 易保持，而且高電阻値狀態的電阻値減小，造成S/N比取得 困難。 因此，鐵電層104、1103、1112，以設置爲最適宜的厚 度爲較佳。例如，若考慮漏電流的問題，鐵電層1 04、1 1 03、 1112，若爲最低爲l〇nm的膜厚即可。另外，若考慮低電阻 値狀態的電阻値，鐵電層104、1103、1112,以設置爲較300nm • 更薄爲較佳。根據本發明者等的實驗結果，若鐵電層104、 1 103、1 1 12的厚度爲30〜200nm，即確認有記憶體的動作。 上述中，以一個鐵電體元件爲例進行了說明，如以下之 說明，亦可排列複數鐵電體元件而使之積體。例如，如第1 2 A 圖所示，亦可在絕緣性基板601上形成共同的下部電極層 602、鐵電層603，並在鐵電層603上分別隔開指定距離形成 複數上部電極604。並成爲對應複數上部電極604排列複數 鐵電體元件的構成。利用考慮導電性等來配置對應複數上部 • … 電極604的元件間的距離，即可期待安定的動作。 另外，如第12B圖所不，亦可在絕緣性基板601上形成 共同的下部電極層602，並於下部電極層602上排列鐵電層 613、上部電極614構成的複數個元件。例如，利用使用RIE 法、ICP蝕刻及ECR蝕刻等的加工法加工已形成之金屬氧化 物薄膜，即可形成各個鐵電層613。利用如此般隔離的構成， 即可使元件間的距離更短，且可進一步提高積體度。 又’如第1 2C圖所示，亦可由絕緣側壁6 1 5覆被構成各 -42- 1375273 個元件的鐵電層6 1 3的側面。如第1 2 D圖所示，亦可對應各 元件形成複數的鐵電層613，以充塡各自隔離的複數鐵電層 6 1 3側部的方式，形成絕緣層625。如此等般，利用絕緣體 覆被依每元件隔離而形成的複數鐵電層613間，即可減少各 元件間的漏電流，提高元件的安定性。 另外，如第13圖所示，於X方向排列η個本發明之實 施形態的複數個元件，於Υ方向排列m個，將X方向匯流 排連接於下部電極層，將Y方向匯流排連接於上部電極層， • 利用將具備選擇信號的開關功能的處理器單元連接於X方 向匯流排及Y方向匯流排的各個，即可實現於各元件隨機進 行存取的記憶體。 例如，如第14圖的立體圖所示，只要排列下部電極 801、鐵電層802、上部電極803構成的元件，並於下部電極 801共同連接各個Y方向的匯流排812，且於各行的上部電 極803共同連接各個X方向匯流排811即可。利用如上述般 施加指定電壓至所選擇的元件中兖差的X方向匯流排8 1 1 β 與Y方向匯流排812，即可進行資料的寫入或讀出。在如 此般構成的情況，不需要記憶單元選擇用的電晶體等，僅利 用上述構成的鐵電體元件即可構成記億單元，所以可高積體 化。 但鐵電層1 04的電阻値的變化，亦可藉由電流進行控 制。當在以施加指定電壓於鐵電層1 04的狀態流動一定的電 流後，觀察施加+0.5 V的電壓時流動的電流値時，如第15 圖所示，流過lx 1(Γ5 Α的電流於鐵電層104後所觀察的電流 -43 - 1375273 値，大致成爲〇A。同樣，流過1χ1(Γ4Α以下的電流於鐵電 層104後所觀察的電流値，大致成爲0.02Α或其以下。 相對於此等狀態，流過1x1 (Γ4 Α或其以上的電流於鐵電 層104後所觀察的電流値，急遽變化而成爲0.7A。從該情況 可知，鐵電層104的電阻變化，係依流動於鐵電層104的電 流而變化，存在有高電阻狀態與低電阻狀態的二個電阻値。 因此，第1圖、第10圖、第11圖、第12圖所示鐵電體元 件，係可藉由電壓所驅動，同時亦可藉由電流驅動。 • 另外，可由脈衝電壓控制鐵電層1 04的電阻變化。例如， 相對上述元件，如第1 6圖所示，首先，測定初期施加+0.3V 的直流電壓時流動的電流値。又，電壓的施加或電流係在下 部電極103與上部電極105之間。接著，在上部電極105與 下部電極103之間，一次施加-4V且1〇μδ的脈衝電壓，其後 測定施加+0.3V的直流電壓時所流動的電流値。接著，在上 部電極105與下部電極103之間，四次施加+5 V且10μ$的 脈衝電壓，其後測定施加+0.3 V的直流電壓時所流動的電流 ®値。 接著，在上部電極105與下部電極103之間，一次施加 -4V且1〇μδ的脈衝電壓，其後測定施加+0.3V的直流電壓時 所流動的電流値。接著，在上部電極105與下部電極103之 間，四次施加+5 V且10μδ的脈衝電壓，其後測定施加+0.3 V 的直流電壓時所流動的電流値。在反複進行指定次數的此等 動作後，在上部電極105與下部電極103之間，10次施加-4V 且1μ$的脈衝電壓，其後測定施加+0.3V的直流電壓時所流 -44- 1375273 動的電流値。接著，在上部電極105與下部電極103之間， 100次施加+ 5V且1μ5的脈衝電壓，其後測定施加+0.3V的 直流電壓時所流動的電流値。接著，在上部電極105與下部 電極103之間，100次施加-3V且10〇ns的脈衝電壓，其後 測定施加+0.3V的直流電壓時所流動的電流値。 上述各脈衝電壓的施加後所測定的電流値，如第1 7圖 所示進行變化。如第17圖所示，在初期狀態下爲顯示10_5A 或其以下的電流値的商電阻狀態，但當一次施加-4V且10ps # 的脈衝電壓時，則移行至顯示1 (Γ5A或其以上的電流値的低 電阻狀態。又，在該狀態下，利用四次施加+5V且10μ5的 脈衝電壓，即成爲顯示1 (Γ5Α或其以下的電流値的高電阻狀 態。此等情況’顯示利用施加正電壓脈衝及負電壓脈衝，以 使鐵電層1 04的電阻値變化的情況。因此，例如利用施加正 電壓脈衝及負電壓脈衝’即可進行使上述元件的記憶狀態從 「〇 η」的狀態變化爲「0 f f」的狀態，及從「〇 f f」的狀態變 化爲「on」的狀態的記億體動作。 ® 可使鐵電層1〇4的電阻狀態變化的電壓脈衝的電壓與時 間’可依狀況進行變化。例如，施加四次+ 5 V且1 〇 μ s的電 壓脈衝而爲高電阻狀態後，利用1 0次施加-4 V且1 的短脈 衝，即可變化爲低電阻狀態。另外，在該狀態下，利用1 〇〇 次施加+5 V且1 的短脈衝，可變化爲高電阻狀態。又， 該狀態下，利用100次施加-3V的低電壓且1〇〇的脈衝， 亦可變化爲低電阻狀態。 另外，根據第1圖所示鐵電體元件，亦可爲多値的記憶 -45 - 1375273 體動作。例如，施加直流電壓於上部電極105與下部電極103 之間時的電流·電壓特性，如第1 8圖所示，當使正側的施加 電壓變化時，即變化爲不同的低電阻狀態。第1 8圖中，施 加至〇 . 5 V後的低電阻狀態、施加至1 · 0V後的低電阻狀態及 施加至1 .5 V後的低電阻狀態的圖中所示讀出電壓的電流値 各異。對應此等各狀態下的讀出電壓的電流値，可實現「0」、 「1」、「2」的三個狀態（三値）的記億體。 另外，根據第1圖所示元件，藉由脈衝電壓値的差異， # 可實現多値記億體。如第19圖所示，當每施加指定次數的 指定脈衝寬幅的指定脈衝電壓，而在三角所示時點以-0.2 V 的讀出電壓讀出電流値時，如第2 0圖所示，可獲得「〇」、 「1」、「2」的三個狀態.（三値）。在該例中，成爲藉由「2」 的狀態進行重設。 其次，說明可用於第1圖所示元件的各電極的其他金屬 材料如下。首先，在第1圖所示鐵電體元件中，說明由白金 構成鐵電層104所接觸部分的下部電極層103的情況。該情 ^ 況下，下部電極層1 03係從絕緣層1 02側順序沉積釘、白金 所成的多層膜。另外，下部電極層103亦可爲從絕緣層102 側順序沉積鈦、白金所成的多層膜。利用在絕緣層1 02側設 置釕及鈦層，以提高與絕緣層102的密接性。 如此般，在接觸於白金構成的下部電極103上形成鐵電 層1〇4的鐵電體元件中，電流電壓特性成爲第21圖所示狀。 第21圖顯示施加於上部電極1〇5的電壓從零向正方向增加 後返回零，再朝負方向減少，最後再度返回零時流動於鐵電 -46 - 1375273 層104中的電流値所描繪的滯後特性。首先，在將電壓從〇v 朝向正方向漸漸施加給上部電極105的情況，流動於鐵電層 1〇4中的正電流較少（高電阻狀態）。 但當超過IV時，正電流値開始急遽增加。又，在電壓 上升至約1.6V後，當反過來使正電壓逐漸減少而使電壓値 成爲0.5V或其以下時，則電流値轉爲減少（低電阻狀態）。此 時之正電流，相較於上述高電阻狀態的情況成爲易流動的狀 態，其電流値在0.2V，約爲50μΑ。當施加電壓返回爲零時， •電流値亦成爲零。 然後，對上部電極1 05持續施加負電壓。在該狀態下， 負電壓小時，繼續前面的經歷而流動較大的負電流。但當施 加負電壓至-0.3 V時，負電流突然開始減少，其後即使施加 負電壓至-〇·4 V，其負電流値仍繼續減少而返回零。其後， 在使施加於上部電極105的電壓變化至-0.IV後，這次即使 變化至0V，仍大致無電流流動。 如上述說明，即使使用白金構成的下部電極103，仍在 ® 鐵電層1 04存在低電阻狀態與高電阻狀態的二個安定狀態， 上述各狀態只要在未被施加上述的一定以上的正或負電壓 下，即維持各狀態。因此，即使由白金構成第1圖所示鐵電 體元件的下部電極103，藉由第1圖所示鐵電體元件，仍可 實現可以非揮發性進行非破壞讀出動作的功能元件。 其次，說明在第1圖所示鐵電體元件中，由氮化鈦構成 鐵電層104接觸部分的下部電極103的情況。該情況，下部 電極103可由氮化鈦的單層膜構成。如此，在接觸於氮化鈦 -47- 1375273 所構成的下部電極103上形成的鐵電層104的鐵電體元件 中，其電流電壓特性成爲第22圖所示狀。 在由氮化鈦構成下部電極103的情況，在0V至VW0間 掃瞄施加於上部電極105的正電壓的情況，如第22圖的黑 色圓點所示，保持爲高電阻狀態。相對於此，當施加大於 Vw〇且至VW1爲止的施加於上部電極105的正電壓時，則遷 移至第22圖的白色圓點所示低電阻狀態。另外，當施加Vw0 的電壓於上部電極1 05時，則遷移至高電阻狀態。 如上述說明，即使使用氮化鈦構成的下部電極103，仍 在鐵電層1 04存在低電阻狀態與高電阻狀態的二個安定狀 態，上述各狀態只要在未被施加上述的一定以上的正或負電 壓下，即維持各狀態。因此，即使由氮化鈦構成第1圖所示 鐵電體元件的下部電極103，藉由第1圖所示鐵電體元件， 仍可實現可以非揮發性進行非破壞讀出動作的功能元件。 其次，說明在第11圖所示鐵電體元件中，由釕構成形 成於石英絕緣性基板1101上的下部電極103,及由氮化鈦構 成上部電極105的情況。如此，在由氮化鈦構成上部電極105 形成於鐵電層104上的情況，其電流電壓特性成爲第23圖 狀，顯示與第21圖所示結果相同的傾向。因此即使將氮化 鈦用於上部電極105，仍在鐵電層104存在低電阻狀態與高 電阻狀態的二個安定狀態，上述各.狀態只要在未被施加上述 的一定以上的正或負電壓下，即維持各狀態。 因此，即使由氮化鈦構成第11A圖所示鐵電體元件的上 部電極105，藉由第11A圖所示鐵電體元件，仍可實現可以 -48 - 1375273 非揮發性進行非破壞讀出動作的功能元件。另外，在此構成 的鐵電體元件中，如第24圖所示，可知可在長期間內保持 狀態。 —般’ Bi4Ti30,2的結晶係具有假鈦鐵礦構造的鉍層狀 鐵電體，但在將膜厚設爲4 Onm或其以下的薄層化的情況， 可知會大量流動漏電流，所以無法觀測到明確的鐵電性。在 由本實施形態之3“！^3012構成的第1B圖所示構成的鐵電層 (金屬氧化物薄膜）中，當膜厚成爲40nm或其以下時，亦變 ® 得將大量流動電流（測定値），而無法觀測到明確的鐵電性。 相對於此，上述金屬氧化物薄膜，當其膜厚大於40nm的厚 度時’在剛成膜後的狀態下，流動之電流（測定値）減小，使 得可略微觀測到鐵電性。
構成第1圖所示鐵電層104的金屬氧化物薄膜，在可確 認鐵電性的程度，其漏電流（測定値）小的情況，顯示第25 A 圖所示電流電壓特性。當說明第25A所示狀態時，首先，從 OV、0A的初期狀態，不斷增加正直流電壓時，正電流開始 流動。流動之電流値在開始時是平穩地增加，但當施加+4V 或其以上的電壓時，電流値增大，而在+5.3V即變得流過 + 2.5nA的電流値。 當從該狀態順序減小所施加的電壓時，與來自初期値的 電流電壓特性不同’成爲取不流動電流的傾向的特性的狀 態。這是因爲以減小電壓的方式進行掃瞄，所以蓄積於電容 器間的電荷量與時間一起減少，且將此作爲負變位電流予以 表現的緣故。因此’在此所觀測的漏電流，等於上述變位電 -49 - 1375273 流與實際流動於膜中的漏電流重疊的値。例如，在降低電壓 的情況，當降低至時，與使電壓上升的情況（+ιηΑ)不 同，只能流動+〇· In A程度的電流。而且，當使施加之電壓 下降爲0V時，則成爲流動-0.5nA的電流。 又，當逐漸施加負電壓時，例如，在-4V流過約- 2.3nA， 而在-5.3V流過約-2.8nA的負電流。當以從該狀態使負電壓 接近爲零的方式不斷朝正方向掃瞄電壓時，這一次成爲流過 與前面相反的變位電流。加上實際上通過膜中的漏電流，上 ® 述正變位電流係作爲漏電流而被觀測，顯示與朝負方向掃瞄 電壓的情況不同的電流電壓特性。例如，只在-4V流過約 -0·5ηΑ，即使施加之電壓設爲0V，仍流過+1ηΑ的正電流》 如上述說明’在漏電流小的情況，因爲變位電流的動作 佔支配地位，所以可顯著觀測掃瞄電壓之方向（電壓的增 加、減少）的差異引起的電流電壓的變化。但此種現象是因 爲伴隨電容器間的電壓的時間變化的電荷量的時間變化藉 由掃瞄方向而表現爲正負各異的變位電流的情況的原因所 ® 產生’所以隨電壓的掃瞄速度減速而逐漸消失的現象。例 如，當在與前面相同的元件中以不同的掃瞄速度測定電流 時，如第25Β圖所示，出現特性變化。從第25Β圖可知知， 掃瞄速度遲者，其掃瞄方向之差異引起的電流電壓特性的變 化小。另外’若進一步減緩掃瞄速度以進行準確掃瞄的話， 與掃瞄方向無關’電流電壓特性成爲相同，使得僅能觀測到 實際通過膜中的漏電流的特性。 因此，近似第2 5 Α圖所示電流電壓特性的滯後現象，僅 -50- 1375273 又，當施加+15V或其以上之電壓時，與如第26圖所示 特性相同，使得電流成爲急遽流動。然而，在鐵電層104中， 當在施加高電壓而成爲電流流動狀態後再施加負電壓時，流 過-10_2A的電流，但將施加之負電壓設爲-2V程度時，即成 爲不急遽流動電流的高電阻狀態。其後，當從該狀態施加正 電壓時，即成爲正的高電阻狀態的電流電壓特性，在+2.5 V 使得電流値急遽增大，而成爲正的低電阻狀態。此情況與第 2 1圖所示特性相同。 如上述說明，鐵電層104在40nm或其以上的膜厚中， 並在電性耐壓大的成膜初期狀態，例用施加+ 1 5 V的高電 壓，即可發現如第2圖等所示具特徵性的電流電壓特性。如 此，稱從成膜初期狀態變化爲顯示電阻變化特性的狀態的初 期處理，爲電性初始化（Electrical Orientation: EO)處理。 本實施形態之金屬氧化物薄膜，在膜厚厚且電性耐壓高的狀 態進行成膜的狀態，利用進行E0處理，以顯示上述各特性， 即可實現鐵電體元件等。 上述E0處理係施加超過10V的電壓於元件上，所以， 例如在與半導體元件積體而形成第1圖所示元件的狀態進行 E0處理的情況，具有破壞半導體元件的情況。爲抑制此， 亦可使用ECR電漿進行E0處理。例如，在ECR電漿裝置 中，可藉由發散磁場生成電漿流，將具20〜30Ev的能量的 電漿流照射於處理對象的基板上。電漿流中的能量分布，係 在垂直電漿流的發散方向的剖面，具有反映磁場分布而從中 心向周邊擴散的分布。 -52- 1375273 該能量分布可藉由發散磁場的發散度而控制在數eV至 數十eV間，可在中心與周邊間產生數V至數十V的電位差。 因此在第1圖所示元件中，若設置爲將連接於下部電極層 103的配線一端曝露於電漿流的周邊部，將上部電極105曝 露於電漿流中的中央部的狀態，可以從電漿流中的分布所產 生的電位差，施加EO處理所需要的電壓於此等兩個電極 間。例如，利用產生以Ar爲主成分的電漿並照射於元件上， 即可在1秒至數十秒的短時間內進行EO處理。 ® 另外，如上述般利用電漿，如第28圖所示，可同時對 複數個元件進行EO處理。第28圖中，顯示利用對藉由複數 上部電極604排列複數個元件於共同之鐵電層603上所積體 的裝置照射ECR電漿流，以進行EO處理的狀態。利用將從 ECR電漿流的分布所產生的電位差，控制爲超過複數個元件 的EO處理所需的電位差的値，即可對積體於裝置上的複數 個元件進行EO處理。 但是，開關（變化）鐵電層104之電阻値的電壓値，如第 β 29圖所示’可藉由使電壓的施加時間變化來控制。第29圖 爲在以+ 1 · 6 V平穩地遷移爲低電阻狀態的元件中，顯示施加 + 1V的電壓的情況的元件的電阻値的變化的說明圖。第29 圖中，橫軸顯示施加電壓的時間，縱軸顯示元件的電阻値。 在施加通常之動作電壓1.6V的情況，可以稱爲tl.!(約150ms) 的短時間遷移至低電阻狀態。另一方面，在施加較通常之動 作電壓略低的電壓1V的情況，利用將施加之時間增長爲 t!.2(約3.7秒）’即可遷移至低電阻狀態。如此，藉由施加電 -53 - 1375273 壓之時間控制，可使動作電壓變化以驅動記憶體。 另外，多値記憶體動作可依下述方式實現。以下，參照 第30圖說明多値記憶體（三値記憶體）動作。第3〇圖顯示在 上部電極與下部電極之間施加一定電壓（例如，1.2 V)時的元 件的電阻値的時間變化。例如，利用使在上部電極與下部電 極之間持續施加一定電壓的施加時間變化，即可製成二個低 電阻狀態。如第30圖所示，若從高電阻狀態僅以tl秒（例如， 2 5 0ms)施加電壓，即可遷移至低電阻狀態1(資料「1」）β另 ® 一方面，若僅在較長時間t2施加電壓時，即可遷移至低電阻 狀態2(資料「2」）。可在-1.2V遷移至高電阻狀態（資料「0j ) 以進行重設’藉由使該重設狀態的電壓時間變化爲t,、t2， 即可實現三値記憶體。 其次，參照圖面說明本發明之其他實施形態。第31圖 爲模式顯示本發明之實施形態的其他二安定電阻値取得裝 置的構成例的剖視圖。以下之說明中，說明應用於使用顯示 鐵電特性之金屬氧化物層（鐵電層3 i 〇4)的鐵電體元件的情 ® 況。第3 1圖所示元件，例如’係在單結晶矽構成的基板3〗〇 i 上具備絕緣層3102、下部電極31〇3、鐵電層31〇4、絕緣層 3105及上部電極3106。基板3101可由半導體、絕緣體、金 屬等的導電性材料的任一者構成。在由絕緣材料構成基板 3101的情況，亦可去除絕緣層31〇2。另外，在由導電性材 料構成基板3 10 1的情況，亦可去除絕緣層3丨〇2 '下部電極 3103’該情況下’由導電性材料構成的基板31〇1成爲下部 電極。 -54- 1375273 下部電極3103及上部電極3106，例如，可由含白金 (Pt)、钌（Ru)'金（Au)、銀(Ag)等的貴金屬的遷移金屬的金 屬構成。另外，下部電極3103、上部電極3106，亦可爲氮 化鈦（TiN)、氮化飴（HfN)、釕酸緦（SrRu02)、氧化鋅（ZnO)、 銦-錫氧化物（ITO)、氟化鑭（LaF3)等的遷移金屬的氮化物、 氧化物、氟化物等的化合物，又，亦可爲沉積此等的複合膜。 絕緣層3105可爲由二氧化矽、矽酸氮化膜、氧化鋁、 或由鋰、鈹、鎂、鈣等的輕金屬構成的Li Nb03等的氧化物、 • LiCaAlF6、LiSrAlF6、LiYF4、LiLuF4、KMgF3 等的氟化物構 成。另外，絕緣層3105亦可由含銃、鈦、緦、釔、鉻、耠、 鉬及鑭系列的遷移金屬的氧化物及氮化物、或含以上元素的 矽酸鹽（金屬、矽、氧的三元化合物）、及含此等元素的鋁酸 鹽（金屬、鋁、氧的三元化合物）、及含此二個或其以上元素 的氧化物、氮化物等構成。 鐵電層3104與前述鐵電層104相同，例如，由氧化物 鐵電體構成。又，顯示鐵電層3104由至少含二個金屬的氧 ^ 化物、氮化物 '氟化物等的顯示一般鐵電特性的材料構成的 情況’如前述，亦包含根據膜厚條件等而未顯示鐡電特性的 狀態。 以下，針對第3 1圖所示鐵電元件的具體例進行說明， 例如’下部電極層3103係膜厚l〇nm的釕膜，鐵電層3 104 係膜厚40nm的以47^3012膜，絕緣層3105係由五氧化鉅及 二氧化矽等構成的膜厚5nm的多層膜，上部電極3106係由 金構成者。另外，上部電極3106可爲從絕緣層3105側順序 -55- 1375273 沉積鈦層、氮化鈦層及金層所成的多層構造》利用將與絕緣 層3105的接觸面設爲欽層’以圖提局密接性。又，如前述， 基板3101及絕緣層3102的構成，不侷限於此，若不致影響 電氣特性，亦可適當選擇其他的材料。 以上說明之絕緣層31 02、下部電極31 03、鐵電層3104' 絕緣層3105及上部電極3106，其具體製法如後述，但亦可 藉由與第1A圖相同的第5圖所示ECR濺鍍裝置，在由氬氣、 氧氣、氮氣構成的ECR電漿內濺鍍金屬靶子或燒結體靶子 ®來形成。 其次，參照第32A〜第3 2E圖說明第31圖所示鐵電體 元件的製法。首先，如第32A圖所示，準備主表面爲面方位 .(100)且電阻率爲1〜2Ω\ιη的p形矽構成的基板3101，藉由 硫酸與過氧化氫水的混合液、純水及稀氟化氫水洗淨基板 3101的表面後進行乾燥。 接著，設爲在已洗淨且乾燥的基板3101上形成絕緣層 3102的狀態。在該絕緣層3102的形成中，使用第5圖所示 ® ECR濺鍍裝置，將基板3101固定於處理室501內的基板保 持器504上，使用純矽（Si)作爲靶子505,且藉由使用氬（Ar) 與氧氣作爲電漿氣體的ECR濺鍍法，在基板3101上形成覆 被表面之程度的Si-Ο分子的金屬模式絕緣層3102。 在第5圖所示ECR濺鍍方法中，首先，將電漿生成室 502內真空排氣爲l(T5Pa台的高真空狀態後，藉由惰性氣體 導入部511，以流量20sccm程度將如爲稀有氣體的氬氣導 入電漿生成室502內，設定電漿生成室502內部成爲例如 -56 - 1375273 1〇_2〜l(T3Pa台的壓力。另外，利用供給例如28A的線圏電 流動於磁性線圈510，對電漿生成室5 02內供給電子迴轉加 速器共振放電條件的磁場。例如，將電漿生成室502內的磁 束密度設爲87.5mT(特思拉）的狀態。 此外，藉由未圖示之微波產生部供給例如2.4 5 GHz的微 波（例如，500W)，並介由導波管508、石英窗507、真空導 波管506將此導入電漿生成室502內部，藉由該微波的導 入，設置成在電漿生成室502生成Ar電漿的狀態。又，seem 9 係流量的單位，顯示在一分鐘內流過1cm3的0°C . 1氣壓的 流體。 根據上述所生成的電漿，係藉由磁性線圈510的發散磁 場而從電漿生成室502放出至處理室501側。另外，藉由高 頻電源522對配置於電漿生成室502的出口的靶子505供給 高頻電力（例如，13.56MHz、500W)。藉此，Ar粒子撞擊於 靶子505上而引起濺射現象，以使Si粒子從靶子505飛散。 在成爲該狀態後，當開放靶子5〇5與基板3101間的未 ® 圖示的快門時，從靶子505上飛散出的Si粒子，與由電漿 生成室5 02放出的電漿及由反應性導入部512所導入而由電 漿所活性化的氧氣一起到達基板3101的表面’且由所活性 化的氧進行氧化而成爲二氧化矽。 藉由上述，可設置成於基板3101上形成二氧化矽構成 的如膜厚100nm程度的絕緣層3 102的狀態（第32A圖）。在 形成爲指定膜厚後，在使得作爲關閉前述快門的狀態而被濺 鍍的原料未能到達基板3101的狀態，令成膜停止。其後藉 -57 - 1375273 由停止供給微波電力等，令電漿照射停止，且停止各氣體的 供給，在使基板溫度降低至指定値並使處理室501的內部壓 力上升而達到大氣壓程度後，從處理室501內部搬出已成膜 的基板3 101。 又，絕緣層3102係在施加電壓於其後形成的下部電極 3103與上部電極3106時，用以起到防止在基板3101發生電 壓洩漏乃至影響到所需電性特性的絕緣用途。例如，亦可將 藉由熱氧化法氧化矽基板的表面所形成的氧化矽膜用作爲 • 絕緣層31 02。絕緣層31 02只要具有絕緣性即可，亦可由氧 化矽以外的其他材料構成，另外，絕緣層3 1 02的膜厚不侷 限於100n m，可較此薄亦可較此厚。絕緣層3102係在依上 述ECR濺鍍的膜形成中，未對基板3101進行加熱，但亦可 邊加热基板3101邊形成膜。 如上述般形成絕緣層3102後，將基板3101從裝置內搬 出於大氣中，接著將基板3101固定於使用純釕（Ru)作爲靶 子505的與第5圖相同的ECR濺鍍裝置的基板保持器5 04 ® 上。接著，藉由使用氬（Ar)與氙（Xe)作爲電漿氣體的ECR濺 鍍法，如第32B圖所示，利用在絕緣層3102上以覆被表面 的程度形成Ru膜，設置成形成有下部電極3103的狀態。 以下，詳述Ru膜的形成，在使用Ru構成的靶子505 的第5圖所示ECR濺鍍裝置中’首先，將基板3101加熱至 例如400°C，接著在電漿生成室502內，藉由惰性氣體導入 部511，以流量7sccm導入屬稀有氣體的氣氣’並以流量 5 seem導入氙氣，將電漿生成室502內部設定成爲例如1〇_2 -58 - 1375273 〜l(T3Pa台的壓力。另外，利用供給例如26A的線圈電流動 於磁性線圈510，對電漿生成室502內供給電子迴轉加速器 共振放電條件的磁場。 此外，藉由未圖示之微波產生部供給例如2.45 GHz的微 波（例如，500W)，並介由導波管508、石英窗507 '真空導 波管5 06將此導入電漿生成室5 02內部，藉由該微波的導 入，設成在電漿生成室5 02生成Ar與Xe電漿的狀態。所生 成的電漿，係藉由磁性線圈510的發散磁場而從電漿生成室 • 502放出至處理室501側。另外，藉由高頻電極供給部對配 置於電漿生成室502的出口的靶子505供給高頻電力（例如 500W)。藉此，Ar粒子撞擊於靶子505上而引起濺射現象， 以使Ru粒子從靶子505飛散。從靶子505上飛散出的Ru 粒子，到達並沉積於基板3 1 0 1的絕緣層3 1 02表面。 藉由上述，可獲得於絕緣層3102上形成例如膜厚l〇nm 程度的下部電極層3103的狀態（第32B圖）。下部電極層3103 係在與其後形成的上部電極3 1 0 6間施加電壓時，可施加電 ® 壓於鐵電層3104與絕緣層3105者。因此若具導電性的話， 亦可由釕以外的元素來構成下部電極3103，另外，膜厚不侷 限於10nm，可設爲較厚或較薄。 在如上述藉由ECR濺鏟法形成RU膜時，係將基板3101 加熱爲4 0 0 °C，但亦可不予加熱。只是在未進行加熱的情況， 釕對二氧化矽的密接性將降低，所以恐有產生剝落的擔憂， 爲防止此現象’以加熱基板而形成膜者爲較佳。在如上述般 沉積釕至所需膜厚後，若進行藉關閉快門等令成膜停止，並 -59- 1375273 停止供給微波電力，進而停止電漿照射等的結束處理的話， 即可將基板3101搬出》 在如上述般形成下部電極層31 03後，將基板3101從裝 置內搬出於大氣中，接著將基板3101固定於使用Bi與Ti 的比例爲4 : 3的燒結體（Bi-Ti-Ο)作爲靶子505的與第5圖 相同的ECR濺鍍裝置的基板保持器504上。接著，藉由使 用氬（Ar)與氧氣作爲電漿氣體的ECR濺鍍法，如第32C圖所 示，設置成在下部電極層3103上以覆被表面的程度形成鐵 Φ電層3 104的狀態》 以下，詳述鐵電層3104的形成，在使用Bi-Ti-O構成 的靶子505的第5圖所示ECR濺鍍裝置中，首先，設成將 基板3101加熱至3 00〜70CTC的狀態，接著在電漿生成室502 內，藉由惰性氣體導入部5 1 1，以例如流量2〇SCcm導入屬 稀有氣體的氬氣，並以例如流量1 seem導入屬反應氣體的氧 氣，將電漿生成室502內部設定成爲例如10'2〜l(T3Pa台的 壓力•另外，利用供給例如27A的線圈電流動於磁性線圏 ^ 510，對電漿生成室502內供給電子迴轉加速器共振放電條 件的磁場。 此外，藉由未圖示之微波產生部供給例如2.45 GHz的微 波（例如，500W)，並介由導波管508、石英窗507、真空導 波管506將此導入電漿生成室5 02內部，藉由該微波的導 入，設成在電漿生成室502生成Ar電漿的狀態。所生成的 電漿，係藉由磁性線圈510的發散磁場而從電漿生成室5 02 放出至處理室501側。另外，藉由高頻電極供給部對配置於 -60 - 1375273 電漿生成室502的出口的靶子505供給高頻電力（例如 5 00W)。藉此，Ar粒子撞擊於靶子505上而引起濺射現象， 以使Bi粒子與Ti粒子從靶子505飛散。 從靶子5 05上飛散出的Bi粒子與Ti粒子，與由電漿生 成室502放出的電漿及由反應性導入部512所導入而由電漿 所活性化的氧氣一起到達下部電極層3103的表面，且由已 活性化的氧進行氧化。靶子5 05係燒結體，其雖含有氧，但 藉由供給氧可防止膜中的含氧量不足。 利用以上說明之依ECR濺鍍法的膜的形成，可獲得例 如形成膜厚4〇nm的鐵電層3104的狀態（第32C圖）》其後與 前述相同進行結束處理，即成爲可搬出基板的狀態。又，亦 可對已形成的鐵電層3104照射惰性氣體與反應性氣體的 ECR電漿，以改善膜質。反應性氣體不侷限於氧氣，可使用 氮氣、氟氣及氫氣。另外，該膜質的改善亦可應用於絕緣層 3 102及以後將說明之絕緣層3105的形成。 在如上述般形成鐵電層3104後，將基板3101從裝置內 搬出於大氣中，接著將基板3101固定於使用純鉅（Ta)作爲 靶子505的與第5圖相同的ECR濺鍍裝置的基板保持器504 上。接著，藉由使用氬（Ar)與氧氣作爲電漿氣體的ECR濺鍍 法，如第32D圖所示，設置成在鐵電層3104上以覆被表面 的程度形成鐵電層3104的狀態。如以下之說明，形成Ta-0 分子的金屬模式膜，用以作爲絕緣層3105。 以下，詳述Ta-Ο分子的金屬模式膜的形成，在使用钽 構成的靶子505的第5圖所示ECR濺鍍裝置中，首先，在 -61 - 1375273 電漿生成室502內，藉由惰性氣體導入部511，以例如流量 25sccm導入屬稀有氣體的氬氣，將電漿生成室502內部設 定成爲例如〗〇_3Pa台的壓力。另外，利用供給例如28A的 線圈電流動於磁性線圈510，對電漿生成室502內供給電子 迴轉加速器共振放電條件的磁場。 此外，藉由未圖示之微波產生部供給例如2.45 GHz的微 波（例如，500W)，並介由導波管508、石英窗507、真空導 波管506將此導入電漿生成室5 02內部，藉由該微波的導 # 入，設成在電漿生成室502生成Ar電漿的狀態。所生成的 電漿，係藉由磁性線圈510的發散磁場而從電漿生成室502 放出至處理室501側。另外，藉由高頻電極供給部對配置於 電漿生成室502的出口的靶子505供給高頻電力（例如 500W) ° 藉此，Ar粒子撞擊於靶子505上而引起濺射現象，以 使Ta粒子從靶子505飛散。從靶子5 05上飛散出的Ta粒子， 與由電漿生成室502放出的電漿及由反應性導入部512所導 ® 入而由電漿所活性化的氧氣一起到達基板3101的鐵電層 3 1 04的表面，且由已活性化的氧所氧化而成爲五氧化鉬。
藉由以上情況，首先，在鐵電層3 1 04上形成五氧化鉅。 接著，與使用第32A圖說明之二氧化矽的沉積相同，藉由使 用純矽構成的靶子505的ECR濺鍍法，設置成在上述五氧 化钽膜上形成二氧化矽膜的狀態。反複進行上述五氧化鉅膜 與二氧化矽膜的形成步驟，利用例如形成5nm程度的五氧化 鉅膜與二氧化矽膜的多層膜，以獲得絕緣層3105(第32D -62 - 1375273 圖）。 又，由五氧化鉬膜與二氧化矽膜構成的絕緣層3105,係 在施加電壓於鐵電層3104時，用以控制施加於鐵電體膜的 電壓。因此，若能控制施加於鐵電體膜的電壓的話，亦可由 五氧化鉬膜與二氧化矽膜的多層構造以外來構成絕緣層 3105，亦可由單層構成。另外，膜厚亦不侷限於5nm。又， 上述ECR濺鍍法中，雖未對基板3101進行加熱，但亦可加 熱。 其次，如第32E圖所示，利用設置爲在絕緣層3105上 形成由指定面積的Au構成的上部電極3106的狀態，即可獲 得使用鐵電體構成之層的元件。上部電極3106可藉由依熟 知的剝落法與電阻加熱真空蒸鍍法的金的沉積來形成》又， 上部電極3 106，例如亦可使用RU、Pt、TiN等的其他金屬 材料或導電性材料。又，在使用Pt的情況，具有密接性差 且被剝離的可能性，所以需要進行加熱成膜、或作爲 Ti-Pt-Au等的不易剝離的構造進行光微影或剝落處理等的 圖案處理，以形成具有指定面積的電極。 又，如前述，例如，當藉由ECR濺鍍法等所形成的品 質優良的Bi4Ti3〇l2膜，設爲膜厚5〇nm或其以下時，則具有 鐵電性減小的傾向。另外，上述Bi4Ti3012膜，係在流動某 程度的漏電流的膜厚，出現電流電壓測定所特有的滞後現 象。根據此等發現，明顯使用此等現象，與第1A圖所示元 件相同’在第31圖所示元件中，如以下之說明，仍可實現 保持二個狀態的元件。 -63 - 1375273 其次，說明第31圖所示鐵電體元件的特性。該特性調 查係利用施加電壓於下部電極3103與上部電極3106間來進 行。當由電源將電壓施加於下部電極3103與上部電極3106 間，並藉由電流計觀測施加電壓後時之電流時，可獲得第3 3 圖所示結果。以下，說明第33圖，並一倂說明本發明之記 憶體動作原理》在此說明之電壓値及電流値，係以實際之元 件所觀測者爲例。因此本現象不限於以下所示數値》根據實 際用於元件之膜的材料或膜厚及其他條件，亦有觀測到其他 ®的數値的情況。 首先，當施加負電壓於上部電極3106時，如第33圖中 之（1)所示，直到-0.8V爲止，其流動的電流非常少。但如（2) 所示，當超過-0.8V時，骤然流動負電流。實際上，更流動 超過-15μΑ的電流，但爲保護測定器而設爲不會流動超過此 的電流，所以未被觀測到。在此，在（1)所示0V至- 0.8V的 區域中，當設爲未太大地流動如（2)所示電流時，即保持（維 持）高電阻的狀態。 ® 接著，當再度將負電壓施加於上部電極3106時，如（3) 所示，顯示在-0.5V流過-1〇μΑ或其以上的負電流的軌跡。 又，接著，當將負電壓施加於上部電極3106時，仍如（3)所 示，在 -0.5V流過- ΙΟμΑ或其以上的電流。但這次將正電壓 施加於上部電極3106時，如（4)所示，直到+0.2V爲止流動 正電流，其最大成爲3μΑ。在此，當隨電壓的絕對値減小時， 即通過（4)所示軌跡。 當再度施加0.2 V爲止的正電壓時，通過（4)所示軌跡》 -64 - 1375273 其後如（5)所示，流動之電流値減少，變得不流動正電流。 接著，當施加正電壓於上部電極3 106時，如（6)所示，顯示 大致沒有流動電流的軌跡《其後，即使減小電壓的絕對値， 仍如（6)所示，大致沒有流動電流。又，接著當施加負電壓 於上部電極3106時，如（1)所示，在0〜-0.8V大致未流動電 流。因此如（2)所示，若以未急遽流動電流的方式而未施加 -0.8V或其以上的電壓於上部電極31 06的話，即成爲維持未 流動（1)所示電流的高電阻狀態。稱（1)所示狀態爲「負高電 鲁阻模式」。 例如，當如（2)所示施加-0.8 V或其以上的電壓，以成爲 急遽流動電流旳狀態時，即成爲容易流動如（3)的電流的低 電阻狀態。該狀態亦維持在施加負電壓於上部電極3 1 06的 期間。稱（3)所示狀態爲「負低電阻模式」^ 當施加正電壓於上部電極3106時，如（4)所示，在正的 0〜0.2V的電壓區域成爲流動電流的低電阻狀態。在此，因 爲在0〜0.2V間施加正電壓的期間維持該狀態，所以稱（4) ® 所示狀態爲「正的低電阻模式」。 又，當施加0.2 V或其以上的正電壓時，如（5)所示，變 得不流動電流，而移行至高電阻狀態。當成爲高電阻狀態 時，如（6)所示，在正的0〜0.2V的電壓區域施加電壓的期 間’電流値被維持高電阻狀態。並稱該（6)所示狀態爲「正 的高電阻模式」。 藉由上述，在使用第31圖所示鐵電層的元件中，成爲 安定地存在「正高電阻模式」、「正低電阻模式」、「負高 -65 - 1375273 電阻模式」及「負低電阻模式」的外觀上的四個模式。根據 詳細調查，「正高電阻模式」與「負高電阻模式」係顯示具 有相同高電阻狀態的「高電阻模式」，「正低電阻模式」與 「負低電阻模式」係顯示具有相同低電阻狀態的「低電阻模 式j ’判明存在有二個模式。即，在處於「高電阻模式」的 狀態時’在-0.8V至0.8V的電壓區域，維持「高電阻模式」。 在處於利用施加_〇· 8 V或其以上之電壓而進行遷移的「低電 阻模式」的狀態時，在-0.5V至0.2V的電壓區域，維持「低 ® 電阻模式」。於是，此等二個之「高電阻模式」與「低電阻 模式」成爲可切換。此等對「負高電阻模式」及「負低電阻 模式」的負電阻模式亦相同。 另外，各「負模式」的實際電流値係在施加-0.5 V時， 在「負高電阻模式」爲-15x1 (Τ8Α，而在「負低電阻模式」 爲-lx 1(Τ5Α，由此可知，各自的比更達到200倍。該情況係 可作爲容易進行模式識別者。發明者等是藉由施加之電壓的 方向與強度，讓鐵電體膜的電阻値發生急遽變化，用以推定 •發現上述現象者。 另外，藉由設於鐵電體3 1 04與上部電極3 1 06間的絕緣 層3 105，可從絕緣層3105所具帶式構造來進行載流子的控 制。具體而言，例如，五氧化鉬之帶隙雖爲4.5eV程度，但 在從費密位準之能量差見到的情況，可知其在傳導帶爲 1.2eV，而在價電子帶爲2.3eV，故在價電子帶側的障壁較 高。因此，雖然相對價電子帶的電洞，其障壁性呈現高位準， 但相對傳導帶之電子，則可稱其障壁性呈現低位準。詳細請 -66- 1375273 參考「Wilk et.al.，J.Appl.Phys.，87,484(2000).」。 從上述特性，在將例如五氧化钽膜用於電極與鐵電層間 的絕緣層的情況，可期待獲得使電子變得容易流動而電洞不 易流動的現象。實際上，如第33圖所示，當施加正電壓於 上部電極3106時，及施加負電壓時，流動之電流値相差甚 大。此在進行記億體的判別的情況，對提高信號、噪音比（S/N 比），且容易進行資料判斷具有非常高的效果。此爲使用了 絕緣層3105後的效果。 利用將上述第33圖所示「低電阻模式」與「高電阻模 式j的模式應用作爲記億體動作，發現可將第3 1圖所示元 件用作爲非揮發性且非破壞的記憶體。具體而言，首先，元 件之初始化與資料的抹除、即資料「off」的寫入，如第33 圖之（4)或（5)所示，係利用施加負電壓於上部電極3106，並 藉由從「低電阻模式」模式變換爲「高電阻模式」而可進行。 另外，資料「on」的寫入，如第33圖之（2)所示，係可 利用施加-0.8 V或其以上之負電壓於上部電極3106,以使電 流急遽流動來進行。利用此情況，從「高電阻模式」模式變 換爲「低電阻模式」，用以進行資料「on」的寫入。如此等 所述’藉由施加電壓於上部電極3106，並設置成「尚電阻模 式」或是「低電阻模式」，即可進行「off」或「on」的資 料（狀態）的寫入。 另一方面，如上述般寫入後之資料的讀出，係利用讀取 施加-0.8V〜0.8V的適當電壓於上部電極3106時的電流値而 可容易進行。例如，在第3 1圖所示元件的模式狀態爲「off」、 -67 - 1375273 位攝像機器爲首，不僅是筆記型的電腦、個人數位化裝置 (PDA) ’包括所有的電子計算機、個人電腦、工作站、辦公 電腦、大型計算機、通信單元.、複合機等的使用記億體的機 器，其消耗電力均可降低。 第34圖顯示有關第31圖所示元件的資料保持時間。在 施加正電壓於上部電極3106而爲第33圖所示「正高電阻狀 態j 、即「高電阻模式」後，利用施加-0 · 8 V或其以上之電 壓於上部電極3 1 0 6，設置成「負低電阻狀態」（低電阻模式）、 ® 即寫入資料「on」的狀態。其後於每一定時間施加·〇.3ν的 電壓於上部電極3 1 0 6，觀測施加電壓時所觀測的電流値。第 34圖顯示該觀測結果。 所觀測之電流在約10分鐘成爲最大，其後至1〇〇〇分鐘 漸漸減少。但此時之電流値係最大値的8 6 %，是對資料的判 斷無問題的値。另外，藉由外插於第34圖所示相當於1〇年 之1 0,000,000分鐘的線，可預見其10年後的電流値相當於
最大値的66 %(2/3)左右，而可進行資料的判斷。藉由以上所 示情況，根據使用第3 1圖所示元件的記憶體，可知具有i 〇 年的保持期間。 上述本發明之例中，係設爲以ECR濺鍍法形成矽構成 的基板上的絕緣層、絕緣層上的下部電極層、下部電極層上 的鐵電層的各個。但此等各層的形成方法，不偶限於ECR 雜鑛法。例如，形成於砂基板上的絕緣層，亦可由熱氧化法 或化學氣相法（CVD)法及習知濺鍍法等來形成。 另外，下部電極層亦可由EB蒸鍍法'CVD法、MBE法、
I -69- 1375273 IB D法等的其他成膜方法來形成。另外，鐵電層亦可由上述 說明之MOD法或習知具有的濺鍍法、Pld法等來形成。但 使用ECR濺鍍法，可容易獲得平坦且良好的絕緣膜、金屬 膜、鐵電體膜。 另外’上述實施形態中，係在形成各層後，暫時取出於 大氣，但使用由真空搬運室連結實現各個ECR濺鍍的處理 室的裝置’即可無需取出於大氣，而藉由連續處理來形成各 層。藉由此等構成，可在真空中搬運處理對象基板，而不受 ® 水份附著等的外亂影響，進而可提高膜質與界面的特性。 如日本特開2003-7791 1號公報所揭示，亦可在形成各 層後，對已形成之層表面照射ECR電漿，用以改善特性。 另外’亦可在形成各層後，在氫氣環境中等的適當氣體環境 中，將已形成之層退火（加熱處理），以大大改善各層的特性。 在此，稱排列元件且同時蓄積記億複數資料的情況爲 「積體」，而稱所積體之比例爲積體度，但第31圖之構造 非常單純，與習知記憶單元比較，可大幅提高積體度。在以 0 MOSFET爲基本技術的DRAM或SRAM及快閃記憶體等中， 需要確保閘極、源極、汲極的區域，所以近年來，積體界限 開始受到指摘。相對於此，根據第31圖所示元件，通過使 用單純的構造，可不受限於現在的積體界限以提高積體度。 另外，以上之實施形態中，所施加的電壓爲直流，但施 加適當寬幅與強度的脈衝電壓亦可獲得相同的效果。本發明 之基本思想，如第31圖所示，係在於設爲將絕緣層接觸配 置於鐵電層上，由二個電極包夾此等狀。利用此種構成，於 -70- 1375273 二個電極間施加指定電壓（DC、脈衝）以使鐵電層的電阻値變 化，用以切換安定的高電阻模式與低電阻模式，其結果即可 實現記憶體功能。 因此，例如，如第35A圖所示，亦可使用絕緣性基板 3101a，使用被積層之下部電極層3103a、3103b。另外，如 第35B圖所示，亦可使用絕緣性基板3101a，且在下部電極 層3103設置接觸電極3103c。另外，如第35C圖所示，亦 可使用絕緣性基板3101a，且使用被積層之上部電極層 ® 3106a、3106b。又，如第35D圖所示，亦可使用被積層之下 部電極層 3103a、3103b及被積層之上部電極層3106a、 3 106b <> 如第36圖所示，亦可使用玻璃及石英等構成的絕緣性 基板3601。該情況下，如第37圖所示，亦可在基板3601 形成貫穿孔並於此處設置栓塞，從基板3601的背面（下部電 極層3103的形成面的相反側）取得電性接觸。藉由設爲該構 造，即可應用於容易加工的玻璃基板等。另外，使用具有透 光性的基板，即可應用於顯示器。 另外，如第38Α圖所示，亦可使用具有金屬等的導電性 的基板3801。另外，如第38Β圖所示，亦可具有接觸於基 板3801之上的下部電極3802，並於其上設置鐵電層3803、 絕緣層3804及上部電極3805。在設置爲第38Β圖所示構成 的情況’可在基板3801與上部電極3805之間施加指定的電 信號。 另外，如第38C圖所示，亦可在金屬板1201上設置鐵 1375273 電層1202、絕緣層1203及上部電極12 〇4。在設置爲該構成 的情況，金屬板1201成爲下部電極層。藉由設置爲第38c 圖所示構造，在導電性優良的金屬板1201上形成各構成要 素，所以可獲得較高的冷卻效果，可期待元件的安定動作。 又，鐵電層係隨膜厚增厚，其電流流動變難而使電阻增 加。在利用電阻値的變化以實現記憶體的情況，導通狀態與 截止狀態的各個電阻値成爲問題。例如，當鐵電層的膜厚增 厚時，導通狀態的電阻値增大，使得S/N比取得困難，而較 ® 難判斷記憶體的狀態。另一方面，當鐵電層的膜厚減薄，使 得漏電流成爲支配時，不僅記憶體資訊變得不易保持，而且 截止狀態的電阻値增大，造成S /N比取得困難。 因此，鐵電層以設置爲最適宜的厚度爲較佳。.例如，若 考慮到漏電流的問題，鐵電層爲最低爲1 Onm的膜厚即可。 另外，若考慮導通狀態的電阻値，鐵電層以設置爲較200nm 更薄爲較佳。根據本發明者等的實驗結果可知，若鐵電層的 厚度爲30〜lOOnm，即確認有記憶體的動作，而最佳狀態可 ® 在鐵電層的厚度爲5 0nm時獲得。 同樣，在鐵電層上之絕緣層上亦存在較爲適宜的膜厚。 有關該膜厚係以藉由使用A1靶子、Si靶子、Ta靶子的ECR 濺鍍法，在矽基板上分別形成Al2〇3膜、Si02膜、Ta203膜 的情況爲例進行說明。上述各膜係以形成爲指定膜厚的狀 態，且在各膜上形成A1構成的上部電極的狀態，進行施加 於矽基板與上部電極間的電壓時的電流電壓的測定，觀察各 膜之在-IV所觀察的電流密度。此等電流密度的結果顯示於 -72 - Ϊ375273 第3 9圖。 如第39圖所示，電流密度係依構成絕緣層之材料而各 異，膜厚越薄，其漏電流增多而使得電流密度增大。另一方 面，當膜厚增加時’電流密度減少。這顯示若膜厚太薄則無 法獲得作爲絕緣層的特性’而在膜厚大的情況’則使施加於 鐵電層的電壓減小’使得較難取得S/N比’而變得不易判斷 記億體的狀態。因此’絕緣層係在與鐵電層的組合中，以適 宜厚度爲較佳。 例如，若考慮到漏電流的問題’則在使用A12 〇 3膜、S i 0 2 膜的情況，膜厚可爲1〜3nm。而在Ta203膜的情況’可設 置爲3nm或其以上的膜厚。另一方面，若考慮到電阻値大小 的問題，絕緣層以20nm的厚度爲較佳。由發明者等的實驗 結果可知，在由Si02與Ta203構成的絕緣層的情況，若膜 厚爲3〜5nm，即可確認上述記憶體的動作》 上述中，以一個鐵電體元件爲例進行了說明，如以下之 說明，亦可排列複數鐵電體元件而使之積體。例如，如第40A 圖所示，亦可在絕緣性基板4001上形成共同的下部電極層 4002、鐡電層4003、絕緣層4004，並在絕緣層4004上分別 隔開指定距離形成複數上部電極4005。並成爲對應複數上部 電極4005排列複數鐵電體元件的構成。 鐵電體或絕緣層係較金屬等的導電體的導電性非常小 者，所以可如上述般共同予以使用。該情況，可省去加工製 程，所以可圖獲提高生產性及工業上的優點相當大。另外’ 利用考慮導電性等來配置對應複數上部電極4005的鐵電體 -73 - 1375273 元件間的距離，即可期待安定的動作。 另外，如第40B圖所示，亦可在絕緣性基板4001上形 成共同的下部電極層4〇〇2，並於下部電極層4002上排列鐵 電層4013、絕緣層4014及上部電極4015構成的複數個元 件。例如，利用使用RIE法、ICP蝕刻及ECR飩刻等的加工 法加工已形成之鐵電體膜，即可形成各個鐵電層4103。利用 如此般隔離的構成，即可使元件間的距離更短，且可進一步 提高積體度。 又，如第40C圖所示，亦可由絕緣側壁4016覆被構成 各個元件的鐵電層4013及絕緣層4014的側面。如第40D圖 戶斤示，亦可跨越各元件形成共同的絕緣層4024，而由絕緣層 4〇24覆被鐵電層4013的側面》該情況，係由絕緣層4024 的局部構成第40B圖所示絕緣層4104。 又，如第40(e)圖所示，亦可對應各元件形成複數的鐵 電層4013，以上之絕緣層4014係設爲共用，並以充塡各自 隔離的複數鐵電層4013側部的方式，形成絕緣層4026。如 此等般，利用絕緣體覆被依每元件隔離而形成的複數鐵電層 4〇 1 3間，即可減少各元件間的漏電流，提高鐵電體元件的安 定性。 另外，在第31圖所示元件中，亦如第13圖所示，於X 方向排列η個複數個元件，於Y方向排列m個，將X方向 匯流排連接於下部電極層，將Y方向匯流排連接於上部電 極層，利用將具備選擇信號的開關功能的處理器單元連接於 X方向匯流排及Y方向匯流排的各個，即可實現於各元件隨 -74 - 1375273 機進行存取的記憶體。 但鐵電層3 1 04的電阻値的變化，亦可藉由電流進行控 制》當在以施加指定電壓於鐵電層3 1 04的狀態流動—定電 流後，立即於上部電極3 1 06與下部電極3 1 03間施加指定電 壓（例如，-0.8V)時，電流値即如第41圖所示進行變化。又， 第41圖之縱軸顯示施加電流檢測用電壓於上述電極間時所 測定的電流。 例如，在上述電極間流過1χ10·8Α〜1χ10·6Α的電流後， ® 電流値減小而爲高電阻狀態。相對於此，在上述電極間流過 1χ10_6Α或其以上的電流後，流動之電流値增大（例如，i〇mA) 而變化爲低電阻狀態。從該情況可知，鐵電層3 1 04的電阻 變化，係依流動於鐵電層3104的電流而變化，存在有高電 阻狀態與低電阻狀態的二個電阻値。因此，第31圖所示元 件，係可藉由電壓所驅動，同時亦可藉由電流驅動。 另外，可由脈衝電壓控制鐵電層3 1 04的電阻變化。例 如，在初期狀態中，對於鐵電層3 1 04爲高電阻狀態的第3 1 ^ 圖所示元件，如第42圖所示，首先，當在上部電極3106與 下部電極層3 103之間，一次施加（例如，-4V且10ps)負脈衝 電壓時，成爲低電阻狀態。其後當在上述電極間，複數次（例 如，四次）施加正脈衝電壓（例如，+5 V且10μ〇時，則成爲 高電阻狀態。 反複進行上述各脈衝電壓的施加，而於施加各脈衝電壓 後所測定之電流値，如第43圖所示進行變化。如第43圖所 示，在初期狀態下爲高電阻狀態，但在施加負脈衝電壓後則 -75- 1375273 移行至低電阻狀態。接著，在該狀態下，利用複數次施加正 的脈衝電壓，即成爲高電阻狀態，利用施加正電壓脈衝及負 電壓脈衝，以使鐵電層3 1 04的電阻値變化。因此，例如利 用施加正電壓脈衝及負電壓脈衝，即可進行使上述元件的記 憶狀態從「on」的狀態變化爲「off」的狀態，及從「0ff」 的狀態變化爲「on」的狀態的記憶體動作。 可使鐵電層3104的電阻狀態變化的電壓脈衝的電壓與 時間，可依狀況進行變化。例如，在+ 5 V且1 0 μ s，施加四次 ® 電壓脈衝而爲高電阻狀態後，利用1 0次施加-4V且1 μδ的短 脈衝，即可變化爲低電阻狀態。另外，在該狀態下，利用1 00 次施加+5 V且1 μ5的短脈衝，即可變化爲高電阻狀態。又， 該狀態下，利用1〇〇次施加-3V的低電壓且 100μδ的脈衝， 亦可變化爲低電阻狀態。 其次，說明將第3 1圖所示元件用作爲控制電流的開關 元件的情況。在第44Α圖所示元件中，流動於上部電極3 106 與下部電極3103之間的電流，如第44Β圖所示，若鐵電層 ^ 3 1 04爲高電阻狀態則成爲截止狀態，若鐵電層3 1 04爲低電 阻狀態則成爲導通狀態。例如，如第45圖之序列所示，利 用交錯施加負脈衝與正脈衝於上部電極3 1 06與下部電極 3103之間，即可交錯切換流動於上部電極3106與下部電極 3 1 03之間的電流的導通狀態與截止狀態。 另外，根據使用本實施形態之鐵電層3 1 04的第3 1圖所 示元件，施加直流電壓於下部電極3103與上部電極3106間 時的電流-電壓特性，如第46圖所示，當使正側的施加電壓 -76 - 1375273 變化時，即變化爲不同的低電阻狀態。對應此等各狀態下的 讀出電壓的電流値，可實現三個狀態（三値）的記憶體。該情 況，例如，利用將讀出電壓設爲〇. 5 V左右，可實現三値記 憶體。又，在遷移至各狀態前，將-2 V的電壓施加於下部電 極3 103，返回高電阻狀態（重設）。 另外，在第3 1圖所示元件中，亦與第1 Α所示元件相同， 利用施加+15V的高電壓，發現第33圖所示具特徵的電流電 壓特性。如此，在第3 1圖所示元件中，藉由電性初始化（EO) ^ 處理顯示上述各特性，可實現記憶元件等。 另外，上述EO處理，係施加超過10V之電壓於元件上， 所以，例如，在與半導體元件積體而形成複數個元件爲如第 40圖所示狀態的狀態下進行EO處理的情況，具有破壞半導 體元件的情況。因此該情況中，爲抑制半導體元件的破壞， 亦如前述，可使用ECR電漿進行EO處理。例如，在第15 圖所示元件中，若設置爲將連接於下部電極層4002的配線 —端曝露於電漿流的周邊部，將上部電極4005曝露於電漿 ® 流中的中央部的狀態，即可以從電漿流中的分布所產生的電 位差，施加EO處理所需要的電壓於此等兩個電極間。例如， 利用產生以Ar爲主成分的電漿並照射於元件上，即可在1 秒至數十秒的短時間內進行EO處理。 其次，參照圖面說明本發明之其他實施形態。第47圖 爲模式顯示本發明之實施形態的其他二安定電阻値取得裝 置的構成例的剖視圖。以下之說明中，以由顯示鐵電特性之 金屬氧化物層所成鐵電層4705構成的鐵電體元件爲例進行 -77 - 1375273 說明。第47圖所示元件，例如，係在單結晶矽構成的基板 47 01上具備絕緣層4702、下部電極47〇3、絕緣層47〇4、鐵 電層4705及上部電極4706。基板4701可由半導體、絕緣體、 金屬等的導電性材料的任一者構成。在由絕緣材料構成基板 47 01的情況，亦可去除絕緣層47 〇2。另外，在由導電性材 料構成基板4701的情況’亦可去除絕緣層4702'下部電極 4703，該情況下，由導電性材料構成的基板4701成爲下部 電極。 下部電極4703及上部電極4706，例如，可由含白金 (Pt)、釕（Ru)、金（Au)、銀（Ag)等的貴金屬的遷移金屬的金 屬構成。另外，下部電極4 7 03、上部電極4706，亦可爲氮 化鈦（TiN) '氮化給（HfN)、釕酸緦（SrRu02)、氧化鋅（ZnO)、 銦-錫氧化物（ITO)、氟化鑭（LaF3)等的遷移金屬的氮化物、 氧化物、氟化物等的化合物，又，亦可爲沉積此等的複合膜。 絕緣層4704可爲由二氧化矽、矽酸氮化膜、氧化鋁、 或由鋰、鈹、鎂、鈣等的輕金屬構成的LiNb03等的氧化物、 LiCaAlF6、LiSrAlF6' LiYF4、LiLuF4、KMgF3 等的氟化物構 成。另外，絕緣層4704亦可由含钪、鈦、緦、釔、鉻、鈴、 鉬及鑭系列的遷移金屬的氧化物及氮化物、或含以上元素的 矽酸鹽（金屬、矽、氧的三元化合物）、及含此等元素的鋁酸 鹽（金屬、鋁、氧的三元化合物）、及含此二個或其以上元素 的氧化物、氮化物等構成。 鐵電層470 5與前述鐵電層104及鐵電層31 04相同。又， 顯示鐵電層47〇5由至少含二個金屬所成金屬氧化物構成的 -78 - 1375273 顯示一般鐵電特性的材料構成的情況，如前述，亦包含根據 膜厚條件等而未顯示鐵電特性的狀態。 以下，針對第47圖所示元件的具體例進行說明，例如， 下部電極層4703係膜厚10nm的釕膜，絕緣層4704係由五 氧化鉬及二氧化矽等構成的膜厚5 nm的多層膜，鐵電層4705 係膜厚40nm的，上部電極4706係由金構成者。 另外，如前述，基板4701及絕緣層4702的構成，不侷限於 此，若不致影響電氣特性，亦可適當選擇其他的材料。 以上說明之絕緣層4702 '下部電極4703、絕緣層4704、 鐵電層4705及上部電極4706，其具體製法如後述，但亦可 藉由第5圖所示ECR濺鍍裝置，在由氬氣、氧氣、氮氣構 成的ECR電漿內濺鍍金屬靶子或燒結體靶子來形成^ 其次，參照第48圖說明第47圖所示元件的製法。首先， 如第48A圖所示，準備主表面爲面方位（100)且電阻率爲1 〜2D_cm的p形矽構成的基板4701，藉由硫酸與過氧化氫水 的混合液、純水及稀氟化氫水洗淨基板470 1的表面後進行 乾燥。 接著，設爲在已洗淨且乾燥的基板4701上形成絕緣層 4702的狀態。在該絕緣層4702的形成中，使用上述ECR濺 鍍裝置，將基板47 01固定於處理室501內的基板保持器5 04 上，使用純矽（Si)作爲靶子505，且藉由使用氬（Ar)與氧氣作 爲電漿氣體的ECR濺鑪法，在基板4701上形成覆被表面之 程度的Si-O分子的金屬模式絕緣層4702。 在第5圖所示ECR濺鍍方法中，首先，將電漿生成室 -79 - 1375273 5 02內真空排氣爲i(r5Pa台的高真空狀態後，藉由惰性氣體 導入部511 ’以流量2〇SCCm程度將如爲稀有氣體的氬氣導 入電漿生成室5 02內，設定電漿生成室502內部成爲例如 10_2〜l(T3Pa台的壓力。另外，利用供給例如28A的線圈電 流動於磁性線圈510，對電漿生成室502內供給電子迴轉加 速器共振放電條件的磁場。例如，將電漿生成室502內的磁 束密度設爲87.5mT(特思拉）的狀態》 此外，藉由未圖示之微波產生部供給例如2.4 5 GHz的微 ® 波（例如，500W)，並介由導波管508、石英窗507、真空導 波管5 06將此導入電漿生成室5 02內部，藉由該微波的導 入’設成在電漿生成室502生成Ar電漿的狀態。又，seem 係流量的單位，顯示在一分鐘內流過lem3的0°C . 1氣壓的 流體。 根據上述所生成的電漿，係藉由磁性線圈5 1 0的發散磁 場而從電漿生成室502放出至處理室501側。另外，藉由高 頻電源522對配置於電漿生成室502的出口的靶子505供給 ^ 高頻電力（例如，500W)。藉此，Ar粒子撞擊於靶子505上 而引起濺射現象，以使Si粒子從靶子505飛散。 在成爲該狀態後，當開放靶子505與基板470 1間的未 圖示的快門時，從靶子505上飛散出的Si粒子，與由電漿 生成室5 02放出的電漿及由反應性導入部512所導入而由電 漿所活性化的氧氣一起到達基板4701的表面，且由所活性 化的氧進行氧化而成爲二氧化矽。 藉由上述，可設置成於基板4 701上形成二氧化矽構成 -80 - 1375273 的如膜厚lOOnm程度的絕緣層4702的狀態（第4 8A圖）。在 形成爲指定膜厚後，在使得作爲關閉前述快門的狀態而被濺 鑛的原料未能到達基板470 1的狀態，令成膜停止。其後藉 由停止供給微波電力等，令電漿照射停止，且停止各氣體的 供給，在使基板溫度降低至指定値並使處理室501的內部壓 力上升而達到大氣壓程度後，從處理室501內部搬出已成膜 的基板4701 » 又，絕緣層4702係在施加電壓於其後形成的下部電極 © 47 03與上部電極4 706時，用以起到防止在基板4701發生電 壓洩漏乃至影響到所需電性特性的絕緣用途。例如，亦可將 藉由熱氧化法氧化矽基板的表面所形成的氧化矽膜用作爲 絕緣層4702。絕緣層4702只要具有絕緣性即可，亦可由氧 化矽以外的其他材料構成，另外，絕緣層4702的膜厚.不侷 限於l〇〇nm，可較此薄亦可較此厚。絕緣層4702係在依上 述ECR濺鍍的膜形成中，未對基板470 1進行加熱，但亦可 邊加热基板47〇1邊形成膜。 ® 如上述般形成絕緣層4702後，將基板4701從裝置內搬 出於大氣中，接著將基板47〇1固定於使用純釕（Ru)作爲靶 子5 05的與第5圖相同的ECR濺鍍裝置的基板保持器5 04 上。接著，藉由使用氬（Ar)與氙（Xe)作爲電漿氣體的ECR濺 鍍法，如第48B圖所示’利用在絕緣層4702上以覆被表面 的程度形成Ru膜’設置成形成有下部電極4703的狀態。 以下，詳述Ru膜的形成，在使用RU構成的靶子505 的第5圖所示ECR濺鍍裝置中’首先，將基板470 1加熱至 81- 1375273 例如400 °C，接著在電漿生成室5 02內，藉由惰性氣體導入 部5]1，以流量7sccm導入屬稀有氣體的氣氣，並以流量 5sccm導入氙氣，將電漿生成室502內部設定成爲例如1(Γ2 〜l(T3Pa台的壓力。另外，利用供給例如26Α的線圈電流動 於磁性線圈5 10，對電漿生成室5 02內供給電子迴轉加速器 共振放電條件的磁場。 此外，藉由未圖示之微波產生部供給例如2.45 GHz的微 波（例如，500W)，並介由導波管508、石英窗507、真空導 ® 波管506將此導入電漿生成室5 02內部，藉由該微波的導 入，設成在電漿生成室502生成Ar與Xe電漿的狀態。所生 成的電漿，係藉由磁性線圈510的發散磁場而從電漿生成室 502放出至處理室501側。另外，藉由高頻電極供給部對配 置於電漿生成室502的出口的靶子505供給高頻電力（例如 500W)。藉此’ Ar粒子撞擊於靶子505上而弓|起濺射現象， 以使Ru粒子從靶子505飛散。從祀‘子505上飛散出的Ru 粒子，到達並沉積於基板4701的絕緣層4702表面。 ® 藉由上述，可獲得於絕緣層4 702上形成例如膜厚lOnm 程度的下部電極層4703的狀態（第48B圖）。下部電極層4703 係在與其後形成的上部電極4706間施加電壓時，可施加電 壓於鐵電層4705與絕緣層4704者。因此若具導電性的話， 亦可由釕以外的元素來構成下部電極4 7 〇3，另外，膜厚不侷 限於lOnm，可設爲較厚或較薄。 在如上述藉由ECR濺鍍法形成RU膜時，係將基板4701 加熱爲4〇〇°C ’但亦可不予加熱。只是在未進行加熱的情況， -82- 1375273 釕對二氧化矽的密接性將降低’所以恐有產生剝落的擔憂， 爲防止此現象，以加熱基板而形成膜者爲較佳。在如上述般 沉積釕至所需膜厚後，若進行藉關閉快門等令成膜停止’並 停止供給微波電力，進而停止電漿照射等的結束處理的話’ 即可將基板470 1搬出。
如上述般形成下部電極層4703後’將基板4701從裝置 內搬出於大氣中，接著將基板4701固定於使用純钽（Ta)作 爲靶子5 05的與第5圖相同的ECR濺鍍裝置的基板保持器 ® 504上。接著，藉由使用氬（Ar)與氧氣作爲電漿氣體的ECR 濺鍍法，如第48C圖所示，設置成在下部電極層4703上以 覆被表面的程度形成鐵電層4704的狀態。如以下之說明， 形成Ta-O分子的金屬模式膜作爲絕緣層4704。 以下，詳述Ta-O分子的金屬模式膜的形成’在使用鉬 構成的靶子5 05的第5圖所示ECR濺鍍裝置中，首先，在 電漿生成室5 02內，藉由惰性氣體導入部5 1 1，以例如流量 25SCCm導入屬稀有氣體的氬氣，將電漿生成室502內部設 ® 定成爲例如1 〇_2〜1 〇_ 3 P a台的壓力。另外，利用供給例如2 7 A 的線圈電流動於磁性線圈5 1 0，對電漿生成室502內供給電 子迴轉加速器共振放電條件的磁場。 此外，藉由未圖示之微波產生部供給例如2.45GHz的微 波（例如，500W)，並介由導波管508、石英窗507 '真空導 波管5 06將此導入電漿生成室502內部，藉由該微波的導 入，設成在電漿生成室502生成Ar電漿的狀態。所生成的 電漿，係藉由磁性線圈510的發散磁場而從電漿生成室502 -83- 1375273 放出至處理室501側。另外，藉由高頻電極供給部對配置於 電漿生成室502的出口的靶子505供給高頻電力（例如 500W)。藉此，Ar粒子撞擊於靶子505上而引起濺射現象， 以使Ta粒子從靶子505飛散。 從靶子505上飛散出的Ta粒子，與由電漿生成室50 2 放出的電漿及由反應性導入部5 12所導入而由電漿所活性化 的氧氣一起到達基板4701的下部電極層4703的表面，且由 已活性化的氧進行氧化而成爲五氧化钽。 藉由上述，首先在下部電極層4703上形成五氧化鉬膜》 接著，與使用第48 A圖說明之二氧化矽的沉積相同，藉由使 用純矽構成的靶子505的ECR濺鍍法，設置成在上述五氧 化鉅膜上形成二氣化矽膜的狀態。反複進行上述五氧化鉬膜 與二氧化矽膜的形成步驟，例如形成5nm的五氧化鉅膜與二 氧化矽膜的多層膜，即可獲得絕緣層4704(第48D圖）。 又，五氧化鉬膜與二氧化矽膜構成的絕緣層4704，係在 施加電壓於鐵電層47 05時，用以控制施加於鐵電體膜的電 壓。因此’若能控制施加於鐵電層4705的電壓的話，亦可 由五氧化鉬膜與二氧化矽膜的多層構造以外來構成絕緣層 4 7 04，亦可由單層構成。另外，膜厚亦不侷限於5nrn。又， 上述ECR濺鍍法中，雖未對基板47〇1進行加熱，但亦可加 熱。 在如上述般形成絕緣層47 04後，將基板4701從裝置內 搬出於大氣中’接著將基板4701固定於使用Bi與Ti的比 例爲4: 3的燒結體（Bi_Ti_0)作爲靶子505的與第5圖相同 -84 - 1375273 的ECR濺鑛裝置的基板保持器504上。接著，藉由使用急（Α〇 與氧氣作爲電漿氣體的ECR濺銨法，如第48D圖所示’設 置成在絕緣層4704上以覆被表面的程度形成鐵電層4705的 狀態。 以下，詳述鐵電層4705的形成，在使用Bi-Ti-Ο構成 的靶子505的第5圖所示ECR濺鍍裝置中，首先’設成將 基板4701加熱至3 00〜700°C的狀態，接著在電漿生成室5〇2 內，藉由惰性氣體導入部511，以例如流量20sccin導入屬 # 稀有氣體的氬氣，將電漿生成室502內部設定成爲例如1(Γ2 〜l(T3Pa台的壓力。另外，利用供給例如27Α的線圈電流動 於磁性線圈5 10，對電漿生成室5 02內供給電子迴轉加速器 共振放電條件的磁場。 此外，藉由未圖示之微波產生部供給例如2.45GHz的微 波（例如，500W)，並介由導波管508、石英窗5 07、真空導 波管506將此導入電漿生成室502內部，藉由該微波的導 入，設成在電漿生成室5 02生成Ar電漿的狀態。所生成的 ^ 電漿，係藉由磁性線圏510的發散磁場而從電漿生成室502 放出至處理室501側。另外，藉由高頻電極供給部對配置於 電漿生成室502的出口的靶子505供給高頻電力（例如 500W)。藉此，Ar粒子撞擊於靶子505上而引起濺射現象， 以使Bi粒子與Ti粒子從靶子505飛散。 從靶子5 05上飛散出的Bi粒子與Ti粒子，與由電漿生 成室502放出的電漿及由反應性導入部512所導入而由電漿 所活性化的氧氣一起到達絕緣層4704的表面，且由已活性 -85 - 1375273 化的氧進行氧化。氧氣可藉由反應性氣體導入部5 1 2，以例 如流量lsccm導入。靶子505係燒結體，其雖含有氧，但藉 由供給氧可防止膜中的含氧量不足。 利用以上說明之依ECR濺鍍法的膜的形成，可獲得例 如形成膜厚4 0n m的鐵電層3104的狀態（第48D圖）<·其後與 前述相同進行結束處理，即成爲可搬出基板的狀態。又，亦 可對已形成的鐵電層4705照射惰性氣體與反應性氣體的 ECR電漿，以改善膜質。反應性氣體不侷限於氧氣，可使用 • 氮氣、氟氣及氫氣。另外，該膜質的改善亦可應用於絕緣層 4702及絕緣層4704的形成。 其次，如第48E圖所示，利用設置爲在鐵電層4705上 形成由指定面積的Au構成的上部電極4706的狀態，即可獲 得使用鐵電體構成之層的元件。上部電極4706可藉由依熟 知的剝落法與電阻加熱真空蒸鍍法的金的沉積來形成。又， 上部電極4706，例如亦可使用Ru、Pt、TiN等的其他金屬 材料或導電性材料。又，在使用Pt的情況，具有密接性差 ® 且被剝離的可能性，所以需要進行加熱成膜、或作爲 Ti-Pt-Au等的不易剝離的構造進行光微影或剝落處理等的 圖案處理，以形成具有指定面積的電極。 在此，根據本實施形態，係在形成絕緣層47 04的狀態， 在其上形成鐵電層4705。其結果，在依ECR濺鍍法的鐵電 層4705的形成中，不會使下層之金屬膜表面及鐵電體膜表 面形態劣化，可形成鐵電體膜。例如，當下層處於如金屬材 料等的被氧化的狀態時’在上述鐵電層4705的形成中，具 -86 - 1375273 有下層表面被局部氧化，而使形態劣化的情況。相對於此， 根據本實施形態，可在下層表面形態良好的狀態下，形成鐵 電層47 05，可獲得品質更高的鐵電層4705 » 其次，說明第47圖所示元件的特性。該特性調查係利 用施加電壓於下部電極4703與上部電極4706間來進行。當 由電源將電壓施加於下部電極4703與上部電極4706間，並 藉由電流計觀測施加電壓後時之電流時，可獲得第4 9圖所 示結果。第49圖中，縱軸顯示以面積除電流値的電流密度。 ® 以下，說明第49圖，並一併說明本發明之記億體動作原理。 在此說明之電壓値及電流値，係以實際之元件所觀測者爲 例。因此本現象不限於以下所示數値。根據實際用於元件之 膜的材料或膜厚及其他條件，亦有觀測到其他的數値的情 況。 首先，當施加正電壓於上部電極4706時，如第49圖中 之（1)所示，在0〜1 · 〇 V流動的電流非常少。但如（2 )所示， 當超過1 . 1V時，骤然流動正電流。實際上，更流動超過 胃 O.lA/cm2的電流，但爲保護測定器而設爲不會流動此以上的 電流，所以未被觀測到。在此，在（1)所示0〜1 . 〇 V的區域中， 當設爲未太大地流動如（2)所示電流時，即保持（維持）高電阻 的狀態。 接著，當再度將正電壓施加於上部電極47 06時，如（3) 所示，顯示在0.8V流過Ο.ΙΑ/cm2或其以上的正電流的軌 跡。接著，當再將正電壓施加於上部電極4706時，仍如（3) 所示’在0.8V流過O.lA/cm2或其以上的電流。 -87 - 1375273 但這次將負電壓施加於上部電極47 06時，如（4)所示直 到0.2V爲止流動負的電流，其最大成爲-ihio·2 A/cm2。 在此，當隨電壓的絕對値減小時，即通過（4)所示軌跡。 當再度施加-0.2 V以下的負電壓時，通過（4)所示軌跡。 其後如（5)所示，流動之電流値減少，變得不流動負電流。 接著，當施加負電壓於上部電極4706時，如（6)所示，顯示 大致沒有流動電流的軌跡。其後，即使減小電壓的絕對値， 仍如（6)所示，大致沒有流動電流。又，接著當施加正電壓 ^ 於上部電極4706時，如（1)所示，直到〇〜1 .〇V爲止大致沒 有流動電流。 因此如（2)所示，若以未急遽流動電流的方式而未施加 1.1V或其以上的電壓於上部電極47 06的話，即成爲維持未 流動（1)所示電流的高電阻狀態。稱（1)所示狀態爲「正高電 阻模式」。 例如，當如（2)所示施加1.1V或其以上的電壓，以成爲 急遽流動電流的狀態時，即成爲容易流動如（3)所示電流的 ® 低電阻狀態。該狀態亦維持施加正電壓於上部電極4706的 期間。稱（3)所示狀態爲「正低電阻模式」》 當施加負電壓於上部電極47 06時，如（4)所示，在負的 0〜0.2 V的電壓區域，初期成爲流動少量電流的低電阻狀 態。在此，因爲在〇〜0.2V間施加正電壓的期間維持該狀態， 所以稱（4)所示狀態爲「負的低電阻模式」。 又，當施加-0.2V或其以上的正電壓時，如（5)所示，變 得不流動電流，而移行至高電阻狀態。當成爲高電阻狀態 -88- 1375273 時’如（6)所示，在負的〇〜-1·〇ν的電壓區域施加電壓的期 間’電流値被維持高電阻狀態。稱該（6)所示狀態爲「負的 高電阻模式」。 藉由上述，在使用第31圖所示元件中，成爲安定地存 在「正高電阻模式」'「正低電阻模式」、「負高電阻模式」 及「負低電阻模式」的外觀上的四個模式。根據詳細調査， 「正高電阻模式」與「負高電阻模式」係顯示具有相同高電 阻狀態的「高電阻模式」，「正低電阻模式」與「負低電阻 ^ 模式」係顯示具有相同低電阻狀態的「低電阻模式」，判明 存在有二個模式。即，在處於「高電阻模式」的狀態時，在 -1.5V至1.0V的電壓區域，維持「高電阻模式」。在處於利 用施加1.0V或其以上之電壓而進行遷移的「低電阻模式」 的狀態時，在-0.2V至0.8V的電壓區域，維持「低電阻模式」。 於是，此等二個之「高電阻模式」與「低電阻模式」成爲可 切換。此等對「負高電阻模式」及「負低電阻模式」的負電 阻模式亦相同。 ® 另外，各「正模式」的實際電流値係在施加0.5V時， 在「正高電阻模式」爲1.0xl(T5A/cm2，而在「正低電阻模 式」爲5xl(T2A/cm2，由此可知，各自的比更達到5000倍。 該情況係可作爲容易進行模式識別者。發明者等是藉由施加 之電壓的方向與強度，讓鐵電體膜的電阻値發生急遽變化， 用以推定發現上述現象者。 另外’藉由備於鐵電體4705與上部電極4706間的絕緣 層4794，可從絕緣層47 04所具帶式構造來進行載流子的控 -89 - 1375273 制。具體而言，例如，五氧化鉬之帶隙雖爲4.5eV程度，但 在從費密位準之能量差見到的情況，可知其在傳導帶爲 1.2eV，而在價電子帶爲2.3eV，故在價電子帶側的障壁較 高。因此，雖然相對價電子帶的電洞，其障壁性呈現高位準， 但相對傳導帶之電子，則可稱其障壁性呈現低位準。詳細請 參考 rWilket.al.，J.Appl.Phys.，87,484(2000)·」。 從上述特性，在將例如五氧化鉅膜用於電極與鐵電層間 的絕緣層的情況’可期待獲得使電子變得容易流動，而電洞 ® 不易流動的現象。實際上，如第49圖所示，當施加正電壓 於上部電極4706時，及施加負電壓時，流動之電流値相差 甚大。此在進行記憶體的判別的情況，對提高信號、噪音比 (S./N比），且容易進行資料判斷具有非常高的效果。此爲使 用了絕緣層4704後的效果。 利用將上述第4 9圖所示「低電阻模式」與「高電阻模 式」的模式應用作爲記憶體動作，即發現可將第47圖所示 元件使用作爲非揮發性且非破壞的記憶體。具體而言，首 ® 先，元件之初始化與資料的抹除、即資料「off」的寫入， 如第4 9圖之（4)或（5 )所示，係可利用施加負電壓於上部電極 4706 ’並藉由從「低電阻模式」模式變換爲「高電阻模式」 來進行。 另外，資料「〇n」的寫入，如第49圖之（2)所示，係可 利用施加1.1V或其以上之正電壓於上部電極4706，以使電 流急遽流動來進行。利用此情況，從「高電阻模式」模式變 換爲「低電阻模式j ，用以進行資料「on」的寫入。如此等 -90- 1375273 所述，可藉由施加電壓於上部電極4706，並設置成「高電阻 模式」或是「低電阻模式j ，用以進行「off」或「on J的 資料（狀態）的寫入。 另一方面，如上述般寫入之資料的讀出’係利用讀取施 加0V〜l.ov的適當電壓於上部電極4706時的電流値而可容 易進行。例如，在第47圖所示元件的模式狀態爲「j 、 換言之爲「高電阻模式」的情況，如第49圖之（1)所示，可 藉由在施加ον〜ι.ον的適當電壓時不易流動電流的情況來 •判斷。 另外，在第47圖所示元件的模式狀態爲「onj 、換言 之爲「低電阻模式」的情況，如第49圖之（2)所示，可藉由 在施加0V〜0.8V的適當電壓時急遽流動電流的情況來判 斷。從「正高電阻模式」與「正低電阻模式j 、即「of f」 與「on」的狀態的電流値更達5000倍或其以上的情況可知， 可容易進行「Off」與「on」的判斷。同樣在負電壓區域， 在0V〜-0.2V的電壓範圍亦可判斷「on」與「off」。 ^ 上述記憶體之讀出動作，可利用僅僅調查第47圖所示 元件是「高電阻模式」還是「低電阻模式」而容易進行。換 言之，第47圖所示元件，在可保持上述二個模式的期間， 即爲保持資料的狀態。又，爲了調査屬哪一模式，即使施加 正電壓於電極，保持中的模式仍不發生變化且避不會破壞資 料。因此根據第47圖所示元件，可進行非破壞的讀出。第 47圖所示元件，係藉由施加於下部電極4703與上部電極 4706間的電壓，以使鐵電體層4705的電阻値變化，而發揮 1375273 作爲非揮發性記憶元件的功能者。又，本元件亦可用作爲控 制電流的開關元件。 使第47圖所示元件動作用的電壓，雖在作爲「正低電 阻模式j用的寫入時成爲最大，但如第49圖所示’爲1.IV 左右，其消耗電力非常小。所謂消耗電力小之情況，對裝置 而言非常有利，例如，以移動通信機器、數位通用機器、數 位攝像機器爲首，不僅是筆記型的電腦、個人數位化裝置 (PDA)，包括所有的電子計算機、個人電腦、工作站、辦公 ® 電腦、大型計算機、通信單元、複合機等的使用記憶體的機 器，其消耗電力均可降低。另外，在使用第47圖所示元件 的記憶體中，亦與上述元件相同，具有10年的保持期間》 上述本發明之例中，係設爲以ECR濺鑛法形成矽構成 的基板上的絕緣層、絕緣層上的下部電極層、下部電極層上 的絕緣層，絕緣層上的鐵電層的各個。但此等各層的形成方 法，不侷限於ECR濺鍍法。例如，形成於矽基板上的絕緣 層，亦可由熱氧化法或化學氣相法（CVD)法及習知濺鍍法等 •來形成。 另外，下部電極層亦可由EB蒸鑛法、CVD法、MBE法、 IBD法等的其他成膜方法來形成。另外，下部電極層上的絕 緣層亦可由ALD法、MOCVD法、或習知具有的濺鍍法等來 形成。鐵電層亦可由上述說明之MOD法或習知具有的濺鍍 法、PLD法及MOCVD法等來形成。但使用ECR濺鍍法，可 容易獲得平坦且良好的絕緣膜、金屬膜、鐵電體膜。 另外’上述實施形態中，係在形成各層後，暫時取出於 -92 - 1375273 大氣，但使用由真空搬運室連結實現各個ECR濺鍍的處理 室的裝置’即可無需取出於大氣，而藉由連續處理來形成各 層。藉由此等構成，便可在真空中搬運處理對象基板，而不 受水份附著等的外亂影響，進而可提高膜質與界面的特性》 如專利文獻7所揭示，亦可在形成各層後，對已形成之 層表面照射ECR電漿，用以改善特性。另外，亦可在形成 各層後’在氫氣環境中等的適當氣體環境中，將已形成之層 退火（加熱處理），以大大改善各層的特性。 # 在此’稱排列元件且同時蓄積記憶複數資料的情況爲 「積體」’而稱所積體之比例爲積體度，但第47圖之構造 非常單純’與習知記憶單元比較，可大幅提高積體度。在以 MOSFET爲基本技術的DRAM或SRAM及快閃記憶體等中， 需要確保閘極 '源極、汲極的區域，所以近年來，積體界限 開始受到指摘。相對於此，根據第47圖所示元件，通過使 用單純的構造，可不受限於現在的積體界限以提高積體度。 另外，以上之實施形態中，所施加的電壓爲直流，但施 # 加適當寬幅與強度的脈衝電壓亦可獲得相同的效果。本發明 之基本思想，如第47圖所示，係在於設爲將絕緣層接觸配 置於鐵電層上，由二個電極包夾此等狀。利用此種構成，於 二個電極間施加指定電壓（DC、脈衝）以使鐵電層的電阻値變 •化，用以切換安定的高電阻模式與低電阻模式，其結果即可 實現記憶體功能。 因此，例如，如第50A圖所示，亦可使用絕緣性基板 4701a，使用被積層之下部電極層4703a、4703b。另外，如 -93- 1375273 第5OB圖所示，亦可使用絕緣性基板4701a，且在下部電極 層4703設置接觸電極4703c。另外，如第50C圖所示，亦 可使用絕緣性基板4701a，且使用被積層之上部電極層 470.6a、4706b。又，如第50D圖所示，亦可使用被積層之下 部電極層4703a、4703b及被積層之上部電極層4706a、 4706b ° 如第51圖所示，亦可使用玻璃及石英等構成的絕緣性 基板5101。該情況下，如第52圖所示，亦可在基板5101 # 形成貫穿孔並於此處設置栓塞，從基板5101的背面（下部電 極層4703的形成面的相反側）取得電性接觸。藉由設爲該構 造，即可應用於容易加工的玻璃基板等。另外，鐵電層4705 係在以波長6 32.8nm測定時的折射率爲2.6程度呈現光學透 明，所以利用設置爲如第51圖所示構成，即可應用於顯示 器。另外，利用將鐵電層4705形成爲在10〜200nm間產生 干涉色的厚度，即可獲得已著色狀態的視覺效果。 又，如第53A圖所示，亦可使用具有金屬等的導電性的 β 基板5201。另外，如第53B圖所示，亦可具有接觸於基板 5201之上的下部電極52 02，並於其上設置絕緣層5203、鐵 電層52 04及上部電極52 05。在設置爲第5 4Β圖所示構成的 情況’可在基板5201與上部電極5205之間施加指定的電信 號。
另外，如第53C圖所示，亦可在金屬板530 1上設置絕 緣層53 02、鐵電層5303及上部電極53 04。在設置爲該構成 的情況，金屬板5301成爲下部電極層。藉由設置爲第53C -94 - 1375273 圖所示構造，在導電性優良的金屬板53〇1上形成各構成要 素，所以可獲得較高的冷卻效果，可期待元件的安定動作。 又，鐵電層係隨膜厚增厚，其電流流動變難而使電阻增 加。在利用電阻値的變化以實現記億體的情況，低電阻値狀 態與高電阻値狀態的各個電阻値成爲問題。例如，當鐵電層 的膜厚增厚時，導通狀態的電阻値增大，使得S/N比取得困 難，而較難判斷記憶體的狀態。另一方面，當鐵電層的膜厚 減薄，使得漏電流成爲支配時，不僅記憶體資訊變得不易保 持，而且高電阻値狀態的電阻値減小，造成S/N比取得困難。 因此，鐵電層係以設置爲最適宜的厚度爲較佳。例如， 若考慮漏電流的問題，鐵電層若有最低爲1 Onm的膜厚即 可。另外，若考慮導通狀態的電阻値，鐵電層係以設置爲較 2OOnm更薄爲較佳。根據本發明者等的實驗結果，若鐵電層 的厚度爲30〜1 〇〇nm，即確認有記憶體的動作，而其最佳狀 態則可在鐵電層的厚度爲50nm時獲得。 同樣，在下部電極層上之絕緣層，亦存在較爲適宜的膜 厚。有關該膜厚係以藉由使用A1靶子、Si靶子、Ta靶子的 ECR濺鍍法，在矽基板上分別形成ai2〇3膜、Si〇2膜、Ta2〇3 膜的情況爲例進行說明。上述各膜係以形成爲指定膜厚的狀 態，且在各膜上形成A1構成的上部電極的狀態，進行施加 於矽基板與上部電極間的電壓時的電流電壓的測定，觀察各 膜之在-1 V所觀察的電流密度。此等電流密度的結果與第3 9 圖所示狀態相同。 如第3 9圖所示，電流密度係依構成絕緣層之材料而各 -95 - 1375273 異’膜厚越薄，其漏電流增多而使得電流密度增大。另 面，當膜厚增加時，電流密度減少《這顯示若膜厚太薄 法獲得作爲絕緣層的特性，而在膜厚大的情況，則使施 鐵電層的電壓減小，使得較難取得S/Ν比，而變得不易 記億體的狀態。因此，絕緣層係在與鐵電層的組合中， 宜厚度爲較佳。 例如，若考慮到漏電流的問題，則在使用Al2〇3膜、 膜的情況，膜厚可爲1〜3nm。而在Ta203膜的情況， # 置爲3nm或其以上的膜厚。另一方面，若考慮到電阻値 的問題，絕緣層以20nm的厚度爲較佳。由發明者等的 結果可知，在由Si02與Ta203構成的絕緣層的情況， 厚爲3〜5nra，即確認到上述記憶體的動作。 上述中，以一個元件爲例進行了說明，如以下之說 亦可排列複數個元件而使之積體。例如，如第54A圖所 亦可在絕緣性基板5401上形成共同的下部電極層5402 緣層5403、鐵電層5404，並在鐵電層5404上分別隔開 ^ 距離形成複數上部電極5405。並成爲對應複數上部電極 排列複數個元件的構成。 鐵電體或絕緣層係較金屬等的導電體的導電性非 者，所以可如上述般共同予以使用。該情況，可省去加 程，所以可圖獲提高生產性及工業上的優點相當大。另 利用考慮導電性等來配置對應複數上部電極5 405的元 的距離，即可期待安定的動作。 另外，如第54B圖所示，亦可在絕緣性基板5401 一方 則無 加於 判斷 以適 Si02 可設 大小 實驗 若膜 明， 示， 、絕 指定 5405 常小 工製 外， 件間 上形 -96- 1375273 成共同的下部電極層5402，並於下部電極層5402上排列絕 緣層5413、鐵電層5414及上部電極5415構成的複數個元 件。例如，利用使用RIE法、ICP蝕刻及ECR蝕刻等的加工 法加工已形成之鐵電體膜，即可形成各個鐵電層5414。利用 如此般隔離的構成，即可使元件間的距離更短，且可進一步 提高積體度。 又，如第54C圖所示，亦可在絕緣性基板5401上形成 共同的下部電極層5402及絕緣層5 403，並於其上形成鐵電 # 層5414及上部電極5415構成的複數個元件。又，如第54D 圖所示，亦可由絕緣側壁54 1 6覆被構成各個元件的絕緣層 5413、鐵電層5414的側面。另外，如第54E圖所示，亦可 在絕緣性基板540 1上形成共同的下部電極層5402及絕緣層 54〇3’並於其上排列鐵電層5414及上部電極5415構成的複 數個元件，而由絕緣側壁5417覆被構成各個元件的鐵電層 5 4 1 4的側面。 另外’如第55圖所示，亦可在絕緣性基板5401上形成 ® 共同的下部電極層5402，並於下部電極層5402上排列絕緣 層5413、鐵電層5414及上部電極5415構成的複數個元件， 以充塡各個隔離之複數鐵電層5414側部的方式形成絕緣層 5426。如此等般，利用絕緣體覆被依每元件隔離而形成的複 數鐵電層54 14間，即可減少各元件間的漏電流，提高元件 的安定性。 另外’如第13圖所示，於X方向排列η個本發明之實 施形態的複數個元件，於γ方向排列m個，將X方向匯流 -97- 1375273 排連接於下部電極層，將γ方向匯流排連接於上部電極， 利用將具備選擇信號的開關功能的處理器單元連接於X方 向匯流排及Y方向匯流排的各個，即可實現於各元件隨機進 行存取的記憶體。 但鐵電層4705的電阻値的變化，亦可藉由電流進行控 制。當在以施加指定電壓於「高電阻模式」狀態的鐵電層4705 的狀態流動一定電流後，立即於上部電極4706與下部電極 4703間施加指定電壓（例如，+0.5V)時，電流値即如第41圖 •所示進行變化。 例如，在上述電極間流過低於lx ΙΟ·5 A〜1x1 0·4Α的電 流後，即爲電流値小的高電阻狀態。相對於此，在上述電極 間流過1x1 (Γ4Α或其以上的電流後，流動之電流値增大（例 如，0.7 mA)而變化爲低電阻狀態》從該情況可知，鐵電層 4*705的電阻變化，係依流動於鐵電層4705的電流而變化， 存在有高電阻狀態與低電阻狀態的二個電阻値。因此，第1 圖所示元件，係可藉由電壓所驅動，同時亦可藉由電流驅動。 ® 另外，在第47圖所示元件中，亦與上述元件相同，可 由脈衝電壓控制鐵電層4705的電阻變化。另外，亦可用作 爲控制電流的開關元件。另外，在第47圖所示元件中，與 上述元件相同，可實現三値的記憶體。 其次，說明由五氧化鉅與二氧化矽的膜厚爲5 nm的多層 膜構成絕緣層4704的情況。又，以下說明依五氧化鉬膜、 二氧化矽膜、五氧化鉅膜的順序沉積之3層構造的絕緣層 4 7 04的情況。發明者等在初期階段係將由鐵電層4 7 05所構 -98 - 1375273 成的金屬氧化物層形成於已洗淨的矽基板上。詳細檢討該實 驗結果的結果，觀察到在矽基板與上述金屬氧化物層之間形 成有界面層。 若顯示上述觀察結果，藉由上述ECR濺鍍法，在將基 板溫度設爲42〇°C的狀態下，在矽基板上形成含有鉍與鈦的 金屬氧化物，當藉由透過型電子顯微鏡觀察該剖面狀態時， 觀察到第56圖所模式顯示的狀態。如第56圖所示，觀察到 在矽構成的基板4701上介由含有氧化矽層4721與Bi與Ti # 與Si的氧化物所構成的氧化物層4722的界面層，形成有鐵 電層4705的狀態。 如此，當設爲在矽基板上形成鐵電層4705的狀態時， 將會在該等界面上形成如上述的2種類的氧化物層。又，含 有Bi與Ti與Si的氧化物層，在爲有意識地形成的氧化矽 層上形成鐵電層4705的狀態的情況，亦於界面被觀察。在 形成於此等界面之層中，可預見氧化矽層4721的比介電率 爲3.8而較小，而在施加電壓於鐵電層4705的情況，可預 ^ 見將造成更多的電壓被施加給氧化矽層472 1，而成爲未分配 電壓給鐵電層4705的狀態。另外，氧化物層4722在要求界 面控制性的情況，則成爲問題。從此等情況可認爲，在形成 鐵電層4705的情況，藉由抑制與矽的反應，並以未形成比 介電率小的氧化矽的方式，即可獲得更佳的狀態。 其次’考察在下層爲釕等的金屬層上直接形成鐵電層 4705的情況。眾所周知，釕用以形成氧化物。因此在釕構成 的金屬層上形成鐵電層的情況，可預見其金屬表暗被氧化且 -99- 1375273 形態降低。 例如，當設爲在矽基板上藉由熱氧化法形成二氧化矽層 的狀態，並設爲於其上藉由上述ECR濺鍍法形成膜厚20nm 的釕電極層的狀態，在以450°C作爲基板溫度的狀態下，於 其上形成含有鉍與鈦的金屬氧化物層，並藉由透過型電子顯 微鏡觀察該剖面狀態時，觀察藉由透過型電子顯微鏡觀察第 57圖所示狀態。第58圖模式顯示第57圖所示電子顯微鏡照 片。 如第58圖所示，觀察在二氧化矽層4702a上形成釕構 成的下部電極層4703，並於其上介由含有Bi與Ti與Ru的 氧化物構成的界面層4723，形成鐵電層4705的狀態。界面 層4723係藉由EDS (能量分散型X線分光）測定，確認屬含 有Ru' Ti及Bi的氧化物。另外，判明鐵電層4705的表面 受到界面層4723的影響，存在有10nm〜20nm的形態。因 此可知鐵電層4705未直接形成於金屬層上者，可獲得更佳 的狀態。 藉由以上的實驗及觀察結果，發明者等著眼於由五氧化 鉬層包夾二氧化矽層的多層構造的絕緣層。在設爲使五氧化 鉬層接觸於下部電極47 03及鐵電層4705的狀態下’首先’ 可防止在下部電極層4703的界面的氧化。另外’可使在與 鐵電層4705界面的反應所產生的界面層的形成受到抑制。 另外，利用具備二氧化矽層’可確保絕緣性。因此若是未在 下部電極4703及鐵電層4705的界面形成界面層的材料’即 可替代五氧化钽而予使用。又’不—定需要二氧化矽層’根 -100- 1375273 據需要之絕緣性的狀態，亦可僅僅爲五氧化.鉬層。 其次’說明使用由五氧化鉬層構成的絕緣層（絕緣層 4 702)的元件的特性。首先，設置成在矽基板上藉由熱氧化 法形成二氧化矽層的狀態，並設置成於其上藉由上述ECR 濺鍍法形成膜厚20nm的釕電極層的狀態。接著，設置成在 已形成之釕電極層上，形成依五氧化钽膜 '二氧化矽膜、五 氧化鉬膜的順序沉積而成的膜厚5nm的絕緣層的狀態。此等 各層係藉由使用第48C圖說明之ECR濺鍍法所形成。 • 當由透過型電子顯微鏡觀察形成絕緣層於上述釕電極 層上的剖面狀態時，在結晶狀態之釕電極層上，在5nm的極 薄膜的狀態下，可看見非晶質的五氧化鉬層、二氧化矽層、 五氧化鉬層。另外，.可確認各層之界面不會看到界面層，而 形成爲非常平坦。 其次，說明上述積層構造之絕緣層的電氣特性的調查結 果。電氣特性係經製作如下所示A、B ' C、D的四個試樣來 進行調查。首先，試樣A係於被洗淨之p形矽基板上形成依 ® 五氧化鉬層、二氧化矽層、五氧化鉅層的順序沉積而成的膜 厚3nm的絕緣層者。試樣B係於被洗淨之p形矽基板上形 成依二氧化矽層、五氧化鉬層、二氧化矽層的順序沉積而成 的膜厚3nm的絕緣層者。試樣C係於被洗淨之p形矽基板 上形成由二氧化矽構成的膜厚3nm的絕緣層者。試樣D係 於被洗淨之P形矽基板上形成由五氧化鉬構成的膜厚3 nm的 絕緣層者。 首先，在各試樣中，作爲在絕緣層上形成由鋁構成的上 -10 1- 1375273 部電極的狀態，在矽基板與上部電極之間施加指定電壓，並 測定電流密度。在施加有負電壓於上部電極的狀態下，利用 設置成使矽基板爲半導體的蓄積狀態的狀態，以便成爲使電 壓僅僅施加於絕緣層的狀態。 第59圖顯示使用上述各試樣的測定結果。如第59圖之 C所示，可知由二氧化矽構成的絕緣層，其絕緣性較高。相 對於此，如D所示，可知由五氧化鉬構成的絕緣層，其絕緣 性較低，其在極微小的施加電壓便形成大的電流密度。另 • 外，試樣A及試樣B則成爲試樣C與試樣D的中間特性。 從此等結果可知，以五氧化鉬層包夾二氧化矽層的多層構造 的絕緣層，相較於單獨爲五氧化鉬的絕緣層，可獲得更高的 絕緣性。 其次，說明使用以五氧化钽層包夾二氧化矽層·的多層構 造的絕緣層的與第47圖所示構造相同的元件的觀察結果。 當簡單地說明用於觀察之元件的形成時，首先，設置成在矽 基板上藉由熱氧化法形成二氧化矽層的狀態，並設置成於其 ^ 上藉由上述ECR濺鍍法形成膜厚20nm的釕電極層的狀態。 接著，設置成在已形成之釕電極層上，如前述形成依五氧化 鉅層、二氧化矽層、五氧化钽層的順序沉積而成的膜厚5 nm 的絕緣層的狀態。其次，在基板溫度爲42 0 °C，且氧流量爲 1 seem的條件下，設置成在上述絕緣層上形成含有鉍與鈦的 膜厚40nm的金屬氧化物層的狀態。 第60圖顯示由透過型電子顯微鏡觀察如上述形成之元 件的剖面的結果，而第61圖則模式顯示該狀態。觀察之結 -102- 1375273 果可看見在由釕構成的下部電極層4703上形成依五氧化鉅 層47 24、二氧化矽層4725、五氧化鉬層4726的順序沉積而 成的絕緣層4 704,並於絕緣層4704上形成鐵電層4705的狀 態。在各層間的界面未見到界面層，且各層之界面係nm級 的平坦狀態。如此，在構成第47圖所示元件的情況，使用 以五氧化鉬層包夾二氧化矽層的多層構造的絕緣層，以抑制 預想氧化後的反應引起的界面層的形成，進而可改善鐵電層 的表面形態。
其次，參照圖面說明本發明之其他實施形態。第62圖 爲模式顯示使用本發明之實施形態的其他二安定電阻値取 得裝置的構成例的剖視圖。以下，以使用金屬氧化物層的元 件（功能元件）爲例進行說明。第62圖所示元件，例如，係 在單結晶矽構成的基板620 1上具備絕緣層6202、下部電極 層6203、絕緣層（第1絕緣層）6204、金屬氧化物層6205' 絕緣層（第2絕緣層）62〇6及上部電極6207。基板6201可由 半導體、絕緣體、金屬等的導電性材料的任一者構成。在由 導電性材料構成基板6201的情況，亦可去除絕緣層6202， 該情況下，由導電性材料構成的基板6201成爲下部電極層。 下部電極6203及上部電極6207，例如，可由含白金 (Pt)'釕（Ru)、金（Au)'銀（Ag)等的貴金屬的遷移金屬的金 屬構成。.另外’下部電極6203、上部電極6207，亦可爲氮 化鈦（TiN)、氮化飴（HfN)、釕酸緦（SrRu02)、氧化鋅（ZnO)、 銦-錫氧化物（ITO)、氟化鑭（LaF3)等的遷移金屬的氮化物、 氧化物、氟化物等的化合物，又’亦可爲沉積此等的複合膜。 -103- 1375273 組合的記號設爲B’將表示氧的記號設爲O’將表示鉍的記 號設爲Bi，將m作爲表示1〜5的記號時，可使用由 (Bi2〇2)2 + (Am-lBm〇3m+l)2所表不的具秘層狀構造的金屬氧 化物（鐵電體等）。 由所表示的具鉍層狀構造的 金屬氧化物’例如，可舉出 SrBi2Ta209、SrBi2Nb209、 BaBi2Nb2〇9 、BaBi2Ta209 ' PbBi2Nb209 、 PbBi2Ta209 、 Bi04Ta3〇i2 ' CaBi4Ti4〇15、S r B i 4Ti4 Ο 15、B aB i 4Ti4 〇 15、 N a〇.5Bi4.5Ti4〇i5 、 K〇.5Bi4.5Ti4〇i 5 、 Sr2Bi4Ta5018 、
Ba2Bi4Ta5〇i8、Pl>2Bi4Ta5〇i8 0
又，在將表示從鑭系列所選出的至少一種稀土類金屬元 素的記號設爲Ln，將表示從π族的輕金屬（Be、Mg與鹼土 類金屬的Ca ' Sr、Ba、Ra)選出的至少一種的記號設爲Ae， 將表示從m族、iv族、v族、vi族、νπ族、νιπ族、I族、 Π族的重金屬（遷移金屬）選出的至少一種的記號設爲Tr，將 表不氧的記號設爲0時，可由Ln】-xAexTr〇3或LnAe卜xTrxO: 所表示者，來構成金屬氧化物6205。X係在固溶界限範圍內 顯不有效數字者。 又，金屬氧化物62〇5係由至少含有二個金屬的金屬氧 化物所構成者’一般’很多是顯示鐵電特性的情況。但亦有 根據膜厚條件等而未顯示鐵電特性的情況。 以下’針對第62圖所示鐵電元件的具體例進行說明， 例如’下部電極層6203係膜厚10nm的釕膜，絕緣層6204 係五氧化鉬及二氧化矽所成的膜厚5nm的多層膜，金屬氧化 -105- 1375273 物層6205係膜厚4〇nm的以41^30|2膜，絕緣層6206係膜厚 3nm的五氧化鉬膜，上部電極6207係由金構成者。另外， 如前述，基板6201及絕緣層6202的構成，不侷限於此，若 不致影響電氣特性，亦可適當選擇其他的材料。 以上說明之絕緣層6202、下部電極6203、絕緣層6204、 金屬氧化物層6205及上部電極6207，其具體製法如後述， 但亦可藉由第5圖所示ECR濺鍍裝置，在由氬氣、氧氣、 氮氣構成的ECR電漿內濺鍍金屬靶子或燒結體靶子來形成。 其次，參照第63圖說明第62圖所示功能元件的製法 例。首先，如第63A圖所示，準備主表面爲面方位（1〇〇)且 電阻率爲1〜2Ω\πι的p形矽構成的基板6201，藉由硫酸與 過氧化氫水的混合液、純水及稀氟化氮水洗淨基板6?01的 表面後進行乾燥。 接著，設爲在已洗淨且乾燥的基板620 1上形成絕緣層 62〇2的狀態。在該絕緣層6202的形成中，使用ECR濺鍍裝 置，將基板6201固定於處理室501內的基板保持器504上， 使用純矽（Si)作爲靶子5 05，且藉由使用氬（Α〇與氧氣作爲電 漿氣體的ECR濺鍍法，在基板6 201上形成覆被表面之程度 的Si-Ο分子的金屬模式絕緣層6202。 在第5圖所示ECR濺鍍方法中，首先，將電漿生成室 5 02內真空排氣爲1〇·5〜iCT4pa台的高真空狀態後，藉由惰 性氣體導入部511，以流量20sccm程度將如爲稀有氣體的 氬氣導入電漿生成室5〇2內，設定電漿生成室5 02內部成爲 例如10 — 3〜l(T2Pa台的壓力。又，seem係流量的單位，顯示 -106- 1375273 〇°C · 1氣壓的流體在一分鐘內流過lcm2。 另外，利用供給例如28A的線圈電流動於磁性線圈 510，對電漿生成室5 02內供給電子迴轉加速器共振放電條 件的磁場。例如，將電漿生成室502內的磁束密度設爲 87.5mT(特思拉）的狀態。 此外，藉由未圖示之微波產生部供給例如2.45GHz的微 波（例如，500W)，並介由導波管508、石英窗507、真空導 波管506將此導入電漿生成室502內部，藉由該微波的導 ^ 入，設成在電漿生成室502生成Ar電漿的狀態。 根據上述所生成的電漿，係藉由磁性線圈510的發散磁 場而從電漿生成室502放出至處理室501側。另外，藉由高 頻電源522對配置於電漿生成室502的出口的靶子5 05供給 高頻電力（例如，500W)。藉此，Ar粒子撞擊於靶子505上 而引起濺射現象，以使Si粒子從靶子505飛散。 在成爲該狀態後，當開放靶子505與基板3101間的未 圖示的快門時，從靶子5 05上飛散出的Si粒子，與由電漿 ® 生成室5 02放出的電漿及由反應性導入部512所導入而由電 漿所活性化的氧氣一起到達基板620 1的表面，且由所活性 化的氧進行氧化而成爲二氧化矽。 藉由上述，可設置成於基板6 201上形成二氧化矽構成 的如膜厚100nm程度的絕緣層6202的狀態（第63A圖）。在 形成爲指定膜厚後，在使得作爲關閉前述快門的狀態而被濺 鍍的原料未能到達基板620 1的狀態，令成膜停止。其後藉 由停止供給微波電力等，令電漿照射停止，且停止各氣體的 -107- 1375273 供給，在使基板溫度降低至指定値並使處理室501的內部壓 力上升而達到大氣壓程度後，從處理室501內部搬出已成膜 的基板6201。 又，絕緣層6202係在施加電壓於其後形成的下部電極 6203與上部電極6207時，用以起到防止在基板6201發生電 壓洩漏乃至影響到所需電性特性的絕緣用途。例如，亦可將 藉由熱氧化法氧化矽基板的表面所形成的氧化矽膜用作爲 絕緣層6202。絕緣層6202只要具有絕緣性即可，亦可由氧 • 化矽以外的其他材料構成，另外，絕緣層6202的膜厚不侷 限於100n m，可較此薄亦可較此厚。.絕緣層6202係在依上 述ECR濺鍍的膜形成中，未對基板6201進行加熱，但亦可 邊加热基板620 1邊形成膜。又’亦可利用熱氧.化法氧化矽 構成的基板6201表面，以形成氧化矽構成的絕緣層6202» 如上述般形成絕緣層6202後，將基板620 1從裝置內搬 出於大氣中，接著將基板62〇1固定於使用純釕（RU)作爲靶 子5 05的與第5圖相同的ECR濺鍍裝置的基板保持器504 ® 上。接著，藉由使用氬（Ar)與氙（Xe)作爲電漿氣體的ECR濺 鏟法，如第63B圖所示，利用在絕緣層3 102上以覆被表面 的程度形成Ru膜’設置成形成有下部電極6203的狀態。 以下，詳述Ru膜的形成’在使用Ru構成的靶子505 的第5圖所示ECR濺鍍裝置中’首先，將基板6201加熱至 例如400°C，接著在電漿生成室5 02內’藉由惰性氣體導入 部511，以流量7sccm導入屬稀有氣體的氬氣，並以流量 5SCCm導入氙氣，將電漿生成室502內部設定成爲例如1(Γ3 -108- 1375273 〜l(T2Pa台的壓力》另外，利用供給例如26A的線圈電流動 於磁性線圈5 10,對電漿生成室5 02內供給電子迴轉加速器 共振放電條件的磁場。 此外，藉由未圖示之微波產生部供給例如2.45 GHz的微 波（例如，500W)，並介由導波管5〇8、石英窗5〇7 '真空導 波管5 06將此導入電漿生成室5 02內部，藉由該微波的導 入，設成在電漿生成室502生成Ar與Xe電漿的狀態。所生 成的電漿，係藉由磁性線圈510的發散磁場而從電漿生成室 • 502放出至處理室501側。另外，藉由高頻電極供給部對配 置於電漿生成室502的出口的靶子505供給高頻電力（例如 500W)。藉此，Ar粒子撞擊於靶子505上而引起濺射現象， .以使Ru粒子從靶子505飛散。從靶子505上飛散出的RU 粒子，到達並沉積於基板3101的絕緣層3102表面。 藉由上述，可獲得於絕緣層6202上形成例如膜厚l〇nm 程度的下部電極層6203的狀態（第63B圖）。下部電極層6203 係在與其後形成的上部電極6 207間施加電壓時，可施加電 ® 壓於金屬氧化物層6205與絕緣層6204者。因此若具導電性 的話，亦可由釕以外的元素來構成下部電極6203，另外，膜 厚不侷限於l〇nm，可設爲較厚或較薄。 在如上述藉由ECR濺鍍法形成Ru膜時，係將基板620 1 加熱爲40〇°C，但亦可不予加熱。只是在未進行加熱的情況， 釕對二氧化矽的密接性將降低，所以恐有產生剝落的擔憂， 爲防止此現象，以加熱基板而形成膜者爲較佳。在如上述般 沉積釕至所需膜厚後，若進行藉關閉快門等令成膜停止’並 -109- 1375273 停止供給微波電力，進而停止電漿照射等的結束處理的話， 即可將基板3101搬出。 在如上述般形成下部電極層6203後，將基板6201從裝 置內搬出於大氣中，接著將基板62 01固定於使用純钽（Ta) 作爲靶子505的與第5圖相同的ECR濺鍍裝置的基板保持 器504上。接著，藉由使用氬（A〇與氧氣作爲電漿氣體的ECR 濺鍍法，如第63C圖所示，設置成在下部電極層6203上以 覆被表面的程度形成絕緣層6204的狀態。如以下之說明， • 形成Ta-O分子的金屬模式膜，用以作爲絕緣層6204。 以下，詳述Ta-Ο分子的金屬模式膜的形成，在使用鉅 構成的靶子505的第5圖所示ECR濺鍍裝置中，首先，在 將電漿生成室5 02內部真空排氣爲10_5〜lp^Pa台的高真空 狀態後，藉由惰性氣體導入部511，以例如流量25SCCm導 入屬稀有氣體的氬氣，將電漿生成室5 02內部設定成爲例如 1(Γ3〜l(T2Pa台的壓力。另外，利用供給例如27A的線圈電 流動於磁性線圈510，對電漿生成室502內供給電子迴轉加 ® 速器共振放電條件的磁場。 此外，藉由未圖示之微波產生部供給例如2.45GHz的微 波（例如，500W)，並介由導波管508 '石英窗50*7、真空導 波管5 06將此導入電漿生成室5 02內部，藉由該微波的導 入，設成在電漿生成室5 02生成Ar電漿的狀態。所生成的 電漿，係藉由磁性線圈510的發散磁場而從電漿生成室502 放出至處理室501側。另外，藉由高頻電極供給部對配置於 電漿生成室502的出口的靶子505供給高頻電力（例如 -110- 1375273 5 00 W)。藉此，Ar粒子撞擊於靶子5 05上而引起濺射現象， 以使Ta粒子從靶子505飛散。 從靶子5 05上飛散出的Ta粒子，與由電漿生成室502 放出的電漿及由反應性導入部512所導入而由電漿所活性化 的氧氣一起到達基板6201的下部電極層6 203的表面’且由 已活性化的氧進行氧化而成爲五氧化钽。 根據上述，首先，在下部電極層6203上形成五氧化鉅。 接著，與使用第63 A圖說明之二氧化矽的沉積相同，藉由使 ® 用純矽構成的靶子505的ECR濺鎮法，設置成在上述五氧 化鉅膜上形成二氧化矽膜的狀態。反複進行上述五氧化鉅膜 與二氧化矽膜的形成步驟，利用例如形成5 nm程度的五氧化 鉬膜與二氧化矽膜的多層膜，以獲得絕緣層6204(第63D 圖）。 又，由五氧化钽膜與二氧化矽膜構成的絕緣層6 204，係 在施加電壓於金屬氧化物層6205時，用以控制施加於金屬 氧化物層6205的電壓。因此，若能控制施加於金屬氧化物 ® 層6205的電壓的話，亦可由五氧化钽膜與二氧化矽膜的多 層構造以外來構成絕緣層6204，亦可由單層構成。另外，膜 厚亦不侷限於5nm。又，上述ECR濺鍍法中，雖未對基板 6 201進行加熱，但亦可加熱。 在如上述般形成絕緣層6204後，將基板6201從裝置內 搬出於大氣中，接著將基板6201固定於使用Bi與Ti的比 例爲4 : 3的燒結體（Bi-Ti-O)作爲靶子505的與第5圖相同 的ECR濺鍍裝置的基板保持器5 〇4上。接著，藉由使用氬（Ar) 1375273 與氧氣作爲電漿氣體的ECR濺鍍法，如第63D圖所示，設 置成在絕緣層62 (Μ上以覆被表面的程度形成金屬氧化物層 6205的狀態。 以下，詳述金屬氧化物層6205的形成，在使用Bi-Ti-O 構成的靶子5 05的第5圖所示ECR濺鍍裝置中，首先，在 將處理室501及電漿生成室502內真空排氣而使內部壓力成 爲1(Γ5〜l(T4Pa後，設置成將基板6201加熱至300〜700°C 的狀態，接著在電漿生成室502內，藉由惰性氣體導入部 • 511，以例如流量2〇SCCm導入屬稀有氣體的氬氣，將電漿生 成室502內部設定成爲例如1(Τ3〜10_2Pa台的壓力。另外， 利用供給例如27A的線圈電流動於磁性線圈510,對電漿生 成室5 02內供給電子迴轉加速器共振放電條件的磁場。 此外，藉由未圖示之微波產生部供給例如2.45GHz的微 波（例如，500W)，並介由導波管508、石英窗507、真空導 波管506將此導入電漿生成室5 02內部，藉由該微波的導 入，設成在電漿生成室5 02生成Ar電漿的狀態》所生成的 ^ 電漿，係藉由磁性線圈510的發散磁場而從電漿生成室502 放出至處理室501側。另外，藉由高頻電極供給部對配置於 電漿生成室502的出口的靶子505供給高頻電力（例如 500W)。藉此，Ar粒子撞擊於靶子505上而引起濺射現象’ 以使Bi粒子與Ti粒子從靶子505飛散。 從靶子5 05上飛散出的Bi粒子與Ti粒子，與由電漿生 成室502放出的電漿及由反應性導入部512所導入而由電漿 所活性化的氧氣一起到達絕緣層6204表面’且由已活性化 -112- 1375273 的氧進行氧化。氧氣（02)係可藉由反應性導入部512並以例 如流量lsccm所導入。靶子505係燒結體，其雖含有氧，但 藉由供給氧可防止膜中的含氧量不足。 利用以上說明之依ECR濺鍍法的膜的形成，可獲得例 如形成膜厚40nm的金屬氧化物層6205的狀態（第63D圖）。 其後與前述相同進行結束處理，即成爲可搬出基板的狀態。 在如上述般形成金屬氧化物層6205後，將基板6201從 裝置內搬出於大氣中，接著將基板6 201固定於使用純钽（Ta) ^ 作爲靶子505的與第5圖相同的ECR濺鍍裝置的基板保持 器5 04上。接著，藉由使用氬（Ar)作爲電漿氣體、並使用氧 氣作爲反應氣體的ECR濺鍍法，如第62(e)圖所示，利用在 金屬氧化物層6205上以覆被表面的程度形成五氧化鉬膜， 而成爲形成絕緣層6206的狀態。五氧化鉅膜如以下之說明， 係設置成Ta-Ο分子的金屬模式膜的狀態。 以下，詳述Ta_0分子的金屬模式膜的形成，在使用鉬 構成的靶子505的第5圖所示ECR濺鍍裝置中，首先，在 ® 將電漿生成室5 02內部真空排氣爲1(Γ5〜l(T4Pa台的高真空 狀態後，在電漿生成室502內，藉由惰性氣體導入部511， 以例如流量25s ccm導入氬氣，將電漿生成室502內部設定 成爲例如1(Γ3〜l(T2Pa台的壓力。另外，利用供給例如27A 的線圈電流動於磁性線圈510，對電漿生成室5 02內供給電 子迴轉加速器共振放電條件的磁場。 此外，藉由未圖示之微波產生部供給例如2.45GHz的微 波（例如，500W)，並介由導波管508、石英窗507、真空導 -113- 1375273 波管5 06將此導入電漿生成室5 02內部，藉由該微波的導 入，設成在電漿生成室5 02生成Ar電漿的狀態。所生成的 電漿，係藉由磁性線圈510的發散磁場而從電漿生成室502 放出至處理室501側。另外，藉由高頻電極供給部對配置於 電漿生成室502的出口的靶子505供給高頻電力（例如 5 00W)。藉此，Ar粒子撞擊於靶子505上而引起濺射現象， 以使Ta粒子從靶子505飛散。 從靶子5 05上飛散出的Ta粒子，與由電漿生成室5 02 ® 放出的電漿及由反應性導入部512所導入而由電漿所活性化 的氧氣一起到達基板6201的下部電極層6203的表面，且由 已活性化的氧所氧化而成爲五氧化鉅。 根據上述，首先，利用在金.屬氧化物層6205上形成膜 厚3ηηι的五氧化鉬膜，如第63(e)圖所示，獲得形成有絕緣 層6 20 6的狀態。由五氧化鉬構成的絕緣層6202，係在施加 電壓於金屬氧化物層6205時，用以控制施加於金屬氧化物 層620 5的電壓。因此，若能控制施加於金屬氧化物層6205 ® 的電壓的話，亦可由五氧化钽以外來構成絕緣層6206，亦可 由單層構成。另外，膜厚亦不侷限於3nm。 又，上述ECR濺鍍法中，雖未對基板3101進行加熱， 但亦可加熱。又，亦可對已形成之絕緣層6 206表面照射惰 性氣體與反應性氣體的ECR電漿，用以改善特性。用於此 等第的反應氣體，可使用氧氣、氮氣、氟氣及氫氣。另外， 該膜質的改善，亦可應用於絕緣層6204及金屬氧化物層 6205。 -114- 1375273 其次，如第63(f)圖所示，利用設置爲在絕緣層6206上 形成由指定面積的Au構成的上部電極6207的狀態，即可獲 得使用至少含二個金屬的金屬氧化物層的元件。上部電極 6207可藉由依熟知的剝落法與電阻加熱真空蒸鍍法的金的 沉積來形成。又，上部電極6207，例如亦可使用RU、Pt、 TiN等的其他金屬材料或導電性材料。又，在使用pt的情 況，具有密接性差且被剝離的可能性，所以需要進行加熱成 膜、或作爲Ti-Pt-Au等的不易剝離的構造進行光微影或剝落 # 處理等的圖案處理，以形成具有指定面積的電極。 在此，根據本實施形態，係在形成絕緣層6204的狀態， 在其上形成金屬氧化物層6 2 05。其結果，在依ECR濺鍍法 的金屬氧化物層6205的形成中，不會使下層之金屬膜表面 及金屬氧化物層6205表面形態劣化。例如，當下層處於如 金屬材料等的被氧化的狀態時，在上述金屬氧化物層6205 的形成中，具有下層表面被局部氧化，而使形態劣化的情 況。相對於此’根據本實施形態，可在下層表面形態良好的 ® 狀態下，形成金屬氧化物層6205，可獲得品質更高的金屬氧 化物層6 2 0 5。 其次’說明第62圖所示功能元件的特性。該特性調查 係利用施加電壓於下部電極6203與上部電極6207間來進 行。當由電源將電壓施加於下部電極6203與上部電極6207 間，並藉由電流計觀測施加電壓後時之電流時，可獲得第6 4 圖所示結果。第64圖中’縱軸係對數表示電流値的絕對値。 因此與施加之正負電壓無關，而顯示正電流値。實際上，在 -115- 1375273 施加正電壓的情況，觀察到正電流値，而在施加負電壓的情 況’觀察到負電流値。以下，說明第64圖，並一併說明本 發明之記憶體動作原理。在此說明之電壓値及電流値，係以 實際之元件所觀測者爲例。因此本現象不限於以下所示數 値》根據實際用於元件之膜的材料或膜厚及其他條件，亦有 觀測到其他的數値的情況》 首先，當施加正電壓於上部電極6 207時，如第64圖中 之（1)所示’在〇〜1.6V流動的電流非常少。但如（2)所示， ® 當超過1.6V時，骤然流動正電流。實際上，更流動超過 5x1 0_3A/cm2的電流’但爲保護測定器而設爲不會流動超過 此的電流，所以未被觀測到。在此，如（2)所示，在以未急 遽流動電流的方式施加0V〜1.6V的電壓的情況，維持（1)所 示高電阻的狀態。 接著，當再度將正電壓施加於上部電極62 07時，如（3) 所示，顯示在0.5V流過lxl〇_3A/cm2或其以上的正電流的軌 跡。又’接著’當將正電壓施加於上部電極6207時，仍如 ® (3)所示’在〇.5V流過lxl(T3A/cm2或其以上的電流。在此， 在施加〇〜0.5V時，維持如（3)所示低電阻狀態。 但這次當施加負電壓於上部電極6207時，如（4)所示， 至- 05V爲止流動負電流，其最大成爲i.5xHT3A/cm2。在此， 在施加〇〜-0.5V的電壓的情況’如（4)所示，是維持低電阻 狀態。 其後’當從-0.5V施加負電壓至_ι·6ν時，如（5)所示， 流動之電流値減少’變得不流動負電流》其後，即使減小 -116- 1375273 -0.6V〜〇V的電壓的絕對値，仍如（6)所示，大致沒有流動電 流。又，接著當施加負電壓於上部電極6207時，如（6)所示， 顯示大致未流動電流値的軌跡》 接著，當施加正電壓於上部電極6207時，如（1)所示， 直到0〜1.6V爲止，顯示大致未流動電流的軌跡。又，當施 加1 .6V或其以上的電壓時’則流動（2)所示急遽的正電流， 成爲顯示（3)所示低電阻的狀態。 因此如（2)所示’若以未急遽流動電流的方式而未施加 ^ UV或其以上的電壓於上部電極62 07的話，即成爲維持未 流動（1)所示電流的高電阻狀態。稱（1)所示狀態爲「正高電 阻模式」。 例如，當如（2)所示施加1.6V或其以上的電壓，以成爲 急遽流動電流的狀態時，即成爲容易流動如（3)的電流的低 電阻狀態。該吠態亦維持在施加正電壓於上部電極6207的 期間。稱（3)所示狀態爲「正低電阻模式」。 當施加負電壓於上部電極6207時，如（4)所示，在負的 ® 0〜-0.5V的電壓區域成爲初期流動少量電流的低電阻狀 態。在此，因爲在0〜-0.5V間施加負電壓的期間維持該狀 態，所以稱（4)所示狀態爲「負的低電阻模式」。 又，當施加-0.5V或其以上的負電壓時，如（5)所示，變 得不流動電流，而移行至高電阻狀態。當成爲該高電阻狀態 時，如（6)所示，在負的0〜-1.6V的電壓區域施加電壓的期 間，電流値被維持高電阻狀態。並稱該（6)所示狀態爲「負 的高電阻模式」。 -117- 1375273 藉由上述，在使用第62圖所示鐵電層的元件中，成爲 安定地存在「正高電阻模式」' 「正低電阻模式」、「負高 電阻模式」及r負低電阻模式」的外觀上的四個模式。根據 詳細調查，「正高電阻模式」與「負高電阻模式」係顯示具 有相同高電阻狀態的「高電阻模式」，「正低電阻模式」與 「負低電阻模式」係顯示具有相同低電阻狀態的「低電阻模 式J ’判明存在有二個模式。即，在處於「高電阻模式」的 狀態時’在-1.6V至1.6V的電壓區域，維持「高電阻模式」。 ^ 在處於利用施加+1.6V或其以上之電壓而進行遷移的「低電 阻模式」的狀態時，在-0.5V至0.5V的電壓區域，維持「低 電阻模式」。於是’此等二個之「高電阻模式」與「低電阻 模式」成爲可切換。此等對「負高電阻模式」及「負低電阻 模式」的負電阻模式亦相同。 另外，各「正模式」的實際電流値係在施加0.5 V時， 在「正高電阻模式」爲5.0xl(T6A/cm2，而在「正低電阻模 式」爲5.0xl0_3A/cm2,由此可知，各自的比更達到1〇〇〇倍。 ® 該情況係可作爲容易進行模式識別者。發明者等是藉由施加 之電壓的方向與強度，讓金屬氧化物層6205的電阻値發生 急遽變化，用以推定發現上述現象者。 另外，藉由設於金屬氧化物層6205與上部電極6207間 的絕緣層6204，可從絕緣層6204所具帶式構造來進行載流 子的控制。具體而言，例如，五氧化钽之帶隙雖爲4.5eV程 度，但在從費密位準之能量差見到的情況，可知其在傳導帶 爲1.2eV，而在價電子帶爲2.3eV，故在價電子帶側的障壁 -118- 1375273 較高。因此，雖然相對價電子帶的電洞，其障壁性呈現高位 準，但相對傳導帶之電子，則可稱其障壁性呈現低位準。詳 細請參考「Wilket.al.，J.Appl.Phys. ,87,484(2000)·」。 利用將上述第64圖所示「低電阻模式」與「高電阻模 式」的模式應用作爲記億體動作，發現可將第62圖所示元 件用作爲非揮發性且非破壞的記憶體》具體而言，首先，元 件之初始化與資料的抹除、即資料「off」的寫入，如第64 圖之（4)或（5)所示，係利用施加負電壓於上部電極6207，並 • 藉由從「低電阻模式」模式變換爲「高電阻模式」而可進行。 另外，資料「on」的寫入，如第64圖之（2)所示，係可 利用施加1.6V或其以上之正電壓於上部電極6207，以使電 流急遽流動來進行。利用此情況，從「高電阻模式」模式變 換爲「低電阻模式」，用以進行資料「on」的寫入。如此等 所述，藉由施加電壓於上部電極6207，並設置成「高電阻模 式」或是「低電阻模式」，即可進行「off」或「〇n」的資 料（狀態）的寫入。 ® 另一方面，如上述般寫入後之資料的讀出，係利用讀取 施加0V〜1.6V的適當電壓於上部電極6207時的電流値而可 容易進行。例如，在第62圖所示元件的模式狀態爲「〇ff」、 換言之爲「高電阻模式」的情況，如第64圖之（1)所示，可 藉由在施加0.5V〜1.6V的適當電壓時不易流動電流的情況 來判斷。 另外，在第62圖所示元件的模式狀態爲「〇n」' 換言 之爲「低電阻模式」的情況，如第64圖之（2)所示’可藉由 -119- 1375273 上述本發明之例中，係設爲以ECR濺鍍法形成矽構成 的基板上的絕緣層、絕緣層上的下部電極層、下部電極層上 的絕緣層、絕緣層上的金屬氧化物層及金屬氧化物層上的絕 緣層的各個。但此等各層的形成方法，不侷限於ECR濺鍍 法。例如，形成於矽基板上的絕緣層，亦可由熱氧化法或化 學氣相法（CVD)法及習知濺鍍法等來形成》 另外，下部電極層亦可由EB蒸鍍法、CVD法、MBE法、 IBD法等的其他成膜方法來形成。另外，下部電極層上的絕 Φ 緣層亦可由ALD法、MOCVD法、或習知具有的濺鍍法等來 形成。金屬氧化物層亦可由上述說明之MOD法或習知具有 的濺鍍法、PLD法或MOCVD等來形成。但使用ECR濺鍍法， 可容易獲得平坦且良好的絕緣膜、金屬膜、鐵電等的金屬氧 化物膜。 另外，上述實施形態中，係在形成各層後，暫時取出於 大氣，但使用由真空搬運室連結實現各個ECR濺鍍的處理 室的裝置’即可無需取出於大氣，而藉由連續處理來形成各 ® 層。藉由此等構成，可在真空中搬運處理對象基板，而不受 水份附著等的外亂影響，進而可提高膜質與界面的特性。 如日本特開2003-779 1 1號公報所揭示，亦可在形成各 層後，對已形成之層表面照射ECR電漿，用以改善特性。 另外，亦可在形成各層後，在氫氣環境中等的適當氣體環境 中，將已形成之層退火（加熱處理），以大大改善各層的特性。 在此’稱排列元件且同時蓄積記憶複數資料的情況爲 「積體」’而稱所積體之比例爲積體度，但第62圖之構造 -12 1- 1375273 非常單純，與習知記憶單元比較，可大幅提高積體度。在以 MOSFET爲基本技術的DRAM或SRAM及快閃記憶體等中， 需要確保閘極、源極、汲極的區域，所以近年來，積體界限 開始受到指摘。相對於此，根據第62圖所示元件，通過使 用單純的構造，可不受限於現在的積體界限以提高積體度。 另外，以上之實施形態中，所施加的電壓爲直流，但施 加適當寬幅與強度的脈衝電壓亦可獲得相同的效果。本發明 之基本思想，如第62圖所示，係在於設爲將絕緣層接觸配 • 置於金屬氧化物層上，由二個電極包夾此等狀。利用此種構 成，於二個電極間施加指定電壓（DC、脈衝）以使金屬氧化物 層的電阻値變化，用以切換安定的高電阻模式與低電阻模 式，其結果即可實現記憶體功能。 因此，例如，如第65 A圖所示，亦可使用絕緣性基板 620 1 a，使用被積層之下部電極層6203a、6203b。另外，如 第65B圖所示，亦可使用絕緣性基板6201a，且在下部電極 層6203設置接觸電極6203c。另外，如第65C圖所示，亦 ® 可使用絕緣性基板6201a，且使用被積層之上部電極層 6207a' 62 07b。又，如第65D圖所示，亦可使用被積層之下 部電極層6203a、6203b及被積層之上部電極層6207a、 6207b ° 另外，如第66Α圖所示，亦可使用玻璃及石英等構成的 絕緣性基板660 1。該情況下，如第66Β圖所示，亦可在基 板6601形成貫穿孔並於此處設置栓塞，從基板6 601的背面 (下部電極層6203的形成面的相反側）取得電性接觸。藉由 -122- 1375273 設爲該構造，即可應用於容易加工的玻璃基板等。另外，金 屬氧化物層6205係在以波長632.8nm測定時的折射率爲2.6 程度呈現光學透明，所以利用設置爲如第66A及66B圖所示 構成，即可應用於顯示器。另外，利用將金屬氧化物層6205 形成爲在10〜200nm間產生干涉色的厚度，即可獲得已著色 狀態的視覺效果。 另外，如第67A圖所示，亦可使用具有金屬等的導電性 的基板6701。另外，如第67B圖所示，亦可具有接觸於基 • 板 6701之上的下部電極層 6702，並於其上設置絕緣層 6703、金屬氧化物層6704、絕緣層6705及上部電極6706。 在設置爲第67B圖所示構成的情況，可在基板6701與上部 電極67 06之間施加指定的電信號。 另外，如第68圖所示，亦可在金屬板6801上設置絕緣 層6802、金屬氧化物層6803、絕緣層6804及上部電極6805。 在設置爲該構成的情況，金屬板6801成爲下部電極層。藉 由設置爲第68圖所示構造，在導電性優良的金屬板6 80 1上 ® 形成各構成要素，所以可獲得更高的冷卻效果，可期待元件 的安定動作。 又，金屬氧化物層係隨膜厚增厚，其電流流動變難而使 電阻增加。在利用電阻値的變化以實現記憶體的情況，導通 狀態與截止狀態的各個電阻値成爲問題》例如，當金屬氧化 物層的膜厚增厚時，導通狀態的電阻値增大，使得S/N比取 得困難，而較難判斷記憶體的狀態。另一方面，當金屬氧化 物層的膜厚減薄，使得漏電流成爲支配時，不僅記憶體資訊 -123- 1375273 變得不易保持’而且截止狀態的電阻値增大，造成S/Ν比取 得困難。 因此，金屬氧化物層以設置爲最適宜的厚度爲較佳。例 如，若考慮到漏電流的問題，金屬氧化物層爲最低1 Onm的 膜厚即可。另外’若考慮導通狀態的電阻値，金屬氧化物層 以設置爲較200nm更薄爲較佳。根據本發明者等的實驗結果 可知，若金屬氧化物層的厚度爲30〜lOOnm，即確認有記億 體的動作，而最佳狀態可在金屬氧化物層的厚度爲5 Onm時 參獲得。 同樣，在下部電極層上之絕緣層上亦存在較爲適宜的膜 厚。具體而言，在使用ECR濺鍍法形成的情況，當膜厚薄 時，其漏電流增多而使得電流密度增大。相對於此，當膜厚 增加時，電流密度減少。因此，若膜厚太薄則無法獲得作爲 絕緣層的特性，而在膜厚大的情況，則使施加於金屬氧化物 層的電壓減小，使得較難取得S /N比，而變得不易判斷記憶 體的狀態。如上述，絕緣層係在與金屬氧化物層的組合中， ^以適宜厚度爲較佳。 例如，若考慮到漏電流的問題，則在使用Si02膜的情 況，膜厚可爲1〜3nm。而在Ta2〇3膜的情況，則可爲3nm 〜5nm的膜厚。另一方面，若考慮到電阻値大小的問題，絕 緣層以20nm的較薄厚度爲較佳。由發明者等的實驗結果可 知，在由Si02與Ta203構成的絕緣層的情況，若膜厚爲3 〜5 nm，即可確認上述記憶體的動作。 上述中，以一個鐵電體元件爲例進行了說明，但如以下 -124- 1375273 之說明，亦可排列複數鐵電體元件而使之積體。例如，如第 69A圖所示，亦可在絕緣性基板6901上形成共同的下部電 極層6 902、絕緣層6903、金屬氧化物層69 04、絕緣層6905, 並在絕緣層6905上分別隔開指定距離形成複數上部電極 6906。並成爲對應複數上部電極6906排列複數功能元件的 構成。 金屬氧化物層或絕緣層6903、6906係較金屬等的導電 體的導電性非常小者，所以可如上述般共同予以使用。該情 • 況，可省去加工製程，所以可圖獲提高生產性及工業上的優 點相當大。另外，利用考慮導電性等來配置對應複數上部電 極6906的功能元件間的距離，即可期待安定的動作。 另外，如第69B圖所示，亦可在絕緣性基板.6901上形 成共同的下部電極層69 02，並於下部電極層6902上排列絕 緣層6913、金屬氧化物層6914、絕緣層6915及上部電極6916 構成的複數個元件。例如，利用使用RIE法、ICP蝕刻及ECR 蝕刻等的加工法加工已形成之金屬氧化物膜，即可形成各個 ® 金屬氧化物層6914。利用如此般隔離的構成，即可使元件間 的距離更短，且可進一步提高積體度。 又，如第69C圖所示，亦可在絕緣性基板690 1上形成 共同的下部電極層6902、絕緣層6903，並於其上排列金屬 氧化物層6914、絕緣層6915及上部電極6916構成的複數個 元件。又，如第69D圖所示，可由絕緣側壁6917覆被構成 各個元件的絕緣層6913、金屬氧化物層6914及絕緣層6915 的側面。如第69(e)圖所示，亦可在絕緣性基板690 1上形成 -125- 1375273 共同的下部電極層6902、絕緣層6903，並於其上排列金屬 氧化物層6914、絕緣層6915及上部電極6916構成的複數個 元件，而由絕緣側壁6918覆被構成各個元件的金屬氧化物 層6 9 1 4的側面》 又，如第70圖所示，亦可在絕緣性基板6901上形成共 同的下部電極層6902，並於該下部電極層6902上排列絕緣 層6913、金屬氧化物層6914、絕緣層6915及上部電極6916 構成的複數個元件，並以充塡各自隔離的複數金屬氧化物層 # 6914側部的方式，形成絕緣層6926。如此等般，利用絕緣 體覆被依每元件隔離而形成的複數金屬氧化物層6914間， 即可減少各元件間的漏電流，提高功能元件的安定性。 另外，於X方向排列η個複數功能元件，於Y方向排 列m個，將X方向匯流排連接於下部電極層，將Y方向 匯流排連接於上部電極層，利用將具備選擇信號的開關功能 的處理器單元連接於X方向匯流排及Y方向匯流排的各 個，即可實現於各元件隨機進行存取的記億體。 ® 但金屬氧化物層6205的電阻値的變化，亦與上述元件 相同，可藉由電流進行控制。另外，可由脈衝電壓控制金屬 氧化物層6205的電阻變化。另外，亦可用作爲開關元件。 另外，根據使用本實施形態之金屬氧化物層6205的第 62圖所示元件，施加直流電壓於下部電極6203與上部電極 6207間時的電流-電壓特性，如第71圖所示，當使正側的施 加電壓變化時，即變化爲不同的低電阻狀態。對應此等各狀 態下的讀出電壓的電流値，可實現四方形、圓形及三角形的 -126- 1375273 三個狀態（三値）的記億體。該情況，例如，利用將讀出電壓 設爲0.5 V左右，可實現三値記憶體。又，在遷移至各狀態 前，將-2 V的電壓施加於下部電極62 03，返回高電阻狀態（重 設）。 其次’說明在室溫（20〜24 °C )下將第1圖所示元件的鐵 電層104成膜的情況。又，在此，下部電極層1〇3係Pt-Ti 構成者。在如此般形成之元件中，當由電源施加電壓於下部 電極103與上部電極105間，並藉由電流計觀測施加電壓後 • 時的電流時，獲得第72圖所示結果。當施加電壓由0V開始 漸漸增高時，首先如第72圖中之（1)所示，爲正的高電阻模 式，但當施加電壓超過1.6V時，如（2)所示，觀測到急遽的 電流流動。其後，暫時停止電壓的施加後，當再度施加正電 壓時，如（3)所示，成爲正的低電阻模式。 另外，在（3)所示正的低電阻模式中，當設置成施加負 電壓於上部電極105的狀態時，成爲（4)所示負的低電阻模 式。又，當設置成施加負電壓於上部電極105的狀態時，從 ® 施加超過-0.8V的電壓的時點開始，成爲（5)所示遷移狀態， 於是電阻値急遽上升。經該狀態後，即成爲（6)所示負的高 電阻模式。反複觀測此等（1)〜（6)的狀態。 當藉由透過型電子顯微鏡觀察由前述相同的ECR濺鍍 法在低溫形成的鐵電層104時，如第73圖的觀察結果所示， 確認膜整體均成爲非晶質的狀態。並確認爲粒徑3〜1 Onrn的 複數微粒分散在膜整體的狀態。只是，可認爲1 〇nm的部分 係更爲微細的複數微粒的集合體。還確認該微粒之鉍的組成 -127- 1375273 較鈦或氧增多。此種狀態可認爲因爲是藉ECR濺鍍法所形 成的金屬氧化物薄膜的特徵，利用照射ECR電漿於成膜過 程的薄膜上，促進了成膜表面的原子的遷移。 其次，說明在150°C成膜第1圖所示元件的鐵電層104 的情況。在此，下部電極層103係由Pt-Ti所構成者，而基 板101係由塑膠構成者。在如此般形成之元件中，當由電源 施加電壓（對上部電極105施加負的電壓）於下部電極層103 與上部電極1 05間，並藉電流計觀測施加電壓後時之電流 • 時，獲得第74圖所示結果。首先，如第74圖中之（1)所示， 雖爲負的高電阻模式，但當施加電壓超過-2V時，如（2)所 示，觀測到急遽的電流流動。其後，暫時停止電壓的施加後， 這次當施加正電壓時，如（3)所示，成爲負的低電阻模式。 另外，在（3 )所示負的低電阻模式中，當設置成施加正 電壓於上部電極105的狀態時，成爲（4)所示正的低電阻模 式。又，當設置成施加正電壓於上部電極105的狀態時，從 施加超過0.8V的電壓的時點開始，成爲（5)所示遷移狀態， ^ 於是電阻値急遽上升。經該狀態後，即成爲（6)所示正的高 電阻模式。反複觀測此等（1)〜（6)的狀態。在上述各條件中， 鐵電層104大致爲透明狀態，若使用透明材料，並由ITO等 的透明電極構成各電極的話，即可構成具有光學透過性的元 件。 其次，說明在450°C成膜第31圖所示元件的鐵電層3104 的情況。在此，下部電極層3 103係由Ru所構成者。在如此 般形成之元件中，當由電源施加電壓（對上部電極3106施加 -128- 1375273 負的電壓）於下部電極層3103與上部電極3106間，並藉電 流計觀測施加電壓後時之電流時’獲得第7 5圖所示結果。 首先，如第75圖中之（1)所示’雖爲負的高電阻模式，但當 施加電壓超過-3 V時，如（2)所示’觀測到急遽的電流流動。 其後，這次當施加正電壓時，如（3)所示，成爲負的低電阻 模式。 另外，在（3)所示負的低電阻模式中，當設置成施加正 電壓於上部電極3106的狀態時，成爲（4)所示正的低電阻模 # 式。又，當設置成施加正電壓於上部電極3106的狀態時， 從施加超過9V的電壓的時點開始，成爲（5)所示遷移狀態， 於是電阻値急遽上升。經該狀態後，即成爲（6)所示正的高 電阻模式。反複觀測此等（1)〜（6)的狀態。 以下，說明顯示特性於上述第75圖之元件的記億保持 特性。如第76圖所示，會先，在高電阻模式的狀態下，當 施加0.5V的正電壓於上部電極3106時，即爲觀測到1〇·6Α 的電流値的狀態。相對於該狀態，當設置成施加超過·4V的 ® 負電壓於上部電極3106時，即成爲流過2χ10·3Α的電流的 低電阻模式。根據上述元件，如第76圖所示，可知該低電 阻模式具備距外插直線超過10年的安定性。 其次，說明在430°C成膜第1圖所示元件的鐵電層104 的情況。在此，下部電極層103係由Ru所構成者，上部電 極層105係由紘構成下層及由白金構成上層者。在如此般形 成之元件中，當由電源施加電壓於下部電極層103與上部電 極1 〇5間，並藉電流計觀測施加電壓後時之電流時，獲得第 -129- 1375273 77圖所示結果。當施加電壓由OV開始漸漸增高時，首先如 第77圖中之（1)所示，爲正的高電阻模式，但當施加電壓超 過2.5V時，如（2)所示，觀測到急遽的電流流動。其後，暫 時停止電壓的施加後，當再度施加正電壓時，如（3)所示， 成爲正的低電阻模式。 另外，在（3)所示正的低電阻模式中，當設置成施加負 電壓於上部電極105的狀態時，成爲（4)所示負的低電阻模 式。又，當設置成施加負電壓於上部電極105的狀態時，從 # 施加超過-1.8V的電壓的時點開始，成爲（5)所示遷移狀態， 於是電阻値急遽上升》經該狀態後，即成爲（6)所示負的高 電阻模式。反複觀測此等（1)〜（6)的狀態。 其次，考察在上述鐵電層104或鐵電層3104等的金屬 氧化物層中，保持二個狀態的情況。在觀察有第7C、7C’圖 及第73圖所示狀態的金屬氧化物層中，如第78圖所示，可 認爲是爲了在分散之複數微粒7 801間形成以實線模式顯示 的導電路線7802，由低電阻模式發現者。導電路線7802可 ^ 認爲是起因於奈米尺寸的微粒7801間的量子隧道效應、電 洞·電子的跳動或氧缺損等。導電路線7802具有僅形成一 根的情況，但大多的情況可認爲是形成多根者。在形成某程 度之數量的導電路線7 802的情況，施加電壓之電極間的電 阻値下降，成爲第79圖所示低電阻模式。 另外，如第80圖所示，當改變所施加之電壓的極性時， 導電路線7802的一部分消失，或是所有的導電路線7802消 失，電極間的電阻値急遽增加，如第81圖所示，從低電阻 -130- 1375273 糢式遷移至高電阻模式。在該高電阻模式的狀態下，當設置 成施加僅使電流流動於電極間的電壓的狀態時，如第82圖 所示，使得再度形成複數導電路線7802。藉此，如第83圖 所示，電流成爲急遽流動，而變化爲低電阻’模式。 上述中是藉由施加不同極性之電壓，用以切換高電阻狀 態及低電阻狀態，但並不侷限於此，如以後之說明，亦可藉 由施加相同極性但不同之電壓，來切換高電阻狀態及低電阻 狀態。又，以下之狀態係在450°C成膜金屬氧化物層的情況。 ® 例如，如第84圖所示，當由（1)所示負的電阻狀態施加超過 -3.5V的電壓於上部電極時，如（2)所示，產生急遽之電流流 動。其後當再度施加負電壓時，即成爲（3)所示負的低電阻 狀態，以便維持該狀態。 若爲施加超過-1 V的負電壓於該負的低電阻狀態的狀態 時’則產生遷移狀態，成爲（5)所示負的高電阻狀態，在未 超過- 3.5V的電壓下維持該狀態。又，當施加超過—3.5V的電 壓時’產生（6)所示急遽的電流流動，成爲負的低電阻狀態。 ® 又’若能改變所施加之電壓的方向（施加之電壓）的話，則在 上述各電壓爲正値的情況，即可獲得上述相同的狀態。 另外，在施加相同極性之電壓中，亦可以脈衝驅動。如 第85圖所示，當以-0. IV的觀測電壓確認元件的狀態時，則 爲1 CT8 A的高電阻狀態，即使以-ο · 1 V的觀測電壓進行四次 觀測，仍維持高電阻狀態。在該狀態下，如空白箭頭所示， 當施加-5.0V ' 500μ秒、一.次的脈衝電壓，並以_〇.1V的觀測 電壓進行測定時’觀測到1 Ο·4A的電流，可知成爲低電阻狀 -13 1- 1375273 態。在該狀態下，即使再度以-0.1 V的觀測電壓進行四次觀 測’仍維持低電阻狀態。又，在該狀態下，如塗黑之箭頭所 示’當施加3.0V、1μ秒、10次的脈衝電壓，並以_01乂的 觀測電壓進行觀測時’觀測到1 〇·9Α的電流，可知成爲高電 阻狀態。同樣’利用施加適當的脈衝電壓，可反複觀測高電 阻與低電阻的狀態。 其次，參照圖面說明本發明之其他實施形態。第86 A及 86B圖爲槪要顯示本發明之實施形態的三端子元件的構成例 ^ 的模式剖視圖。第8 6 A及8 6B圖所示三端子元件，例如，係 在單結晶矽構成的基板8601上具備絕緣層8602、閘極電極 8603、Bi與Ti與〇構成的膜厚1〇〜200nm的金屬氧化物層 86 04、源極電極8605及汲極電極8 606。在此種構成之三端 子元件中，例如，如第8 6 A圖所示，將施加有電位之狀態作 爲寫入狀態，如第86B圖所示，將施加有電位之狀態作爲讀 出狀態。
基板8601可由半導體、絕緣體、金屬等的導電性材料 的任一者構成。在由絕緣材料構成基板8601的情況，亦可 去除絕緣層8 60 2»另外，在由導電性材料構成基板8601的 情況，亦可去除絕緣層8602、閘極電極8603，該情況下， 由導電性材料構成的基板860 1成爲閘極電極。閘極電極 8603、源極電極8605及汲極電極8606，例如，可由含白金 (Pt)、釕（Ru)、金（Au)、銀（Ag)等的貴金屬的遷移金屬的金 屬構成。另外，上述電極亦可爲氮化鈦（TiN)、氮化鈴（HfN)、 釕酸鋸（SrRu02)、氧化鋅（ZnO)、銦-錫氧化物（ITO)、氟化鑭 -132- 1375273 與源極電極8605及汲極電極8606間，並藉由電流計觀測從 閘極電極8603流動源極電極8605及汲極電極8606的電流 時，獲得第86C圖所示結果。又，第86C圖之縱軸，係將從 閘極電極8603流向源極電極8605及汲極電極8606的方向 上的電流値設爲正値。 以下，說明第86C圖，一併說明本發明之三端子元件的 動作原理。在此說明之電壓値及電流値，係以實際之元件所 觀測者爲例。因此本現象不限於以下所示數値。具有藉由實 # 際用於元件之膜的材料或膜厚及其他條件，觀測到其他的數 値的情況。 第86C圖顯示在使施加於閘極電極8603的電壓（閘極電 壓）從零朝負方向減少後返回零，並再朝正方向增加，最後 再度返回零時，描繪流動於金屬氧化物層8 6 04中的電流値 的滯後特性。首先，在藉由閘極電極8603從0V開始漸漸朝 負方向施加閘極電壓的情況，流動於金屬氧化物層86 04中 的負電流較少（在- 0.1 V約爲-0.12mA) » β 但當超過-〇.4V時，負電流値開始增加。又，在電壓下 降至-IV後，當反過來使負電壓逐漸減小時，在保持流動絕 對値較先前大的負電流的狀態下，負電流値逐漸減小。此 時，電流値在-0.1V約爲-〇.63mA，其電阻値較先前低約5 倍，而爲容易流動電流的狀態。當施加之閘極電壓返回零 時，電流値亦成爲零》 其次，對閘極電極8603逐漸施加正的閘極電壓。在該 狀態下，在正閘極電壓小時，接續前面的經歷而流動較大的 -134- 1375273 正電流（在0.1V約爲0.63 mA)。但當施加正閘極電壓至〇.7V 時，正電流突然減少。最後，當使從+1V朝ον的方向施加 之正閘極電壓減少時，正電流値亦在保持不易流動的狀態下 減少而返回零。此時，正的電流値係在0.IV約爲0.12mA。 如上述說明之流動於金屬氧化物層8604中的電流的滯 後，可解釋爲是，發現其原因在於藉由施加於閘極電極8603 的閘極電壓以使金屬氧化物層8 604的電阻値變化所成。藉 由施加一定程度以上大小的負閘極電壓Vw!，以使金屬氧化 # 物層8604遷移至容易流動電流的「低電阻狀態」（ON狀態）》 相反，則認爲是藉由施加一定程度以上大小的正閘極電壓 Vw〇，以使金屬氧化物層8604遷移至不易流動電流的「高電 阻狀態」（OFF狀態）。. 在金屬氧化物層8604存在此等低電阻狀態與高電阻狀 態的二個安定狀態，各個狀態只要在未施加上述一定以上的 正或負的閘極電壓的狀態下，即維持ON或OFF的各狀態。 又，上述VwQ的値約爲+1V，VW1的値約爲-IV，高電阻狀態 ® 與低電阻狀態的電阻比約爲1 0〜1 00。使用如上述的藉閘極 電壓以開關金屬氧化物層8604的電阻的現象，並藉由第86 A 及8 6B圖所示三端子元件，可實現以非揮發性進行非破壞讀 出動作的功能元件。 說明使用DC電壓使第86A及86B圖所示三端子元件進 行動作的情況。首先，施加低電阻遷移電壓VW1或其以上大 小的負閘極電壓，以使金屬氧化物層8604遷移至低電阻狀 態。藉此，成爲容易在源極.汲極間流動電流的ON狀態。 -135- 1375273 該ON狀態可藉由觀測讀出電壓VR的源極.汲極間的電流 値來讀出。重要的是，讀出電壓VR係狀態未作遷移下 的盡量小的値，且選擇能充分表現電阻比的値（上述例中， 0-1V程度較爲妥當）。藉此，不會破壞低電阻狀態、即ON 狀態，而可進行任何次的讀出。 另一方面，藉由施加高電阻遷移電壓Vw。或其以上大小 的正閘極電壓，以使金屬氧化物層8 604遷移至高電阻狀態， 即可爲不易流動電流動於源極·汲極間的OFF狀態。該OFF ® 狀態之讀出，亦可藉由觀測讀出電壓VR的源極·汲極間的 電流値JR〇來進行（JR1/JR〇# 10〜100)。另外，在各電極間未 通電的狀態下，因金屬氧化物層8 6 04保持各狀態而具有非 揮發性，除寫入時與讀出時以外無需施加電壓。又，本元件 亦可用作爲控制電流的開關元件。 其次，顯示在藉由閘極電極8603施加不同閘極電壓時 流動於源極電極8605與汲極電極8606間的電流（源極·汲 極電流）的變化。如第87圖所示，在施加+ 1 V作爲閘極電壓 ^ 而爲OFF狀態後，施加於源極·汲極間的讀出電壓，在0〜 0.1 5V的範圍，大致不流動源極·汲極電流。另一方面，在 施加-1 V作爲閘極電壓而爲ON狀態後，施加於源極·汲極 間的讀出電壓，當從0V逐漸增高至0.1 5V時，則大致與此 成比例，變得可流動極多的源極·汲極電流。在ON狀態下， 在0.1 5V觀測到約0.5mA的源極·汲極電流。如此，根據第 86A及86B圖所示三端子元件，可藉由閘極電壓控制源極· 汲極電流。 -136- 1375273 另外，上述ON及OFF的各狀態，如第88圖所示，利 用僅施加一次正或負的任一閘極電壓，遷移至對應ON或 OFF的任一狀態，以維持該狀態》又，第88圖顯示在施加 + 1V或-IV於閘極電極8603後，於源極電極8605與汲極電 極8 606間施加0.15V作爲讀出電壓時，流動於源極.汲極 間的電流變化。 在此，說明在開放源極電極8 605的狀態下，施加閘極 電壓令其成爲ON狀態及OFF狀態的情況。該情況下，閘極 β 電壓係施加於閘極電極8603與汲極電極8606間。又，狀態 之讀出係利用在源極電極8605與汲極電極8606間施加達到 0.2V的讀出電壓的狀態，測定流動於源極·汲極間的電流來 進行。 如第_89圖所示，在施加+1V作爲閘極電壓而爲OFF狀 態後，當令施加於源極·汲極間的讀出電壓從0V增高至0.2V 時，則在源極·汲極間流動某程度的電流。在讀出電壓0.2V 下，成爲在源極·汲極間流過約0.1 mA的電流的狀態》相對 ® 於此，在施加-IV作爲閘極電壓而爲ON狀態後，當令施加 於源極·汲極間的讀出電壓從0V增高至0.2V時，則大致與 此成比例，變得可流動極多的源極·汲極電流。在ON狀態 下，在讀出電壓0.2V觀測到約0.4mA的源極·汲極電流。 因此，即使在開放源極電極8 605的狀態下施加閘極電壓， 第86A及86B圖所示三端子元件，仍可進行ON、OFF動作。 只是在開放源極電極8605的狀態下施加閘極電壓而爲 OFF狀態的情況，如上述，當增大讀出電壓時，在源極·汲 -137- 1375273 極間流動某程度的電流。在開放源極電極8605的狀態下施 加閘極電壓的情況，因爲加之電壓係藉由汲極電極8606下 部的區域選擇性作用，從而觀測到上述結果。從此等結果可 知，源極·汲極電流係經源極電極860 5-源極電極8605下的 區域的金屬氧化物層8604-閘極電極8603-極電極8606下的 區域的金屬氧化物層8604-汲極電極8606的路線進行流動 者。 又，第86A及86B圖所示三端子元件的ON及OFF的 ® 各狀態的保持特性，亦與前述例如第1圖所示元件相同，具 有至少1 〇〇〇分鐘的保持時間。另外，以上之說明中，所施 加之閘極電壓爲直流，但即使施加適當寬幅與強度的脈衝電 壓，仍可獲得相同的效果。 其次，說明第86A及86B圖所示三端子元件的製法例。 又，以下之說明中，是以ECR電漿濺鍍法爲例說明各薄膜 的形成方法，但不侷限於此，其當然亦可使用其他的成膜技 術或方法。 ® 首先，如第90A圖所示，準備主表面爲面方位（100)且 電阻率爲1〜2Ω\ιη的p形矽構成的基板8601，藉由硫酸與 過氧化氫水的混合液、純水及稀氟化氫水洗淨基板860 1的 表面後進行乾燥。接著，設爲在已洗淨且乾燥的基板8601 上形成絕緣層8602的狀態。在該絕緣層8602的形成中，例 如使用ECR濺鍍裝置，使用純矽（Si)作爲靶子，且藉由使用 氬（Ar)與氧氣作爲電漿氣體的ECR濺鍍法，在矽構成的基板 8601上形成覆被表面之程度的Si-Ο分子的金屬模式絕緣層 -138- 1375273 8602 « 例如，在設定爲l(T5Pa台的內部壓力的電漿生成室內， 以流量2 0sccm程度導入氬氣，使內部壓力爲1(Γ3〜l(T2Pa， 在此，利用供給0.0875T的磁場與2.45GHz的微波（500W)， 以作爲電子迴轉加速器共振放電條件，令電漿生成室內成爲 產生Ar電漿的狀態。又，seem係流量的單位，顯示在一分 鐘內流過lem3的0°C.l氣壓的流體。另外，T(特思拉）係 磁束密度的單位，1T= 10000高斯。 • 根據上述所生成的電漿，藉由磁性線圈的發散磁場而從 電漿生成室放出至處理室側。另外，藉由高頻電源對配置於 電漿生成室的出口的矽靶子供給13.56MHz的高頻電力（例 如，500W)。藉此，Ar離子撞擊於矽靶子上而引起濺射現象， 以使Si粒子飛散。從靶子上飛散出的Si粒子，與由電漿生 成室放出的電漿及被導入而由電漿所活性化的氧氣一起到 達基板860 1的表面，且由所活性化的氧進行氧化而成爲二 氧化矽。藉由上述，可成爲於基板8601上形成二氧化矽構 ® 成的如膜厚lOOnm程度的絕緣層8602的狀態（第90A圖）。 又，絕緣層8602係在施加電壓於其後形成之各電極時， 用以絕緣以防止在基板860 1上洩漏電壓，乃致影響所需電 氣特性者》例如，可使用藉由熱氧化法氧化矽基板表面所形 成的氧化矽膜作爲絕緣層8602。絕緣層8602只要能保持絕 緣性，亦可由氧化矽以外的其他絕緣材料構成，另外，絕緣 層8602的膜厚不限於lOOnm，亦可較此薄或厚。絕緣層8602 係在依上述ECR濺射的膜形成中，雖未對基板8601進行加 -139- 1375273 熱，但亦可邊加熱基板8601邊形成膜》 在如上述般形成絕緣層8602後，這次藉由使用純钌（Ru) 作爲靶子的相同ECR濺鍍法，在絕緣層8602上形成釘膜， 如第90B圖所示，成爲形成閘極電極8603的狀態。針對釕 膜的形成進行詳細說明，在使用由釕構成的靶子的ECR濺 鍍裝置中，例如，首先將形成絕緣層的矽基板加熱至400°C， 並例如以流量7sCCm將屬稀有氣體的氬氣導入電漿生成室 內，此外並以流量5sCCm導入氙氣，將電漿生成室內部設定 Φ 爲例如10 2〜l〇'3Pa台的壓力。 接著，將電子迴轉加速器共振放電條件的磁場供給電漿 生成室內後，將2.45GHz的微波（例如，500W)導入電漿生成 室內，設置成在電漿生成室內生成Ar與Xe的ECR電漿的 狀態。所生成之ECR電漿係藉由磁性線圈的發散磁場而從 電漿生成室放出至處理室側。另外，對配置於電漿生成室的 出口的釕靶子，供給13.56MHz的高頻電力（例如，500W)。 藉此引起濺射現象，以使Ru粒子從釕靶子飛散。從釕靶子 ^ 上飛散出的Ru粒子，到達並沉積於基板8601的絕緣層8602 的表面。 藉由上述，可獲得在絕緣層8 602上形成例如膜厚10nm 的閘極電極8603的狀態（第9OB圖）。閘極電極8603係在和 其後形成之源極電極8605及汲極電極8606間施加有電壓 時，可施加電壓於金屬氧化物層8 6 04者》因此，只要具有 導電性，亦可由釕以外構成閘極電極8603，例如，亦可由白 金構成閘極電極8603。周知若在二氧化矽上形成白金膜則容 -140- 1375273 易剝離，爲防止此現象，若爲介由鈦層、氮化鈦層或釕層等 形成白金層的積層構造即可。另外，閘極電極8 603的膜厚 亦不限於l〇nm，可較此厚或薄。 如上述，在藉由ECR濺鍍法形成釘膜時，雖將基板8 60 j 加熱爲400°C，但亦可不加熱。只是在未進行加熱的情況， 釕對二氧化矽的密接性降低，所以恐有發生剝離的擔憂，爲 預防此現象，以加热基板來形成膜的方法爲較佳。 在如上述般形成閘極電極8603後，藉由使用由Bi與 ® Ti的比例爲4 : 3的氧化物燒結體（Bi-.Ti-O)構成的靶子，並 使用氬（Ar)與氧氣作爲電漿氣體的ECR濺鍍法，如第90C 圖所示，成爲以覆被表面的程度在閘極電極8603上形成金 屬氧化物層8604的狀態。 詳細敘述金屬氧化物層8604的形成，首先，設爲在 3 00°C〜7 00°C旳範圍加熱基板8601的狀態。另外，例如以 流量2〇SCCm將屬稀有氣體的氬氣導入電漿生成室內，設定 爲例如10·3〜10· 2P a台的壓力。在該狀態下，將電子迴轉加 零 速器共振放電條件的磁場供給電漿生成室內後，將2.45GHz 的微波（例如，500W)導入電漿生成室內，藉由該微波的導 入’設置成在電漿生成室內生成ECR電漿的狀態。 所生成之ECR電漿係藉由磁性線圈的發散磁場而從電 漿生成室放出至處理室側。另外，對配置於電漿生成室的出 口的燒結體靶子，供給13.56MHz的高頻電力（例如，500W)。 藉此使Ar粒子撞擊於燒結體靶子上而引起濺射現象，以使 Bi粒子與Ti粒子飛散。 -141- 1375273 從燒結體靶子上飛散出的Bi粒子與Ti粒子，與由電漿 生成室放出的ECR電漿及藉由所放出的電漿所活性化的氧 氣一起到達被加熱之閘極電極8603的表面，且由所活性化 的氧進行氧化。又，作爲反應氣體的氧氣（02)，如下述說明， 係與急氣分開被導入，例如，以流量lsccm導入。燒結體祀 子含有氧，藉由供給氧可防止沉積之膜中的氧不足。利用如 上述說明之ECR濺鍍法的膜形成，例如，可獲得形成膜厚 4〇nm的金屬氧化物層8604的狀態（第90C圖）。 又，亦可對形成後之金屬氧化物層8604照射惰性氣體 與反應性氣體的ECR電漿，以改善成膜品質。反應性氣體 不限於氧氣，可使用氮氣 '氟氣、氫氣。另外，該膜質的改 善亦可應用於絕緣層8602的形成。在以基板溫度爲30CTC或 其以下的更低溫度條件形成金屬氧化物層8 604後，在氧氣 環境中等的適當氣體環境中，退火（加熱處理）形成後之金屬 氧化物層8604，亦可極大地改善膜質的特性。 在如上述般形成金屬氧化物層86 04後，如第90D圖所 示，利用設成在金屬氧化物層8 604上形成由指定面積的Au 構成的源極電極8605及汲極電極8606的狀態，即可獲得第 86A及86B圖所示三端子元件。源極電極8605及汲極電極 8 60 6，可藉由依熟知的剝落法與電阻加熱真空蒸鍍法的金的 沉積來形成。又，源極電極8 605及汲極電極8606，例如亦 可使用Ru、Pt、TiN等的其他金屬材料或導電性材料。又， 在使用Pt的情況，具有密接性差且被剝離的可能性，所以 作爲Ti-Pt-Au等的不易剝離的構造，需要在其上進行光微影 -142- 1375273 或剝落處理等的圖案處理，以形成具有指定面積的電極》 以上說明之依ECR濺鍍的各層的形成，可使用如第89 圖所示的ECR濺鍍裝置。 但是，本實施形態之三端子元件的構成例，不限於第 86A及86B圖所示元件。例如，如第91圖所示，亦可爲在 絕緣層8602上形成源極電極8615及汲極電極8616,而源極 電極8615及汲極電極8616則由金屬氧化物層8604所覆被， 並於金屬氧化物層8 6 04上形成閘極電極8613的狀態。又， ® 當然如第92A及92B圖所示，亦可使用絕緣性基板8601a， 該情況可去除絕緣層86 02。另外，亦可爲使用具導電性的基 板，並於其上配置第86A及8 6B圖所示金屬氧化物層8604、 源極電極8605、汲極電極8606的構成。該情況下，基板係 兼用作閘極電極。 上述中，雖使用單結晶矽構成的基板8601，但亦可使用 玻璃及石英等構成的絕緣性基板。藉由設爲該構造，即可應 用於容易加工的玻璃基板等。另外，金屬氧化物層8604係 ^ 在以波長632.8nm測定時的折射率爲2.6程度呈現光學透 明，所以使用透明基板，即可將本實施形態之三端子元件應 用於顯示器。另外，利用將金屬氧化物層8604形成爲在10 〜200nm間產生干涉色的厚度，即可獲得已著色狀態的視覺 效果。 又，金屬氧化物層係隨膜厚增厚，其電流流動變難而使 電阻增加。在利用電阻値的變化以實現三端子元件的情況， 低電阻狀態與高電阻狀態的各個電阻値成爲問題。例如，當 -143- 1375273 金屬氧化物層的膜厚增厚時，低電阻狀態的電阻値增大，使 得S/Ν比取得困難，而較難判斷on、OFF的各狀態。另一 方面’當金屬氧化物層的膜厚減薄，使得漏電流成爲支配 時’不僅ON、OFF的各狀態變得不易保持，而且高電阻狀 態的電阻値減小，造成S/Ν比取得困難。 因此’金屬氧化物層以設置爲最適宜的厚度爲較佳。例 如’若考慮到漏電流的問題，金屬氧化物層爲最低爲1 〇nm 的膜厚即可。另外，若考慮低電阻狀態的電阻値，金屬氧化 物層以設置爲較300nm更薄爲較佳。根據本發明者等的實驗 結果可知，若金屬氧化物層的厚度爲30〜200nm，即確認有 三端子元件的動作。 上述中，以一個金屬氧化物元件爲例進行了說明，如以 下之說明’亦可交叉點型排列複數鐵電體元件而使之積體。 例如’在第93A圖之剖視圖及第93B圖之俯視圖所示例中， 在基板9301上介由絕緣層9302配置閘極電極構成的字線 9 303，並於此等之上配置以指定間隔排列的島狀金屬氧化物 層9304，於各金屬氧化物層9 3 04上排列複數源極電極 9305、汲極電極9306。另外，在各金屬氧化物層93 04上， 與字線9303的垂直方向上排列的源極電極9305共同連接屏 極線93 15，與排列的汲極電極9306共同連接位元線9316。 如此，本實施形態之三端子元件可高積體化。另外，第93 A 及93B圖中，爲減輕各屏極或位元線間的干涉，係分別隔開 配置金屬氧化物層9304,但不限於此，亦可一體形成金屬氧 化物層。 -144- 1375273 另外，根據第86A及86B圖所示三端子元 多値動作。例如，施加直流之閛極電壓於閘極 的金屬氧化物層8604的電流-電壓特性，如第 當使所施加之閘極電壓變化時，即變化爲不 態。第94圖中，施加達到-0.5V後的低電阻狀 -1.0V後的低電阻狀態及施加達到-1.5V後的 圖中所示讀出電壓的電流値各異。此等狀態係 電壓於源極*汲極間，並觀測流動於源極·汲 ® 可讀出。可對應藉由一定的讀出電壓獲得的源 電流，實現「〇」、「1」、「2」的三個狀態（ 另外，根據第86A及86B圖所示元件，亦 壓的差異，實現多値的狀態。如第95圖所示 定次數施加指定脈衝寬幅的指定脈衝電壓，並 點且以0.2V的讀出電壓讀出源極·汲極間的 第96圖所示，可獲得「0」、「1」、「2」f 値）。該例中，係由「2」的狀態進行重設。 ® 其次，參照圖面說明本發明之其他實施形 97B圖爲槪要顯示本發明之實施形態的其他三 成例的模式剖視圖。第97 A及97B圖所示三端 係在單結晶矽構成的基板970 1上具備絕緣層 極9703、Bi與Ti與Ο構成的膜厚30〜200nm 層97 04、源極電極9706及汲極電極97 07，此 電極97 03與金屬氧化物層9704間具備絕緣層 構成之三端子元件中，例如，如第97A圖所示 ;件，亦可進行 丨電極8603時 i 94圖所示， 同的低電阻狀 態、施加達到 低電阻狀態之 藉由施加讀出 極間的電流而 極·汲極間的 三値）的動作。 可藉由脈衝電 ，當於每依指 於三角所示時 電流値時，如 1¾三個狀態（三 ;態。第9 7 A、 端子元件的構 子元件，例如， 9 7 0 2、閘極電 的金屬氧化物 外，還在閘極 1 9705»在此種 ，將施加有電 -145- 1375273 9701的表面後進行乾燥。接著，設爲在已洗淨且乾燥的基板 .9701上形成絕緣層9*702的狀態。在該絕緣層9702的形成 中，例如使用ECR濺鍍裝置，使用純矽（Si)作爲靶子，且藉 由使用氬（Ar)與氧氣作爲電漿氣體的ECR濺鍍法，在矽構成 的基板9 701上形成覆被表面之程度的Si-Ο分子的金屬模式 絕緣層9 7 0 2 » 例如，在設定爲1(T5P a台的內部壓力的電漿生成室內， 以流量20sccm程度導入氬氣，使內部壓力爲1〇·3〜l(T2Pa， • 在此，利用供給0.0875T的磁場與2.45GHz的微波（50 0W)， 以作爲電子迴轉加速器共振放電條件，令電漿生成室502內 成爲產生Ar電漿的狀態。又，seem係流量的單位，顯示在 一分鐘內流過lem3的0°C . 1氣壓的流體。 根據上述所生成的電漿，藉由磁性線圈的發散磁場而從 電漿生成室放出至處理室側。另外，藉由高頻電源對配置於 電漿生成室的出口的矽靶子供給13.56MHz的高頻電力（例 如，500W)。藉此，Ar離子撞擊於矽靶子上而引起濺射現象， ® 以使Si粒子飛散。從矽靶子上飛散出的Si粒子，與由電漿 生成室放出的電漿及被導入而由電漿所活性化的氧氣一起 到達基板9701的表面，且由所活性化的氧進行氧化而成爲 二氧化矽。藉由上述，可成爲於基板970 1上形成二氧化矽 構成的如膜厚l〇〇nm程度的絕緣層9702的狀態（第98A圖）。 又，絕緣層9702係在施加電壓於其後形成之各電極時， 用以絕緣以防止在基板9701上洩漏電壓，乃致影響所需電 氣特性者。例如，可使用藉由熱氧化法氧化矽基板表面所形 -148- 1375273 成的氧化矽膜作爲絕緣層9702。絕緣層9702只要能保持絕 緣性，亦可由氧化矽以外的其他絕緣材料構成，另外，絕緣 層9702的膜厚不限於lOOnm，亦可較此薄或厚。絕緣層9702 係在依上述ECR濺射的膜形成中，雖未對基板9701進行加 熱，但亦可邊加熱基板97 01邊形成膜。 在如上述般形成絕緣層9702後，這次藉由使用純釕（RU) 作爲靶子的相同ECR濺鍍法，在絕緣層9702上形成釕膜， 如第98B圖所示，成爲形成閘極電極9703的狀態。針對釕 9 膜的形成進行詳細說明，在使用由釕構成的靶子的ECR濺 鍍裝置中，例如，首先將形成絕緣層的矽基板加熱至400°C， 並例如以流量7SCcm將屬稀有氣體的氬氣導入電漿生成室 內，此外並以流量5SCCm導入氙氣，將電漿生成室內部設定 爲例如1(Γ2〜lCT3Pa台的壓力。 接著，將電子迴轉加速器共振放電條件的磁場供給電漿 生成室內後，將2.45GHz的微波（例如，500W)導入電漿生成 室內，設置成在電漿生成室內生成Ar與Xe的ECR電漿的 ♦ 狀態。所生成之ECR電漿係藉由磁性線圈的發散磁場而從 電漿生成室放出至處理室側。另外，對配置於電漿生成室的 出口的釕靶子，供給13.56MHz的高頻電力（例如，5 00W)。 藉此引起濺射現象，以使Ru粒子從釕靶子飛散。從釕靶子 上飛散出的Ru粒子，到達並沉積於基板9701的絕緣層9702 的表面。 藉由上述，可獲得在絕緣層97 02上形成例如膜厚lOnm 的閘極電極970 3的狀態（第9 8B圖）。閘極電極9703係在和 -149- 1375273 其後形成之源極電極9706及汲極電極9707 時，可施加電壓於金屬氧化物層9704者。因 導電性，亦可由釕以外構成閘極電極9703，例 金構成閘極電極9703。周知若在二氧化矽上形 易剝離，爲防止此現象，若爲介由鈦層、氮化 形成白金層的積層構造即可。另外，閘極電極 亦不限於l〇nm，可較此厚或薄》 如上述，在藉由ECR濺鍍法形成钌膜時，丨 • 加熱爲400°C，但亦可不加熱。只是在未進行 釕對二氧化矽的密接性降低，所以恐有發生剝 預防此現象，以加热基板來形成膜的方法爲較 在如上述般形成閘極電極.9703後，將基右 內搬出於大氣中，接著將基板9701固定於使 爲靶子的與第5圖相同的ECR濺鍍裝置的基 接著，藉由使用氬（Ar)與氧氣作爲電漿氣體的 如第98C圖所示，設置成在閘極電極9703上 ® 程度形成絕緣層9705的狀態。如以下之說明 子的金屬模式膜，用以作爲絕緣層9705。 以下，詳述Ta-Ο分子的金屬模式膜的形 構成的靶子的第5圖所示ECR濺鍍裝置中， 生成室內，藉由惰性氣體導入部，以例如流量 屬稀有氣體的氬氣，將電漿生成室內部設定成 台的壓力。另外，利用供給例如2 8 A的線圏電 圈，對電黎’生成室內供給電子迴轉加速器共振 間施加有電壓 此，只要具有 如，亦可由白 成白金膜則容 鈦層或釕層等 9703的膜厚 维將基板9701 加熱的情況， 離的擔憂，爲 佳。 ί 9701從裝置 用純钽（Ta)作 板保持器上。 ECR濺鍍法， 以覆被表面的 形成Ta-Ο分 成，在使用鉅 首先，在電漿 25sccm導入 爲例如10_3Pa 流動於磁性線 放電條件的磁 -150- 1375273 場。 此外，藉由未圖示之微波產生部供給例如2.45GHz的微 波（例如，500W)，並介由導波管、石英窗、真空導波管將此 導入電漿生成室內部，藉由該微波的導入，設成在電漿生成 室生成Ar電漿的狀態。所生成的電漿，係藉由磁性線圈的 發散磁場而從電漿生成室放出至處理室側。另外，藉由高頻 電極供給部對配置於電漿生成室的出口的靶子供給高頻電 力（例如500W)。 • 藉此，Ar粒子撞擊於靶子上而引起濺射現象，以使Ta 粒子從靶子飛散。從靶子上飛散出的Ta粒子，與由電漿生 成室放出的電漿及由反應性導入部所導入而由電漿所活性 化的氧氣一起到達基板9701的閘極電極9703的表面，且由 已活性化的氧所氧化而成爲五氧化鉬。 藉由以上情況，首先，在閘極電極9703上形成五氧化 鉬。接著，與使用第98A圖說明之二氧化矽的沉積相同，藉 由使用純矽構成的靶子的ECR濺鍍法，設置成在上述五氧 ® 化鉅膜上形成二氧化矽膜的狀態。反複進行上述五氧化鋰膜 與二氧化矽膜的形成步驟，利用例如形成5nm程度的五氧化 鉬膜與二氧化矽膜的多層膜，以獲得絕緣層9705 (第9 8C圖）。 又，由五氧化鉅膜與二氧化矽膜構成的絕緣層9 7 05，係 在施加電壓於金屬氧化物層9704時，用以控制施加於鐵電 體膜的電壓。因此，若能控制施加於金屬氧化物層9 7 04的 電壓的話，亦可由五氧化鉬膜與二氧化矽膜的多層構造以外 來構成絕緣層9705，亦可由單層構成。另外，膜厚亦不侷限 -151- 1375273 於5nm。又，上述ECR濺鍍法中，雖未對基板9701進行加 熱，但亦可加熱。 在如上述般形成絕緣層9 7 05後，藉由使用由Bi與Ti 的比例爲4 : 3的氧化物燒結體（Bi-Ti-Ο)構成的靶子，並使 用氬（Ar)與氧氣作爲電漿氣體的ECR濺鎪法，如第98D圖所 示，設置成以覆被表面的程度在絕緣層97 05上形成金屬氧 化物層9704的狀態。 詳細敘述金屬氧化物層9704的形成，首先，設爲在 • 300°C〜700°C的範圍加熱基板970 1的狀態。另外，例如以 流量2〇Sccm將屬稀有氣體的氬氣導入電漿生成室內，設定 .爲例如1(Γ3〜l(T2Pa台的壓力。在該狀態下，將電子迴轉加 速器共振放電條件的磁場.供給電漿生成室內後，將2.45 GHz 的微波（例如，500W)導入電漿生成室內，藉由該微波的導 入，設置成在電漿生成室內生成ECR電漿的狀態。 所生成之ECR電漿係藉由磁性線圈的發散磁場而從電 漿生成室放出至處理室側。另外，對配置於電漿生成室的出 ® 口的燒結體靶子，供給13.56MHz的高頻電力（例如，500W)。 藉此使Ar粒子撞擊於燒結體靶子上而引起濺射現象，以使 Bi粒子與Ti粒子飛散。 從燒結體靶子上飛散出的Bi粒子與Ti粒子，與由電漿 生成室放出的ECR電漿及藉由所放出的電漿所活性化的氧 氣一起到達被加熱之絕緣層9 705的表面，且由所活性化的 氧進行氧化。又，作爲反應氣體的氧氣（〇2)，如下述說明， 係與氬氣分開被導入，例如，以流量1 seem導入。燒結體靶 •152· 1375273 子含有氧，藉由供給氧可防止沉積之膜中的氧不足。利用如 上述說明之ECR濺鍍法的膜形成，例如，可獲得形成膜厚 40nm的金屬氧化物層9704的狀態（第98D圖）。 又，亦可對形成後之金屬氧化物層9704照射惰性氣體 與反應性氣體的ECR電漿，以改善成膜品質。反應性氣體 不限於氧氣，可使用氮氣、氟氣、氫氣。另外，該膜質的改 善亦可應用於絕緣層9 7 02的形成。在以基板溫度爲3 00°C或 其以下的更低溫度條件形成金屬氧化物層9704後，在氧氣 • 環境中等的適當氣體環境中，退火（加熱處理）形成後之金屬 氧化物層9704，亦可極大地改善膜質的特性。 其次，如第98E圖所示，利用設置成在金屬氧化物層 97 04上形成由指定面積的Au構成的源極電極9706及汲極 電極9707的狀態，即可獲得第97A及97B圖所示三端子元 件。源極電極9706及汲極電極9707，可藉由依熟知的剝落 法與電阻加熱真空蒸鍍法的金的沉積來形成。又，源極電極 9706及汲極電極9707，例如亦可使用Ru、Pt、TiN等的其 ® 他金屬材料或導電性材料。又，在使用Pt的情況，具有密 接性差且被剝離的可能性，所以作爲Ti-Pt-Au等的不易剝離 的構造，需要在其上進行光微影或剝落處理等的圖案處理， 以形成具有指定面積的電極。 其次，說明第97 A及97B圖所示三端子元件的特性。該 特性調查係利用施加電壓於閘極電極9703與汲極電極 9707(源極電極9706)間來進行。當由電源將電壓施加於閘極 電極9703與汲極電極9707間，並藉由電流計觀測施加電壓 -153- 1375273 後時之電流時，可獲得第33圖所示結果。如前述，第33圖 中，縱軸顯示以面積除電流値的電流密度。以下，說明第3 3 圖，並一倂說明本發明之記憶體動作原理。在此說明之電壓 値及電流値，係以實際之元件所觀測者爲例。因此本現象不 限於以下所示數値。根據實際用於元件之膜的材料或膜厚及 其他條件，亦有觀測到其他的數値的情況。 首先，當爲施加負電壓於閘極電極9 7 03的狀態時，如 第33圖中之（1)所示，直到-0.8V爲止，其流動的電流非常 • 少。但如（2)所示，當超過-0.8V時，骤然流動負電流。實際 上，更流動超過-15μΑ的電流，但爲保護測定器而設爲不會 流動超過此的電流，所以未被觀測到。在此，在（1)所示OV 至-0.8V的區域中，當設爲未太大地流動如（2)所示電流時， 即保持（維持）高電阻的狀態。 接著，當爲再度將負電壓施加於閘極電極9703的狀態 時，如（3)所示，顯示在- 0.5V流過-ΙΟμΑ或其以上的負電流 的軌跡。又，接著，當爲將負電壓施加於閘極電極9703的 ^ 狀態時，仍如（3)所示，在-0.5V流過-ΙΟμΑ或其以上的電 流。但這次若爲將正電壓施加於閘極電極9703的狀態時， 如（4)所示，直到+0.2V爲止流動正的電流，其最大成爲3μΑ。 在此，當隨電壓的絕對値減小時，即通過（4)所示軌跡。 當再度施加〇·2 V爲止的正電壓時，通過（4)所示軌跡。 其後如（5)所示，流動之電流値減少，變得不流動正電流。 接著，當爲施加正電壓於閘極電極9703的狀態時，如（6)所 示，顯示大致沒有流動電流的軌跡。其後，即使減小電壓的 -154- 1375273 絕對値，仍如（6)所示，大致沒有流動電流。又，接著當爲 施加負電壓於閘極電極9703的狀態時，如（1)所示，在0〜 -0.8V大致未流動電流。因此如（2)所示，若以未急遽流動電 流的方式而未施加- 0.8V或其以上的電壓於閘極電極9703的 話，即成爲維持未流動（1)所示電流的高電阻狀態。稱（1)所 示狀態爲「負高電阻模式」。 例如，當如（2)所示施加-0.8 V或其以上的電壓於閘極電 極9703，以成爲急遽流動電流的狀態時，即成爲容易流動如 ® (3)的電流的低電阻狀態。該狀態亦維持在施加負電壓於閘 極電極9703的期間。稱（3)所示狀態爲「負低電阻模式」。 當施加正電壓於閘極電極9703時，如（4)所示，在正的 0〜0.2V的電壓區域成爲流動電流的低電阻狀態。在此，因 爲在0〜0.2V間施加正電壓於閘極電極9703的期間維持該 狀態，所以稱（4)所示狀態爲「正的低電阻模式」。 又，當施加0.2V或其以上的正電壓於閘極電極9703 時，如（5)所示，變得不流動電流，而移行至高電阻狀態。 ® 當成爲高電阻狀態時，如（6)所示，在正的0〜0.2V的電壓區 域施加電壓於閘極電極9703的期間，電流値被維持高電阻 狀態。並稱該（6)所示狀態爲「正的高電阻模式」。 藉由上述，在使用金屬氧化物層97 04的元件中，成爲 安定地存在「正高電阻模式」、「正低電阻模式」、「負高 電阻模式」及「負低電阻模式」的外觀上的四個模式。根據 詳細調査，「正高電阻模式_!與「負高電阻模式」係顯示具 有相同高電阻狀態的「高電阻模式」，「正低電阻模式」與 -155- 1375273 「負低電阻模式」係顯示具有相同低電阻狀態的「低電阻模 式j ，判明存在有二個模式。即，在處於「高電阻模式」的 狀態時，在-0.8 V至0.8 V的電壓區域，維持「高電阻模式」。 在處於利用施加-0.8V或其以上之電壓而進行遷移的「低電 阻模式」的狀態時，在-0.5V至0.2V的電壓區域，維持「低 電阻模式」。於是，此等二個之「高電阻模式」與「低電阻 模式j成爲可切換。此等對「負高電阻模式j及「負低電阻 模式」的負電阻模式亦相同。 另外，各「負模式」的實際電流値係在施加-0.5V時， 在「負高電阻模式」爲-15χ1(Γ8Α，而在「負低電阻模式」 爲- lx 1(Γ5Α，由此可知，各自的比更達到200倍。該情況係 可作爲容易進行模式識別者。發明者等是藉由施加之電壓的 方向與強度，讓金屬氧化物層9704的電阻値發生急遽變化， 用以推定發現上述現象者。 另外，藉由設於金屬氧化物層9704與閘極電極9703間 的絕緣層9705，可從絕緣層3105所具帶式構造來進行載流 子的控制。具體而言，例如，五氧化鉅之帶隙雖爲4.5eV程 度，但在從費密位準之能量差見到的情況，可知其在傳導帶 爲1.2eV，而在價電子帶爲2.3eV，故在價電子帶側的障壁 較高。因此，雖然相對價電子帶的電洞，其障壁性呈現高位 準，但相對傳導帶之電子，則可稱其障壁性呈現低位準。詳 細請參考「Wilket.al.，J.Appl.Phys.，87,484(2000)·」。 從上述特性，在將例如五氧化鉬膜用於電極與金屬氧化 物層間的絕緣層的情況，可期待獲得使電子變得容易流動而 -156- 1375273 電洞不易流動的現象。實際上，如第33圖所示，當從汲極 電極9707施加正電壓於閘極電極9703時，及施加負電壓 時，流動之電流値相差甚大》此在進行金屬氧化物層9704 的判別的情況，對提高信號、噪音比（S/N比），且容易進行 狀態判斷具有非常高的效果。此爲使用了絕緣層9705後的 效果。 利用將上述第33圖所示「低電阻模式」與「高電阻模 式」的模式應用作爲記憶體動作，發現可將第97 A及97B • 圖所示元件用作爲非揮發性且非破壞的三端子元件。具體而 言，首先，成爲不易流動源極·汲極間的電流的截止狀態， 如第33圖之（4)或（5)所示，係利用設置成施加正電壓於閘極 電極97 03，並施加負電壓於汲極電極9707的狀態，藉由從 「低電阻模式」模式變換爲「高電阻模式」而可進行。 另外，朝成爲容易流動源極·汲極間的電流的導通狀態 的移行，如第3 3圖之（2)所示，係可利用施加負電壓於閘極 電極9703,並施加1.IV或其以上的正電壓於汲極電極9707 ^ 上，以使電流急遽流動來進行。利用此情況，從「高電阻模 式」模式變換爲「低電阻模式」，用以進行狀態遷移。如此 等所述，藉由施加電壓於閘極電極9703(汲極電極9707)， 並設置成「高電阻模式」或是「低電阻模式」，即可進行截 止狀態與導通狀態的切換。
另一方面，如上述般被控制的源極·汲極間的導通/截 止狀態，係在源極·汲極間，利用讀取施加0V〜1.0V的適 當電壓時的電流値而可容易認識。例如，在第97A及97B -157- 1375273 圖所示元件的模式狀態爲「截止」、換言之爲「高電阻模式」 的情況’如第33圖之（1)所示，可藉由在施加〇V〜1. 〇v的 適當電壓時不易流動電流的情況來判斷。 另外’在第97 Α及MB圖所示元件的模式狀態爲「導 通J 、換言之爲「低電阻模式」的情況，如第33圖之（2)所 示，可藉由在施加0V〜0.8V的適當電壓時，在源極.汲極 間急遽流動電流的情況來判斷。從「正高電阻模式」與「正 低電阻模式」'即「截止」與「導通」的狀態的電流値更達 5 000倍或其以上的情況可知，可容易進行「截止」與「導通」 的判斷。同樣在負電壓區域，在0V〜-0.2V的電壓範圍亦可 進行「導通」與「截止」的判斷。 上述三端子元件的導通截止的狀態，可利用僅僅調査第 97Α及97Β圖所示元件是「高電阻模式」還是「低電阻模式」 而容易進行識別。換言之，第97Α及97Β圖所示三端子元件， 在可保持上述二個模式的期間，即爲保持資料的狀態β又， 爲了調査屬哪一模式，即使施加電壓於電極，保持中的模式 仍不發生變化且不會破壞資料。因此根據第第97Α及97Β 圖所示三端子元件，可進行非破壞的動作。第97Α及97Β 圖所示三端子元件，係藉由施加於閘極電極9703與汲極電 極9707(或源極電極9706)間的電壓，以使金屬氧化物層9704 的電阻値變化’而發揮作爲控制源極·汲極間的導通截止的 三端子元件的功能者。又，本元件亦可用作爲控制電流的元 件。 又，即使爲開放源極電極9706的狀態，藉由閘極電壓 -158- 1375273 的施加，仍可控制導通狀態與截止狀態。只是在開放源極電 極97 06的狀態中，即使施加閘極電壓而成爲截止狀態，當 增大讀出電壓時，在源極·汲極間仍流動某程度的電流。在 開放源極電極9706的狀態下施加閘極電壓的情況，所施加 之電壓係由汲極電極97 07的下部區域而被選擇性作用，如 上述，在高的讀出電壓中，可認爲有流動某程度的源極·汲 極電流。因此，可認爲源極·汲極電流係經源極電極9706-源極電極9706下的區域的金屬氧化物層9704-閘極電極 ® 9703-汲極電極9707下的區域的金屬氧化物層9704-汲極電 極9707的通路流動。 使第97 A及97B圖所示三端子元件動作用的電壓，雖在 施加用作爲「正低電阻模式」的閘極電壓時成爲最大，但如 第33圖所示，爲1.IV左右，其消耗電力非常小。所謂消耗 電力小之情況，對裝置而言非常有利，例如，以移動通信機 器、數位通用機器、數位攝像機器爲首，不僅是筆記型的電 腦 '個人數位化裝置（PDA)，包括所有的電子計算機、個人 胃電腦、工作站、辦公電腦、大型計算機、通信單元、複合機 等的使用記憶體的機器，其消耗電力均可降低。 第34圖顯示有關第97A及97B圖所示三端子元件的導 通截止之任一狀態的保持時間。在從汲極電極9707向閘極 電極9703施加負電壓而爲第33圖所示「負高電阻狀態」、 即「高電阻模式」後，利用從汲極電極9707向閘極電極9703 施加1 . 1 V或其以上之電壓，設置成「正低電阻狀態」（低電 阻模式）、即「導通」狀態。其後設置爲於每一定時間從汲 -159- 1375273 極電極9707向閘極電極9703施加0.5V的狀態， 電壓後時在源極·汲極間所觀測的電流値。第3 4 觀測結果》 所觀測之電流在約10分鐘成爲最大，其後至 漸漸減少。但此時之電流値係最大値的86%，是對 斷無問題的値。另外，藉由外插於第34圖所示相1 之10,000,000分鐘的線，可預見其10年後的電流 最大値的66 %(2/3)左右，而可進行資料的判斷。藉 # 示情況，在第97A及97B圖所示三端子元件中，可 截止的任一狀態可保持10年。 上述本發明之例中，係設爲以ECR濺鍍法形 的基板上的絕緣層、絕緣層上的閘極電極層、閘極 金屬氧化物層的各個。但此等各層的形成方法， ECR濺鍍法。例如，形成於矽基板上的絕緣層，亦 化法或化學氣相法（CVD)法及習知濺鍍法等來形成 另外’閘極電極層亦可由EB蒸鍍法、CVD法、 ® IBD法等的其他成膜方法來形成。另外，金屬氧化 由上述說明之MOD法或習知具有的濺鍍法、PLD法 法等來形成。但使用ECR濺鍍法，可容易獲得平 的絕緣膜、金屬膜、金屬氧化物膜。 另外’上述實施形態中，係在形成各層後，暫 大氣，但使用由真空搬運室連結實現各個ECR濺 室的裝置，即可無需取出於大氣，而藉由連續處理 層。藉由此等構成，可在真空中搬運處理對象基板 觀測施加 圖顯示該 1000分鐘 資料的判 I於10年 値相當於 由以上所 知導通或 成矽構成 電極上的 不侷限於 可由熱氧 〇 MBE 法、 物層亦可 、MOCVD 坦且良好 時取出於 鍍的處理 來形成各 ，而不受 -160- 1375273 水份附著等的外亂影響，進而可提高膜質與界面的特性。 如專利文獻7所揭示，亦可在形成各層後，對已形成之 層表面照射ECR電漿，用以改善特性。另外，亦可在形成 各層後，在氫氣環境中等的適當氣體環境中，將已形成之層 退火（加熱處理），以大大改善各層的特性。 本發明之基本思想，如第97 A及97B圖所示，係在於設 爲將絕緣層接觸配置於金屬氧化物層上，由閘極電極與源 極·汲極電極包夾此等狀。利用此種構成，對閘極電極施加 • 指定電壓（DC、脈衝）以使金屬氧化物層的電阻値變化，用以 切換安定的高電阻模式與低電阻模式，其結果即可實現三端 子元件的動作。 因此，例如，如第99圖所示，亦可設置成於絕緣層9702 上形成源極電極97 16及汲極電極97 17，並由金屬氧化物層 9704覆被源極電極9716及汲極電極9717,在金屬氧化物層 97 04上介由絕緣層9715形成閘極電極9713的狀態。另外， 如第100A及100B圖所示，亦可使用絕緣性基板9701a。該 ® 情況下，亦可去除第97A及97B圖之絕緣層9702。另外， 亦可爲使用具導電性之基板，並於其上配置第97 A及97 B 圖所示絕緣層9705、金屬氧化物層9704、源極電極9706 ' 汲極電極9707的構成。該情況下，該基板係兼用作閘極電 得由金 獲 藉， 可 。外 , 板另 板 基。 基 性等 性 緣板 電。絕基 導作的璃 爲動成玻 作定構的 板安等工 基的英加 屬件石易 金元及容 的待璃於 性期玻用 導可用應 傳，使可 熱果可即 高效亦， 用卻，造 使冷外構 若的另該 。 高 爲 極更 設 -161- 1375273 屬氧化物層9704係在以波長632.8nm測定時的折I 程度呈現光學透明，所以使用透明基板，即可將本 之三端子元件應用於顯示器。另外，利用將金屬 9704形成爲在10〜200nm間產生干涉色的厚度， 已著色狀態的視覺效果。 其次，說明本發明之三端子元件的其他形態。 是以一個鐵電體元件爲例進行了說明，但如使用賛 9 3B的說明，亦可呈交叉點型排列複數三端子元件 •體化。 但金屬氧化物層9704的電阻値的變化，亦如 藉由電流控制。當在施加指定電壓於金屬氧化物層 狀態下流動一定電流後，立即施加指定電壓（例如 於汲極電極9707與閘極電極9703時，電流値即發 例如，在上述電極間流過1χ1(Γ8Α〜1χ1〇·6Α的 電流値減小而爲高電阻狀態。相對於此，在上述電 lx 1(Γ6 Α或其以上的電流後，流動之電流値增犬 ® 0.7mA)而變化爲低電阻狀態。從該情況可知，金屬 9 7 04的電阻變化，係依流動於金屬氧化物層9704 變化，存在有高電阻狀態與低電阻狀態的二個電 此，第97 A及97B圖所示三端子元件，係可藉由電 通與截止，同時亦可藉由電流控制導通與截止。 另外，與上述相同，可由脈衝電壓控制金屬 97〇4的電阻變化。例如，在初期狀態中，對於金屬 97 04爲高電阻狀態的第97A及97B圖所示元件，$ 主率爲2.6 實施形態 氧化物層 即可獲得 上述中， ;93A 及 而於以積 前述，可 9704 的 ，+0.5 V) 生變化。 I電流後， 極間流過 :(例如， 氧化物層 的電流而 阻値。因 壓控制導 氧化物層 氧化物層 α第42圖 -162- 1375273 所示，首先，當在閘極電極 97 03(正電極側）與汲極電極 9707(負電極側）之間，一次施加（例如，-4V且10μδ)負脈衝 電壓時，則成爲低電阻狀態。其後當在上述電極間，複數次 (例如，四次）施加正脈衝電壓（例如，+5 V且10ps)時，則成 爲高電阻狀態。 反複進行上述各脈衝電壓的施加，而於施加各脈衝電壓 後所測定之電流値，如第43圖所示進行變化。如第43圖所 示，在初期狀態下爲高電阻狀態，但在施加負脈衝電壓後則 ♦ 移行至低電阻狀態。接著，在該狀態下，利用複數次施加正 的脈衝電壓，即成爲高電阻狀態，利用施加正電壓脈衝及負 電壓脈衝，以使金屬氧化物層9704的電阻値變化。因此， 例如利用施加正電壓脈衝及負電壓脈衝，上述第97 A及97B 圖所示三端子元件·，亦可從「on」的狀態變化爲「off」的 狀態，及從「off」的狀態變化爲「on」的狀態。 可使金屬氧化物層9704的電阻狀態變化的電壓脈衝的 電壓與時間，可依狀況進行變化。例如，在+5 V且10μδ，施 ® 加四次電壓脈衝而爲高電阻狀態後，利用1 0次施加-4V且 1 μδ的短脈衝’即可變化爲低電阻狀態。另外，在該狀態下， 利用100次施加+5V且1μ5的短脈衝，即可變化爲高電阻 狀態。又，該狀態下，利用100次施加-3V的低電壓且lOOps 的脈衝，亦可變化爲低電阻狀態。 其次，說明藉由施加脈衝以控制第9"7 A及97B圖所示三 端子元件的情況。例如，如第1 〇 1圖所示序列，利用交錯施 加負脈衝與正脈衝於閘極電極9703，以使源極電極9706與 -163- 1375273 閘極電極9703間的電阻模式及汲極電極9707與閘極電極 97 03間的電阻模式變化，與此相呼應，即可交錯切換流動於 源極電極9706與汲極電極9707之間的電流的導通狀態與截 止狀態。 另外，使用本實施形態之金屬氧化物層9704的第97 A 及97B圖所示三端子元件，其施加直流電壓於閘極電極9703 與汲極電極9707(源極電極9706)間時的電流-電壓特性，亦 如第46圖所示，當使正側的施加電壓變化時，即變化爲不 ® 同的低電阻狀態。對應此等各狀態，可於流動於源極.汲極 間的電流値實現三個狀態（三値）。該情況，例如，利用將讀 出電壓設爲0.5V左右，可在流動於源極.汲極間的電流値 實現設定爲三値的狀態。又，在遷移至各狀態前，將-2 V的 電壓施加於閘極電極9703，返回高電阻狀態（重設）。 其次，參照圖面說明本發明之其他實施形態。第102A 及102B圖爲槪要顯示本發明之實施形態的其他三端子元件 構成例的模式剖視圖。第102 A及102B圖所示三端子元件， ^ 例如，係在單結晶矽構成的基板10201上具備絕緣層 10202、閘極電極10203、Bi與Ti與0構成的膜厚30〜200nm 的金屬氧化物層10204、絕緣層10205、源極電極10206及 汲極電極10207。此種構成之三端子元件中，例如，如第102A 所示，將施加有電位之狀態作爲寫入狀態，如第102B圖所 示，將施加有電位之狀態作爲讀出狀態》 基板10201可由半導體、絕緣體、金屬等的導電性材料 的任一者構成。在由絕緣材料構成基板1020 1的情況，亦可 -164- 『1375273 針對第102 A及102B圖所示三端子元件的構成的具體例 進行說明，例如，閘極電極10203係膜厚10nm的釕膜，金 屬氧化物層10204係由上述構成的金屬氧化物構成的膜厚 40nm的層者，絕緣層10205係由五氧化鉬及二氧化矽等構 成的膜厚5nm的多層膜，源極電極1 02 06及汲極電極10207 係由金構成者。另外，源極電極102 06及汲極電極102 07可 爲從絕緣層10205側順序沉積鈦層、氮化鈦層及金層所成的 多層構造。利用將與絕緣層10205的接觸面設爲鈦層，以圖 • 提高密接性。又，源極電極10206及汲極電極10207的間隔， 例如爲1mm。如前述，基板10201及絕緣層10202的構成， 不侷限於此，若不致影響電氣特性，亦可適當選擇其他的材 料。 以上說明之絕緣層10202、閘極電極10203 '金屬氧化 物層 10204、絕緣層10205、源極電極10206及汲極電極 10207，其具體製法如後述，但亦可藉由第5圖所示ECR濺 鍍裝置，在由氬氣、氧氣、氮氣構成的ECR電漿內濺鍍金 ® 屬靶子或燒結體靶子來形成。 其次，使用第103圖說明第102A及102B圖所示三端子 元件的製法例。首先，如第103A圖所示，準備主表面爲面 方位（100)且電阻率爲1〜2ft_cm的 p形矽構成的基板 1 0 20 1，藉由硫酸與過氧化氫水的混合液、純水及稀氟化氫 水洗淨基板10201的表面後進行乾燥。接著，設爲在已洗淨 且乾燥的基板1 020 1上形成絕緣層1 0202的狀態。在該絕.緣 層10202的形成中，例如使用ECR濺鍍裝置，使用純矽（Si) -16 6- 1375273 作爲靶子，且藉由使用氬（A r)與氧氣作爲電漿氣體的ECR濺 鍍法，在矽構成的基板10 201上形成覆被表面之程度的Si-0 分子的金屬模式絕緣層10202。 例如，在設定爲l(T5Pa台的內部壓力的電漿生成室內， 以流量20sccm程度導入氬氣，使內部壓力爲10·3〜l(T2Pa， 在此，利用供給0.0875T的磁場與2.45GHz的微波（5 00W)， 以作爲電子迴轉加速器共振放電條件，令電漿生成室502內 成爲產生Ar電漿的狀態。又，seem係流量的單位，顯示在 ® —分鐘內流過lem3的0°C.l氣壓的流體。 根據上述所生成的電漿，藉由磁性線圈的發散磁場而從 電漿生成室放出至處理室側。另外，藉由高頻電源對配置於 電漿生成室的出口的矽靶子供給13.56MHz的高頻電力（例 如，500W)。藉此，Ar離子撞擊於矽靶子上而引起濺射現象， 以使Si粒子飛散。從靶子上飛散出的Si粒子，與由電漿生 成室放出的電漿及被導入而由電漿所活性化的氧氣一起到 達基板1020 1的表面，且由所活性化的氧進行氧化而成爲二 ® 氧化矽。藉由上述，可成爲於基板10201上形成二氧化矽構 成的如膜厚l〇〇nm程度的絕緣層1 0202的狀態（第103A圖）。 又，絕緣層1 0202係在施加電壓於其後形成之各電極 時，用以絕緣以防止在基板10201上洩漏電壓，乃致影響所 需電氣特性者。例如，可使用藉由熱氧化法氧化矽基板表面 所形成的氧化矽膜作爲絕緣層10202。絕緣層1 0202只要能 保持絕緣性，亦可由氧化矽以外的其他絕緣材料構成，另 外，絕緣層1 02 02的膜厚不限於lOOnm，亦可較此薄或厚。 -167- 1375273 絕緣層10202係在依上述ECR濺射的膜形成中，雖未對基 板10201進行加熱，但亦可邊加熱基板10201邊形成膜。 在如上述般形成絕緣層10202後，這次藉由使用純釕 (Ru)作爲靶子的相同ECR濺鍍法，在絕緣層10202上形成釕 膜，如第103B圖所示，成爲形成閘極電極10203的狀態。 針對釕膜的形成進行詳細說明，在使用由釕構成的靶子的 ECR濺鍍裝置中，例如，首先將形成絕緣層的矽基板加熱至 400°C，並例如以流量7sccm將屬稀有氣體的氬氣導入電漿 # 生成室內，此外並以流量5Sccm導入氙氣，將電漿生成室內 部設定爲例如10」〜l(T3Pa台的壓力。 接著，將電子迴轉加速器共振放電條件的磁場供給電漿 生成室內後，將2.45GHz的微波（例如，500W)導入電漿生成 室內，設置成在電漿生成室內生成Ar與Xe的ECR電漿的 狀態。所生成之ECR電漿係藉由磁性線圈的發散磁場而從 電漿生成室放出至處理室側。另外，對配置於電漿生成室的 出口的釕靶子，供給13.56MHz的高頻電力（例如，500W)。 ® 藉此引起濺射現象，以使Ru粒子從釕靶子飛散。從釕靶子 上飛散出的Ru粒子，到達並沉積於基板10201的絕緣層 10202的表面》 藉由上述，可獲得在絕緣層102 02上形成例如膜厚l〇nm 的閘極電極10203的狀態（第103B圖）。閘極電極10203係 在和其後形成之源極電極10206及汲極電極10207間施加有 電壓時，可施加電壓於金屬氧化物層10204者。因此，只要 具有導電性，亦可由釕以外構成閘極電極1 0203，例如，亦 -16 8- 1375273 可由白金構成閘極電極1020 3 »周知若在二氧化矽上形成白 金膜則容易剝離，爲防止此現象，若爲介由鈦層、氮化鈦層 或釕層等形成白金層的積層構造即可。另外，閘極電極1 020 3 的膜厚亦不限於l〇nm，可較此厚或薄。 如上述，在藉由ECR濺鍍法形成釕膜時，雖將基板10201 加熱爲400°C，但亦可不加熱》只是在未進行加熱的情況， 釕對二氧化矽的密接性降低，所以恐有發生剝離的擔憂，爲 預防此現象，以加热基板來形成膜的方法爲較佳》 Φ 在如上述般形成閘極電極10203後，藉由使用由Bi與 1^的比例爲4:3的氧化物燒結體（8卜1^-0)構成的靶子，並 使用氬（Ar)與氧氣作爲電漿氣體的ECR濺鍍法，如第103 C 圖所示，成爲以覆被表面的.程度在閘極電極1 0203上形成金 屬氧化物層1 0204的狀態。 詳細敘述金屬氧化物層10204的形成，首先，設爲在 300°C〜700°C的範圍加熱基板10201的狀態。另外，例如以 流量2〇SCCm將屬稀有氣體的氬氣導入電漿生成室內，設定 ^ 爲例如1(Γ3〜lCT2Pa台的壓力。在該狀態下，將電子迴轉加 速器共振放電條件的磁場供給電漿生成室內後，將2.45 GHz 的微波（例如，500W)導入電漿生成室內，藉由該微波的導 入，設置成在電漿生成室內生成ECR電漿的狀態。 所生成之ECR電漿係藉由磁性線圈的發散磁場而從電 漿生成室放出至處理室側。另外，對配置於電漿生成室的出 口的燒結體靶子，供給13.5 6MHz的高頻電力（例如，500 W)。 藉此使Ar粒子撞擊於燒結體靶子上而引起濺射現象，以使 -169- 1375273
Bi粒子與Ti粒子飛散。 從燒結體靶子上飛散出的Bi粒子與Ti粒子，與由電漿 生成室放出的ECR電漿及藉由所放出的電漿所活性化的氧 氣一起到達被加熱之閘極電極1 0203的表面，且由所活性化 的氧進行氧化。又，作爲反應氣體的氧氣（〇2)，如下述說明， 係與氬氣分開被導入，例如，以流量lsccm導入。燒結體靶 子含有氧，藉由供給氧可防止沉積之膜中的氧不足。利用如 上述說明之ECR濺鍍法的膜形成，例如，可獲得形成膜厚 Φ 40nm的金屬氧化物層10204的狀態（第103C圖）。 又，亦可對形成後之金屬氧化物層1 0204照射惰性氣體 與反應性氣體的ECR電漿，以改善成膜品質。反應性氣體 不限於氧氣，可使用氮氣、氟氣、氫氣。另外，該膜質的改 善亦可應用於絕緣層10202的形成。在以基板溫度爲3 00°C 或其以下的更低溫度條件形成金屬氧化物層10204後，在氧 氣環境中等的適當氣體環境中，退火（加熱處理）形成後之金 屬氧化物層10204，亦可極大地改善膜質的特性。 ^ 在如上述般形成金屬氧化物層10204後，將基板10201 從裝置內搬出於大氣中，接著將基板10201固定於使用純鉅 (Ta)作爲靶子的與第5圖相同的ECR濺鍍裝置的基板保持器 上。接著，藉由使用氬（Α〇與氧氣作爲電漿氣體的ECR濺鍍 法，如第103D圖所示，設置成在金屬氧化物層10204上以 覆被表面的程度形成絕緣層1 0205的狀態。如以下之說明， 形成Ta-Ο分子的金屬模式膜，用以作爲絕緣層1020 5 ^ 以下，詳述Ta-Ο分子的金屬模式膜的形成，在使用鉬 -170- 1375273 構成的靶子的第5圖所示ECR濺鍍裝置中，首先，在電漿 生成室內，藉由惰性氣體導入部，以例如流量25 seem導入 屬稀有氣體的氬氣，將電漿生成室內部設定成爲例如l(T3Pa 台的壓力。另外，利用供給例如28 A的線圈電流動於磁性線 圈，對電漿生成室內供給電子迴轉加速器共振放電條件的磁 場。 此外，藉由未圖示之微波產生部供給例如2.45 GHz的微 波（例如，500W)，並介由導波管、石英窗、真空導波管將此 • 導入電漿生成室內部，藉由該微波的導入，設成在電漿生成 室生成Ar電漿的狀態。所生成的電漿，係藉由磁性線圈的 發散磁場而從電漿生成室放出至處理室側。另外，藉由高頻 電極供給部對配置於電漿生成室的出口的靶子供給高頻電 力（例如500W)。 藉此，Ar粒子撞擊於靶子上而引起濺射現象，以使Ta 粒子從靶子飛散。從靶子上飛散出的Ta粒子，與由電漿生 成室放出的電漿及由反應性導入部所導入而由電漿所活性 ^ 化的氧氣一起到達基板10201的金屬氧化物層10204的表 面，且由已活性化的氧所氧化而成爲五氧化鉬。 藉由以上情況，首先，在金屬氧化物層10 204上形成五 氧化耝膜。接著，與使用第103 A圖說明之二氧化矽的沉積 相同，藉由使用純矽構成的靶子的ECR濺鍍法，設置成在 上述五氧化鉅膜上形成二氧化矽膜的狀態。反複進行上述五 氧化鉅膜與二氧化矽膜的形成步驟，利用例如形成5nm程度 的五氧化鉬膜與二氧化矽膜的多層膜，以獲得絕緣層 -17 1- 1375273 10205(第 103D 圖）。 又，由五氧化鉅膜與二氧化矽膜構成的絕緣層1〇2〇5, 係在施加電壓於金屬氧化物層10204時，用以控制施加於鐵 電體膜的電壓。因此，若能控制施加於金屬氧化物層10204 的電壓的話，亦可由五氧化鉬膜與二氧化矽膜的多層構造以 外來構成絕緣層1 0205，亦可由單層構成。另外，膜厚亦不 侷限於5nm。又，上述ECR濺鍍法中，雖未對基板10 201 進行加熱，但亦可加熱。 Φ 其次，如第103E圖所示，利用設成在絕緣層10205上 形成由指定面積的 Au構成的源極電極10206及汲極電極 10207的狀態，即可獲得第102A及102B圖所示三端子元 件。源極電極1 0206及汲極電極10207，可藉由依熟知的剝 落法與電阻加熱真空蒸鍍法的金的沉積來形成。又，源極電 極10206及汲極電極10207，例如亦可使用Ru、Pt、TiN等 的其他金屬材料或導電性材料。又，在使用Pt的情況，具 有密接性差且被剝離的可能性，所以作爲Ti-Pt-Au等的不易 剝離的構造，需要在其上進行光微影或剝落處理等的圖案處 理，以形成具有指定面積的電極。 其次，說明使用金屬氧化物層10204的元件的特性。該 特性調查係利用施加電壓於閘極電極10203與汲極電極 10207間來進行◊當由電源將電壓施加於閘極電極10203與 汲極電極1 0207間，並藉由電流計觀測施加電壓後時之電流 時，可獲得第49圖所示結果。以下，說明第49圖，並一倂 說明本發明之元件的動作原理。在此說明之電壓値及電流 -172- 1375273 値’係以實際之元件所觀測者爲例。因此本現象不限於以下 所示數値》根據實際用於元件之膜的材料或膜厚及其他條 件’亦有觀測到其他的數値的情況。 首先，當施加正電壓於閘極電極1 0203時’如第49圖 中之（1)所示，在0〜1.0V流動的電流非常少》但如（2)所示， 當超過1.IV時，骤然流動正電流。實際上，更流動超過 0.1 A/cm2的電流，但爲保護測定器而設爲不會流動超過此的 電流，所以未被觀測到。在此，在（1)所示〇〜1.0V的區域中， • 當設爲未太大地流動如（2)所示電流時，即保持（維持）高電阻 的狀態。 接著，當再度將正電壓施加於閘極電極10203時，如（3) 所示，顯示在0.. 8 V流過0.1 A/cm2或其以上的正電流的軌 跡。又，接著，當將正電壓施加於閘極電極10203時，仍如 (3)所示，在0.8V流過Ο.ΙΑ/cm2或其以上的電流。 但這次若將負電壓施加於閘極電極10203時，如（4)所 示，直到-0.2V爲止流動負的電流，其最大成爲-1.5X10 — 2 ¥ A/cm2。在此，當隨電壓的絕對値減小時，即通過（4)所示軌 跡。 當再度施加-0.2 V爲止的負電壓時，通過（4)所示軌跡》 其後如（5)所示，流動之電流値減少，變得不流動負電流。 接著，當施加負電壓於閘極電極10203時，如（6)所示，顯 示大致沒有流動電流的軌跡。其後，即使減小電壓的絕對 値，仍如（6)所示，大致沒有流動電流。又，接著當施加正 電壓於閘極電極10203時，如（1)所示，在〇〜1.0V大致無電 -173- 1375273 流値流動。 因此如（2)所示，若以未急遽流動電流的方式而未施加 1.IV或其以上的電壓於閘極電極1 0203的話，即成爲維持未 流動（1)所示電流的高電阻狀態。稱（1)所示狀態爲「正高電 阻模式」。 例如，當如（2 )所示施加1 . 1 V或其以上的電壓，以成爲 急遽流動電流的狀態時，即成爲容易流動如（3)的電流的低 電阻狀態。該狀態亦維持在施加正電壓於閘極電極10203的 • 期間。稱（3)所示狀態爲「正低電阻模式」。 當施加負電壓於閘極電極10203時，如（4)所示，在負 的0〜-0.2V的電壓區域成爲初期流動少量電流的低電阻狀 態。在此，因爲在〇〜_〇.2V間施加負電壓的期間維持該狀 態，所以稱（4)所示狀態爲「負的低電阻模式」。 又，當施加-0.2V或其以上的負電壓時，如（5)所示，變 得不流動電流，而移行至高電阻狀態。當成爲高電阻狀態 時，如（6)所示，在負的0〜-1.0V的電壓區域施加電壓的期 ® 間，電流値被維持高電阻狀態。並稱該（6)所示狀態爲「負 的高電阻模式」。 藉由上述，成爲在金屬氧化物層10204安定地存在「正 高電阻模式」、「正低電阻模式」、「負高電阻模式」及「負 低電阻模式」的外觀上的四個模式。根據詳細調査，「正高 電阻模式」與「負高電阻模式」係顯示具有相同高電阻狀態 的「高電阻模式」，「正低電阻模式」與「負低電阻模式」 係顯示具有相同低電阻狀態的「低電阻模式」，判明存在有 -174- 1375273 二個模式。即，在處於「高電阻模式」的狀態時，在_Κ5ν 至1 ·ον的電壓區域’維持「高電阻模式」。在處於利用施 加+1.0V或其以上之電壓而進行遷移的「低電阻模式」的狀 態時，在-0.2V至0.8V的電壓區域，維持「低電阻模式」。 於是’此等二個之「高電阻模式」與「低電阻模式」成爲可 切換。此等對「負高電阻模式」及「負低電阻模式」的負電 阻模式亦相同。 另外’各「負模式」的實際電流値係在施加0.5V時， ® 在「正高電阻模式」爲1 .Οχ l(T5A/cm2，而在「正低電阻模 式」爲5xl(T2A/cm2，由此可知，各自的比更達到50 00倍。 該情況係可作爲容易進行模式識別者。發明者等是藉由施加 之電壓的方向與強度，讓金屬氧化物層102 04的電阻値發生 急遽變化’用以推定發現上述現象者。 另外，藉由設於金屬氧化物層10204與汲極電極 10207(源極電極10206)間的絕緣層1 0205,可從絕緣層10205 所具帶式構造來進行載流子的控制。具體而言，例如，五氧 ® 化鉬之帶隙雖爲4.5eV程度，但在從費密位準之能量差見到 的情況，可知其在傳導帶爲1.2eV，而在價電子帶爲2.3eV， 故在價電子帶側的障壁較高。因此，雖然相對價電子帶的電 洞，其障壁性呈現高位準，但相對傳導帶之電子，則可稱其 障壁性呈現低位準。詳細請參考 「 Wilk et.al.，J.Appl.Phys. ,87,484(2000)·」。 從上述特性，在將例如五氧化鉅膜用於電極與金屬氧化 物層1 0204間的絕緣層的情況，可期待獲得使電子變得容易 -175- 1375273 流動而電洞不易流動的現象。實際上，如第49圖所示，當 施加正電壓於汲極電極10207時，及施加負電壓時，流動之 電流値相差甚大。此在進行金屬氧化物層1 0204的判別的情 況，對提高信號 '噪音比（S/N比），且容易進行狀態判斷具 有非常高的效果。此爲使用了絕緣層102 05後的效果。 應用上述第49圖所示「低電阻模式」與「高電阻模式」 的模式，發現可將第102A及102B圖所示元件用作爲可非揮 發性且非破壞的讀出的三端子元件。具體而言，首先，成爲 ^ 不易流動源極·汲極間的電流的截止狀態，如第49圖之（4) 或（5)所示，係利用設置成施加負電壓於閘極電極10203，並 施加正電壓於汲極電極10207的狀態，藉由從「低電阻模式」 模式變換爲「高電阻模式」而可進行。 另外，成爲容易流動源極·汲極間的電流的導通狀態， 如第49圖之（2)所示，係可利用施加正電壓於閘極電極 10203，並施加- 0.8V或其以上的負電壓於汲極電極10207 上，以使電流急遽流動來進行。利用此情況，從「高電阻模 ® 式」模式變換爲「低電阻模式」，用以進行狀態遷移。如此 等所述，藉由施加電壓於間極電極10203(汲極電極10207)， 並設置成「高電阻模式」或是「低電阻模式」，即可進行導 通狀態與截止狀態的切換。 另一方面，如上述般被控制的源極·汲極間的導通/截 止狀態，係在源極·汲極間，利用讀取施加-0.8V〜0.8V的 適當電壓時的電流値而可容易認識。例如，在第102A及102B 圖所示元件的模式狀態爲「截止」、換言之爲「高電阻模式」 -176- 1375273 的情況，如第49圖之（1)所示，可藉由在施加-0.8V〜0.8V 的適當電壓時不易流動電流的情況來判斷。 另外，在第102Α及102Β圖所示元件的模式狀態爲「導 通」'換言之爲「低電阻模式」的情況，如第49圖之（2)所 示，可藉由在施加-0.5V〜0.2V的適當電壓時急遽流動電流 的情況來判斷。從「負高電阻模式」與「負低電阻模式」、 即「截止」與「導通」的狀態的電流値更達200倍或其以上 的情況可知，可容易進行「截止j與「導通j的判斷。同樣 ® 在正電壓區域，在0V〜0.2V的電壓範圍亦可進行「導通」 與「截止」的判斷。 上述導通截止的狀態，可利用僅僅調査第102Α及102Β 圖所示元件是「高電阻模式j還是「低電阻模式」而容易進 行識別。爲了調查屬哪一模式，即使施加電壓於電極，保持 中的模式仍不發生變化。因此根據第第102Α及102Β圖所示 三端子元件，可進行非破壞的動作。第102Α及102Β圖所示 三端子元件，係藉由施加於閘極電極10203與汲極電極 ® 10207(或源極電極10206)間的電壓，以使金屬氧化物層 1 02 04的電阻値變化，而發揮作爲控制源極·汲極間的導通 截止的三端子元件的功能者。又，本元件亦可用作爲控制電 流的元件。 又，即使爲開放源極電極10206的狀態，藉由閘極電壓 的施加，仍可控制導通狀態與截止狀態。只是在開放源極電 極10206的狀態中，即使施加閘極電壓而成爲截止狀態，當 增大讀出電壓時，在源極·汲極間仍流動某程度的電流。在 -177- 1375273 開放源極電極1 〇 2 Ο 6的狀態下施加閘極電壓的情況，所施加 之電壓係由汲極電極1〇2〇7的下部區域而被選擇性作用，如 上述，在高的讀出電壓中’可認爲有流動某程度的源極·汲 極電流。因此，可認爲源極·汲極電流係經源極電極102 06-源極電極10206下的區域的金屬氧化物層10204-閘極電極 10203-汲極電極10207下的區域的金屬氧化物層10204-汲極 電極10207的通路流動。 使第102Α及102Β圖所示三端子元件動作用的電壓，在 「負低電阻模式」時成爲最大，但如第49圖所示，爲- 0.8V 左右，其消耗電力非常小。所謂消耗電力小之情況，對裝置 而言非常有利，例如，以移動通信機器、數位通用機器、數 位攝像機器爲首，不僅是筆記型的電腦、個人數位化裝置 (PDA)，包括所有的電子計算機、個人電腦、工作站 '辦公 電腦 '大型計算機、通信單元' 複合機等的使用記憶體的機 器，其消耗電力均可降低》 又，第102A及102B圖所示三端子元件的導通截止之任 一狀態，亦與上述各元件相同，其導通或截止的任一狀態可 保持1 0年。 上述本發明之例中，係設爲以ECR濺鍍法形成矽構成 的基板上的絕緣層、絕緣層上的閘極電極層、閘極電極上的 金屬氧化物層的各個。但此等各層的形成方法，不侷限於 ECR源鍍法。例如，形成於砂基板上的絕緣層，亦可由熱氧 化法或化學氣相法（CVD)法及習知濺鍍法等來形成。 另外，閘極電極層亦可由EB蒸鍍法、CVD法、MBE法、 -178- 1375273 IBD法等的其他成膜方法來形成。另外，金屬氧化物層亦可 由上述說明之MOD法或習知具有的濺鏟法'PLE>法、MOCVD 法等來形成。但使用ECR濺鍍法，可容易獲得平坦且良好 的絕緣膜、金屬膜、金屬氧化物膜。 另外，上述實施形態中，係在形成各層後，暫時取出於 大氣，但使用由真空搬運室連結實現各個ECR濺鍍的處理 室的裝置，即可無需取出於大氣，而藉由連續處理來形成各 層。藉由此等構成，可在真空中搬運處理對象基板，而不受 ® 水份附著等的外亂影響，進而可提高膜質與界面的特性。 如專利文獻7所揭示，亦可在形成各層後，對已形成之 層表面照射ECR電漿，用以改善特性。另外，亦可在形成 各層後，在氫氣環境中等的適當氣體環境中，將已形成之層 退火（加熱處理），以大大改善各層的特性》 本發明之基本思想，如第102A及102B圖所示，係在於 設爲將絕緣層接觸配置於金屬氧化物層上，由閘極電極與源 極*汲極電極包夾此等狀。利用此種構成，對閘極電極施加 ® 指定電壓（DC、脈衝）以使金屬氧化物層的電阻値變化，用以 切換安定的高電阻模式與低電阻模式，其結果即可實現三端 子元件的動作。 因此，例如，如第1〇4圖所示，亦可設置成於絕緣層 10202上形成源極電極102 16及汲極電極102 17，並介由絕 緣層10215而由金屬氧化物層10204覆被源極電極10216及 汲極電極10217，在金屬氧化物層10204上形成閘極電極 10213的狀態。另外，如第105A及105B圖所示，亦可使用 -179- 1375273 絕緣性基板10201a。該情況下，亦可去除第102A及102B 圖之絕緣層102 02。另外，亦可爲使用具導電性之基板，並 於其上配置第102A及102B圖所示金屬氧化物層10204、絕 緣層102 05、源極電極102 06、汲極電極102 07的構成。該 情況下，該基板係兼用作閘極電極。若使用高熱傳導性的金 屬基板作爲導電性基板，可獲得更高的冷卻效果，可期待元 件的安定動作。 另外，亦可使用玻璃及石英等構成的絕緣性基板。藉由 ® 設爲該構造，即可應用於容易加工的玻璃基板等。另外，金 屬氧化物層1 0 2 04係在以波長6 3 2.8 n m測定時的折射率爲 2·6程度呈現光學透明，所以使用透明基板，即可將本實施 形態之三端子元件應用於顯示器。另外，利用將金屬氧化物 層10204形成爲在10〜200nm間產生干涉色的厚度，即可獲 得已著色狀態的視覺效果。 以上之說明中，係以一個鐵電體元件爲例進行了說明， 但與使用第93圖說明之情況相同，亦可呈交叉點型排列複 ® 數三端子元件而於以積體化。另外，如第102A及102B圖所 示三端子元件的金屬氧化物.層1 02 04的電阻値的變化，與上 述三端子元件相同，亦可藉由電流控制。另外，藉由脈衝電 壓可控制金屬氧化物層10204的電阻變化。在第102A及 102B圖所示三端子元件中，亦可於流動於源極.汲極間的 電流値實現三個狀態（三値）。 其次’參照圖面說明本發明之其他實施形態。第106A 及106B圖爲槪要顯示本發明之實施形態的其他三端子元件 -18 0* 1375273 的構成例的模式剖視圖。第1 06圖所示三端子元件，例如， 係在單結晶矽構成的基板1060 1上具備絕緣層1 0602、閘極 電極10 60 3、Bi與Ti與Ο構成的膜厚30〜2 00nm的金屬氧 化物層10604、源極電極10607及汲極電極10608，除此之 外，在閘極電極1 0603與金屬氧化物層10604之間具備絕緣 層（第1絕緣層）10605，而在源極電極10607及汲極電極 1 0608與金屬氧化物層10604之間具備絕緣層（第2絕緣 層）10606。在此種構成之三端子元件中，例如，如第106A ® 圖所示，將施加有電位之狀態作爲寫入狀態，如第106B圖 所示，將施加有電位之狀態作爲讀出狀態。 基板10601可由半導體、絕緣體、金屬等的導電性材料 的任一者構成。在由絕緣材料構成基板10601的情況，亦可 去除絕緣層1 0602。另外，在由導電性材料構成基板10601 的情況，亦可去除絕緣層1 0602、閘極電極10603，該情況 下，由導電性材料構成的基板106 01成爲閘極電極。閘極電 極10603、源極電極10607及汲極電極10608，例如，可由 ® 含白金（Pt)、釕（Ru)、金（Au)、銀（Ag)、鈦（Ti)等的貴金屬的 遷移金屬的金屬構成。另外，上述電極亦可爲氮化鈦（TiN)、 氮化鈴（HfN)、釕酸緦（SrRu02)、氧化鋅（ZnO)、銦-錫氧化物 (ITO)、氟化鑭（LaF3)等的遷移金屬的氮化物、氧化物、氟化 物等的化合物，又，亦可爲沉積此等的複合膜。 絕緣層1 0605及絕緣層10606可爲由二氧化矽、矽酸氮 化膜、氧化鋁、或由鋰、鈹、鎂、鈣等的輕金屬構成的LiNb03 等的氧化物 ' LiCaAlF6、LiSrAlF6、LiYF4、LiLuF4' KMgF3 -181-
1375273 等的氟化物構成。另外，絕緣層106 05及絕 由含航、鈦、緦、釔、锆、飴 '钽及鑭系列 化物及氮化物、或含以上元素的矽酸鹽（金 元化合物）、及含此等元素的鋁酸鹽（金屬、 合物）、及含此二個或其以上元素的氧化物、 金屬氧化物層10604與前述鐵電層104 鐵電層4705、鐵電層6205、金屬氧化物層 物層9704及金屬氧化物層10204等完全相 針對第106圖所示三端子元件的構成 明，例如，閘極電極10603係膜厚l〇nm的 物層10604係由上述金屬氧化物構成的膜厚 層10605及絕緣層10606係五氧化鉅與二氧 5nm的多層膜，源極電極10607及汲極電極 成者。源極電極10607及汲極電極10608， 化物層10604側依鈦層、氮化鈦層' 金屬的 構造。利用將與金屬氧化物層10604的接觸 圖提高密接性。另外，源極電極106 07及汲 的間隔，例如爲1 m m »又，如前述，基板 10602的構成’不侷限於此，若不致影響電 當選擇其他的材料。 以上說明之絕緣層 10602、閘極電極 10605 '金屬氧化物層1〇6〇4、絕緣層1〇606、 及汲極電極10608，其具體製法如後述，但 所示ECR濺鍍裝置，在由氬氣、氧氣、氮| 緣層10606亦可 的遷移金屬的氧 屬、矽' 氧的三 鋁、氧的三元化 氮化物等構成。 、鐵電層3 104、 8604、金屬氧化 司0 的具體例進行說 釕膜，金屬氧化 40nm者，絕緣 化矽構成的膜厚 10608係由金構 亦可爲從金屬氧 順序積層的多層 面設爲鈦層，以 極電極1 0 6 0 8間 10601與絕緣層 氣特性，亦可適 1 0 6 0 3、絕緣層 源極電極1 0607 亦可藉由第5圖 I構成的ECR電 -182- 1375273 漿內濺鍍金屬靶子或燒結體靶子來形成。 其次，使用第1〇7圖說明第106圖所示三端子元件的製 法例。首先，如第1〇7A圖所示，準備主表面爲面方位（1〇0) 且電阻率爲1〜2D-cm的p形矽構成的基板10601，藉由硫 酸與過氧化氫水的混合液、純水及稀氟化氫水洗淨基板 10 601的表面後進行乾燥。接著，設爲在已洗淨且乾燥的基 板10601上形成絕緣層1 0602的狀態。在該絕緣層10602的 形成中，例如使用ECR濺鍍裝置，使用純矽（Si)作爲靶子， 且藉由使用氬（Ar)與氧氣作爲電漿氣體的ECR濺銨法，在矽 構成的基板1 06 01上形成覆被表面之程度的Si-Ο分子的金 屬模式絕緣層1 0602。 例如，在設定爲l(T5Pa台的內部壓力的電漿生成室內， 以流量2〇Sccm程度導入氬氣，使內部壓力爲1(Γ3〜l(T2Pa， 在此，利用供給0.087 5T的磁場與2.45GHz的微波（500W)， 以作爲電子迴轉加速器共振放電條件，令電漿生成室502內 成爲產生Ar電漿的狀態。又，seem係流量的單位，顯示在 —分鐘內流過lem3的0°C · 1氣壓的流體。 根據上述所生成的電漿，藉由磁性線圈的發散磁場而從 電漿生成室放出至處理室側。另外，藉由高頻電源對配置於 電漿生成室的出口的矽靶子供給13.56MHz的高頻電力（例 如，500W)。藉此，Ar離子撞擊於矽靶子上而引起濺射現象， 以使Si粒子飛散。從矽靶子上飛散出的Si粒子’與由電漿 生成室放出的電漿及被導入而由電漿所活性化的氧氣一起 到達基板10601的表面，且由所活性化的氧進行氧化而成爲 -183- 1375273
二氧化矽°藉由上述，可成爲於基板10601上形成二氧化矽 構成的如膜厚l〇〇nm程度的絕緣層10602的狀態（第107A 圖）。 又，絕緣層1 0602係在施加電壓於其後形成之各電極 時，用以絕緣以防止在基板10601上洩漏電壓，乃致影響所 需電氣特性者。例如，可使用藉由熱氧化法氧化矽基板表面 所形成的氧化矽膜作爲絕緣層1〇6〇2。絕緣層10602只要能 保持絕緣性，亦可由氧化矽以外的其他絕緣材料構成’另 # 外，絕緣層1 0602的膜厚不限於lOOnm ’亦可較此薄或厚。 絕緣層106 02係在依上述ECR濺射的膜形成中，雖未對基 板10601進行加熱，但亦可邊加熱基板10601邊形成膜。 在如上述般形成絕緣層10602後，這次藉由使用純釕 (Ru)作爲靶子的相同ECR濺鍍法，在絕緣層10602上形成釘 膜，如第107B圖所示，成爲形成閘極電極10603的狀態。 針對釕膜的形成進行詳細說明，在使用由釕構成的靶子的 ECR濺鍍裝置中，例如，首先將形成絕緣層的矽基板加熱至 ^ 400°C，並例如以流量7sccm將屬稀有氣體的氬氣導入電漿 生成室內，此外並以流量5SCCm導入氙氣，將電漿生成室內 部設定爲例如1〇_2〜l〇_3Pa台的壓力。 接著，將電子迴轉加速器共振放電條件的磁場供給電漿 生成室內後，將2.45GHz的微波（例如，500W)導入電漿生成 室內，設置成在電漿生成室內生成Ar與Xe的ECR電漿的 狀態。所生成之ECR電漿係藉由磁性線圏的發散磁場而從 電漿生成室放出至處理室側。另外，對配置於電漿生成室的 -184- 1375273 出口的釕靶子，供給13.56MHz的高頻電力（例如，500W)。 藉此引起濺射現象，以使Ru粒子從釕靶子飛散。從釘靶子 上飛散出的Ru粒子，到達並沉積於基板10601的絕緣層 10602的表面。 藉由上述，可獲得在絕緣層1 0602上形成例如膜厚l〇nm 的閛極電極1 06 03的狀態（第1 07B圖）。閘極電極1 〇603係 在和其後形成之源極電極10607及汲極電極10608間施加有 電壓時，可施加電壓於金屬氧化物層10604者。因此，只要 ® 具有導電性，亦可由釕以外構成閘極電極1 0603，例如，亦 可由白金構成閘極電極10603。周知若在二氧化矽上形成白 金膜則容易剝離，爲防止此現象，若爲介由鈦層、氮化鈦層 或釕層等形成白金層的積層構造即可。另外，閘極電極10603 的膜厚亦不限於l〇nm，可較此厚或薄。 如上述，在藉由ECR濺鍍法形成釕膜時，雖將基板1060 1 加熱爲400 °C，但亦可不加熱。只是在未進行加熱的情況， 釕對二氧化矽的密接性降低，所以恐有發生剝離的擔憂，爲 ® 預防此現象，以加热基板來形成膜的方法爲較佳。 在如上述般形成閘極電極1 0603後，將基板1 0601從裝 置內搬出於大氣中，接著將基板10601固定於使用純鉬（Ta) 作爲靶子的與第5圖相同的ECR濺鍍裝置的基板保持器 上。接著，藉由使用氬（Ar)與氧氣作爲電漿氣體的ECR濺鍍 法，如第107C圖所示，設置成在閘極電極10603上以覆被 表面的程度形成絕緣層106 05的狀態。如以下之說明，形成 Ta-Ο分子的金屬模式膜，用以作爲絕緣層10605。 -185- 1375273 以下，詳述Ta-Ο分子的金屬模式膜的形成，在使用钽 構成的靶子的第5圖所示ECR濺鍍裝置中，首先，在電漿 生成室內，藉由惰性氣體導入部，以例如流量25SCCm導入 屬稀有氣體的氬氣，將電漿生成室內部設定成爲例如l(T3Pa 台的壓力。另外，利用供給例如28 A的線圈電流動於磁性線 圈，對電漿生成室內供給電子迴轉加速器共振放電條件的磁 ,場。 此外，藉由未圖示之微波產生部供給例如2.4 5 GHz的微 # 波（例如，500W)，並介由導波管、石英窗、真空導波管將此 導入電漿生成室內部，藉由該微波的導入，設成在電漿生成 室生成Ar電漿的狀態。所生成的電漿，係藉由磁性線圈的 發散磁場而從電漿生成室放出至處理室側。另外，藉由高頻 電極供給部對配置於電漿生成室的出口的靶子供給高頻電 力（例如500W)。 藉此，Ar粒子撞擊於靶子上而引起濺射現象，以使Ta 粒子從靶子飛散。從靶子上飛散出的Ta粒子’與由電漿生 ^ 成室放出的電漿及由反應性導入部所導入而由電漿所活性 化的氧氣一起到達基板10601的閘極電極10603的表面’且 由已活性化的氧所氧化而成爲五氧化鉬。 藉由以上情況，首先，在閘極電極10603上形成五氧化 鉅枚膜。接著，與使用第107A圖說明之二氧化矽的沉積相 同，藉由使用純矽構成的靶子的ECR濺鑛法’設置成在上 述五氧化鉬膜上形成二氧化矽膜的狀態。反複進行上述五氧 化鉬膜與二氧化矽膜的形成步驟，利用例如形成5 nm程度的 -186- 1375273 五氧化鉅膜與二氧化矽膜的多層膜，以獲得絕緣層10605(第 1 07C 圖）。 又，由五氧化钽膜與二氧化矽膜構成的絕緣層10605， 係在施加電壓於金屬氧化物層1 〇6〇4時，用以控制施加於鐵 電體膜的電壓。因此，若能控制施加於金屬氧化物層10 604 的電壓的話，亦可由五氧化鉅膜與二氧化矽膜的多層構造以 外來構成絕緣層10605，亦可由單層構成。另外，膜厚亦不 侷限於5nm。又，上述ECR濺鍍法中，雖未對基板9701進 ® 行加熱，但亦可加熱。 在如上述般形成絕緣層10605後，藉由使用由Bi與Ti 的比例爲4 : 3的氧化物燒結體（Bi-Ti-Ο)構成的靶子，並使 用氬（Ar)與氧氣作爲電漿氣體的ECR濺鍍法，如第107D圖 所示，設置成以覆被表面的程度在絕緣層10605上形成金屬 氧化物層1 0604的狀態。 詳細敘述金屬氧化物層10604的形成，首先，設爲在 3 00 °C〜7 00 °C的範圍加熱基板1 060 1的狀態。另外，例如以 ® 流量2〇Sccm將屬稀有氣體的氬氣導入電漿生成室內，設定 爲例如1(Γ3〜l(T2Pa台的壓力。在該狀態下，將電子迴轉加 速器共振放電條件的磁場供給電漿生成室內後，將2.45 GHz 的微波（例如，500W)導入電漿生成室內，藉由該微波的導 入，設置成在電漿生成室內生成ECR電漿的狀態》 所生成之ECR電漿係藉由磁性線圈的發散磁場而從電 漿生成室放出至處理室側。另外，對配置於電漿生成室的出 口的燒結體靶子，供給13.56MHz的高頻電力（例如，500W)。 -187- 1375273 藉此使Ar粒子撞擊於燒結體靶子上而引起濺射現象，以使 Bi粒子與Ti粒子飛散。 從燒結體靶子上飛散出的Bi粒子與Ti粒子，與由電漿 生成室放出的ECR電漿及藉由所放出的電漿所活性化的氧 氣一起到達被加熱之絕緣層1 0605的表面，且由所活性化的 氧進行氧化。又，作爲反應氣體的氧氣（〇2)，如下述說明， 係與氬氣分開被導入，例如，以流量1 seem導入。燒結體靶 子含有氧，藉由供給氧可防止沉積之膜中的氧不足。利用如 ^ 上述說明之ECR濺鍍法的膜形成，例如，可獲得形成膜厚 40nm的金屬氧化物層10604的狀態（第107D圖）。 又，亦可對形成後之金屬氧化物層10604照射惰性氣體 與反應性氣體的ECR電漿，以改善成膜品質。反應性氣體 不限於氧氣，可使用氮氣 '氟氣、氫氣。另外，該膜質的改 善亦可應用於絕緣層10602的形成。在以基板溫度爲300°C 或其以下的更低溫度條件形成金屬氧化物層10604後，在氧 氣環境中等的適當氣體環境中，退火（加熱處理）形成後之金 ® 屬氧化物層1 0604，亦可極大地改善膜質的特性。 在如上述般形成金屬氧化物層10604後，與上述絕緣層 10605的形成相同，如第107E圖所示，設爲在金屬氧化物 層10604上以覆被表面程度形成絕緣層10606的狀態。 其次，如第107F圖所示，利用設置成在絕緣層10606 上形成由指定面積的Au構成的源極電極10607及汲極電極 10608的狀態，即可獲得第106圖所示三端子元件。源極電 極106 07及汲極電極10608，可藉由依熟知的剝落法與電阻 -18 8- 1375273 加熱真空蒸鎪法的金的沉積來形成。又，源極電極10607及 汲極電極10608，例如亦可使用Ru、Pt、TiN等的其他金屬 材料或導電性材料。又，在使用Pt的情況，具有密接性差 且被剝離的可能性，所以作爲Ti-Pt-Au等的不易剝離的構 造’需要在其上進行光微影或剝落處理等的圖案處理，以形 成具有指定面積的電極。 其次，說明第106圖所示三端子元件的特性。該特性調 查係利用施加電壓於閘極電極10603與汲極電極10608(源極 ® 電極10607)間來進行。當由電源將電壓施加於閘極電極 10 603與汲極電極10608間，並藉由電流計觀測施加電壓後 時之電流時，可獲得第64圖所示結果。第64圖中，縱軸顯 示以面積除電流値的電流密度。以下，說明第64圖，並一 倂說明本發明之記‘憶體動作原理。在此說明之電壓値及電流 値，係以實際之元件所觀測者爲例。因此本現象不限於以下 所示數値。根據實際用於元件之膜的材料或膜厚及其他條 件，亦有觀測到其他的數値的情況。 ® 首先，當施加正電壓於汲極電極10608時，如第64圖 中之（〗）所示，在〇〜1.6V流動的電流非常少。但如（2)所示， 當超過1.6V時，骤然流動正電流。實際上，更流動超過 5x1 (T3A/Cm2的電流，但爲保護測定器而設爲不會流動超過 此的電流，所以未被觀測到。在如（2)所示以未急遽流動電 流的方式施加〇〜1.6V的電壓的情況，即維持（1)所示高電阻 狀態。 接著，當再度將正電壓施加於汲極電極10608時，如（3) -189- 1375273 所示，顯示在0.5V流過lxl(T3A/cm2或其以上的正電流的軌 跡。又，接著，當將正電壓施加於汲極電極1 0608時，仍如 (3)所示，在 0.5V流過lxl(T3A/cin2或其以上的電流。這次 在爲施加正電壓的情況時，則維持（3)所示低電阻狀態。 這次當施加負電壓於汲極電極10608時，如（4)所示， 至-0.5V爲止流動負電流，最大成爲-1.5xl(T3A/cm2。在此， 在施加〇〜-0.5V的電壓的情況，如（4)所示，維持低電阻狀 態。 其後，當從-0.5V至-1.6V施加負電壓時，如（5)所示， 電流値減少而變得不流動正電流。其後，即使減小-1.6 V至 OV的電壓的絕對値，仍如（6)所示，大致沒有流動電流。又， 接著當施加負電壓於汲極電極10608時，如（6)所示，顯示 大致未流動電流値的軌跡。 接著，當施加正電壓於汲極電極10608時，如（1)所示， 至0〜1.6V爲止，顯示大致未流動電流的軌跡。又，當施加 1.6V或其以上的電壓時，流動（2)所示急遽的正電流，成爲 顯示（3)所示低電阻狀態。 因此如（2)所示，若以未急遽流動電流的方式而未施加 1.6V或其以上的電壓於汲極電極10608的話，即成爲維持未 流動（1)所示電流的高電阻狀態。稱（1)所示狀態爲「正高電 阻模式」。 例如，當如（2)所示施加1.6V或其以上的電壓，以成爲 急遽流動電流的狀態時，即成爲容易流動如（3)的電流的低 電阻狀態。該狀態亦維持在施加正電壓於汲極電極10608的 -190- 1375273 期間。稱（3)所示狀態爲「正低電阻模式」。 當施加負電壓於汲極電極10608時，如（4)所示，在負 的0〜-0_5V的電壓區域成爲初期流動少量電流的低電阻狀 態。在此，因爲在0〜-0.5V間施加負電壓的期間維持該狀 - 態，所以稱（4)所示狀態爲「負的低電阻模式」。 又’當施加-0.5 V或其以上的負電壓時，如（5)所示，變 得不流動電流’而移行至高電阻狀態》當成爲高電阻狀態 時’如（6)所示，在負的〇〜-1.6V的電壓區域施加電壓的期 ® 間，電流値被維持高電阻狀態。並稱該（6)所示狀態爲「負 的高電阻模式」。 藉由上述，成爲在金屬氧化物層1 06 04安定地存在「正 高電阻模式」、「正低電阻模式」、「負高電阻模式」及「負 低電阻模式」的外觀上的四個模式。根據詳細調査，「正高 電阻模式」與「負高電阻模式」係顯示具有相同高電阻狀態 的「高電阻模式」’ 「正低電阻模式」與r負低電阻模式」 係顯示具有相同低電阻狀態的「低電阻模式」，判明存在有 ® 二個模式。即，在處於「高電阻模式」的狀態時，在-1.6 V 至1.6V的電壓區域，維持「高電阻模式」。在處於利用施 力口 1.6V或其以上之電壓而進行遷移的r低電阻模式」的狀 態時’在-0.5V至0.5V的電壓區域，維持「低電阻模式」。 於是’此等二個之「高電阻模式」與「低電阻模式」成爲可 切換。此等對「負高電阻模式」及「負低電阻模式」的負電 阻模式亦相同》 另外，各「正模式」的實際電流値係在施加0.5V時， -191 - 1375273 在「正高電阻模式」爲5.0xl(T6A/cm2，而在「正低電阻模 式」爲5x10·3A/cm2，由此可知，各自的比更達到1000倍。 該情況係可作爲容易進行模式識別者。發明者等是藉由施加 之電壓的方向與強度，讓金屬氧化物層10604的電阻値發生 急遽變化，用以推定發現上述現象者。同樣之情況，對「負 低電阻模式j亦而言亦相同。 另外，藉由設於金屬氧化物層10604與閘極電極10603 間的絕緣層1 0605、及設於金屬氧化物層10604與汲極電極 ® 10608(源極電極10607)間的絕緣層10606,可從絕緣層10605 及絕緣層10606所具帶式構造來進行載流子的·控制。具體而 言，例如，五氧化鉅之帶隙雖爲4.5 eV程度，但在從費密位 準之能量差見到的情況，可知其在傳導帶爲1.2eV，而在價 電子帶爲2.3eV，故在價電子帶側的障壁較高。因此，雖然 相對價電子帶的電洞，其障壁性呈現高位準，但相對傳導帶 之電子，則可稱其障壁性呈現低位準。詳細請參考「Wilk et.al.,J.Appl.Phys.,87,484(2000).j ° ^ 從上述特性，在將例如五氧化鉅膜用於電極與金屬氧化 物層間的絕緣層的情況，可期待獲得使電子變得容易流動而 電洞不易流動的現象。實際上，如第64圖所示，當從汲極 電極1 0608施加正電壓於閘極電極1 0603時，及施加負電壓 時’流動之電流値相差甚大。此在進行金屬氧化物層10604 的狀態判別的情況，對提高信號、噪音比（S/N比），且容易 進行狀態判斷具有非常高的效果。此即爲使用了絕緣層 10605後的效果》 -192- 1375273 利用上述第64圖所示「低電阻模式j與「高電阻模式」 的模式，發現可將第106圖所示元件用作爲非揮發性且非破 壞的三端子元件。具體而言，首先，成爲不易流動源極·汲 極間的電流的截止狀態，如第64圖之（4)或（5)所示，係利用 設置成施加正電壓於閘極電極10603，並施加負電壓於汲極 電極1 0608的狀態，藉由從「低電阻模式」模式變換爲「高 電阻模式」而可進行。 另外，朝成爲容易流動源極·汲極間的電流的導通狀態 ® 的移行，如第64圖之（2)所示，係可利用施加負電壓於閘極 電極10603，並施加1.6V或其以上的正電壓於汲極電極 10608上，以使電流急遽流動來進行。利用此情況，從「高 電阻模式」模式變換爲「低電阻模式」，遷移至導通狀態》 如此等所述，藉由施加電壓於閘極電極10603(汲極電極 10608)，並設置成「高電阻模式」或是「低電阻模式」，即 可進行截止狀態與導通狀態的切換。 另一方面，如上述般被控制的源極·汲極間的導通/截 ® 止狀態，係在源極.汲極間，利用讀取施加0V〜1 · 6 V的適 當電壓時的電流値而可容易認識。例如，在第1 06圖所示三 端子元件的模式狀態爲「截止」、換言之爲「高電阻模式」 的情況，如第64圖之（1)所示，可藉由在施加0.5V〜1.6V 的適當電壓時不易流動電流的情況來判斷。 另外，在第1 06圖所示元件的模式狀態爲「導通」、換 言之爲「低電阻模式」的情況，如第64圖之（2)所示，可藉 由在施加IV〜0.6V的適當電壓時，在源極.汲極間急遽流 -193- 1375273 動電流的情況來判斷。從「正高電阻模式」與「正低電阻模 式J 、即「截止」與「導通」的狀態的電流値更達1000倍 或其以上的情況可知，可容易進行「截止」與「導通」的判 斷。同樣在負電壓區域，在0V〜-2.6V的電壓範圍亦可進行 「導通J與「截止J的判斷。 上述三端子元件的導通截止的狀態，可利用僅僅調查第 106圖所示元件是「高電阻模式」還是「低電阻模式」而容 易進行識別。換言之，第106圖所示三端子元件，在可保持 上述二個模式的期間，即爲保持資料的狀態。又，爲了調査 屬哪一模式，即使施加電壓於電極，保持中的模式仍不發生 變化且不會破壞資料。因此根據第第106圖所示三端子元 件，可進行非破壞的動作。第106圖所示三端子元件，係藉 由施加於閘極電極10603與汲極電極10608(或源極電極 10607)間的電壓，以使金屬氧化物層10604的電阻値變化， 而發揮作爲控制源極·汲極間的導通截止的三端子元件的功 能者。又，本元件亦可用作爲控制電流的元件。 又，即使爲開放源極電極10607的狀態，藉由閘極電壓 的施加，仍可控制導通狀態與截止狀態。只是在開放源極電 極1 0607的狀態中，即使施加閘極電壓而成爲截止狀態，當 增大讀出電壓時，在源極·汲極間仍流動某程度的電流。在 開放源極電極1 0607的狀態下施加閘極電壓的情況，所施加 之電壓係由汲極電極10608的下部區域而被選擇性作用，如 上述，在高的讀出電壓中，可認爲有流動某程度的源極·汲 極電流。因此，可認爲源極♦汲極電流係經源極電極10607- -194- 1375273 源極電極10607下的區域的金屬氧化物層10604-閘極電極 10603-汲極電極10608下的區域的金屬氧化物層10604-汲極 電極1 0608的通路流動。 使第106圖所示三端子元件動作用的電壓，雖在施加用 作爲「正低電阻模式」的閘極電壓時成爲最大，但如第64 圖所示，頂多爲1.6V左右，其消耗電力非常小。所謂消耗 電力小之情況，對裝置而言非常有利1例如，以移動通信機 器、數位通用機器、數位攝像機器爲首，不僅是筆記型的電 腦、個人數位化裝置（PDA)，包括所有的電子計算機、個人 電腦、工作站 '辦公電腦、大型計算機、通信單元、複合機 等的使用記憶體的機器，其消耗電力均可降低。又，在第106 圖所示三端子元件中，導通或截止的任一狀態亦保持10年。 第1 06圖所示三端子元件之基本思想，係在於設爲將絕 緣層接觸配置於金屬氧化物層上，由閘極電極與源極·汲極 電極包夾此等狀。利用此種構成，對閘極電極施加指定電壓 (DC、脈衝）以使金屬氧化物層的電阻値變化，用以切換安定 的高電阻模式與低電阻模式，其結果即可實現三端子元件的 動作。 因此，例如，如第108圖所示，亦可設置成於絕緣層 10602上形成源極電極10617及汲極電極10618，並介由絕 緣層10616而由金屬氧化物層10604覆被源極電極10617及 汲極電極10618,在金屬氧化物層10604上介由絕緣層10615 形成閘極電極10613的狀態。另外，如第109A及109B圖所 示，亦可使用絕緣性基板10601a。該情況下，亦可去除第 -195- 1375273 層1 1004 '位元電極1 1005、Bi與Ti與0構成的膜厚30〜 200nm的金屬氧化物層構成的記億體層1 1006及字元電極 1 1007。本記億元件，係依序串聯連接接地電極1 1003、開關 層110 04 '記憶體層11 〇〇6及字元電極 11007，並於開關層 11004設置位元電極1 1005者。又，第110圖例如顯示連接 於矩陣狀排列的複數位元線與複數字線的交點部分的一個 記憶單元部分。 基板11001可由半導體、絕緣體、金屬等的導電性材料 的任一者構成。在由絕緣材料構成基板11001的情況，亦可 去除絕緣層1 1002。另外，在由導電性材料構成基板11001 的情況，亦可去除絕緣層11002、接地電極1100 3，該情況 下，由導電性材料構成的基板11001成爲接地電極。接地電 極11003、位元電極11005及字元電極11007，例如，可由 含白金（Pt)、釕（Ru)、金（Au)、銀（Ag)等的貴金屬的遷移金 屬的金屬構成。另外，各電極亦可爲氮化鈦（TiN)、氮化飴 (HfN)、釕酸鋸（SrRu02)、氧化鋅（ZnO)、銦-錫氧化物（ITO)、 氟化鑭（LaF3)等的遷移金屬的氮化物、氧化物、氟化物等的 化合物，又，亦可爲沉積此等的複合膜。 針對第1 1 〇圖所示記憶元件的構成的具體例進行說明， 例如，接地電極1 1003係膜厚10nm的釕膜，位元電極11005 係於膜厚20nm的鈦（Ti)膜上形成膜厚10nm釕膜的積層膜， 開關層11004、記憶體層1100 6係由膜厚40nm的Bi與Ti 構成的金屬氧化物構成者，字元電極1100 7係由金構成者。 另外，開關層1 1004及記憶體層1 1006，與上述鐵電層 -197- 1375273 104、鐵電層3104、鐵電層4705、鐵電層6205、金屬氧化物 層8604、金屬氧化物層9704、金屬氧化物層10204及金屬 氧化物層1 0604完全相同》 根據使用此種金屬氧化物層（記億體層1 1006)的記憶元 件，如以後之說明，可實現保持二個狀態（ON及OFF)的狀 態。上述構成之金屬氧化物層的特性，係利用施加電壓於第 110圖所示記憶元件的位元電極11005與字元電極11007間 來進行調查者。當由電源將電壓施加於位元電極11005與字 元電極1 1007間，並藉由電流計觀測從位元電極1 1005流向 字元電極11007的電流時，可獲得與第33圖相同.的結果。 第33圖之縱軸，係將從位元電極11005流向字元電極1100 7 的方向上的電流値設爲正値。 以下，說明第33圖，並一倂說明本發明之記憶元件的 動作原理。在此說明之電壓値及電流値，係以實際之元件所 觀測者爲例。因此本現象不限於以下所示數値。根據實際用 於元件之膜的材料或膜厚及其他條件，亦有觀測到其他的數 値的情況》 第33圖顯示使施加於位元電極1100 5的電壓從零開始 至負的方向減少後返回零，在從正方向增加，最後再度返回 零時流動於記億體層11006的電流値所描繪的滯後特性。首 先’在從零開始至負的方向漸漸施加由位元電極1 1005所施 加的電壓的情況，流動於記憶體層1 1 006的負電流較少（在 _〇· IV 約爲-〇.12mA)。 但是，當超過-〇.4V時負的電流値開始增加。又，在電 -198- 1375273 壓下降至-IV後，當反過來使負電壓逐漸減小時，在保持流 動絕對値較先前大的負電流的狀態下，負電流値逐漸減小。 此時，電流値在-0.1 v約爲-0.63mA，其電阻値較先前低約5 倍，而爲容易流動電流的狀態。當施加之電壓返回零時，電 流値亦成爲零。 其次，對位元電極1 1005逐漸施加正的電壓。在該狀態 下，在所施加之正電壓小時，接續前面的經歷而流動較大的 正電流（在〇.IV約爲0.63mA)。但當施加正電壓至0.7V時， 正電流突然減少。最後，當使從-IV朝0V的方向施加之正 電壓減少時，正的電流値亦在保持不易流動的狀態下減少而 返回零。此時，正的電流値係在0.IV約爲0.12mA。 如上述說明之流動於記憶體層11006中的電流的滯後， 可解釋爲是，發現其原因在於藉由施加於位元電極11005的 閘極電壓以使記憶體層1 1 006的電阻値變化所成。若考慮到 施加電壓於字元電極11007的情況，藉由施加一定程度以上 大小的正電壓Vwl，以使記憶體層1 1006遷移至容易流動電 流的「低電阻狀態」（ON狀態）。相反，則認爲是藉由施加 —定大小的負電壓VwQ，以使記憶體層1 1006遷移至不易流 動電流的「高電阻狀態」（OFF狀態）。 在記憶體層1 1 006存在此等低電阻狀態與高電阻狀態的 二個安定狀態，各個狀態只要在未施加上述一定以上的正或 負的電壓的狀態下，即維持ON或OFF的各狀態。又，上述 Vw〇的値約爲-IV，VW1的値約爲+ιν，高電阻狀態與低電阻 狀態的電阻比約爲10〜100。使用如上述的藉電壓以開關（變 -199- 1375273 化）開關層1 1004及記億體層1 1006的電阻的現象，並藉由 第1 1 〇圖所示記憶元件，可實現以非揮發性進行非破壞讀出 動作的功能元件。 其次，說明使用DC電壓控制上述二個狀態的情況。首 先，施加低電阻遷移電壓Vw,或其以上大小的正電壓至字元 電極1 1007,以使記憶體層1 1007遷移至低電阻狀態。藉此， 成爲容易流動電流的ON狀態。該ON狀態可藉由觀測讀出 電壓VR的電極間的電流値JR1來讀出。重要的是，讀出電 壓VR狀態是未作遷移下的盡量小的値，且選擇能充分表現 電阻比的値（上述例中，0.1V程度較爲妥當）。藉此，不會破 壞低電阻狀態、即ON狀態，而可進行任何次的讀出。 另一方面，藉由施加高電阻遷移電壓VWQ或其以上大小 的負電壓至字元電極1 1 007，以使記憶體層1 1006遷移至高 電阻模式，即可爲不易流動電流動於電極間的OFF狀態。該 OFF狀態之讀出，亦可藉由觀測讀出電壓Vr的電極間的電 流値Jro來進行（JR1/JRC)与10〜1〇〇)。另外，在各電極間未通 電的狀態.下’因思體層11006保持各狀態而具有非揮發 性’除寫入時與讀出時以外無需施加電壓。 具有上述二個狀態的特性，在開關層110 04中亦相同， 以下’說明使用此等開關層1 1004與記憶體層1 1006的第1 10 圖所示記憶元件的動作。首先’當說明讀出動作時，在初始 狀態，所有記憶單元的開關層1 1 004均設爲高電阻狀態。在 該狀態下’在開放字元電極1 1007(字線）的狀態下，將對應 之記憶單元的開關層1 1 004成爲低電阻模式的電信號施加於 - 200 - 1375273 位元電極1 1 005(對應的位元線），成爲使開關層丨1004作爲 —開關而被導通的狀態。接著，作爲開放位元電極11005(位 元線）的狀態’且施加讀出電壓於字元電極1 1 007(對應的字 線）的狀態’若測定記憶體層1 1 006的電阻値的話，即成爲 資料的讀出。最後，作爲開放字元電極1 1 007(字線）的狀態， 且將開關層11〇〇4成爲高電阻模式的電信號施加於位元電極 1 1005的狀態，成爲使開關層1 1004作爲開關而被截止的狀 能》 其次，當說明寫入動作時，其係設置成將記憶體層11006 遷移至高電阻模式或低電阻模式的電信號，施加於寫入對象 之記憶單元所對應的字線與位元線的狀態。此時，施加於位 元線側的信號，係設爲至開關層1 1004的電阻狀態未變化的 電壓爲止。藉由此等，利用使寫入對象之記憶單元（記憶元 件）的記憶體層11006遷移至所需高電阻模式或低電阻模 式，用以進行資料的寫入。 上述讀出及寫入的動作’例如’可如第111圖之流程來 進行。首先，在開放字元電極11007的狀態下’設爲施加低 電阻遷移電壓Vwi於位元電極I1005的狀態’而將記憶元件 的開關層11004設爲「導通」、即可讀出狀態。接著’在開 放位元電極的狀態下，利用設置成施加讀出電壓VR於字元 電極1 1 007的狀態，以讀出記億體層1 1 006的狀態。其後， 在開放字元電極11007的狀態下，設爲施加高電阻遷移電壓 Vwo於位元電極1 1 〇〇5的狀態’而將記憶元件的開關層1 1004 設爲「截止」' 即不可讀出狀態。 -201 - 1375273 其後，例如，若爲對字元電極1 1 007施加低電阻遷移電 壓VW1的一半程度的電壓的寫入字元信號，對上述位元電極 1 1 005施加與上述相反極性且爲低電阻遷移電壓VW1的一半 程度的電壓的寫入位元信號的狀態，則成爲「1」的「寫入 狀態」。如上述，利用設爲施加信號於字元電極1 1 007與位 元電極11005的狀態，成爲對記憶體層11 006施加與低電阻 遷移電壓VW1相等的電壓的狀態，於是，記億體層1 1〇〇6成 爲低電阻模式。因此，該「寫入狀態」成爲寫入「1」的狀 態。相對於此，若爲對字元電極11007施加高電阻遷移電壓 Vw。的一半程度的電壓的寫入字元信號，對上述位元電極 1 1005施加與上述相反極性且爲高電阻遷移電壓VWG的一半 程度的電壓的寫入位元信號的狀態，則在記憶體層11006成 爲「〇」的「寫入狀態」。另一方面，在任一寫入狀態中， 因爲對開關層1 1〇〇4只施加各遷移電壓的一半程度的電壓， 所以電阻狀態無變化。 如上述說明，根據第1 1 〇圖所示記憶元件，係使用開關 層11004來切換記憶單元的「導通」狀態與「截止」狀態， 所以與記憶體層1 1 〇〇6的電阻狀態無關，藉由將開關層 1 1 004設置成「截止」狀態，即可抑制來自非選擇記憶單元 的漏電流（干涉電流）。另外’根據第110圖所示元件，可藉 由與記億體層1 1006相同的金屬氧化物構成的開關層1 1004 來進行上述「導通」與「截止」的切換。如此，無需使用利 用矽等的半導體的MOS電晶體等由其他材料構成的元件， 所以對可應用於基板的材料而言，將不會有限制< -202 - 1375273 另外，上述實施形態中’施加之電壓雖爲直流，但施加 適當之寬幅與強度的脈衝電壓亦可獲得相同的效果。又’第 1 10圖所示記憶元件的ON及OFF的各狀態保持特性，亦與 上述各元件相同，至少具有1 〇〇〇分鐘的保持時間。 其次，說明第110圖所示記億元件的製法例。又，以下 之說明中，是以ECR電漿濺鍍法爲例說明各薄膜的形成方 法，但不侷限於此，其當然亦可使用其他的成膜技術或方法。 首先，如第Π2Α圖所示，準備主表面爲面方位（100)且 電阻率爲1〜2Q_cm的p形矽構成的基板11001，藉由硫酸 與過氧化氫水的混合液、純水及稀氟化氫水洗淨基板11001 的表面後進行乾燥。接著，設爲在已洗淨且乾燥的基板11001 上形成絕緣層1 1002的狀態。在該絕緣層1 1002的形成中， 例如使用ECR濺鍍裝置，使用純矽（Si)作爲靶子，且藉由使 用氬（Ar)與氧氣作爲電漿氣體的ECR濺鍍法，在矽構成的基 板11001上形成覆被表面之程度的Si-Ο分子的金屬模式絕 緣層1 1002。
例如，在設定爲l(T5Pa台的內部壓力的電漿生成室內， 以流量2〇SCCm程度導入氬氣，使內部壓力爲1〇·3〜l(T2pa， 在此，利用供給0.0875T的磁場與2.45GHz的微波（500W)， 以作爲電子迴轉加速器共振放電條件，令電漿生成室內成爲 產生Ar電漿的狀態》又，seem係流量的單位，顯示在一分 鐘內流過lem3的0°C . 1氣壓的流體。另外，T(特思拉）係 磁束密度的單位，1Τ=1〇〇〇〇高斯。 根據上述所生成的電漿，藉由磁性線圈的發散磁場而從 -203 - 1375273 電漿生成室放出至處理室側。另外，藉由高頻電源對配置於 電漿生成室的出口的矽靶子供給13.56MHz的高頻電力（例 如，500W)。藉此，Ar離子撞·擊於矽靶子上而引起濺射現象， 以使Si粒子飛散。從IG子上飛散出的Si粒子，與由電獎生 成室放出的電漿及被導入而由電漿所活性化的氧氣一起到 達基板11001的表面，且由所活性化的氧進行氧化而成爲二 氧化矽。藉由上述，可成爲於基板11001上形成二氧化矽構 成的如膜厚l〇〇nm程度的絕緣層1 1002的狀態（第112A圖）。 又，絕緣層11002係在施加電壓於其後形成之各電極 時，用以絕緣以防止在基板1100 1上洩漏電壓，乃致影響所 需電氣特性者。例如，可使用藉由熱氧化法氧化矽基板表面 所形成的氧化矽膜作爲絕緣層1 1002。絕緣層1 1002只要能 保持絕緣性，亦可由氧化矽以外的其他絕緣材料構成，另 外，絕緣層1 1002的膜厚不限於lOOnm，亦可較此薄或厚β 絕緣層1 1 002係在依上述ECR濺射的膜形成中，雖未對基 板1 1001進行加熱，但亦可邊加熱基板1 1001邊形成膜。 在如上述般形成絕緣層1 1 002後，這次藉由使用純釕 (Ru)作爲靶子的相同ECR濺鍍法，在絕緣層1 1002上形成釕 膜，如第112B圖所示，成爲形成接地電極1 1003的狀態。 針對釕膜的形成進行詳細說明，在使用由釕構成的靶子的 ECR濺鍍裝置中，例如，首先將形成絕緣層的矽基板加熱至 400°C，並例如以流量7sccm將屬稀有氣體的氬氣導入電漿 生成室內，此外並以流量5 seem導入氙氣，將電漿生成室內 部設定爲例如1〇_2〜l(T3Pa台的壓力。 - 204 - 1375273 接著，將電子迴轉加速器共振放電條件的磁場供給電漿 生成室內後，將2.45GHz的微波（例如，500W)導入電漿生成 室內，設置成在電漿生成室內生成Ar與Xe的ECR電漿的 狀態。所生成之ECR電漿係藉由磁性線圈的發散磁場而從 電漿生成室放出至處理室側。另外，對配置於電漿生成室的 出口的釕靶子，供給13.5 6MHz的高頻電力（例如，500W)。 藉此引起濺射現象，以使Ru粒子從釘靶子飛散。從釕靶子 上飛散出的Ru粒子，到達並沉積於基板11001的絕緣層 1 1 002的表面。 藉由上述，可獲得在絕緣層1 1002上形成例如膜厚10nm 的接地電極11003的狀態（第112B圖）。接地電極11003係 施加電壓於其後形成之位元電極11005時，可施加電壓於開 關層1 1 004者。因此，只要具有導電性，亦可由釕以外構成 接地電極1 1003，例如，亦可由白金構成接地電極1 1003。 周知若在二氧化矽上形成白金膜則容易剝離，爲防止此現 象，若爲介由鈦層、氮化鈦層或釕層等形成白金層的積層構 造即可。另外，接地電極1 1003的膜厚亦不限於lOnm，可 較此厚或薄。 如上述，在藉由ECR濺鑛法形成釕膜時，雖將基板iiooi 加熱爲400°C，但亦可不加熱。只是在未進行加熱的情況， 釕對二氧化矽的密接性降低，所以恐有發生剝離的擔憂，爲 預防此現象，以加热基板來形成膜的方法爲較佳。 在如上述般形成接地電極110 03後，藉由使用由Bi與 Ti的比例爲4: 3的氧化物燒結體（Bi-Ti-O)構成的靶子，並 • 205 - 1375273 使用氬（Ar)與氧氣作爲電漿氣體的ECR濺鍍法，如第〗12C 圖所示，成爲以覆被表面的程度在接地電極11 〇〇 3上形成開 關層1 1004的狀態。 詳細敘述開關層1 1004的形成，首先，設爲在3 00°C〜 7 00°C的範圍加熱基板 11001的狀態。另外，例如以流量 2〇SCCm將屬稀有氣體的氬氣導入電漿生成室內，設定爲例 如1(Γ3〜l(T2Pa台的壓力。在該狀態下，將電子迴轉加速器 共振放電條件的磁場供給電漿生成室內後，將2.45 GHz的微 波（例如，500W)導入電漿生成室內，藉由該微波的導入，設 置成在電漿生成室內生成ECR電漿的狀態。 所生成之ECR電漿係藉由磁性線圈的發散磁場而從電 漿生成室放出至處理室側。另外，對配置於電漿生成室的出 口的燒結體靶子，供給13.5 6MHz的高頻電力（例如，500W)。 藉此使Ar粒子撞擊於燒結體靶子上而引起濺射現象，以使 Bi粒子與Ti粒子飛散。 從燒結體靶子上飛散出的Bi粒子與Ti粒子，與由電漿 生成室放出的ECR電漿及藉由所放出的電漿所活性化的氧 氣一起到達被加熱之接地電極11003的表面，且由所活性化 的氧進行氧化。又，作爲反應氣體的氧氣（〇2)，如下述說明’ 係與氬氣分開被導入’例如’以流量1 seem導入。燒結體靶 子含有氧，藉由供給氧可防止沉積之膜中的氧不足。利用如 上述說明之ECR濺鑛法的膜形成，例如’可獲得形成膜厚 40nm的開關層1 1004的狀態（第112C圖）。 又，亦可對形成後之金屬氧化物層11004照射惰性氣體 -206 -
1375273 與反應性氣體的ECR電漿，以改善成膜品質。 不限於氧氣，可使用氮氣、氟氣、氫氣。另外， 善亦可應用於絕緣層1100 2的形成。在以基板涵 或其以下的更低溫度條件形成開關層1 1 004後’ 中等的適當氣體環境中，退火（加熱處理.）形成 11004，亦可極大地改善膜質的特性。 在如上述般形成開關層11 〇〇4後，首先，設ί 濺鍍法形成，膜厚20nm的Ti膜的狀態。其次，再 純釕（Ru)作爲靶子的與上述相同的ECRR濺鍍法 厚10nm的釕膜的狀態，如第1 12D圖所示，設 1 1004上形成積層構造的位元電極1 1005的狀態 成與上述接地電極1 1〇〇3的形成相同。其次，. Bi與Ti的比例爲4 : 3的氧化物燒結體（Bi-Ti· 子，並使用氬（Ar)與氧氣作爲電漿氣體的ECR湧 112E圖所示，成爲以覆被表面的程度在位元電 形成記憶體層1 1〇〇6的狀態。記憶體層i 1〇〇6的 開關層11004的形成相同。 如上述，在形成記憶體層1 1 0 0 6後，利用設 層1 1006上形成由Au構成的字元電極1 1007的 獲得第110圖所示記億元件。字元電極110 07可 加熱真空蒸鍍法的金的沉積來形成。又，字元霄 例如亦可使用Ru、Pt、TiN等的其他金屬材料 料。在使用Pt的情況’具有密接性差且被剝離 所以需要設爲Ti-Pt-Au等的不易剝離的構造。 反應性氣體 該膜質的改 i度爲300°c 在氧氣環境 後之開關層 I藉由ECRR 次藉由使用 ，以形成膜 成在開關層 。釕膜的形 藉由使用由 -〇)構成的靶 !鍍法，如第 極1 1005上 形成與上述 爲在記憶體 狀態，即可 藉由依電阻 i 極 1 1007， 或導電性材 的可能性， 又，開關層 - 207 - 1375273 11〇〇4、位元電極1 1 005、記億體層1 1 006及字元電極1 1 007’ 只要在形成此等積層構造後，利用已熟知的光微影技術與蝕 刻技術進行圖案處理，即可形成記憶單元的構造。 以上說明之依ECR濺鍍的各層的形成，只要使用第112 圖所示ECR濺鍍裝置即可。 但是，本實施形態之記億元件的構成例，不限於第11〇 圖所示元件。例如，如第1 13A圖所示，亦可在一個記憶單 元內，沿基板11001的平面方向排列開關層11014及記億體 層11016。在第113A圖所示記憶元件中，在絕緣層11002 上配置接地電極11013及與此隔開的連接電極11015b，以跨 過接地電極11013與連接電極11015b的方式，形成開關層 1 1014，並接觸於連接電極1 1015b而形成記憶體層1 1016 » 另外，在開關層11014上形成位元電極11015a，在記憶體層 11016上形成字元電極11017。 如上述，首先，重新設置連接於開關層11014的第一方 向的面的連接電極1101 5b，設置成在記憶體層11016的第一 方向的面連接有連接電極11015b的狀態。另外，接地電極 11013係設置爲與連接電極11015b絕緣隔離而連接於開關 層11014的第一方向的面的狀態。而位元電極11015a係設 置成連接於與開關層11014的第一方向不同的第二方向的面 的狀態。字元電極11017係設置成連接於記億體層11016的 第二方向的面的狀態。利用設置成此等構成，與第110圖所 示元件相同，接地電極11013、開關層11014、記憶體層11016 及字元電極11017,亦成爲依此等次序串聯連接的狀態。因 - 208 - 1375273 此，在第113A圖的紙面上，亦可配置爲在基板11001上可 使各構成上下反轉。 當針對第1 1 3 A圖所示記憶元件的動作例進行說明時， 首先，讀出動作中，係將開關層1 1014設爲高電阻的（截止） 狀態，在該初始狀態下，作爲連接電極1 1015b被接地的狀 態，且施加低電阻遷移電壓（例如，脈衝電壓）於對應之記憶 單元的位元電極11015a的狀態，將開關層1 1014設置成「導 通j狀態。接著，作爲開放連接電極11015b與位元電極 11015a(對應之位元線）的狀態，且施加讀出電壓於字元電極 11017(對應之字線）的狀態，若測定記憶體層11016的電阻 値的話，即成爲資料讀出狀態。最後，作爲連接電極1 1 0 1 5b 被接地的狀態，且將開關層11014成爲高電阻的電信號（例 如，脈衝電壓）施加於位元電極1 l〇15a的狀態，成爲使開關 層1 1 0 1 4作爲開關而被截止的狀態。 另一方面，第113A圖所示記億元件的寫入動作，其係 作爲連接電極11015b被接地的狀態，若施加寫入電壓於對 應成爲寫入對象之記億單元的字線即可。例如，爲設置成「1」 的「寫入狀態」，只要爲施加低電阻遷移電壓於字元電極 1 1 0 1 7的狀態即可。另外，爲設置成「〇」的「寫入狀態」， 只要爲施加高電阻遷移電壓於字元電極11017的狀態即可。 另外，本發明之記億元件，可如第113B圖所示般構成。 第1 13B圖所示記憶元件，係於絕緣層1 1002上配置位元電 極11025a，並於位元電極11025a上形成開關層11024。另 外，於開關層1 1024上配置接地電極1 1 023及與此隔開的連 - 209 - 1375273 接電極1 1025b，並於連接電極ll〇15b上形成記億體層 11026。 在記憶體層11 02 6上形成字元電極11027« 如上述，首先，重新具備連接於開關層1 1024的第一方 向的面的連接電極11025b，以使連接電極11025b連接於與 記憶體層11 02 6的第一方向不同的第二方向的面上。另外， 接地電極1 1 023係連接於開關層1 1024的第一方向的面，位 元電極11025a係連接於與開關層110 24的寧二方向的面， 而字元電極11〇27係連接於記憶體層1 1026的第一方向的 ® 面。利用設置成此等構成，與第11〇圖所示元件相同，接地 電極11〇23、開關層1 1024、記億體層1 1026及字元電極 11027, 亦成爲依此等次序串聯連接的狀態。因此，在第113B 圖的紙面上，亦可配置爲在基板11001上可使各構成上下反 轉。 另外，本發明之記憶元件，如第1 1 4圖所示，亦可將絕 緣層夾於電極與金屬氧化物的層之間。第114A圖所示記億 元件，係於位元電極1 1 005與記憶體層1 1006間具備絕緣層 ® 1 1008。另外，第114B圖所示記憶元件，係於接地電極11003 與開關層1 1〇〇4間具備絕緣層1 1009。另外，第1 14C圖所 示記憶元件中，具備絕緣層1 1008與絕緣層1 1009兩者。 藉由絕緣層1 1〇〇8及絕緣層1 1 009，在施加電壓於記憶 體層11006、開關層11004時，可控制施加於各層的電壓。 另外，在形成絕緣層的狀態下，利用在其上面形成開關層 1 1004及記憶體層1 1006，即不會因上述ECR濺鍍法的形 成，而使下層的金屬膜表面或金屬氧化物層表面的形態劣 -210- 1375273 化，而可形成開關層1 1004及記憶體層1 1 006。例如，當下 層爲如金屬材料等般被氧化的狀態時，因開關層Π 〇〇4的形 成而使下層表面部分氧化，而有形態劣化的情況。相對於 此，利用隔著絕緣層，在下層表面的形態良好的狀態下，可 形成開關層11〇〇4，因此可獲得品質更高的開關層1 1004。
另外，如第115圖所示，亦可具備絕緣層11018、絕緣 層11019、絕緣層1 1028及絕緣層1 1029。在第115A所示記 憶元件中，在連接電極11015b與記憶體層11016間具備絕 緣層11018。在第115B所示記憶元件中，在開關層11014 與位元電極11015a間具備絕緣層11019。在第115C所示記 憶元件中，在連接電極ll〇15b與記億體層11016間具備絕 緣層11018,在開關層11014與位元電極11015a間具備絕緣 層11019。另外，在第115D所示記憶元件中，在開關層11024 與連接電極1 l〇25b間具備絕緣層1 1 028。在第1 15E所示記 憶元件中，在位元電極1 l〇25a與開關層1 1024間具備絕緣 層1 1029。在第1 15F所示記憶元件中，在開關層1 1024與 連接電極11025b間具備絕緣層11028，在位元電極11025a 與開關層1 1 024間具備絕緣層1 1 029。 又，第1 1 4及1 1 5圖爲顯示設置絕緣層的形態的一例 者，但並不侷限於此。上述絕緣層亦可連接於開關層及記憶 體層而設。因此可使絕緣層連接於開關層及記憶體層的一面 而設，亦可使各個絕緣層連接於開關層及記憶體層的兩面而 設。只要在構成開關層及記憶體層的金屬氧化物層、及連接 於此的電極的任一者間，設置絕緣層即可。 -211- 1375273 只是，構成開關層1 1004及記憶體層1 1006的金屬氧化 物層，係隨膜厚增厚，其電流流動變難而使電阻增加。在利 用電阻値的變化以實現記憶元件的情況，低電阻狀態與高電 阻狀態的各個電阻値成爲問題。例如，當金屬氧化物層的膜 厚增厚時，低電阻狀態的電阻値增大，使得S/N比取得困 難，而較難判斷ON、OFF的各狀態。另一方面，當金屬氧 化物層的膜厚減薄，使得漏電流成爲支配時，不僅ON、OFF 的各狀態變得不易保持，而且高電阻狀態的電阻値減小，造 成S/N比取得困難。 因此，金屬氧化物層以設置爲最適宜的厚度爲較佳。例 如，若考慮到漏電流的問題，金屬氧化物層爲最低爲1 0 n m 的膜厚即可。另外，若考慮低電阻狀態的電阻値，金屬氧化 物層以設置爲較300nm更薄爲較佳。根據本發明者等的實驗 結果可知，若金屬氧化物層的厚度爲30〜200nm，即確認有 記憶元件的動作。 另外，根據箄110圖所示記憶元件，亦可進行多値的動 作。例如，施加電壓於位元電極1 1005(與字元電極1 1007間） 時的記憶體層1 1006的電流-電壓特性，如第1 16圖所示， 當使所施加之電壓變化時，即變化爲不同的低電阻狀態。第 1 16圖中，施加達到-0.5V後的低電阻狀態、施加達到- ΐ.ον 後的低電阻狀態及施加達到-1.5V後的低電阻狀態之圖中所 示讀出電壓的電流値各異。此等狀態係藉由施加讀出電壓於 電極間，並觀測流動於電極間的電流而可讀出。可對應藉由 —定的讀出電壓獲得的電極間的電流，實現「〇」、「1」、 -212- 1375273 「2」的三個狀態（三値）的動作。 另外，根據第110圖所示元件，亦可藉由脈衝電壓的差 異’實現多値的狀態。如第丨〗7圖所示，當於每依指定次數 施加指定脈衝寬幅的指定脈衝電壓，並於三角所示時點且以 0.2V的讀出電壓讀出電極間的電流値時’如第118圖所示， 可獲得「〇」、「1」、「2」的三個狀態（三値）„該例中， 係由「2」的狀態進行重設。 另外’例如，如第1 14A圖所示，在位元電極i 1 005與 記憶體層1 1 〇〇6間設置絕緣層i i 〇〇 8的情況的記憶體層 1 1006的電流-電壓特性，利用使施加於字元電極u〇〇7的電 壓變化，而如第4 6圖所示進行變化。該情況下，例如，利 用將讀出電壓設定爲0.5V，即可實現三値的狀態。 只是’如上述使用金屬氧化物構成的薄膜的複數個元 件’在多數情況係用以在相同的基板上積體單一層’。在如上 述般積體複數個元件的情況，例如，如第1 2 D圖所示，用以 將鄰接之元件間隔離。此種元件的隔離構造，係以如下方式 所製造。首先，如第119A圖所示，設置成在基板1601上形 成絕緣層1 602的狀態，接著設置成在絕緣層1 602上形成金 屬膜1 623的狀態。接著，如第1 19B圖所示，設置成將鐵電 體薄膜16 14形成於金屬膜1623上的狀態。接著，如第119C 圖所示，設置成將金屬膜1615形成於鐵電體薄膜1614上的 狀態。 其次，如第119D圖所示，設置成在金屬膜1615上形成 複數遮罩圖案1620的狀態。接著，將遮罩圖案1 620作爲遮 -213- 1375273
罩選擇性除去金屬膜1615及鐵電體薄膜1614，如第119E 圖所示，設置成將鐵電體薄膜1614及上部電極16 05構成的 複數個元件形成於下部電極1613上的狀態。其後，除去遮 罩圖案1620，藉由在各元件間沉積絕緣材料等，如第1 19F 圖所示，設置成在各元件間形成元件隔離絕緣層1 605的狀 m 〇
iQiN 如上述，在習知元件隔離中，形成成爲鐵電層的薄膜， 並加工該薄膜以形成複數個元件部分，其後，在各元件間形 成元件隔離用的絕緣層。因此，在習知技術中，爲獲得元件 隔離的構造，需要大量的薄膜形成步驟及薄膜加工步驟，從 而招致步驟數的增加。尤其是，在加工步驟中，一般，因爲 使用光微影術與蝕刻技術，所以爲進行一次圖案的形成，需 要非常多的步驟" 對以上說明之狀態，如以後之說明，利用元件隔離，即 不需要大量的步驟而可形成元件隔離構造。 以下，參照圖面說明元件隔離。第120圖爲顯示本發明 之實施形態的元件隔離構造的構成例的模式剖視圖。如第 120圖所示，第120圖所示元件隔離構造，係於基板1〇1上 具備絕緣層102，且藉由隔離層135以使形成於其上之下部 電極103、膜厚30〜200nm的鐵電層104及上部電極136所 構成的複數個元件絕緣隔離者。鐵電層1 04係形成於由結晶 性材料所構成的下部電極103上，而隔離層135係形成於由 非結晶性材料所構成的絕緣層1 02上。 鐵電層104與隔離層135，例如，係由Bi、Ti、0所構 -214- 1375273 電漿生成室放出至處理室側。另外，藉由高頻電源對配置於 電漿生成室的出口的矽靶子供給13.56MHz的高頻電力（例 如，500W)。藉此，Ar離子撞擊於矽靶子上而引起濺射現象， 以使Si粒子飛散。從靶子上飛散出的Si粒子，與由電漿生 成室放出的電漿及被導入而由電漿所活性化的氧氣一起到 達基板101的表面，且由所活性化的氧進行氧化而成爲二氧 化矽。藉由上述，可成爲於基板1〇1上形成二氧化矽構成的 如膜厚lOOnm程度的絕緣層102的狀態。 又，絕緣層102係在施加電壓於其後形成之各電極時， 用以絕緣以防止在基板101上洩漏電壓，乃致影響所需電氣 特性者。例如，可使用藉由熱氧化法氧化矽基板表面所形成 的氧化矽膜作爲絕緣層1 02。絕緣層1 02 .只要能保持絕緣 性，亦可由氧化矽以外的其他絕緣材料構成，另外，絕緣層 102的膜厚不限於lOOnm，亦可較此薄或厚》絕緣層102係 在依上述ECR濺射的膜形成中，雖未對基板101進行加熱， 但亦可邊加熱基板1 0 1邊形成膜。 在如上述般形成絕緣層102後，這次藉由使用純釕（Ru) 作爲靶子的相同ECR濺鍍法，在絕緣層102上形成釕膜。 針對釕膜的形成進行詳細說明，在使用由釕構成的靶子的 ECR濺鑛裝置中，例如，首先將形成絕緣層的矽基板加熱至 400°C，並例如以流量7SCCm將屬稀有氣體的氬氣導入電漿 生成室內，此外並以流量5sccm導入氙氣，將電漿生成室內 部設定爲例如1(Γ2〜l(T3Pa台的壓力。 接著，將電子迴轉加速器共振放電條件的磁場供給電漿 -216- 1375273 生成室內後，將2.45GHz的微波（例如，500W)導入電漿生成 室內，設置成在電漿生成室內生成Ar與Xe的ECR電漿的 狀態。所生成之ECR電漿係藉由磁性線圈的發散磁場而從 電漿生成室放出至處理室側。另外，對配置於電漿生成室的 出口的釕靶子，供給13.56MHz的高頻電力（例如，50 0W)。 藉此引起濺射現象，以使Ru粒子從釕靶子飛散》從釕靶子 上飛散出的Ru粒子，到達並沉積於基板101的絕緣層102 的表面。 藉由上述，可在絕緣層102上形成例如膜厚lOnm的釕 構成的金屬膜。藉由公知的光微影術及蝕刻技術圖案加工金 屬膜，如第121A圖所示，設置成形成有分別隔離配置的複 數下部電極1 03的狀態。例如，周知釕係藉由照射氧電漿、 臭氧及氧自由基等，形成具有高壓蒸氣壓的釕氧化物 (Ru02、RU〇4等）。利用該性質，藉由隔著遮罩的上述照射 用以氧化釘，即可進行選擇性的蝕刻。 只是，在使用電漿、臭氧及氧自由基的乾式蝕刻中，其 成爲等向性的蝕刻處理，而具有在被蝕刻的剖面形狀上進入 所謂蝕刻不足的情況。爲避免此現象，可照射氧中添加氬的 氣體的電漿。藉此，只要蝕刻具有非等向性的話，即可形成 不會進入蝕刻不足之形狀的圖案。 又，下部電極103係在和其後形成之上部電極1036間 施加有電壓時，可施加電壓於鐵電層104者。因此，只要具 有導電性，亦可由釕以外構成下部電極103，例如，亦可由 白金構成下部電極103。周知若在二氧化矽上形成白金膜則 -217- 1375273 容易剝離，爲防止此現象’若爲介由鈦層、氮化鈦層或釕層 等形成白金層的積層構造即可。另外，白金亦可不如釕般在 氧電漿中進行蝕刻’可藉由使用公知的剝離法，進行電極形 成用的圖案加工。另外’下部電極103的膜厚亦不限於 10nm，可較此厚或薄。 如上述’在藉由ECR濺鍍法形成釕膜時，雖將基板ι〇1 加熱爲400 °C，但亦可不加熱。只是在未進行加熱的情況， 釕對二氧化矽的密接性降低，所以恐有發生剝離的擔憂，爲 預防此現象，以加热基板來形成膜的方法爲較佳。 在如上述般形成下部電極103後，藉由使用由Bi與Ti 的比例爲4 : 3的氧化物燒結體（Bi-Ti-O)構成的靶子，並使 用氬（Ar)與氧氣作爲電漿氣體的ECR.濺鍍法，如第121B圖 所示，成爲以覆被表面的程度在下部電極103上形成鐵電層 104，在絕緣層102上形成隔離層135的狀態。當說明鐵電 層104與隔離層135的形成時，首先，設爲在400°C〜450°C 的範圍加熱基板1 〇 1的狀態。另外，例如以流量2 0 s c c m將 屬稀有氣體的氬氣導入電漿生成室內，設定爲例如10·3〜 10_2Pa台的壓力。在該狀態下，將電子迴轉加速器共振放電 條件的磁場供給電漿生成室內後，將2.45 GHz的微波（例如， 500 W)導入電漿生成室內，藉由該微波的導入，設置成在電 漿生成室內生成ECR電漿的狀態。 所生成之ECR電漿係藉由磁性線圈的發散磁場而從電 漿生成室放出至處理室側。另外，對配置於電漿生成室的出 口的燒結體靶子，供給13.56MHz的高頻電力（例如’ 500W) » -218- 1375273 使用Pt的情況，具有密接性差且被剝離的可能性，所以作 爲Ti-Pt-Au等的不易剝離的構造，需要在其上進行光微影或 剝落處理等的圖案處理，以形成具有指定面積的電極》 依以上說明之ECR濺鍍的各層的形成，亦可使用第5 圖所示的ECR濺鍍裝置。 只是，如第7B及第7B’圖所示，在觀察到微結晶粒的 成膜條件的範圍內，存在有基部層爲非晶質狀態的情況及觀 察到柱狀結晶的情況，但任一情況中，微結晶粒的狀態均無 變化，所觀察到的微結晶粒，其尺寸成爲3〜15nm。在觀察 到微結晶粒的成膜條件的範圍內，如第1 2 2圖所示，根據形 成之層的襯底條件與溫度條件，可見到不同的依存性。首 先，成爲「非晶質」'「微結晶粒分散」、「混合分散中的 微結晶粒及柱狀結晶」、「柱狀結晶或單結晶的鐵電體」的 狀態的溫度，在形成於氧化矽等的非結晶材料上的情況，及 形成於釕等的結晶材料上的情況各異。 如第122圖所示，在非結晶材料上，在35(rC爲止的成 膜條件下成爲「非晶質j，在350〜50(TC的成膜條件下成爲 「微結晶粒分散」’在500〜54〇°C的成膜條件下成爲「混合 分散中的微結晶粒及柱狀結晶」，在5 4 0 °C或其以上之的成 膜條件下成爲「柱狀結晶或單結晶的鐵電體」。相對於此， 在結晶材料上’在300°C爲止的成膜條件下成爲「非晶質」， 在3 00〜450°C的成膜條件下成爲「微結晶粒分散」，在450 〜5 30°C的成膜條件下成爲「混合分散中的微結晶粒及柱狀 結晶j ’在5 3 0 °C或其以上之的成膜條件下成爲「柱狀結晶 - 220- 1375273 或單結晶的鐵電體」。 因此，利用設置爲第122圖之溫度區域T所例示的450 〜5 00°C的成膜條件，在非結晶材料上形成「微結晶粒分散J 的膜，而於結晶材料上形成成爲「混合分散中的微結晶粒及 柱狀結晶」的膜。 其次，說明「微結晶粒分散」之膜與「混合分散中的微 結晶粒及柱狀結晶」的膜。首先，準備在釕構成的下部電極 上，以較450°C低的溫度條件形成「微結晶粒分散j之膜（膜 厚爲50nm)，並於其上形成金構成的上部電極的試樣元件 A。另外，準備在釕構成的下部電極上，以較450〜500°C的 溫度條件形成「混合分散中的微結晶粒及柱狀結晶」之膜（膜 厚爲50nm)，並於其上形成金構成的上部電極的試樣元件B。 第123圖顯示在上述試樣元件A及試樣元件B中，施加 電壓於上部電極及下部電極，測定流動於上部電極及下部電 極間的電流狀態的結果。如第1 23圖所示，在試樣元件A中， 即使施加有10V左右的電壓，仍不流動大的電流。相對於 此，在試樣元件B中，若施加有2V左右的電壓，即流動大 的電流。如此，「微結晶粒分散」之膜相較於「混合分散中 的微結晶粒及柱狀結晶」的膜，其電阻大且絕緣破壞的耐壓 大。 又，此等膜係在成膜初期狀態藉由施加高電壓的EO處 理，如第123圖所示，成爲流動電流的狀態後，如後述，具 備藉由施加之高電壓反複成爲高電阻狀態及低電阻狀態的 電流電壓特性（電阻變化特性）。 -221 - 1375273 「分散有微結晶粒」之膜與「混合分散中的微結晶粒及 柱狀結晶」的膜，利用進行E0處理，顯示第1 24圖所示電 阻變化特性。但是，如第1 23圖所示，「微結晶粒分散」之 膜係於E0處理中需要施加10V或其以上的電壓，但「混合 分散中的微結晶粒及柱狀結晶」的膜，只要施加2V左右的 電壓即可進行EO處理》因此，即使爲藉由施加2V電壓用 以EO處理「混合分散中的微結晶粒及柱狀結晶」的膜，以 顯示電阻變化特性的狀態，在相同之電壓施加中，「微結晶 粒分散」之膜卻無法進行E0處理，而無法顯示低電阻變化 的狀態。 因此，若將「混合分散中的微結晶粒及柱狀結晶」的膜 用作爲鐵電層104’將「微結晶粒分散」之膜用作爲爲隔離 層1 3 5 ’即可獲得藉由高電阻隔離層1 3 5隔離具備電阻變化 特性的鐵電層104所成的複數個元件的元件隔離構造。另 外，如前述’在設爲使下層條件各異的狀態，且在相同溫度 區域T的條件下’可獲得藉由相同濺鍍成膜條件同時形成鐵 電層104與隔離層135的狀態。 其次’說明上述電阻變化特性。該特性係係利用施加電 壓於下部電極3103與上部電極3106間來進行調査。在經上 述EO處理後，當由電源將電壓施加於下部電極1〇3與上部 電極1 36間’並藉由電流計觀測施加電壓後時之電流時，可 獲得第124圖所示結果。第124圖中，縱軸顯示以面積除電 流値的電流密度。以下，說明第〗24圖，並一倂說明藉由第 120圖所示元件隔離構造所隔離之各元件的動作原理。在此 -222 - 1375273 說明之電壓値及電流値，係以實際之元件所觀測者爲例。因 此本現象不根於以下所示數値。根據實際用於元件之膜的材 料或膜厚及其他條件，亦有觀測到其他的數値的情況〃 第〗24圖顯示顯示在使施加於上部電極136的電壓從零 朝正方向增加後返回零，並再朝負方向減少，最後再度返回 零時，描繪流動於鐵電層104中的電流値的滯後特性。首先， 在從0V開始朝正方向漸漸施加電壓給上部電極136的情 況，流動於鐵電層104中的正電流較少（在0.1V約爲0.4μΑ)。 但當超過0.5V時，正電流値開始增加。又，在電壓上 升至約IV後，當反過來使負電壓逐漸減小時，從iv至約 0.7V則與電壓値的減少無關，正電流値進一步增加。而當電 壓値成爲0.7V或其以下時，則電流値亦開始轉爲減少，當 此時之正電流相較於前面則爲易流動的狀態，電流値在0.1 V 約爲4μΑ(前面的約10倍）。當施加之電壓返回零時，電流値 亦成爲零。 然後，對上部電極136逐漸施加負電壓。在該狀態下， 負電壓小時，繼續前面的經歷而流動較大的負電流。但當施 加負電壓至-〇 . 5 V時，負電流突然開始減少，其後即使施加 負電壓至-1 V，其負電流値仍繼續減少。最後當使從-IV朝 向0V的方向所施加的負電壓減少時，負電流値亦同時進_ 步減少，返回爲零。該情況時，負電流的流動困難，在-0· IV’ 約爲- 〇.5μΑ。 如上述說明之流動於鐵電層1 〇4中的電流的滯後，如前 述，可解釋爲是，發現其原因在於藉由施加於上部電極136 -2 2.3 - 1375273 成爲上述構成的隔離層135之電阻，較鐵電層1〇4的電阻 大，且絕緣破壞之耐壓亦大。另外，如後述，鐵電層1〇4存 在有低電阻狀態與高電阻狀態的兩個安定狀態，依鐵電層 104的兀件係保持該兩個狀態的功能兀件。此等與第12Q圖 所示構成相同。 第125圖所示元件隔離構造中，係在各下部電極1〇3是 由共同電極層113所連接之點上，與第120圖所示元件隔離 構造存在差異。另外，在第125圖所示元件隔離構造中，共 同電極層1 1 3係由非結晶狀態的導電性材料所構成。例如， 共同電極層1 1 3係由非晶質狀態的氮化鈦、氧化鋅及〗τ 〇(銦 -錫氧化物）等構成。因此，在第125圖所示元件隔離構造中， 其隔離層1 3 5亦形成於非晶質狀態的層上。 其次，說明第125圖所示元件隔離構造的製法例。首先， 如第126Α圖所不，準備主表面爲面方位（100)且電阻率爲1 〜2Ω·cm的ρ形矽構成的基板101，藉由硫酸與過氧化氫水 的混合液、純水及稀氟化氫水洗淨基板101的表面後進行乾 燥。接著，設爲在已洗淨且乾燥的基板101上形成絕緣層102 的狀態。其次，設置成在絕緣層1 02上形成例如由氮化鈦構 成的共同電極層143的狀態。接著，作爲在共同電極層143 上，例如，形成由Ru構成的膜厚10nm的金屬膜的狀態， 利用公知光微影技術及蝕刻技術圖案加工該金屬膜，如第 126A圖所示，設置成形成有各個被分開配置的複數下部電 極103的狀態。 在如上述般形成下部電極103後，藉由使用由Bi與Ti - 225 - 1375273 的比例爲4 : 3的氧化物燒結體（Bi-Ti-0)構成的靶子，並使 用氬（Ar)與氧氣作爲電漿氣體的ECR濺鍍法，如第12 6Β圖 所示，設置成在下部電極103上形成鐵電層104，在共同電 極層143上形成隔離層135的狀態。當說明鐵電層104與隔 離層135的形成時，首先，設爲在4 00 °C〜450 °C的範圍加熱 基板101的狀態。另外，例如以流量20seem將屬稀有氣體 的氬氣導入電漿生成室內，設定爲例如1CT3〜l(T2Pa台的壓 力。在該狀態下，將電子迴轉加速器共振放電條件的磁場供 給電漿生成室內後，將2.45GHz的微波（例如，500W)導入電 漿生成室內，藉由該微波的導入，設置成在電漿生成室內生 成ECR電漿的狀態。 所生成之ECR電漿係藉由磁性線圏的發散磁場而從電 漿生成室放出至處理室側。另外，對配置於電漿生成室的出 口的燒結體靶子，供給13.56MHz的高頻電力（例如，500W)。 藉此使Ar粒子撞擊於燒結體靶子上而引起濺射現象，以使 Bi粒子與Ti粒子飛散。從燒結體靶子上飛散出的Bi粒子與 Ti粒子，與由電漿生成室放出的ECR電漿及藉由所放出的 電漿所活性化的氧氣一起到達被加熱之絕緣層1 02及下部電 極1 03的表面，且由所活性化的氧進行氧化。 又，作爲反應氣體的氧氣（〇2)，如下述說明，係與氬氣 分開被導入，例如，以流量lsccm導入。燒結體靶子含有氧， 藉由供給氧可防止沉積之膜中的氧不足。利用如上述說明之 ECR濺鍍法的膜形成，例如，可獲得形成膜厚4〇nm的鐵電 層104及隔璃層135的狀態（第126B圖）。在此，屬非晶質（非 - 226 - 1375273 合膜》 又，第120及125圖中，雖顯示三個元件部分，但亦可 以二維狀排列複數個元件而予以積體化者。例如，作爲在基 板上形成以指定間隔排列的島狀金屬氧化物層的狀態，利用 電極連接此等，即可容易達成高積體化。 【圖式簡單說明】 第1 A圖爲顯示本發明之實施形態的二安定電阻値取得 裝置（鐵電體元件）的構成例的剖視圖。 第1 B圖爲顯示第1 A圖所示元件的部分剖視圖。 第2圖爲顯示第1A圖所示元件的電流電壓特性的特性 圖。 第3圖爲顯示第1A圖所示元件的資料保持相關的特性 圖。 第4A、4B、4C、4D圖爲說明第1A圖所示元件的製法 例的步驟圖。 第5圖爲顯示ECR濺鍍裝置的槪要構成例的模式剖視 圖。 第6圖爲顯不使用ECR灘鑛法成膜Bi4Ti3〇i2的情況的 相對所導入的氧氣流量的成膜速度的變化的特性圖》 第7圖顯示由透過型電子顯微鏡觀察作爲鐵電層104的 構成例所製成的薄膜的剖面的結果，第7A ' 7B、7C、7D圖 爲顯微鏡照片，第7A’、7B’、7C’、7D’圖爲模式顯示各狀 態的模式圖。 第8圖顯示相對膜形成時之基板溫度條件的成膜速度與 - 228 - 1375273 折射率的變化。 第9圖爲顯示鐵電層1〇4的其他構成例的模式剖視圖。 第10A、10B、IOC、10D圖爲顯示本發明之實施形態的 其他鐵電體元件的構成例的模式剖視圖。 第1 1 A、1 1 B、1 1 C、1 1 D、1 1 E圖爲顯示本實施形態的 其他鐵電體元件的構成例的模式剖視圖。 第12A、12B、12C、12D圖爲顯示本實施形態的其他鐵 電體元件的構成例的模式剖視圖》
第13圖爲顯示本實施形態的其他鐵電體元件的構成例 的模式剖視圖》 第14圖爲顯示本實施形態的其他鐵電體元件的構成例 的模式剖視圖。 第15圖爲顯示在作爲施加指定電壓於第1圖所示元件 的鐵電層104的狀態而流動一定電流後，觀察施加+0.5V的 電壓時所流動的電流値的結果的特性圖。 第16圖爲顯示藉由脈衝電壓驅動第1圖所示元件的動 作例的時序圖。 第17圖爲顯示根據第16圖所示驅動控制的電流値的變 化的特性圖。 第18圖爲說明第1圖所示元件的多値動作用的說明圖。 第19圖爲說明第1圖所示元件的多値動作用的說明圖。 第20圖爲說明第1圖所示元件的多値動作用的說明圖。 第21圖爲顯示由其他金屬材料構成電極的情況的電流 電壓特性的特性圖。 - 22 9 - 1375273 第22圖爲顯示由其他金屬材料構成電極的情況的電流 電壓特性的特性圖。 第23圖爲顯示由其他金屬材料構成電極的情況的電流 電壓特性的特性圖。 第24圖爲顯示由其他金屬材料構成電極的情況的資料 保持的特性圖。 第25A ' 25.B圖爲顯示由二個以上的金屬所成的氧化物 構成的鐵電體（薄膜）的一般電流電壓特性的特性圖。 第26圖爲顯示絕緣破壞（斷裂）的過程的特性圖。 第27圖爲顯示指定膜厚以上之鐵電層〗04的電壓電流 特性的特性圖《 第28圖爲說明對複數個元件照射Ecr電漿用以進行EO 處理的狀態的說明圖。 第29圖爲在以+1.6V平穩地遷移爲低電阻狀態的元件 中’顯示施加+1V的電壓的情況的元件的電阻値的變化的說 明圖。 第30圖爲顯示在上部電極與下部電極之間施加—定電 壓（例如’ 1.2 V)時的元件的電阻値的時間變化的說明圖。 第31圖爲模式顯示本發明之實施形態的其他元件的構 成例的剖視圖。 第32A、32B、3 2C、32D、32E圖爲顯示第31圖所示元 件的製造方法例的步驟圖。 第33圖爲顯示施加電壓於第31圖所示元件的下部電極 層3 1 〇3與上部電極3 1 06間時的電流密度的變化狀態的特性 - 230 - 1375273
第3 4圖爲說明第3丨圖所示元件的資料保持時間的說明 圖。 第35A、35B、35C、35D圖爲模式顯示本發明之實施形 態的其他元件的構成例的剖視圖。 第36圖爲模式顯示本發明之實施形態的其他元件的構 成例的剖視圖。 第37圖爲模式顯示本發明之實施形態的其他元件的構 成例的剖視圖。 第38A、38B、38C圖爲模式顯示本發明之實施形態的 其他元件的構成例的剖視圖。 第39圖爲顯示構成鐵電體3104上的絕緣層3 105的材 料及膜厚與電流密度的關係的特性圖。 第40A、40B、40C、40D、40E圖爲模式顯示本發明之 實施形態的其他元件的構成例的剖視圖。 第41圖爲顯示流動於下部電極層3103與上部電極31 06 間的電流値、與施加電流檢測用電壓於電極間時所測定的電 流的關係的特性圖》 第42圖爲顯示藉由脈衝電壓驅動第31圖所示元件的動 作例的時序圖。 第43圖爲顯示根據第42圖所示驅動控制的電流値的變 化的特性圖。 第44 A、44B圖爲說明將第31圖所示元件用作爲控制電 流的開關元件的情況的說明圖。 -231- 1375273 第45圖爲顯示將第31圖所示元件用作爲控制電流的開 關元件的情況的控制序列的時序圖。 第46圖爲說明第31圖所示元件的多値動作用的說明 圖。 第47圖爲模式顯示本發明之實施形態的其他元件的構 成例的剖視圖。 第48A、48B' 48C、48D、48E圖爲顯示本發明之實施 形態的元件的製造方法例的步驟圖。 第49圖爲顯示施加電壓於第47圖所示元件的下部電極 層47 03與上部電極4706間時的電流變化狀態的特性圖。 第50A、50B、50C、50D圖爲模式顯示本發明之實施形 態的其他元件的構成例的剖視圖。 第5 1圖爲模式顯示本發明之實施形態的其他元件的構 成例的剖視圖。 第5 2圖爲模式顯示本發明之實施形態的其他元件的構 成例的剖視圖》 第53A、53B、53C圖爲模式顯示本發明之實施形態的 其他元件的構成例的剖視圖。 第54A、54B、54C、54D、54E圖爲模式顯示本發明之 實施形態的其他元件的構成例的剖視圖。 第55圖爲模式顯示本發明之實施形態的其他元件的構 成例的剖視圖。 第56圖爲模式顯示藉由透過型電子顯微鏡觀察形成於 矽基板上之含鉍與鈦的金屬氧化物層的剖面狀態的結果的 - 232 - 1375273 剖視圖。. 第57圖爲顯示藉由透過型電子顯微鏡觀察形成於钌電 極層上之含鉍與鈦的金屬氧化物層的剖面狀態的結果的顯 微鏡照片。 第58圖爲模式顯示藉由透過型電子顯微鏡觀察形成於 釕電極層上之含鉍與鈦的金屬氧化物層的剖面狀態的結果 的剖視圖。 第59圖爲顯示積層構造之絕緣層的電氣特性的特性圖。 第60圖爲顯示藉由透過型電子顯微鏡觀察介由依五氧 化鉬層、二氧化矽層、五氧化钽層的順序積層的絕緣層形成 於釕電極層上之含鉍與鈦的金屬氧化物層的剖面狀態的結 果的顯微鏡照片。 第61圖爲模式顯示藉由透過型電子顯微鏡觀察介由依 五氧化鉅層、二氧化矽層、五氧化鉅層的順序積層的絕緣層 形成於釕電極層上之含鉍與鈦的金屬氧化物層的剖面狀態 的結果的剖視圖。 第62圖爲模式顯示使用本發明之實施形態的金屬氧化 物層的元件的構成例的剖視圖。 第 63A、63B、63C、63D、63E、63F 圖爲顯示第 62 圖 所示功能元件的製造方法例的步驟圖。 第64圖爲顯示施加電壓於第62圖所示元件的下部電極 層6203與上部電極6206間時的電流變化狀態的特性圖。 第65 A、65B圖爲模式顯示本發明之實施形態的其他元 件的構成例的剖視圖。 -2 3 3 - 1375273 第66A、66B圖爲模式顯示本發明之實施形態的其他元 件的構成例的剖視圖。 第67 A、67B圖爲模式顯示本發明之實施形態的其他元 件的構成例的剖視圖。 第68圖爲模式顯示本發明之實施形態的其他元件的構 成例的剖視圖》 第69A、69B' 69C、69D' 69E圖爲模式顯示本發明之 實施形態的其他元件的構成例的剖視圖。 第70圖爲模式顯示本發明之實施形態的其他元件的構 成例的剖視圖。 第71圖爲說明第62圖所示元件的多値動作用的說明 圖。 第72圖爲顯示第1A圖所示元件的其他電流電壓特性的 特性圖。 第73圖爲顯示藉由透過型電子顯微鏡觀察作爲鐵電層 104的構成例所製成的薄膜剖面的結果的顯微鏡照片。 第74圖爲顯示第1A圖所示元件的其他電流電壓特性的 特性圖。 第7 5圖爲顯示第3 1圖所示元件的其他電流電壓特性的 特性圖。 第76圖爲顯示有關顯示電流電壓特性的元件的資料保 持的特性圖。 第77圖爲顯示第1A圖所示元件的其他電流電壓特性的 特性圖。 • 2 3 4 - 1375273 第7 8圖爲說明低電阻狀態用的說明圖。 第7 9圖爲說明低電阻狀態用的說明圖。 第80圖爲說明高電阻狀態用的說明圖。 第8 1圖爲說明高電阻狀態用的說明圖。 第82圖爲說明低電阻狀態用的說明圖。 第83圖爲說明低電阻狀態用的說明圖。 第84圖爲顯示第1A圖所示元件的其他電流電壓特性的 特性圖。 第85圖爲顯示脈衝驅動之第1A圖所示元件的其他電流 電壓特性的特性圖。 第86 A〜86C圖爲槪要顯示本發明之實施形態的三端子 元件的構成例的模式剖視圖及特性圖。 第87圖爲顯示藉由閘極電極8 603施加不同閘極電壓時 流動於源極電極8605與汲極電極8606間的電流變化的特性 圖。 第88圖爲顯示根據閘極電壓的ON及OFF的各狀態的 變化的說明圖。 第89圖爲顯示在施加+1V作爲閘極電壓而設爲OFF狀 態後，將施加於源極、汲極間的讀出電壓從0V增高爲0.2 V 時所流動之電流的狀態的特性圖》 第90A、90B、90C、90D圖爲說明第86A圖及第86B 圖所示三端子元件的製法例的步驟圖。 第91圖爲模式顯示本發明之實施形態的其他三端子元 件的構成例的剖視圖。 - 2 3 5 - 1375273 第92 A、92B圖爲模式顯示本發明之實施形態的其他三 端子元件的構成例的剖視圖。 第93 A、93B圖爲模式顯示本發明之實施形態的其他三 端子元件的構成例的剖視圖。 第94圖爲顯示施加直流閘極電壓於閘極電極8603時的 金屬氧化物層8 6 04的電流-電壓特性的特性圖。 第95圖爲說明施加於第86 A、86B圖所示三端子元件的 指定脈衝幅的指定脈衝電壓的狀態的說明圖。 第96圖爲於每依指定次數施加指定脈衝幅的指定脈衝 電壓時’顯示由源極、汲極間讀出的電流値的變化的特性圖。 第97A、97B圖爲槪要顯示本發明之實施形態的其他三 端子元件的構成例的模式剖視圖。 第98A〜98E圖爲說明第97A圖及第97B圖所示三端子 元件的製法例的步驟圖。 第99圖爲槪要顯示本發明之實施形態的其他三端子元 件的構成例的模式剖視圖。 第100A、100B圖爲槪要顯示本發明之實施形態的其他 三端子元件的構成例的模式剖視圖。 第101圖爲顯示藉由脈衝電壓驅動第97A圖及第97B 圖所示三端子元件的動作例的時序圖。 第102Α、102Β圖爲槪要顯示本發明之實施形態的三端 子元件的構成例的模式剖視圖。 第103Α〜103Ε圖爲說明第102Α圖及第ι〇2Β圖所示三 端子元件的製法例的步驟圖。 - 236 - 1375273 第1〇4圖爲槪要顯示本發明之實施形態的其他三端子元 件的構成例的模式剖視圖》 第105A、105B圖爲槪要顯示本發明之實施形態的其他 三端子元件的構成例的模式剖視圖。 第106A、106B圖爲槪要顯示本發明之實施形態的其他 三端子元件的構成例的模式剖視圖。 第107A〜107F圖爲說明第ι〇6Α圖及第106B圖所示三 端子元件的製法例的步驟圖。 第108圖爲槪要顯示本發明之實施形態的其他三端子元 件的構成例的模式剖視圖。 第109A、109B圖爲槪要顯示本發明之實施形態的其他 三端子元件的構成例的模式剖視圖。 第1 1 0圖爲槪要顯示本發明之實施形態的記憶元件的構 成例的模式剖視圖。 第111圖爲顯示讀出及寫入動作的時序圖。 第112A〜112F圖爲說明第110圖所示記憶元件的製法 例的步驟圖。 第113A、113B圖爲槪要顯示本發明之實施形態的其他 記憶元件的構成例的模式剖視圖。 第114A〜114C圖爲槪要顯示本發明之實施形態的其他 記億元件的構成例的模式剖視圖。 第115A〜115F圖爲槪要顯示本發明之實施形態的其他 記億元件的構成例的模式剖視圖。 第116圖爲顯示施加直流電壓於位元電極11005時的記 -2 3 7 - 1375273 憶體層11006的電流-電壓特性的特性圖。 第1 17圖爲說项施加於第110圖所示記億元件的指定脈 衝幅的指定脈衝電壓的狀態的說明圖。 第118圖爲於每依指定次數施加指定脈衝幅的指定脈衝 電壓時，顯示由電極間讀出的電流値的變化的特性圖。 第11 9Α〜第11 9F圖爲顯示元件隔離構造的製法例的步 驟圖。 第120圖爲顯示本發明之實施形態的元件隔離捧造的構 成例的剖視圖。 第121Α〜第121Ε圖爲說明本發明之實施形態的元件隔 離構造的製法例的步驟圖。 第122圖爲顯示基板溫度條件與形成的金屬氧化物層的 狀態的關係的說明圖。 第123圖爲顯示藉由電源施加電壓於下部電極1〇3與上 部電極136之間，並藉由電流計觀測施加電壓時的電流的結 果的特性圖。 第124圖爲顯示在ΕΟ處理後藉由電源施加電壓於下部 電極1 03與上部電極1 36之間，並藉由電流計觀測施加電壓 時的電流的結果的特性圖。 第125圖爲顯示本發明之實施形態的其他元件隔離構造 的構成例的剖視圖。 第126Α〜第126Ε圖爲說明本發明之實施形態的其他元 件隔離構造的製法例的步驟圖。 第127圖爲顯示習知元件的構成例的構成圖。 - 238 - 1375273 第1 28圖爲顯示習知元件的構成例的構成圖 第129圖爲顯示習知元件的’構成例的構成圖 【主要元件符號說明】 Vr 讀出電壓 j R 1 電流値 10 1 基板 10 1a 絕緣性基板 102 絕緣層 103 下部電極 103a ' 103b 下部電極層 103c 接觸電極 104 鐵電層 105 上部電極 105a ' 105b 上部電極層 135 隔離層 136 上部電極 14 1 基部層 142 微結晶粒 143 柱狀結晶部 144 金屬氧化物單層 146 金屬膜 150 抗蝕劑圖案 50 1 處理室 502 電漿生成室 - 2 3 9 · 1375273 504 基板保持器 5.0 5 靶子 505 a 容器 506 真空 507 石英 508 導波 5 10 磁性 5 11 惰性 5 12 反應 52 1 匹配 522 闻頻 601 絕緣 602 下部 603 鐵電 604 上部 6 13 鐵電 6 14 上部 6 15 絕緣 625 絕緣 80 1 下部 802 鐵電 803 上部 8 1 1 X 方向 8 1 2 Y 方向
導波管 窗 管 線圈（磁場形成手段） 氣體導入部 性氣體導入部 單元 電源 性基板 電極層 層 電極 層 電極 側壁 層 電極 層 電極 匯流排 匯流排 - 240 - 1375273 110 1 1 102 1103 1104 1111 1112 1113 112 1
1203 1204 3 10 1 3 10 1a 3 102 3 103 3103a > 3103b
3 103c 3 104 3 105 3 106 3106a、 3106b 360 1 3 80 1 3 802 絕緣性基板 下部電極 鐵電層 上部電極 基板 鐵電層 上部電極 金屬板 鐵電層 絕緣層 上部電極 基板 絕緣性基板 絕緣層 下部電極 下部電極層 接觸電極 鐵電層 絕緣層 上部電極 上部電極層 板 基板 下部電極 -241 - 1375273
3 803 鐵 電 層 3 804 絕 緣 層 3805 上 部 電 極 400 1 絕 緣 性 基 板 4002 下 部 電 極 層 4003 鐵 電 層 4004 絕 緣 層 4005 上 部 電 極 40 13 鐵 電 層 40 14 絕 緣 層 40 15 上 部 電 極 40 16 絕 緣 側 壁 4024 絕 緣 層 4026 絕 緣 層 470 1 基 板 470 1a 絕 緣 性 基 板 4702 絕 緣 層 4702a 二 氧 化 矽 層 4703 下 部 電 極 4703a 、 4703b 下 部 電 極 層 4703c 接 觸 電 極 4704 絕 緣 層 4705 鐵 電 暦 4706 上 部 電 極 -242 1375273
4706a ' 4706b 上 部 電 極 層 472 1 氧 化 矽 層 4722 氧 化 物 層 4723 界 面 層 4724 五 氧 化 鉬 層 4725 二 氧 化 矽 層 4726 五 氧 化 鉅 層 5 10 1 絕 緣 性 基 板 520 1 基 板 5202 下 部 電 極 5203 絕 緣 層 5204 鐵 電 層 5205 上 部 電 極 5 30 1 金 屬 板 5 302 絕 緣 層 5 304 上 部 電 極 540 1 基 板 5402 下 部 電 極 層 5403 絕 緣 層 5404 鐵 電 層 5405 上 部 電 極 54 13 絕 緣 層 54 14 鐵 電 層 54 15 上 部 電 極 -24 3 - 1375273 54 16 絕 54 17 絕 5426 絕 620 1 基 620 1 a 絕 6202 絕 6203 下 6203a ' 6203b 下 6203c 接 6204 絕 6205 金 6206 絕 6207 上 6207a 、 6207b 上 660 1 絕 670 1 基 6702 下 6703 絕 6704 金 6705 絕 6706 上 680 1 金 6802 絕 6803 金
緣側壁 緣側壁 緣層 板 緣性基板 緣層 部電極層 部電極層 觸電極 緣層（第1絕緣層） 屬氧化物層 緣層（第2絕緣層） 部電極 部電極層 緣性基板 板 部電極層 緣層 屬氧化物層 緣層 部電極 屬板 緣層 屬氧化物層 -244 - 1375273
6804 絕 緣 層 6805 上 部 電 極 690 1 絕 緣 性 基 板 6902 下 部 電 極 層 6903 絕 緣 層 6904 金 屬 氧 化 物 層 6905 絕 緣 層 6906 上 部 電 極 69 13 絕 緣 層 69 14 金 屬 氧 化 物 層 69 15 絕 緣 層 69 16 上 部 電 極 69 17 絕 緣 側 壁 69 18 絕 緣 '側 壁 6926 絕 緣 層 7801 微 UfX. 7802 導 電 路 線 860 1 基 板 860 1 a 絕 緣 性 基 板 8602 絕 緣 層 8603 閘 極 電 極 8604 金 屬 氧 化 物 層 8605 源 極 電 極 8606 汲 極 電 極 -245 1375273 86 15 源極電極 86 16 汲極電極 86 13 閘極電極 930 1 基板 9302 絕緣層 9304 金屬氧化物層 9305 源極電極 9306 汲極電極 93 15 屏極線 93 16 位元線 970 1 基板 970 1 a 絕緣性基板 9702 絕緣層 9703 閘極電極 9704 金屬氧化物層 9705 絕緣層 9706 源極電極 9707 汲極電極 97 13 閘極電極 97 15 絕緣層 97 16 源極電極 97 17 汲極電極 1 020 1 基板 10201a 絕緣性基板 -246 1375273 10202 絕 10203 閘 10204 金 10205 絕 10206 源 10207 汲 102 13 閘 102 15 絕 10216 源 102 17 汲 1060 1 基 1060 1a 絕 10602 絕 10603 閘 10604 金 10605 絕 10606 絕 10607 源 1 0608 汲 10613 閘 10615 絕 10616 絕 10617 源 106 18 汲
緣層 極電極 屬氧化物層 緣層 極電極 極電極 極電極 緣層 極電極 極電極 板 緣性基板 緣層 極電極 屬氧化物層 緣層（第1絕緣層） 緣層（第2絕緣層） 極電極 極電極 極電極 緣層 緣層 極電極 極電極 -247 - 1375273 11001 基板 1 1 002 絕緣層 11003 接地電極 1 1004 開關層 11005 位元電極 11006 記憶體層 11007 字元電極 11008 絕緣層 11009 絕緣層 110 13 接地電極 110 14 開關層 11015a 位元電極 11015b 連接電極 110 16 記憶體層 110 17 字元電極 11023 接地電極 1 1024 開關層 11025a 位元電極 11025b 連接電極 1 1026 記憶體層 1 1027 字元電極 11028 絕緣層 1 1029 絕緣層 160 1 基板 -248 - 1375273 1602 絕 緣 層 16 14 鐵 電 體 薄膜 16 15 金 屬 膜 1620 遮 罩 圖 案 1623 金 屬 膜
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1375273 修正本 - 年月日修正本 第0 94 124 810號「二安定電阻值取得裝置及其製法、以 及金屬氧化物薄膜及其製法」專利案 (2012年5月11日修正） 十、申請專利範圍： 1·—種二安定電阻値取得裝置，其特徵爲： 至少具備： 形成於基板上且由至少含有二個金屬的金屬氧化物 構成的指定厚度的第1金屬氧化物層、 形成於該第1金屬氧化物層之一面的第1電極及 形成於該第1金屬氧化物層之另一面的第2電極； 上述金屬氧化物至少具備： 至少由鈦及氧構成的基部層及 由鈦、鉍及氧構成且分散於上述基部層中的複數微 粒： 上述基部層係爲由相較於Bi4Ti3Ol2i化學計量的組 成含有過剩之鈦的層構成的非晶質狀態； 上述金屬氧化物係具有第1特性及第2特性其中之 -* , 其中 '' 第1特性係在具有藉由施加第1電壓値以上的電壓之 第1電阻値的第1狀態及具有與藉由施加與上述第1電壓 極性相異的第2電壓値以下的電壓之上述第1電阻値不同 的第2電阻値的第2狀態之中任一者使電阻値變化， 第2特性係在具有藉由施加大於第1電壓値的電壓之 第1電阻値的第1狀態及藉由施加未超過第1電壓的範圍 1375273 修正本 之超過第2電壓値的電壓且具有較上述第1電阻値高的第 2電阻値的第2狀態之中任一者使電阻値變化。 2. 如申請專利範圍第丨項之二安定電阻値取得裝置，其中在 上述第1金屬氧化物層之另一面具備與第2電極分開形成 的第3電極。 3. 如申請專利範圍第2項之二安定電阻値取得裝置，其中具 備由上述第1電極構成的閘極電極； 由上述第2電極構成的源極電極；及 由上述第3電極構成的汲極電極。 4. 如申請專利範圍第1項之二安定電阻値取得裝置，其中至 少具備： 形成於上述基板上且由上述金屬氧化物構成的指定 厚度的第2金屬氧化物層；及 設於該第2金屬氧化物層的第4電極； 且上述第1電極、上述第1金屬氧化物層、上述第2 金屬氧化物層及上述第4電極係依此等次序串聯連接。 5. 如申請專利範圍第1項之二安定電阻値取得裝置，其中具 備接觸於上述第1金屬氧化物層之一面及另一面的至少一 靣所形成的絕緣層。 6. 如申請專利範圍第4項之二安定電阻値取得裝置，其中具 備接觸於上述第2金屬氧化物層之一面及另一面的至少一 面所形成的絕緣層。 7. 如申請專利範圍第1項之二安定電阻値取得裝置，其中至 少具備： 形成於上述基板上之非晶質狀態的非晶質層； 1375273 修正本 由形成於該非晶質層上且由結晶狀態的導電性材料 構成的上述第1電極、形成於該第1電極上之上述第1金 屬氧化物層、及形成於該第1金屬氧化物層上之上述第2 電極所構成的複數個元件；及 形成於此等元件間的上述非晶質層上且由上述金屬 氧化物構成的隔離層； 並藉由上述隔離層以使複數個元件隔離。 8. 如申請專利範圍第7項之二安定電阻値取得裝置，其中上 述第1金屬氧化物層與上述隔離層係一體形成。 9. 如申請專利範圍第1項之二安定電阻値取得裝置，其中上 述基部層包括鈦、鉍及氧的柱狀結晶。 1 〇如申請專利範圍第1項之二安定電阻値取得裝置，其中上 述金屬氧化物具備：接觸於上述基部層而配置，且至少由 鈦及氧構成，且屬柱狀結晶及非晶質的至少一個的金屬氧 化物單一層。 11·如申請專利範圍第項之二安定電阻値取得裝置，其中 上述金屬氧化物單一層係相較於欽、鉍及氧的化學計量的 組成，其鉍的組成比爲小者。 1 2.如申請專利範圍第1 0項之二安定電阻値取得裝置，其中 上述金屬氧化物單一層不包含上述微粒。 13. 如申請專利範圍第1項之二安定電阻値取得裝置，其中上 述第1電極係由釕、白金的至少一個構成，且爲相同材料 構成的單層構造、複數材料構成之積層構造的至少一個。 14. 如申請專利範圍第1項之二安定電阻値取得裝置，其中上 述基板係由導電性材料構成者。 1375273 修正本 15. 如申請專利範圍第14項之二安定電阻値取得裝置 上述第1電極與上述基板相同。 16. 如申請專利範圍第1項之二安定電阻値取得裝置， 述金屬氧化物係鐵電體。 17· —種二安定電阻値取得裝置的製法，其係至少具備 於基板上且由至少含有二個金屬的金屬氧化物構 定厚度的第1金屬氧化物層；形成於該第1金屬氧 之一面的第1電極；及形成於上述第1金屬氧化物 —面的第2電極的二安定電阻値取得裝置的製法， 爲具備： 生成以指定組成比所供給的惰性氣體與氧氣 第1電漿’施加負偏壓於至少由第1金屬及第2金 的靶子上，將由上述第1電漿所產生的粒子撞擊於 子上而引起濺射現象，利用沉積構成上述靶子的材 成由上述第1金屬' 上述第2金屬及氧所成的金屬 構成的上述第1金屬氧化物層的第1步驟； 上述第1電漿係由電子迴轉加速器共振放電所 藉由發散磁場供給運動能的電子迴轉加速器共振 漿， ±述基板係設爲加熱成指定溫度的狀態。 1 8 .如申請專利範圍第1 7項之二安定電阻値取得裝 法’其中具備在上述金屬氧化物所成的層表面，照 定組成比所供給的惰性氣體與反應性氣體構成的第 的第2步驟； 上述第2電漿係由電子迴轉加速器共振放電所 ，其中 其中上 :形成 成的指 化物層 層之另 其特徵 構成的 屬構成 上述靶 料，形 氧化物 生成且 放電電 置之製 射以指 2電漿 生成且 1375273 修正本 藉由發散磁場供給運動能的電子迴轉加速器共振放電電 漿。 19. 如申請專利範圍第18項之二安定電阻値取得裝置之製 法，其中上述反應性氣體係氧氣、氮氣、氟氣及氫氣中的 至少一種氣體。 20. 如申請專利範圍第17項之二安定電阻値取得裝置之製 法，其中在上述第1步驟中，上述基板係以加熱至金屬氧 化物的居里點溫度以下的溫度。 21. 如申請專利範圍第17項之二安定電阻値取得裝置之製 法，其中將用以控制由上述電漿所生成的離子能的電壓施 加於上述基板上。 22. 如申請專利範圍第1 7項之二安定電阻値取得裝置之製 法，其中上述第1金屬爲鈦，上述第2金屬爲鉍。 2 3 .如申請專利範圍第1 7項之二安定電阻値取得裝置之製 法，其中上述靶子係至少由上述第1金屬、上述第2金屬 及氧構成者。 24.—種金屬氧化物薄膜，其特徵爲： 至少具備： 至少由鈦及氧構成的基部層及 由鈦、鉍及氧構成且分散於基部層中的複數微粒； 上述基部層係爲由相較於Bi4Ti30122化學計量的組 成含有過剩之鈦的層構成的非晶質狀態； 上述金屬氧化物係具有第1特性及第2特性其中之 其中 1375273 修正本 第1特性係在具有藉由施加第1電壓値以上的電壓之 第1電阻値的第1狀態及具有與藉由施加與上述第1電壓 極性相異的第2電壓値以下的電壓之上述第1電阻値不同 的第2電阻値的第2狀態之中任一者使電阻値變化， 第2特性係在具有藉由施加大於第1電壓値的電壓之 第1電阻値的第1狀態及藉由施加未超過第1電壓的範圍 之超過第2電壓値的電壓且具有較上述第1電阻値高的第 2電阻値的第2狀態之中任一者使電阻値變化。 25. —種金屬氧化物薄膜的形成方法，其特徵爲具備： 生成以指定組成比所供給的惰性氣體與氧氣構成的 第1電漿，施加負偏壓於由第1金屬及第2金屬構成的靶 子上，將由上述第1電漿所產生的粒子撞擊於上述靶子上 而引起濺射現象，利用將構成上述靶子的材料沉積於基板 上，將至少具備至少由上述第1金屬及氧構成的基部層、 及由上述第1金屬層、第2金屬及氧所成且分散於上述基 部層中的複數微粒的金屬氧化物薄膜形成於上述基板上 的步驟； 上述第1電漿係由電子迴轉加速器共振放電所生成且 藉由發散磁場供給運動能的電子迴轉加速器共振放電電 漿， 上述基板係設爲加熱成指定溫度的狀態。 26. 如申請專利範圍第25項之金屬氧化物薄膜的形成方法， 其中上述第1金屬爲鈦，上述第2金屬爲鉍。
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070024196A (ko) * 2005-08-26 2007-03-02 삼성전자주식회사 실리콘 박막 형성방법
KR101176543B1 (ko) * 2006-03-10 2012-08-28 삼성전자주식회사 저항성 메모리소자
JP2007335472A (ja) * 2006-06-12 2007-12-27 Nippon Telegr & Teleph Corp <Ntt> 金属酸化物素子及びその製造方法
JP2007335502A (ja) * 2006-06-13 2007-12-27 Nippon Telegr & Teleph Corp <Ntt> 金属酸化物素子及びその製造方法
JP4795873B2 (ja) * 2006-07-03 2011-10-19 日本電信電話株式会社 メモリ装置
JP2008021750A (ja) * 2006-07-11 2008-01-31 Matsushita Electric Ind Co Ltd 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ
JP5048350B2 (ja) * 2007-01-26 2012-10-17 日本電信電話株式会社 メモリ装置
KR100859587B1 (ko) * 2007-03-07 2008-09-23 삼성전자주식회사 강유전체 기록매체 및 그의 제조 방법과 이를 이용한정보저장장치
US8006114B2 (en) * 2007-03-09 2011-08-23 Analog Devices, Inc. Software programmable timing architecture
WO2008117494A1 (ja) * 2007-03-22 2008-10-02 Panasonic Corporation 記憶素子及び記憶装置
JPWO2008149605A1 (ja) * 2007-06-04 2010-08-19 日本電気株式会社 抵抗変化素子およびこれを備えた半導体装置
JP2008306004A (ja) * 2007-06-07 2008-12-18 Fujitsu Ltd 半導体装置及びその製造方法
US20110006278A1 (en) * 2008-01-28 2011-01-13 Kensuke Takahashi Variable resistance non-volatile memory device and method for manufacturing the same
JP5386374B2 (ja) * 2008-01-31 2014-01-15 パナソニック株式会社 光学的情報記録媒体及びその製造方法
FR2928663A1 (fr) * 2008-03-17 2009-09-18 Centre Nat Rech Scient Procede d'elaboration d'un film mince d'oxyde ou de silicate d'hafnium nitrure, compose de coordination utilise dans ce procede et procede de realisation d'un circuit electronique integre.
WO2010029645A1 (ja) * 2008-09-12 2010-03-18 株式会社 東芝 不揮発性記憶装置及びその製造方法
US20100102369A1 (en) * 2008-10-29 2010-04-29 Seagate Technology Llc Ferroelectric memory with magnetoelectric element
US20100135061A1 (en) * 2008-12-02 2010-06-03 Shaoping Li Non-Volatile Memory Cell with Ferroelectric Layer Configurations
CN102136835B (zh) * 2010-01-22 2013-06-05 清华大学 温控开关、其应用方法及使用该温控开关的报警系统
CN102136836B (zh) * 2010-01-22 2013-02-13 清华大学 压控开关、其应用方法及使用该压控开关的报警系统
WO2011091709A1 (zh) * 2010-01-28 2011-08-04 复旦大学 铁电阻变存储器及其操作方法、制备方法
US8362477B2 (en) * 2010-03-23 2013-01-29 International Business Machines Corporation High density memory device
JP5282176B1 (ja) 2011-10-12 2013-09-04 パナソニック株式会社 不揮発性半導体記憶装置およびその製造方法
US8569104B2 (en) * 2012-02-07 2013-10-29 Intermolecular, Inc. Transition metal oxide bilayers
US8866118B2 (en) * 2012-12-21 2014-10-21 Intermolecular, Inc. Morphology control of ultra-thin MeOx layer
JP6367035B2 (ja) * 2014-07-23 2018-08-01 国立研究開発法人産業技術総合研究所 不揮発性メモリ素子とその製造方法
US9754945B2 (en) 2014-08-06 2017-09-05 Globalfoundries Inc. Non-volatile memory device employing a deep trench capacitor
EP3304558B1 (en) 2015-06-05 2023-09-06 Australian Advanced Materials Pty Ltd A memory structure for use in resistive random access memory devices and method for use in manufacturing a data storage device
JP2019012711A (ja) * 2015-11-19 2019-01-24 国立大学法人 東京大学 不揮発性メモリ素子、不揮発性メモリおよび不揮発性メモリの制御方法
US10109350B2 (en) * 2016-07-29 2018-10-23 AP Memory Corp., USA Ferroelectric memory device
GB201620835D0 (en) * 2016-12-07 2017-01-18 Australian Advanced Mat Pty Ltd Resistive switching memory
US10396085B2 (en) * 2017-03-06 2019-08-27 Xerox Corporation Circular printed memory device with rotational detection
KR101912286B1 (ko) 2017-03-27 2018-10-29 삼성전기 주식회사 커패시터 부품
US10038092B1 (en) * 2017-05-24 2018-07-31 Sandisk Technologies Llc Three-level ferroelectric memory cell using band alignment engineering
US11107919B2 (en) * 2017-08-31 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including ferroelectric layer having columnar-shaped crystals
DE102018108152A1 (de) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiterbauelement und herstellungsverfahren davon
KR20190067668A (ko) * 2017-12-07 2019-06-17 에스케이하이닉스 주식회사 저항 변화 소자
CN109545959A (zh) * 2018-10-16 2019-03-29 叶建国 一种存储器件及其制造方法
KR102146419B1 (ko) * 2018-10-18 2020-08-20 성균관대학교산학협력단 2 차원 소재를 포함하는 선택 소자
RU2700901C1 (ru) * 2019-02-07 2019-09-23 Федеральное государственное автономное образовательное учреждение высшего образования "Санкт-Петербургский государственный электротехнический университет "ЛЭТИ" им. В.И. Ульянова (Ленина) Способ получения сегнетоэлектрических пленок Βа1-хSrхTiO3
KR102305342B1 (ko) * 2019-11-14 2021-09-24 울산과학기술원 2차원 강유전성 물질을 이용한 비휘발성 3진 메모리 소자 및 이의 제조 방법
KR102334601B1 (ko) 2020-01-03 2021-12-02 한남대학교 산학협력단 윷놀이를 이용한 언어 학습용 보드게임
KR102351336B1 (ko) 2020-01-29 2022-01-13 한남대학교 산학협력단 교육용 보드게임
US11903218B2 (en) 2020-06-26 2024-02-13 Sandisk Technologies Llc Bonded memory devices and methods of making the same
US11538817B2 (en) 2020-06-26 2022-12-27 Sandisk Technologies Llc Bonded memory devices and methods of making the same
EP4055629A4 (en) * 2020-06-26 2024-02-14 Sandisk Technologies Llc RELATED MEMORY DEVICES AND METHODS OF MANUFACTURING THEREOF
JPWO2022084802A1 (zh) * 2020-10-20 2022-04-28
US20220199631A1 (en) * 2020-12-22 2022-06-23 Advanced Nanoscale Devices Ferroelectric semiconducting floating gate field-effect transistor
KR20230117966A (ko) 2022-02-03 2023-08-10 동서울대학교 산학협력단 윷놀이를 이용한 언어 학습용 보드게임

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4934390B1 (zh) 1970-10-02 1974-09-13
US3796926A (en) 1971-03-29 1974-03-12 Ibm Bistable resistance device which does not require forming
US3795977A (en) * 1971-12-30 1974-03-12 Ibm Methods for fabricating bistable resistors
JPS5637486B2 (zh) 1972-07-27 1981-09-01
JP2779997B2 (ja) 1993-03-22 1998-07-23 日本電信電話株式会社 プラズマ処理装置
JP2814416B2 (ja) 1992-06-23 1998-10-22 日本電信電話株式会社 プラズマ処理装置
JPH07263646A (ja) 1994-03-25 1995-10-13 Mitsubishi Chem Corp 強誘電体ダイオード素子、並びにそれを用いたメモリー装置、フィルター素子及び疑似脳神経回路
JP3460095B2 (ja) 1994-06-01 2003-10-27 富士通株式会社 強誘電体メモリ
JP2991931B2 (ja) 1994-07-12 1999-12-20 松下電器産業株式会社 半導体装置およびそれらの製造方法
JP3651932B2 (ja) * 1994-08-24 2005-05-25 キヤノン株式会社 光起電力素子用裏面反射層及びその形成方法並びに光起電力素子及びその製造方法
US5519235A (en) * 1994-11-18 1996-05-21 Bell Communications Research, Inc. Polycrystalline ferroelectric capacitor heterostructure employing hybrid electrodes
JP3476932B2 (ja) * 1994-12-06 2003-12-10 シャープ株式会社 強誘電体薄膜及び強誘電体薄膜被覆基板並びに強誘電体薄膜の製造方法
JPH08306806A (ja) * 1995-04-28 1996-11-22 Asahi Chem Ind Co Ltd 半導体装置及びその製造方法
JP3541331B2 (ja) 1995-09-27 2004-07-07 富士通株式会社 強誘電体メモリセル
JPH10152397A (ja) 1996-11-18 1998-06-09 Nippon Telegr & Teleph Corp <Ntt> 常誘電体薄膜の形成方法
JPH10152398A (ja) 1996-11-18 1998-06-09 Nippon Telegr & Teleph Corp <Ntt> 強誘電体薄膜の形成方法
JPH10341002A (ja) 1997-06-06 1998-12-22 Oki Electric Ind Co Ltd 強誘電体トランジスタ、半導体記憶装置、強誘電体トランジスタの取扱い方法および強誘電体トランジスタの製造方法
JP3335303B2 (ja) 1998-02-10 2002-10-15 シャープ株式会社 非線形素子及び表示装置
WO2000049659A1 (en) * 1999-02-17 2000-08-24 International Business Machines Corporation Microelectronic device for storing information and method thereof
KR20010030023A (ko) * 1999-08-20 2001-04-16 마츠시타 덴끼 산교 가부시키가이샤 유전체막 및 그 제조방법
JP2001237387A (ja) 2000-02-24 2001-08-31 Matsushita Electric Ind Co Ltd 強誘電体ゲートデバイスとその駆動方法
DE10104611A1 (de) * 2001-02-02 2002-08-14 Bosch Gmbh Robert Vorrichtung zur keramikartigen Beschichtung eines Substrates
JP3593049B2 (ja) * 2001-03-19 2004-11-24 日本電信電話株式会社 薄膜形成方法
US6676811B1 (en) * 2001-08-13 2004-01-13 The United States Of America As Represented By The Secretary Of The Air Force Method of depositing nanoparticles for flux pinning into a superconducting material
JP3571679B2 (ja) 2001-09-06 2004-09-29 日本電信電話株式会社 薄膜形成方法
US6623485B2 (en) * 2001-10-17 2003-09-23 Hammill Manufacturing Company Split ring bone screw for a spinal fixation system
US6759249B2 (en) * 2002-02-07 2004-07-06 Sharp Laboratories Of America, Inc. Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory
JP4323156B2 (ja) * 2002-06-19 2009-09-02 株式会社日本触媒 微粒子含有金属酸化物膜およびその形成方法
EP1628352A4 (en) * 2003-05-08 2009-07-22 Panasonic Corp ELECTRIC SWITCH AND MEMORY BLOCK WITH THIS
US6990008B2 (en) * 2003-11-26 2006-01-24 International Business Machines Corporation Switchable capacitance and nonvolatile memory device using the same
JP2005167064A (ja) 2003-12-04 2005-06-23 Sharp Corp 不揮発性半導体記憶装置
US7833256B2 (en) * 2004-04-16 2010-11-16 Biedermann Motech Gmbh Elastic element for the use in a stabilization device for bones and vertebrae and method for the manufacture of such elastic element
JP2005347468A (ja) 2004-06-02 2005-12-15 Matsushita Electric Ind Co Ltd 不揮発性メモリ
JP4365737B2 (ja) 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
US7099141B1 (en) * 2005-06-06 2006-08-29 The United States Of America As Represented By The United States Department Of Energy Ceramic capacitor exhibiting graceful failure by self-clearing, method for fabricating self-clearing capacitor
US7942910B2 (en) * 2007-05-16 2011-05-17 Ortho Innovations, Llc Polyaxial bone screw

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