JP5002470B2 - パッケージ基板 - Google Patents

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Description

本発明はパッケージ基板に関する。
最近、ＬＥＤ、イメージセンサなどの光学素子が脚光を浴びている。ＬＥＤは高輝度の製品を要し、イメージセンサは高解像度を要する。
このような電子素子、特に、光学素子は基板に実装されるが、その工程費用が上昇するという問題があり、表面実装すると軽薄化に限界がある。
一方、従来技術により印刷回路基板内部に電子素子を実装する場合、絶縁層が高分子物質からなっているため、放熱を向上させるのに限界がある。
放熱問題を解決するために、メタルコアを用いる方法が提示されたが、この場合も、電子素子とメタルコアとが互いに分離されているので熱障壁（ｔｈｅｒｍａｌ ｂａｒｒｉｅｒ）が存在する問題点は依然として存在する。
前述した従来技術の問題点に鑑み、本発明は、放熱効果が向上され、薄型化が可能なパッケージ基板及びその製造方法を提供することを目的とする。
本発明の一実施形態によれば、第１金属層と、第１絶縁層を介在して第１金属層に積層される放熱層と、放熱層に形成されるキャビティと、第１絶縁層に接するようにキャビティに形成される取付層と、取付層に取付られる第１電子素子と、放熱層の少なくとも一部とキャビティとをカバーする第２絶縁層と、を備えるパッケージ基板が提供される。
取付層と放熱層から孤立する第１電極部をさらに備え、第１電子素子と第１電極部とはワイヤボンディングで電気的に接続可能である。
第１電子素子は発光素子であってもよく、第１電子素子から発生する熱が放熱層に伝達されるように、取付層は放熱層と連結されてもよい。
取付層の厚みと第１電子素子の厚みとの和は、放熱層の厚みより小さくてもよく、第２絶縁層は透明な材質からなることができ、第２絶縁層のキャビティをカバーする部分には屈曲が形成されることができる。
第１電子素子の上面に取付らされる第２電子素子と、取付及び放熱層から孤立する第２電極部と、をさらに備え、第２電子素子と第２電極部とはワイヤボンディングで電気的に接続されることができる。
また、第２絶縁層に積層される第２金属層をさらに備え、第２金属層には第１電子素子から発生する光が選択的に透過するように所定パターンを形成することができる。
本発明の他の実施形態によれば、第１金属層と、第１絶縁層を介在して第１金属層に積層される放熱層と、放熱層に形成されるキャビティと、キャビティに内蔵される第１電子素子と、キャビティと放熱層とをカバーする第２絶縁層と、放熱層から孤立して第２絶縁層を貫通する柱と、を備えるパッケージ基が提供される。
第１電子素子は発光素子であってもよく、第２絶縁層は透明な材質からなることができ、第２絶縁層のキャビティをカバーする部分には屈曲が形成されることができる。
第１絶縁層に積層され第１電子素子が取付られる取付層と、取付層と放熱層から孤立する第１電極部と、をさらに備え、第１電子素子と第１電極部とはワイヤボンディングで電気的に接続することができる。
一方、第１電子素子の上面に取付らされる第２電子素子と、取付層及び放熱層から孤立する第２電極部と、をさらに備え、第２電子素子と第２電極部とはワイヤボンディングで電気的に接続することができる。
第２絶縁層に積層される第３絶縁層と、第３絶縁層に積層される第２金属層と、をさらに備えることができ、第３絶縁層を貫通して第２金属層と柱とを電気的に接続させるビアをさらに備えることができる。
第２絶縁層と第３絶縁層とには同じ材質が使用でき、第２金属層に第１電子素子から発生する光が選択的に透過するように所定パターンを形成することができる。
本発明のさらに他の実施形態によれば、第１絶縁層を介在して積層される第１金属層及び放熱層を提供する段階と、第１電極部に対応して、放熱層の一部が貫通されるようにエッチングする段階と、放熱層の一部をエッチングして第１電子素子が取付られる取付層及び第１電極部を形成する段階と、取付層に第１電子素子を取付け、第１電子素子と第１電極部を電気的に接続する段階と、第１電子素子及び放熱層の少なくとも一部をカバーするように第２絶縁層を積層する段階と、を含むパッケージ基板の製造方法が提供される。
第２絶縁層の積層は液状の絶縁物質を用いてモールディングすることにより行われることができ、放熱層のエッチングは電解研磨または放電研磨により行われることができる。
一方、放熱層の一部をエッチングして放熱層から孤立する第２電極部を形成する段階と、第１電子素子の上面に第２電子素子を取付け、第２電子素子と第２電極部とを電気的に接続する段階と、をさらに含むことができる。
また、第２絶縁層に第２金属層を積層する段階と、第２金属層に所定パターンを形成する段階と、をさらに含むこともできる。
本発明のさらに他の実施形態によれば、第１絶縁層を介在して積層される第１金属層及び放熱層を提供する段階と、放熱層の一部が貫通されるようにエッチングし、キャビティ及び放熱層から孤立する柱を形成する段階と、柱以外の放熱層を所定厚みだけエッチングする段階と、キャビティに第１電子素子を内蔵する段階と、キャビティと放熱層とをカバーし、柱の端部が露出するように第２絶縁層を積層する段階と、を含むパッケージ基板の製造方法が提供される。
第２絶縁層の積層は、液状の絶縁物質を用いてモールディングすることにより行われることができ、柱の形成は電解研磨または放電研磨により行われることができる。
第２絶縁層に第３絶縁層を積層する段階をさらに含むことができ、第３絶縁層として第２絶縁層と同じ材質を使用できる。
一方、第３絶縁層に第２金属層を積層する段階と、第２金属層に所定パターンを形成する段階と、をさらに含むことができる。
前述した以外の他の実施形態、特徴、利点が、以下の図面、本発明の特許請求の範囲及び発明の詳細な説明から明確になるだろう。
本発明の好ましい実施例によれば、電子素子を金属層に直接接させることにより放熱効果を向上でき、薄型化を実現することができる。
以下、本発明に係るパッケージ基板及びその製造方法の好ましい実施例を添付図面に基づいて詳しく説明するが、添付図面を参照して説明することにおいて、同一かつ対応する構成要素は同じ図面番号を付し、これに対する重複される説明は省略する。
図１は本発明の一実施形態に係るパッケージ基板の第１実施例を示す断面図であり、図２は図１のパッケージ基板を示す平面図である。図１及び図２を参照すると、第１金属層１１０、第１絶縁層１２０、放熱層１３０、取付層１３２、電極部１３４、電子素子１４０、ワイヤ１４２、第２絶縁層１５０、導電性のビア１６２が示されている。
第１金属層１１０には所定の回路パターン（図示せず）が形成でき、第１金属層１１０に第１絶縁層１２０が積層される。第１絶縁層１２０には第１金属層１１０に形成された所定の回路パターンと後で説明する電極部１３４とを電気的に接続させる導電性のビアが形成されてもよい。
第１絶縁層１２０には放熱層１３０が積層されることができる。放熱層１３０は熱伝導性に優れた金属材質からなるが、熱伝導性に優れた材質であれば、金属に限定されるものではない。
一方、一面に厚い銅箔が形成されている銅箔積層板（ＣＣＬ）で、本実施例の第１金属層１１０、第１絶縁層１２０、及び放熱層１３０を代替することも可能である。この場合、厚い銅箔が放熱層１３０に対応できる。
放熱層１３０には電子素子が内蔵されるように、キャビティ１３５を形成することができる。キャビティ１３５とは、電子素子１４０が内蔵される放熱層１３０内部の空間を意味する。このようなキャビティ１３５は放熱層１３０の一部をエッチングすることにより形成できる。
キャビティ１３５には電子素子が取付られる取付層１３２が形成されてもよい。この場合、放熱効果を高めるために、取付層１３２は放熱層１３０と同じに熱伝導性に優れた材質、例えば、銅からなることができる。
一方、取付層１３２の厚みと電子素子の厚みとの和は、放熱層１３０の厚みより小さい方がよい。安着層１３２に電子素子が取付らされるので、これらの厚みの和を放熱層１３０の厚みより小さくすることにより、パッケージ基板が厚くなることを防止できる。
図１を参照すると、取付層１３２の下面は第１絶縁層１２０に接し、上面は電子素子１４０に接することになる。このように、電子素子と取付層１３２とが直接接することにより、電子素子１４０から発生する熱が取付層１３２に効果的に伝達される。
また、図２に示すように、取付層１３２と放熱層１３０とは互いに連結されるが、これは、電子素子から取付層１３２に伝達された熱が放熱層１３０に効率的に伝達されるようにするためである。一方、前述したように、パッケージ基板が厚くなることを防止するために、取付層１３２と放熱層１３０とが連結される部分には段差が形成されてもよい。
取付層１３２には電子素子１４０が取付られる。電子素子としては発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＬＥＤ）のような発光素子を用いてもよく、その他の多くの電子素子が使用できる。このような電子素子から発生する熱が、電子素子と直接接する取付層１３２を通して放熱層１３０に伝達されることにより、放熱効果を増大できることは前述の通りである。
一方、電子素子１４０と第１金属層１１０に形成される回路パターン（図示せず）との電気的接続のために、キャビティ１３５には電極部１３４が形成される。電極部１３４は、電極部１３４と第１金属層１１０に形成される回路パターン（図示せず）とを含む回路網の短絡を防止するために、取付層１３２及び放熱層１３０から孤立して形成される方がよい。すなわち、図２に示すように、取付層１３２及び放熱層１３０からそれぞれ離隔され形成されることができる。
このような電極部１３４は、取付層１３２に取付られた電子素子とワイヤ１４２を通して電気的に接続でき、第１金属層１１０に形成される回路パターン（図示せず）とは第１絶縁層１２０を貫通するビア１６２を通して電気的に接続することができる。
電極部１３４は、キャビティ１３５を通して露出された第１絶縁層１２０上に伝導性物質を結合する方法から形成されることができ、放熱層１３０をエッチングしてキャビティ１３５を形成する過程で一部を残存させることにより形成されることもできる。ところで、前記取付層１３２は、この取付層を介して、第１金属層１１０上の第１絶縁層１２０に電子素子１４０をマウントするための層でありマウンティング層ということもでき、電子素子を安定して取り付けるための安着層ということもできる。
第２絶縁層１５０はキャビティ１３５と放熱層１３０とをカバーする手段であって、多層パッケージを形成する場合には層間絶縁層としての機能も果たすことができる。
キャビティ１３５に内蔵される電子素子がＬＥＤのような発光素子である場合、光が効率的に投光されるように第２絶縁層１５０は透明な材質からなることがよい。一方、キャビティ１３５内部に絶縁物質を均一に分布するために、液状の絶縁材料を用いてモールディングを行うことにより第２絶縁層１５０を形成することもできる。
図３は、本発明の一実施形態に係るパッケージ基板の第２実施例を示す断面図である。図３に示す第２実施例は、キャビティ１３５をカバーする第２絶縁層２５０の一部分に屈曲が形成される点に特徴がある。
キャビティ１３５に内蔵される電子素子がＬＥＤのような発光素子である場合、光を分散させたり、集中させたりする機能を果たせるように、キャビティ１３５をカバーする部分にレンズを形成することができる。図３には凸状の屈曲を提示したが、必要により、凹状の屈曲を形成することもでき、その他の多様な形状に変更することができる。
図４は、本発明の一実施形態に係るパッケージ基板の第３実施例を示す断面図である。図４に示す第３実施例は第２絶縁層３５０が放熱層１３０の一部及びキャビティ１３５をカバーするように形成される点に特徴がある。
本実施例に係るパッケージ基板が、多層回路基板の最外郭層に位置する場合、放熱層１３０を外部に露出させることにより、放熱効果が増大できる。一方、本実施例においても、第２実施例と同じくレンズの機能を果たすように屈曲を形成することができることは勿論である。
図５は、本発明の一実施形態に係るパッケージ基板の第４実施例を示す断面図である。図５を参照すると、第１金属層１１０、第１絶縁層１２０、第２絶縁層１５０、放熱層１３０、柱状体或いは柱１３８、キャビティ１３５、電子素子１４０、ソルダ１４４、導電性のビア１６４、１６６が示されている。
放熱層１３０にはキャビティ１３５が形成される。キャビティ１３５は電子素子１４０が実装されるように放熱層１３０を貫通して形成されることができる。本実施例では放熱層１３０を貫通して形成されたキャビティ１３５を提示したが、放熱層１３０の一部のみをエッチングして凹溝状のキャビティ１３５を形成することもできる。
キャビティ１３５に内蔵される電子素子１４０は、ビア１６６を通して第１金属層１１０と電気的に接続することができる。本実施例では、ソルダ１４４及び第１絶縁層１２０を貫通するビア１６６を通して第１金属層１１０と電気的に接続する電子素子を提示したが、これに限定されず、図９に示すように、ワイヤボンディングで第１金属層１１０と電気的に接続する電子素子を提示することもできる。
柱１３８は、熱伝導性や放熱性に優れた放熱層１３０から孤立或いは独立して、第２絶縁層１５０を貫通することができる。柱１３８の一端部は第１絶縁層１２０を貫通するビア１６４を通して第１金属層１１０と接続することができ、他の端部は外部に露出することになる。これにより、本実施例に係るパッケージから発生する熱を円滑に分散させ放出させることができる。
図６は、本発明の一実施形態に係るパッケージ基板の第５実施例を示す断面図である。図６を参照すると、第１金属層１１０、第２金属層１１０’、第１絶縁層１２０、第２絶縁層１５０、第３絶縁層１２０’、放熱層１３０、柱１３８、電子素子１４０、ソルダ１４４、ビア１６４、１６４’、１６６が示されている。
本実施例に係るパッケージ基板は、第４実施例に係るパッケージ基板に比べて、第２絶縁層１５０に第３絶縁層１２０’及び第２金属層１１０’が積層され、ビア１６４’を通して第２金属層１１０’と柱１３８とが電気的に接続するということに差異がある。
これは、多層パッケージ基板を形成するためのものであって、第２金属層１１０’には所定のパターン（図示せず）が形成されることができる。第３絶縁層１２０’を貫通するように形成されるビア１６４’は第２金属層１１０’と柱１３８とを電気的に接続させることができ、これにより、柱１３８は、第１金属層１１０と第２金属層１１０’とを接続させる層間導通部としての機能を果たせることになる。
図７は、本発明の一実施形態に係るパッケージ基板の第６実施例を示す断面図である。本実施例に係るパッケージ基板は、第５実施例に係るパッケージ基板に比べて、第２絶縁層１５０と第３絶縁層１２０’とが同じ材質からなるということに差異がある。
第２絶縁層１５０と第３絶縁層１２０’とを同じ材質から形成することにより、第２絶縁層１５０の積層の際に、第３絶縁層１２０’の厚みに相当する所定厚み（ｄ）だけ、第２絶縁層１５０をさらに積層して第２絶縁層１５０と第３絶縁層１２０’とを同時に積層することができる。さらに、液状の絶縁物質を用いてモールディングを行い第２絶縁層１５０を積層する場合、本実施例の長所はより著しくなる。
図８は、本発明の一実施形態に係るパッケージ基板の第７実施例を示す断面図である。図８を参照すると、第１金属層１１０、第２金属層１１０’、第１絶縁層１２０、第２絶縁層１５０、放熱層１３０、柱１３８、キャビティ１３５、第１電子素子１４０、第２電子素子１４０’、ソルダ１４４、１４４’、ビア１６４、１６４’、１６６、１６６’が示されている。
本実施例に係るパッケージ基板は、第６実施例に係るパッケージ基板に比べて、複数の電子素子が内蔵されるということにその差異がある。
図８を参照すると、第１電子素子１４０の上面に第２電子素子１４０’を積層することができる。第１電子素子１４０と第２電子素子１４０’とを電気的に接続させるために、第１電子素子１４０にスルーホール１４６を形成することができ、第２電子素子１４０’にもスルーホール１４６’を形成することができる。このようなスルーホール１４６、１４６’を通して各層間の電気的接続を簡単に実現できる。
図９は、本発明の一実施形態に係るパッケージ基板の第８実施例を示す断面図である。図９を参照すると、第１金属層１１０、第１絶縁層１２０、第２絶縁層１５０、放熱層１３０、取付層１３２、電極部１３４、柱１３８、電子素子１４０、ワイヤ１４２、ビア１６２、１６４が示されている。
本実施例に係るパッケージ基板は、第１実施例に係るパッケージ基板と第４実施例等に係るパッケージ基板とを組合せたものである。
すなわち、第４実施例に示した柱１３８を形成し、第１実施例に示した取付層１３２を形成することにより、放熱効果を倍加できることになる。
図１０は、本発明の一実施形態に係るパッケージ基板の第９実施例を示す断面図である。本実施例は第８実施例に係るパッケージ基板に比べて、第５実施例と同じく第３絶縁層１２０’及び第２金属層１１０’を積層したことに特徴がある。
これは多層パッケージ基板を形成するためのものであって、第２金属層１１０’には所定のパターン（図示せず）が形成されることができる。第３絶縁層１２０’を貫通するように形成されるビア１６４’は第２金属層１１０’と柱１３８とを電気的に接続させることができ、これにより、柱１３８は第１金属層１１０と第２金属層１１０’とを接続させる層間導通部としての機能を果たせる。
図１１は本発明の一実施形態に係るパッケージ基板の第１０実施例を示す断面図である。
本実施例に係るパッケージ基板は、第９実施例に係るパッケージ基板に比べて、第２絶縁層１５０と第３絶縁層１２０’とが同じ材質からなることにその特徴がある。
第２絶縁層１５０と第３絶縁層１２０’とを同じ材質から形成することにより、第２絶縁層１５０の積層の際に、第３絶縁層１２０’の厚みに相当する所定厚み（ｄ）だけ第２絶縁層１５０をさらに積層して第２絶縁層１５０と第３絶縁層１２０’とを同時に積層することができる。また、液状の絶縁物質を用いてモールディングを行い第２絶縁層１５０を積層する場合、本実施例の長所はより著しくなる。
図１２は、本発明の一実施形態に係るパッケージ基板の第１１実施例を示す断面図である。本実施例に係るパッケージ基板は、第１０実施例に係るパッケージ基板に比べて、複数のパッケージ基板を内蔵するということにその特徴がある。
図１２を参照すると、第１電子素子１４０の上面に第２電子素子１４０’を積層することができる。第１電子素子１４０と第２電子素子１４０’とを電気的に接続させるために、放熱層１３０と取付層１３２から孤立或いは独立する第２電極部１３４’を形成し、第２電子素子１４０’と第２電極部１３４’とをワイヤボンディングで電気的に接続することができる。このような構造により、各層間の電気的接続を簡単に実現することができる。
以上、本発明の一実施形態に係るパッケージ基板の第１実施例〜第１１実施例に対して説明した。ここでは、限定的に提示した図面に基づいて各実施例の構成及び特徴をそれぞれ説明したが、各実施例から提示された構成及び特徴などを組合せてさらに他の実施例を構成することもできることは勿論である。
以下では、本発明の他の実施形態に係るパッケージ基板の製造方法に対して説明する。
図１３は、本発明の他の実施形態に係るパッケージ基板の製造方法の第１実施例を示すフローチャートであり、図１４は、図１３のパッケージ基板の製造方法を示す工程図である。図１４を参照すると、第１金属層１１０、第１絶縁層１２０、放熱層１３０、取付層１３２、電極部１３４、電子素子１４０、ワイヤ１４２、第２絶縁層１５０、ビア１６２が示されている。
先ず、段階ｓ１１０で、第１絶縁層１２０を介在して積層される第１金属層１１０及び放熱層１３０を提供する。この時、第１絶縁層１２０には層間の電気的信号を交換できるように所定のビア１６２を形成してもよい。
一方、第１絶縁層１２０を介在して積層される第１金属層１１０及び放熱層１３０として、一面に厚い銅箔が形成されている銅箔積層板（ＣＣＬ）を用いることができる。この時、厚い銅箔が放熱層１３０に対応できる。
次に、段階ｓ１２０で、図１４の（ｂ）に示すように、第１電極部１３４に対応して放熱層１３０の一部が貫通されるようにエッチングする。この時、放熱層１３０のエッチングは電解ポリッシング即ち電解研磨、または放電グラインディング加工のような放電研磨方法を用いることができる。電解研磨、または放電研磨方法でエッチングすると、微細な加工ができ、ピッチを減らすことができる。勿論、化学的エッチング方法を用いることもできる。
次に、段階ｓ１３０で、図１４の（ｃ）に示すように、放熱層１３０の一部をエッチングして取付層１３２及び第１電極部１３４を形成する。取付層１３２は放熱層１３０の一部をエッチングして形成し、取付層１３２の厚みと電子素子の厚みとの和は、放熱層１３０の厚みより小さい方がよい。取付層１３２に電子素子を取付け、これらの厚みの和を放熱層１３０の厚みより小さくすることにより、パッケージ基板が厚くなることを防止できる。
一方、取付層１３２は放熱層１３０の一部をエッチングして形成するので、図２に示したように、取付層１３２と放熱層１３０とは互いに連結されている。これは電子素子から取付層１３２に伝達された熱が放熱層１３０に効率的に伝達されるようにする。
第１電極部１３４は、回路網の短絡を防止するために、取付層１３２及び放熱層１３０から孤立或いは独立して形成されることができる。すなわち、図１４及び図２に示したように、取付層１３２及び放熱層１３０からそれぞれ離隔され形成されることができる。
このような電極部は、取付層１３２に取付られている電子素子１４０とワイヤ１４２で電気的に接続することができ、第１金属層１１０に形成される回路パターン（図示せず）とは第１絶縁層１２０を貫通するビア１６２を通して電気的に接続することができる。
次に、段階ｓ１４０で、図１４の（ｄ）に示すように、取付層１３２に電子素子１４０を取付け、第１電子素子１４０と第１電極部１３４とを連結する。第１電子素子１４０が取付層１３２に直接接するように取付られることにより電子素子１４０から発生する熱が取付層１３２に効率的に伝達されることができる。第１電子素子１４０と第１電極部１３４との連結は、ワイヤ１４２で行うことができる。
次に、段階ｓ１５０で、図１４の（ｅ）に示すように、第１電子素子１４０と、放熱層１３０との少なくとも一部をカバーする第２絶縁層１５０を積層する。第２絶縁層１５０は電子素子１４０と放熱層１３０とをカバーする手段であり、多層パッケージを形成する場合には層間絶縁層としての機能も果たせる。
キャビティ１３５に内蔵される電子素子１４０がＬＥＤのような発光素子である場合、光が効率的に透過できるように、第２絶縁層１５０は透明な材質からなることがよい。一方、絶縁層がキャビティ１３５の内部に均一に分布されるようにするために、液状の絶縁材料を用いてモールディングを行うことにより第２絶縁層１５０を形成することもできる。
図３に示されているように、電子素子１４０をカバーする第２絶縁層１５０の一部分に屈曲部を形成することができ、図４に示されているように、第２絶縁層１５０が、放熱層１３０の一部及び電子素子１４０をカバーするように形成することもできる。
一方、図１２に示されているように、複数の電子素子を内蔵する場合には、内蔵される電子素子の個数に対応する電極部を形成することができる。各々の電極部を形成する方法は前述した第１電極部１３４を形成する方法と同様であるので、具体的な説明は省略する。
また、電子素子１４０が発光素子である場合、電子素子１４０から発生される光が選択的に透過されるように、第２絶縁層１５０に第２金属層１１０’を積層し、前述したように、所定のパターン、例えば、スリットなどを形成することができる。
図１５は、本発明の他の実施形態に係るパッケージ基板の製造方法の第２実施例を示すフローチャートであり、図１６は図１５のパッケージ基板の製造方法を示す工程図である。図１６を参照すると、第１金属層１１０、第２金属層１１０’、第１絶縁層１２０、第２絶縁層１５０、第３絶縁層１２０’、放熱層１３０、柱１３８、キャビティ１３５、電子素子１４０、ソルダ１４４、ビア１６４、１６４’、１６６が示されている。
先ず、段階ｓ２１０で、図１６の（ａ）に示すように、第１絶縁層１２０を介在して積層される第１金属層１１０及び放熱層１３０を提供する。この時、第１絶縁層１２０には層間の電気的信号を交換できるように所定のビアを形成してもよい。
一方、第１絶縁層１２０を介在して積層される第１金属層１１０及び放熱層１３０として、一面に厚い銅箔が形成されている銅箔積層板（ＣＣＬ）を用いることができる。この時、厚い銅箔が放熱層１３０に対応できる。
次に、段階ｓ２２０で、図１６の（ｂ）に示すように、放熱層１３０の一部を貫通するようにエッチングしてキャビティ１３５及び柱状部或いは柱１３８を形成し、段階ｓ２３０で、図１６の（ｃ）に示すように、柱１３８以外の放熱層１３０を所定厚みだけエッチングする。
次に、段階ｓ２４０で、図１６の（ｄ）に示すように、キャビティ１３５に第１電子素子１４０を内蔵する。キャビティ１３５に内蔵される第１電子素子１４０は第１絶縁層１２０を貫通する所定のビア１６６及びソルダ１４４を通して第１金属層１１０の回路パターン（図示せず）と電気的に接続することになる。
次に、段階ｓ２５０で、キャビティ１３５と放熱層１３０とをカバーするように第２絶縁層１５０を積層する。第２絶縁層１５０は電子素子１４０と放熱層１３０とをカバーする手段であって、多層パッケージを形成する場合には層間絶縁層としての機能も果たせる。
一方、第２絶縁層１５０を積層する際に、柱１３８の端部は露出されることができ、これにより、図５に示した本発明の一実施形態に係るパッケージ基板の第４実施例を実現することができる。
多層パッケージ基板を製造するために、図５に示されているように、柱１３８の端部が露出するように積層された第２絶縁層１５０に、段階ｓ２６０で、第３絶縁層１２０’を積層し、段階ｓ２７０で、第２金属層１１０’を積層することができる。しかし、この時、工程の簡素化のために、第２絶縁層１５０と第３絶縁層１２０’とを同じ材質から形成することができる。すなわち、液状の絶縁物質を用いてモールディングを行い第２絶縁層１５０を形成する場合、第３絶縁層１２０’に相当する厚みだけ、さらにモールディングを行うことにより、第２絶縁層１５０と第３絶縁層１２０’とを同時に形成することができる。図１６の（ｅ）には同じ材質からなった第２絶縁層１５０と第３絶縁層１２０’とが示されている。
第２金属層１１０’には所定のパターン（図示せず）が形成されることができるが、このようなパターンは電気的信号の流れのための回路パターンであってもよく、電子素子１４０が発光素子である場合、電子素子１４０から発生する光を選択的に透過させるためのスリットであってもよい。
一方、第２金属層１１０’に回路パターン（図示せず）が形成される場合、柱１３８は第１金属層１１０及び第２金属層１１０’にそれぞれ形成される回路パターン（図示せず）を電気的に接続させる層間導通部の機能を果たせる。このために、第２金属層１１０’と柱１３８とはビア１６４’を通して互いに接続することができる。図１６の（ｆ）には、柱１３８がビア１６４’を通して第２金属層１１０’と接続していることが示されている。
図１７は、本発明の他の実施形態に係るパッケージ基板の製造方法の第３実施例を示すフローチャートであり、図１８は図１７のパッケージ基板の製造方法を示す工程図である。本実施例に係るパッケージ基板の製造方法は、前述したパッケージ基板の製造方法の第１実施例と２実施例とを組合せたものであるので、各段階に対して概略的に説明する。
先ず、段階ｓ３１０で、図１８の（ａ）に示すように、第１絶縁層１２０を介在して積層される第１金属層１１０及び放熱層１３０を提供する。この時、第１絶縁層１２０には層間電気的信号を交換できるように所定のビア１６２、１６４を形成してもよい。
次に、段階ｓ３２０で、図１８の（ｂ）に示すように、柱１３８及び第１電極部１３４に対応して放熱層１３０の一部が貫通されるようにエッチングする。
次に、段階ｓ３３０で、図１８の（ｃ）に示すように、放熱層１３０の一部をエッチングして第１電極部１３４と取付層とを形成する。第１電極部１３４と取付層とはエッチングにより形成され、柱１３８は別途のエッチングなしでそのまま用いることができる。
次に、段階ｓ３４０で、図１８の（ｄ）に示すように、取付層１３２に第１電子素子１４０を取付け、第１電子素子１４０と第１電極部１３４とを接続させる。第１電子素子１４０と第１電極部１３４との接続はワイヤボンディングで行うことができる。
次に、段階ｓ３５０で、図１８の（ｅ）に示すように、第１電子素子１４０と放熱層１３０とをカバーする第２絶縁層１５０及び第３絶縁層１２０’を積層する。第２絶縁層１５０と第３絶縁層１２０’とは、同じ材質からなってもよく、液状の絶縁物質を用いてモールディングする場合、前述した通り、第２絶縁層１５０と第３絶縁層１２０’とを同時に形成することができる。
次に、段階ｓ３６０で、図１８の（ｆ）に示すように、第２金属層１１０’を積層する。第２金属層１１０’には所定のパターンを形成することができ、第２金属層１１０’に回路パターン（図示せず）が形成される場合、柱１３８が層間導通部の機能を果たせるように、所定のビア１６４’を用いて第２金属層１１０’の回路パターン（図示せず）と柱１３８とを接続できることは前述した通りである。一方、回路パターン以外にも、選択的な投光のために所定のスリットを形成することもできる。
本実施例の場合にも、複数の電子素子を内蔵する場合、電子素子の数に対応する電極部を形成し、電子素子を垂直に取付けた後、それぞれワイヤボンディングで電極部と接続させる方法をさらに行うことができる。
以上、本発明の多くの実施例に係るパッケージ基板及びその製造方法に対して説明したが、前述した実施例以外の多くの実施例が本発明の特許請求の範囲内に存在する。
本発明の一実施形態に係るパッケージ基板の第１実施例の断面図である。 図１のパッケージ基板の平面図である。 本発明の一実施形態に係るパッケージ基板の第２実施例の断面図である。 本発明の一実施形態に係るパッケージ基板の第３実施例の断面図である。 本発明の一実施形態に係るパッケージ基板の第４実施例の断面図である。 本発明の一実施形態に係るパッケージ基板の第５実施例の断面図である。 本発明の一実施形態に係るパッケージ基板の第６実施例の断面図である。 本発明の一実施形態に係るパッケージ基板の第７実施例の断面図である。 本発明の一実施形態に係るパッケージ基板の第８実施例の断面図である。 本発明の一実施形態に係るパッケージ基板の第９実施例の断面図である。 本発明の一実施形態に係るパッケージ基板の第１０実施例の断面図である。 本発明の一実施形態に係るパッケージ基板の第１１実施例の断面図である。 本発明の他の実施形態に係るパッケージ基板の製造方法の第１実施例を示すフローチャートである。 図１３のパッケージ基板の製造方法を示す工程図である。 本発明の他の実施形態に係るパッケージ基板の製造方法の第２実施例を示すフローチャートである。 図１５のパッケージ基板の製造方法を示す工程図である。 本発明の他の実施形態に係るパッケージ基板の製造方法の第３実施例を示すフローチャートである。 図１７のパッケージ基板の製造方法を示す工程図である。
符号の説明
１１０ 第１金属層
１２０ 第１絶縁層
１３０ 放熱層
１３２ 取付層
１３５ キャビティ
１４０、１４０’ 電子素子
１５０ 第２絶縁層

Claims (6)

  1. 第１金属層と、
    第１絶縁層を介在して前記第１金属層に積層され、前記第１絶縁層より大きい厚みの平板形状を有する熱伝導性材質の放熱層と、
    前記放熱層の一部をエッチングして前記放熱層に形成されるキャビティと、
    前記第１絶縁層に接するように前記キャビティに形成される熱伝導性材質の取付層と、
    前記取付層に取付られる第１電子素子と、
    前記取付層と前記放熱層から孤立する第１電極部と、
    前記放熱層の少なくとも一部と前記キャビティとをカバーする第２絶縁層と、を備え、
    前記第１電子素子から発生する熱が前記取付層を介して前記放熱層に伝達されるように、前記第１電子素子は前記取付層に接し、前記取付層は前記放熱層と連結され、
    前記第１電子素子と前記第１電極部とは、ワイヤボンディングで電気的に接続され、
    前記第１電極部は前記第１絶縁層を貫通するビアにより前記第１金属層と電気的に接続され、
    前記取付層の厚みと前記第１電子素子の厚みとの和が、放熱層の厚みより小さく、前記取付層と前記放熱層とが連結される部分には段差が形成されることを特徴とするパッケージ基板。
  2. 前記第１電子素子が、発光素子であることを特徴とする請求項１に記載のパッケージ基板。
  3. 前記第２絶縁層が、透明な材質からなることを特徴とする請求項１または請求項２に記載のパッケージ基板。
  4. 前記第１電子素子の上面に取付られる第２電子素子と、
    前記取付層及び前記放熱層から孤立する第２電極部と、をさらに備え、
    前記第２電子素子と前記第２電極部とは、ワイヤボンディングで電気的に接続されることを特徴とする請求項１から請求項３までのいずれか１項に記載のパッケージ基板。
  5. 前記第２絶縁層に積層される第２金属層をさらに備え、
    前記第２金属層には、前記第１電子素子から発生する光が選択的に透過するように所定のパターンが形成されることを特徴とする請求項２に記載のパッケージ基板。
  6. 前記第２絶縁層の、前記キャビティをカバーする部分には屈曲が形成されることを特徴とする請求項２に記載のパッケージ基板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8564956B2 (en) 2007-11-19 2013-10-22 Nexxus Lighting, Incorporated Apparatus and methods for thermal management of light emitting diodes
US8858034B2 (en) 2007-11-19 2014-10-14 Revolution Lighting Technologies, Inc. Apparatus and method for thermal dissipation in a light

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2009291720A1 (en) 2008-09-11 2010-03-18 Revolution Lighting Technologies, Inc. Light and process of manufacturing a light
JP5512992B2 (ja) * 2009-03-27 2014-06-04 国立大学法人 鹿児島大学 ヒートシンク一体化パッケージ及びその製造方法
US8508056B2 (en) * 2009-06-16 2013-08-13 Dongbu Hitek Co., Ltd. Heat releasing semiconductor package, method for manufacturing the same, and display apparatus including the same
US8013438B2 (en) * 2009-07-21 2011-09-06 Stmicroelectronics Asia Pacific Pte. Ltd. Semiconductor package with a stiffening member supporting a thermal heat spreader
KR101495580B1 (ko) * 2010-04-26 2015-02-25 파나소닉 주식회사 리드 프레임, 배선판, 발광 유닛, 조명 장치
CN103026518B (zh) * 2010-07-23 2016-04-20 京瓷株式会社 光照射设备、光照射模块以及印刷装置
CN102376848A (zh) * 2010-08-27 2012-03-14 璨圆光电股份有限公司 发光装置的制造方法
KR101122225B1 (ko) * 2010-09-10 2012-03-20 주식회사 코리아써키트 부품실장형 인쇄회로기판 제조방법
DE102013102556A1 (de) * 2013-03-13 2014-09-18 Osram Opto Semiconductors Gmbh Optoelektronisches Bauteil, Leuchtmodul und Kraftfahrzeugscheinwerfer
EP3022779B1 (en) * 2013-07-19 2020-03-18 Lumileds Holding B.V. Pc led with optical element and without substrate carrier
SG10201400390YA (en) * 2014-03-05 2015-10-29 Delta Electronics Int L Singapore Pte Ltd Package structure
KR101650016B1 (ko) * 2014-06-17 2016-08-23 (주)테크니콤 수평적 와이어 본딩이 가능한 이미지 센서용 기판 제조방법 및 그 이미지 센서용 기판
JP6093093B2 (ja) * 2015-01-22 2017-03-08 新電元工業株式会社 半導体モジュール
JP6373219B2 (ja) 2015-03-31 2018-08-15 太陽誘電株式会社 部品内蔵基板および半導体モジュール
KR102448104B1 (ko) * 2018-02-08 2022-09-29 삼성디스플레이 주식회사 발광 장치 및 그의 제조 방법
JP6760321B2 (ja) * 2018-03-20 2020-09-23 日亜化学工業株式会社 発光装置および発光装置の製造方法
CN111199888A (zh) 2018-11-20 2020-05-26 奥特斯奥地利科技与系统技术有限公司 包括pid的部件承载件以及制造部件承载件的方法
EP3738922A1 (en) * 2019-05-13 2020-11-18 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Hermetic optical component package having organic portion and inorganic portion

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3373084B2 (ja) * 1995-07-18 2003-02-04 イビデン株式会社 半導体パッケージ
KR100201380B1 (ko) 1995-11-15 1999-06-15 김규현 Bga 반도체 패키지의 열방출 구조
KR100192760B1 (ko) 1996-02-29 1999-06-15 황인길 메탈 캐리어 프레임을 이용한 bag반도체 패키지의 제조방법 및 그반도체 패키지
CN1146984C (zh) * 1996-10-30 2004-04-21 日立化成工业株式会社 半导体封装用芯片支持基片、半导体装置及其制造方法
KR100220249B1 (ko) * 1997-05-17 1999-09-15 김영환 열방출 능력이 향상된 박막 볼 그리드 어레이 패키지
TW449844B (en) * 1997-05-17 2001-08-11 Hyundai Electronics Ind Ball grid array package having an integrated circuit chip
JPH1197567A (ja) 1997-09-22 1999-04-09 Sumitomo Metal Smi Electron Devices Inc キャビティダウン型ｂｇａパッケージ
JP3542297B2 (ja) * 1998-01-30 2004-07-14 新光電気工業株式会社 半導体装置用パッケージおよびその製造方法
JPH11297880A (ja) * 1998-04-10 1999-10-29 Matsushita Electron Corp 樹脂封止型半導体装置及びその製造方法並びにリードフレーム及びその製造方法
JP2001156212A (ja) * 1999-09-16 2001-06-08 Nec Corp 樹脂封止型半導体装置及びその製造方法
JP3650001B2 (ja) * 2000-07-05 2005-05-18 三洋電機株式会社 半導体装置およびその製造方法
WO2003016782A1 (en) * 2001-08-09 2003-02-27 Matsushita Electric Industrial Co., Ltd. Led illuminator and card type led illuminating light source
JP2003188533A (ja) * 2001-12-17 2003-07-04 Fujikura Ltd 回路基板及び多層回路基板及び回路基板の製造方法
JP3888438B2 (ja) * 2002-02-25 2007-03-07 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4138405B2 (ja) * 2002-03-29 2008-08-27 富士フイルム株式会社 ライン光源および読取用露光装置
JP3944408B2 (ja) * 2002-04-04 2007-07-11 日本電産サンキョー株式会社 ギヤードモータ
JP4139634B2 (ja) * 2002-06-28 2008-08-27 松下電器産業株式会社 Ｌｅｄ照明装置およびその製造方法
CN100352069C (zh) * 2002-11-25 2007-11-28 松下电器产业株式会社 Led照明光源
JP3918858B2 (ja) * 2003-03-18 2007-05-23 住友電気工業株式会社 発光素子搭載用部材およびそれを用いた半導体装置
JP2005159045A (ja) * 2003-11-26 2005-06-16 Sumitomo Electric Ind Ltd 半導体発光素子搭載部材とそれを用いた発光ダイオード
TWI240423B (en) * 2004-03-12 2005-09-21 Opto Tech Corp Light emitting device with high heat dissipation efficiency
JP4516337B2 (ja) * 2004-03-25 2010-08-04 シチズン電子株式会社 半導体発光装置
JP2006049814A (ja) * 2004-06-28 2006-02-16 Kyocera Corp 発光装置および照明装置
JP2006073699A (ja) * 2004-09-01 2006-03-16 Sumitomo Metal Electronics Devices Inc 発光素子収納用パッケージ
JP2006186297A (ja) * 2004-12-03 2006-07-13 Toshiba Corp 半導体発光装置及びその製造方法
US7683393B2 (en) * 2004-12-07 2010-03-23 Ngk Spark Plug Co., Ltd. Wiring substrate for mounting light emitting element
KR100580753B1 (ko) * 2004-12-17 2006-05-15 엘지이노텍 주식회사 발광소자 패키지
JP4343137B2 (ja) * 2005-04-25 2009-10-14 株式会社フジクラ 発光素子実装用基板、光源、照明装置、表示装置及び交通信号機、発光素子実装用基板の製造方法
FI119714B (fi) * 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
EP1897146A2 (en) * 2005-06-27 2008-03-12 Lamina Lighting, Inc. Light emitting diode package and method for making same
CN100565948C (zh) * 2005-06-30 2009-12-02 松下电工株式会社 发光装置
KR100698526B1 (ko) * 2005-07-20 2007-03-22 삼성전자주식회사 방열층을 갖는 배선기판 및 그를 이용한 반도체 패키지
KR100601891B1 (ko) * 2005-08-04 2006-07-19 삼성전자주식회사 Ｌｅｄ 패키지 및 그 제조방법
JP4238864B2 (ja) * 2005-11-02 2009-03-18 ソニー株式会社 半導体装置および半導体装置の製造方法
US20070126020A1 (en) * 2005-12-03 2007-06-07 Cheng Lin High-power LED chip packaging structure and fabrication method thereof
TW200814362A (en) * 2006-09-13 2008-03-16 Bright Led Electronics Corp Light-emitting diode device with high heat dissipation property
TW200847468A (en) * 2007-05-23 2008-12-01 Tysun Inc Heat-dissipating substrates for light-emitting diodes
US20090039382A1 (en) * 2007-08-10 2009-02-12 Iintematix Technology Center Corp. Light emitting diode package structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8564956B2 (en) 2007-11-19 2013-10-22 Nexxus Lighting, Incorporated Apparatus and methods for thermal management of light emitting diodes
US8858034B2 (en) 2007-11-19 2014-10-14 Revolution Lighting Technologies, Inc. Apparatus and method for thermal dissipation in a light

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