JP6093093B2 - 半導体モジュール - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 232
- 239000000758 substrate Substances 0.000 claims description 196
- 239000004020 conductor Substances 0.000 claims description 142
- 229920005989 resin Polymers 0.000 claims description 44
- 239000011347 resin Substances 0.000 claims description 44
- 238000005530 etching Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 description 26
- 238000007789 sealing Methods 0.000 description 20
- 230000017525 heat dissipation Effects 0.000 description 16
- 238000000034 method Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 13
- 238000012986 modification Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000005496 eutectics Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000000875 corresponding effect Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Description
本発明は、半導体モジュールに関する。
従来、基板と半導体素子とを備える半導体モジュールが知られている(例えば、特許文献1参照。)。
従来の半導体モジュール9は、図12に示すように、絶縁性基板911、絶縁性基板911の一方面に設けられた導電体層912及び導電体層912とは離間した位置に設けられた他の導電体層913,914を有する基板910と、一方面(図12の下側の面)に第1電極層を有し他方面(図12の上側の面)に2つの第2電極層を有し、第1電極層が導電体層912に接合された半導体素子920と、絶縁性基板911の外周に沿って形成された壁部915と、絶縁性基板911と壁部915とで構成される升状の空間に樹脂を充填することにより形成された樹脂部940と、樹脂部940の上面に配置された樹脂性の蓋部950と、一方端が他の導電体層913(914)と電気的に接続され、かつ、当該一方端から樹脂部940及び蓋部950を介して外部(鉛直上方)に向かって延出された外部接続用の端子960(962)とを備える。
半導体素子920の2つの第2電極層のうち、一方の第2電極層は、ワイヤー970及び他の導電体層913を介して端子960と電気的に接続され、他方の第2電極層は、ワイヤー972を介して端子962と電気的に接続されている。
従来の半導体モジュール9は、基板910と壁部915とで構成される升状の空間に樹脂を充填することにより形成された樹脂部940を備えるため、高い耐衝撃性を有する半導体モジュールとなる。
ところで、近年、半導体モジュールの技術の分野においては、樹脂封止するための構造を容易に形成することができる半導体モジュールが求められている。
そこで、本発明は、上記した事情に鑑みてなされたもので、樹脂封止するための構造を容易に形成することができる半導体モジュールを提供することを目的とする。また、このような半導体モジュールを製造するための半導体モジュールの製造方法を提供することを目的とする。
[1]本発明の半導体モジュールは、第1絶縁性基板及び前記第1絶縁性基板の一方面に設けられた第1導電体層を有する第1基板と、一方面に第1電極層を有し他方面に第2電極層を有し、前記第1電極層が前記第1導電体層に接合された半導体素子と、第2絶縁性基板及び当該第2絶縁性基板の一方面に設けられた第2導電体層を有し、前記第2導電体層が前記第2電極層に接合された第2基板とを備える半導体モジュールであって、前記第1導電体層は、前記第1電極層と接合する接合面を有する接合部と、平面的に見て前記接合部の周囲を取り囲む位置に、かつ、前記接合部と離間した状態又は連続した状態で形成され、かつ、上端面が前記接合面よりも上に突出した状態で形成された囲繞壁部とを有し、前記第1基板は、前記囲繞壁部を介して前記第2基板と接しており、前記半導体モジュールは、前記囲繞壁部に取り囲まれ、かつ、前記第1絶縁性基板及び前記第2絶縁性基板に挟まれた空間に樹脂を充填することにより形成された樹脂部をさらに備えることを特徴とする。
[2]本発明の半導体モジュールにおいては、前記囲繞壁部は、平面的に見て前記接合部の周囲を全周囲にわたって取り囲む位置に、かつ、前記接合部と離間した状態で形成され、前記囲繞壁部で取り囲まれた空間のうちの一部の空間は前記第2絶縁性基板に覆われておらず、前記半導体モジュールは、一方端が前記接合部と電気的に接続され、かつ、当該一方端から、前記囲繞壁部で取り囲まれた空間のうち前記第2絶縁性基板に覆われていない空間を介して外部に向かって延出された外部接続用の第1端子と、前記第1端子とは離間した状態で、一方端が前記第2導電体層と電気的に接続され、かつ、当該一方端から、前記囲繞壁部で取り囲まれた空間のうち前記第2絶縁性基板に覆われていない空間を介して外部に向かって延出された外部接続用の第2端子とをさらに備えることが好ましい。
[3]本発明の半導体モジュールにおいては、前記囲繞壁部は、平面的に見て前記接合部の周囲を半周囲以上全周囲未満の範囲内にわたって取り囲む位置に、かつ、前記接合部と離間した状態で形成され、前記囲繞壁部で取り囲まれた空間は全て前記第2絶縁性基板に覆われており、前記半導体モジュールは、一方端が前記接合部と電気的に接続され、かつ、当該一方端から、平面的に見て前記接合部の周囲を取り囲む位置のうちの前記囲繞壁部が形成されていない位置において前記第1絶縁性基板と前記第2絶縁性基板とで挟まれた空間を介して外部に向かって延出された外部接続用の第1端子と、前記第1端子とは離間した状態で、一方端が前記第2導電体層と電気的に接続され、かつ、当該一方端から、平面的に見て前記接合部の周囲を取り囲む位置のうちの前記囲繞壁部が形成されていない位置において前記第1絶縁性基板と前記第2絶縁性基板とで挟まれた空間を介して外部に向かって延出された外部接続用の第2端子とをさらに備えることが好ましい。
[4]本発明の半導体モジュールにおいては、前記囲繞壁部は、平面的に見て前記接合部の周囲を全周囲にわたって取り囲む位置に、かつ、前記接合部と連続した状態で形成され、前記囲繞壁部で取り囲まれた空間のうちの一部の空間は前記第2絶縁性基板に覆われておらず、前記第2導電体層は、前記第2電極層と接合する第2接合面を有する第2接合部と、前記第2接合部から、前記囲繞壁部で取り囲まれた空間のうち前記第2絶縁性基板に覆われていない空間を介して外部に向かって延出された外部接続用の第1端子とを有し、前記第2基板は、前記囲繞壁部と接合する第3接合面を有する第3接合部と、前記第3接合部から外部に向かって延出された外部接続用の第2端子とを有し、前記第2絶縁性基板の一方面における前記第2導電体層と離間した位置に設けられた第3導電体層をさらに有することが好ましい。
[5]本発明の半導体モジュールにおいては、前記囲繞壁部は、平面的に見て前記接合部の周囲を半周囲以上全周囲未満の範囲内にわたって取り囲む位置に、かつ、前記接合部と連続した状態で形成され、前記囲繞壁部で取り囲まれた空間は全て前記第2絶縁性基板に覆われており、前記第2導電体層は、前記第2電極層と接合する第2接合面を有する第2接合部と、前記第2接合部から、平面的に見て前記接合部の周囲を取り囲む位置のうちの前記囲繞壁部が形成されていない位置において前記第1絶縁性基板と前記第2絶縁性基板とで挟まれた空間を介して外部に向かって延出された外部接続用の第1端子とを有し、前記第2基板は、前記囲繞壁部と接合する第3接合面を有する第3接合部と、前記第3接合部から外部に向かって延出された外部接続用の第2端子とを有し、前記第2絶縁性基板の一方面における前記第2導電体層と離間した位置に設けられた第3導電体層をさらに有することが好ましい。
[6]本発明の半導体モジュールにおいては、前記第3導電体層においては、前記第3接合部に前記囲繞壁部と係合するための溝が形成されていることが好ましい。
[7]本発明の半導体モジュールにおいては、前記第1基板の他方面及び前記第2基板の他方面のうちの少なくともいずれかには、放熱用又は電子部品搭載用の導電体層が設けられていることが好ましい。
[8]本発明の半導体モジュールにおいては、前記第1基板及び前記第2基板のうちの少なくともいずれかは、DCB基板であることが好ましい。
[9]本発明の半導体モジュールにおいては、前記接合部及び前記囲繞壁部は、一の導電体層をエッチングすることにより形成されたものであることが好ましい。
[10]本発明の半導体モジュールの製造方法は、[1]〜[9]のいずれかに記載の半導体モジュールを製造するための半導体モジュールの製造方法であって、第1絶縁性基板及び前記第1絶縁性基板の一方面に設けられた、第1導電体層となる導電体層を有する第1基板を準備し、当該導電体層をエッチングすることにより、半導体素子の第1電極層と接合する接合面を有する接合部を形成するとともに、前記接合部の周囲を取り囲む位置に、前記接合部と離間した状態又は連続した状態となり、かつ、上端面が前記接合面よりも上に突出した状態となるように囲繞壁部を形成する第1導電体層加工工程と、前記接合部と前記第1電極層とが対向するように前記半導体素子を配置する工程、前記接合部と前記第1電極層とを接合する工程、第2基板の第2導電体層と前記半導体素子の第2電極層とが対向するように、かつ、前記第1基板とは前記囲繞壁部を介して接するように前記第2基板を配置する工程、及び、前記第2電極層と前記第2導電体層とを接合する工程を含み、前記第1基板、前記半導体素子、前記第2基板がこの順序で配置された構造体を形成する構造体形成工程と、前記囲繞壁部に取り囲まれ、かつ、前記第1絶縁性基板及び前記第2絶縁性基板に挟まれた空間に樹脂を充填することによって樹脂部を形成する樹脂部形成工程とをこの順序で含むことを特徴とする。
本発明の半導体モジュールによれば、平面的に見て接合部の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部を有するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
また、本発明の半導体モジュールによれば、半導体素子の第2電極層が第2導電体層に接合されているため、第2導電体層を外部接続用の端子と電気的に接続することにより、第2導電体層を介して半導体素子の第2電極層と外部接続用の端子とを電気的に接続することができる。従って、ワイヤーを介して半導体素子の第2電極層と外部接続用の端子とを電気的に接続する必要がなく、ワイヤーループのための高さ空間を確保する必要がない。その結果、本発明の半導体モジュールは、従来よりも小型化された半導体モジュールとなる。
また、本発明の半導体モジュールによれば、半導体素子の第2電極層が第2導電体層に接合されているため、第2導電体層を外部接続用の端子と電気的に接続することにより、ワイヤーよりも断面積が大きく抵抗が低い第2導電体層を介して半導体素子の第2電極層と外部接続用の端子とを電気的に接続することができる。従って、半導体モジュールに大電流を流したときに不具合が生じ難く、本発明の半導体モジュールは、従来よりも高い信頼性を有する半導体モジュールとなる。
また、本発明の半導体モジュールによれば、半導体素子の第2電極層が、第2絶縁性基板の一方面に設けられた第2導電体層に接合されているため、半導体素子で発生した熱を第1導電体層及び第1絶縁性基板を介して外部へ放熱するのに加えて、第2導電体層及び第2絶縁性基板を介して外部へ放熱することができる。従って、本発明の半導体モジュールは、従来よりも高い放熱性を有する半導体モジュールとなる。
また、本発明の半導体モジュールによれば、平面的に見て接合部の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部を有するため、樹脂封止するための構造を所望の大きさで所望の位置に所望の個数形成することができる。従って、本発明の半導体モジュールは、設計自由度が従来よりも高い半導体モジュールとなる。
本発明の半導体モジュールの製造方法によれば、第1導電体層加工工程において、接合部の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態となるように囲繞壁部を形成するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
また、本発明の半導体モジュールの製造方法によれば、構造体形成工程において、半導体素子の第2電極層を第2導電体層に接合するため、第2導電体層を外部接続用の端子と電気的に接続することにより、第2導電体層を介して半導体素子の第2電極層と外部接続用の端子とを電気的に接続することができる。従って、ワイヤーを介して半導体素子の第2電極層と外部接続用の端子とを電気的に接続する必要がなく、ワイヤーループのための高さ空間を確保する必要がない。その結果、従来よりも小型化された半導体モジュールを製造することができる。
また、本発明の半導体モジュールの製造方法によれば、構造体形成工程において、半導体素子の第2電極層を第2導電体層に接合するため、第2導電体層を外部接続用の端子と電気的に接続することにより、ワイヤーよりも断面積が大きく抵抗が低い第2導電体層を介して半導体素子の第2電極層と外部接続用の端子とを電気的に接続することができる。従って、製造された半導体モジュールに大電流を流したときに不具合が生じ難く、従来よりも高い信頼性を有する半導体モジュールを製造することができる。
また、本発明の半導体モジュールの製造方法によれば、構造体形成工程において、半導体素子の第2電極層を、第2絶縁性基板の一方面に設けられた第2導電体層に接合するため、製造された半導体モジュールは、半導体素子で発生した熱を第1導電体層及び第1絶縁性基板を介して外部へ放熱するのに加えて、第2導電体層及び第2絶縁性基板を介して外部へ放熱することができる。従って、従来よりも高い放熱性を有する半導体モジュールを製造することができる。
また、本発明の半導体モジュールの製造方法によれば、第1導電体層加工工程において、接合部の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態となるように囲繞壁部を形成するため、樹脂封止するための構造を所望の大きさで所望の位置に所望の個数形成することができる。従って、設計自由度が従来よりも高い半導体モジュールを製造することができる。
以下、本発明の半導体モジュール及び半導体モジュールの製造方法について、図に示す実施形態に基づいて説明する。
[実施形態1]
1.実施形態1に係る半導体モジュール1の構成
実施形態1に係る半導体モジュール1は、図1に示すように、第1基板10と、半導体素子20と、第2基板30と、樹脂部40と、第1端子60と、第2端子62とを備える。
1.実施形態1に係る半導体モジュール1の構成
実施形態1に係る半導体モジュール1は、図1に示すように、第1基板10と、半導体素子20と、第2基板30と、樹脂部40と、第1端子60と、第2端子62とを備える。
第1基板10は、図2(a)及び図2(b)に示すように、第1絶縁性基板11と、第1絶縁性基板11の一方面に設けられた第1導電体層12と、第1絶縁性基板11の他方面に設けられた放熱用の導電体層13とを有する。第1基板10は、後述する囲繞壁部15を介して後述する第2基板30と接している。
第1絶縁性基板11はセラミックス(例えば、アルミナ)からなり、第1導電体層12及び放熱用の導電体層13は金属(例えば銅)からなる。第1基板10は、いわゆるDCB基板(Direct Cupper Bonding基板)であり、第1絶縁性基板11と第1導電体層12とが共晶接合によって接合され、かつ、第1絶縁性基板11と放熱用の導電体層13も共晶接合によって接合されている。
第1導電体層12は、第1電極層21と接合する接合面を有する接合部14と、平面的に見て接合部14の周囲を全周囲にわたって取り囲む位置に、接合部14と離間した状態で、かつ、上端面が接合面よりも上に突出した状態で形成された囲繞壁部15とを有する。接合部14及び囲繞壁部15は、後述する図3(a)及び図3(b)に示すように、一の導電体層をエッチングすることにより形成されたものである。
囲繞壁部15の高さは例えば、0.2〜1.0mmの範囲内にある。接合部14の高さは、接合部14に半導体素子20を搭載したときに、半導体素子20の表面の高さ位置が囲繞壁部15の高さ位置とほぼ同じ高さ位置となるように設定されており、例えば0.15〜0.5mmの範囲内にある。
囲繞壁部15の高さは例えば、0.2〜1.0mmの範囲内にある。接合部14の高さは、接合部14に半導体素子20を搭載したときに、半導体素子20の表面の高さ位置が囲繞壁部15の高さ位置とほぼ同じ高さ位置となるように設定されており、例えば0.15〜0.5mmの範囲内にある。
半導体素子20は、図1(b)に示すように、一方面に第1電極層21を有し他方面に第2電極層22を有する2端子の半導体素子(例えば、pnダイオード)である。第1電極層21は、接合材S(例えば、はんだ)を介して第1導電体層12(接合部14)に接合されている。
第2基板30は、図1、図2(c)及び図2(d)に示すように、第2絶縁性基板31と、第2絶縁性基板31の一方面に設けられた第2導電体層32と、第2絶縁性基板31の他方面に設けられた放熱用の導電体層33とを有する。第2基板30は、第1基板10よりも幅(図1(a)の横方向の幅)が短く作製されており、囲繞壁部15で取り囲まれた空間のうちの一部の空間は第2絶縁性基板31に覆われていない(図1(a)参照。)。第2導電体層32は、図1(b)に示すように、第2電極層22に接合材S(例えば、はんだ)を介して接合されている。なお、第2導電体層32は半導体素子との接合部分及び後述する第2端子62との接合部分に凸部が形成されている。
第2絶縁性基板31はセラミックス(例えばアルミナ)からなり、第2導電体層32及び放熱用の導電体層33はともに金属(例えば、銅)からなる。第2基板30は、いわゆるDCB基板であり、第2絶縁性基板31と第2導電体層32とが共晶接合によって接合され、かつ、第2絶縁性基板31と放熱用の導電体層33とが共晶接合によって接合されている。第2導電体層32の厚さは例えば、0.2〜1.0mmの範囲内にある。
樹脂部40は、図1に示すように、「囲繞壁部15に取り囲まれ、かつ、第1絶縁性基板11及び第2絶縁性基板31に挟まれた空間」に樹脂を充填することにより形成されたものである。樹脂部40を構成する樹脂は、適宜の樹脂(例えば、エポキシ樹脂)を用いることができる。
第1端子60は、図1(a)及び図1(c)に示すように、一方端が接合部14と接合材Sを介して電気的に接続され、かつ、当該一方端から、囲繞壁部15で取り囲まれた空間のうち第2絶縁性基板31に覆われていない空間を介して外部に向かって延出された金属板である。第1端子60は、一方端から水平方向に延び、囲繞壁部15で取り囲まれた空間のうち第2絶縁性基板31に覆われていない空間で第2絶縁性基板31側(鉛直方向)に折り曲げられ、第2絶縁性基板31を超えた高さ位置で外側(水平方向)に折り曲げられている。
第2端子62は、図1(a)及び図1(d)に示すように、第1端子60とは離間した状態で、一方端が第2導電体層32と接合材Sを介して電気的に接続され、かつ、当該一方端から、囲繞壁部15で取り囲まれた空間のうち第2絶縁性基板31に覆われていない空間を介して外部に向かって延出された金属板である。第2端子62は、一方端から水平方向に伸び、囲繞壁部15で取り囲まれた空間のうち第2絶縁性基板31に覆われていない空間で第2絶縁性基板31側(鉛直方向)に折り曲げられ、第2絶縁性基板31を超えた高さ位置で外側(水平方向)に折り曲げられている。
2.実施形態1に係る半導体モジュールの製造方法
実施形態1に係る半導体モジュールの製造方法は、図3に示すように、第1導電体層加工工程と、構造体形成工程と、樹脂部形成工程とをこの順序で含む。以下、実施形態1に係る半導体モジュールの製造方法を工程順に説明する。
実施形態1に係る半導体モジュールの製造方法は、図3に示すように、第1導電体層加工工程と、構造体形成工程と、樹脂部形成工程とをこの順序で含む。以下、実施形態1に係る半導体モジュールの製造方法を工程順に説明する。
(1)第1導電体層加工工程
まず、第1絶縁性基板11、第1絶縁性基板11の一方面に設けられた「第1導電体層12となる導電体層12’及び第1絶縁性基板11の他方面に設けられた放熱用の導電体層13を有する第1基板10を準備する(図3(a)参照。)。導電体層12’の厚さは、例えば0.2mm〜1mmの範囲内にある。
次に、導電体層12’にパターンマスクを形成し、当該パターンマスクをマスクとして所定のエッチング液(例えば、塩酸)によってエッチングすることにより、半導体素子20の第1電極層21と接合する接合面を有する接合部14を形成するとともに、接合部14の周囲を取り囲む位置に、接合部14と離間した状態、かつ、上端面が接合面よりも上に突出した状態となるように囲繞壁部15を形成する(図3(b)参照。)。
まず、第1絶縁性基板11、第1絶縁性基板11の一方面に設けられた「第1導電体層12となる導電体層12’及び第1絶縁性基板11の他方面に設けられた放熱用の導電体層13を有する第1基板10を準備する(図3(a)参照。)。導電体層12’の厚さは、例えば0.2mm〜1mmの範囲内にある。
次に、導電体層12’にパターンマスクを形成し、当該パターンマスクをマスクとして所定のエッチング液(例えば、塩酸)によってエッチングすることにより、半導体素子20の第1電極層21と接合する接合面を有する接合部14を形成するとともに、接合部14の周囲を取り囲む位置に、接合部14と離間した状態、かつ、上端面が接合面よりも上に突出した状態となるように囲繞壁部15を形成する(図3(b)参照。)。
(2)構造体形成工程
次に、接合部14と第1電極層21とが当該接合材Sを挟んで対向するように半導体素子20を配置し、接合部14と第1電極層21とを接合する(図3(c)参照。)。また、第1端子60の一方端を接合部14の一部に接合材Sを介して電気的に接続する(図示は省略)。
次に、接合部14と第1電極層21とが当該接合材Sを挟んで対向するように半導体素子20を配置し、接合部14と第1電極層21とを接合する(図3(c)参照。)。また、第1端子60の一方端を接合部14の一部に接合材Sを介して電気的に接続する(図示は省略)。
次に、第2基板30の第2導電体層32と半導体素子20の第2電極層22とが接合材Sを挟んで対向し、かつ、第1基板10とは囲繞壁部15を介して接するように第2基板30を接合材Sを介して配置する(図3(d)参照。)。第2基板30においては、第2導電体層32の一部と第2端子62の一方端とはあらかじめ接合材Sを介して電気的に接続されている。次に、第2電極層22と第2導電体層32とを接合材Sを介して接合する。
このとき、囲繞壁部15で取り囲まれた空間のうちの一部の空間が第2絶縁性基板31に覆われていない状態となり、第1端子60及び第2端子62が当該空間を介して外部に向かって延出された状態となる(図1(a)参照。)。
このようにして、第1基板10、半導体素子20、第2基板30がこの順序で配置された構造体1’を形成することができる。
(3)樹脂部形成工程
次に、囲繞壁部15に取り囲まれ、かつ、第1絶縁性基板11及び第2絶縁性基板31に挟まれた空間に樹脂を充填・固化することによって樹脂部40を形成する(図3(e)参照。)。樹脂は、囲繞壁部15で取り囲まれた空間のうち第2絶縁性基板31に覆われていない空間(図1(a)参照。)から注入する。
次に、囲繞壁部15に取り囲まれ、かつ、第1絶縁性基板11及び第2絶縁性基板31に挟まれた空間に樹脂を充填・固化することによって樹脂部40を形成する(図3(e)参照。)。樹脂は、囲繞壁部15で取り囲まれた空間のうち第2絶縁性基板31に覆われていない空間(図1(a)参照。)から注入する。
以上のようにして、実施形態1に係る半導体モジュール1を製造することができる。
3.実施形態1に係る半導体モジュール1及びその製造方法の効果
実施形態1に係る半導体モジュール1によれば、平面的に見て接合部14の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部15を有するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
実施形態1に係る半導体モジュール1によれば、平面的に見て接合部14の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部15を有するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
また、実施形態1に係る半導体モジュール1によれば、半導体素子20の第2電極層22が第2導電体層32に接合されているため、第2導電体層32を外部接続用の第2端子62と電気的に接続することにより、第2導電体層32を介して半導体素子20の第2電極層22と外部接続用の第2端子62とを電気的に接続することができる。従って、ワイヤーを介して半導体素子20の第2電極層22と外部接続用の第2端子62とを電気的に接続する必要がなく、ワイヤーループのための高さ空間を確保する必要がない。その結果、実施形態1に係る半導体モジュール1は、従来よりも小型化された半導体モジュールとなる。
また、実施形態1に係る半導体モジュール1によれば、半導体素子20の第2電極層22が第2導電体層32に接合されているため、第2導電体層32を外部接続用の第2端子62と電気的に接続することにより、ワイヤーよりも断面積が大きく抵抗が低い第2導電体層32を介して半導体素子20の第2電極層22と外部接続用の第2端子62とを電気的に接続することができる。従って、半導体モジュールに大電流を流したときに不具合が生じ難く、実施形態1に係る半導体モジュール1は、従来よりも高い信頼性を有する半導体モジュールとなる。
また、実施形態1に係る半導体モジュール1によれば、半導体素子20の第2電極層22が、第2絶縁性基板31の一方面に設けられた第2導電体層32に接合されているため、半導体素子20で発生した熱を第1導電体層12及び第1絶縁性基板11を介して外部へ放熱するのに加えて、第2導電体層32及び第2絶縁性基板31を介して外部へ放熱することができる。従って、実施形態1に係る半導体モジュール1は、従来よりも高い放熱性を有する半導体モジュールとなる。
また、実施形態1に係る半導体モジュール1によれば、平面的に見て接合部14の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部15を有するため、樹脂封止するための構造を所望の大きさで所望の位置に所望の個数形成することができる。従って、実施形態1に係る半導体モジュール1は、設計自由度が従来よりも高い半導体モジュールとなる。
また、実施形態1に係る半導体モジュール1によれば、平面的に見て接合部14の周囲を全周囲にわたって取り囲む位置に形成されている囲繞壁部15を有し、かつ、囲繞壁部15で取り囲まれた空間のうちの一部の空間は第2絶縁性基板31に覆われていないため、第2絶縁性基板31に覆われていない空間から樹脂を充填することができ、かつ、第1端子60及び第2端子62を当該空間から引き出すことができる。従って、上記した効果を有する半導体モジュールを実現することができる。
また、実施形態1に係る半導体モジュール1によれば、囲繞壁部15が接合部14と離間した状態で形成されているため、囲繞壁部15を介して第1導電体層12と第2導電体層32とが短絡することがなく、囲繞壁部15の近くまで第1導電体層12及び第2導電体層32を設けることができる。その結果、第1導電体層12及び第2導電体層32の回路設計をする際の設計自由度が高くなる。
また、実施形態1に係る半導体モジュール1によれば、第1基板10の他方面及び第2基板30の他方面にはそれぞれ、放熱用の導電体層13,33が設けられているため、より一層高い放熱性を有する半導体モジュールとなる。
また、実施形態1に係る半導体モジュール1によれば、第1基板10及び第2基板30はいずれも、DCB基板であるため、より一層高い放熱性を有する半導体モジュールとなる。
また、実施形態1に係る半導体モジュール1によれば、接合部14及び囲繞壁部15は、一の導電体層をエッチングすることにより形成されたものであるため、高い位置精度を有する半導体モジュールとなる。
実施形態1に係る半導体モジュールの製造方法によれば、第1導電体層加工工程において、接合部14の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態となるように囲繞壁部15を形成するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
また、実施形態1に係る半導体モジュールの製造方法によれば、構造体形成工程において、半導体素子20の第2電極層22を第2導電体層32に接合するため、第2導電体層32を外部接続用の第2端子62と電気的に接続することにより、第2導電体層32を介して半導体素子20の第2電極層22と外部接続用の第2端子62とを電気的に接続することができる。従って、ワイヤーを介して半導体素子20の第2電極層22と外部接続用の第2端子62とを電気的に接続する必要がなく、ワイヤーループのための高さ空間を確保する必要がない。その結果、従来よりも小型化された半導体モジュールを製造することができる。
また、実施形態1に係る半導体モジュールの製造方法によれば、構造体形成工程において、半導体素子20の第2電極層22を第2導電体層32に接合するため、第2導電体層32を外部接続用の第2端子62と電気的に接続することにより、ワイヤーよりも断面積が大きく抵抗が低い第2導電体層32を介して半導体素子20の第2電極層22と外部接続用の第2端子62とを電気的に接続することができる。従って、製造された半導体モジュールに大電流を流したときに不具合が生じ難く、従来よりも高い信頼性を有する半導体モジュールを製造することができる。
また、実施形態1に係る半導体モジュールの製造方法によれば、構造体形成工程において、半導体素子20の第2電極層22を、第2絶縁性基板31の一方面に設けられた第2導電体層32に接合するため、製造された半導体モジュールは、半導体素子20で発生した熱を第1導電体層12及び第1絶縁性基板11を介して外部へ放熱するのに加えて、第2導電体層32及び第2絶縁性基板31を介して外部へ放熱することができる。従って、従来よりも高い放熱性を有する半導体モジュールを製造することができる。
また、実施形態1に係る半導体モジュールの製造方法によれば、第1導電体層加工工程において、接合部14の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態となるように囲繞壁部15を形成するため、樹脂封止するための構造を所望の大きさで所望の位置に所望の個数形成することができる。従って、設計自由度が従来よりも高い半導体モジュールを製造することができる。
[実施形態2]
実施形態2に係る半導体モジュール2は、基本的には実施形態1に係る半導体モジュール1と同様の構成を有するが、囲繞壁部の構成が実施形態1に係る半導体モジュール1の場合とは異なる。すなわち、実施形態2に係る半導体モジュール2において、囲繞壁部15aは、図4及び図5に示すように、平面的に見て接合部14の周囲を全周囲の3/4の範囲にわたって取り囲む位置に形成されている。
実施形態2に係る半導体モジュール2は、基本的には実施形態1に係る半導体モジュール1と同様の構成を有するが、囲繞壁部の構成が実施形態1に係る半導体モジュール1の場合とは異なる。すなわち、実施形態2に係る半導体モジュール2において、囲繞壁部15aは、図4及び図5に示すように、平面的に見て接合部14の周囲を全周囲の3/4の範囲にわたって取り囲む位置に形成されている。
実施形態2に係る半導体モジュール2においては、囲繞壁部15aで取り囲まれた空間は全て第2絶縁性基板31aに覆われている。
第1端子60aは、図4(a)及び図4(c)に示すように、一方端が接合部14の一部と接合材Sを介して電気的に接続され、かつ、当該一方端から、平面的に見て接合部14の周囲を取り囲む位置のうちの囲繞壁部15aが形成されていない位置において第1絶縁性基板11と第2絶縁性基板31aで挟まれた空間を介して外部に向かって延出された平板状の金属板である。
第2端子62aは、図4(a)及び図4(d)に示すように、第1端子60aとは離間した状態で、一方端が第2導電体層32aの一部と接合材を介して電気的に接続され、かつ、当該一方端から、平面的に見て接合部14の周囲を取り囲む位置のうちの囲繞壁部15aが形成されていない位置において第1絶縁性基板11と第2絶縁性基板31とで挟まれた空間を介して外部に向かって延出された平板状の金属板である。
このように、実施形態2に係る半導体モジュール2は、囲繞壁部の構成が実施形態1に係る半導体モジュール1の場合とは異なるが、実施形態1に係る半導体モジュール1の場合と同様に、平面的に見て接合部14の周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部15aを有するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
また、実施形態2に係る半導体モジュール2によれば、平面的に見て接合部14の周囲を全周囲の3/4の範囲にわたって取り囲む位置に形成されている囲繞壁部15aを有し、かつ、囲繞壁部15aで取り囲まれた空間が全て第2絶縁性基板31aに覆われているため、第1端子及び第2端子として、平板状の第1端子60a及び第2端子62aを用いることができる。従って、第1端子60a及び第2端子62aをそれぞれ折り曲げる必要がなく、製造容易な半導体モジュールとなる。
また、実施形態2に係る半導体モジュール2によれば、囲繞壁部15aで取り囲まれた空間は全て第2絶縁性基板31aに覆われているため、囲繞壁部15aに取り囲まれ、かつ、第1絶縁性基板11a及び第2絶縁性基板31aに挟まれた空間に漏れなく樹脂を充填することができる。
なお、実施形態2に係る半導体モジュール2は、囲繞壁部の構成以外の点においては実施形態1に係る半導体モジュール1と同様の構成を有するため、実施形態1に係る半導体モジュール1が有する効果のうち該当する効果を有する。
[実施形態3]
実施形態3に係る半導体モジュール3は、基本的には実施形態1に係る半導体モジュール1と同様の構成を有するが、囲繞壁部の構成が実施形態1に係る半導体モジュール1の場合とは異なる。すなわち、実施形態3に係る半導体モジュール3においては、図6及び図7に示すように、囲繞壁部15bが接合部14bと連続した状態で形成されている。
実施形態3に係る半導体モジュール3は、基本的には実施形態1に係る半導体モジュール1と同様の構成を有するが、囲繞壁部の構成が実施形態1に係る半導体モジュール1の場合とは異なる。すなわち、実施形態3に係る半導体モジュール3においては、図6及び図7に示すように、囲繞壁部15bが接合部14bと連続した状態で形成されている。
第2導電体層32bは、図6(a)、図6(d)、図7(c)及び図7(e)に示すように、第2電極層22と接合する第2接合面を有する第2接合部34と、第2接合部34から、平面的に見て接合部の周囲を取り囲む位置のうちの囲繞壁部15bが形成されていない位置において第1絶縁性基板11と第2絶縁性基板31とで挟まれた空間を介して外部に向かって延出された外部接続用の第1端子35とを有する。第1端子35は、第2接合部34から水平方向に伸び、囲繞壁部15bで取り囲まれた空間のうち第2絶縁性基板31に覆われていない空間で第2絶縁性基板31(鉛直方向)に折り曲げられ、第2絶縁性基板31を超えた高さ位置で外側(水平方向)に折り曲げられている。
第2基板30bは、図6(a)、図6(c)、図7(c)及び図7(d)に示すように、囲繞壁部15bと接合する第3接合面を有する第3接合部37と、第3接合部37から外部に向かって延出された外部接続用の第2端子38とを有し、第2絶縁性基板31の一方面における第2導電体層32bと離間した位置に設けられた第3導電体層36をさらに有する。第3導電体層36においては、第3接合部37に囲繞壁部15bと係合するための溝が形成されている。第2端子38は、第3接合部37から水平方向に伸び、囲繞壁部15bで取り囲まれた空間のうち第2絶縁性基板31に覆われていない空間で第2絶縁性基板31(鉛直方向)に折り曲げられ、第2絶縁性基板31を超えた高さ位置で外側(水平方向)に折り曲げられている。
囲繞壁部15bは、半導体素子20の第2電極層22の表面よりも上に突出した状態で形成されている。
このように、実施形態3に係る半導体モジュール3は、囲繞壁部の構成が実施形態1に係る半導体モジュール1の場合とは異なるが、実施形態1に係る半導体モジュール1の場合と同様に、平面的に見て接合部14bの周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部15bを有するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
また、実施形態3に係る半導体モジュール3によれば、半導体素子20の第1電極層21と接合する接合面を有する接合部14bを有し、かつ、囲繞壁部15bが接合部14bと連続した状態で形成され、かつ、囲繞壁部15bが第3導電体層36と電気的に接続され、かつ、第3導電体層36が外部接続用の第2端子38を有しているため、半導体素子20の第1電極層21が、接合部14b、囲繞壁部15b及び第3導電体層36(第3接合部37及び第2端子38)を介して外部と電気的に接続することになる。そして、接合部14b、囲繞壁部15b及び第3導電体層36はいずれもワイヤーよりも断面積が大きく抵抗が低いため半導体モジュールに大電流を流したときに不具合が生じ難く、より一層高い信頼性を有する半導体モジュールとなる。
また、実施形態3に係る半導体モジュール3によれば、上記した構成を有するため、半導体素子で発生した熱を接合部14b、囲繞壁部15b及び第3導電体層36(第3接合部37及び第2端子38)を介して外部へ放熱することができ、より一層高い放熱性を有する半導体モジュールとなる。
なお、実施形態3に係る半導体モジュール3は、囲繞壁部の構成以外の点においては実施形態1に係る半導体モジュール1と同様の構成を有するため、実施形態1に係る半導体モジュール1が有する効果のうち該当する効果を有する。
[実施形態4]
実施形態4に係る半導体モジュール4は、基本的には実施形態2に係る半導体モジュール2と同様の構成を有するが、囲繞壁部の構成が実施形態2に係る半導体モジュール2の場合とは異なる。すなわち、実施形態4に係る半導体モジュール4においては、図8及び図9に示すように、囲繞壁部15cが接合部14cと連続した状態で形成されている。
実施形態4に係る半導体モジュール4は、基本的には実施形態2に係る半導体モジュール2と同様の構成を有するが、囲繞壁部の構成が実施形態2に係る半導体モジュール2の場合とは異なる。すなわち、実施形態4に係る半導体モジュール4においては、図8及び図9に示すように、囲繞壁部15cが接合部14cと連続した状態で形成されている。
第2導電体層32cは、図8(a)、図8(d)、図9(c)及び図9(e)に示すように、第2電極層22と接合する第2接合面を有する第2接合部34cと、第2接合部34cから、平面的に見て第2接合部34cの周囲を取り囲む位置のうちの囲繞壁部15cが形成されていない位置において第1絶縁性基板11と第2絶縁性基板31とで挟まれた空間を介して外部に向かって延出された外部接続用の第1端子35cとを有する。
第2基板30cは、図8(a)、図8(c)、図9(c)及び図9(d)に示すように、囲繞壁部15cと接合する第3接合面を有する第3接合部37cと、第3接合部37cから外部に向かって延出された外部接続用の第2端子38cとを有し、第2絶縁性基板31の一方面における第2導電体層32cと離間した位置に設けられた第3導電体層36cをさらに有する。第3導電体層36cにおいては、第3接合部37cに囲繞壁部15cと係合するための溝が形成されている。
囲繞壁部15cは、半導体素子20の第2電極層22の表面よりも上に突出した状態で形成されている。
このように、実施形態4に係る半導体モジュール4は、囲繞壁部の構成が実施形態2に係る半導体モジュール2の場合とは異なるが、実施形態2に係る半導体モジュール2の場合と同様に、平面的に見て接合部14cの周囲を取り囲む位置に、かつ、上端面が接合面よりも上に突出した状態で形成されている囲繞壁部15cを有するため、樹脂封止するための構造を形成するための部材を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
また、実施形態4に係る半導体モジュール4によれば、半導体素子20の第1電極層21と接合する接合面を有する接合部14cを有し、かつ、囲繞壁部15cが接合部14cと連続した状態で形成され、かつ、囲繞壁部15cが第3導電体層36cと電気的に接続され、かつ、第3導電体層36cが外部接続用の第2端子38cを有しているため、半導体素子20の第1電極層21が、接合部14c、囲繞壁部15c及び第3導電体層36c(第3接合部37c及び第2端子38c)を介して外部と電気的に接続することになる。そして、接合部14c、囲繞壁部15c及び第3導電体層36cはいずれもワイヤーよりも断面積が大きく抵抗が低いため、半導体モジュールに大電流を流したときに不具合が生じ難く、より一層高い信頼性を有する半導体モジュールとなる。
また、実施形態4に係る半導体モジュール4によれば、上記した構成を有するため、半導体素子で発生した熱を接合部14c、囲繞壁部15c及び第3導電体層36c(第3接合部37c及び第2端子38c)を介して外部へ放熱することができ、より一層高い放熱性を有する半導体モジュールとなる。
なお、実施形態4に係る半導体モジュール4は、囲繞壁部の構成以外の点においては実施形態2に係る半導体モジュール2と同様の構成を有するため、実施形態2に係る半導体モジュール2が有する効果のうち該当する効果を有する。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
(1)上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
(2)上記各実施形態においては、放熱用の導電体層13(又は放熱用の導電体層33)に放熱フィンを搭載してもよい(例えば、図10に示す、変形例1に係る半導体モジュール5参照。)。
(3)上記各実施形態においては、第2絶縁性基板の他方面に放熱用の導電体層を有するが、本発明はこれに限定されるものではない。例えば、第2絶縁性基板の他方面に電子部品搭載用の導電体層39を有していてもよい(例えば、図11に示す、変形例2に係る半導体モジュール6参照。)。変形例2に係る半導体モジュール6においては、電子部品搭載用の導電体層39上に半導体素子20とは別の、他の半導体素子80が搭載(配置)され、かつ、第1基板10dは、第1基板10dの一方面側に第1導電体層12とは別の、他の導電体層16を有し、他の半導体素子80と他の導電体層16とがワイヤー90を介して電気的に接続されている。
変形例2に係る半導体モジュール6によれば、第2基板30dの他方面に電子部品搭載用の導電体層39が設けてられているため、複数の半導体素子を鉛直方向に配置することができ、2つの半導体素子を第1絶縁性基板の一方面に並べて配置した場合よりも占有面積を狭くすることができる。
(4)上記実施形態1及び2においては、囲繞壁部が、接合部と離間した状態で形成されているが、囲繞壁部が、接合部と連続した状態で形成されていてもよい。
(5)上記各実施形態においては、半導体素子として、2端子の半導体素子を用いたが、半導体素子として、3端子以上の半導体素子を用いてもよい。
(6)上記各実施形態においては、第1基板及び第2基板はいずれもDCB基板であるが、本発明はこれに限定されるものではない。例えば、第1基板及び第2基板のうちのいずれか(いずれも)を一般的なプリント基板としてもよい。
(7)上記各実施形態においては、接合部及び囲繞壁部を、一の導電体層をエッチングすることにより形成したが、接合部及び囲繞壁部を別途形成し、それらを第1基板に接合することによって接合部及び囲繞壁部を形成してもよい。
(8)上記実施形態3及び4においては、第3導電体層においては、第3接合部に囲繞壁部と係合するための溝が形成されているが、第3導電体層に溝を形成しなくてもよい。
1,2,3,4,5,6,9…半導体モジュール、10,10a,10b,10c,10d…第1基板、11…第1絶縁性基板、12、12a,12b,12c,12d…第1導電体層、13,33…(放熱用の)導電体層、14,14b,14c…接合部、15、15a,15b,15c…囲繞壁部、16…他の導電体層、20…半導体素子、21…第1電極層、22…第2電極層、30,30a、30b、30c、30d…第2基板、31,31a,31c…第2絶縁性基板、32,32a,32b,32c…第2導電体層、34…第2接合部、35,35c,62…第2端子,38,38c,62…第1端子、36,36c…第3導電体層、37,37c…第3接合部、40…樹脂、80…他の半導体素子、90…ワイヤー、100…放熱フィン
Claims (8)
- 第1絶縁性基板及び前記第1絶縁性基板の一方面に設けられた第1導電体層を有する第1基板と、
一方面に第1電極層を有し他方面に第2電極層を有し、前記第1電極層が前記第1導電体層に接合された半導体素子と、
第2絶縁性基板及び当該第2絶縁性基板の一方面に設けられた第2導電体層を有し、前記第2導電体層が前記第2電極層に接合された第2基板とを備える半導体モジュールであって、
前記第1導電体層は、前記第1電極層と接合する接合面を有する接合部と、平面的に見て前記接合部の周囲を取り囲む位置に、かつ、前記接合部と離間した状態又は連続した状態で形成され、かつ、上端面が前記接合面よりも上に突出した状態で形成された囲繞壁部とを有し、
前記第1基板は、前記囲繞壁部を介して前記第2基板と接しており、
前記半導体モジュールは、前記囲繞壁部に取り囲まれ、かつ、前記第1絶縁性基板及び前記第2絶縁性基板に挟まれた空間に樹脂を充填することにより形成された樹脂部と、
一方端が前記接合部と電気的に接続され、かつ、当該一方端から外部に向かって延出された外部接続用の第1端子と、
前記第1端子とは離間した状態で、一方端が前記第2導電体層と電気的に接続され、かつ、当該一方端から外部に向かって延出された外部接続用の第2端子とをさらに備えることを特徴とする半導体モジュール。 - 前記囲繞壁部は、平面的に見て前記接合部の周囲を全周囲にわたって取り囲む位置に、かつ、前記接合部と離間した状態で形成され、
前記囲繞壁部で取り囲まれた空間のうちの一部の空間は前記第2絶縁性基板に覆われておらず、
前記第1端子及び前記第2端子はいずれも、前記一方端から、前記囲繞壁部で取り囲まれた空間のうち前記第2絶縁性基板に覆われていない空間を介して外部に向かって延出されていることを特徴とする請求項1に記載の半導体モジュール。 - 前記囲繞壁部は、平面的に見て前記接合部の周囲を半周囲以上全周囲未満の範囲内にわたって取り囲む位置に、かつ、前記接合部と離間した状態で形成され、
前記囲繞壁部で取り囲まれた空間は全て前記第2絶縁性基板に覆われており、
前記第1端子及び前記第2端子はいずれも、前記一方端から、平面的に見て前記接合部の周囲を取り囲む位置のうちの前記囲繞壁部が形成されていない位置において前記第1絶縁性基板と前記第2絶縁性基板とで挟まれた空間を介して外部に向かって延出されていることを特徴とする請求項1に記載の半導体モジュール。 - 前記囲繞壁部は、平面的に見て前記接合部の周囲を全周囲にわたって取り囲む位置に、かつ、前記接合部と連続した状態で形成され、
前記囲繞壁部で取り囲まれた空間のうちの一部の空間は前記第2絶縁性基板に覆われておらず、
前記第1端子及び前記第2端子はいずれも、前記一方端から、前記囲繞壁部で取り囲まれた空間のうち前記第2絶縁性基板に覆われていない空間を介して外部に向かって延出されていることを特徴とする請求項1に記載の半導体モジュール。 - 前記囲繞壁部は、平面的に見て前記接合部の周囲を半周囲以上全周囲未満の範囲内にわたって取り囲む位置に、かつ、前記接合部と連続した状態で形成され、
前記囲繞壁部で取り囲まれた空間は全て前記第2絶縁性基板に覆われており、
前記第1端子及び前記第2端子はいずれも、前記一方端から、平面的に見て前記接合部の周囲を取り囲む位置のうちの前記囲繞壁部が形成されていない位置において前記第1絶縁性基板と前記第2絶縁性基板とで挟まれた空間を介して外部に向かって延出されていることを特徴とする請求項1に記載の半導体モジュール。 - 前記第1基板の他方面及び前記第2基板の他方面のうちの少なくともいずれかには、放熱用又は電子部品搭載用の導電体層が設けられていることを特徴とする請求項1〜5のいずれかに記載の半導体モジュール。
- 前記第1基板及び前記第2基板のうちの少なくともいずれかは、DCB基板であることを特徴とする請求項1〜6のいずれかに記載の半導体モジュール。
- 前記接合部及び前記囲繞壁部は、一の導電体層をエッチングすることにより形成されたものであることを特徴とする請求項1〜7のいずれかに記載の半導体モジュール。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2015/051655 WO2016117075A1 (ja) | 2015-01-22 | 2015-01-22 | 半導体モジュール及び半導体モジュールの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6093093B2 true JP6093093B2 (ja) | 2017-03-08 |
JPWO2016117075A1 JPWO2016117075A1 (ja) | 2017-04-27 |
Family
ID=56416640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016524165A Expired - Fee Related JP6093093B2 (ja) | 2015-01-22 | 2015-01-22 | 半導体モジュール |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6093093B2 (ja) |
WO (1) | WO2016117075A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6254299B2 (ja) | 2016-01-31 | 2017-12-27 | 新電元工業株式会社 | 半導体モジュール |
WO2017130420A1 (ja) | 2016-01-31 | 2017-08-03 | 新電元工業株式会社 | 半導体モジュール |
IT202000016840A1 (it) | 2020-07-10 | 2022-01-10 | St Microelectronics Srl | Dispositivo mosfet incapsulato ad alta tensione e dotato di clip di connessione e relativo procedimento di fabbricazione |
CN116072630A (zh) * | 2021-10-29 | 2023-05-05 | 意法半导体股份有限公司 | 半导体封装、封装形成方法和电子设备 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1012812A (ja) * | 1996-06-20 | 1998-01-16 | Toshiba Corp | 電力用半導体装置 |
JPH1056131A (ja) * | 1996-08-12 | 1998-02-24 | Denso Corp | 半導体装置 |
JPH1197616A (ja) * | 1997-09-25 | 1999-04-09 | Hitachi Ltd | マルチチップモジュールおよびその製造方法 |
JP2008103552A (ja) * | 2006-10-19 | 2008-05-01 | Mitsubishi Materials Corp | パワーモジュールの積層構造体 |
JP2009123953A (ja) * | 2007-11-15 | 2009-06-04 | Omron Corp | トランスファーモールド型パワーモジュール |
JP2013069942A (ja) * | 2011-09-24 | 2013-04-18 | Denso Corp | 半導体装置及びその製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070141751A1 (en) * | 2005-12-16 | 2007-06-21 | Mistry Addi B | Stackable molded packages and methods of making the same |
KR100802393B1 (ko) * | 2007-02-15 | 2008-02-13 | 삼성전기주식회사 | 패키지 기판 및 그 제조방법 |
JP2011151103A (ja) * | 2010-01-20 | 2011-08-04 | Fujikura Ltd | 電子部品相互の接続構造及び接続方法 |
-
2015
- 2015-01-22 WO PCT/JP2015/051655 patent/WO2016117075A1/ja active Application Filing
- 2015-01-22 JP JP2016524165A patent/JP6093093B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1012812A (ja) * | 1996-06-20 | 1998-01-16 | Toshiba Corp | 電力用半導体装置 |
JPH1056131A (ja) * | 1996-08-12 | 1998-02-24 | Denso Corp | 半導体装置 |
JPH1197616A (ja) * | 1997-09-25 | 1999-04-09 | Hitachi Ltd | マルチチップモジュールおよびその製造方法 |
JP2008103552A (ja) * | 2006-10-19 | 2008-05-01 | Mitsubishi Materials Corp | パワーモジュールの積層構造体 |
JP2009123953A (ja) * | 2007-11-15 | 2009-06-04 | Omron Corp | トランスファーモールド型パワーモジュール |
JP2013069942A (ja) * | 2011-09-24 | 2013-04-18 | Denso Corp | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2016117075A1 (ja) | 2016-07-28 |
JPWO2016117075A1 (ja) | 2017-04-27 |
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---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170209 |
|
R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |